JPH0516119B2 - - Google Patents
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- JPH0516119B2 JPH0516119B2 JP58161464A JP16146483A JPH0516119B2 JP H0516119 B2 JPH0516119 B2 JP H0516119B2 JP 58161464 A JP58161464 A JP 58161464A JP 16146483 A JP16146483 A JP 16146483A JP H0516119 B2 JPH0516119 B2 JP H0516119B2
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- circuit
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- memory device
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高集積化された半導体記憶装置に係
り、特にワード線の電位を制御してメモリセルの
電荷保持時間を長くしたダイナミツクメモリに関
する。
り、特にワード線の電位を制御してメモリセルの
電荷保持時間を長くしたダイナミツクメモリに関
する。
〔発明の技術的背景〕
ダイナミツクメモリは、通常第１図に示すよう
にトランスフアゲート用のＮチヤンネルエンハン
スメント(E)型MOSトランジスタ１および記憶用
の容量素子２が直列接続されてなるメモリセル回
路３がマトリクス状に多数並べられて構成され
る。このメモリセル回路３に対するデータの書き
込みに際しては、トランジスタ１のゲートに接続
されているワード線４の電位を上げてトランジス
タ１を導通させ、トランジスタ１の一端に接続さ
れているビツト線５から容量素子２に電荷を充電
したのちワード線４の電位を下げてトランジスタ
１をカツトオフにする。これにより、メモリセル
回路３は容量素子２に電荷を蓄えて記憶作用を行
ない、記憶は容量素子２内の電荷がリークなどに
より消失するまで保持されることになり、この保
持電荷の多少が２進データの“１”，“０”に対応
する。メモリセル回路３からのデータの読み出し
に際しては、ワード線４の電位を上げてトランジ
スタ１を導通させ、容量素子２から保持電荷をビ
ツト線５に読み出したのちワード線４の電位を下
げてトランジスタ１をカツトオフにする。
にトランスフアゲート用のＮチヤンネルエンハン
スメント(E)型MOSトランジスタ１および記憶用
の容量素子２が直列接続されてなるメモリセル回
路３がマトリクス状に多数並べられて構成され
る。このメモリセル回路３に対するデータの書き
込みに際しては、トランジスタ１のゲートに接続
されているワード線４の電位を上げてトランジス
タ１を導通させ、トランジスタ１の一端に接続さ
れているビツト線５から容量素子２に電荷を充電
したのちワード線４の電位を下げてトランジスタ
１をカツトオフにする。これにより、メモリセル
回路３は容量素子２に電荷を蓄えて記憶作用を行
ない、記憶は容量素子２内の電荷がリークなどに
より消失するまで保持されることになり、この保
持電荷の多少が２進データの“１”，“０”に対応
する。メモリセル回路３からのデータの読み出し
に際しては、ワード線４の電位を上げてトランジ
スタ１を導通させ、容量素子２から保持電荷をビ
ツト線５に読み出したのちワード線４の電位を下
げてトランジスタ１をカツトオフにする。
なお、上述したデータの書き込み、読み出しに
際して、従来は第２図に示すようにワード線４の
電位を接地電位と高電位との間で振幅させてい
る。
際して、従来は第２図に示すようにワード線４の
電位を接地電位と高電位との間で振幅させてい
る。
第３図は、上述したようなトランスフアゲート
用のMOSトランジスタ１のゲート電圧対ドレイ
ン・ソース間電流IDS特性の一例を示している。
ここで、曲線Ａは高集積化されていないダイナミ
ツクメモリに用いられたチヤンネル長の比較的長
いMOSトランジスタの特性である。このMOSト
ランジスタは、カツトオフ特性が急勾配であり、
ゲートに接地電位を印加すればソース・ドレイン
間のリーク電流は10-10A以下となつて良好な特
性を示す。したがつて、このようなMOSトラン
ジスタを第１図のメモリセル回路３に用いれば、
記憶保持状態においてMOSトランジスタはカツ
トオフ状態であつてリークが少ないので、容量素
子２の電荷は充分な時間にわたつて消失せずに保
持される。
用のMOSトランジスタ１のゲート電圧対ドレイ
ン・ソース間電流IDS特性の一例を示している。
ここで、曲線Ａは高集積化されていないダイナミ
ツクメモリに用いられたチヤンネル長の比較的長
いMOSトランジスタの特性である。このMOSト
ランジスタは、カツトオフ特性が急勾配であり、
ゲートに接地電位を印加すればソース・ドレイン
間のリーク電流は10-10A以下となつて良好な特
性を示す。したがつて、このようなMOSトラン
ジスタを第１図のメモリセル回路３に用いれば、
記憶保持状態においてMOSトランジスタはカツ
トオフ状態であつてリークが少ないので、容量素
子２の電荷は充分な時間にわたつて消失せずに保
持される。
ところで、ダイナミツクメモリの高集積化に伴
なつてメモリセルサイズが縮少され、極く微細な
MOSトランジスタをメモリセル内のトランスフ
アゲートに用いる必要がでてきた。しかし、極く
微細なMOSトランジスタはカツトオフ特性が劣
化、たとえば１メガビツトないし４メガビツト以
上の高集積化ダイナミツクメモリに使用される極
く微細なMOSトランジスタのカツトオフ特性は
第３図中の曲線Ｂの如くなる。このようなMOS
トランジスタは、ゲートに接地電位を印加しても
10-7アンペア以上のリーク電流が流れるので、こ
れをメモリセル内のトランスフアゲートに用いた
場合にはワード線を接地電位にしたときのリーク
電流が大きく、容量素子２中の電荷を充分な時間
にわたつて保持できないという問題がある。
なつてメモリセルサイズが縮少され、極く微細な
MOSトランジスタをメモリセル内のトランスフ
アゲートに用いる必要がでてきた。しかし、極く
微細なMOSトランジスタはカツトオフ特性が劣
化、たとえば１メガビツトないし４メガビツト以
上の高集積化ダイナミツクメモリに使用される極
く微細なMOSトランジスタのカツトオフ特性は
第３図中の曲線Ｂの如くなる。このようなMOS
トランジスタは、ゲートに接地電位を印加しても
10-7アンペア以上のリーク電流が流れるので、こ
れをメモリセル内のトランスフアゲートに用いた
場合にはワード線を接地電位にしたときのリーク
電流が大きく、容量素子２中の電荷を充分な時間
にわたつて保持できないという問題がある。
本発明は上記の事情に鑑みてなされたもので、
ダイナミツクメモリセルの高集積化に伴つてトラ
ンスフアゲート素子が極く微細になつても、記憶
用容量素子中の電荷を充分な時間にわたつて保持
でき、電荷保持特性の向上を図り得る半導体記憶
装置を提供するものである。
ダイナミツクメモリセルの高集積化に伴つてトラ
ンスフアゲート素子が極く微細になつても、記憶
用容量素子中の電荷を充分な時間にわたつて保持
でき、電荷保持特性の向上を図り得る半導体記憶
装置を提供するものである。
即ち、本発明は、トランスフアゲートとして
MOSトランジスタを用い、電荷記憶用として容
量素子を用いたダイナミツクメモリセル回路がマ
トリクス状に形成され、これらのメモリセル回路
を選択するための選択線およびメモリセル回路と
の間でデータ書き込みもしくは読み出しを行なう
ためのデータ線を有し、前記選択線を選択駆動す
るための選択線駆動回路を有する半導体記憶装置
において、待機時には各選択線の電位を、前記選
択線駆動回路の選択時出力電圧に対して非選択時
出力電圧が有する電位差よりも一層大きい電位差
を持つように設定するリーク電流抑制手段を設け
たことを特徴とするものである。
MOSトランジスタを用い、電荷記憶用として容
量素子を用いたダイナミツクメモリセル回路がマ
トリクス状に形成され、これらのメモリセル回路
を選択するための選択線およびメモリセル回路と
の間でデータ書き込みもしくは読み出しを行なう
ためのデータ線を有し、前記選択線を選択駆動す
るための選択線駆動回路を有する半導体記憶装置
において、待機時には各選択線の電位を、前記選
択線駆動回路の選択時出力電圧に対して非選択時
出力電圧が有する電位差よりも一層大きい電位差
を持つように設定するリーク電流抑制手段を設け
たことを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第４図は１メガビツトないしは４メガビツト以
上の高集積化されたダイナミツクメモリの一部を
示しており、メモリセル回路１０は極く微細なト
ランスフアゲート用のＮチヤンネルＥ型MOSト
ランジスタ１１と記憶保持用の容量素子１２とが
直列接続されてなり、容量素子１２の一端は接地
されている。このようなメモリセル回路１０はマ
トリクス状に多数並べられており、上記MOSト
ランジスタ１１の一端はデータ線であるビツト線
１３に接続され、ゲートは選択線であるワード線
１４に接続されている。上記ワード線１４は、た
とえばMOSトランジスタからなるスイツチ素子
１５を介してワード線駆動回路１６の出力端に接
続されている。一方、１７はダイナミツクメモリ
と同じチツプ上に通常設けられるチヤージポンプ
回路であり、メモリの電源Vccがたとえば正電圧
であれば、上記チヤージポンプ回路１７は所定の
負電圧を発生する。そして、このチヤージポンプ
回路１７の出力端と前記ワード線１４とは高抵抗
１８により結合されている。なお、チヤージポン
プ回路１７は、たとえばドレイン・ソース相互が
接続されたそれぞれＮチヤンネルエンハンスメン
ト型の２個のMOSトランジスタ２１，２２が直
列接続され、その一端が接地され、トランジスタ
２１，２２相互の接続点と振動電圧入力端２３と
の間にコンデンサ２４が接続されてなる。そし
て、駆動電圧入力端２３に接地電位と電源電圧
Vccとの間で変化するパルス電圧が印加されるこ
とによつて、出力ノード２５に所定の負電圧が発
生する。なお、この出力ノード２５と接地端との
間には出力電圧安定化用のコンデンサ２６が接続
されている。
上の高集積化されたダイナミツクメモリの一部を
示しており、メモリセル回路１０は極く微細なト
ランスフアゲート用のＮチヤンネルＥ型MOSト
ランジスタ１１と記憶保持用の容量素子１２とが
直列接続されてなり、容量素子１２の一端は接地
されている。このようなメモリセル回路１０はマ
トリクス状に多数並べられており、上記MOSト
ランジスタ１１の一端はデータ線であるビツト線
１３に接続され、ゲートは選択線であるワード線
１４に接続されている。上記ワード線１４は、た
とえばMOSトランジスタからなるスイツチ素子
１５を介してワード線駆動回路１６の出力端に接
続されている。一方、１７はダイナミツクメモリ
と同じチツプ上に通常設けられるチヤージポンプ
回路であり、メモリの電源Vccがたとえば正電圧
であれば、上記チヤージポンプ回路１７は所定の
負電圧を発生する。そして、このチヤージポンプ
回路１７の出力端と前記ワード線１４とは高抵抗
１８により結合されている。なお、チヤージポン
プ回路１７は、たとえばドレイン・ソース相互が
接続されたそれぞれＮチヤンネルエンハンスメン
ト型の２個のMOSトランジスタ２１，２２が直
列接続され、その一端が接地され、トランジスタ
２１，２２相互の接続点と振動電圧入力端２３と
の間にコンデンサ２４が接続されてなる。そし
て、駆動電圧入力端２３に接地電位と電源電圧
Vccとの間で変化するパルス電圧が印加されるこ
とによつて、出力ノード２５に所定の負電圧が発
生する。なお、この出力ノード２５と接地端との
間には出力電圧安定化用のコンデンサ２６が接続
されている。
次に、上記ダイナミツクメモリの動作を第５図
を参照して説明する。データの書き込みもしくは
読み出しに際して、ワード線駆動回路１６の出力
電圧は高電位になり、このときスイツチ素子１５
はスイツチ制御信号によりオン状態になつてお
り、ワード線１４は高電位になる。したがつて、
トランスフアゲート用のMOSトランジスタ１１
は導通し、ビツト線１３と容量素子１２との間で
データの書き込みもしくは読み出しが行なわれ
る。このとき、ワード線１４とチヤージポンプ回
路１７との間に高抵抗１８が存在するので、ワー
ド線１４はチヤージポンプ回路１７による影響を
殆んど受けない。
を参照して説明する。データの書き込みもしくは
読み出しに際して、ワード線駆動回路１６の出力
電圧は高電位になり、このときスイツチ素子１５
はスイツチ制御信号によりオン状態になつてお
り、ワード線１４は高電位になる。したがつて、
トランスフアゲート用のMOSトランジスタ１１
は導通し、ビツト線１３と容量素子１２との間で
データの書き込みもしくは読み出しが行なわれ
る。このとき、ワード線１４とチヤージポンプ回
路１７との間に高抵抗１８が存在するので、ワー
ド線１４はチヤージポンプ回路１７による影響を
殆んど受けない。
一方、メモリチツプの待機時（アクセスされて
いないとき）および前記ワード線１４の非選択時
（メモリチツプはアクセスされているが別のワー
ド線が選択されているとき）には、前記ワード線
駆動回路１６の出力電位は接地電位になり、この
ときスイツチ素子１５はスイツチ制御信号により
オフ状態になる。したがつて、ワード線１４の電
位はチヤージポンプ回路１７の出力電位により規
定されて所定の負電位（たとえば−3V）まで低
下する。これによつて、トランスフアゲート用の
MOSトランジスタ１１のリーク電流は充分小さ
く抑制され、容量素子１２の電荷は充分な時間に
わたつて保持され、電荷保持特性が向上する。
いないとき）および前記ワード線１４の非選択時
（メモリチツプはアクセスされているが別のワー
ド線が選択されているとき）には、前記ワード線
駆動回路１６の出力電位は接地電位になり、この
ときスイツチ素子１５はスイツチ制御信号により
オフ状態になる。したがつて、ワード線１４の電
位はチヤージポンプ回路１７の出力電位により規
定されて所定の負電位（たとえば−3V）まで低
下する。これによつて、トランスフアゲート用の
MOSトランジスタ１１のリーク電流は充分小さ
く抑制され、容量素子１２の電荷は充分な時間に
わたつて保持され、電荷保持特性が向上する。
なお、本発明は上記実施例に限られるものでは
なく、ワード線１４とワード線駆動回路１６との
間のスイツチ素子１５をワード線駆動回路１６内
にまとめることも可能であり、また上記スイツチ
素子１５を省略し、ワード線１４とチヤージポン
プ回路１７との間の高抵抗１８に代えてスイツチ
素子を挿入し、このスイツチ素子に接続されてい
るワード線１４の選択時のみスイツチ素子をオフ
状態に制御するようにしてもよい。また、メモリ
の回路構成によつては、ワード線電位を待機時の
み前述したようにチヤージポンプ回路の出力電圧
により規定し、非選択時（待機時より短かい）の
非選択ワード線の電位はチヤージポンプ回路の出
力電圧により規定しないようにしてもよく、この
場合でもリーク電流抑制効果が得られる。
なく、ワード線１４とワード線駆動回路１６との
間のスイツチ素子１５をワード線駆動回路１６内
にまとめることも可能であり、また上記スイツチ
素子１５を省略し、ワード線１４とチヤージポン
プ回路１７との間の高抵抗１８に代えてスイツチ
素子を挿入し、このスイツチ素子に接続されてい
るワード線１４の選択時のみスイツチ素子をオフ
状態に制御するようにしてもよい。また、メモリ
の回路構成によつては、ワード線電位を待機時の
み前述したようにチヤージポンプ回路の出力電圧
により規定し、非選択時（待機時より短かい）の
非選択ワード線の電位はチヤージポンプ回路の出
力電圧により規定しないようにしてもよく、この
場合でもリーク電流抑制効果が得られる。
また、上記実施例はＮチヤンネル型のメモリを
示したが、Ｐチヤンネル型のメモリの場合には、
ワード線駆動回路はワード線選択時には出力が接
地電位になり、ワード線非選択時には出力が電源
電位（正電圧Vcc）になる。そして、ワード線が
接地電位のときにメモリセル内のトランスフアゲ
ート用MOSトランジスタがオンになる。そこで、
この場合には、チヤージポンプ回路としては出力
電圧がたとえば1.5Vcc電圧となるように形成し
ておけば、ワード線の電位は第６図に示すように
なり、非選択時にトランスフアゲート用MOSト
ランジスタのリーク電流が充分小さく抑えられる
ようになる。
示したが、Ｐチヤンネル型のメモリの場合には、
ワード線駆動回路はワード線選択時には出力が接
地電位になり、ワード線非選択時には出力が電源
電位（正電圧Vcc）になる。そして、ワード線が
接地電位のときにメモリセル内のトランスフアゲ
ート用MOSトランジスタがオンになる。そこで、
この場合には、チヤージポンプ回路としては出力
電圧がたとえば1.5Vcc電圧となるように形成し
ておけば、ワード線の電位は第６図に示すように
なり、非選択時にトランスフアゲート用MOSト
ランジスタのリーク電流が充分小さく抑えられる
ようになる。
即ち、チヤージポンプ回路は、ワード線駆動回
路のワード線選択時の出力電圧に対してワード線
非選択時の出力電圧が有する電位差よりも大きい
電位差を持つ出力電圧を発生すればよい。
路のワード線選択時の出力電圧に対してワード線
非選択時の出力電圧が有する電位差よりも大きい
電位差を持つ出力電圧を発生すればよい。
また、上記実施例はメモリセル回路としてよく
用いられている１トランジスタ、１キヤパシタ方
式のものを示したが、これに限らずたとえば３ト
ランジスタ、１キヤパシタ方式のように書き込
み、読み出し用に別々の選択線、データ線を有す
るものにも本発明を適用し得る。
用いられている１トランジスタ、１キヤパシタ方
式のものを示したが、これに限らずたとえば３ト
ランジスタ、１キヤパシタ方式のように書き込
み、読み出し用に別々の選択線、データ線を有す
るものにも本発明を適用し得る。
また、チヤージポンプ回路はメモリチツプ内に
通常設けられるものを兼用することなく、所定の
電圧を発生するように専用のものを設けてもよ
い。
通常設けられるものを兼用することなく、所定の
電圧を発生するように専用のものを設けてもよ
い。
上述したように本発明の半導体記憶装置によれ
ば、ダイナミツクメモリセルの高集積化に伴つて
トランスフアゲート素子が極く微細になつても、
記憶用容量素子中の電荷を充分な時間にわたつて
保持でき、高集積化記憶装置の電荷保持特性を向
上させることができる。
ば、ダイナミツクメモリセルの高集積化に伴つて
トランスフアゲート素子が極く微細になつても、
記憶用容量素子中の電荷を充分な時間にわたつて
保持でき、高集積化記憶装置の電荷保持特性を向
上させることができる。
第１図はダイナミツクメモリセルの一例を示す
回路図、第２図は従来のワード線の電位変化を示
す波形図、第３図は第１図のメモリセル内の
MOSトランジスタのカツトオフ特性の二例を示
す特性図、第４図は本発明に係る半導体記憶装置
の一実施例を示す回路図、第５図は第４図のワー
ド線の電位変化の一例を示す波形図、第６図は他
の実施例におけるワード線の電位変化の一例を示
す波形図である。 １０…ダイナミツクメモリセル回路、１１…
MOSトランジスタ、１２…容量素子、１３…ビ
ツト線（データ線）、１４…ワード線（選択線）、
１５…スイツチ素子、１６…ワード線駆動回路、
１７…チヤージポンプ回路。
回路図、第２図は従来のワード線の電位変化を示
す波形図、第３図は第１図のメモリセル内の
MOSトランジスタのカツトオフ特性の二例を示
す特性図、第４図は本発明に係る半導体記憶装置
の一実施例を示す回路図、第５図は第４図のワー
ド線の電位変化の一例を示す波形図、第６図は他
の実施例におけるワード線の電位変化の一例を示
す波形図である。 １０…ダイナミツクメモリセル回路、１１…
MOSトランジスタ、１２…容量素子、１３…ビ
ツト線（データ線）、１４…ワード線（選択線）、
１５…スイツチ素子、１６…ワード線駆動回路、
１７…チヤージポンプ回路。
Claims (1)
- 【特許請求の範囲】 １ トランスフアーゲートとしてMOSトランジ
スタを用い、電荷記憶用として容量素子を用いた
ダイナミツクメモリセル回路がマトリクス状に形
成され、これらのメモリセル回路を選択するため
の選択線及びメモリセル回路との間でデータ書き
込みもしくは読み出しを行うためのデータ線を有
し、前記選択線を選択駆動するための選択線駆動
回路を有する半導体記憶装置において、 パルス電圧を印加して容量の充放電をスイツチ
ングすることにより出力ノードに所定電位を発生
させるチヤージポンプ回路と、 前記チヤージポンプ回路の出力ノードと前記選
択線間を結合させる抵抗素子とを具備し、 前記抵抗素子は前記選択線及びメモリセル回路
との間でデータ書き込みもしくは読み出しが行わ
れるとき前記チヤージポンプ回路による発生電位
の影響が前記選択線側に及ばないような高抵抗で
あり、前記半導体記憶装置動作待機時には前記チ
ヤージポンプ回路の出力ノードの電位が前記抵抗
素子を介して前記選択線に印加され、各選択線の
電位が、前記選択線駆動回路の選択時出力電圧に
対して、前記選択線駆動回路の非選択時出力電圧
が前記選択線駆動回路の選択時出力電圧に対して
有する電位差、よりも一層大きい電位差を持つよ
うに設定されることを特徴とする半導体記憶装
置。 ２ 前記MOSトランジスタはＮチヤンネル型で
あり、前記チヤージポンプ回路はその出力ノード
に負電圧を発生することを特徴とする前記特許請
求の範囲第１項記載の半導体記憶装置。 ３ 前記MOSトランジスタはＰチヤンネル型で
あり、前記チヤージポンプ回路はその出力ノード
にこの半導体記憶装置の電源電圧Vccよりも大き
な正の電圧を発生することを特徴とする前記特許
請求の範囲第１項記載の半導体記憶装置。 ４ 前記チヤージポンプ回路は前記選択線駆動回
路の非選択時に、非選択状態の選択線駆動回路に
対応する選択線の電位が、前記選択線駆動回路の
選択時出力電圧に対して、前記選択線駆動回路の
非選択時出力電圧が前記選択線駆動回路の選択時
出力電圧に対して有する電位差、よりも一層大き
い電位差を持つように設定することを特徴とする
前記特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161464A JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
| US06/646,107 US4610003A (en) | 1983-09-02 | 1984-08-31 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161464A JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052997A JPS6052997A (ja) | 1985-03-26 |
| JPH0516119B2 true JPH0516119B2 (ja) | 1993-03-03 |
Family
ID=15735595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161464A Granted JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4610003A (ja) |
| JP (1) | JPS6052997A (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
| US5001670A (en) * | 1987-02-06 | 1991-03-19 | Tektronix, Inc. | Nonvolatile memory protection |
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| JPS6476588A (en) * | 1987-09-18 | 1989-03-22 | Sony Corp | Dynamic random access memory |
| US5157634A (en) * | 1990-10-23 | 1992-10-20 | International Business Machines Corporation | Dram having extended refresh time |
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| US7414460B1 (en) | 2006-03-31 | 2008-08-19 | Integrated Device Technology, Inc. | System and method for integrated circuit charge recycling |
Citations (1)
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|---|---|---|---|---|
| JPS5255338A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Memory |
Family Cites Families (3)
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|---|---|---|---|---|
| US3806741A (en) * | 1972-05-17 | 1974-04-23 | Standard Microsyst Smc | Self-biasing technique for mos substrate voltage |
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| US4347448A (en) * | 1980-11-07 | 1982-08-31 | Mostek Corporation | Buffer circuit for semiconductor memory |
-
1983
- 1983-09-02 JP JP58161464A patent/JPS6052997A/ja active Granted
-
1984
- 1984-08-31 US US06/646,107 patent/US4610003A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255338A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US4610003A (en) | 1986-09-02 |
| JPS6052997A (ja) | 1985-03-26 |
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