JP3569310B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、半導体基板上に配置されたメモリセルアレイとセンスアンプとそれらを制御する回路とを含むダイナミックランダムアクセスメモリにおいて、メモリセルアレイを構成するビット線とメモリセルとセンスアンプの低レベル電位をチップ本体の接地電位よりも高くなるようにした半導体記憶装置に関する。
【０００２】
【従来の技術】
図１０１は従来のＤＲＡＭの要部を示す回路図である。図１０１において、メモリセルＭＣはワード線ＷＬとビット線対ＢＬ，／ＢＬに接続されている。ビット線対ＢＬ，／ＢＬは転送ゲートＴｒ７１，Ｔｒ７２を介してｎチャネルセンスアンプ２，イコライザ回路３およびｐチャネルセンスアンプ４に接続されている。転送ゲートＴｒ７１，Ｔｒ７２はゲート制御信号ＢＬＩによって制御される。イコライザ回路３には１／２Ｖｃｃの電位のＶＢＬ信号が与えられるとともに、ＥＱ信号が与えられる。そして、イコライザ回路３はＥＱ信号に応じて、ＶＢＬ信号により、ビット線対ＢＬ，／ＢＬを１／２Ｖｃｃ電位にプリチャージする。センスアンプ２，４はそれぞれビット線対ＢＬ，／ＢＬにメモリセルＭＣから読出された微小電位差を増幅するものであり、センスアンプ２はセンスドライブラインＳＮにセンスアンプ活性化信号ＳＯが与えられると活性化され、センスアンプ４はセンスドライブラインＳＰに活性化信号／ＳＯが与えられると活性化される。
【０００３】
図１０２は図１０１に示したメモリアレイの動作を説明するためのタイムチャートである。図１０１に示すメモリセルアレイは複数ブロック設けられており、それぞれに対応のブロック活性化信号が与えられると活性化される。ただし、このときは、まだセンスアンプ２，４は活性化されていない。メモリセルＭＣからデータを読出すときには、ＢＬＩ信号が「Ｈ」レベルとなり、転送ゲートＴｒ７１，Ｔｒ７２が導通し、ビット線対ＢＬ，／ＢＬがセンスアンプ２，４とイコライザ回路３とに接続される。ワード線ＷＬが図１０２（ａ）に示すように、昇圧電圧Ｖｐｐまで立上げられると、ビット線対ＢＬ，／ＢＬにメモリセルＭＣから微小電位差が読出され、図１０２（ｂ），（ｃ）に示す活性化信号ＳＯが「Ｈ」レベルとなり、活性化信号／ＳＯが「Ｌ」レベルになると、センスアンプ２，４はそれぞれ活性化される。そして、ビット線対ＢＬ，／ＢＬの微小電位差がセンスアンプ２，４によって増幅され、「Ｈ」レベル側または「Ｌ」レベル側に向けて電位がエンハンスされる。
【０００４】
【発明が解決しようとする課題】
ところで、ビット線対ＢＬ，／ＢＬの振幅における「Ｌ」レベルは接地電位であり、この場合選択されていないワード線の「Ｌ」レベルはビット線対ＢＬ，／ＢＬの振幅における「Ｌ」レベルと同等となる。このため、接地電位になっているワード線のサブスレッショルドリーク電流によりメモリセルＭＣに蓄積されている電荷がビット線側に流出減少し、メモリセルＭＣのデータが破壊される可能性が生じる。これを防止するために、メモリアレイ部に負電圧バイアスＶｂｂを印加する方法がとられているが、負電圧バイアスＶｂｂを発生するための負電位発生回路を必要としたり、メモリアレイ動作に伴う電流が接地側に流れ込むことによりアレイノイズが増大し、非選択ワード線の「Ｌ」レベルが浮上がり、ワード線のサブスレッショルドリーク電流が増大し、リフレッシュ特性が悪化するという危険性があった。
【０００５】
それゆえに、この発明の主たる目的は、ディスターブリフレッシュに強くでき、メモリセルトランジスタのしきい値を低く設定でき、信頼性の向上が図れるとともに、トリプルウェル構造を不要にし得る半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプと、メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段と、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段とを備えたものである。ここで、電位設定手段は、そのしきい値電圧だけ低レベル電位のラインの電位を高めるための第１の半導体素子と、第１の半導体素子に対して並列に接続され、大電流が流れる期間に相当する信号に応じて導通し、低レベル電位のラインの電位を放電するための第２の半導体素子と、低レベル電位のラインに断続的に電源電位を供給して、そのラインの電位を接地電位よりも高いレベルに補償するためのサスティン手段とを含む。
【００１０】
また、この発明に係る他の半導体記憶装置は、それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプと、メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段と、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段とを備えたものである。ここで、電位設定手段は、低レベル電位のラインの電位とほぼ等しい基準電圧を発生する基準電圧発生手段と、基準電圧発生手段からの基準電圧と低レベル電位のラインの電位とを比較する比較手段と、比較手段の比較出力に応じて、低レベル電位のラインの電位を接地電位側に放電するスイッチング手段と、スイッチング手段と低レベル電位のラインとの間に接続され、低レベル電位のラインの電位が接地電位よりも高い電位から低下するのを防止するレベル低下防止手段とを含む。
【００１３】
また、この発明に係るさらに他の半導体記憶装置は、それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプと、メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段と、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段とを備えたものである。ここで、センスアンプは、その低レベルの電位のラインと接地電位間に接続され、そのしきい値電圧分だけ低レベル電位のラインの電位を高めるためのスイッチング素子を含む。このスイッチング素子は、大電流が流れる期間に相当する信号に応じて導通する。スイッチング素子は、その入力電極が接地電位以下になったことに応じて導通する。さらに、負電位の電圧を発生する負電位電圧発生手段と、大電流が流れる期間に相当する信号に応じて、その期間だけ負電位電圧発生手段から発生された負電位の電圧をスイッチング素子の入力電極に与えて応答時間を速くするための切換手段とが設けられる。
【００１４】
また、この発明に係るさらに他の半導体記憶装置は、それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプと、メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段と、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段と、ワード線を駆動するためのワード線駆動手段と、ワード線駆動手段の低レベル電位のラインを接地電位側または電位設定手段の出力側に切換えるための切換手段とを備えたものである。ここで、メモリセルアレイは複数ブロック単位で配置されていて、切換手段は、各ブロック単位でワード線が第１の論理から第２の論理に立上がる前に、接地電位側から電位設定手段の出力側に切換える。
【００３５】
また、この発明に係るさらに他の半導体記憶装置は、半導体基板上にチップが形成された半導体記憶装置であって、それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプと、メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段と、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段と、メモリセルのデータの保持時間をテストするときに、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位に強制するための接地電位強制手段と、ワード線を駆動するためのワード線駆動手段と、メモリセルのデータ保持時間をテストするときに、ワード線駆動手段の低レベル電位のラインを接地電位側から電位設定手段の出力側に切換えるための切換手段とを備えたものである。
【００３８】
【作用】
この発明に係る半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、電位設定手段は、そのしきい値電圧だけ低レベル電位のラインの電位を高めるための第１の半導体素子と、第１の半導体素子に対して並列に接続され、大電流が流れる期間に相当する信号に応じて導通し、低レベル電位のラインの電位を放電するための第２の半導体素子と、低レベル電位のラインに断続的に電源電位を供給して、そのラインの電位を接地電位よりも高いレベルに補償するためのサスティン手段とを含むので、低レベル電位のラインの電位を安定に維持することができる。
【００３９】
また、この発明に係る他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、電位設定手段は、低レベル電位のラインの電位とほぼ等しい基準電圧を発生する基準電圧発生手段と、基準電圧発生手段からの基準電圧と低レベル電位のラインの電位とを比較する比較手段と、比較手段の比較出力に応じて、低レベル電位のラインの電位を接地電位側に放電するスイッチング手段と、スイッチング手段と低レベル電位のラインとの間に接続され、低レベル電位のラインの電位が接地電位よりも高い電位から低下するのを防止するレベル低下防止手段を含むので、低レベル電位のラインの電位を安定に維持することができる。
【００４０】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、センスアンプは、その低レベルの電位のラインと接地間に接続され、そのしきい値電圧分だけ低レベル電位のラインの電位を高めるためのスイッチング素子を含み、スイッチング素子は、大電流が流れる期間に相当する信号に応じて導通し、スイッチング素子は、その入力電極が接地電位以下になったことに応じて導通し、さらに、負電位の電圧を発生する負電位電圧発生手段と、大電流が流れる期間に相当する信号に応じて、その期間だけ負電位電圧発生手段から発生された負電位の電圧をスイッチング素子の入力電極に与えて応答時間を早くするための切換手段とが設けられる。したがって、低レベル電位のラインの電位を安定に維持することができる。
【００４１】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、ワード線駆動手段の低レベル電位のラインを接地電位側または電位設定手段の出力側に切換えるための切換手段が設けられ、メモリセルアレイは複数ブロック単位で配置されていて、切換手段は、各ブロック単位でワード線が第１の論理から第２の論理に立上がる前に、接地電位側から電位設定手段の出力側に切換えるので、ワード線を高速に駆動することが可能になる。
【００４６】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、メモリセルのデータの保持時間をテストするときに、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位に強制するための接地電位強制手段と、メモリセルのデータ保持時間をテストするときに、ワード線駆動手段の低レベル電位のラインを接地電位側から電位設定手段の出力側に切換えるための切換手段とを設けたので、テスト時のみメモリセルのディスターブリフレッシュ特性を悪化させることができ、テスト時間の短縮化を図ることができる。
【００４９】
【実施例】
図１は従来例と、この発明の概念を対比して説明するための図である。従来例においては、図１（ａ）に示すように、外部電源電圧Ｅｘｔ．Ｖｃｃ（５Ｖ）から内部電源電圧Ｉｎｔ．Ｖｃｃ（３．３Ｖ）を発生し、内部電源電圧Ｉｎｔ．Ｖｃｃと接地電位ＧＮＤ（０Ｖ）との間の電位がメモリセルに加わっており、さらにサブスレッショルドリークを抑えるために、負電位Ｖｂｂ（−２Ｖ）をメモリセルに与える必要があった。このために、従来例では負電位発生回路が必要であった。
【００５０】
これに対して、本願発明では、図１（ｂ）に示すように、ビット線の振幅における「Ｌ」レベルを接地電位ＧＮＤではなく、ビット線プリチャージレベルと接地電位ＧＮＤとの間において新たに発生される疑似ＧＮＤレベル（ＶＧＮＤ）（０．５Ｖ）に設定される。この場合、非選択ワード線の「Ｌ」レベル（ＧＮＤ）はビット線の振幅における「Ｌ」レベルに対して相対的に負にバイアスされた状態となる。
【００５１】
図２は第１の発明の第１の実施例を示す回路図である。図２において、内部回路５はメモリセルの電位を決定することに関係する回路、たとえばビット線の充放電回路（センスアンプ回路），ハーフＶｃｃ発生回路であり、チップ内の全回路（特にワード線駆動回路は含まない）ではない。従来例においては、内部回路５は接地電位に接続されるが、この実施例では、疑似ＧＮＤ線３０に接続される。この疑似ＧＮＤ線３０には、ｎチャネルトランジスタＴｒ１のゲートとドレインが接続されるとともに、ｎチャネルトランジスタＴｒ２のドレインが接続される。ｎチャネルトランジスタＴｒ１，Ｔｒ２のそれぞれのソースは接地電位Ｖｓｓに接続される。ｎチャネルトランジスタＴｒ２のゲートには内部発生信号φが与えられる。ｎチャネルトランジスタＴｒ１は、そのしきい値電圧Ｖｔｈｎ分だけ疑似ＧＮＤ線３０の電位Ｖｓｓ′を高める。しかし、アクティブ時に、メモリセルアレイに大電流が接地に流れ込むとき、特にビット線充放電時やコラムアドレスが変化することによりビット線とＩ／Ｏ線が接続されるときなどは、ｎチャネルトランジスタＴｒ１だけでは疑似ＧＮＤ線３０のレベルＶｓｓ′をしきい値電圧Ｖｔｈｎ付近に維持することは駆動能力の面から困難である。なぜならば、疑似ＧＮＤ線３０のレベルＶｓｓ′がしきい値電圧Ｖｔｈｎ付近では、ｎチャネルトランジスタＴｒ１はしきい値電圧のすれすれで動作しており、かなり高抵抗化しているためである。このために、ビット線の充放電時やコラムアドレス変化によりビット線とＩ／Ｏ線が接続されるときにのみ、内部発生信号φによりｎチャネルトランジスタＴｒ２を導通させ、疑似ＧＮＤ線３０の電位Ｖｓｓ′が浮上がるのを緩和させている。
【００５２】
図３は図２の動作を説明するためのタイムチャートである。次に、図３を参照して、図２の動作について説明する。図３（ａ）に示すように、ロウアドレスストローブ信号／ＲＡＳが「Ｈ」レベルになっているスタンバイ時においては、内部発生信号φは図３（ｆ）に示すように「Ｌ」レベルになっている。そして、ロウアドレスストローブ信号／ＲＡＳが「Ｌ」レベルに立下がった後、図３（ｃ）に示すロウアドレスによりワード線が活性化され、メモリセル内の情報がビット線に伝達され、図３（ｄ）に示すように、センスアンプ活性化信号／ＳＥが「Ｌ」レベルになってセンスアンプが活性化される。このとき、活性化されたワード線に接続されているビット線の総容量分が充放電する。このセンスアンプ活性化信号／ＳＥを受けて、内部発生信号φが電源電圧Ｖｃｃまで立上がり、ある期間ｔ１経過後に接地電位Ｖｓｓまで立下がる。これにより、期間ｔ１では、接地電位Ｖｓｓと疑似ＧＮＤ線の電位Ｖｓｓ′間の低抵抗化が図られ、高速センスが可能となる。しかし、ここで期間ｔ１に疑似ＧＮＤ線の電位Ｖｓｓ′が接地電位Ｖｓｓまで引かれようとするが、ビット線の充放電による大電流により、ｎチャネルトランジスタＴｒ２の抵抗成分により図３（ｇ）に示すように、多少の浮上がりが生じる。この浮上がりがしきい値電圧Ｖｔｈｎと同程度のレベルとなる時間にｔ１を設定することにより、ｎチャネルトランジスタＴｒ２による接地電位Ｖｓｓまでの引きすぎを防止することができる。すなわち、ｎチャネルトランジスタＴｒ２が疑似ＧＮＤ線３０に接続されていなければ、図３（ｇ）の点線に示すように疑似ＧＮＤ線３０の電位Ｖｓｓ′が浮上がるが、ｎチャネルトランジスタＴｒ２の作用により、図３（ｇ）の実線で示すように、浮上がりを抑えることができる。
【００５３】
また、センス動作後に、リードサイクル時では、コラムアドレスの変化により、図３（ｅ）に示すコラム活性化信号／ＣＥが活性化し、コラム選択線が活性化され、特定のビット線とＩ／Ｏ線とが接続される。そして、Ｉ／Ｏ線の電位がビット線に流れ込み、図３（ｇ）に示すように、疑似ＧＮＤ線３０の電位Ｖｓｓ′が浮上がる。この場合も、センス活性化のときと同様にして、コラム活性化信号／ＣＥの活性化を受けて、期間ｔ２だけ内部発生信号φが電源電位のレベルにされる。ライトサイクル時も同様の考え方により、Ｉ／Ｏ線からビット線にデータを書込むタイミングである期間だけ内部発生信号φを電源電位Ｖｃｃのレベルにすれば同じ効果を得ることができる。
【００５４】
ここで、内部発生信号φのタイミングとして、この実施例では、センスアンプ活性化信号／ＳＥ，コラム活性化信号／ＣＥを例に挙げたが、センス開始もしくはＩ／Ｏ線とビット線がつながるタイミング前後の内部信号であればどれであっても構わない。また、ｎチャネルトランジスタＴｒ１はゲートとドレインを短絡して疑似ＧＮＤ線３０に接続し、ソースを接地電位Ｖｓｓに接続したが、ゲートとドレインとを短絡して接地電位Ｖｓｓに接続し、ソースを疑似ＧＮＤ線３０に接続したｐチャネルトランジスタを用いるようにしてもよい。また、上述の説明では、センスアンプの開始前後とＩ／Ｏ線とビット線とがつながるタイミング前後の両方で内部発生信号φを活性化するようにしたが、いずれか一方だけであってもよい。
【００５５】
図４は第１の発明の第２の実施例を示す回路図である。この図４に示した実施例は、図３に示した実施例におけるｎチャネルトランジスタＴｒ２の動作による疑似ＧＮＤ線３０のレベル低下を改善するために、クランプ回路７を疑似ＧＮＤ線３０に接続したものである。クランプ回路７は基準電圧と疑似ＧＮＤ線３０の電位Ｖｓｓ′とを比較する差動増幅回路７１と、この差動増幅回路７１の出力を受けて疑似ＧＮＤ線３０に電位を充電するためのｎチャネルトランジスタＴｒ３とを含む。ｎチャネルトランジスタＴｒ３のゲートは差動増幅回路７１の出力に接続され、そのドレインは電源電位Ｖｃｃに接続され、ソースは疑似ＧＮＤ線３０に接続される。差動増幅回路７１は基準電圧より疑似ＧＮＤ線３０のレベルＶｓｓ′が低ければ、「Ｈ」レベル信号を出力してｎチャネルトランジスタＴｒ３を導通させ、電源電位Ｖｃｃから「Ｈ」レベル信号を疑似ＧＮＤ線３０に出力して充電し、疑似ＧＮＤ線３０の電位が高くなれば、差動増幅回路７１はｎチャネルトランジスタＴｒ３の導通を非導通にし、図３で説明したｎチャネルトランジスタＴｒ２の導通期間ｔ１またはｔ２のミスマッチによる疑似ＧＮＤ電線３０のレベル低下を抑制する。
【００５６】
図５は第２の発明の第１の実施例を示す図である。この図５に示した実施例は、疑似ＧＮＤ線３０のレベルとほぼ同じレベルの電圧を発生する基準電圧発生回路８１と、この基準電圧と疑似ＧＮＤ線３０のレベルとを比較する差動増幅回路８と、この差動増幅回路８の出力を受けるｎチャネルトランジスタＴｒ３とを含む。ｎチャネルトランジスタＴｒ３のゲートは差動増幅回路８の出力に接続され、そのドレインは疑似ＧＮＤ線３０に接続され、そのソースは接地電位Ｖｓｓに接続される。そして、この実施例では、基準電圧発生回路８１から出力される基準電圧よりも疑似ＧＮＤ線３０のレベルが高ければ、差動増幅回路８から「Ｈ」レベル信号がｎチャネルトランジスタＴｒ３のゲートに与えられる。応じて、ｎチャネルトランジスタＴｒ３は導通し、疑似ＧＮＤ線３０の電位を放電し、疑似ＧＮＤ線３０の電位が基準電圧よりも低くなれば、差動増幅回路８がｎチャネルトランジスタＴｒ３による放電を停止することにより、疑似ＧＮＤ線３０のレベルを接地電位よりも高いレベルＶｓｓ′に維持する。
【００５７】
図６は第２の発明の第２の実施例を示す回路図である。この図６に示した実施例は、図５に示した実施例において、差動増幅回路８の応答遅延による疑似ＧＮＤ線３０のレベル低下を改善したものである。すなわち、ｎチャネルトランジスタＴｒ３のドレインと疑似ＧＮＤ線３０との間にダイオードＤ１が接続される。このように、ダイオードＤ１をｎチャネルトランジスタＴｒ３のドレインと疑似ＧＮＤ線３０との間に接続することにより、ダイオードＤ１に微小電流が流れていれば、疑似ＧＮＤ線３０は接地電位Ｖｓｓレベルまで引かれることなく、ダイオードＤ１の拡散電位（約０．６Ｖ）分だけ上昇し、疑似ＧＮＤ線３０のレベル低下を抑制し、安定した疑似ＧＮＤ線３０の電位を得ることができる。
【００５８】
図７は第２の発明の第３実施例を示す回路図である。この図７に示した実施例は、図６に示した実施例における差動増幅回路８の応答遅延による疑似ＧＮＤ線３０のレベル低下を改善したものである。すなわち、ダイオードＤ１とｎチャネルトランジスタＴｒ３のドレインの接続点と、接地電位との間にデカップリング用コンデンサＣ１が接続される。一般的には、デカップリングコンデンサは、疑似ＧＮＤ線３０に接続されるべきであるが、この場合内部回路５の動作による電流変化がデカップリング用のコンデンサによって吸収されてしまい、ダイオードＤ１による補償効果が出にくくなる。そこで、図７に示すように、ダイオードＤ１とｎチャネルトランジスタＴｒ３のドレインの接続点と接地間にデカップリング用のコンデンサＣ１を接続し、ダイオードＤ１による拡散電位部の補償が効きにくくなるのを防止し、疑似ＧＮＤ線３０のレベル低下を抑制し、安定した電位Ｖｓｓ′を得ることができる。
【００５９】
図８は第２の発明の第４実施例を示す回路図である。この実施例は、図５に示した実施例において、大電流消費時の差動増幅回路８の応答遅延による疑似ＧＮＤ線３０レベルの浮きを改善したものであり、図５に示した実施例に加えて、図２の実施例を加えて構成される。すなわち、差動増幅回路８には、ｎチャネルトランジスタＴｒ４からなる差動増幅回路停止回路が接続され、ｎチャネルトランジスタＴｒ３のゲートにはｎチャネルトランジスタＴｒ５からなる浮き防止回路が接続される。すなわち、ｎチャネルトランジスタＴｒ４のドレインは差動増幅回路８の活性化入力端子に接続され、そのソースは接地される。ｎチャネルトランジスタＴｒ５のドレインは電源電位Ｖｃｃに接続され、そのソースはｎチャネルトランジスタＴｒ３のゲートに接続される。そして、内部発生信号φがインバータ２９で反転され、ｎチャネルトランジスタＴｒ４およびＴｒ５のそれぞれのゲートに与えられる。
【００６０】
図９は図８の動作を説明するためのタイムチャートである。次に、図９を参照して、図８の実施例の動作について説明する。メモリセルアレイ内に大電流が流れる期間、つまりセンス開始もしくはＩ／Ｏ線とビット線がつながるタイミングが図９（ｄ）に示すセンスアンプ活性化信号／ＳＥ，図９（ｅ）に示すコラム活性化信号／ＣＥを受けて、図９（ｆ）に示す内部発生信号φをインバータ９で反転して、ｎチャネルトランジスタＴｒ４を非導通にし、差動増幅回路８の動作を停止させる。また、内部発生信号φが「Ｌ」レベルになると、ｎチャネルトランジスタＴｒ５が導通し、電源電位ＶｃｃからｎチャネルトランジスタＴｒ３のゲートに「Ｈ」レベル信号が強制的に与えられ、このｎチャネルトランジスタＴｒ３を強制的に動作させることにより、疑似ＧＮＤ線３０の浮上がりが防止される。
【００６１】
図１０は第３の発明の第１の実施例を示す回路図である。この図１０に示した実施例は、センスアンプ２のセンスアンプドライブ線ＳＮが「Ｌ」レベルのとき、接地電位Ｖｓｓよりも高い疑似ＧＮＤ線３０のレベルＶｓｓ′となるように構成したものである。
【００６２】
一般に、ＤＲＡＭの読出動作は、前述の図１０１で説明したように、ロウアドレスストローブ信号／ＲＡＳが立下がった後、ロウアドレスによりワード線ＷＬが活性化され、メモリセル内の情報がビット線ＢＬに伝達され、センスアンプ２によって増幅される。センスアンプ２，４は図１０１に示したように、基本的にｎチャネルとｐチャネルの２つのセンスアンプで構成されており、各センスアンプ２，４は２つのトランジスタのゲートとドレインをクロスカップル接続し、ソースが共通接続され、この共通接続されたノードがｎチャネルトランジスタＴｒ６を介して１／２（Ｖｃｃ＋Ｖｓ）のラインに接続されている。そして、ｎチャネルトランジスタＴｒ６が導通状態になると、センスが開始され、ビット線ＢＬの微小電位差が電源線レベルまで増幅され、メモリセルに再書込が行なわれる。この図１０に示した実施例では、センスアンプドライブラインＳＮと接地電位Ｖｓｓの間にｐチャネルトランジスタＴｒ７が接続される。そして、センスアンプドライブラインＳＮの電位は、ｐチャネルトランジスタＴｒ７のしきい値電圧Ｖｔｈｐ以下に下がらないようにされている。ｐチャネルトランジスタＴｒ７のゲートには内部発生信号φが与えられる。
【００６３】
図１１は図１０の動作を説明するためのタイムチャートである。次に、図１１を参照して、図１０の実施例の動作について説明する。まず、スタンバイ時には、図１１（ａ）に示すように、ロウアドレスストローブ信号／ＲＡＳが「Ｈ」レベルになっているため、内部発生信号φｐが図１１（ｄ）に示すように「Ｈ」レベルになっている。この内部発生信号φｐはｎチャネルトランジスタＴｒ６のゲートに与えられるので、ｎチャネルトランジスタＴｒ６が導通し、センスアンプドライブ線ＳＮが１／２（Ｖｃｃ＋Ｖｔｈｐ）のレベルにプリチャージされる。そして、ロウアドレスストローブ信号／ＲＡＳが「Ｌ」に立下がり、かつ図１１（ｂ）に示すように、センスアンプ活性化信号／ＳＥが「Ｌ」レベル立下がると、内部発生信号φが「Ｌ」レベルになる。この内部発生信号φに応じて、ｐチャネルトランジスタＴｒ７が導通し、センスが開始される。センスアンプドライブラインＳＮのレベルがｐチャネルトランジスタＴｒ７のしきい値電圧Ｖｔｈｐと同程度となると、非導通になり、センスアンプ２の「Ｌ」レベル側の最終レベルはしきい値電圧Ｖｔｈｐとなり、メモリセルに書込まれる「Ｌ」レベルはしきい値電圧Ｖｔｈｐと同等となる。
【００６４】
図１２は第３の発明の第２実施例を示す回路図である。この図１２に示した実施例は、前述の図１０に示した実施例において、大電流消費時におけるｐチャネルトランジスタＴｒ７がしきい値電圧付近で交差することによって高抵抗化し、センスアンプ駆動ラインＳＮの電圧が浮上がるのを改善したものである。すなわち、ｐチャネルトランジスタＴｒ７のゲートに加わる内部発生信号φは図１２に示した切換回路から発生される。切換回路はｎチャネルトランジスタＴｒ８とＴｒ９とから構成される。ｎチャネルトランジスタＴｒ８のゲートにはセンスアンプ活性化信号／ＳＥが「Ｌ」レベルに立下がってから期間ｔ１だけ「Ｈ」レベルになり、それ以外の時間は「Ｌ」レベルになる制御信号／φｔが与えられ、ｎチャネルトランジスタＴｒ９のゲートにはその期間ｔ１だけ「Ｌ」レベルになり、それ以外の期間は「Ｈ」レベルになる制御信号φｔが与えられる。ｎチャネルトランジスタＴｒ８のソースは接地され、ｎチャネルトランジスタＴｒ９のドレインには、負電位発生回路９から負電圧−Ｖｂが与えられる。この負電圧−Ｖｂはよりよい改善効果を得るために、図１０のｐチャネルトランジスタＴｒ７のしきい値電圧Ｖｔｈｐよりも大きい電圧に選ばれるのが好ましい。ｎチャネルトランジスタ８のドレインとｎチャネルトランジスタＴｒ９のソースは共通接続されて、図１０のｐチャネルトランジスタＴｒ７のゲートに与えられる。
【００６５】
図１３は図１２の動作を説明するためのタイムチャートである。次に、図１３を参照して、図１２の動作について説明する。図１３（ｂ）に示すように、センスアンプ活性化信号／ＳＥが「Ｌ」レベルに立下がると、制御信号φｔが「Ｈ」レベルに立上がり、ｎチャネルトランジスタＴｒ９が導通する。それによって、負電圧−Ｖｂが内部発生信号φとして図１０のｐチャネルトランジスタＴｒ７のゲートに与えられる。これによって、ｐチャネルトランジスタＴｒ７が導通しやすくなり、低抵抗化を図ることができ、センスアンプ駆動ラインＳＮが浮上がるのを防止できる。
【００６６】
すなわち、図１０に示したｐチャネルトランジスタＴｒ７のゲートに図１１（ｃ）に示すように、「Ｌ」レベルが接地電位Ｖｓｓである内部発生信号φを与えると、図１３（ｄ）の点線で示すように、センスアンプ駆動ラインＳＮが「Ｈ」レベルから「Ｌ」に立下がる波形が緩やかになり、それに伴って、図１３（ｅ）に示すように、ビット線ＢＬ，／ＢＬの電位が点線で示すように緩やかに立下ってしまい、高速性が劣ってしまう。これに対して、図１２に示した実施例の切換回路によって、センス開始時の大電流が流れる期間ｔ１だけｐチャネルトランジスタＴｒ７のゲートに負電位−Ｖｂを与えることによって、センスアンプ駆動ラインＳＮは図１３（ｄ）に示すように急峻に立下げることができ、高速性を改善できる。そして、期間ｔ１経過後に、制御信号／φｔによってｎチャネルトランジスタＴｒ８が導通し、内部発生信号φは接地電位Ｖｓｓレベルになる。
【００６７】
図１４は第３の発明の第３実施例を示すタイムチャートである。この実施例は、図１３の実施例よりも、さらに図１０のｐチャネルトランジスタＴｒ７の高抵抗化によるセンスアンプ駆動ラインＳＮの浮上がりを改善するものである。すなわち、センス開始時の大電流が流れる期間ｔ１のうち、前半の期間ｔ２は内部発生信号φが接地電位Ｖｓｓのレベルにされ、後半の期間ｔ３だけ負電位−Ｖｂレベルにされる。このために、図１２に示すｎチャネルトランジスタＴｒ８のゲートには、期間ｔ２と期間ｔ１以降の期間だけ「Ｈ」レベルになる制御信号／φｔが与えられる。この実施例では、図１２に示した実施例に比べて、負電位−ＶｂをｐチャネルトランジスタＴｒ７のゲートに与える期間を短くできるので、負電位発生回路９の負担を軽減できる。
【００６８】
図１５は第４の発明の第１実施例を示す電気回路図である。この図１５に示した実施例は、半導体基板内に疑似ＧＮＤレベル信号を発生する回路を設け、センスアンプが電源電位Ｖｃｃと疑似ＧＮＤ線３０でビット線を振幅させる回路構成に対して、ワード線を駆動するワードドライブ回路の接地レベルをスイッチ回路１２により接地電位Ｖｓｓと疑似ＧＮＤ線３０のレベルＶｓｓ′に切換可能に構成したものである。より具体的に説明すると、ロウデコーダ１１はロウアドレス信号をデコードし、デコードしたワード信号をワードドライバ１０に与える。ワードドライバ１０はｐチャネルトランジスタ７１とｎチャネルトランジスタ７２とを含み、ｐチャネルトランジスタ７１のゲートとｎチャネルトランジスタ７２のゲートにはロウデコーダ１１からワード信号が与えられる。ｐチャネルトランジスタ７１のドレインには昇圧電圧Ｖｐｐが与えられ、ｐチャネルトランジスタ７１のソースとｎチャネルトランジスタ７２のドレインはワード線ＷＬに接続される。ｎチャネルトランジスタ７２のソースはスイッチ回路１２に接続され、スイッチ回路１２は接地電位Ｖｓｓと疑似ＧＮＤ線３０の電位Ｖｓｓ′とを切換える。スイッチ回路１２は図１６に示すように、ｎチャネルトランジスタＴｒ１０とＴｒ１１とを含み、ｎチャネルトランジスタＴｒ１０のゲートには内部発生信号／φが与えられ、ｎチャネルトランジスタＴｒ１１のゲートには内部発生信号φが与えられる。ｎチャネルトランジスタＴｒ１０のドレインとｎチャネルトランジスタＴｒ１１のドレインは図１５に示したｎチャネルトランジスタＴｒ７２のソースに接続され、ｎチャネルトランジスタＴｒ１０のソースは接地電位Ｖｓｓに接続され、ｎチャネルトランジスタＴｒ１１のソースは疑似ＧＮＤ線３０の電位Ｖｓｓ′に接続される。
【００６９】
なお、ワード線ＷＬとビット線ＢＬとの交点にはメモリセル１４が接続され、ビット線ＢＬと／ＢＬはセンスアンプ１３に接続される。センスアンプ１３には電源電圧Ｖｃｃと疑似ＧＮＤ線３０の電位Ｖｓｓが与えられている。
【００７０】
図１７は図１５に示した実施例の動作を説明するためのタイムチャートである。次に、図１７を参照しながら、図１５の実施例の動作について説明する。図１７（ｂ）に示すロウアドレス信号がロウデコーダ１１に与えられると、ロウデコーダ１１からワード線駆動信号ＷＤがワードドライバ１０に与えられる。このとき、図１７（ｄ）に示すように、スイッチ１２に与えられる内部発生信号φは「Ｌ」レベルになっており、／φは「Ｈ」レベルになっている。このため、スイッチ回路１２は接地電位ＶｓｓをｎチャネルトランジスタＴｒ７２のソースに与える。そして、図１７（ａ）に示すように、ロウアドレスストローブ信号／ＲＡＳが「Ｌ」レベルになった後、期間ｔ４経過後であって、ワード線駆動信号が「Ｌ」レベルに立下がる期間ｔ５経過前に、内部発生信号φが「Ｈ」レベルになり、／φが「Ｌ」レベルになる。このため、スイッチ回路１２は疑似ＧＮＤ線３０の電位Ｖｓｓ′をｎチャネルトランジスタＴｒ７２のソースに与える。その結果、図１７（ｅ）に示すように、ワード線ＷＬは、接地電位Ｖｓｓから疑似ＧＮＤ線３０の電位Ｖｓｓ′に立上がった後、昇圧電圧Ｖｐｐまで立上げられる。
【００７１】
一方、図示しない非選択のワードドライバの接地電位はＶｓｓのままであるため、非選択のワード線はＶｓｓレベルを維持している。
【００７２】
このように、ワード線ＷＬを図１７（ｅ）に示すように、接地電位Ｖｓｓのレベルから一旦疑似ＧＮＤ線３０の電位Ｖｓｓ′に立上げた後、昇圧電圧Ｖｐｐまで立上げるようにしているので、昇圧電源Ｖｐｐで駆動する負荷が軽減され、ワード線ＷＬの立上げの高速化が可能となる。
【００７３】
図１８は第４の発明の第２実施例を示すブロック図である。この図１８に示した実施例は、前述の図１５に示した実施例のように、選択されたワードドライバのみの接地電位を疑似ＧＮＤ線３０の電位Ｖｓｓ′に切換えるのではなく、選択されたワードドライバを含むワードドライバ群の接地電位を疑似ＧＮＤ線３０の電位Ｖｓｓ′に切換えることにより、スイッチ回路の数を低減するようにしたものである。すなわち、複数のメモリセルアレイブロックＭＣ１，ＭＣ２，ＭＣ３がセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４のそれぞれの間に配置されており、各メモリセルアレイブロックＭＣ１〜ＭＣ３のそれぞれに対応してワードドライバＷＤ１〜ＷＤ３が設けられている。これらのワードドライバＷＤ１〜ＷＤ３にロウデコーダ１１からワード線駆動信号が与えられる。ワードドライバＷＤ１〜ＷＤ３はそれぞれ対応のメモリセルアレイブロックＭＣ１〜ＭＣ３のワード線を駆動する。さらに、各ワードドライバＷＤ１〜ＷＤ３の接地電位をＶｓｓと疑似ＧＮＤ線３０の電位Ｖｓｓ′に切換えるために、スイッチ回路ＳＷ１〜ＳＷ３が設けられていて、各スイッチ回路ＳＷ１〜ＳＷ３はブロック選択信号ＢＳ１〜ＢＳ３によって個別的に選択される。
【００７４】
図１９は図１８に示したスイッチ回路の一例を示す回路図である。図１８に示したスイッチ回路ＳＷ１〜ＳＷ３は図１９に示すように、ｎチャネルトランジスタＴｒ１２とＴｒ１３とインバータ１４とを含み、ｎチャネルトランジスタＴｒ１２とＴｒ１３の各ゲートにはブロック選択信号ＢＳｉが与えられ、各ドレインは共通接続されてワードドライバＷＤｉの接地ラインＶＳｉに接続されている。ｎチャネルトランジスタＴｒ１２のソースは疑似ＧＮＤ線３０の電位Ｖｓｓ′に接続されており、ｎチャネルトランジスタＴｒ１３のソースは接地電位Ｖｓｓに接続されている。
【００７５】
図２０は図１８の動作を説明するためのタイムチャートである。今、図２０（ａ）に示すように、ブロック選択信号ＢＳ２によってワードドライバＷＤ２が選択されると、ワードドライバＷＤ２の接地ラインが図２０（ｂ）に示すように、接地電位Ｖｓｓから疑似ＧＮＤ線３０の電位Ｖｓｓ′に立上げられる。そして、ロウデコーダ１１からのワード線駆動信号ＷＤ２１が図２０（ｃ）に示すタイミングで「Ｈ」レベルに立上がる前に、図２０（ｄ）に示すように、ワードドライバＷＤ２に接続されている選択されたワード線ＷＬ２１および選択されていないワード線ＷＬ２２が接地電位Ｖｓｓから疑似ＧＮＤ線３０の電位Ｖｓｓ′に立上げられる。ワード線駆動信号ＷＤ２１が「Ｈ」に立上げられると、ワード線ＷＬ２１のみが昇圧電圧Ｖｐｐに立上げられる。このとき、選択されていないワード線ＷＬ２２は図２０（ｅ）に示すように、そのまま疑似ＧＮＤ線の電位Ｖｓｓ′を維持しているため、ディスターブリフレッシュ特性が悪化することはない。
【００７６】
なお、図２０（ｆ）に示すように、ブロック選択信号ＢＳ１，ＢＳ３は「Ｌ」レベルになっているため、ワードドライバＷＤ１，３は非選択であり、その接地ラインは図２０（ｇ）に示すように、接地電位Ｖｓｓのままであり、ワード線ＷＬ１，ＷＬ３も図２０（ｈ）に示すように、接地電位Ｖｓｓのままとなっている。
【００７７】
なお、図１８に示した実施例では、一例として、センスアンプＳＡ１〜ＳＡ４によって区切られたメモリセルアレイブロックＭＣ１〜ＭＣ３をこの発明の対象としたが、それ以外の任意のブロックに対して接地電位を切換えるようにしてもよい。
【００７８】
図２１は第４の発明の第３実施例の動作を説明するためのタイムチャートである。前述の図１８に示した実施例では、選択されたブロック内のワード線の「Ｌ」レベルのすべてが疑似ＧＮＤ線３０の電位Ｖｓｓ′になると、選択されたブロック内の非選択ワード線につながっているメモリセルのディスターブリフレッシュ特性を悪化させてしまう。そこで、この図２１に示した実施例はこの問題を改善する。すなわち、図２１（ａ）に示すように、ブロック選択信号ＢＳ２の立上がりを受けて、スイッチ回路の活性化信号φ２は図２１（ｂ）に示すように、期間ｔ７の間のみ「Ｈ」レベルとなる。そして、活性化信号φ２の立上がりより選択ブロックのワード線の「Ｌ」レベルは疑似ＧＮＤ線３０の電位Ｖｓｓ′となる。そして、ブロック選択信号ＢＳ２が立上がってから期間ｔ１経過後、特定のワードドライバＷＤ２が活性化され、選択されたワード線ＷＬ２１は昇圧電圧Ｖｐｐレベルまで立上げられる。活性化信号φ２が期間ｔ２を経過して立下がると、非選択のワード線ＷＬ２２のレベルは疑似ＧＮＤ線３０の電位Ｖｓｓ′から接地電位Ｖｓｓになる。これにより、選択ブロック内の非選択ワード線につながっているメモリセルのディスターブリフレッシュ特性の悪化を防止することが可能となる。
【００７９】
図２２は第５の発明の一実施例を示す回路図である。この実施例は、図４の実施例に図５の実施例を付加して、さらにサブスレッショルド電流などのリーク分のレベル低下を補償するためにサスティン回路１５を設けたものである。すなわち、疑似ＧＮＤ線３０には、図４に示した実施例と同様にして、ｎチャネルトランジスタＴｒ１とＴｒ２が接続されるとともに、図５に示したｎチャネルトランジスタＴｒ３と差動増幅回路８とが接続される。さらに、疑似ＧＮＤ線３０には、サスティン回路１５が接続される。サスティン回路１５は発振器１６とポンピング回路１７とを含み、発振器１６で発振された発振信号に応じてポンピング回路１７は電源電圧Ｖｃｃを断続的に疑似ＧＮＤ線３０に供給する。
【００８０】
次に、図２２の実施例の動作について説明する。まず、スタンバイ時には、ダイオード接続されたｎチャネルトランジスタＴｒ１からこのｎチャネルトランジスタＴｒ１のしきい値電圧Ｖｔｈｎのレベルが疑似ＧＮＤ線３０に出力される。ここで、疑似ＧＮＤ線３０に接続されたサスティン回路は発振器１６の発振出力に応じて、ポンピング回路１７が電源電圧Ｖｃｃを断続的に疑似ＧＮＤ線３０に供給し、サブスレッショルド電流などのリーク分のレベル低下を補償する。
【００８１】
アクティブ時には、大電流が消費される期間であるセンスアンプ動作時のみｎチャネルトランジスタＴｒ２が導通し、センス電源線の低抵抗化が図られ、疑似ＧＮＤ線３０の浮きが制御され、センス動作の高速化が図られる。それ以外のアクティブ期間では、特にコラム系回路動作によるＩ／Ｏ線からの電荷流入による疑似ＧＮＤ線３０の浮きを補償し、安定した電位Ｖｓｓ′を維持するために、差動増幅回路８が活性化される。この組合わせにより、低消費電流化を実現しつつ安定した接地電位より高い電位Ｖｓｓ′を疑似ＧＮＤ線３０に発生することが可能となる。
【００８２】
図２３は第６の発明の第１実施例を示す回路図である。この図２３に示した実施例は、前述の図５７で説明したアレイ回路におけるセンスアンプを活性化するためのセンスドライブラインＳＮが「Ｌ」レベルのとき、接地電位よりも高い疑似ＧＮＤ電位Ｖｓｓ′にするものである。このため、比較回路８と疑似ＧＮＤレベル発生回路１９とが設けられ、比較回路８の出力によって疑似ＧＮＤレベル発生回路１９から疑似ＧＮＤ電位Ｖｓｓ′が発生され、センスドライブラインＳＮに与えられる。比較回路８は基準電圧とセンスドライブラインＳＮのレベルとを比較する。疑似ＧＮＤレベル発生回路１９はたとえば比較回路８の出力に応じて導通する放電トランジスタなどが用いられる。
【００８３】
なお、比較回路８はセンスアンプ２が活性化されているときのみ活性化されるように活性化信号が与えられる。これは、プリチャージ時には、センスドライブラインＳＮのレベルは所望のプリチャージレベルに設定されるためである。
【００８４】
図２４は図２３の動作を説明するためのタイムチャートである。前述の従来例の図５７の説明と同様にして、ワード線ＷＬが図２４（ａ）に示すように、昇圧電圧Ｖｐｐまで立上がると、初期信号が図２４（ｅ）に示すようにビット線対ＢＬ，／ＢＬに読出される。そして、図２４（ｂ），（ｃ）に示すセンスアンプ活性化信号Ｓ０，／Ｓ０により、センスアンプ２，４はセンス動作を開始する。このとき、比較回路８は活性化信号Ｓ０によって活性化され、センスドライブラインＳＮのレベルと基準電圧とを比較し、センスドライブラインＳＮのレベルが基準電圧と等しくなるまで疑似ＧＮＤレベル発生回路１９を放電させる。そして、センスドライブラインＳＮのレベルが基準電圧と等しくなると、疑似ＧＮＤレベル発生回路１９による放電動作を停止し、センスドライブラインＳＮの電位降下が止まる。それによって、センスドライブラインＳＮの電位は接地電位よりも高い疑似ＧＮＤ電位Ｖｓｓ′となり、ビット線ＢＬの「Ｌ」レベルの電位は疑似ＧＮＤ電位Ｖｓｓ′となる。
【００８５】
図２５は第６の発明の第２実施例を示す図である。この実施例は、疑似ＧＮＤ電位Ｖｓｓ′を発生する疑似ＧＮＤレベル発生回路１９を別個に設けておき、センスアンプ活性化信号Ｓ０によってｎチャネルトランジスタＴＲ１４が導通すると、強制的にセンスドライブラインＳＮの電位を疑似ＧＮＤ電位Ｖｓｓ′に放電するようにしたものである。前述の図２３に示した実施例では、各センスアンプごとに比較回路８と疑似ＧＮＤレベル発生回路９とを配置する必要があったが、この図２５に示した実施例では、多数のセンスアンプに対して、１個の疑似ＧＮＤレベル発生回路１９を設けるだけでよく、各センスアンプに対応してｎチャネルトランジスタＴｒ１４を配置すればよいので、配置スペースを小さくできる。
【００８６】
図２６は第６の発明の第３実施例を示す図である。この実施例は、センスドライブラインＳＮを接地電位に放電する経路と、センスドライブラインを疑似ＧＮＤ電位Ｖｓｓ′に放電する２つの経路を設けたものである。すなわち、センスドライブラインＳＮにはｎチャネルトランジスタＴｒ１５のドレインとｎチャネルトランジスタＴｒ１６のドレインが接続される。ｎチャネルトランジスタＴｒ１５のソースは図２５に示した疑似ＧＮＤレベル発生回路１９に接続され、ｎチャネルトランジスタＴｒ１６のソースは接地される。ｎチャネルトランジスタＴｒ１５のゲートには第２の活性化信号Ｓ０２が与えられ、ｎチャネルトランジスタＴｒ１６のゲートには第１の活性化信号Ｓ０１が与えられる。
【００８７】
図２７は図２６の動作を説明するためのタイムチャートである。次に、図２７を参照しながら図２６の実施例の動作について説明する。センス開始時の時間ｔ８において、図２７（ｄ）に示すように、第１の活性化信号Ｓ０１が「Ｈ」レベルになり、ｎチャネルトランジスタＴｒ１６が導通する。その結果、センスドライブラインＳＮは接地電位に向けて放電され、期間ｔ８を経過すると、第１の活性化信号Ｓ０１が「Ｌ」レベルになってｎチャネルトランジスタＴｒ１６の放電を停止する。期間ｔ９になると、図２７（ｅ）に示すように、第２の活性化信号Ｓ０２が「Ｈ」レベルになって、ｎチャネルトランジスタＴｒ１５が導通し、センスドライブラインＳＮが疑似ＧＮＤ電位Ｖｓｓ′に向けて放電される。その結果、センスドライブラインＳＮが「Ｌ」レベルに立下がる傾斜を急峻にでき、応答性を高めることができる。
【００８８】
すなわち、図２６に示すｎチャネルトランジスタＴｒ１６が設けられていない場合には、センス開始直後からｎチャネルトランジスタＴｒ１５のみでセンスドライブラインＳＮの疑似ＧＮＤ電位Ｖｓｓ′に放電すると、ｎチャネルトランジスタＴｒ１５のソース・ドレイン間の電圧が低くなり、ｎチャネルトランジスタＴｒ１５の放電する力が弱ってきて、立下がりが鈍ってくる。これに対して、ｎチャネルトランジスタＴｒ１６をｎチャネルトランジスタＴｒ１５に対して並列に設け、初期段階でセンスドライブラインＳＮのレベルを接地電位に放電することにより、両者の電位差が大きいことにより、放電する力が大きく、立下がる傾斜を急峻にできる。
【００８９】
なお、図２６における第１の活性化信号Ｓ０１と第２の活性化信号Ｓ０２の切換には、単に遅延回路を用いてもよく、あるいはセンスドライブラインＳＮのレベル変化もしくはビット線のレベル変化をモニタして切換えるようにしてもよい。
【００９０】
図２８は第６の発明の第４実施例を示す図である。この実施例は、図２６に示したｎチャネルトランジスタＴｒ１５と接地間にｎチャネルトランジスタＴｒ１７を直列接続し、このｎチャネルトランジスタＴｒ１７のしきい値電圧分だけセンスドライブラインＳＮのレベルを高くするようにしたものである。すなわち、ｎチャネルトランジスタＴｒ１７のゲートはセンスドライブラインＳＮに接続され、トランジスタＴｒ１７のドレインはトランジスタＴｒ１５のソースに接続され、トランジスタＴｒ１７のソースは接地される。この実施例においても、第１の活性化信号Ｓ０１でトランジスタＴｒ１６が導通してセンスドライブラインＳＮを放電した後、第２の活性化信号Ｓ０２によってトランジスタＴｒ１５が導通してセンスドライブラインＳＮの電位がトランジスタＴｒ１７のしきい値電圧になるまで放電される。一般に、センスアンプはセンス動作が安定した後のセンスドライブラインのレベルが充電も放電もされない状態にあり、そのレベルを安定させるために、センスアンプにおけるリーク電流のみを補償すればよく、ダイオード接続されたトランジスタＴｒ１７を用いることにより、その補償を実現できる。
【００９１】
この図２８に示した実施例では、ダイオード接続されたトランジスタＴｒ１７のしきい値電圧によって電位Ｖｓｓ′が得られるので前述の図２６に示したように、疑似ＧＮＤレベル発生回路１９を別個に設ける必要がなくなる。
【００９２】
図２９は第６の発明の第５実施例の回路図である。この図２９に示した実施例は、比較回路２０によって基準電圧とセンスドライブラインＳＮのレベルとを比較し、その比較出力で放電トランジスタＴｒ１６を制御してセンスドライブラインＳＮを放電させ、センス非活性時にトランジスタＴｒ２６によって放電トランジスタＴｒ１６の放電を停止させるようにしたものである。
【００９３】
比較回路２０はｐチャネルトランジスタＴｒ２１〜Ｔｒ２３とｎチャネルトランジスタＴｒ２４とＴｒ２５とを含む簡単なカレントミラー回路によって構成されている。すなわち、トランジスタＴｒ２１のゲートには活性化信号／Ｓ０が与えられ、そのソースは電源Ｖｃｃに接続され、ドレインはトランジスタＴｒ２２，Ｔｒ２３のソースに接続されている。トランジスタＴｒ２２のゲートには基準電圧が与えられ、トランジスタＴｒ２３のゲートはセンスドライブラインＳＮに接続され、トランジスタＴｒ２２のドレインはノードＢを介してトランジスタＴｒ２４のドレインとトランジスタＴｒ２６のドレインとトランジスタＴｒ１６のゲートに接続されている。トランジスタＴｒ２３のドレインはノードＡを介してトランジスタＴｒ２５のドレインとゲートに接続され、トランジスタＴｒ２４のゲートはトランジスタＴｒ２５のゲートに接続され、トランジスタＴｒ２４とＴｒ２５の各ソースは接地されている。トランジスタＴｒ１６のドレインはセンスドライブラインＳＮに接続され、そのソースは接地されている。トランジスタＴｒ２６のゲートには活性化信号／Ｓ０が与えられ、そのソースは接地されている。
【００９４】
次に動作について説明する。センスドライブラインＳＮがたとえば１．２５Ｖに充電されていて、基準電圧としてたとえば０．５ＶがトランジスタＴｒ２２のゲートに与えられているものとする。トランジスタＴｒ２１は「Ｌ」レベルの活性化信号／Ｓ０が与えられると導通し、トランジスタＴｒ２２とＴｒ２３のソースに電源電圧Ｖｃｃを与える。このとき、トランジスタＴｒ２３のゲートには基準電圧よりも高い１．２５Ｖの電位が与えられているため、このトランジスタＴｒ２３に流れる電流が少なく、ノードＡを充電できなくなり、ノードＡの電位が下がっていき、トランジスタＴｒ２５に流れる電流が少なくなる。
【００９５】
一方、トランジスタＴｒ２２は基準電圧が０．５Ｖであるため導通し、ノードＢを「Ｈ」レベルにする。このとき、トランジスタＴｒ２６のゲートには「Ｌ」レベルの活性化信号／Ｓ０が与えられているため、このトランジスタＴｒ２６は非導通になっている。このため、放電トランジスタＴｒ１６のゲートは「Ｈ」レベルになり、導通してセンスドライブラインＳＮの電位を放電する。ノードＡの電位が低下すると、トランジスタＴｒ２５が導通しにくくなり、今度はノードＡが「Ｈ」レベルになり、ノードＢが「Ｌ」レベルになって放電トランジスタＴｒ１６がセンスドライブラインＳＮの電位の放電を停止する。
【００９６】
図３０は第６の発明の第７実施例を示す回路図である。この実施例は、前述の図２９に示した実施例のトランジスタＴｒ２４とＴｒ２５の各ソースに、負電位発生回路９から負電位を与えるようにしたものである。これは、基準電圧が低い場合には、カレントミラー回路２０はその動作範囲が外れることがあるので、カレントミラー回路２０の接地電位をより低い負電位に設定することにより、比較レベルをカレントミラー回路２０の動作範囲内に設定する。
【００９７】
図３１は第６の発明の第８実施例を示す回路図である。この図３１に示した実施例は、図２９に示した実施例に比べて、トランジスタＴｒ２３のゲートとセンスドライブラインＳＮとの間にレベル変換回路を設け、比較レベルが低くても、カレントミラー回路２０の動作範囲内で動作するようにしたものである。すなわち、トランジスタＴｒ２３のゲートはトランジスタＴｒ２７のドレインとゲートとに接続され、トランジスタＴｒ２７のソースには電源電圧Ｖｃｃが抵抗２１を介して与えられ、トランジスタＴｒ２７のソースはセンスドライブラインＳＮに接続される。トランジスタＴｒ２７はダイオード接続されているため、センスドライブラインＳＮの電位がトランジスタＴｒ２７のしきい値電圧Ｖｔｈ分だけレベルシフトされてトランジスタＴｒ２３のゲートに与えられる。
【００９８】
なお、比較レベルとなる基準電圧は図２９に示した実施例に比べて高い電圧、たとえば１．０Ｖに設定される。そして、この基準電圧とレベルシフトされたセンスドライブラインＳＮの電位とがカレントミラー回路２０によって比較され、その比較出力によって放電トランジスタＴｒ１６が制御される。
【００９９】
図３２は第６の発明の第９実施例を示す回路図であり、図３３は図３２のカレントセンサを比較回路として用いた実施例を示す回路図である。
【０１００】
カレントセンサ３１は電源電圧Ｖｃｃと接地間に、ｐチャネルトランジスタＴｒ３１とｎチャネルトランジスタＴｒ３３，Ｔｒ３５およびＴｒ３７を直列接続した経路と、ｐチャネルトランジスタＴｒ３２とｎチャネルトランジスタＴｒ３４，Ｔｒ３６およびＴｒ３８を直列接続した経路とを含み、２つの経路に流れる電流を比較して、比較出力を導出する。
【０１０１】
具体的には、図３３に示すように、トランジスタＴｒ３５，Ｔｒ３６のゲートに基準電圧が入力され、トランジスタＴｒ３７およびＴｒ３８のそれぞれのドレインとゲートがダイオード接続され、センスドライブラインＳＮに接続される。トランジスタＴｒ３７のゲートがセンスドライブラインＳＮに接続されていない場合には、トランジスタＴｒ３７，Ｔｒ３８はともにダイオード接続されているため、ノードＡ，Ｂはともに各トランジスタＴｒ３７，Ｔｒ３８のしきい値電圧Ｖｔｈになっている。ところが、トランジスタＴｒ３７のゲートにセンスドライブラインＳＮから高い電位が与えられると、ノードＡの電位が高くなり、ノードＡに流れる電流Ｉｒ１が少なくなり、ノードＢに流れる電流Ｉｒ２が多くなる。電流Ｉｒ１が少なくなると、ノードＣの電位が高くなる。このノードＣには放電トランジスタＴｒ１６のゲートが接続され、放電トランジスタＴｒ１６はノードＣの電位が高くなることによって導通し、センスドライブラインＳＮの電位を放電する。そして、センスドライブラインＳＮの電位が放電され、その電位が低下するに従って、ノードＡの電位も低下し、電流Ｉｒ１が多くなり、逆にＩｒ２が少なくなる。そして、センスドライブラインＳＮの電位が基準電圧とほぼ等しくなると、ノードＣが「Ｌ」レベルになって、放電トランジスタＴｒ１６が非導通になり、放電が停止される。
【０１０２】
図３４はカレントセンサの他の例を示す回路図である。この図３４に示したカレントセンサ３１は、図３２に示したカレントセンサ３１のトランジスタＴｒ３５，Ｔｒ３６を省略して簡略化したものであり、動作はほぼ同じである。
【０１０３】
図３５はカレントセンサのさらに他の例を示す回路図である。この図３５に示したカレントセンサは、図３４に示したカレントセンサ３２に対して、トランジスタＴｒ３９とＴｒ４１およびＴｒ４０とＴｒ４２からなる電圧変換回路を接続し、カレントセンサ３１の電流比較を電圧比較に変換するようにしたものである。
【０１０４】
図３６はヒステリシス特性を持たせたカレントセンサの回路図である。センスドライブラインＳＮの電位が放電され、比較電圧よりも低くなったとき、他の回路の動作により、センスドライブラインＳＮの電位が基準電圧よりも上昇し、再度基準電圧よりも低くなるというセンスドライブラインＳＮの電位が振動することがある。このような振動を吸収するために、この図３６に示した実施例では、カレントセンサ３２にヒステリシス特性を持たせる。すなわち、カレントセンサ３２の比較出力は、放電トランジスタＴｒ１６のゲートに与えられるとともに、制御回路４０にも与えられる。制御回路４０はカレントセンサ３２の比較出力が「Ｈ」レベルであれば、トランジスタＴｒ３９のゲートに「Ｈ」レベル信号を与える。トランジスタＴｒ３９のドレインはトランジスタＴｒ３８のゲートとドレインとに接続されており、トランジスタＴｒ３９のソースは接地されている。センスドライブラインＳＮの電位が基準電圧よりも高いときには、カレントセンサ３２の比較出力に応じて放電トランジスタＴｒ１６がセンスドライブラインＳＮの電位を放電させる。
【０１０５】
このとき、制御回路４０はトランジスタＴｒ３９を導通させるため、ノードＢに流れる電流はトランジスタＴｒ３８とＴｒ３９に流れる電流の合計であるため、ノードＡに流れる電流よりも多くなっている。そして、センスドライブラインＳＮの電位が基準電圧よりも低くなると、カレントセンサ３２の比較出力は「Ｌ」レベルになって放電トランジスタＴｒ１６は放電を停止する。また、制御回路４０は比較出力が「Ｌ」になったことに応じて、トランジスタＴｒ３９を非導通にする。このため、ノードＢに流れる電流Ｉｒ１がノードＡに流れるＩｒ２に比べて少なくなるので、ノードＢの電位が高くなり、実質的に比較レベルが上昇し、比較レベルにヒステリシスが生じることになる。そして、センスドライブラインＳＮの電位が基準電圧よりも低くなったときには、ヒステリシス特性により、比較レベルが高くなるため、センスドライブラインＳＮのレベルが振動するのを防止できる。
【０１０６】
図３７は第６の発明をメモリセルのデータの保持時間をテストするテスト回路に適用した例を示すブロック図である。
【０１０７】
上述の各実施例は、センスドライブラインＳＮの電位を接地電位よりも電位Ｖｓｓ′だけ高くすることにより、ビット線の低レベルでの電位を接地電位よりも高くして、ワード線トランジスタのサブスレッショルドリークを防止することにある。
【０１０８】
しかし、メモリセルのデータの保持時間（リテンション時間）をテストする場合、サブスレッショルドリークが生じ易い状態でテストしたい場合がある。そこで、この図３７に示した実施例では、テストモード時にはセンスドライブラインＳＮを接地電位にし、通常の使用時にはセンスドライブラインの電位を疑似ＧＮＤ線の電位Ｖｓｓ′にする。
【０１０９】
すなわち、カレントセンサ３１は基準電圧とセンスドライブラインＳＮの電位とを比較し、その比較出力を制御回路４１に与える。制御回路４１には活性化信号Ｓ０とテスト信号とが与えられている。センスドライブラインＳＮにはトランジスタＴｒ４１とＴｒ４２の各ドレインが接続され、トランジスタＴｒ４１のソースには、図２５に示した疑似ＧＮＤレベル発生回路１９から疑似ＧＮＤ電位Ｖｓｓ′が与えられている。トランジスタＴｒ４２のソースは接地される。制御回路４１は活性化信号Ｓ０が与えられると、トランジスタＴｒ４１のゲートに「Ｈ」レベル信号を与え、テスト時にはトランジスタＴｒ４２のゲートに「Ｈ」レベル信号を与える。
【０１１０】
したがって、通常の使用時には、カレントセンサ３１によってセンスドライブラインＳＮの電位が基準電圧よりも高いことが判別されかつ活性化信号Ｓ０が与えられると、制御回路４１はトランジスタＴｒ４１を導通させ、センスドライブラインＳＮを疑似ＧＮＤ電位Ｖｓｓ′まで放電させる。テスト時には、制御回路４１にテスト信号が与えられると、制御回路４１はトランジスタＴｒ４２を導通させ、センスドライブラインＳＮを接地レベルまで放電させる。このため、ワード線トランジスタのサブスレッショルドリーク電流はこの発明を適用した場合に比べて増大し、またアレイノイズによる非選択ワード線のレベルの浮上がりも増加するため、ワード線トランジスタのサブスレッショルドリーク電流が増大する。したがって、ディスターブリフレッシュ特性で表現されるメモリセル素子のリテンション時間特性が悪化することになり、その時間を評価するテストにかかる時間を短縮できる。
【０１１１】
また、この実施例によれば、従来例に比べて、確実にディスターブテストによるメモリセル素子のリテンション特性が向上するため、この実施例を適用した状態において目標とするリテンション時間を満足していれば、実施例を適用したときには必ずディスターブテストによるリテンション時間特性が向上していることになる。したがって、ディスターブリフレッシュなどにかかる時間を短縮することが可能となる。現在では、リフレッシュ時間にかかるテスト時間の増大、特にディスターブリフレッシュにかかるテスト時間の増大が懸念されているため、この実施例によるテスト時間の削減は非常に有効となる。
【０１１２】
図３８は第６の発明を各メモリブロックごとに適用した一例を示す図である。この図３８に示した例は、多数のメモリセル（図示せず）が配置されたメモリブロック５０上に複数の疑似ＧＮＤライン５１を配置し、メモリブロック５０の外に疑似ＧＮＤレベル発生回路１９を配置したものである。そして、疑似ＧＮＤ発生回路１９から各疑似ＧＮＤライン５１に疑似ＧＮＤ電位Ｖｓｓ′が供給される。各疑似ＧＮＤライン５１のそれぞれに対応して放電トランジスタＴｒ１６が配置され、それぞれのゲートに活性化信号Ｓ０が与えられる。そして、活性化信号Ｓ０が「Ｈ」レベルになると疑似ＧＮＤ発生回路１９から発生された疑似ＧＮＤ電位Ｖｓｓ′がセンスドライブラインＳＮに供給される。
【０１１３】
図３９は第６の発明を各メモリブロックに適用した他の例を示す図である。この図３９に示した例は、図２６に示した実施例を適用したものである。すなわち、メモリブロック５０の外に比較回路８と疑似ＧＮＤレベル発生回路１９とトランジスタＴｒ１５が配置される。比較回路８は活性化信号Ｓ０が与えられると、センスドライブラインＳＮの電位と基準電圧とを比較し、その比較出力に応じてトランジスタＴｒ１６を導通させ、センスドライブラインＳＮを接地レベルまで放電させる。比較回路８の出力は遅延回路８１によって遅延され、一定時間経過後にトランジスタＴｒ１５が導通し、センスドライブラインＳＮの電位を疑似ＧＮＤ電位Ｖｓｓ′まで放電させる。
【０１１４】
図４０は第６の発明を各メモリブロックに適用したさらに他の例を示す図である。メモリブロック５０上には疑似ＧＮＤライン５１と接地ライン５２とが交互に配置され、これらの各ライン５１と５２との間に放電トランジスタＴｒ１４とＴｒ１６とが配置される。メモリブロック５０の外には比較回路８と遅延回路８１と疑似ＧＮＤレベル発生回路１９とが配置される。比較回路８は活性化信号Ｓ０に応じて、基準電圧とセンスドライブラインＳＮの電位とを比較し、その比較出力に応じて放電トランジスタＴｒ１６が導通し、センスドライブラインＳＮが接地電位に放電される。遅延回路８１によって比較出力が遅延され、一定時間経過後にトランジスタＴｒ１４が導通し、センスドライブラインＳＮが疑似ＧＮＤライン５１の電位Ｖｓｓ′に放電される。
【０１１５】
図４１は第６の発明を各メモリブロックに適用したその他の例を示す図である。この図４１に示した例は図２８に示した実施例の応用例であり、図４０と同様にして、メモリブロック５０には、接地ライン５２と５３が交互に配置され、各ラインの間に放電トランジスタＴｒ１６とＴｒ１５およびダイオード接続されたトランジスタＴｒ１７が配置される。そして、比較回路８の比較出力に応じて、放電トランジスタＴｒ１６が接地電位にまで放電され、遅延回路８１によって決まる一定時間経過後に放電トランジスタＴｒ１５が導通し、トランジスタＴｒ１７のしきい値電圧分だけセンスドライブラインＳＮの電位が放電される。
【０１１６】
図４２は第７の発明の第１実施例を示す回路図である。この図４２には、ダイナミックＲＡＭのメモリセルブロックとセンスアンプ部およびセンスアンプドライブ回路が示され、ワード線ＷＬ，ビット線対ＢＬ，／ＢＬ，メモリセルＭＣ，シェアードセンスアンプの転送ゲートＢＳＡ，ＢＳＢ，その制御信号ＢＬＩ，ｐチャネルセンスアンプＰＳＡ，ｐチャネルセンスアンプのドライブライン／ＳＰ，ｎチャネルセンスアンプＮＳＡ，ｎチャネルセンスアンプのドライブラインＳＮ，ビット線イコライズ用回路ＥＱ，イコライズ用制御回路ＢＬＥＱ，Ｉ／Ｏバスとのスイッチング回路ＩＯＳＷを含む。さらに、この実施例の特徴となる疑似ＧＮＤレベル発生回路１９と電源降圧回路６０が設けられている。電源降圧回路６０は電源電圧Ｖｃｃを降圧した降圧電圧Ｖｃｃ′を出力し、この降圧電圧Ｖｃｃ′はスイッチ回路ＳＷ１０を介してｐチャネルセンスアンプのドライブライン／ＳＰに供給される。また、疑似ＧＮＤレベル発生回路１９は接地電位よりも高い疑似ＧＮＤ電位Ｖｓｓ′を出力し、この疑似ＧＮＤ電位Ｖｓｓ′はスイッチ回路ＳＷ１１を介してｎチャネルセンスアンプ２のドライブ線ＳＮに供給される。スイッチ回路ＳＷ１０はセンスアンプドライブライン／ＳＰを制御するための信号／ＳＵ／Ｌによって導通し、スイッチ回路ＳＷ１１はこのｎチャネルセンスアンプ２のセンスドライブラインＳＮを制御する信号ＳＵ／Ｌ，ＳＦＵ／Ｌによって導通する。
【０１１７】
図４３は図４２の動作を説明するためのタイムチャートである。この図４８には、図４２に示したダイナミックＲＡＭの内部動作を表わす主なクロックを示しており、特に、外部入力／ＲＡＳ，／ＣＡＳ，Ａｎと、内部ロウアドレス信号ＲＡｎと、内部コラムアドレス信号ＣＡｎと、ロウプリデコード信号Ｘｉ，ｊ，ｋと、コラムプリデコード信号Ｙｉ，ｊ，ｋと、マスタロー信号φｘと、そのデコード信号でワード線ＷＬのトリガ信号φｘ１と、センス動作完了後に出力されるコラムイネーブル信号／ＣＥと、コラム選択信号でＩ／Ｏバスとセンスアンプを接続する信号ＣＳＬと、データ出力Ｄｏｕｔが示されている。
【０１１８】
次に、図４３を参照しながら図４２の動作について説明する。初めに、転送ゲートＢＳＡ，ＢＳＢがともに導通状態で、メモリセルブロック１ａ，１ｂとセンスアンプ帯２ａが接続されていて、イコライズ回路３によってビット線対ＢＬ，／ＢＬは図４３（ｍ）に示すように、ＶＢＬ（＝（Ｖｃｃ′＋Ｖｓｓ′）／２）にプリチャージされている。メモリセルブロック１ａが選択されると、メモリセルブロック１ｂとセンスアンプ帯２ａは転送ゲートＢＳＢによって切離される。
【０１１９】
次に、ワード線ＷＬが図４３（ｌ）に示すように「Ｈ」に立上がると、メモリセルＭＣからデータがビット線ＢＬに読出され、センスアンプ２，４に転送される。ｎチャネルセンスアンプ２が活性化されると、図４３（ｎ）に示すように、ＳＦＵ／Ｌ，ＳＵ／Ｌ信号によって、スイッチ回路ＳＷ１１が導通し、疑似ＧＮＤレベル発生回路１９で発生された疑似ＧＮＤ電位Ｖｓｓ′がスイッチ回路ＳＷ１１を介してセンスドライブラインＳＮに供給される。次に、ｐチャネルセンスアンプ４が活性化されると、図４３（ｐ）に示す／ＳＵ／Ｌ信号によってスイッチ回路ＳＷ１０が導通し、電源降圧回路６０で降圧された電圧Ｖｃｃ′がスイッチ回路ＳＷ１０を介してｐチャネルセンスドライブラインＳＰに供給される。そして、センスアンプ２，４によって、ビット線対ＢＬ，／ＢＬの電位が電位Ｖｃｃ′，Ｖｓｓ′に増幅される。
【０１２０】
ここで、前述の各実施例で説明したように、ビット線の低レベル側を疑似ＧＮＤ電位Ｖｓｓ′にすることによって得られる効果について以下に詳細に説明する。
【０１２１】
図４４および図４５はこの発明の効果を説明するための図である。
（１） ディスターブリフレッシュに強くなる。
【０１２２】
選択ブロックのビット線は電位Ｖｃｃ′，Ｖｓｓ′に増幅された状態でそれにつながるメモリセルで非選択なものは、図４４に示すように、メモリセルトランジスタＭＴのゲート電位がＶｓｓ＝０Ｖでビット線ＢＬがＶｓｓ′＞０Ｖ，ストレージノードの電位が「Ｈ」レベルの電位Ｖｃｃ′となる。この場合にメモリセルトランジスタＭＴを介してのサブスレッショルド電流（図４４に示す矢印）は従来のビット線ＢＬとワード線ＷＬの電位がともに０Ｖのものに比べて格段に減少させることができる。
【０１２３】
（２） メモリセルトランジスタＭＴのしきい値電圧ＶＴＭを低く設定でき、信頼性の向上が図れる。
【０１２４】
上述の（１）で述べたように、ディスターブリフレッシュに強くできるため、メモリセルトランジスタＭＴのしきい値電圧ＶＴＭを従来より低く設定できるため、ワード線の昇圧電圧Ｖｐｐ（メモリセルに十分な「Ｈ」レベルのデータを書込むには、Ｖｐｐ＞Ｖｃｃ′＋ＶＴＭでなくてはならない）を下げることが可能となり、トランジスタの信頼性を向上できる。
【０１２５】
（３） 昇圧電圧発生回路を不要にできる。
メモリセルが従来少数キャリアのインジェクション対策のため、メモリセルの基板またはウェルの電位を負電圧に設定する必要があったが、この発明では、メモリセルの低レベルは電位Ｖｓｓ′であり、基板（ウェル）の電位は接地電位Ｖｓｓであるので、メモリセルから見た場合実質的に負電圧のバイアス電位が基板に設定された状態を実現できる。また、昇圧電圧発生回路が不要になるので、消費電力の低減が図れる。
【０１２６】
（４） トリプルウェル構造が不要になる。
ＩＳＳＣＣ８９Ｄｉｇ．ＯＦ Ｔｅｃｈ Ｐａｐｅｒｓ ２４８〜２４９頁に示されているように、メモリセルアレイはインジェクション防止のためにウェル電位を負電位のＶｂｂに設定し、周辺回路はトランジスタの高性能化のために接地電位Ｖｓｓに設定するためにはＰ基板を用いた場合には、トリプルウェルを採用しなければならず、プログラム工程数を増やす必要がある。しかし、この発明では、メモリアレイ部はビット線やメモリセルの「Ｌ」レベルを疑似ＧＮＤ電位Ｖｓｓ′にしてウェル電位を接地電位に設定し、周辺回路も「Ｌ」レベルとウェル電位をともに接地電位Ｖｓｓにすることで、前述のトリプルウェル構造を通常の図４５に示すようなツインウェル構造で実現できる。
【０１２７】
図４６〜図５０は、図４２に示した各クロック信号を発生するための回路図であり、特に、図４６は行プリデコーダ出力Ｘｉ，ｊ，ｋの発生回路を示し、図４７はマスタロウデコード信号φｘｉの発生回路を示し、図４８はワード線駆動信号発生回路を示し、図４９はコラムＳＦＵ／Ｌ信号発生回路を示し、図５０は、コラム選択信号発生回路を示す。図４６に示すように、内部アドレス信号Ａ０〜Ａ３は行アドレスバッファ６１に与えられ、ロウアドレス信号ＲＡ０，／ＲＡ０〜ＲＡ３，／ＲＡ３が出力され、そのうち、ロウアドレス信号ＲＡ２，／ＲＡ２，ＲＡ３，／ＲＡ３が行プリデコーダ６２に与えられ、行プリデコード信号Ｘ１，Ｘ２，Ｘ３，Ｘ４にデコードされる。また、ロウアドレス信号ＲＡ０，／ＲＡ０，ＲＡ１，／ＲＡ１は図４７に示したサブデコーダ６３に与えられる。このサブデコーダ６３にはマスタロウ信号φｘが与えられており、サブデコーダ６３はロウアドレス信号ＲＡ０，／ＲＡ０，ＲＡ１，／ＲＡ１に応じて、マスタロウ信号φｘを選択し、φｘ１〜φｘ４を出力する。
【０１２８】
図４６の行プリデコード信号Ｘ１〜Ｘ４は図４８のロウデコーダ６４に与えられ、図４７のφｘ１〜φｘ４のいずれかが図４８の選択ゲートＴｒ５１のゲートに与えられる。選択ゲートＴｒ５１はφｘｉによって導通すると、行デコーダ６４のデコード出力がｎチャネルトランジスタＴｒ５４とｐチャネルトランジスタＴｒ５５からなるワード線ドライバを介してワード線駆動信号として出力される。また、マスタロウ信号φｘは図４９に示す遅延回路６７によって遅延され、ＡＮＤゲート６５の一方入力端に与えられる。行プリデコード出力Ｘ１またはＸ３とＸ２またはＸ４はＯＲゲート６５を介してＡＮＤゲート６６の他方入力端に与えられ、このＡＮＤゲート６６からＳＦＵ／Ｌ信号が出力される。さらに、図５０に示すように列プリデコード信号Ｙｉ，ｊ，ｋ，ｌが図示しない列プリデコーダから出力され、列デコーダ６９に与えられ、その出力がインバータ６８で反転され、ＣＳＬ信号として出力される。
【０１２９】
図４６〜図４９に示した各クロックを発生するための回路の動作について、図４３を参照しながら簡単に説明する。
【０１３０】
図４３（ｃ）に示すように、内部アドレス信号Ａｎはアドレスバッファ６１に与えられ、アドレスバッファ６１から図４３（ｄ）に示すようにロウアドレス信号ＲＡｎとして出力され、行プリデコーダ６２に与えられる。行プリデコーダ６２から図４３（ｆ）に示すようにプリデコード信号Ｘｉが出力される。また、図４３（ｊ）に示すように、マスタロウ信号φｘとロウアドレス信号ＲＡｎとによってサブデコーダ６３は図４３（ｋ）に示すように、φｘ１〜φｘ４を出力する。図４８に示す行デコーダ６４は行プリデコーダ出力Ｘｉ，ｊ，ｋに応じてデコードし、選択ゲートＴｒ５１はφｘｉに応じて導通し、図４３（ｌ）に示すワード線駆動信号を出力する。また、マスタロウ信号φｘは遅延回路６７によって遅延され、行プリデコード出力Ｘ１またはＸ３とＸ２またはＸ４とがＯＲゲート６５によって論理和が求められ、ＡＮＤゲート６６によってＯＲゲート６５の出力と遅延回路６７の出力との論理積がとられて図４３（ｎ）に示すように、ＳＦＵ／Ｌが出力される。また、図５０に示すように、列デコーダ６９はコラムアドレス信号Ｙｉ〜Ｙｌの論理積を求め、その出力をインバータ６８で反転させ、ＣＳＬ信号として出力する。
【０１３１】
図５１は第７の発明の第２実施例を示す回路図である。この図５１に示した実施例は、図４２に示した転送ゲートＢＳＡ，ＢＳＢに代えてｐチャネルトランジスタＴｒ６１〜６４を設けるとともに、図４２に示した電源降圧回路６０が省略され、ｐチャネルセンスアンプ４のドライブライン／ＳＰには、トランジスタＴｒ６５を介して電源電圧Ｖｃｃ′が与えられている。トランジスタＴｒ６１，Ｔｒ６２は制御信号ＢＬＩ′_Ｌ によって制御され、トランジスタＴｒ６３，Ｔｒ６４は制御信号ＢＬＩ′_Ｒ によって制御される。なお、図５１では、図４２に示したイコライズ回路の図示が省略されている。
【０１３２】
図５２は図５１の動作を説明するためのタイムチャートである。次に、図５２を参照して図５１の動作について説明する。プリチャージ時には、制御信号ＢＬＩ′_Ｌ およびＢＬＩ′_Ｒ は「Ｌ」レベルになっていて、トランジスタＴｒ６１〜Ｔｒ６４は導通し、ビット線ＢＬ，／ＢＬはＶＢＬの電位にプリチャージされている。そして、左側のブロックが選択されると、制御信号ＢＬＩ′_Ｒ が「Ｈ」レベルになり、トランジスタＴｒ６３，Ｔｒ６４が非導通になる。次に、ワード線ＷＬが図５２（ａ）に示すように、Ｖｐｐの電位に立上がり、メモリセル１からデータが図５２（ｂ）に示すビット線対ＢＬ，／ＢＬに読出される。読出されたデータはｎチャネルセンスアンプ２によって増幅され、次いでｐチャネルセンスアンプ４で増幅される。このとき、ｎチャネルセンスアンプ２のドライブラインＳＮはスイッチ７１を介して接地レベルＶｓｓに接続され、ｐチャネルセンスアンプ４のドライブライン／ＳＰはトランジスタＴｒ６５を介して電源電圧Ｖｃｃ′に接続される。ビット線対ＢＬ，／ＢＬのレベルはＢＬＩ′_Ｌ が接地電位Ｖｓｓであるので、「Ｈ」レベルは電源電圧Ｖｃｃ′のレベルになるが、「Ｌ」レベルのときは、トランジスタＴｒ６１，Ｔｒ６２のしきい値電圧Ｖｔｈだけ接地電位Ｖｓｓより浮いたレベルになる。すなわち、接地電位Ｖｓｓよりもしきい値電圧Ｖｔｈだけ高いＶｓｓ′となる。このため、この図５１に示した実施例では、図４２に示した疑似ＧＮＤレベル発生回路１９を不要にできる。また、センスアンプはそれぞれ接地電位Ｖｓｓまでフルスィングするため、感度が向上するという利点がある。
【０１３３】
図５３は第７の発明の第３実施例を示す回路図である。この実施例は、図５１に示した実施例において、センスドライブラインＳＮと／ＳＰをイコライズしたとき、ビット線対ＢＬ，／ＢＬの電位がＶＢＬ＝（Ｖｃｃ′＋Ｖｓｓ′）／２にならず、Ｖｃｃ′／２になってしまう点を改良したものである。すなわち、センスドライブラインＳＮはスイッチ回路７１を介してトランジスタＴｒ６５とＴｒ６６のドレインに接続され、トランジスタＴｒ６５のゲートには制御信号ＤＣが与えられ、ソースは接地される。トランジスタＴｒ６６のゲートには制御信号／ＤＣが与えられ、そのソースには疑似ＧＮＤレベル発生回路１９から電位Ｖｓｓ′が与えられる。
【０１３４】
図５４は図５３の動作を説明するためのタイムチャートである。次に、図５４を参照して、図５３の実施例の動作について説明する。センス開始時において、図５４（ａ）に示すロウアドレスストローブ信号／ＲＡＳが「Ｌ」レベルになると、この信号が遅延され、制御信号ＤＣとなる。すなわち、図５４（ｄ）に示すように、制御信号ＤＣがＶｃｃ′に立上がると、トランジスタＴｒ６５が導通し、スイッチ回路７１を介してセンスドライブラインＳＮが接地電位Ｖｓｓレベルになる。このため、センスアンプ２の接地電位Ｖｓｓと電源電位Ｖｃｃ′との間の電位差で動作するので、感度が向上する。その後、一定時間経過後に、制御信号／ＤＣがＶｃｃ′に立上がるので、トランジスタＴｒ６６が導通し、センス駆動ラインＳＮには、疑似ＧＮＤレベル発生回路１９から電位Ｖｓｓ′が与えられ、センスアンプ２のプリチャージ電位がビット線電位ＶＢＬと同じになる。すなわち、図５３に示した実施例では、図５４（ｆ）に示すように、センス初期時においては、センスドライブラインＳＮが接地電位とＶｃｃ′の電位差で動作し、所定時間経過後には、接地電位Ｖｓｓより高い電位Ｖｓｓ′と電源電圧Ｖｃｃ′との間で動作することになる。
【０１３５】
図５５は第７の発明の第４実施例を示す回路図である。この図５５に示した実施例は、トランジスタＴｒ６７とＴｒ６８とによって、センスドライブラインＳＮの電位が接地電位Ｖｓｓと疑似ＧＮＤの電位Ｖｓｓ′とを切換えるようにしたものである。トランジスタＴｒ６７は制御信号ＳＦＵ／Ｌによって導通し、トランジスタＴｒ６８は制御信号ＳＵ／Ｌによって制御される。トランジスタＴｒ６７のソースは接地電位Ｖｓｓに接続され、トランジスタＴｒ６８のソースは疑似ＧＮＤレベル発生回路１９に接続される。
【０１３６】
図５６は図５５の動作を説明するためのタイムチャートである。図５６（ｃ）に示すように、センスの初期においてＳＦＵ／Ｌが「Ｈ」レベルになって、トランジスタＴｒ６７が導通し、センスドライブラインＳＮが接地電位Ｖｓｓになる。このため、センスアンプ２は接地電位Ｖｓｓと電源電圧Ｖｃｃ′との間で動作するため、センス初期の感度を向上でき、センス速度も速くなる。そして、図５６（ｅ）に示すように、ビット線ＢＬの「Ｌ」レベルの電位が疑似ＧＮＤレベルＶｓｓ′になる前に、ＳＦＵ／Ｌ信号が「Ｌ」レベルになり、図５６（ｄ）に示すように、制御信号ＳＵ／Ｌが「Ｈ」レベルになって、トランジスタＴｒ６８が導通し、センスドライブラインＳＮに疑似ＧＮＤレベルＶｓｓ′が与えられ、ビット線ＢＬ，／ＢＬがオーバースィングするのを防止する。
【０１３７】
図５７は、第８の発明の原理を説明するための図である。この第８の発明では、図１（ｂ）で説明した第１の発明と同様にして、接地電位よりも予め定める電位だけ高い疑似ＧＮＤレベルを設定するとともに、内部電源電圧Ｅｘｔ．Ｖｃｃに比べて予め定める電位だけ低い内部電源電圧Ｉｎｔ．Ｖｃｃを発生し、内部電源電圧Ｉｎｔ．Ｖｃｃレベルと疑似ＧＮＤレベルの間でＩＣが動作するようにしたものである。なお、このＩＣ動作電圧は、ＤＲＡＭのメモリセルのデータリテンション特性を向上させるために選択されるものであり、それ以外の回路部分については、他の電位を設定するようにしてもよい。
【０１３８】
図５８は第８の発明においてワード線のサブスレッショルドリーク電流を説明するための図である。
【０１３９】
図５７に示した状態では、メモリセルを含むビット線の系は内部電源電圧Ｉｎｔ．Ｖｃｃと疑似ＧＮＤの間が動作電圧となる。つまり、ビット線の“Ｌ”レベル側の振幅レベルは疑似ＧＮＤである。また、ワード線の非選択レベルはＧＮＤレベルとなっている。これにより、ワード線の非選択レベルがビット線の“Ｌ”レベルに対して相対的にその状態が形成され、サブスレッショルドリーク電流が減少することとなる。
【０１４０】
これを図５８を参照しながら説明する。図５８はワード線のサブスレッショルドリークについて示しており、横軸はゲート電圧で縦軸がリーク電流のＬｏｇ値を示している。基板電位を印加しない場合のワード線のサブスレッショルドリーク電流特性をａで示し、これに対して接合リーク電流のレベルをｄで示すとすると、ゲート電圧が０Ｖの場合には、サブスレッショルドリーク電流は接合リーク電流に対して小さい状態を維持する。これに負の基板電位を印加すると、ｂに示すように変化し、さらに減少する。しかし、実際にはソース・ドレイン間に電圧が印加される状態や温度上昇に伴いｃに示すような特性に変化し、ゲート電圧０Ｖ時のサブスレッショルドリーク電流はＢとなり劣化する。この状態は接合リーク電流に対してほとんどマージンがなく僅かなゲート電位ノイズにも敏感に反応して、Ｃに示すように接合リーク電流よりも大きくなる可能性が大きい。しかし、このとき、この発明を適用してゲート電位を相対的に負に設定することにより、サブスレッショルドリーク電流はＤに示すように十分小さくなる。これにより、基板電位をもさらに浅く設定することができる。たとえば、−８０ｍＶの基板電位を印加すると、リーク電流は１桁少なくできる。
【０１４１】
図５９は第８の発明の第一実施例を示す回路図である。図５９において、ｐチャネルトランジスタＴｒ７１のソースは外部電源電圧Ｅｘｔ．Ｖｃｃのラインに接続され、そのゲートは比較回路８２の出力に接続され、ドレインは比較回路８２の比較入力端に接続され、ドレインから内部電源電圧Ｉｎｔ．Ｖｃｃが出力される。比較回路８２は基準電圧Ａと内部電源電圧Ｉｎｔ．Ｖｃｃとを比較し、外部電源電圧Ｅｘｔ．Ｖｃｃを内部電源電圧Ｉｎｔ．Ｖｃｃに降圧する。ｎチャネルトランジスタＴｒ７２のドレインは外部ＧＮＤに接続され、そのゲートは比較回路８３の出力に接続され、そのソースは疑似ＧＮＤとして出力されるとともに、比較回路８３の比較入力端に接続される。比較回路８３は基準電圧と疑似ＧＮＤとを比較し、外部ＧＮＤよりも僅かに高い電位の疑似ＧＮＤレベルをｎチャネルトランジスタＴｒ７２から発生させる。
【０１４２】
図６０は図５９に示した実施例におけるＩＣ動作電圧を示す図であり、図６１は図５９に示した実施例における基準電圧の変化を示す図である。
【０１４３】
図５９に示した実施例のように、特にＤＲＡＭメモリアレイ回路を動作させる場合、内部電源電圧Ｉｎｔ．Ｖｃｃを一定に保った状態で、疑似ＧＮＤを新たに設定することは、メモリセルの動作電圧をより減少させることとなり、メモリセルに蓄積させるべき電荷量も減少するために、逆にリテンション特性が悪化してしまう可能性が生じる。したがって、この場合、蓄積電荷量を維持するために内部電源電圧Ｉｎｔ．Ｖｃｃを図６０（ａ）に示す動作範囲から図６０（ｂ）または（ｃ）に示すように、疑似ＧＮＤのシフト量に合わせてシフトさせればよい。
【０１４４】
このような構成にすることにより、メモリセルへの蓄積電荷量は変化せず、図５９に示した実施例のような構成をとることでサブスレッショルドリーク電流を抑えながら、基板バイアス電位も小さくして接合リーク電流も抑えることが可能となる。したがって、メモリセルのリテンション特性を大幅に改善できる。これを実現するのは非常に簡単であり、図５９に示した内部電源電圧発生回路および疑似ＧＮＤ発生回路に与える基準電圧Ａ，Ｂを等間隔になるように制御すればよい。つまり、図６１（ａ）〜（ｃ）に示すように、疑似ＧＮＤを発生するための基準電圧Ｂから内部電源電圧Ｉｎｔ．Ｖｃｃを発生するための基準電圧Ａの電圧差Ｖｂが変化しないように基準電圧ＡおよびＢを設定すればよい。ただし、図５９に示した実施例から容易に類推できるように、基準電圧ＡとＢのシフトの量を違えることにより、内部電源電圧Ｉｎｔ．Ｖｃｃと疑似ＧＮＤの電位を自由に調節することが可能であることは言うまでもない。
【０１４５】
図６２は図５９に示した基準電圧を発生するための基準電圧発生回路の一例を示す電気回路図である。図６２において、ｐチャネルトランジスタＴｒ８１のソースは外部電源電圧Ｅｘｔ．Ｖｃｃラインに接続され、ドレインはｎチャネルトランジスタＴｒ８２のドレインとｐチャネルトランジスタＴｒ８３のゲートとに接続される。ｎチャネルトランジスタＴｒ８２のソースは接地され、ｐチャネルトランジスタＴｒ８３のソースはｐチャネルトランジスタＴｒ８１のゲートとｐチャネルトランジスタＴｒ８５のゲートと抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は外部電源電圧Ｅｘｔ．Ｖｃｃラインに接続される。
【０１４６】
ｐチャネルトランジスタＴｒ８３のドレインはｎチャネルトランジスタＴｒ８２のゲートとｎチャネルトランジスタＴｒ８４のゲートおよびドレインに接続される。ｎチャネルトランジスタＴｒ８４のソースは接地され、ｐチャネルトランジスタＴｒ８５のソースには外部電源電圧Ｅｘｔ．Ｖｃｃが与えられる。ｐチャネルトランジスタＴｒ８５のドレインは抵抗Ｒ２とＲ３とを介して接地される。そして、ｐチャネルトランジスタＴｒ８５のドレインと抵抗Ｒ２との接続点から基準電圧Ｖｒｅｆ１が出力され、抵抗Ｒ２とＲ３の接続点から基準電圧Ｖｒｅｆ２が出力される。
【０１４７】
図６２に示した基準電圧発生回路は、ｎチャネルトランジスタＴｒ８２とＴｒ８４およびｐチャネルトランジスタＴｒ８３がカレントミラー回路を構成しているため、ｐチャネルトランジスタＴｒ８１に流れる電流Ｉと抵抗Ｒ１に流れる電流Ｉは等しくなる。このときの電流量はｐチャネルトランジスタＴｒ８１のしきい値Ｖｔｈｐと抵抗Ｒ１の電位降下量とが等しくなるため、Ｉ＝Ｖｔｈｐ／Ｒ１で表わされる。また、ｐチャネルトランジスタＴｒ８１とＴｒ８５のチャネル幅などのサイズが同じであればそれぞれに同じ電流が流れるが、ｐチャネルトランジスタＴｒ８５のチャネル幅などを変更して、ｐチャネルトランジスタＴｒ８１に対してｎ倍の電流駆動能力をｐチャネルトランジスタＴｒ８５に持たせると、ｐチャネルトランジスタＴｒ８５に流れる電流量はｎＩとなる。したがって、抵抗Ｒ２とＲ３とに流れる電流はそれぞれｎＩとなるため、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は次のような値となる。
【０１４８】
Ｖｒｅｆ１＝｛（ｎ×Ｖｔｈｐ）／Ｒ１｝×（Ｒ２＋Ｒ３）
Ｖｒｅｆ２＝｛（ｎ×Ｖｔｈｐ）／Ｒ１｝×Ｒ３
このとき、基準電圧Ｖｒｅｆ１とＶｒｅｆ２の差は次のようになる。
【０１４９】
Ｖｒｅｆ１−Ｖｒｅｆ２＝｛（ｎ×Ｖｔｈｐ）／Ｒ１｝×Ｒ２
このように、基準電圧Ｖｒｅｆ１とＶｒｅｆ２の差はｐチャネルトランジスタＴｒ８５に流れる電流による抵抗Ｒ２の電位降下量として表現されるため、図６１に示すように、抵抗Ｒ３の抵抗量を変化させるだけで、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の値の差を維持したままシフトさせることが可能となる。
【０１５０】
図６３は図６２に示した基準電圧発生回路の改良例を示す図である。前述の図６２に示した基準電圧発生回路から発生される基準電圧に基づいて内部電源電圧Ｉｎｔ．Ｖｃｃおよび疑似ＧＮＤを発生させ、それによってメモリセルを動作させると、現在のＤＲＡＭにおいて使用されている１／２Ｖｃｃビット線プリチャージ方式における１／２Ｖｃｃレベルもともにシフトする必要が生じる。このため、図６３に示した例では、図６２に示した抵抗Ｒ２は、その抵抗値を１／２に分割して抵抗Ｒ２１とＲ２２とに置換えられる。そして、抵抗Ｒ２１とＲ２２との接続点から新たな基準電圧（Ｖｒｅｆ１＋Ｖｒｅｆ２）／２が発生される。この基準電圧を基にして、１／２Ｖｃｃ発生回路を構成すれば、容易に１／２Ｖｃｃレベルの電位を発生でき、内部電源電圧Ｉｎｔ．Ｖｃｃおよび疑似ＧＮＤが変化しても追従できる。
【０１５１】
図６４は図６２に示した基準電圧発生回路のさらに他の改良例を示す回路図である。この図６４に示した例は、図６２に示した回路構成において設定している基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を基に発生している内部電源電圧Ｉｎｔ．Ｖｃｃおよび疑似ＧＮＤを臨時にシフトできるようにしたものである。すなわち、たとえば疑似ＧＮＤを臨時的に外部ＧＮＤとほぼ同電位にした場合に使用されるものであって、抵抗Ｒ３に対してｎチャネルトランジスタＴｒ８６が並列接続され、このｎチャネルトランジスタＴｒ８６のゲートにはテスト信号が与えられる。
【０１５２】
図６５は図６４に示した回路図の動作を説明するための波形図である。通常、ｎチャネルトランジスタＴｒ８６のゲートに与えられているテスト信号は“Ｌ”レベルであって、非活性状態にあり、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は前述の図６２で説明したように所定の電位に設定されている。何らかの理由、たとえばメモリセルの蓄積容量を保持した状態でサブスレッショルドリーク電流を加速してメモリセルのリテンション特性を評価したい場合など、テスト信号を“Ｈ”レベルに活性化して、基準電圧Ｖｒｅｆ２を外部ＧＮＤと短絡することにより、内部電源電圧Ｉｎｔ．Ｖｃｃと疑似ＧＮＤの電位差を保持したまま電位を下げることが可能となる。テスト終了後は、再びテスト信号が非活性化され、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の電位は図６５に示すように元の電位に戻すことができる。
【０１５３】
図６６は基準電圧発生回路のさらに他の例を示す回路図である。この図６６に示した基準電圧発生回路は、図６２に示した抵抗Ｒ２に代えてｎ個の抵抗Ｒ２１１，Ｒ２１２，…，Ｒ２１ｎを並列接続し、抵抗Ｒ３に代えてｍ本の抵抗Ｒ３１１，Ｒ３１２，…，Ｒ３１ｍを並列接続し、それぞれの抵抗Ｒ２１１，Ｒ２１２，…，Ｒ２１ｎに対応してヒューズ９１１，９１２，…，９１ｎを設け、抵抗Ｒ３１１，Ｒ３１２，…，Ｒ３１ｍに対応してヒューズ９２１，９２２，…，９２ｍを設けたものである。そして、レーザトリミングもしくは他の手段によってヒューズ９１１，９１２，…，９１ｎと９２１，９２２，…，９２ｍを切断し、それぞれの抵抗値を変化させて、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を調整することができる。基準電圧Ｖｒｅｆ２として、抵抗Ｒ３１１，Ｒ３１２，…，Ｒ３１ｍの抵抗による電圧降下で決まる電圧が出力され、基準電圧Ｖｒｅｆ１とＶｒｅｆ２の間が抵抗Ｒ２１１，Ｒ２１２，…，Ｒ２１ｎの抵抗による電圧降下で決まる電圧が出力される。この状態からヒューズを切断していくに従って抵抗値が上昇し、電圧値を自由に調整することができる。
【０１５４】
図６７は基準電圧発生回路のさらに他の例を示す回路図である。この図６７に示した基準電圧発生回路は図６６に示したヒューズ９１１，９１２，…，９１ｎ，９２１，９２２，…，９２ｍのそれぞれに対してｎチャネルトランジスタＴｒ９１１，Ｔｒ９１２，…，Ｔｒ９１ｎ，Ｔｒ９２１，Ｔｒ９２２，…，Ｔｒ９２ｍを直列接続し、各ヒューズを切断する前に各トランジスタを導通状態にして基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の値を調整し、テストを確認した後、改めてヒューズを切断し、所望の電圧を出力しようとするものである。この場合、各ｎチャネルトランジスタＴｒ９１１，Ｔｒ９１２，…，Ｔｒ９１ｎ，Ｔｒ９２１，Ｔｒ９２２，…，Ｔｒ９２ｍのオン抵抗も考慮する必要がある。
【０１５５】
この図６７に示した実施例は、テスト時のみではなく、特殊な用途にも展開が可能である。たとえば、近年ではＤＲＡＭが長時間非使用になる場合などにチップ内部にて、ＤＲＡＭメモリセルのリフレッシュをコントロールし、通常のスペックに規制されている以上にリフレッシュを行なう間隔を広げ、ＤＲＡＭのネックとなっているリフレッシュ動作時の消費電流を低減しようとする試みがある。このときに、より消費電流を低減しようとすれば、リフレッシュ間隔を広げる他に、動作電圧を低減すればよいことになる。このような状況での動作になった場合に、図６７に示した実施例の回路を用いて、最適な状態への動作電圧の移行を図り、消費電流の低減を図ることができる。
【０１５６】
図６８はチップを使用していないときに、リフレッシュ動作を行なう場合に、消費電力の低減を行なうようにした実施例の回路図である。
【０１５７】
たとえば、ＤＲＡＭにおいて、通常動作時にはディスタービングによりワード線のサブスレッショルドリーク電流が増大するため、この発明の回路によってメモリセルが動作する電圧を修正し、定電位用の電源をワード線の低電位側の電源に比べて少し上昇させてあったとする。その後、チップが長期にわたって使用されていない状態に入り、リフレッシュのみを行なう状態になったとする。このときには、ディスタービングがあまりかからない状態になるので、ディスタービングによるリーク電流の増大はさほど気にならない。そこで、メモリセルの動作電圧の低電位側を低下させることにより、メモリセルの接合にかかる電界を小さくし、接合リークによるリーク電流の増大を小さくすることができる。
【０１５８】
図６８に示した実施例はそのような場合に内部電源電圧Ｉｎｔ．ＶｃｃＡとＢ，疑似ＧＮＤＡとＢを切換えるようにしたものである。
【０１５９】
図６８を参照して、その構成について説明する。ｐチャネルトランジスタＴｒ１０１のソースには内部電源電圧Ｉｎｔ．ＶｃｃＡを発生させるための基準信号Ｘ１が与えられ、そのゲートにはクロック信号／φが与えられ、そのドレインは比較回路８４の比較入力端に接続される。比較回路８４の出力はｐチャネルトランジスタＴｒ１０３のゲートに接続され、そのソースには外部電源電圧Ｅｘｔ．Ｖｃｃが与えられ、ドレインは比較回路８４の基準入力端に接続されるとともに、内部電源電圧Ｉｎｔ．ＶｃｃＡを出力する。内部電源電圧Ｉｎｔ．ＶｃｃＢを発生するための基準信号Ｘ２は比較回路８５の比較入力端に与えられ、比較回路８５の出力がｐチャネルトランジスタＴｒ１０４のゲートに接続される。ｐチャネルトランジスタＴｒ１０４のソースには外部電源電圧Ｅｘｔ．Ｖｃｃが与えられ、ドレインは比較回路８５の基準入力端に接続されるとともに、内部電源電圧Ｉｎｔ．ＶｃｃＢを出力する。比較回路８４と８５の比較入力端の間にはｐチャートトランジスタＴｒ１０２が接続され、そのゲートにはクロック信号φが与えられる。
【０１６０】
ｎチャネルトランジスタＴｒ１１０のソースには疑似ＧＮＤＡのレベルを発生させるための基準信号Ｙ１が与えられ、そのゲートにはクロック信号φが与えられ、ドレインは比較回路８７の比較入力端に接続される。比較回路８７の出力はｎチャネルトランジスタＴｒ１１２のゲートに接続され、そのソースは外部ＧＮＤに接続される。ｎチャネルトランジスタＴｒ１１２のドレインは比較回路８７の基準入力端に接続されるとともに、疑似ＧＮＤＡを出力する。疑似ＧＮＤＢのレベルを発生するための基準信号Ｙ２は比較回路８６の比較入力端に与えられ、比較回路８６の出力はｎチャネルトランジスタＴｒ１１１のゲートに接続され、そのソースは外部ＧＮＤに接続される。ｎチャネルトランジスタＴｒ１１１のドレインは比較回路８６の基準入力端に接続されるとともに、疑似ＧＮＤＢを出力する。比較回路８６と８７の比較入力端にはｎチャネルトランジスタＴｒ１０９が接続され、そのゲートにはクロック信号／φが与えられる。
【０１６１】
さらに、内部電源電圧Ｉｎｔ．ＶｃｃＢと疑似ＧＮＤＢとの間にはｐチャネルトランジスタＴｒ１０５とｎチャネルトランジスタＴｒ１０７の直列回路が接続されるとともに、ｐチャネルトランジスタＴｒ１０６とｎチャネルトランジスタＴｒ１０８の直列回路が接続される。ｐチャネルトランジスタＴｒ１０５とｎチャネルトランジスタＴｒ１０７のゲートには入力信号が与えられ、それぞれのドレインはｐチャネルトランジスタＴｒ１０６とｎチャネルトランジスタＴｒ１０８のゲートに接続され、ｐチャネルトランジスタＴｒ１０６とｎチャネルトランジスタＴｒ１０８のドレインは出力として取出される。
【０１６２】
図６９は図６８の動作を説明するためのタイムチャートである。
使用状態では、信号φは図６９（ａ）に示すように、“Ｈ”レベルとなり、／φは図６９（ｂ）に示すように“Ｌ”レベルとなる。このため、図６８のｐチャートトランジスタＴｒ１０１が導通し、基準信号Ｘ１が比較回路８４に与えられ、基準信号Ｘ２が比較回路８５に与えられる。比較回路８４は基準信号Ｘ１と内部電源電圧Ｉｎｔ．ＶｃｃＡとを比較し、その出力に応じてｐチャネルトランジスタＴｒ１０３が外部電源電圧Ｅｘｔ．Ｖｃｃを降圧し、図６９（ｃ）に示すように、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い内部電源電圧Ｉｎｔ．ＶｃｃＡを出力する。このとき、比較回路８５はｐチャネルトランジスタＴｒ１０４を制御して、外部電源電圧Ｅｘｔ．Ｖｃｃを降圧し、内部電源電圧Ｉｎｔ．ＶｃｃＡよりもレベルの低い内部電源電圧Ｉｎｔ．ＶｃｃＢが出力される。
【０１６３】
一方、／φが“Ｌ”になったことによって、ｎチャネルトランジスタＴｒ１０９が導通し、ｎチャネルトランジスタＴｒ１１０が非導通になり、比較回路８６，８７には基準信号Ｙ２が与えられる。比較回路８７は基準信号Ｙ２と疑似ＧＮＤＡとを比較し、図６９（ｄ）に示すように、外部ＧＮＤよりも高い電位の高い疑似ＧＮＤＡを出力する。一方、比較回路８６は、ｎチャネルトランジスタＴｒ１１１を制御し、疑似ＧＮＤＡよりもレベルの高い疑似ＧＮＤＢが出力される。
【０１６４】
一方、ｐチャネルトランジスタＴｒ１０５とｎチャネルトランジスタＴｒ１０７は、内部電源電圧Ｉｎｔ．ＶｃｃＢと疑似ＧＮＤＢとの間の電位Ｖ_Ａ で動作し、ｐチャネルトランジスタＴｒ１０６とｎチャネルトランジスタＴｒ１０７は内部電源電圧Ｉｎｔ．ＶｃｃＡと疑似ＧＮＤＡとの間の電位Ｖ_Ｂ 間で動作する。
【０１６５】
非使用状態では、図７０（ａ）に示すように、ある一定時間チップ動作信号としてのクロック信号が入力されなければ、信号φが“Ｌ”レベルに立下がり、／φが“Ｈ”レベルに立上がり、次に動作状態になってクロック信号が入力されると、今度は信号φが“Ｈ”レベルとなり、／φが“Ｌ”レベルに立下がる。信号φが“Ｌ”レベルに立下がったことによって、図６８のｐチャネルトランジスタＴｒ１０２が導通し、信号／φが“Ｈ”レベルとなり、ｐチャネルトランジスタＴｒ１０１が非導通になり、比較回路８４，８５にはそれぞれ基準信号Ｘ２が与えられるので、比較回路８５がｐチャネルトランジスタＴｒ１０４を導通させ、内部電源電圧Ｉｎｔ．ＶｃｃＢを出力させる。
【０１６６】
一方、ｎチャネルトランジスタＴｒ１０９が非導通となり、ｎチャネルトランジスタＴｒ１１０が導通するので、比較回路８７はｎチャネルトランジスタＴｒ１１２を導通させ、疑似ＧＮＤＢの電位を高める。このため、ｐチャネルトランジスタＴｒ１０６とｎチャネルトランジスタＴｒ１０８からなる出力バッファは電位Ｖ_Ｂ の間で動作する。すなわち、使用時には、出力バッファは多少リーク電流が流れても動作速度を上げた方が良いため、Ｖ_Ｂ の電位で動作し、非使用状態ではＶ_Ｂ よりも低いＶ_Ａ の電位で動作させることができ、リーク電流を抑えることができる。
【０１６７】
図７１は非使用時に基板バイアス電圧と昇圧電源回路の動作を制御するようにした実施例を説明するための図である。この図７１に示した例は、使用時には基板バイアス電圧Ｖ_ＢＢのレベルを外部ＧＮＤに対して深くするとともに、昇圧電圧Ｖｐｐレベルを外部電源電圧Ｅｘｔ．Ｖｃｃに比べて高くし、非使用時には基板バイアス電圧Ｖ_ＢＢのレベルを外部ＧＮＤに対して浅くするとともに、昇圧電圧Ｖｐｐのレベルを外部電源電圧Ｅｘｔ．Ｖｃｃに比べて低くするようにしたものである。
【０１６８】
図７２は基板バイアス電圧を制御する回路例を示す図である。図７２において、ｎチャネルトランジスタＴｒ１３１のゲートには信号／φが与えられる。ｎチャネルトランジスタＴｒ１３１のドレインは比較回路８９の比較入力端に接続される。また、ｎチャネルトランジスタＴｒ１３１のドレインには定電流源８８から定電流が供給される。比較回路８９の基準入力端は接地される。比較回路８９の出力は基板電位発生回路９０に接続され、基板電位発生回路９０の出力はｎチャネルトランジスタＴｒ１３１のソースに接続されるとともに、基板バイアス電圧Ｖ_ＢＢを出力する。
【０１６９】
前述の図６９で説明したように、信号／φは使用時に“Ｌ”レベルになるため、ｎチャネルトランジスタＴｒ１３１は導通しにくくなる。このため、ｎチャネルトランジスタＴｒ１３１のドレインとソース間の抵抗値が大きくなり、定電流源８８から電流が流れにくくなり、比較回路８９の比較入力端の電位が高くなる。比較回路８９は接地電位と比較入力とを比較し、その出力が基板電位発生回路８７に与えられる。このため、基板電位発生回路８７は図７１に示すように、外部ＧＮＤに対して基板バイアス電圧Ｖ_ＢＢを高くする。
【０１７０】
非使用時には、信号／φが“Ｈ”レベルになり、ｎチャネルトランジスタＴｒ１３１が導通するため、抵抗値が小さくなり、定電流源８８からの電流が流れやすくなる。このため、比較回路８９の比較入力電圧が小さくなり、比較回路８９の出力に従って、基板電位発生回路９０は基板バイアス電圧Ｖ_ＢＢを外部ＧＮＤに対して浅くする。
【０１７１】
図７３は使用時と非使用時とで昇圧電圧Ｖ_ＢＢの電位を制御するようにした例を示す回路図である。ｐチャネルトランジスタＴｒ１３４のゲートには信号φが与えられ、そのソースは比較回路９２の比較入力端に接続される。比較回路９２の比較入力はｎチャネルトランジスタＴｒ１３３のドレインに接続され、ソースは接地され、ゲートはｎチャネルトランジスタＴｒ１３２のドレインとゲートとに接続される。ｎチャネルトランジスタＴｒ１３２のソースは接地され、ｎチャネルトランジスタＴｒ１３２のドレインには定電流源９１から定電流が供給される。比較回路９２の基準入力端には外部電源電圧Ｅｘｔ．Ｖｃｃが与えられ、比較回路９２の出力は昇圧電圧発生回路９３に接続される。昇圧電圧発生回路９３の出力はｐチャネルトランジスタＴｒ１３４のドレインに接続されるとともに、昇圧電圧Ｖ_ＰＰが出力される。
【０１７２】
次に、動作について説明する。定電流源９１からの電流がｎチャネルトランジスタＴｒ１３２に流れるとともに、同じ値の電流がｎチャネルトランジスタＴｒ１３３にも流れる。使用時には信号φが“Ｈ”レベルになるため、ｐチャネルトランジスタＴｒ１３４が導通しにくくなり、抵抗値が高くなる。このため、比較回路９２の比較入力の電圧はＶｐｐ−Ｉｒ（ｒはｐチャネルトランジスタＴｒ１３４の抵抗値）となる。比較回路９２は外部電源電圧Ｅｘｔ．Ｖｃｃと比較入力とを比較し、昇圧電圧発生回路９３から発生される昇圧電圧Ｖｐｐを高くする。
【０１７３】
非使用時に信号φが“Ｌ”レベルになると、ｐチャネルトランジスタＴｒ１３４が導通しやすくなり、比較回路９２の比較入力電圧が低下する。このため、比較回路９２は昇圧電圧発生回路９３から発生される昇圧電圧Ｖｐｐを低くする。
【０１７４】
上述のごとく、図７２，図７３に示した実施例では、使用時には昇圧電圧Ｖｐｐを高くするとともに、基板バイアス電圧Ｖ_ＢＢを外部ＧＮＤよりも深くし、非使用時には昇圧電圧Ｖｐｐを低くしかつ基板バイアス電圧Ｖ_ＢＢを浅くすることができ、非使用時のリーク電流を少なくできる。
【０１７５】
図７４は第８の発明を用いた場合のＬＳＩ内部での回路図である。この図７４に示した例は、同一の基準電位発生回路１００から発生された複数の基準電位を基にして、ＬＳＩ内部の各回路群に対して異なる電位を供給し、個々に任意の電圧で動作させるようにしたものである。すなわち、基準電位発生回路１００は、図６２と同様にして構成され、ｐチャネルトランジスタＴｒ８５のドレインと接地間に抵抗Ｒ２とＲ３とＲ４とが直列接続され、それぞれの接続点から基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４が発生される。ＬＳＩ内部には、回路群Ａ〜Ｆが設けられている。回路群Ａは外部電源電圧Ｅｘｔ．Ｖｃｃと外部ＧＮＤとの間の電位で動作し、回路群Ｂは電位設定回路１１１によって基準電圧Ｖｒｅｆ１に基づいて設定された内部電源電圧Ｉｎｔ．Ｖｃｃ１と外部ＧＮＤとの間の電位で動作する。回路群Ｃは電位設定回路１１２によって基準電圧Ｖｒｅｆ２に基づいて設定された内部電源電圧Ｉｎｔ．Ｖｃｃ２と外部ＧＮＤとの間の電位で動作し、回路群Ｄは電位設定回路１１３によって基準電位Ｖｒｅｆ１に基づいて設定された外部電源電圧Ｉｎｔ．Ｖｃｃ３と電位設定回路１１６によって基準電圧Ｖｒｅｆ３に基づいて設定された疑似ＧＮＤ１との間の電位で動作する。さらに、回路群Ｅは同様にして、電位設定回路１１４によって基準電圧Ｖｒｅｆ１に基づいて設定された内部電源電圧Ｉｎｔ．Ｖｃｃ３と電位設定回路１１７によって基準電圧Ｖｒｅｆ３に基づいて設定された疑似ＧＮＤ１との間の電位で動作し、回路群Ｆは電位設定回路１１５によって基準電圧Ｖｒｅｆ３に基づいて設定された内部電源電圧Ｉｎｔ．Ｖｃｃ２と電位設定回路１１８によって基準電圧Ｖｒｅｆ３に基づいて設定された疑似ＧＮＤとの間の電位で動作する。
【０１７６】
図７５は第９の発明の一実施例を示す図である。この図７５に示した実施例は、前述の図２２に示した実施例を改良したものである。すなわち、図２２の実施例では、アクティブ時に差動増幅回路８とｎチャネルトランジスタＴｒ３が活性化されて疑似ＧＮＤ線３０の電位を一定電位に保ち、スタンバイ時はｎチャネルトランジスタＴｒ２によってそのしきい値電圧Ｖｔｈｎにクランプされる。この場合、差動増幅回路８の基準電圧Ｖｒｅｆ＝Ｖｔｈｎとなっている。しかしながら、スタンバイ時にはｎチャネルトランジスタＴｒ２のサブスレッショルド電流によって疑似ＧＮＤ線３０のレベルが下がる恐れがある。
【０１７７】
そこで、図７５に示した実施例は、疑似ＧＮＤ線３０のレベルが下がるのを防止する。このため、疑似ＧＮＤ線３０と外部電源電圧Ｅｘｔ．Ｖｃｃとの間にｎチャネルトランジスタＴｒ１２１が接続される。そしてｎチャネルトランジスタＴｒ２とＴｒ１２１とによって疑似ＧＮＤ線３０のレベルの補償回路が構成される。ｎチャネルトランジスタＴｒ１２１のゲート電位は２Ｖｒｅｆに設定されている。このため、ｎチャネルトランジスタＴｒ２に流れるサブスレッショルド電流とｎチャネルトランジスタＴｒ１２１に流れるサブスレッショルド電流が等しくなり、疑似ＧＮＤ線３０の電位を一定に保つことができる。
【０１７８】
図７６は図７５に示した基準電圧Ｖｒｅｆとゲート電圧Ｖｐを発生するための回路図である。図７６において、外部電源電圧Ｅｘｔ．Ｖｃｃと外部ＧＮＤ間に定電流源１２１と抵抗Ｒ１１とＲ１２とが直列接続され、定電流源１２１と抵抗Ｒ１１との接続点からＶｐ＝２Ｖｒｅｆの電位が出力され、抵抗Ｒ１１とＲ１２との接続点からＶｒｅｆ＝Ｖｔｈｎの電位が出力される。
【０１７９】
図７７は図７６に示した抵抗Ｒ１１とＲ１２とをトランジスタによって構成したものである。すなわち、抵抗Ｒ１１に代えてｎチャネルトランジスタＴｒ１２２が接続され、抵抗Ｒ１２に代えてｎチャネルトランジスタＴｒ１２３が接続される。この場合、トランジスタＴｒ１２２とＴｒ１２３のしきい値電圧が全く同じになるように、バックゲートバイアス電位が設定される。
【０１８０】
図７８は第９の発明の他の実施例を示す回路図である。この図７８に示した実施例は、図７５に示したｎチャネルトランジスタＴｒ１２１に代えて、ｐチャネルトランジスタＴｒ１２５を外部電源電圧Ｅｘｔ．Ｖｃｃと疑似ＧＮＤ線３０との間に接続したものである。この場合ｐチャネルトランジスタＴｒ１２５のゲート電位はＶｃｃ−Ｖｐにバイアスされる。それ以外の動作は図７５と同じである。
【０１８１】
図７９は第９の発明の他の実施例を示す図である。この図７９に示した実施例は、図７５のｎチャネルトランジスタＴｒ１２１に代えて、ｐチャネルトランジスタＴｒ１２６を外部電源電圧Ｅｘｔ．Ｖｃｃのラインと疑似ＧＮＤ線３０との間に接続したものである。この場合、ｐチャネルトランジスタＴｒ１２６のゲート電位はＶｃｃ−Ｖｐにバイアスされる以外は、図７５の動作と同じである。
【０１８２】
図８０は図７８に示した実施例の改良例を示す図である。すなわち、ｐチャネルトランジスタＴｒ１２５のゲートとドレインとにゲート電圧Ｖｐが与えられる。この場合、サブスレッショルド電流は電圧Ｖｐより供給されるので、電圧Ｖｐは図７７に示した回路から供給され、電流補償能力を持つ必要がある。
【０１８３】
図８１は図８０に示した例の改良例を示す図である。すなわち、図８０に示したバックゲート付きのｎチャネルトランジスタＴｒ１２５に代えて、バックゲート付きのｐチャネルトランジスタＴｒ１２７を接続したものである。
【０１８４】
なお、上述の第９の発明の各実施例において、Ｖｐ＝２Ｖｒｅｆにし、さらにトランジスタのサブスレッショルド電流を同じになるように設定したが、Ｖｐ＝２Ｖｒｅｆでなくても、ｎチャネルトランジスタＴｒ１２４とｎチャネルトランジスタＴｒ１２７またはｐチャネルトランジスタＴｒ１２５のサブスレッショルド電流が等しければ、疑似ＧＮＤ線３０のレベルを一定に保つことができる。この場合、各トランジスタのしきい値やサイズで調節すればよい。
【０１８５】
図８２は第１０の発明の第１の実施例を示す回路ブロック図、図８３はその動作を示すタイムチャートである。
【０１８６】
上述したとおり、内部回路５の低レベル電位のラインを疑似ＧＮＤレベルＶｓｓ′にすることにより、メモリセルＭＣのディスターブリフレッシュ時間（データの保持時間）を長くすることができる。しかし、そのままでは出荷前に行なうディスターブリフレッシュ時間のテスト時間も長くなり、テストが高コストとなる。そこで、第１０の発明では、通常動作時のディスターブリフレッシュ時間が長いという高性能を維持したまま、テスト時間の短縮化を図る。
【０１８７】
図８２を参照して、疑似ＧＮＤレベル発生回路１９で発生した疑似ＧＮＤレベルＶｓｓ′が疑似ＧＮＤ線３０に与えられている。また、そのドレインが疑似ＧＮＤ線３０に接続され、そのソースが接地され、そのゲートがテストモードに入ったことを知らせるテストモードイネーブル信号φｔｅｓｔを受けるｎチャネルトランジスタＴｒ１２７が設けられている。
【０１８８】
次に、動作を説明する。通常の動作モードのタイミングから／ＷＥ信号および／ＣＡＳ信号が／ＲＡＳ信号より早く立下がるＷＣＢＲ（Ｗｒｉｔｅ ａｎｄ
ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）のタイミングとともにある指定されたアドレスピンに電源レベルＶｃｃより数Ｖ高い高電圧レベルが入力される。このＷＣＢＲと指定されたアドレスピンへの高電圧レベルの入力がディスターブリフレッシュ加速テストモードへのセットタイミングとなる。
【０１８９】
このセットタイミングが確認されセットサイクルが始まると、テストモードイネーブル信号φｔｅｓｔが発生される。この信号φｔｅｓｔがｎチャネルトランジスタＴｒ１２７のゲートに入力されると、ｎチャネルトランジスタＴｒ１２７がオンして、疑似ＧＮＤ線３０を接地電位Ｖｓｓに引く。このときには、センスアンプ用の低レベル電位のラインは疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）ではなく外部パッドから供給される真の接地電位Ｖｓｓ（０Ｖ）となる。このため、図４４に示したビット線ＢＬのレベルも疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）でなく接地電位Ｖｓｓ（０Ｖ）となり、メモリセルトランジスタＭＴのソース（ビット線ＢＬ）に対するゲート（ワード線ＷＬ）の電位Ｖｇｓは−０．５Ｖと負電圧であったものが０Ｖとなる。したがって、メモリセルトランジスタＭＴのサブリーク電流が増加し、メモリセルＭＣのディスターブリフレッシュ特性が悪化する。よって、このモードに入ったときのディスターブリフレッシュが加速されテスト時間が短縮される。
【０１９０】
次いで、／ＣＡＳ信号が／ＲＡＳ信号より早く立下がるＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）のタイミングが確認されるとテストモードイネーブル信号φｔｅｓｔが立下がり、応じてｎチャネルトランジスタＴｒ１２７がオフし、疑似ＧＮＤ線３０は再び疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）となる。これより以後は通常の動作に戻る。
【０１９１】
図８４は第１０の発明の第２の実施例を示す回路ブロック図、図８５は図８４に示した疑似ＧＮＤレベル発生回路１９の構成を示す回路図である。基本的な回路構成は第１の実施例と同じであるが、テストモードイネーブル信号φｔｅｓｔが疑似ＧＮＤレベル発生回路１９にも入力されているところが異なる。これは疑似ＧＮＤレベル発生回路１９の中に疑似ＧＮＤ線３０が所定の電位より下がりすぎたときの補償のために充電回路１９ａが設けられている場合において、加速テストモードに入ったときにテストモードイネーブル信号φｔｅｓｔによって充電回路１９ａを停止させるためである。
【０１９２】
詳しく説明すると、疑似ＧＮＤレベル発生回路１９は、充電回路１９ａと放電回路１９ｂを含む。充電回路１９ａは、差動増幅回路７１、ｎチャネルトランジスタＴｒ３，Ｔｒ１２９およびｐチャネルトランジスタＴｒ１２８を含む。差動増幅回路７１の反転入力ノードは疑似ＧＮＤ線３０に接続され、その非反転入力ノードには基準電位Ｖｒｅｆ（＝Ｖｓｓ′）が印加される。ｎチャネルトランジスタＴｒ３のゲートは差動増幅回路７１の出力ノードに接続され、そのドレインには電源電位Ｖｃｃが印加され、そのソースは疑似ＧＮＤ線３０に接続される。ｎチャネルトランジスタＴｒ１２９のゲートはテストモードイネーブル信号φｔｅｓｔを受け、そのドレインは差動増幅回路７１の出力ノードに接続され、そのソースは接地される。ｐチャネルトランジスタＴｒ１２８のゲートはテストモードイネーブル信号φｔｅｓｔを受け、そのドレインには電源電位Ｖｃｃが印加され、そのソースは差動増幅回路７１の電源ノード７１ａに接続される。放電回路１９ｂは、ｎチャネルトランジスタＴｒ１，Ｔｒ２を含む。ｎチャネルトランジスタＴｒ１，Ｔｒ２のドレインはともに疑似ＧＮＤ線３０に接続され、そのソースはともに接地される。ｎチャネルトランジスタＴｒ１のゲートは疑似ＧＮＤ線３０に接続され、ｎチャネルトランジスタＴｒ２のゲートは内部発生信号φを受ける。
【０１９３】
通常モードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルである場合は、ｐチャネルトランジスタＴｒ１２８がオンしｎチャネルトランジスタＴｒ１２９がオフする。ｐチャネルトランジスタＴｒ１２８がオンすると、差動増幅回路７１の電源ノード７１ａに電源電位Ｖｃｃが印加され、差動増幅回路７１が活性化される。疑似ＧＮＤ線３０の電位が基準電位Ｖｒｅｆより低くなった場合は、差動増幅回路７１の出力が「Ｈ」レベルになってｎチャネルトランジスタＴｒ３がオンし、疑似ＧＮＤ線３０が充電される。疑似ＧＮＤ線３０の電位が基準電位Ｖｒｅｆより高くなった場合は、差動増幅回路７１の出力が「Ｌ」レベルになってｎチャネルトランジスタＴｒ３がオフし、疑似ＧＮＤ線３０の充電が停止される。
【０１９４】
また、加速テストモードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルである場合は、ｐチャネルトランジスタＴｒ１２８がオフし、ｎチャネルトランジスタＴｒ１２９がオンする。ｐチャネルトランジスタＴｒ１２８がオフすると、差動増幅回路７１の電源ノード７１ａへの電源電位Ｖｃｃの印加が停止され、差動増幅回路７１は非活性化される。また、ｎチャネルトランジスタＴｒがオンするので、差動増幅回路７１の出力ノードが接地され、ｎチャネルトランジスタＴｒ３がオフする。したがって、疑似ＧＮＤ線３０の充電が停止される。放電回路１９ｂの動作は図２で示した疑似ＧＮＤレベル発生回路と同じであるので説明は省略される。
【０１９５】
なお、加速テストモードへのセットおよびリセットのタイミングは第１の実施例で示したのと同じである。また、第１の実施例と同様の効果が得られる。
【０１９６】
図８６は第１０の発明の第３の実施例を示す回路ブロック図である。この実施例では、第１および第２の実施例のようにテストモードイネーブル信号φｔｅｓｔをゲートに受けるｎチャネルトランジスタＴｒ１２７を別途設けることなく、疑似ＧＮＤレベル発生回路１９の中に疑似ＧＮＤ線３０を接地電位Ｖｓｓに引くために既に設けられているサイズの大きなｎチャネルトランジスタＴｒを用いる。上述した実施例ではｎチャネルトランジスタＴｒ２のゲートには内部発生信号φが入力されていたが、この実施例では内部発生信号φとテストモードイネーブル信号φｔｅｓｔがＮＯＲゲート１３０に入力され、ＮＯＲゲート１３０の出力がｎチャネルトランジスタＴｒ２のゲートに入力される。
【０１９７】
加速テストモードへのセットおよびリセットのタイミングは第１の実施例で示したものと同様である。通常動作時にはテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルであるためｎチャネルトランジスタＴｒ２は内部発生信号φで制御される。しかし、加速モードのセットサイクルに入りテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルになると、内部発生信号φの状態にかかわらずｎチャネルトランジスタＴｒ２のゲートは「Ｈ」レベルとなる。したがってｎチャネルトランジスタＴｒ２がオンして疑似ＧＮＤ線３０を接地電位Ｖｓｓに引く。
【０１９８】
この実施例においても第１の実施例と同様の効果が得られる。
図８７は第１０の発明の第４の実施例を示す回路図、図８８はその動作を示すタイムチャートである。この実施例の基本的な回路構成は第１、第２および第３の実施例と同様であり、図８７には図示していないが疑似ＧＮＤレベル発生回路１９やｎチャネルトランジスタＴｒ１２７なども設けられている。この実施例では、それらに加え、そのドレインに電源電位Ｖｃｃが印加され、そのソースが疑似ＧＮＤ線３０に接続され、そのゲートが後述するワンショットパルス信号φｔｅｓｔ′を受けるｎチャネルトランジスタＴｒ１３０が設けられている。このｎチャネルトランジスタＴｒ１３０は、加速テストモード時に接地電位Ｖｓｓ（０Ｖ）にプルダウンされた疑似ＧＮＤ線３０をリセットサイクル時に通常の疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）に戻す動作の補助をする。
【０１９９】
次に、動作を説明する。加速テストモード時においては、テストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルでありｎチャネルトランジスタＴｒ１２７がオンして疑似ＧＮＤ線３０が接地電位Ｖｓｓ（０Ｖ）にプルダウンされていた。次いで、第１の実施例で示したタイミングでリセットサイクルに入ると、テストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルに立下がりｎチャネルトランジスタＴｒ１２７がオフする。また、テストモードイネーブル信号φｔｅｓｔの立下がりを基にしてワンショットパルス信号φｔｅｓｔ′が生成され、ワンショットパルス信号φｔｅｓｔ′はｎチャネルトランジスタＴｒ１３０のゲートに入力される。応じて、ｎチャネルトランジスタＴｒ１３０が導通状態になり、疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）まで素早くプルアップされる。
【０２００】
この実施例では、充電用のトランジスタＴｒ１３０としてｎチャネルトランジスタを使用したが、ｐチャネルトランジスタを使用してもよい。但し、この場合は、ワンショットパルス信号φｔｅｓｔ′を反転する必要がある。
【０２０１】
図８９は第１０の発明の第５の実施例を示す回路ブロック図である。図８９を参照して、この実施例においては、テストモードイネーブル信号φｔｅｓｔに応じて切換わる切換スイッチ１３２が設けられている。切換スイッチ１３２の一方切換端子１３２ａは疑似ＧＮＤレベル発生回路１９の出力に接続され、その他方切換端子１３２ｂは接地された外部パッド１３１に接続され、その共通端子１３２ｃは疑似ＧＮＤ線３０に接続される。
【０２０２】
通常モードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルである場合は、切換スイッチ１３２の共通端子１３２ｃは一方切換端子１３２ａと導通し、疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓｓ′になる。加速テストモードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルになると、切換スイッチ１３２の共通端子１３２ｃは他方切換端子１３２ｂと導通し、疑似ＧＮＤ線３０は接地電位Ｖｓｓになる。
【０２０３】
なお、切換スイッチ１３２は、たとえば図９０に示すように、２つのｎチャネルトランジスタＴｒ１３１，Ｔｒ１３２で構成される。ｎチャネルトランジスタＴｒ１３１，Ｔｒ１３２のドレインはそれぞれ切換端子１３２ｂ，１３２ａとなり、そのソースはともに共通端子１３２ｃとなり、そのゲートはそれぞれテストモードイネーブル信号φｔｅｓｔおよびその相補信号／φｔを受ける。
【０２０４】
この実施例においても、第１の実施例と同じ効果が得られる。第４の実施例と組合わせてもよい。
【０２０５】
図９１は第１０の発明の第６の実施例によるＤＲＡＭチップの構成を示すブロック図、図９２はその要部拡大図である。図９１および図９２を参照して、このＤＲＡＭチップは、複数のメモリアレイ領域１４１と、その間に設けられた周辺回路領域１４２を含む。また、各メモリアレイ領域１４１は、ロウ方向に配列された複数のサブアレイ１４３と、サブアレイ１４３の間および両端に設けられた複数のセンスアンプ帯１４４と、ロウデコーダ１４５と、コラムデコーダ１４６とを含む。
【０２０６】
サブアレイ１４３は、ロウおよびコラム方向に配列された複数のメモリセル（図示せず）と、各ロウに対応して設けられたワード線（図示せず）と、各コラムに対応して設けられたビット線対ＢＬ，／ＢＬとを含む。センスアンプ帯１４４は、各コラムに対応して設けられたセンスアンプ２を含み、各センスアンプ２は対応するビット線対ＢＬ，／ＢＬと接続されている。また、各センスアンプ帯１４４のセンスアンプ２はセンスドライブラインＳＮに共通接続されている。
【０２０７】
周辺回路領域１４２は、疑似ＧＮＤレベル発生回路１９によって疑似ＧＮＤレベルＶｓｓ′が印加される疑似ＧＮＤ線３０と、外部パッド１３１を介して接地される接地線１４７と、各センスアンプ帯１４４に対応して設けられた切換スイッチ１３２を含む。切換スイッチ１３２は、疑似ＧＮＤ線３０とセンスドライブラインＳＮの間に接続されたｎチャネルトランジスタＴｒ１３２と、接地線１４７とセンスドライブラインＳＮの間に接続されたｎチャネルトランジスタＴｒ１３１とを含む。ｎチャネルトランジスタＴｒ１３２，Ｔｒ１３１は、それぞれセンスアンプ活性化信号Ｓ０Ｎ１，Ｓ０Ｎ２によって制御される。
【０２０８】
センスアンプ活性化信号Ｓ０Ｎ１は、図９３に示すように、センスアンプ活性化信号Ｓ０Ｎおよびテストモードイネーブル信号φｔｅｓｔを受けるゲート回路１６１から出力される。ゲート回路１６１は、通常モードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルである場合は、センスアンプ活性化信号Ｓ０Ｎをそのまま出力させる。また、ゲート回路１６１は、テストモードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルである場合は、センスアンプ活性化信号Ｓ０Ｎに関係なく常に「Ｌ」レベルを出力する。
【０２０９】
また、センスアンプ活性化信号Ｓ０Ｎ２は、図９４に示すように、センスアンプ活性化信号Ｓ０Ｎおよびテストモードイネーブル信号φｔｅｓｔを受けるＡＮＤゲート回路１６２から出力される。ＡＮＤゲート回路１６２は、通常モードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルである場合は、センスアンプ活性化信号Ｓ０Ｎに関係なく常に「Ｌ」レベルを出力する。また、ＡＮＤゲート回路１６２は、テストモードにおいてテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルである場合は、センスアンプ活性化信号Ｓ０Ｎをそのまま出力させる。
【０２１０】
次に、動作を説明する。通常モードにおいてはセンスアンプ活性化信号Ｓ０Ｎ１が「Ｈ」レベルになったことに応じてｎチャネルトランジスタＴｒ１３２がオンし、センスドライブラインＳＮに疑似ＧＮＤレベルＶｓｓ′が印加される。また、テストモードにおいては活性化信号Ｓ０Ｎ２が「Ｈ」レベルになったことに応じてｎチャネルトランジスタＴｒ１３１がオンし、センスドライブラインＳＮが接地される。
【０２１１】
この実施例においても第１の実施例と同じ効果が得られる。
なお、図９５に示すように、疑似ＧＮＤ線３０および接地線１４７をそれぞれメッシュ状に形成し、メモリセル領域１４１を覆うようにして設け、各センスアンプ帯１４４のセンスドライブラインＳＮと疑似ＧＮＤ線３０および接地線１４７を複数の切換スイッチ１３２で接続すれば、各配線ＳＮ３０，１４７の配線抵抗を低減でき、配線抵抗による電位の浮き上がりを防止できる。
【０２１２】
なお、センスアンプ２や切換スイッチ１３２などはシリコン基板表面に形成され、接地線１４７や疑似ＧＮＤ線３０は互いに絶縁されてシリコン基板の上方に順次積層される。
【０２１３】
図９６は第１０の発明の第７の実施例によるＤＲＡＭチップの構成を示す要部拡大図である。図９６を参照して、このＤＲＡＭチップにおいては、周辺回路領域１４２は、各センスアンプ帯１４４に対応して設けられたｎチャネルトランジスタＴｒ１３３と、疑似ＧＮＤレベル発生回路１９によって疑似ＧＮＤレベルＶｓｓ′が印加される疑似ＧＮＤ線３０と、テストモードイネーブル信号φｔｅｓｔに応じて疑似ＧＮＤ線３０を接地させるｎチャネルトランジスタＴｒ１２７を含む。各ｎチャネルトランジスタＴｒ１３３は、各センスアンプ帯１４４のセンスドライブラインＳＮと疑似ＧＮＤ線３０の間に接続され、そのゲートはセンスアンプ活性化信号Ｓ０Ｎを受ける。ｎチャネルトランジスタＴｒ１２７は、外部パッド１３１と疑似ＧＮＤ線３０の間に接続され、そのゲートはテストモードイネーブル信号φｔｅｓｔを受ける。
【０２１４】
次に、動作を説明する。通常モードにおいてはテストモードイネーブル信号φｔｅｓｔは「Ｌ」レベルであり、ｎチャネルトランジスタＴｒ１２７がオフして疑似ＧＮＤ線３０は疑似ＧＮＤレベルＶｓｓ′となる。テストモードにおいてはテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルになり、ｎチャネルトランジスタＴｒ１２７がオンして疑似ＧＮＤ線３０は接地される。センスアンプ活性化信号Ｓ０Ｎが「Ｈ」レベルになるとｎチャネルトランジスタＴｒ１３３がオンしてセンスアンプ２が活性化される。
【０２１５】
この実施例においても、第１の実施例と同じ効果が得られる。また、第６の実施例に比べ、トランジスタ数および配線数を減少することができる。
【０２１６】
なお、図９７に示すように、疑似ＧＮＤ線３０をメッシュ状に形成し、メモリセル領域１４１を覆うようにして設け、各センスアンプ帯１４４のセンスドライブラインＳＮと疑似ＧＮＤ線３０を複数の切換スイッチ１３２で接続すれば、各配線ＳＮ，３０の配線抵抗を低減でき、配線抵抗による電位の浮き上がりを防止できる。
【０２１７】
図９８は第１０の発明の第８の実施例を示すブロック図、図９９はその動作を示すタイムチャートである。図９８を参照して、この実施例は、メモリアレイ１５０と、メモリアレイ１５０のワード線ＷＬを駆動するためのワードドライバ１０と、切換スイッチ１３２を含む。ワードドライバ１０の高レベル電位のライン１０ａには電源電位Ｖｃｃから昇圧された高電源電位Ｖｐｐが印加される。ワードドライバ１０の低レベル電位のライン１０ｂは切換スイッチ１３２の共通端子１３２ｃに接続され、切換スイッチ１３２の一方切換端子１３２ａは接地線１４７に接続され、切換スイッチ１３２の他方切換端子１３２ｂは疑似ＧＮＤ線３０に接続される。切換スイッチ１３２は、図８９で示したものと同じであって、テストモードイネーブル信号φｔｅｓｔによって制御される。
【０２１８】
次に、動作を説明する。図８３で示したタイミングで通常モードから加速テストモードのセットサイクルに入りテストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルに立上がると、切換スイッチ１３２によりワードドライバ１０の低レベル電位のライン１０ｂは接地電位Ｖｓｓ（０Ｖ）から疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）に切換わる。これにより、ワード線ＷＬの非選択レベルは接地電位Ｖｓｓ（０Ｖ）から疑似ＧＮＤレベルＶｓｓ′（０．５Ｖ）に上昇し、ディスターブリフレッシュ特性が悪化する。したがって、リフレッシュテスト時間の短縮化を図れる。次いで、リセットサイクルに入ると、テストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルに立下がり、ワードドライバ１０の低レベル電位のライン１０ｂが再び接地電位Ｖｓｓ（０Ｖ）に切換わり通常動作に戻る。
【０２１９】
なお、上記第１〜第７の実施例と組合わせれば、ディスターブリフレッシュ特性をさらに悪化させることができ、テスト時間短縮の効果はさらに増す。
【０２２０】
図１００は第１０の発明の第９の実施例を示すブロック図である。図１００を参照して、この実施例はウェル１５１中に形成されたメモリアレイ１５０と、メモリアレイ１５０のワード線ＷＬを駆動させるためのワードドライバ１０と、メモリアレイ１５０のビット線対ＢＬ，／ＢＬに接続されたセンスアンプ帯１４４を含む。また、この実施例は、負電位Ｖｂｂを発生する負電位発生回路１５２と、接地される外部パッド１３１と、負電位Ｖｂｂまたは接地電位Ｖｓｓを切換えてウェル１５１に供給するための切換スイッチ１３２を含む。切換スイッチ１３２の一方切換端子１３２ａは負電位発生回路１５２の出力に接続され、その他方切換端子１３２ｂは外部パッド１３１に接続され、その共通端子１３２ｃはウェル１５１に接続される。切換スイッチ１３２は、図８９で示したものと同じであって、テストモードイネーブル信号φｔｅｓｔによって制御される。
【０２２１】
次に、動作について説明する。通常モードにおいてはテストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルであり切換スイッチ１３２の共通端子１３２ｃは一方切換端子１３２ａと導通し、ウェル１５１には負電位発生回路１５１により負電位Ｖｂｂが印加される。これにより、メモリセルトランジスタＭＴのサブリーク電流が小さく抑えられ、メモリセルＭＣのディスターブリフレッシュ特性が良好に保たれる。
【０２２２】
次いで図８３で示したタイミングで加速テストモードのセットタイミングに入ると、テストモードイネーブル信号φｔｅｓｔが「Ｈ」レベルに立上がり、切換スイッチ１３２の共通端子１３２ｃが他方切換端子１３２ｂと導通し、ウェル１５１が外部パッド１３１を介して接地される。したがって、メモリセルトランジスタＭＴのサブリーク電流が増加し、メモリセルＭＣのディスターブリフレッシュ特性が悪化する。よって、テスト時間の短縮化が図られる。次いで、リセットサイクルに入ると、テストモードイネーブル信号φｔｅｓｔが「Ｌ」レベルに立下がり、ウェル１５１には再び負電位Ｖｂｂが印加される。
【０２２３】
なお、上記第１〜第８の実施例と組合わせれば、メモリセルＭＣのディスターブリフレッシュ特性を一層悪化させることができ、テスト時間短縮の効果はさらに増す。
【０２２４】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、電位設定手段は、そのしきい値電圧だけ低レベル電位のラインの電位を高めるための第１の半導体素子と、第１の半導体素子に対して並列に接続され、大電流が流れる期間に相当する信号に応じて導通し、低レベル電位のラインの電位を放電するための第２の半導体素子と、低レベル電位のラインに断続的に電源電位を供給して、そのラインの電位を接地電位よりも高いレベルに補償するためのサスティン手段とを含むので、低レベル電位のラインの電位を安定に維持することができる。
【０２２５】
また、この発明に係る他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、電位設定手段は、低レベル電位のラインの電位とほぼ等しい基準電圧を発生する基準電圧発生手段と、基準電圧発生手段からの基準電圧と低レベル電位のラインの電位とを比較する比較手段と、比較手段の比較出力に応じて、低レベル電位のラインの電位を接地電位側に放電するスイッチング手段と、スイッチング手段と低レベル電位のラインとの間に接続され、低レベル電位のラインの電位が接地電位よりも高い電位から低下するのを防止するレベル低下防止手段を含むので、低レベル電位のラインの電位を安定に維持することができる。
【０２２６】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、センスアンプは、その低レベルの電位のラインと接地間に接続され、そのしきい値電圧分だけ低レベル電位のラインの電位を高めるためのスイッチング素子を含み、スイッチング素子は、大電流が流れる期間に相当する信号に応じて導通し、スイッチング素子は、その入力電極が接地電位以下になったことに応じて導通し、さらに、負電位の電圧を発生する負電位電圧発生手段と、大電流が流れる期間に相当する信号に応じて、その期間だけ負電位電圧発生手段から発生された負電位の電圧をスイッチング素子の入力電極に与えて応答時間を早くするための切換手段とが設けられる。したがって、低レベル電位のラインの電位を安定に維持することができる。
【０２２７】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、ワード線駆動手段の低レベル電位のラインを接地電位側または電位設定手段の出力側に切換えるための切換手段が設けられ、メモリセルアレイは複数ブロック単位で配置されていて、切換手段は、各ブロック単位でワード線が第１の論理から第２の論理に立上がる前に、接地電位側から電位設定手段の出力側に切換えるので、ワード線を高速に駆動することが可能になる。
【０２３２】
また、この発明に係るさらに他の半導体記憶装置では、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を設けたので、ディスターブリフレッシュに強くなり、メモリセルトランジスタのしきい値電圧を低く設定でき、信頼性の向上を図ることができ、昇圧電圧発生回路も不要にでき、トリプルウェル構造を不要にできる。また、メモリセルのデータの保持時間をテストするときに、ビット線とメモリセルとセンスアンプの低レベル電位のラインを接地電位に強制するための接地電位強制手段と、メモリセルのデータ保持時間をテストするときに、ワード線駆動手段の低レベル電位のラインを接地電位側から電位設定手段の出力側に切換えるための切換手段とを設けたので、テスト時のみメモリセルのディスターブリフレッシュ特性を悪化させることができ、テスト時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】従来例とこの発明の概念を対比して説明するための図である。
【図２】第１の発明の第１実施例を示す回路図である。
【図３】図２の動作を説明するためのタイムチャートである。
【図４】第１の発明の第２実施例を示す回路図である。
【図５】第２の発明の第１実施例を示す回路図である。
【図６】第２の発明の第２実施例を示す回路図である。
【図７】第２の発明の第３実施例を示す回路図である。
【図８】第２の発明の第４実施例を示す回路図である。
【図９】図８の動作を説明するためのタイムチャートである。
【図１０】第３の発明の第１実施例を示す回路図である。
【図１１】図１０に示した実施例の動作を説明するためのタイムチャートである。
【図１２】第３の発明の第２実施例を示す回路図である。
【図１３】図１２の動作を説明するためのタイムチャートである。
【図１４】第３の発明の第３実施例の動作を説明するためのタイムチャートである。
【図１５】第４の発明の第１実施例を示す回路図である。
【図１６】図１５のスイッチ回路の一例を示す図である。
【図１７】図１５の動作を説明するためのタイムチャートである。
【図１８】第４の発明の第２実施例を示すブロック図である。
【図１９】図１８に示したスイッチ回路の一例を示す回路図である。
【図２０】図１８の動作を説明するためのタイムチャートである。
【図２１】第４の発明の第３実施例の動作を説明するためのタイムチャートである。
【図２２】第５の発明の第１実施例を示す回路図である。
【図２３】第６の発明の第１実施例を示す回路図である。
【図２４】図２３の動作を説明するためのタイムチャートである。
【図２５】第６の発明の第２実施例を示す回路図である。
【図２６】第６の発明の第３実施例を示す回路図である。
【図２７】図２６の動作を説明するためのタイムチャートである。
【図２８】第６の発明の第４実施例を示す回路図である。
【図２９】第６の発明の第５実施例を示す回路図である。
【図３０】第６の発明の第６実施例を示す回路図である。
【図３１】第６の発明の第７実施例を示す回路図である。
【図３２】第６の発明の第８実施例を示す回路図である。
【図３３】図３２のカレントセンサを比較回路として用いた実施例を示す回路図である。
【図３４】カレントセンサの他の例を示す回路図である。
【図３５】カレントセンサのさらに他の例を示す回路図である。
【図３６】ヒステリシス特性を持たせたカレントセンサの回路図である。
【図３７】第６の発明をメモリセルのデータの保持時間をテストするテスト回路に適用した例を示すブロック図である。
【図３８】第６の発明を各メモリブロックごとに適用した一例を示す図である。
【図３９】第６の発明を各メモリブロックごとに適用した他の例を示す図である。
【図４０】第６の発明を各メモリブロックに適用したさらに他の例を示す図である。
【図４１】第６の発明を各メモリブロックに適用したその他の実施例を示す図である。
【図４２】第７の発明の第１実施例を示す回路図である。
【図４３】図４２に示した実施例の動作を説明するためのタイムチャートである。
【図４４】メモリセルのサブスレッショルド電流の流れる経路を説明するための図である。
【図４５】第７の発明の第１実施例の断面図である。
【図４６】行プリデコーダ出力Ｘｉ，ｊ，ｋの発生回路を示す図である。
【図４７】マスタロウデコード信号φｘｉの発生回路を示す図である。
【図４８】ワード線駆動信号発生回路を示す回路図である。
【図４９】コラムＳＦＵ／Ｌ信号発生回路を示す図である。
【図５０】ＣＳＬ信号を発生する回路図である。
【図５１】第７の発明の第２実施例を示す回路図である。
【図５２】図５１の実施例の動作を説明するためのタイムチャートである。
【図５３】第７の発明の第３実施例を示す回路図である。
【図５４】図５３に示した実施例の動作を説明するためのタイムチャートである。
【図５５】第７の発明の第４実施例を示す回路図である。
【図５６】図５５に示した実施例の動作を説明するためのタイムチャートである。
【図５７】第８の発明の原理を説明するための図である。
【図５８】第８の発明においてワード線のサブスレッショルドリーク電流を説明するための図である。
【図５９】第８の発明の第１実施例を示す回路図である。
【図６０】図５９に示した実施例におけるＩＣ動作電圧を示す図である。
【図６１】図５９に示した実施例における基準電圧の変化を示す図である。
【図６２】図５９に示した基準電圧を発生するための基準電圧発生回路の一例を示す電気回路図である。
【図６３】図６２に示した基準電圧発生回路の改良例を示す図である。
【図６４】図６２に示した基準電圧発生回路のさらに他の改良例を示す図である。
【図６５】図６４に示した基準電圧発生回路の動作を説明するための波形図である。
【図６６】基準電圧発生回路のさらに他の例を示す図である。
【図６７】基準電圧発生回路のさらにその他の例を示す回路図である。
【図６８】チップを使用していないときに、リフレッシュ動作を行なう場合に、消費電力の低減を行なうようにした実施例の回路図である。
【図６９】図６８の動作を説明するためのタイムチャートである。
【図７０】図６８の動作を説明するためのタイムチャートである。
【図７１】チップの非使用時に基板電位発生回路と昇圧電圧発生回路の動作を制御するようにした実施例を説明するための図である。
【図７２】基板電位発生回路の一例を示す図である。
【図７３】昇圧電圧発生回路の一例を示す図である。
【図７４】第８の発明を用いた場合のＬＳＩ内部での回路図である。
【図７５】第９の発明の一実施例を示す図である。
【図７６】図７５に示した基準電圧Ｖｒｅｆとゲート電圧Ｖｐを発生するための回路図である。
【図７７】図７６に示した抵抗をトランジスタに代えて構成した一例を示す図である。
【図７８】図７５に示した実施例の改良例を示す図である。
【図７９】第９の発明の他の実施例を示す回路図である。
【図８０】図７８に示した例の改良例を示す図である。
【図８１】図８０に示した例の改良例を示す図である。
【図８２】第１０の発明の第１の実施例を示す回路ブロック図である。
【図８３】図８２に示した実施例の動作を説明するためのタイムチャートである。
【図８４】第１０の発明の第２の実施例を示す回路ブロック図である。
【図８５】図８４に示した実施例の疑似ＧＮＤレベル発生回路を示す回路図である。
【図８６】第１０の発明の第３の実施例を示す回路ブロック図である。
【図８７】第１０の発明の第４の実施例を示す回路ブロック図である。
【図８８】図８７の実施例の動作を説明するためのタイムチャートである。
【図８９】第１０の発明の第５の実施例を示す回路ブロック図である。
【図９０】図８９に示した実施例の切換スイッチを示す回路図である。
【図９１】第１０の発明の第６の実施例を示す回路ブロック図である。
【図９２】図９１に示した実施例の要部拡大図である。
【図９３】センスアンプ活性化信号Ｓ０Ｎ１を出力する回路を示す回路ブロック図である。
【図９４】センスアンプ活性化信号Ｓ０Ｎ２を出力する回路を示す回路ブロック図である。
【図９５】図９２に示した例の改良例を示す図である。
【図９６】第１０の発明の第７の実施例を示す要部拡大図である。
【図９７】図９６に示した例の改良例を示す図である。
【図９８】第１０の発明の第８の実施例を示す回路ブロック図である。
【図９９】図９８に示した実施例の動作を説明するためのタイムチャートである。
【図１００】第１０の発明の第９の実施例を示す回路ブロック図である。
【図１０１】従来の半導体メモリセルアレイの回路図である。
【図１０２】図１０１に示したメモリセルアレイの動作を説明するためのタイムチャートである。
【符号の説明】
２，４，１３ センスアンプ、５ 内部回路、 ７ クランプ回路、 ８ 差動増幅回路、９ 負電位発生回路、１０ ワードドライバ、１１ ロウデコーダ、１２ スイッチ、１５ サスティン回路、１６ 発振器、１７ ポンピング回路、１８ 基準電圧発生回路、１９ 疑似ＧＮＤレベル発生回路、２０ 比較回路、２１ 抵抗、３０ 疑似ＧＮＤ線、３１，３２ カレントセンサ、４０，４１ 制御回路、５０ メモリブロック、６１ 行アドレスバッファ、６２ 行プリデコーダ、６３ サブデコーダ、６４ 行デコーダ。

Claims (10)

1. それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイ、
   前記メモリセルアレイから前記ビット線に読出された微小電位差を増幅するためのセンスアンプ、
   前記メモリセルアレイからのデータの読出および前記メモリセルアレイへのデータの書込を制御する制御手段、および
   前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を備え、
   前記電位設定手段は、
   そのしきい値電圧だけ前記低レベル電位のラインの電位を高めるための第１の半導体素子、
   前記第１の半導体素子に対して並列に接続され、大電流が流れる期間に相当する信号に応じて導通し、前記低レベル電位のラインの電位を放電するための第２の半導体素子、および
   前記低レベル電位のラインに断続的に電源電位を供給して、そのラインの電位を接地電位よりも高いレベルに補償するためのサスティン手段を含む、半導体記憶装置。
2. 前記サスティン手段は、
   断続的に発振する発振回路、および
   前記発振回路の発振出力に応じて、前記電源電圧を前記低レベル電位のラインに供給するためのポンピング回路を含む、請求項１に記載の半導体記憶装置。
3. それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイ、
   前記メモリセルアレイから前記ビット線に読出された微小電位差を増幅するためのセンスアンプ、
   前記メモリセルアレイからのデータの読出および前記メモリセルアレイへのデータの書込を制御する制御手段、および
   前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を備え、
   前記電位設定手段は、
   前記低レベル電位のラインの電位とほぼ等しい基準電圧を発生する基準電圧発生手段、
   前記基準電圧発生手段からの基準電圧と前記低レベル電位のラインの電位とを比較する比較手段、
   前記比較手段の比較出力に応じて、前記低レベル電位のラインの電位を前記接地電位側に放電するスイッチング手段、および
   前記スイッチング手段と前記低レベル電位のラインとの間に接続され、前記低レベル電位のラインの電位が前記接地電位よりも高い電位から低下するのを防止するレベル低下防止手段を含む、半導体記憶装置。
4. 前記レベル低下防止手段はダイオードを含む、請求項３に記載の半導体記憶装置。
5. 前記電位設定手段は、さらに、前記スイッチング手段および前記ダイオードの接続点と接地電位との間に接続され、電位変動を吸収するためのデカップリング用のコンデンサを含む、請求項４に記載の半導体記憶装置。
6. それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイ、
   前記メモリセルアレイから前記ビット線に読出された微小電位差を増幅するためのセンスアンプ、
   前記メモリセルアレイからのデータの読出および前記メモリセルアレイへのデータの書込を制御する制御手段、および
   前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段を備え、
   前記センスアンプは、その低レベルの電位のラインと接地電位間に接続され、そのしきい値電圧分だけ前記低レベル電位のラインの電位を高めるためのスイッチング素子を含み、
   前記スイッチング素子は、大電流が流れる期間に相当する信号に応じて導通し、
   前記スイッチング素子は、その入力電極が接地電位以下になったことに応じて導通し、
   さらに、負電位の電圧を発生する負電位電圧発生手段、および
   前記大電流が流れる期間に相当する信号に応じて、その期間だけ前記負電位電圧発生手段から発生された負電位の電圧を前記スイッチング素子の入力電極に与えて応答時間を速くするための切換手段を備える、半導体記憶装置。
7. 前記切換手段は、前記大電流が流れる期間に相当する期間の前半の期間において前記スイッチング素子の入力電極に接地電位を与え、後半の期間に前記負電位を前記スイッチング素子の入力電極に与えることを特徴とする、請求項６に記載の半導体記憶装置。
8. それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイ、
   前記メモリセルアレイから前記ビット線に読出された微小電位差を増幅するためのセンスアンプ、
   前記メモリセルアレイからのデータの読出および前記メモリセルアレイへのデータの書込を制御する制御手段、
   前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段、
   前記ワード線を駆動するためのワード線駆動手段、および
   前記ワード線駆動手段の低レベル電位のラインを接地電位側または前記電位設定手段の出力側に切換えるための切換手段を備え、
   前記メモリセルアレイは複数ブロック単位で配置されていて、
   前記切換手段は、前記各ブロック単位で前記ワード線が第１の論理から第２の論理に立上がる前に、前記接地電位側から前記電位設定手段の出力側に切換えることを特徴とする、半導体記憶装置。
9. 前記切換手段は、前記各ブロック内において、選択されたワード線が第１の論理から第２の論理に立上げられた後、選択されていないワード線を前記電位設定手段の出力側から前記接地電位側に切換えることを特徴とする、請求項８に記載の半導体記憶装置。
10. 半導体基板上にチップが形成された半導体記憶装置であって
    それぞれが複数のビット線のうちの１本と複数のワード線のうちの１本とに接続された複数のメモリセルを含むメモリセルアレイ、
    前記メモリセルアレイからビット線に読出された微小電位差を増幅するためのセンスアンプ、
    前記メモリセルアレイからのデータの読出およびメモリセルアレイへのデータの書込を制御する制御手段、
    前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位よりも高い電位に設定するための電位設定手段、
    前記メモリセルのデータの保持時間をテストするときに、前記ビット線と前記メモリセルと前記センスアンプの低レベル電位のラインを接地電位に強制するための接地電位強制手段、
    前記ワード線を駆動するためのワード線駆動手段、および
    前記メモリセルのデータ保持時間をテストするときに、前記ワード線駆動手段の低レベル電位のラインを接地電位側から前記電位設定手段の出力側に切換えるための切換手段を備える、半導体記憶装置。

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