JP4397062B2 - 電圧発生回路および半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、基準電圧に応答して負電圧を出力する電圧発生回路であって、特にトランジスタの動作信頼性と電圧応答制御性とを両立できる電圧発生回路の構成および上記電圧発生回路をワード線駆動用に使用する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、携帯型パソコンや携帯用情報端末機器などのバッテリ駆動の機器が広く使われるようになってきており、半導体メモリの低消費電力化すなわち低電圧動作化が要求されるようになっている。
【０００３】
一方、半導体メモリの大規模容量化に伴うトランジスタの微細加工化の進展によって、トランジスタサイズは減少する傾向にあるが、この点からトランジスタ動作の信頼性を確保するために低電圧動作化は必須の要求である。
【０００４】
このような背景のもと、トランジスタの動作電圧（Ｖｃｃ）としきい電圧（Ｖｔ）との関係が問題となってきている。一般にトランジスタの動作速度は、電源電圧としきい電圧との差、すなわちＶｄｄ−Ｖｔに反比例するため、低電圧動作化のもとで動作速度を確保するためにはしきい電圧Ｖｔを下げる必要がある。
【０００５】
しかし、しきい電圧Ｖｔの低下に応じて、カットオフ領域におけるサブスレッショルド電流が増加する。一般に汎用品として使用されるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）においては、データ保持時間が予めスペックとして規定されているため、この問題は、特にＤＲＡＭのメモリセルに使用されるトランジスタに関して影響が大きい。すなわち、リーク電流の増加はデータ保持時間の低下につながるため、しきい電圧（Ｖｔ）を動作電圧（Ｖｃｃ）の低下に応じて自由に低下させることは極めて困難である。
【０００６】
一方、メモリセルに“Ｈ”レベルのデータを十分に書込むためには、メモリセルトランジスタのゲートに接続されたワード線の選択状態（“Ｈ”レベル）に対応する最大ワード線電圧をＶｃｃ＋Ｖｔ以上に設定する必要があるため、微細加工されたトランジスタのゲート酸化膜信頼性を確保するには、しきい電圧（Ｖｔ）を低く抑える必要がある。
【０００７】
このように現在の半導体メモリの低電圧動作化要求の傾向のもとで、トランジスタのしきい電圧（Ｖｔ）の設定は、極めて困難なものとなっている。
【０００８】
この問題点を解消するために、T. Yamagata et al,“Low Voltage Circuit Design Techniques for Battery-Operated and/or Giga-Scale DRAM's ”, IEEE Journal of Solid-State Circuits, 1995, pp.1183-1188に示されるような負電圧ワード線構成が提案されている。（以下、従来の技術１という）
従来の技術１は、メモリセルトランジスタのしきい値を下げることによって、“Ｈ”レベルデータ書込時に必要な最大ワード線電圧（すなわち、メモリセルトランジスタのゲートに印加される電圧）を下げることによりトランジスタの信頼性を確保し、一方で、データ保持時にはワード線に負電圧を印加することによって、サブスレショルド電流を低減してリークを抑制し、十分なデータ保持時間を確保しようとするものである。
【０００９】
この構成を実現するためには、データ保持時にワード線に印加される負電圧の安定性が非常に重要である。リークの原因となるサブスレッショルド電流は、ゲート電圧が０．１Ｖ上昇すると約１０倍に増加するため、非常に精度よく負電圧を供給することのできる電圧発生回路がワード線駆動用に必要である。
【００１０】
このような目的に使用することができる精度のよい負電圧発生回路として、H. Tanaka et al,“A Precise On-Chip Voltage Generator for a Giga-Scale DRAM with a Negative Word-Line Scheme”, 1998 Symposium on VLSI Circuits Digest of Technical Papers, pp.94-95の構成が提案されている。（以下、従来の技術２という）
図９は、従来の技術２の電圧発生回路５００の全体構成を示す概略ブロック図である。
【００１１】
図９を参照して、電圧発生回路５００は、配線５３２に負電圧Ｖｂｂを出力するチャージポンプレギュレータ５３０と、基準電圧Ｖｒｎと出力電圧Ｖｎｎとを比較し、両者の誤差を増幅して出力する差動アンプ５１０と、差動アンプ５１０の出力に応答して配線５３２から出力電圧Ｖｎｎを伝達する配線５３３へ供給される電荷量を制御するＮチャネルトランジスタ５２０とを備える。
【００１２】
電圧発生回路５００は、半導体記憶装置に適用されるものであり、半導体基板のバックバイアス用電圧として使用されるＶｂｂは−１．０Ｖに設定される。一方、出力電圧Ｖｎｎは−０．７５Ｖに制御され、メモリセルのデータ保持時におけるワード線の駆動用に使用される。
【００１３】
チャージポンプレギュレータ５３０の構成としては、たとえば「超ＬＳＩメモリ（伊藤清男著，培風館）pp.241-242」に回路構成例が示されている。図１０は、チャージポンプレギュレータ５３０の回路構成例を示す回路図である。
【００１４】
図１０を参照して、チャージポンプレギュレータ５３０は、自励発振器５４０と、チャージポンプ回路５５０とを含む。自励発振器５４０は、“Ｈ”レベル（Ｖｃｃ）と“Ｌ”レベル（ＧＮＤ）の２状態を有する周波数ｆのパルス信号を発生する。
【００１５】
チャージポンプ回路５５０は、出力ノードＮｅおよび中間ノードＮｄと、自励発振器５４０の出力を受け中間ノードＮｄに接続されるチャージキャパシタＣ１と、中間ノードＮｄと接地配線との間に接続される整流用トランジスタＱ１と、中間ノードＮｄと出力ノードＮｅとの間に接続される整流用トランジスタＱ２とを含む。中間ノードＮｄと接地配線との間には寄生容量Ｃ２（Ｃ１＞＞Ｃ２）が存在する。
【００１６】
出力ノードＮｅに生じる電圧Ｖｂｂは、基板（基板容量Ｃｓｕｂ）に対してバックバイアス電圧として与えられる。消費される基板電流は、基板容量Ｃｓｕｂに並列に接続される電流源（Ｉｂｂ）によって表わすことができる。
【００１７】
チャージポンプ回路５５０においては、キャパシタＣ１にパルス状の電圧（振幅Ｖｃｃ）が周期的に印加されるとともに、中間ノードＮｄの電位に応じて整流用トランジスタＱ１もしくはＱ２が導通することによって、出力ノードＮｅに現れる出力電圧Ｖｂｂが最大負電圧Ｖｎｍｉｎ＝−Ｖｃｃ＋Ｖｔ１＋Ｖｔ２（Ｖｔ１：トランジスタＱ１のしきい電圧，Ｖｔ２：トランジスタＱ２のしきい電圧）に達するまで、チャージキャパシタＣ１に蓄えられた電子が負荷（基板容量Ｃｓｕｂ）に対して供給される。
【００１８】
逆に、バックバイアス電圧Ｖｂｂが外部から印加される場合においては、チャージポンプレギュレータ５３０の電流供給能力は、上記最大負電圧Ｖｎｍｉｎと出力電圧Ｖｂｂとの差にあたるΔＶと、チャージキャパシタの容量Ｃ１と、自励発振器の周波数ｆとの積、すなわちＣ１・ΔＶ・ｆと表すことができる。
【００１９】
また、チャージポンプ回路５５０に含まれるトランジスタＱ１，Ｑ２のボディ領域は出力ノードＮｅと接続されており、トランジスタＱ１，Ｑ２も出力電圧Ｖｂｂによってバックバイアスされる。これにより、トランジスタＱ１のゲート酸化膜には、最大でＶｃｃ−Ｖｂｂの電圧が印加される。
【００２０】
電圧発生回路５００は、チャージポンプレギュレータ５３０の出力ノードの電圧Ｖｂｂと電源電圧Ｖｃｃとによって差動アンプ５１０を駆動し、差動アンプ５１０の出力に基づいてトランジスタ５２０に形成される電流経路の電流量を制御することによって、配線５３３に必要な電荷を供給することにより、出力電圧Ｖｎｎを基準電圧Ｖｒｎに保つものであり、特にＶｂｂの電圧変動が生じた場合においても、その変動の影響が出力電圧Ｖｎｎに伝達されにくいことを特徴とする電圧発生回路である。
【００２１】
【発明が解決しようとする課題】
しかしながら、従来の技術の電圧発生回路５００においては、出力電圧Ｖｎｎを制御するための電荷の供給は、Ｎ型トランジスタ５２０を介して行なわれるので、トランジスタ５２０にかかるソース・ドレイン間電圧Ｖｄｓが小さい場合には、トランジスタの電荷供給能力は非常に低いものとなる。従来技術２においては、出力電圧Ｖｎｎ＝−０．７５Ｖ，基板電圧Ｖｂｂ＝−１．０ＶであるためＶｄｓ＝０．２５Ｖと非常に小さく、出力電圧Ｖｎｎの応答性を十分確保することが困難である。
【００２２】
一方、出力電圧Ｖｎｎの応答性を向上させるために、チャージポンプレギュレータ５３０の出力電圧Ｖｂｂを下げることにより、トランジスタ５２０のソース・ドレイン間電圧を確保しようとすると、図１０に示したトランジスタＱ１のゲート酸化膜に印加される電圧の最大値が増大するため、チャージポンプ回路を構成するトランジスタのサイズとの関係でトランジスタの信頼性を損なうこととなる。
【００２３】
また、チャージポンプ回路５５０の電荷供給能力は、上述したように最大負電圧Ｖｎｍａｘと出力電圧Ｖｂｂとの関係等に依存して決定されるが、ワード線での消費電流がチャージポンプ回路５５０の供給能力を上回る場合には、結局電圧ＶｎｎおよびＶｂｂが両方とも正方向に変動する結果となる。
【００２４】
図１１は、ワード線の動作に伴う電圧ＶｎｎとＶｂｂとの変動を説明するための概略図である。
【００２５】
図１１を参照して、ワード線が動作して大きな電流が消費された場合には、Ｖｂｂを供給する配線５３２から大量の電荷の供給が行なわれる。この場合において、従来の技術２では、本来基板のバックバイアス用に電荷供給を行っているチャージポンプレギュレータ５３０が、データ保持時におけるワード線駆動に必要な電流をさらに供給する構成となっているため、全体として正方向への電圧変動が生じる危険性が大きい。
【００２６】
この発明の目的は、上述したような問題点を解決することであって、低電圧動作化の前提で設計されたトランジスタを用いて、トランジスタの信頼性を確保するとともに、十分な制御応答性を有する負電圧を発生することができる電圧発生回路の構成を提供することである。
【００２７】
この発明の他の目的は、上述の電圧発生回路から出力された制御応答性のよい負電圧をデータ保持時のワード線駆動に使用することにより、データ保持特性が改善された半導体記憶装置の構成を提供することである。
【００２８】
【課題を解決するための手段】
請求項１記載の電圧発生回路は、基準電圧に応答して負の出力電圧を発生する電圧発生回路であって、第１の電圧と第１の電圧より低い第２の電圧とを受けて、第１の負電圧を出力する第１の電圧生成回路と、第１の負電圧と、第１の負電圧より高く第１の電圧より低い第３の電圧とを受けて、第１の負電圧よりも低い第２の負電圧を出力する第２の電圧生成回路と、第２の負電圧と、第２の負電圧より高く第１の電圧より低い第４の電圧とを受けて、第２の負電圧よりも高い出力電圧を発生する電圧変換回路とを備える。
【００３０】
請求項２記載の電圧発生回路は、請求項１記載の半導体記憶装置であって、電圧変換回路は、第４の電圧を供給する第１の電源配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第１の電源配線および第２の電源配線から電流の供給を受けて、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、第２の電源配線と出力配線との間に誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む。
【００３１】
請求項３記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、接地電圧を供給する接地配線と、接地配線と出力配線との間に接続される電圧
平滑手段とをさらに含む。
【００３２】
請求項４記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、第１の電源配線と出力配線との間に接続される電圧平滑手段とをさらに含む。
【００３３】
請求項５記載の電圧発生回路は、請求項１記載の半導体記憶装置であって、電圧変換回路は、接地電圧を供給する接地配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第接地配線および第２の電源配線から電流の供給を受けて、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、第２の電源配線と出力配線との間に誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む。
【００３４】
請求項６記載の電圧発生回路は、請求項５記載の電圧発生回路であって、電圧変換回路は、接地配線と出力配線との間に接続される電圧平滑手段とをさらに含む。
【００３５】
請求項７記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、第１の電源配線と誤差増幅手段との間に接続され、制御信号に応じて誤差増幅手段に供給する電流量を制御する電流調整手段とをさらに含む。
【００３６】
請求項８記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変
換回路は、第２の電源配線と誤差増幅手段との間に接続され、制御信号に応じて誤差増幅手段に供給する電流量を制御する電流調整手段とをさらに含む。
【００３７】
請求項９記載の電圧発生回路は、請求項７または８記載の電圧発生回路であって、制御信号は、出力電圧の供給を受ける負荷の動作モードに応じて設定される。
【００３８】
請求項１０記載の電圧発生回路は、請求項２〜５のいずれか１項記載の電圧発生回路であって、電圧変換回路は、誤差信号をデジタル信号に変換する信号変換手段をさらに含み、電流供給手段は、信号変換手段の出力の状態に応じて、第２の電源配線と出力配線との間を導通あるいは遮断する。
【００３９】
請求項１１記載の電圧発生回路は、請求項１０記載の電圧発生回路であって、信号変換手段は、誤差信号を入力とする第１のインバータと、第１のインバータの出力を反転する第２のインバータとを有する。
【００４０】
請求項１２記載の半導体記憶装置は、アドレス信号に応じて記憶データの授受を行なう半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、メモリセルの各行ごとに設けられるワード線と、アドレス信号に応じてワード線を選択的に活性化する行選択手段と、ワード線の非活性状態に対応する負電圧である基準電圧に基づいて、ワード線の非活性化に用いられる出力電圧を発生する電圧発生回路を備え、電圧発生回路は、第１の電圧と第１の電圧より低い第２の電圧とを受けて、半導体記憶装置に含まれるＭＯＳトランジスタのバックバイアスに使用され、第１の電圧との差が所定値以下である第１の負電圧を発生する第１の電圧生成回路と、第１の負電圧と、第１の負電圧より高く第１の電圧より低い第３の電圧とを受けて、第１の負電圧よりも低い第２の負電圧を発生する第２の電圧生成回路と、第２の負電圧と、第２の負電圧より高く第１の電圧より低い第４の電圧とを受けて、第１の負電圧よりも高い出力電圧を発生する電圧変換回路とを含む。
【００４２】
請求項１３記載の半導体記憶装置は、請求項１２記載の半導体記憶装置であって、電圧変換回路は、第４の電圧を供給する第１の電源配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第１の電源配線および第２の電源配線から電圧を供給され、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、電流を第１の電源配線と出力配線との間に誤差信号に応答する電流値の電流経路を形成する電流供給手段とを含む。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態１の電圧発生回路１００の全体構成を示す概略ブロック図である。
【００４５】
図１を参照して、電圧発生回路１００は、Ｅｘｔ．Ｖｃｃ（＋２．５Ｖ）を供給する配線７５と接地電圧を供給する配線７４とによって電源電圧の供給を受けて負電圧Ｖｂｂ１（−１．０Ｖ）を出力するチャージポンプレギュレータ１０と、Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）を供給する配線７１と負電圧Ｖｂｂ１を供給する配線７６とから電源電圧の供給を受けて負電圧Ｖｂｂ２（−１．５Ｖ）を出力するチャージポンプレギュレータ２０と、配線７１および負電圧Ｖｂｂ２を供給する配線７２から電源電圧の供給を受けて負電圧Ｖｎｎ（−０．７５Ｖ）を出力する電圧変換回路３０とを備える。
【００４６】
なお、各電源電圧および出力電圧に対しては、従来の技術と比較するために具体的な数値を与えているが、本願発明においてこれらの電圧は例示した電圧値に限定されるものではない。
【００４７】
電圧発生回路１００は、さらに、負電圧Ｖｂｂ１およびＶｂｂ２を安定化させるためのキャパシタＣａ，Ｃｂを備える。
【００４８】
電圧発生回路１００においては、従来の技術の電圧発生回路５００と比較して、出力電圧Ｖｎｎを発生する電圧変換回路３０を負電圧Ｖｂｂ１よりもさらに深い負の電圧であるＶｂｂ２によって駆動している点および、負電圧Ｖｂｂ２を発生させるためにチャージポンプレギュレータ２０を独立して新たに設けている点が特徴である。
【００４９】
内容については後ほど詳しく説明するが、電圧変換回路３０を、負電圧Ｖｂｂ１よりもさらに深い負電圧Ｖｂｂ２で駆動することによって、出力電圧Ｖｎｎの電圧制御応答性を向上させることができる。
【００５０】
チャージポンプレギュレータ１０に対応して、配線７６の電位を検出するレベル検出回路１１が設けられる。レベル検出回路１１は、配線７６の電圧を検出し、配線７６の電圧が一定値より上昇した場合にチャージポンプレギュレータ１０を駆動する。チャージポンプレギュレータ１０は、レベル検出回路１１の指令に応じて動作し、配線７６に電荷を供給することにより配線７６の電位をＶｂｂ１に維持する。
【００５１】
チャージポンプレギュレータ１０の具体的な回路構成については、図１０に示したチャージポンプレギュレータ５３０と同様であるので説明は繰返さない。
【００５２】
チャージポンプレギュレータ１０においては、電源電圧と出力電圧との差すなわち、Ｅｘｔ．Ｖｃｃ（＋２．５Ｖ）とＶｂｂ１（−１．０Ｖ）との差が所定値（本実施の形態においては３．５Ｖ）を超えないように設定される。
【００５３】
この所定値は、チャージポンプレギュレータ１０に含まれるトランジスタ（図１０におけるトランジスタＱ１）のサイズ、すなわちゲート酸化膜の厚さに応じて、トランジスタの動作信頼性が確保できるように定められる。
【００５４】
チャージポンプレギュレータ２０に対しても、同様にレベル検出回路２１が設けられる。電源電圧と出力電圧すなわち、Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）とＶｂｂ２（−１．５Ｖ）との差については、チャージポンプレギュレータ１０と同一の目的および方法によって設定される。
【００５５】
レベル検出回路１１，２１は、監視する配線の電位低下に応じて導通するトランジスタによってトリガ信号を生成し、チャージポンプレギュレータ１０もしくは２０を駆動するものであるが、これらのトランジスタのサイズは、監視する配線に要求される電圧制御応答性に応じて適宜決定すればよい。
【００５６】
すなわち、高い電圧制御性が要求される配線の電圧を監視するレベル検出回路においては、サイズ（Ｌ／Ｗ，ただしＬ：トランジスタ長，Ｗ：トランジスタ幅）の大きなトランジスタを使用して応答速度を重視した設計とすればよく、反対に電圧制御応答性がそれほど必要とされない配線を監視するレベル検出回路においては、サイズの小さいトランジスタを採用し消費電力の低減に重点を置けばよい。
【００５７】
図２は、電圧発生回路１００のうち電圧変換回路３０の詳細な構成を示す回路図である。
【００５８】
図２を参照して、電圧変換回路３０は、基準電圧発生回路（図示せず）から与えられる基準電圧Ｖｒｎ（−０．７５Ｖ）と出力電圧Ｖｎｎとの差を増幅して出力する差動増幅器５０と、負電圧Ｖｂｂ２を供給する配線７２から出力電圧Ｖｎｎを伝達する配線７３に供給される電流量を差動増幅器５０の出力に応答して制御する電流供給トランジスタ７０と、差動増幅器５０を駆動する電流量を調整する電流調整回路６０と、出力電圧の変動を低減するために設けられる安定化容量Ｃｄとを含む。
【００５９】
差動増幅器５０は、配線７１および配線７２から電圧Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）およびＶｂｂ２（−１．５Ｖ）を受けて動作する。電流調整回路６０は、配線７１と差動増幅器５０との間に接続され、外部からの制御信号／ＡＣＴおよびＢＩＡＳに応じて差動増幅器５０を駆動する電流量を制御する。
【００６０】
差動増幅器５０は、出力ノードＮａおよび中間ノードＮｂと、ゲートに基準電圧Ｖｒｎを受け出力ノードＮａと電流調整回路６０との間に接続されるＰ型トランジスタ５１と、出力電圧Ｖｎｎをゲートに受けて中間ノードＮｂと電流調整回路６０との間に接続されるＰ型トランジスタ５２と、中間ノードＮｂに接続されたゲートを有し出力ノードＮａと配線７２と接続するＮ型トランジスタ５３と、中間ノードＮｂに接続されたゲートを有し中間ノードＮｂと配線７２とを接続するＮ型トランジスタ５４とを有する。
【００６１】
差動増幅器５０においては、Ｐ型トランジスタ５１と５２とのゲート電圧の差、すなわち基準電圧Ｖｒｎと出力電圧Ｖｎｎとの差に応答してＮ型トランジスタ５３にソース・ドレイン間電圧が生じることにより、両電圧の差を増幅した電圧が出力ノードＮａに得られる。
【００６２】
出力ノードＮａは電流供給トランジスタ７０のゲートに接続され、出力電圧Ｖｎｎが基準電圧Ｖｒｎに対して上昇した場合には、電流供給トランジスタ７０のゲート電圧に応じた電荷が、配線７２から配線７３に供給される。
【００６３】
安定化容量Ｃｄは、出力電圧Ｖｎｎのリップル成分を減少させるために配線７３と接地配線７４との間に設けられる。
【００６４】
電流調整回路６０は、配線７１と差動増幅器５０との間に接続されたＰ型トランジスタ６１および６２を有する。Ｐ型トランジスタのゲートには外部から与えられた制御信号／ＡＣＴが与えられ、Ｐ型トランジスタ６２のゲートに同様に制御信号ＢＩＡＳが与えられる。ここで、信号／ＡＣＴは、出力電圧Ｖｎｎが供給される負荷が多くの電流を消費する場合（アクティブ時）において、差動増幅器５０に十分な電流を供給して差動増幅器の応答速度を確保するために活性化される信号である。Ｐ型トランジスタ６１には、十分な電流駆動能力が必要であるため、サイズの大きなトランジスタや、サイズの小さい複数のトランジスタを並列接続したものを用いる。
【００６５】
一方、負荷において電流がそれほど必要とされない場合（スタンバイ時）においては、Ｐ型トランジスタ６１は遮断され、Ｐ型トランジスタ６２によって微小な電流を差動増幅器５０に供給するために、Ｐ型トランジスタ６２を線形領域で導通させるような中間電圧の信号ＢＩＡＳが与えられる。
【００６６】
このように、差動増幅器５０の駆動電源としてより深い負の電圧Ｖｂｂ２を使用することにより、差動増幅器５０の応答速度を向上させるとともに、電流供給トランジスタ７０のソース・ドレイン間電圧Ｖｄｓを増加させることができ、出力電圧Ｖｎｎの制御応答性を向上させることができる。また、電流調整回路６０の効果によって、アクティブ時の電圧応答性を確保しつつスタンバイ時の電力消費を抑えることができ、回路全体の低消費電力化が図られる。
【００６７】
図３は、電圧発生回路１００における出力電圧Ｖｎｎ，Ｖｂｂ１，Ｖｂｂ２の変動を説明するための概念図である。
【００６８】
図３を参照して、電圧変換回路３０の駆動電源として発生させたより深い負の電圧Ｖｂｂ２は、出力電圧Ｖｎｎと十分な電圧差を有しているため、負電圧Ｖｂｂ２の変動が出力電圧Ｖｎｎへ与える悪影響を低減することができる。また、電圧Ｖｂｂ１を供給する配線と出力電圧Ｖｎｎを伝達する配線とは独立に設けられているので、従来の技術２と比較してチャージポンプレギュレータ１０の供給能力にも余裕が生じるうえ、出力電圧Ｖｂｂ１の変動が出力電圧Ｖｎｎの安定性に直接影響を及ぼすことがない。このように、電圧発生回路１００においては、チャージポンプレギュレータと電圧変換回路との出力電圧同士間の干渉の影響が低減されており、負電圧をより安定的に供給することが可能となる。
【００６９】
また、電圧変換回路３０においては、電源電圧および出力電圧の間での最大電圧差（本実施例においてはＩｎｔ．Ｖｃｃ（＋２．０Ｖ）とＶｂｂ２（−１．５Ｖ）との差）をチャージポンプレギュレータ１０，２０と同様の所定値（本実施の形態においては３．５Ｖ）を超えないように設定することにより、回路素子の保護をより十分に図ることができる。
【００７０】
［実施の形態１の応用例］
本発明の実施の形態１の応用例として、実施の形態１の電圧発生回路１００によって発生された電圧をワード線の駆動に使用する半導体記憶装置の構成について説明する。
【００７１】
図４は、本発明の実施の形態１の応用例の半導体記憶装置２００の全体構成を示す概略ブロック図である。
【００７２】
図４を参照して、半導体記憶装置２００は、行アドレスストローブ信号／ＲＡＳ，列アドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ等の制御信号を受ける制御信号入力端子２０２と、アドレス信号Ａ０〜Ａｉを入力するアドレス入力端子２０４と、データの入出力を行なう入出力端子２０６と、電源電圧Ｖｃｃを入力するＶｃｃ端子２０７と、接地電圧Ｖｓｓを入力するＶｓｓ端子２０８とを備える。
【００７３】
半導体記憶装置２００はさらに、制御信号に応じて半導体記憶装置全体の動作を制御するコントロール回路２１２と、コントロール回路２１２の指示に応じてアドレス入力端子２０４から外部アドレス信号を受けて内部アドレス信号を発生するアドレスバッファ２１４と、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ４００とを備える。メモリセルＭＣは、データを保持するためのキャパシタと、各行に対応するワード線に接続されたゲートを有するアクセストランジスタとによって構成される。
【００７４】
メモリセルアレイ４００においては、メモリセルの各行に対してワード線ＷＬが設けられ、メモリセルの各行に対してビット線ＢＬが設けられる。アドレスバッファ２１４から発生される内部アドレス信号に基づいて、行デコーダ２２０および列レコーダ２２２によってメモリセルの行および列が選択される。行デコーダ２２０の出力に応じて、ワード線ドライブ回路３００によって対応するワード線ＷＬが選択的に活性化される。
【００７５】
ワード線ドライブ回路３００は、電圧発生回路１００から電圧Ｖｎｎを、電圧発生回路３１０から電圧Ｖｂｂを受けてワード線を活性化あるいは非活性化する。データ読出時においては、ワード線ＷＬは電圧Ｖｂｂを印加されて活性状態とされ、データ保持時においては、ワード線ＷＬは電圧Ｖｎｎを印加されて活非活性状態とされる。
【００７６】
列デコーダ２２２の出力に基づいてセンスアンプ−Ｉ／Ｏゲート４１０が制御され、入出力回路２１６を介して入出力端子２０６とメモリセルＭＣとの間で記憶データの授受が行なわれる。
【００７７】
半導体記憶装置２００においては、従来の技術で説明した負電圧ワード線構成を採用しており、メモリセルのデータ保持時に対応するワード線ＷＬの非活性状態においては、ワード線に負電圧Ｖｎｎが印加される。
【００７８】
この負電圧Ｖｎｎを実施の形態１において説明した回路構成を有する電圧発生回路１００によって出力することにより、安定した負電圧をワード線に供給することができ、メモリセルトランジスタのサブスレッショルド電流の抑制によるデータ保持特性の向上を図ることができる。
【００７９】
また、電圧発生回路１００において生成された負電圧Ｖｂｂ１を、半導体記憶装置２００全体においてトランジスタの基板バイアス電圧として使用する場合には、ワード線の駆動による出力電圧Ｖｎｎの変動と基板バイアス電圧Ｖｂｂ１の変動とが互いに悪影響を与えにくい構成となっているため、半導体記憶装置全体として安定した負電圧の供給を行なうことができる。
【００８０】
［実施の形態２］
以下においては、電圧発生回路１００のうち出力電圧Ｖｎｎを発生する電圧変換回路３０のバリエーションについて説明する。
【００８１】
図５は、本発明の実施の形態２の負電圧発生回路の電圧変換回路３１の全体構成を示す回路図である。
図５を参照して、実施の形態２の電圧変換回路３１は、実施の形態１の電圧変換回路３０と比較して、差動増幅器５０を駆動する電源電圧の一方（高電圧側）が、Ｉｎｔ．Ｖｃｃから接地電圧に変更されている点が異なる。その他の回路構成および動作については、電圧変換回路３０と同様であるので説明は繰返さない。
【００８２】
電圧変換回路３１において出力電圧Ｖｎｎと基準電圧Ｖｒｎとの変化を増幅する差動増幅器５０を高利得で動作させるためには、出力電圧Ｖｎｎおよび基準電圧Ｖｒｎをそれぞれゲートに受けるＰ型トランジスタ５１および５２において、ゲート・ソース間電圧Ｖｇｓの変化に対するソース・ドレイン電流Ｉｄｓの変化の割合を大きくとるために、Ｐ型トランジスタ５１および５２を飽和領域で動作させる必要がある。このためには、Ｐ型トランジスタ５１および５２において、Ｖｄｓ＞Ｖｇｓ−Ｖｔ（Ｖｔ：しきい電圧）の関係が成立することが必要である。一方、トランジスタを流れる電流はゲート・ソース間電圧Ｖｇｓに依存するので、差動増幅器５０を駆動する負の電圧Ｖｂｂ２（低電圧側）がより深い負の電圧であったり、Ｐ型トランジスタ５１および５２のしきい電圧Ｖｔが小さい場合には、差動増幅器５０を駆動する電源の一方（高電圧側）を接地電圧としても、Ｐ型トランジスタ５１および５２を飽和領域で動作させることができ、同時にトランジスタの消費電流を小さくすることができる。
【００８３】
以上述べたように、差動増幅器５０の駆動電圧の値もしくはＰ型トランジスタ５１，５２のしきい値によっては、電圧変換回路３１の構成をとることにより、さらに消費電力を抑制することが可能となる。
【００８４】
［実施の形態３］
図６は、実施の形態３の電圧発生回路のうちの電圧変換回路３２の全体構成を示す回路図である。
【００８５】
図６を参照して、電圧変換回路３２は、実施の形態１の電圧変換回路３０と比較して、安定化容量Ｃｄを出力電圧Ｖｎｎを伝達する配線７３と電源電圧Ｉｎｔ．Ｖｃｃを供給する配線７１との間に設けている点が異なる。
【００８６】
その他の構成については実施の形態１の電圧変換回路３０と同様であるので説明は繰返さない。
【００８７】
接地電圧と電源電圧Ｉｎｔ．Ｖｃｃとを比較すると、一般的には、接地電圧の方が電圧変動が小さい。そこで、実施の形態１においては安定化容量Ｃｄを配線７３と接地配線７４との間に接続していたものである。
【００８８】
しかし、出力電圧Ｖｎｎを半導体記憶装置においてデータ保持時のワード線駆動に用いるような場合においては、出力電圧Ｖｎｎが正方向に変動することをより厳密に防止する必要がある。
【００８９】
このような観点からそれぞれの電源電圧の特性を考慮すると、接地電圧は電流が流入する側であるために正方向への電圧変動が起こり易いのに対して、電源電圧Ｉｎｔ．Ｖｃｃは電流を供給する側であるから、負方向への電圧変動が起こりやすい一方で、正方向への電圧変動が発生することは考えにくい。
【００９０】
そこで、電源電圧Ｉｎｔ．Ｖｃｃを発生するＶＤＣ（Voltage Down Converter）のレイアウト等に余裕があってＶＤＣを構成するトランジスタの大型化や出力安定化用キャパシタの大容量化が可能であり、電源電圧Ｉｎｔ．Ｖｃｃの安定度を十分確保できる場合においては、安定化容量Ｃｄを配線７３と配線７１との間に接続することによって、出力電圧Ｖｎｎの正方向への電圧変動をより低減することができる。
【００９１】
電圧変換回路３２を上記の構成とすることにより、実施の形態３の電圧発生回路は、正方向への電圧変動の危険性がより少ない負の出力電圧を供給することができる。
【００９２】
［実施の形態４］
図７は本発明の実施の形態４の電圧発生回路のうち電圧変換回路３３の全体構成を示す回路図である。
【００９３】
図７を参照して、電圧変換回路３３は、実施の形態１の電圧変換回路３０と比較して、電流調整回路６５を電源電圧Ｉｎｔ．Ｖｃｃを供給する配線７１側ではなく、Ｖｂｂ２を供給する配線７２側に設けている点が異なる。
【００９４】
その他の構成については実施の形態１の電圧変換回路３０と同様であるので説明は繰返さない。
【００９５】
また、電圧変換回路３３中のＮ型トランジスタ５３，５４，６６，６７，７０は、負電圧Ｖｂｂ２によってバックバイアスされる。
電流調整回路６０を配線７１側に設けた実施の形態１の電圧変換回路３０の構成においては、差動増幅器５０への駆動電流の供給にあたって、電流調整回路６０を構成するＰ型トランジスタ６１および６２そのものに存在する抵抗成分およびソース・ドレイン間に生じる電位差の影響で、差動増幅器５０を構成するＰ型トランジスタ５１および５２の応答性が悪化する可能性がある。
【００９６】
そこで、実施の形態４においては、電流調整回路６５を、Ｎ型トランジスタ６６および６７で構成し、かつ、低電位Ｖｂｂ２側に挿入している。これにより、差動増幅器５０を構成するＰ型トランジスタ５１および５２は配線７１を流れる電流によって直接駆動されるため、出力電圧Ｖｎｎの変動に対する制御応答性をより向上することができる。
【００９７】
なお、実施の形態４に示した電流調整回路６５の構成および配置は、実施の形態２および３と組合せて適用することももちろん可能である。
【００９８】
［実施の形態５］
図８は、本発明の実施の形態５の電圧発生回路のうち電圧変換回路３４の構成を示す回路図である。
【００９９】
図８を参照して、電圧変換回路３４においては、実施の形態４の電圧変換回路３３と比較して、差動増幅器５０の出力ノードＮａと電流供給トランジスタ７０のゲートとの間に信号変換回路８０をさらに備える点が異なる。
【０１００】
その他の構成については実施の形態４の電圧変換回路３３と同様であるので説明は繰返さない。
【０１０１】
信号変換回路８０は、互いに直列に接続され負電圧Ｖｂｂ２によって駆動される２つのインバータ８１および８２を含む。また、電圧変換回路３４中のＮ型トランジスタは、負電圧Ｖｂｂ２によってバックバイアスされる。
【０１０２】
信号変換回路８０は、差動増幅器５０の出力をデジタル信号に変換して電流供給トランジスタ７０のゲートに与える。
【０１０３】
このような構成として差動増幅器５０の出力をバッファで増幅されたディジタル信号とすることにより、電流供給トランジスタ７０の動作時に、ゲート電圧を完全に負電圧Ｖｂｂ２まで下げることができるため、電流供給トランジスタ７０の電流駆動能力を大きくとることができる。
【０１０４】
また、同一の電流駆動能力を得るために必要な電流供給トランジスタ７０のサイズを小さくすることができるため、レイアウト面積を縮小することについても効果がある。
【０１０５】
なお、実施の形態５で示した構成は、実施の形態１〜３に対しても全く同様に組合せて適用することができ、同様の効果を得ることができる。
【０１０６】
また、実施の形態２から５に示した構成の電圧発生回路を、実施の形態１の応用例と同様に半導体記憶装置に適用することももちろん可能である。
【０１０７】
さらに、実施の形態１〜５においては、チャージポンプレギュレータを２個設けることよって２段階に発生させた負電圧によって最終段の電圧変換回路を駆動する構成について説明したが、本発明の適用はこのような構成に限定されるものではない。すなわち、チャージポンプレギュレータをさらに設け、各チャージポンプレギュレータにおける入力電圧と出力電圧との関係をトランジスタのゲート酸化膜の耐圧強度に応じて定めた上でさらに段階的に発生させた負電圧を用いて、最終段の電圧変換回路を駆動する構成とすることも可能である。
【０１０８】
【発明の効果】
請求項１，２記載の電圧発生回路は、それぞれの電圧変換回路において入力と出力との電圧差を所定値以下に設定し、段階的に負電圧を発生させて出力電圧を得ているので、トランジスタの信頼性を確保しつつ、出力電圧の制御応答性を向上させることができる。
【０１０９】
請求項３記載の電圧発生回路は、接地配線との間に電圧平滑手段をさらに備えているので、請求項２記載の電圧発生回路が奏する効果に加えて、出力電圧をより安定的に供給することができる。
【０１１０】
請求項４記載の電圧発生回路は、正電圧を供給する電源配線と出力電圧を伝達する配線との間に電圧平滑手段を備えているので、請求項２記載の電圧発生回路が奏する効果に加えて、正方向への電圧変動の危険性がより少ない負の電圧を供給することができる。
【０１１１】
請求項５記載の電圧発生回路は、差動増幅手段の電源電圧の一方を接地電圧としているので、請求項１記載の電圧発生回路が奏する効果に加えて、消費電力を低減することが可能である。
【０１１２】
請求項６記載の電圧発生回路は、電圧平滑手段をさらに備えているので、請求項５記載の電圧発生回路が奏する効果に加えて、出力電圧をより安定的に供給することができる。
【０１１３】
請求項７，９記載の電圧発生回路は、差動増幅手段を駆動する電流値を負荷の動作モードに応じて調整する電流調整手段をさらに含むので、請求項２記載の電圧発生回路が奏する効果に加えて、消費電力を低減することが可能である。
【０１１４】
請求項８，９記載の電圧発生回路は、電流調整手段を差動増幅手段と接地配線との間に含むので、請求項２記載の電圧発生回路が奏する効果に加えて、出力電圧の制御応答性をさらに改善することができる。
【０１１５】
請求項１０，１１記載の電圧発生回路は、デジタル信号に変換された差動増幅手段の出力に基づいて電流供給トランジスタによる電流の供給量を制御することによって出力電圧を制御するため、同一の電流駆動能力を得るために必要な電流供給トランジスタのレイアウト面積を縮小することができる。
【０１１６】
請求項１２，１３記載の半導体記憶装置は、安定した負電圧を供給できる電圧発生回路によってメモリセルのデータ保持時におけるワード線の駆動を行なうので、メモリセルトランジスタのリーク電流を低減しデータ保持特性を改善することができる。
【０１１７】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の電圧発生回路１００の全体構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１の電圧変換回路３０の全体構成を示す回路図である。
【図３】 電圧発生回路１００における出力電圧の変動を説明するための概念図である。
【図４】 本発明の実施の形態１の応用例である半導体記憶装置２００の全体構成を示す概略ブロック図である。
【図５】 本発明の実施の形態２の電圧発生回路のうち電圧変換回路３１の全体構成を示す回路図である。
【図６】 本発明の実施の形態３の電圧発生回路のうち電圧変換回路３２の全体構成を示す回路図である。
【図７】 本発明の実施の形態４の電圧発生回路のうち電圧変換回路３３の全体構成を示す回路図である。
【図８】 本発明の実施の形態５の電圧発生回路のうち電圧変換回路３４の全体構成を示す回路図である。
【図９】 従来の技術の電圧発生回路５００の全体構成を示す概略ブロック図である。
【図１０】 チャージポンプレギュレータ５３０の構成を示す回路図である。
【図１１】 従来の技術の電圧発生回路５００における出力電圧の関係を説明するための概念図である。
【符号の説明】
１０，２０ チャージポンプレギュレータ、３０ 電圧変換回路、５０ 差動増幅器、６０ 電流調整回路、７０ 電流供給トランジスタ、８０ 信号変換回路、８１，８２ インバータ、７１〜７６ 配線、Ｇｄ 安定化容量。
【発明の属する技術分野】
この発明は、基準電圧に応答して負電圧を出力する電圧発生回路であって、特にトランジスタの動作信頼性と電圧応答制御性とを両立できる電圧発生回路の構成および上記電圧発生回路をワード線駆動用に使用する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、携帯型パソコンや携帯用情報端末機器などのバッテリ駆動の機器が広く使われるようになってきており、半導体メモリの低消費電力化すなわち低電圧動作化が要求されるようになっている。
【０００３】
一方、半導体メモリの大規模容量化に伴うトランジスタの微細加工化の進展によって、トランジスタサイズは減少する傾向にあるが、この点からトランジスタ動作の信頼性を確保するために低電圧動作化は必須の要求である。
【０００４】
このような背景のもと、トランジスタの動作電圧（Ｖｃｃ）としきい電圧（Ｖｔ）との関係が問題となってきている。一般にトランジスタの動作速度は、電源電圧としきい電圧との差、すなわちＶｄｄ−Ｖｔに反比例するため、低電圧動作化のもとで動作速度を確保するためにはしきい電圧Ｖｔを下げる必要がある。
【０００５】
しかし、しきい電圧Ｖｔの低下に応じて、カットオフ領域におけるサブスレッショルド電流が増加する。一般に汎用品として使用されるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）においては、データ保持時間が予めスペックとして規定されているため、この問題は、特にＤＲＡＭのメモリセルに使用されるトランジスタに関して影響が大きい。すなわち、リーク電流の増加はデータ保持時間の低下につながるため、しきい電圧（Ｖｔ）を動作電圧（Ｖｃｃ）の低下に応じて自由に低下させることは極めて困難である。
【０００６】
一方、メモリセルに“Ｈ”レベルのデータを十分に書込むためには、メモリセルトランジスタのゲートに接続されたワード線の選択状態（“Ｈ”レベル）に対応する最大ワード線電圧をＶｃｃ＋Ｖｔ以上に設定する必要があるため、微細加工されたトランジスタのゲート酸化膜信頼性を確保するには、しきい電圧（Ｖｔ）を低く抑える必要がある。
【０００７】
このように現在の半導体メモリの低電圧動作化要求の傾向のもとで、トランジスタのしきい電圧（Ｖｔ）の設定は、極めて困難なものとなっている。
【０００８】
この問題点を解消するために、T. Yamagata et al,“Low Voltage Circuit Design Techniques for Battery-Operated and/or Giga-Scale DRAM's ”, IEEE Journal of Solid-State Circuits, 1995, pp.1183-1188に示されるような負電圧ワード線構成が提案されている。（以下、従来の技術１という）
従来の技術１は、メモリセルトランジスタのしきい値を下げることによって、“Ｈ”レベルデータ書込時に必要な最大ワード線電圧（すなわち、メモリセルトランジスタのゲートに印加される電圧）を下げることによりトランジスタの信頼性を確保し、一方で、データ保持時にはワード線に負電圧を印加することによって、サブスレショルド電流を低減してリークを抑制し、十分なデータ保持時間を確保しようとするものである。
【０００９】
この構成を実現するためには、データ保持時にワード線に印加される負電圧の安定性が非常に重要である。リークの原因となるサブスレッショルド電流は、ゲート電圧が０．１Ｖ上昇すると約１０倍に増加するため、非常に精度よく負電圧を供給することのできる電圧発生回路がワード線駆動用に必要である。
【００１０】
このような目的に使用することができる精度のよい負電圧発生回路として、H. Tanaka et al,“A Precise On-Chip Voltage Generator for a Giga-Scale DRAM with a Negative Word-Line Scheme”, 1998 Symposium on VLSI Circuits Digest of Technical Papers, pp.94-95の構成が提案されている。（以下、従来の技術２という）
図９は、従来の技術２の電圧発生回路５００の全体構成を示す概略ブロック図である。
【００１１】
図９を参照して、電圧発生回路５００は、配線５３２に負電圧Ｖｂｂを出力するチャージポンプレギュレータ５３０と、基準電圧Ｖｒｎと出力電圧Ｖｎｎとを比較し、両者の誤差を増幅して出力する差動アンプ５１０と、差動アンプ５１０の出力に応答して配線５３２から出力電圧Ｖｎｎを伝達する配線５３３へ供給される電荷量を制御するＮチャネルトランジスタ５２０とを備える。
【００１２】
電圧発生回路５００は、半導体記憶装置に適用されるものであり、半導体基板のバックバイアス用電圧として使用されるＶｂｂは−１．０Ｖに設定される。一方、出力電圧Ｖｎｎは−０．７５Ｖに制御され、メモリセルのデータ保持時におけるワード線の駆動用に使用される。
【００１３】
チャージポンプレギュレータ５３０の構成としては、たとえば「超ＬＳＩメモリ（伊藤清男著，培風館）pp.241-242」に回路構成例が示されている。図１０は、チャージポンプレギュレータ５３０の回路構成例を示す回路図である。
【００１４】
図１０を参照して、チャージポンプレギュレータ５３０は、自励発振器５４０と、チャージポンプ回路５５０とを含む。自励発振器５４０は、“Ｈ”レベル（Ｖｃｃ）と“Ｌ”レベル（ＧＮＤ）の２状態を有する周波数ｆのパルス信号を発生する。
【００１５】
チャージポンプ回路５５０は、出力ノードＮｅおよび中間ノードＮｄと、自励発振器５４０の出力を受け中間ノードＮｄに接続されるチャージキャパシタＣ１と、中間ノードＮｄと接地配線との間に接続される整流用トランジスタＱ１と、中間ノードＮｄと出力ノードＮｅとの間に接続される整流用トランジスタＱ２とを含む。中間ノードＮｄと接地配線との間には寄生容量Ｃ２（Ｃ１＞＞Ｃ２）が存在する。
【００１６】
出力ノードＮｅに生じる電圧Ｖｂｂは、基板（基板容量Ｃｓｕｂ）に対してバックバイアス電圧として与えられる。消費される基板電流は、基板容量Ｃｓｕｂに並列に接続される電流源（Ｉｂｂ）によって表わすことができる。
【００１７】
チャージポンプ回路５５０においては、キャパシタＣ１にパルス状の電圧（振幅Ｖｃｃ）が周期的に印加されるとともに、中間ノードＮｄの電位に応じて整流用トランジスタＱ１もしくはＱ２が導通することによって、出力ノードＮｅに現れる出力電圧Ｖｂｂが最大負電圧Ｖｎｍｉｎ＝−Ｖｃｃ＋Ｖｔ１＋Ｖｔ２（Ｖｔ１：トランジスタＱ１のしきい電圧，Ｖｔ２：トランジスタＱ２のしきい電圧）に達するまで、チャージキャパシタＣ１に蓄えられた電子が負荷（基板容量Ｃｓｕｂ）に対して供給される。
【００１８】
逆に、バックバイアス電圧Ｖｂｂが外部から印加される場合においては、チャージポンプレギュレータ５３０の電流供給能力は、上記最大負電圧Ｖｎｍｉｎと出力電圧Ｖｂｂとの差にあたるΔＶと、チャージキャパシタの容量Ｃ１と、自励発振器の周波数ｆとの積、すなわちＣ１・ΔＶ・ｆと表すことができる。
【００１９】
また、チャージポンプ回路５５０に含まれるトランジスタＱ１，Ｑ２のボディ領域は出力ノードＮｅと接続されており、トランジスタＱ１，Ｑ２も出力電圧Ｖｂｂによってバックバイアスされる。これにより、トランジスタＱ１のゲート酸化膜には、最大でＶｃｃ−Ｖｂｂの電圧が印加される。
【００２０】
電圧発生回路５００は、チャージポンプレギュレータ５３０の出力ノードの電圧Ｖｂｂと電源電圧Ｖｃｃとによって差動アンプ５１０を駆動し、差動アンプ５１０の出力に基づいてトランジスタ５２０に形成される電流経路の電流量を制御することによって、配線５３３に必要な電荷を供給することにより、出力電圧Ｖｎｎを基準電圧Ｖｒｎに保つものであり、特にＶｂｂの電圧変動が生じた場合においても、その変動の影響が出力電圧Ｖｎｎに伝達されにくいことを特徴とする電圧発生回路である。
【００２１】
【発明が解決しようとする課題】
しかしながら、従来の技術の電圧発生回路５００においては、出力電圧Ｖｎｎを制御するための電荷の供給は、Ｎ型トランジスタ５２０を介して行なわれるので、トランジスタ５２０にかかるソース・ドレイン間電圧Ｖｄｓが小さい場合には、トランジスタの電荷供給能力は非常に低いものとなる。従来技術２においては、出力電圧Ｖｎｎ＝−０．７５Ｖ，基板電圧Ｖｂｂ＝−１．０ＶであるためＶｄｓ＝０．２５Ｖと非常に小さく、出力電圧Ｖｎｎの応答性を十分確保することが困難である。
【００２２】
一方、出力電圧Ｖｎｎの応答性を向上させるために、チャージポンプレギュレータ５３０の出力電圧Ｖｂｂを下げることにより、トランジスタ５２０のソース・ドレイン間電圧を確保しようとすると、図１０に示したトランジスタＱ１のゲート酸化膜に印加される電圧の最大値が増大するため、チャージポンプ回路を構成するトランジスタのサイズとの関係でトランジスタの信頼性を損なうこととなる。
【００２３】
また、チャージポンプ回路５５０の電荷供給能力は、上述したように最大負電圧Ｖｎｍａｘと出力電圧Ｖｂｂとの関係等に依存して決定されるが、ワード線での消費電流がチャージポンプ回路５５０の供給能力を上回る場合には、結局電圧ＶｎｎおよびＶｂｂが両方とも正方向に変動する結果となる。
【００２４】
図１１は、ワード線の動作に伴う電圧ＶｎｎとＶｂｂとの変動を説明するための概略図である。
【００２５】
図１１を参照して、ワード線が動作して大きな電流が消費された場合には、Ｖｂｂを供給する配線５３２から大量の電荷の供給が行なわれる。この場合において、従来の技術２では、本来基板のバックバイアス用に電荷供給を行っているチャージポンプレギュレータ５３０が、データ保持時におけるワード線駆動に必要な電流をさらに供給する構成となっているため、全体として正方向への電圧変動が生じる危険性が大きい。
【００２６】
この発明の目的は、上述したような問題点を解決することであって、低電圧動作化の前提で設計されたトランジスタを用いて、トランジスタの信頼性を確保するとともに、十分な制御応答性を有する負電圧を発生することができる電圧発生回路の構成を提供することである。
【００２７】
この発明の他の目的は、上述の電圧発生回路から出力された制御応答性のよい負電圧をデータ保持時のワード線駆動に使用することにより、データ保持特性が改善された半導体記憶装置の構成を提供することである。
【００２８】
【課題を解決するための手段】
請求項１記載の電圧発生回路は、基準電圧に応答して負の出力電圧を発生する電圧発生回路であって、第１の電圧と第１の電圧より低い第２の電圧とを受けて、第１の負電圧を出力する第１の電圧生成回路と、第１の負電圧と、第１の負電圧より高く第１の電圧より低い第３の電圧とを受けて、第１の負電圧よりも低い第２の負電圧を出力する第２の電圧生成回路と、第２の負電圧と、第２の負電圧より高く第１の電圧より低い第４の電圧とを受けて、第２の負電圧よりも高い出力電圧を発生する電圧変換回路とを備える。
【００３０】
請求項２記載の電圧発生回路は、請求項１記載の半導体記憶装置であって、電圧変換回路は、第４の電圧を供給する第１の電源配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第１の電源配線および第２の電源配線から電流の供給を受けて、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、第２の電源配線と出力配線との間に誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む。
【００３１】
請求項３記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、接地電圧を供給する接地配線と、接地配線と出力配線との間に接続される電圧
平滑手段とをさらに含む。
【００３２】
請求項４記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、第１の電源配線と出力配線との間に接続される電圧平滑手段とをさらに含む。
【００３３】
請求項５記載の電圧発生回路は、請求項１記載の半導体記憶装置であって、電圧変換回路は、接地電圧を供給する接地配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第接地配線および第２の電源配線から電流の供給を受けて、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、第２の電源配線と出力配線との間に誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む。
【００３４】
請求項６記載の電圧発生回路は、請求項５記載の電圧発生回路であって、電圧変換回路は、接地配線と出力配線との間に接続される電圧平滑手段とをさらに含む。
【００３５】
請求項７記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変換回路は、第１の電源配線と誤差増幅手段との間に接続され、制御信号に応じて誤差増幅手段に供給する電流量を制御する電流調整手段とをさらに含む。
【００３６】
請求項８記載の電圧発生回路は、請求項２記載の電圧発生回路であって、電圧変
換回路は、第２の電源配線と誤差増幅手段との間に接続され、制御信号に応じて誤差増幅手段に供給する電流量を制御する電流調整手段とをさらに含む。
【００３７】
請求項９記載の電圧発生回路は、請求項７または８記載の電圧発生回路であって、制御信号は、出力電圧の供給を受ける負荷の動作モードに応じて設定される。
【００３８】
請求項１０記載の電圧発生回路は、請求項２〜５のいずれか１項記載の電圧発生回路であって、電圧変換回路は、誤差信号をデジタル信号に変換する信号変換手段をさらに含み、電流供給手段は、信号変換手段の出力の状態に応じて、第２の電源配線と出力配線との間を導通あるいは遮断する。
【００３９】
請求項１１記載の電圧発生回路は、請求項１０記載の電圧発生回路であって、信号変換手段は、誤差信号を入力とする第１のインバータと、第１のインバータの出力を反転する第２のインバータとを有する。
【００４０】
請求項１２記載の半導体記憶装置は、アドレス信号に応じて記憶データの授受を行なう半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、メモリセルの各行ごとに設けられるワード線と、アドレス信号に応じてワード線を選択的に活性化する行選択手段と、ワード線の非活性状態に対応する負電圧である基準電圧に基づいて、ワード線の非活性化に用いられる出力電圧を発生する電圧発生回路を備え、電圧発生回路は、第１の電圧と第１の電圧より低い第２の電圧とを受けて、半導体記憶装置に含まれるＭＯＳトランジスタのバックバイアスに使用され、第１の電圧との差が所定値以下である第１の負電圧を発生する第１の電圧生成回路と、第１の負電圧と、第１の負電圧より高く第１の電圧より低い第３の電圧とを受けて、第１の負電圧よりも低い第２の負電圧を発生する第２の電圧生成回路と、第２の負電圧と、第２の負電圧より高く第１の電圧より低い第４の電圧とを受けて、第１の負電圧よりも高い出力電圧を発生する電圧変換回路とを含む。
【００４２】
請求項１３記載の半導体記憶装置は、請求項１２記載の半導体記憶装置であって、電圧変換回路は、第４の電圧を供給する第１の電源配線と、第２の負電圧を供給する第２の電源配線と、出力電圧を伝達する出力配線と、第１の電源配線および第２の電源配線から電圧を供給され、出力電圧と基準電圧との差に応じて誤差信号を出力する差動増幅手段と、電流を第１の電源配線と出力配線との間に誤差信号に応答する電流値の電流経路を形成する電流供給手段とを含む。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態１の電圧発生回路１００の全体構成を示す概略ブロック図である。
【００４５】
図１を参照して、電圧発生回路１００は、Ｅｘｔ．Ｖｃｃ（＋２．５Ｖ）を供給する配線７５と接地電圧を供給する配線７４とによって電源電圧の供給を受けて負電圧Ｖｂｂ１（−１．０Ｖ）を出力するチャージポンプレギュレータ１０と、Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）を供給する配線７１と負電圧Ｖｂｂ１を供給する配線７６とから電源電圧の供給を受けて負電圧Ｖｂｂ２（−１．５Ｖ）を出力するチャージポンプレギュレータ２０と、配線７１および負電圧Ｖｂｂ２を供給する配線７２から電源電圧の供給を受けて負電圧Ｖｎｎ（−０．７５Ｖ）を出力する電圧変換回路３０とを備える。
【００４６】
なお、各電源電圧および出力電圧に対しては、従来の技術と比較するために具体的な数値を与えているが、本願発明においてこれらの電圧は例示した電圧値に限定されるものではない。
【００４７】
電圧発生回路１００は、さらに、負電圧Ｖｂｂ１およびＶｂｂ２を安定化させるためのキャパシタＣａ，Ｃｂを備える。
【００４８】
電圧発生回路１００においては、従来の技術の電圧発生回路５００と比較して、出力電圧Ｖｎｎを発生する電圧変換回路３０を負電圧Ｖｂｂ１よりもさらに深い負の電圧であるＶｂｂ２によって駆動している点および、負電圧Ｖｂｂ２を発生させるためにチャージポンプレギュレータ２０を独立して新たに設けている点が特徴である。
【００４９】
内容については後ほど詳しく説明するが、電圧変換回路３０を、負電圧Ｖｂｂ１よりもさらに深い負電圧Ｖｂｂ２で駆動することによって、出力電圧Ｖｎｎの電圧制御応答性を向上させることができる。
【００５０】
チャージポンプレギュレータ１０に対応して、配線７６の電位を検出するレベル検出回路１１が設けられる。レベル検出回路１１は、配線７６の電圧を検出し、配線７６の電圧が一定値より上昇した場合にチャージポンプレギュレータ１０を駆動する。チャージポンプレギュレータ１０は、レベル検出回路１１の指令に応じて動作し、配線７６に電荷を供給することにより配線７６の電位をＶｂｂ１に維持する。
【００５１】
チャージポンプレギュレータ１０の具体的な回路構成については、図１０に示したチャージポンプレギュレータ５３０と同様であるので説明は繰返さない。
【００５２】
チャージポンプレギュレータ１０においては、電源電圧と出力電圧との差すなわち、Ｅｘｔ．Ｖｃｃ（＋２．５Ｖ）とＶｂｂ１（−１．０Ｖ）との差が所定値（本実施の形態においては３．５Ｖ）を超えないように設定される。
【００５３】
この所定値は、チャージポンプレギュレータ１０に含まれるトランジスタ（図１０におけるトランジスタＱ１）のサイズ、すなわちゲート酸化膜の厚さに応じて、トランジスタの動作信頼性が確保できるように定められる。
【００５４】
チャージポンプレギュレータ２０に対しても、同様にレベル検出回路２１が設けられる。電源電圧と出力電圧すなわち、Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）とＶｂｂ２（−１．５Ｖ）との差については、チャージポンプレギュレータ１０と同一の目的および方法によって設定される。
【００５５】
レベル検出回路１１，２１は、監視する配線の電位低下に応じて導通するトランジスタによってトリガ信号を生成し、チャージポンプレギュレータ１０もしくは２０を駆動するものであるが、これらのトランジスタのサイズは、監視する配線に要求される電圧制御応答性に応じて適宜決定すればよい。
【００５６】
すなわち、高い電圧制御性が要求される配線の電圧を監視するレベル検出回路においては、サイズ（Ｌ／Ｗ，ただしＬ：トランジスタ長，Ｗ：トランジスタ幅）の大きなトランジスタを使用して応答速度を重視した設計とすればよく、反対に電圧制御応答性がそれほど必要とされない配線を監視するレベル検出回路においては、サイズの小さいトランジスタを採用し消費電力の低減に重点を置けばよい。
【００５７】
図２は、電圧発生回路１００のうち電圧変換回路３０の詳細な構成を示す回路図である。
【００５８】
図２を参照して、電圧変換回路３０は、基準電圧発生回路（図示せず）から与えられる基準電圧Ｖｒｎ（−０．７５Ｖ）と出力電圧Ｖｎｎとの差を増幅して出力する差動増幅器５０と、負電圧Ｖｂｂ２を供給する配線７２から出力電圧Ｖｎｎを伝達する配線７３に供給される電流量を差動増幅器５０の出力に応答して制御する電流供給トランジスタ７０と、差動増幅器５０を駆動する電流量を調整する電流調整回路６０と、出力電圧の変動を低減するために設けられる安定化容量Ｃｄとを含む。
【００５９】
差動増幅器５０は、配線７１および配線７２から電圧Ｉｎｔ．Ｖｃｃ（＋２．０Ｖ）およびＶｂｂ２（−１．５Ｖ）を受けて動作する。電流調整回路６０は、配線７１と差動増幅器５０との間に接続され、外部からの制御信号／ＡＣＴおよびＢＩＡＳに応じて差動増幅器５０を駆動する電流量を制御する。
【００６０】
差動増幅器５０は、出力ノードＮａおよび中間ノードＮｂと、ゲートに基準電圧Ｖｒｎを受け出力ノードＮａと電流調整回路６０との間に接続されるＰ型トランジスタ５１と、出力電圧Ｖｎｎをゲートに受けて中間ノードＮｂと電流調整回路６０との間に接続されるＰ型トランジスタ５２と、中間ノードＮｂに接続されたゲートを有し出力ノードＮａと配線７２と接続するＮ型トランジスタ５３と、中間ノードＮｂに接続されたゲートを有し中間ノードＮｂと配線７２とを接続するＮ型トランジスタ５４とを有する。
【００６１】
差動増幅器５０においては、Ｐ型トランジスタ５１と５２とのゲート電圧の差、すなわち基準電圧Ｖｒｎと出力電圧Ｖｎｎとの差に応答してＮ型トランジスタ５３にソース・ドレイン間電圧が生じることにより、両電圧の差を増幅した電圧が出力ノードＮａに得られる。
【００６２】
出力ノードＮａは電流供給トランジスタ７０のゲートに接続され、出力電圧Ｖｎｎが基準電圧Ｖｒｎに対して上昇した場合には、電流供給トランジスタ７０のゲート電圧に応じた電荷が、配線７２から配線７３に供給される。
【００６３】
安定化容量Ｃｄは、出力電圧Ｖｎｎのリップル成分を減少させるために配線７３と接地配線７４との間に設けられる。
【００６４】
電流調整回路６０は、配線７１と差動増幅器５０との間に接続されたＰ型トランジスタ６１および６２を有する。Ｐ型トランジスタのゲートには外部から与えられた制御信号／ＡＣＴが与えられ、Ｐ型トランジスタ６２のゲートに同様に制御信号ＢＩＡＳが与えられる。ここで、信号／ＡＣＴは、出力電圧Ｖｎｎが供給される負荷が多くの電流を消費する場合（アクティブ時）において、差動増幅器５０に十分な電流を供給して差動増幅器の応答速度を確保するために活性化される信号である。Ｐ型トランジスタ６１には、十分な電流駆動能力が必要であるため、サイズの大きなトランジスタや、サイズの小さい複数のトランジスタを並列接続したものを用いる。
【００６５】
一方、負荷において電流がそれほど必要とされない場合（スタンバイ時）においては、Ｐ型トランジスタ６１は遮断され、Ｐ型トランジスタ６２によって微小な電流を差動増幅器５０に供給するために、Ｐ型トランジスタ６２を線形領域で導通させるような中間電圧の信号ＢＩＡＳが与えられる。
【００６６】
このように、差動増幅器５０の駆動電源としてより深い負の電圧Ｖｂｂ２を使用することにより、差動増幅器５０の応答速度を向上させるとともに、電流供給トランジスタ７０のソース・ドレイン間電圧Ｖｄｓを増加させることができ、出力電圧Ｖｎｎの制御応答性を向上させることができる。また、電流調整回路６０の効果によって、アクティブ時の電圧応答性を確保しつつスタンバイ時の電力消費を抑えることができ、回路全体の低消費電力化が図られる。
【００６７】
図３は、電圧発生回路１００における出力電圧Ｖｎｎ，Ｖｂｂ１，Ｖｂｂ２の変動を説明するための概念図である。
【００６８】
図３を参照して、電圧変換回路３０の駆動電源として発生させたより深い負の電圧Ｖｂｂ２は、出力電圧Ｖｎｎと十分な電圧差を有しているため、負電圧Ｖｂｂ２の変動が出力電圧Ｖｎｎへ与える悪影響を低減することができる。また、電圧Ｖｂｂ１を供給する配線と出力電圧Ｖｎｎを伝達する配線とは独立に設けられているので、従来の技術２と比較してチャージポンプレギュレータ１０の供給能力にも余裕が生じるうえ、出力電圧Ｖｂｂ１の変動が出力電圧Ｖｎｎの安定性に直接影響を及ぼすことがない。このように、電圧発生回路１００においては、チャージポンプレギュレータと電圧変換回路との出力電圧同士間の干渉の影響が低減されており、負電圧をより安定的に供給することが可能となる。
【００６９】
また、電圧変換回路３０においては、電源電圧および出力電圧の間での最大電圧差（本実施例においてはＩｎｔ．Ｖｃｃ（＋２．０Ｖ）とＶｂｂ２（−１．５Ｖ）との差）をチャージポンプレギュレータ１０，２０と同様の所定値（本実施の形態においては３．５Ｖ）を超えないように設定することにより、回路素子の保護をより十分に図ることができる。
【００７０】
［実施の形態１の応用例］
本発明の実施の形態１の応用例として、実施の形態１の電圧発生回路１００によって発生された電圧をワード線の駆動に使用する半導体記憶装置の構成について説明する。
【００７１】
図４は、本発明の実施の形態１の応用例の半導体記憶装置２００の全体構成を示す概略ブロック図である。
【００７２】
図４を参照して、半導体記憶装置２００は、行アドレスストローブ信号／ＲＡＳ，列アドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ等の制御信号を受ける制御信号入力端子２０２と、アドレス信号Ａ０〜Ａｉを入力するアドレス入力端子２０４と、データの入出力を行なう入出力端子２０６と、電源電圧Ｖｃｃを入力するＶｃｃ端子２０７と、接地電圧Ｖｓｓを入力するＶｓｓ端子２０８とを備える。
【００７３】
半導体記憶装置２００はさらに、制御信号に応じて半導体記憶装置全体の動作を制御するコントロール回路２１２と、コントロール回路２１２の指示に応じてアドレス入力端子２０４から外部アドレス信号を受けて内部アドレス信号を発生するアドレスバッファ２１４と、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ４００とを備える。メモリセルＭＣは、データを保持するためのキャパシタと、各行に対応するワード線に接続されたゲートを有するアクセストランジスタとによって構成される。
【００７４】
メモリセルアレイ４００においては、メモリセルの各行に対してワード線ＷＬが設けられ、メモリセルの各行に対してビット線ＢＬが設けられる。アドレスバッファ２１４から発生される内部アドレス信号に基づいて、行デコーダ２２０および列レコーダ２２２によってメモリセルの行および列が選択される。行デコーダ２２０の出力に応じて、ワード線ドライブ回路３００によって対応するワード線ＷＬが選択的に活性化される。
【００７５】
ワード線ドライブ回路３００は、電圧発生回路１００から電圧Ｖｎｎを、電圧発生回路３１０から電圧Ｖｂｂを受けてワード線を活性化あるいは非活性化する。データ読出時においては、ワード線ＷＬは電圧Ｖｂｂを印加されて活性状態とされ、データ保持時においては、ワード線ＷＬは電圧Ｖｎｎを印加されて活非活性状態とされる。
【００７６】
列デコーダ２２２の出力に基づいてセンスアンプ−Ｉ／Ｏゲート４１０が制御され、入出力回路２１６を介して入出力端子２０６とメモリセルＭＣとの間で記憶データの授受が行なわれる。
【００７７】
半導体記憶装置２００においては、従来の技術で説明した負電圧ワード線構成を採用しており、メモリセルのデータ保持時に対応するワード線ＷＬの非活性状態においては、ワード線に負電圧Ｖｎｎが印加される。
【００７８】
この負電圧Ｖｎｎを実施の形態１において説明した回路構成を有する電圧発生回路１００によって出力することにより、安定した負電圧をワード線に供給することができ、メモリセルトランジスタのサブスレッショルド電流の抑制によるデータ保持特性の向上を図ることができる。
【００７９】
また、電圧発生回路１００において生成された負電圧Ｖｂｂ１を、半導体記憶装置２００全体においてトランジスタの基板バイアス電圧として使用する場合には、ワード線の駆動による出力電圧Ｖｎｎの変動と基板バイアス電圧Ｖｂｂ１の変動とが互いに悪影響を与えにくい構成となっているため、半導体記憶装置全体として安定した負電圧の供給を行なうことができる。
【００８０】
［実施の形態２］
以下においては、電圧発生回路１００のうち出力電圧Ｖｎｎを発生する電圧変換回路３０のバリエーションについて説明する。
【００８１】
図５は、本発明の実施の形態２の負電圧発生回路の電圧変換回路３１の全体構成を示す回路図である。
図５を参照して、実施の形態２の電圧変換回路３１は、実施の形態１の電圧変換回路３０と比較して、差動増幅器５０を駆動する電源電圧の一方（高電圧側）が、Ｉｎｔ．Ｖｃｃから接地電圧に変更されている点が異なる。その他の回路構成および動作については、電圧変換回路３０と同様であるので説明は繰返さない。
【００８２】
電圧変換回路３１において出力電圧Ｖｎｎと基準電圧Ｖｒｎとの変化を増幅する差動増幅器５０を高利得で動作させるためには、出力電圧Ｖｎｎおよび基準電圧Ｖｒｎをそれぞれゲートに受けるＰ型トランジスタ５１および５２において、ゲート・ソース間電圧Ｖｇｓの変化に対するソース・ドレイン電流Ｉｄｓの変化の割合を大きくとるために、Ｐ型トランジスタ５１および５２を飽和領域で動作させる必要がある。このためには、Ｐ型トランジスタ５１および５２において、Ｖｄｓ＞Ｖｇｓ−Ｖｔ（Ｖｔ：しきい電圧）の関係が成立することが必要である。一方、トランジスタを流れる電流はゲート・ソース間電圧Ｖｇｓに依存するので、差動増幅器５０を駆動する負の電圧Ｖｂｂ２（低電圧側）がより深い負の電圧であったり、Ｐ型トランジスタ５１および５２のしきい電圧Ｖｔが小さい場合には、差動増幅器５０を駆動する電源の一方（高電圧側）を接地電圧としても、Ｐ型トランジスタ５１および５２を飽和領域で動作させることができ、同時にトランジスタの消費電流を小さくすることができる。
【００８３】
以上述べたように、差動増幅器５０の駆動電圧の値もしくはＰ型トランジスタ５１，５２のしきい値によっては、電圧変換回路３１の構成をとることにより、さらに消費電力を抑制することが可能となる。
【００８４】
［実施の形態３］
図６は、実施の形態３の電圧発生回路のうちの電圧変換回路３２の全体構成を示す回路図である。
【００８５】
図６を参照して、電圧変換回路３２は、実施の形態１の電圧変換回路３０と比較して、安定化容量Ｃｄを出力電圧Ｖｎｎを伝達する配線７３と電源電圧Ｉｎｔ．Ｖｃｃを供給する配線７１との間に設けている点が異なる。
【００８６】
その他の構成については実施の形態１の電圧変換回路３０と同様であるので説明は繰返さない。
【００８７】
接地電圧と電源電圧Ｉｎｔ．Ｖｃｃとを比較すると、一般的には、接地電圧の方が電圧変動が小さい。そこで、実施の形態１においては安定化容量Ｃｄを配線７３と接地配線７４との間に接続していたものである。
【００８８】
しかし、出力電圧Ｖｎｎを半導体記憶装置においてデータ保持時のワード線駆動に用いるような場合においては、出力電圧Ｖｎｎが正方向に変動することをより厳密に防止する必要がある。
【００８９】
このような観点からそれぞれの電源電圧の特性を考慮すると、接地電圧は電流が流入する側であるために正方向への電圧変動が起こり易いのに対して、電源電圧Ｉｎｔ．Ｖｃｃは電流を供給する側であるから、負方向への電圧変動が起こりやすい一方で、正方向への電圧変動が発生することは考えにくい。
【００９０】
そこで、電源電圧Ｉｎｔ．Ｖｃｃを発生するＶＤＣ（Voltage Down Converter）のレイアウト等に余裕があってＶＤＣを構成するトランジスタの大型化や出力安定化用キャパシタの大容量化が可能であり、電源電圧Ｉｎｔ．Ｖｃｃの安定度を十分確保できる場合においては、安定化容量Ｃｄを配線７３と配線７１との間に接続することによって、出力電圧Ｖｎｎの正方向への電圧変動をより低減することができる。
【００９１】
電圧変換回路３２を上記の構成とすることにより、実施の形態３の電圧発生回路は、正方向への電圧変動の危険性がより少ない負の出力電圧を供給することができる。
【００９２】
［実施の形態４］
図７は本発明の実施の形態４の電圧発生回路のうち電圧変換回路３３の全体構成を示す回路図である。
【００９３】
図７を参照して、電圧変換回路３３は、実施の形態１の電圧変換回路３０と比較して、電流調整回路６５を電源電圧Ｉｎｔ．Ｖｃｃを供給する配線７１側ではなく、Ｖｂｂ２を供給する配線７２側に設けている点が異なる。
【００９４】
その他の構成については実施の形態１の電圧変換回路３０と同様であるので説明は繰返さない。
【００９５】
また、電圧変換回路３３中のＮ型トランジスタ５３，５４，６６，６７，７０は、負電圧Ｖｂｂ２によってバックバイアスされる。
電流調整回路６０を配線７１側に設けた実施の形態１の電圧変換回路３０の構成においては、差動増幅器５０への駆動電流の供給にあたって、電流調整回路６０を構成するＰ型トランジスタ６１および６２そのものに存在する抵抗成分およびソース・ドレイン間に生じる電位差の影響で、差動増幅器５０を構成するＰ型トランジスタ５１および５２の応答性が悪化する可能性がある。
【００９６】
そこで、実施の形態４においては、電流調整回路６５を、Ｎ型トランジスタ６６および６７で構成し、かつ、低電位Ｖｂｂ２側に挿入している。これにより、差動増幅器５０を構成するＰ型トランジスタ５１および５２は配線７１を流れる電流によって直接駆動されるため、出力電圧Ｖｎｎの変動に対する制御応答性をより向上することができる。
【００９７】
なお、実施の形態４に示した電流調整回路６５の構成および配置は、実施の形態２および３と組合せて適用することももちろん可能である。
【００９８】
［実施の形態５］
図８は、本発明の実施の形態５の電圧発生回路のうち電圧変換回路３４の構成を示す回路図である。
【００９９】
図８を参照して、電圧変換回路３４においては、実施の形態４の電圧変換回路３３と比較して、差動増幅器５０の出力ノードＮａと電流供給トランジスタ７０のゲートとの間に信号変換回路８０をさらに備える点が異なる。
【０１００】
その他の構成については実施の形態４の電圧変換回路３３と同様であるので説明は繰返さない。
【０１０１】
信号変換回路８０は、互いに直列に接続され負電圧Ｖｂｂ２によって駆動される２つのインバータ８１および８２を含む。また、電圧変換回路３４中のＮ型トランジスタは、負電圧Ｖｂｂ２によってバックバイアスされる。
【０１０２】
信号変換回路８０は、差動増幅器５０の出力をデジタル信号に変換して電流供給トランジスタ７０のゲートに与える。
【０１０３】
このような構成として差動増幅器５０の出力をバッファで増幅されたディジタル信号とすることにより、電流供給トランジスタ７０の動作時に、ゲート電圧を完全に負電圧Ｖｂｂ２まで下げることができるため、電流供給トランジスタ７０の電流駆動能力を大きくとることができる。
【０１０４】
また、同一の電流駆動能力を得るために必要な電流供給トランジスタ７０のサイズを小さくすることができるため、レイアウト面積を縮小することについても効果がある。
【０１０５】
なお、実施の形態５で示した構成は、実施の形態１〜３に対しても全く同様に組合せて適用することができ、同様の効果を得ることができる。
【０１０６】
また、実施の形態２から５に示した構成の電圧発生回路を、実施の形態１の応用例と同様に半導体記憶装置に適用することももちろん可能である。
【０１０７】
さらに、実施の形態１〜５においては、チャージポンプレギュレータを２個設けることよって２段階に発生させた負電圧によって最終段の電圧変換回路を駆動する構成について説明したが、本発明の適用はこのような構成に限定されるものではない。すなわち、チャージポンプレギュレータをさらに設け、各チャージポンプレギュレータにおける入力電圧と出力電圧との関係をトランジスタのゲート酸化膜の耐圧強度に応じて定めた上でさらに段階的に発生させた負電圧を用いて、最終段の電圧変換回路を駆動する構成とすることも可能である。
【０１０８】
【発明の効果】
請求項１，２記載の電圧発生回路は、それぞれの電圧変換回路において入力と出力との電圧差を所定値以下に設定し、段階的に負電圧を発生させて出力電圧を得ているので、トランジスタの信頼性を確保しつつ、出力電圧の制御応答性を向上させることができる。
【０１０９】
請求項３記載の電圧発生回路は、接地配線との間に電圧平滑手段をさらに備えているので、請求項２記載の電圧発生回路が奏する効果に加えて、出力電圧をより安定的に供給することができる。
【０１１０】
請求項４記載の電圧発生回路は、正電圧を供給する電源配線と出力電圧を伝達する配線との間に電圧平滑手段を備えているので、請求項２記載の電圧発生回路が奏する効果に加えて、正方向への電圧変動の危険性がより少ない負の電圧を供給することができる。
【０１１１】
請求項５記載の電圧発生回路は、差動増幅手段の電源電圧の一方を接地電圧としているので、請求項１記載の電圧発生回路が奏する効果に加えて、消費電力を低減することが可能である。
【０１１２】
請求項６記載の電圧発生回路は、電圧平滑手段をさらに備えているので、請求項５記載の電圧発生回路が奏する効果に加えて、出力電圧をより安定的に供給することができる。
【０１１３】
請求項７，９記載の電圧発生回路は、差動増幅手段を駆動する電流値を負荷の動作モードに応じて調整する電流調整手段をさらに含むので、請求項２記載の電圧発生回路が奏する効果に加えて、消費電力を低減することが可能である。
【０１１４】
請求項８，９記載の電圧発生回路は、電流調整手段を差動増幅手段と接地配線との間に含むので、請求項２記載の電圧発生回路が奏する効果に加えて、出力電圧の制御応答性をさらに改善することができる。
【０１１５】
請求項１０，１１記載の電圧発生回路は、デジタル信号に変換された差動増幅手段の出力に基づいて電流供給トランジスタによる電流の供給量を制御することによって出力電圧を制御するため、同一の電流駆動能力を得るために必要な電流供給トランジスタのレイアウト面積を縮小することができる。
【０１１６】
請求項１２，１３記載の半導体記憶装置は、安定した負電圧を供給できる電圧発生回路によってメモリセルのデータ保持時におけるワード線の駆動を行なうので、メモリセルトランジスタのリーク電流を低減しデータ保持特性を改善することができる。
【０１１７】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の電圧発生回路１００の全体構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１の電圧変換回路３０の全体構成を示す回路図である。
【図３】 電圧発生回路１００における出力電圧の変動を説明するための概念図である。
【図４】 本発明の実施の形態１の応用例である半導体記憶装置２００の全体構成を示す概略ブロック図である。
【図５】 本発明の実施の形態２の電圧発生回路のうち電圧変換回路３１の全体構成を示す回路図である。
【図６】 本発明の実施の形態３の電圧発生回路のうち電圧変換回路３２の全体構成を示す回路図である。
【図７】 本発明の実施の形態４の電圧発生回路のうち電圧変換回路３３の全体構成を示す回路図である。
【図８】 本発明の実施の形態５の電圧発生回路のうち電圧変換回路３４の全体構成を示す回路図である。
【図９】 従来の技術の電圧発生回路５００の全体構成を示す概略ブロック図である。
【図１０】 チャージポンプレギュレータ５３０の構成を示す回路図である。
【図１１】 従来の技術の電圧発生回路５００における出力電圧の関係を説明するための概念図である。
【符号の説明】
１０，２０ チャージポンプレギュレータ、３０ 電圧変換回路、５０ 差動増幅器、６０ 電流調整回路、７０ 電流供給トランジスタ、８０ 信号変換回路、８１，８２ インバータ、７１〜７６ 配線、Ｇｄ 安定化容量。
Claims (13)
- 基準電圧に応答して負の出力電圧を発生する電圧発生回路であって、第１の電圧と前記第１の電圧より低い第２の電圧とを受けて、第１の負電圧を出力する第１の電圧生成回路と、
前記第１の負電圧と、前記第１の負電圧より高く前記第１の電圧より低い第３の電圧とを受けて、前記第１の負電圧よりも低い第２の負電圧を出力する第２の電圧生成回路と、
前記第２の負電圧と、前記第２の負電圧より高く前記第１の電圧より低い第４の電圧とを受けて、前記第１の負電圧よりも高い前記出力電圧を発生する電圧変換回路とを備える、電圧発生回路。 - 前記電圧変換回路は、
前記第４の電圧を供給する第１の電源配線と、
前記第２の負電圧を供給する第２の電源配線と、
前記出力電圧を伝達する出力配線と、
前記第１の電源配線および前記第２の電源配線から電流の供給を受けて、前記出力電圧と前記基準電圧との差に応じて誤差信号を出力する差動増幅手段と、
前記第２の電源配線と前記出力配線との間に前記誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む、請求項１記載の電圧発生回路。 - 前記電圧変換回路は、
接地電圧を供給する接地配線と、
前記接地配線と前記出力配線との間に接続される電圧平滑手段とをさらに含む、請求項２記載の電圧発生回路。 - 前記電圧変換回路は、
前記第１の電源配線と前記出力配線との間に接続される電圧平滑手段をさらに含む、請求項２記載の電圧発生回路。 - 前記電圧変換回路は、
接地電圧を供給する接地配線と、
前記第２の負電圧を供給する第２の電源配線と、
前記出力電圧を伝達する出力配線と、
前記第接地配線および前記第２の電源配線から電流の供給を受けて、前記出力電圧と前記基準電圧との差に応じて誤差信号を出力する差動増幅手段と、
前記第２の電源配線と前記出力配線との間に前記誤差信号に応答した電流値の電流経路を形成する電流供給手段とを含む、請求項１記載の電圧発生回路。 - 前記電圧変換回路は、
前記接地配線と前記出力配線との間に接続される電圧平滑手段をさらに含む、請求項５記載の電圧発生回路。 - 前記電圧変換回路は、
前記第１の電源配線と前記誤差増幅手段との間に接続され、制御信号に応じて前記誤差増幅手段に供給する電流量を制御する電流調整手段をさらに含む、請求項２記載の電圧発生回路。 - 前記電圧変換回路は、
前記第２の電源配線と前記誤差増幅手段との間に接続され、制御信号に応じて前記誤差増幅手段に供給する電流量を制御する電流調整手段をさらに含む、請求項２記載の電圧発生回路。 - 前記制御信号は、前記出力電圧の供給を受ける負荷の動作モードに応じて設定される、請求項７または８に記載の電圧発生回路。
- 前記電圧変換回路は、
前記誤差信号をデジタル信号に変換する信号変換手段をさらに含み、
前記電流供給手段は、前記信号変換手段の出力の状態に応じて、前記第２の電源配線と前記出力配線との間を導通あるいは遮断する、請求項２〜５のいずれか１項に記載の電圧発生回路。 - 前記信号変換手段は、
前記誤差信号を入力とする第１のインバータと、
前記第１のインバータの出力を反転する第２のインバータとを有する、請求項１０記載の電圧発生回路。 - アドレス信号に応じて記憶データの授受を行なう半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイと、
前記メモリセルの各行ごとに設けられるワード線と、
前記アドレス信号に応じて前記ワード線を選択的に活性化する行選択手段と、
前記ワード線の非活性状態に対応する負電圧である基準電圧に基づいて、前記ワード線の非活性化に用いられる出力電圧を発生する電圧発生回路を備え、
前記電圧発生回路は、
第１の電圧と前記第１の電圧より低い第２の電圧とを受けて、前記半導体記憶装置に含まれるＭＯＳトランジスタのバックバイアスに使用され、前記第１の電圧との差が所定値以下である第１の負電圧を発生する第１の電圧生成回路と、
前記第１の負電圧と、前記第１の負電圧より高く前記第１の電圧よりも低い第３の電圧とを受けて、前記第１の負電圧よりも低い第２の負電圧を発生する第２の電圧生成回路と、
前記第２の負電圧と、前記第２の負電圧より高く前記第１の電圧よりも低い第４の電圧とを受けて、前記第１の負電圧よりも高い前記出力電圧を発生する電圧変換回路とを含む、半導体記憶装置。 - 前記電圧変換回路は、
前記第４の電圧を供給する第１の電源配線と、
前記第２の負電圧を供給する第２の電源配線と、
前記出力電圧を伝達する出力配線と、
前記第１の電源配線および前記第２の電源配線から電圧を供給され、前記出力電圧と前記基準電圧との差に応じて誤差信号を出力する差動増幅手段と、
前記第１の電源配線と前記出力配線との間に前記誤差信号に応答する電流値の電流経路を形成する電流供給手段とを含む、請求項１２記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767798A JP4397062B2 (ja) | 1998-11-27 | 1998-11-27 | 電圧発生回路および半導体記憶装置 |
| US09/321,884 US6246280B1 (en) | 1998-11-27 | 1999-05-28 | Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same |
| US09/843,691 US6385117B2 (en) | 1998-11-27 | 2001-04-30 | Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767798A JP4397062B2 (ja) | 1998-11-27 | 1998-11-27 | 電圧発生回路および半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000163964A JP2000163964A (ja) | 2000-06-16 |
| JP2000163964A5 JP2000163964A5 (ja) | 2006-01-12 |
| JP4397062B2 true JP4397062B2 (ja) | 2010-01-13 |
Family
ID=18310927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33767798A Expired - Fee Related JP4397062B2 (ja) | 1998-11-27 | 1998-11-27 | 電圧発生回路および半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6246280B1 (ja) |
| JP (1) | JP4397062B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4576736B2 (ja) * | 2001-03-28 | 2010-11-10 | セイコーエプソン株式会社 | 電源回路、表示装置および電子機器 |
| US7336121B2 (en) * | 2001-05-04 | 2008-02-26 | Samsung Electronics Co., Ltd. | Negative voltage generator for a semiconductor memory device |
| US6891426B2 (en) * | 2001-10-19 | 2005-05-10 | Intel Corporation | Circuit for providing multiple voltage signals |
| JP3874247B2 (ja) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6784722B2 (en) * | 2002-10-09 | 2004-08-31 | Intel Corporation | Wide-range local bias generator for body bias grid |
| CN1307720C (zh) * | 2003-06-27 | 2007-03-28 | 富士通株式会社 | 半导体集成电路 |
| KR100572323B1 (ko) * | 2003-12-11 | 2006-04-19 | 삼성전자주식회사 | 멀티레벨 고전압 발생장치 |
| US7026843B1 (en) * | 2004-01-16 | 2006-04-11 | Spansion Llc | Flexible cascode amplifier circuit with high gain for flash memory cells |
| JP4965069B2 (ja) * | 2004-10-21 | 2012-07-04 | ラピスセミコンダクタ株式会社 | 半導体集積回路 |
| US8390146B2 (en) * | 2008-02-27 | 2013-03-05 | Panasonic Corporation | Semiconductor integrated circuit and various devices provided with the same |
| KR100956776B1 (ko) | 2008-04-18 | 2010-05-12 | 주식회사 하이닉스반도체 | 네거티브 전압 생성 장치 |
| US7733126B1 (en) * | 2009-03-31 | 2010-06-08 | Freescale Semiconductor, Inc. | Negative voltage generation |
| KR101131945B1 (ko) * | 2010-07-07 | 2012-03-29 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
| DE112011102644B4 (de) | 2010-08-06 | 2019-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Integrierte Halbleiterschaltung |
| JP5866964B2 (ja) * | 2011-10-25 | 2016-02-24 | 富士通株式会社 | 制御回路及びそれを用いた電子機器 |
| US8830776B1 (en) * | 2013-03-15 | 2014-09-09 | Freescale Semiconductor, Inc. | Negative charge pump regulation |
| JP2015170379A (ja) * | 2014-03-10 | 2015-09-28 | マイクロン テクノロジー， インク． | 半導体装置 |
| US10826388B2 (en) * | 2018-12-11 | 2020-11-03 | Texas Instruments Incorporated | Charge pump circuits |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3569310B2 (ja) * | 1993-10-14 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5614815A (en) * | 1994-03-10 | 1997-03-25 | Fujitsu Limited | Constant voltage supplying circuit |
| KR0145758B1 (ko) * | 1994-08-24 | 1998-08-01 | 김주용 | 반도체 소자의 전압 조정 회로 |
| FR2735922B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de tension negative du type pompe de charge |
| FR2735921B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de phases pour circuit d'alimentation negative du type pompe de charge |
| JPH10261946A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR100293455B1 (ko) * | 1998-08-31 | 2001-07-12 | 김영환 | 반도체메모리소자의전압공급장치 |
-
1998
- 1998-11-27 JP JP33767798A patent/JP4397062B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-28 US US09/321,884 patent/US6246280B1/en not_active Expired - Lifetime
-
2001
- 2001-04-30 US US09/843,691 patent/US6385117B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6385117B2 (en) | 2002-05-07 |
| US6246280B1 (en) | 2001-06-12 |
| US20010017812A1 (en) | 2001-08-30 |
| JP2000163964A (ja) | 2000-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090119 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091020 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |