JPH05274876A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274876A JPH05274876A JP4074304A JP7430492A JPH05274876A JP H05274876 A JPH05274876 A JP H05274876A JP 4074304 A JP4074304 A JP 4074304A JP 7430492 A JP7430492 A JP 7430492A JP H05274876 A JPH05274876 A JP H05274876A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- substrate bias
- supply voltage
- circuit
- voltage
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭの基板バイアス発生回路による消費
電力を低減することである。 【構成】 基板バイアス発生回路３は、ＶBB発生回路３
１，３２および切換回路３４を含む。切換回路３４は、
スタンドバイ時に内部降圧回路２により与えられる内部
電源電圧ＩＶｃｃをＶBB発生回路３１，３２に与える。
切換回路３４は、アクティブ時に外部電源電圧Ｖｃｃを
ＶBB発生回路３１，３２に与える。
電力を低減することである。 【構成】 基板バイアス発生回路３は、ＶBB発生回路３
１，３２および切換回路３４を含む。切換回路３４は、
スタンドバイ時に内部降圧回路２により与えられる内部
電源電圧ＩＶｃｃをＶBB発生回路３１，３２に与える。
切換回路３４は、アクティブ時に外部電源電圧Ｖｃｃを
ＶBB発生回路３１，３２に与える。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体記憶装置の基板バイアス発生回路の改良
に関する。
し、特に半導体記憶装置の基板バイアス発生回路の改良
に関する。
【０００２】
【従来の技術】図１２は、内部降圧回路（Voltage Down
Converter）を内蔵した従来のダイナミック型半導体記
憶装置を示すブロック図である。
Converter）を内蔵した従来のダイナミック型半導体記
憶装置を示すブロック図である。
【０００３】この半導体記憶装置は、ダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）１００、
内部降圧回路２００および基板バイアス発生回路３００
を含む。ＤＲＡＭ１００、内部降圧回路２００および基
板バイアス発生回路３００は半導体基板ＣＨ上に形成さ
れる。
ダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）１００、
内部降圧回路２００および基板バイアス発生回路３００
を含む。ＤＲＡＭ１００、内部降圧回路２００および基
板バイアス発生回路３００は半導体基板ＣＨ上に形成さ
れる。
【０００４】この半導体記憶装置には、外部電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓが供給される。内部降圧回路
２００は、外部電源電圧Ｖｃｃを所定の内部電源電圧Ｉ
Ｖｃｃに降圧してＤＲＡＭ１００に供給する。この内部
降圧回路２００は、トランジスタのゲート酸化膜に印加
される電界を緩和して信頼性を向上すること、消費電流
を低減すること等を目的として設けられている。
ｃｃおよび接地電圧Ｖｓｓが供給される。内部降圧回路
２００は、外部電源電圧Ｖｃｃを所定の内部電源電圧Ｉ
Ｖｃｃに降圧してＤＲＡＭ１００に供給する。この内部
降圧回路２００は、トランジスタのゲート酸化膜に印加
される電界を緩和して信頼性を向上すること、消費電流
を低減すること等を目的として設けられている。
【０００５】基板バイアス発生回路３００は、半導体基
板ＣＨを常時所定の電位に保持するために、所定電位の
基板バイアスＶBBを発生する。この基板バイアス発生回
路３００を設ける目的は次のとおりである。
板ＣＨを常時所定の電位に保持するために、所定電位の
基板バイアスＶBBを発生する。この基板バイアス発生回
路３００を設ける目的は次のとおりである。
【０００６】ＣＭＯＳ集積回路の内部には構造上寄生バ
イポーラトランジスタが構成される。入力波形のアンダ
ーシュートによって入力端子からたとえばＰ型半導体基
板へ電子が注入されると、寄生バイポーラトランジスタ
が動作し、ラッチアップが生じる。その結果メモリセル
に記憶されるデータが破壊される。このようなデータの
破壊を防止する必要がある。
イポーラトランジスタが構成される。入力波形のアンダ
ーシュートによって入力端子からたとえばＰ型半導体基
板へ電子が注入されると、寄生バイポーラトランジスタ
が動作し、ラッチアップが生じる。その結果メモリセル
に記憶されるデータが破壊される。このようなデータの
破壊を防止する必要がある。
【０００７】また、半導体基板と内部回路の各ノードと
の間にはｐｎ接合容量が形成される。このｐｎ接合容量
が大きいと、回路の高速動作が妨げられる。したがっ
て、このようなｐｎ接合容量を低減する必要がある。
の間にはｐｎ接合容量が形成される。このｐｎ接合容量
が大きいと、回路の高速動作が妨げられる。したがっ
て、このようなｐｎ接合容量を低減する必要がある。
【０００８】さらに、ＭＯＳトランジスタのしきい値電
圧は半導体基板の電位に依存する。これを、トランジス
タのしきい値電圧の基板効果と呼ぶ。Ｐ型半導体基板の
電位が比較的低い場合には、ＮチャネルＭＯＳトランジ
スタのしきい値電圧は半導体基板の電位が変化してもあ
まり変化しない。しかし、Ｐ型半導体基板の電位が比較
的高い場合には、ＮチャネルＭＯＳトランジスタのしき
い値電圧は半導体基板の電位の変化に従って大きく変化
する。したがって、Ｐ型半導体基板の電位を常時低い電
位に保持する必要がある。
圧は半導体基板の電位に依存する。これを、トランジス
タのしきい値電圧の基板効果と呼ぶ。Ｐ型半導体基板の
電位が比較的低い場合には、ＮチャネルＭＯＳトランジ
スタのしきい値電圧は半導体基板の電位が変化してもあ
まり変化しない。しかし、Ｐ型半導体基板の電位が比較
的高い場合には、ＮチャネルＭＯＳトランジスタのしき
い値電圧は半導体基板の電位の変化に従って大きく変化
する。したがって、Ｐ型半導体基板の電位を常時低い電
位に保持する必要がある。
【０００９】基板バイアス発生回路３００は、メモリセ
ルデータの破壊の防止、ｐｎ接合容量の低減による回路
動作の高速化、およびしきい値電圧の基板効果の低減に
よる回路動作の高速化および安定化のために設けられ
る。
ルデータの破壊の防止、ｐｎ接合容量の低減による回路
動作の高速化、およびしきい値電圧の基板効果の低減に
よる回路動作の高速化および安定化のために設けられ
る。
【００１０】図１３は、従来の基板バイアス発生回路の
構成を示す回路図である。基板バイアス発生回路は、た
とえば特開平１−２２３６９３号、特開平１−２５５０
９５号および特開平２−６１８９０号に開示されてい
る。
構成を示す回路図である。基板バイアス発生回路は、た
とえば特開平１−２２３６９３号、特開平１−２５５０
９５号および特開平２−６１８９０号に開示されてい
る。
【００１１】基板バイアス発生回路３００は、２つのＶ
BB発生回路３１，３２を含む。ＶBB発生回路３１は、イ
ンバータＧ１１〜Ｇ１４、ＮＯＲゲートＧ１５、キャパ
シタＣ１およびＮチャネルＭＯＳトランジスタＮ１１，
Ｎ１２を含む。
BB発生回路３１，３２を含む。ＶBB発生回路３１は、イ
ンバータＧ１１〜Ｇ１４、ＮＯＲゲートＧ１５、キャパ
シタＣ１およびＮチャネルＭＯＳトランジスタＮ１１，
Ｎ１２を含む。
【００１２】インバータＧ１１〜Ｇ１４は直列に接続さ
れ、インバータＧ１４の出力端子がＮＯＲゲートＧ１５
の一方の入力端子に接続される。ＮＯＲゲートＧ１５の
出力端子はインバータＧ１１の入力端子に接続される。
インバータＧ１１〜Ｇ１４およびＮＯＲゲートＧ１５が
リングオッシレータを構成する。
れ、インバータＧ１４の出力端子がＮＯＲゲートＧ１５
の一方の入力端子に接続される。ＮＯＲゲートＧ１５の
出力端子はインバータＧ１１の入力端子に接続される。
インバータＧ１１〜Ｇ１４およびＮＯＲゲートＧ１５が
リングオッシレータを構成する。
【００１３】ＮＯＲゲートＧ１５の他方の入力端子はイ
ネーブル端子ＢＢＥに接続される。ＮＯＲゲートＧ１５
の出力端子（ノードＮＡ）はキャパシタＣ１の一方の電
極に接続され、キャパシタＣ１の他方の電極はノードＮ
Ｂに接続される。トランジスタＮ１１はノードＮＢと基
板バイアスＶBBを供給する出力端子ＴＯとの間に接続さ
れ、トランジスタＮ１２はノードＮＢと接地端子との間
に接続される。イネーブル端子ＢＢＥは接地端子に接続
される。
ネーブル端子ＢＢＥに接続される。ＮＯＲゲートＧ１５
の出力端子（ノードＮＡ）はキャパシタＣ１の一方の電
極に接続され、キャパシタＣ１の他方の電極はノードＮ
Ｂに接続される。トランジスタＮ１１はノードＮＢと基
板バイアスＶBBを供給する出力端子ＴＯとの間に接続さ
れ、トランジスタＮ１２はノードＮＢと接地端子との間
に接続される。イネーブル端子ＢＢＥは接地端子に接続
される。
【００１４】ＶBB発生回路３２の構成は、ＶBB発生回路
３１の構成と同様である。ただし、ＶBB発生回路３２に
含まれるキャパシタＣ２は、ＶBB発生回路３１に含まれ
るキャパシタＣ１よりも大きな容量値を有する。また、
ＶBB発生回路３２の出力端子ＴＯから供給される基板バ
イアスＶBBはレベル検出器３３に入力され、イネーブル
端子ＢＢＥにはレベル検出器３３の出力信号が与えられ
る。
３１の構成と同様である。ただし、ＶBB発生回路３２に
含まれるキャパシタＣ２は、ＶBB発生回路３１に含まれ
るキャパシタＣ１よりも大きな容量値を有する。また、
ＶBB発生回路３２の出力端子ＴＯから供給される基板バ
イアスＶBBはレベル検出器３３に入力され、イネーブル
端子ＢＢＥにはレベル検出器３３の出力信号が与えられ
る。
【００１５】図１４に、ＶBB発生回路３１，３２に含ま
れるインバータＧ１１の構成が示される。インバータＧ
１１は、ＰチャネルＭＯＳトランジスタＰ２１およびＮ
チャネルＭＯＳトランジスタＮ２１を含む。トランジス
タＰ２１は外部電源電圧Ｖｃｃを受ける電源端子と出力
端子ｂとの間に接続され、トランジスタＮ２１は出力端
子ｂと接地端子との間に接続される。トランジスタＰ２
１，Ｎ２１のゲートは入力端子ａに接続される。インバ
ータ１２〜Ｇ１４の構成も、インバータＧ１１の構成と
同様である。
れるインバータＧ１１の構成が示される。インバータＧ
１１は、ＰチャネルＭＯＳトランジスタＰ２１およびＮ
チャネルＭＯＳトランジスタＮ２１を含む。トランジス
タＰ２１は外部電源電圧Ｖｃｃを受ける電源端子と出力
端子ｂとの間に接続され、トランジスタＮ２１は出力端
子ｂと接地端子との間に接続される。トランジスタＰ２
１，Ｎ２１のゲートは入力端子ａに接続される。インバ
ータ１２〜Ｇ１４の構成も、インバータＧ１１の構成と
同様である。
【００１６】図１５に、ＶBB発生回路３１，３２に含ま
れるＮＯＲゲートＧ１５の構成が示される。ＮＯＲゲー
トＧ１５は、ＰチャネルＭＯＳトランジスタＰ３１，Ｐ
３２およびＮチャネルＭＯＳトランジスタＮ３１，Ｎ３
２を含む。トランジスタＰ３１，Ｐ３２は、外部電源電
圧Ｖｃｃを受ける電源端子と出力端子Ｃとの間に直列に
接続される。トランジスタＮ３１，Ｎ３２は、出力端子
Ｃと接地端子との間に並列に接続される。トランジスタ
Ｐ３２，Ｎ３１のゲートは入力端子Ａに接続され、トラ
ンジスタＰ３１，Ｎ３２のゲートは入力端子Ｂに接続さ
れる。
れるＮＯＲゲートＧ１５の構成が示される。ＮＯＲゲー
トＧ１５は、ＰチャネルＭＯＳトランジスタＰ３１，Ｐ
３２およびＮチャネルＭＯＳトランジスタＮ３１，Ｎ３
２を含む。トランジスタＰ３１，Ｐ３２は、外部電源電
圧Ｖｃｃを受ける電源端子と出力端子Ｃとの間に直列に
接続される。トランジスタＮ３１，Ｎ３２は、出力端子
Ｃと接地端子との間に並列に接続される。トランジスタ
Ｐ３２，Ｎ３１のゲートは入力端子Ａに接続され、トラ
ンジスタＰ３１，Ｎ３２のゲートは入力端子Ｂに接続さ
れる。
【００１７】このように、ＶBB発生回路３１，３２のイ
ンバータＧ１１〜Ｇ１４およびＮＯＲゲートＧ１５は外
部電源電圧Ｖｃｃにより駆動される。
ンバータＧ１１〜Ｇ１４およびＮＯＲゲートＧ１５は外
部電源電圧Ｖｃｃにより駆動される。
【００１８】次に、図１６の波形図を参照しながら図１
３に示されるＶBB発生回路３１の動作を説明する。ここ
で、トランジスタＮ１１，Ｎ１２のしきい値電圧をＶｔ
ｈとする。
３に示されるＶBB発生回路３１の動作を説明する。ここ
で、トランジスタＮ１１，Ｎ１２のしきい値電圧をＶｔ
ｈとする。
【００１９】ＶBB発生回路３１のイネーブル端子ＢＢＥ
は接地端子に接続されているので、ＮＯＲゲートＧ１５
はインバータとして動作する。そのため、インバータＧ
１１〜Ｇ１４およびＮＯＲゲートＧ１５がリングオッシ
レータを形成し、ノードＮＡの電位は、外部電源電圧Ｖ
ｃｃと０Ｖとの間で繰り返し変化する方形波となる。ま
た、キャパシタＣ１およびトランジスタＮ１２の作用
で、ノードＮＢの電位は、電圧Ｖｔｈと電圧Ｖｔｈ−Ｖ
ｃｃとの間で繰り返し変化する方形波となる。その結
果、出力端子ＴＯからは、２Ｖｔｈ−Ｖｃｃのレベルの
基板バイアスＶBBが発生される。
は接地端子に接続されているので、ＮＯＲゲートＧ１５
はインバータとして動作する。そのため、インバータＧ
１１〜Ｇ１４およびＮＯＲゲートＧ１５がリングオッシ
レータを形成し、ノードＮＡの電位は、外部電源電圧Ｖ
ｃｃと０Ｖとの間で繰り返し変化する方形波となる。ま
た、キャパシタＣ１およびトランジスタＮ１２の作用
で、ノードＮＢの電位は、電圧Ｖｔｈと電圧Ｖｔｈ−Ｖ
ｃｃとの間で繰り返し変化する方形波となる。その結
果、出力端子ＴＯからは、２Ｖｔｈ−Ｖｃｃのレベルの
基板バイアスＶBBが発生される。
【００２０】たとえば外部電源電圧Ｖｃｃが５Ｖであ
り、トランジスタＮ１１，Ｎ１２のしきい値電圧Ｖｔｈ
が１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
り、トランジスタＮ１１，Ｎ１２のしきい値電圧Ｖｔｈ
が１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
【００２１】図１３に示されるＶBB発生回路３２は、レ
ベル検出器３３の出力信号に応答して活性化される。
ベル検出器３３の出力信号に応答して活性化される。
【００２２】レベル検出器３３は、基板バイアスＶBBが
たとえば−２Ｖよりも高いときには、“Ｌ”の出力信号
をイネーブル端子ＢＢＥに与える。それにより、ＶBB発
生回路３２が活性される。基板バイアスＶBBが−２Ｖよ
りも低下すると、レベル検出器３３は“Ｈ”の出力信号
をイネーブル端子ＢＢＥに与える。それにより、ＶBB発
生回路３２が非活性になる。
たとえば−２Ｖよりも高いときには、“Ｌ”の出力信号
をイネーブル端子ＢＢＥに与える。それにより、ＶBB発
生回路３２が活性される。基板バイアスＶBBが−２Ｖよ
りも低下すると、レベル検出器３３は“Ｈ”の出力信号
をイネーブル端子ＢＢＥに与える。それにより、ＶBB発
生回路３２が非活性になる。
【００２３】このように、基板バイアスＶBBが−２Ｖに
低下するまでは小さなキャパシタＣ１を有するＶBB発生
回路３１および大きなキャパシタＣ２を有するＶBB発生
回路３２の両方が動作し、基板バイアスＶBBが−２Ｖよ
りも低くなると、小さなキャパシタＣ１を有するＶBB発
生回路３１のみが動作する。このようにして、図１２に
示される半導体基板ＣＨにたとえば−３Ｖの基板バイア
スＶBBが供給される。
低下するまでは小さなキャパシタＣ１を有するＶBB発生
回路３１および大きなキャパシタＣ２を有するＶBB発生
回路３２の両方が動作し、基板バイアスＶBBが−２Ｖよ
りも低くなると、小さなキャパシタＣ１を有するＶBB発
生回路３１のみが動作する。このようにして、図１２に
示される半導体基板ＣＨにたとえば−３Ｖの基板バイア
スＶBBが供給される。
【００２４】
【発明が解決しようとする課題】上記のように、図１２
に示される従来の半導体記憶装置では、外部電源電圧Ｖ
ｃｃにより駆動される基板バイアス発生回路３００によ
り常時半導体基板ＣＨに基板バイアスＶBBが供給されて
いる。そのため、消費電力が大きいという問題がある。
に示される従来の半導体記憶装置では、外部電源電圧Ｖ
ｃｃにより駆動される基板バイアス発生回路３００によ
り常時半導体基板ＣＨに基板バイアスＶBBが供給されて
いる。そのため、消費電力が大きいという問題がある。
【００２５】この発明の目的は、基板バイアス発生回路
により消費される電力が低減された半導体記憶装置を提
供することである。
により消費される電力が低減された半導体記憶装置を提
供することである。
【００２６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板上に形成される半導体記憶装置で
あって、変換手段、記憶手段、基板バイアス発生手段、
および切換手段を備える。
憶装置は、半導体基板上に形成される半導体記憶装置で
あって、変換手段、記憶手段、基板バイアス発生手段、
および切換手段を備える。
【００２７】変換手段は、外部電源電圧をその外部電源
電圧よりも低い内部電源電圧に変換する。記憶手段は、
内部電源電圧により駆動され、データを記憶する。基板
バイアス発生手段は、外部電源電圧または内部電源電圧
により駆動され、半導体基板を一定の電圧に保つための
基板バイアスを発生する。切換手段は、記憶手段がアク
ティブ状態であるかスタンドバイ状態であるかに依存し
て基板バイアス発生手段の駆動電圧を外部電源電圧と内
部電源電圧との間で切換える。
電圧よりも低い内部電源電圧に変換する。記憶手段は、
内部電源電圧により駆動され、データを記憶する。基板
バイアス発生手段は、外部電源電圧または内部電源電圧
により駆動され、半導体基板を一定の電圧に保つための
基板バイアスを発生する。切換手段は、記憶手段がアク
ティブ状態であるかスタンドバイ状態であるかに依存し
て基板バイアス発生手段の駆動電圧を外部電源電圧と内
部電源電圧との間で切換える。
【００２８】切換手段は、記憶手段がアクティブ状態で
あるときに駆動電圧として外部電源電圧を基板バイアス
発生手段に供給し、記憶手段がスタンドバイ状態である
ときに駆動電圧として内部電源電圧を基板バイアス発生
手段に供給してもよい。
あるときに駆動電圧として外部電源電圧を基板バイアス
発生手段に供給し、記憶手段がスタンドバイ状態である
ときに駆動電圧として内部電源電圧を基板バイアス発生
手段に供給してもよい。
【００２９】基板バイアス発生手段は、外部電源電圧に
より駆動される第１の基板バイアス発生手段と、内部電
源電圧により駆動される第２の基板バイアス発生手段と
を含んでもよい。切換手段は、記憶手段がアクティブ状
態であるときに第１の基板バイアス発生手段を活性化し
かつ第２の基板バイアス発生手段を非活性にし、記憶手
段がスタンドバイ状態であるときに第１の基板バイアス
発生手段を非活性にしかつ第２の基板バイアス発生手段
を活性化する。
より駆動される第１の基板バイアス発生手段と、内部電
源電圧により駆動される第２の基板バイアス発生手段と
を含んでもよい。切換手段は、記憶手段がアクティブ状
態であるときに第１の基板バイアス発生手段を活性化し
かつ第２の基板バイアス発生手段を非活性にし、記憶手
段がスタンドバイ状態であるときに第１の基板バイアス
発生手段を非活性にしかつ第２の基板バイアス発生手段
を活性化する。
【００３０】基板バイアス発生手段は、外部電源電圧に
より駆動される第１の基板バイアス発生手段と、内部電
源電圧により駆動される第２の基板バイアス発生手段と
を含んでもよい。第２の基板バイアス発生手段は常時活
性状態にある。切換手段は、記憶手段がアクティブ状態
であるときに第１の基板バイアス発生手段を活性化し、
記憶手段がスタンドバイ状態であるときに第１の基板バ
イアス発生手段を非活性にする。
より駆動される第１の基板バイアス発生手段と、内部電
源電圧により駆動される第２の基板バイアス発生手段と
を含んでもよい。第２の基板バイアス発生手段は常時活
性状態にある。切換手段は、記憶手段がアクティブ状態
であるときに第１の基板バイアス発生手段を活性化し、
記憶手段がスタンドバイ状態であるときに第１の基板バ
イアス発生手段を非活性にする。
【００３１】
【作用】この発明に係る半導体記憶装置においては、記
憶手段がアクティブ状態であるかスタンドバイ状態であ
るかに依存して基板バイアス発生手段の駆動電圧が切換
えられる。それにより、スタンドバイ時に基板バイアス
発生手段により消費される電力を低減することができ
る。
憶手段がアクティブ状態であるかスタンドバイ状態であ
るかに依存して基板バイアス発生手段の駆動電圧が切換
えられる。それにより、スタンドバイ時に基板バイアス
発生手段により消費される電力を低減することができ
る。
【００３２】
【実施例】図１は、この発明の第１の実施例による半導
体記憶装置の全体の構成を示すブロック図である。図１
において、半導体基板ＣＨ上にＤＲＡＭ１、内部降圧回
路２および基板バイアス発生回路３が形成される。この
半導体記憶装置には、外部電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓが供給される。
体記憶装置の全体の構成を示すブロック図である。図１
において、半導体基板ＣＨ上にＤＲＡＭ１、内部降圧回
路２および基板バイアス発生回路３が形成される。この
半導体記憶装置には、外部電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓが供給される。
【００３３】ＤＲＡＭ１は、メモリセルアレイ１１、周
辺回路１２および出力回路１３を含む。周辺回路１２に
は、アドレス信号Ａｄｄ、外部ロウアドレスストローブ
信号／ＲＡＳ、外部コラムアドレスストローブ信号／Ｃ
ＡＳおよび外部ライトイネーブル信号／ＷＥが与えられ
る。また、周辺回路１２には、外部から入力データＤｉ
ｎが与えられる。出力回路１３からは出力データＤｏｕ
ｔが外部に出力される。
辺回路１２および出力回路１３を含む。周辺回路１２に
は、アドレス信号Ａｄｄ、外部ロウアドレスストローブ
信号／ＲＡＳ、外部コラムアドレスストローブ信号／Ｃ
ＡＳおよび外部ライトイネーブル信号／ＷＥが与えられ
る。また、周辺回路１２には、外部から入力データＤｉ
ｎが与えられる。出力回路１３からは出力データＤｏｕ
ｔが外部に出力される。
【００３４】内部降圧回路２は、基準電圧発生回路２
１、差動増幅回路２２およびハイブリッドスイッチング
回路２３を含む。内部降圧回路２は、外部電源電圧Ｖｃ
ｃを所定の内部電源電圧ＩＶｃｃに降圧する。外部電源
電圧Ｖｃｃはたとえば５Ｖであり、内部電源電圧ＩＶｃ
ｃはたとえば４Ｖである。ハイブリッドスイッチング回
路２３は、制御信号ＤＳにより活性化または非活性化さ
れる。
１、差動増幅回路２２およびハイブリッドスイッチング
回路２３を含む。内部降圧回路２は、外部電源電圧Ｖｃ
ｃを所定の内部電源電圧ＩＶｃｃに降圧する。外部電源
電圧Ｖｃｃはたとえば５Ｖであり、内部電源電圧ＩＶｃ
ｃはたとえば４Ｖである。ハイブリッドスイッチング回
路２３は、制御信号ＤＳにより活性化または非活性化さ
れる。
【００３５】ＤＲＡＭ１内のメモリセルアレイ１１およ
び周辺回路１２には内部電源電圧ＩＶｃｃが与えられ、
出力回路１３には外部電源電圧Ｖｃｃが与えられる。
び周辺回路１２には内部電源電圧ＩＶｃｃが与えられ、
出力回路１３には外部電源電圧Ｖｃｃが与えられる。
【００３６】基板バイアス発生回路３は、外部電源電圧
Ｖｃｃまたは内部電源電圧ＩＶｃｃにより駆動され、基
板バイアスＶBBを発生する。基板バイアスＶBBはたとえ
ば−３Ｖである。
Ｖｃｃまたは内部電源電圧ＩＶｃｃにより駆動され、基
板バイアスＶBBを発生する。基板バイアスＶBBはたとえ
ば−３Ｖである。
【００３７】図２に基板バイアス発生回路３の詳細な構
成を示す。基板バイアス発生回路３は、ＶBB発生回路３
１，３２、レベル検出器３３および切換回路３４を含
む。
成を示す。基板バイアス発生回路３は、ＶBB発生回路３
１，３２、レベル検出器３３および切換回路３４を含
む。
【００３８】ＶBB発生回路３１は小さいキャパシタを有
し、図１３に示されるＶBB発生回路３１と同じ構成を有
する。ＶBB発生回路３１のイネーブル端子ＢＢＥは接地
端子に接続される。したがって、ＶBB発生回路３１は常
時活性状態となっている。
し、図１３に示されるＶBB発生回路３１と同じ構成を有
する。ＶBB発生回路３１のイネーブル端子ＢＢＥは接地
端子に接続される。したがって、ＶBB発生回路３１は常
時活性状態となっている。
【００３９】ＶBB発生回路３２は大きなキャパシタを有
し、図１３に示されるＶBB発生回路３２と同じ構成を有
する。レベル検出器３３はＶBB発生回路３２から出力さ
れる基板バイアスＶBBを受け、出力信号をＶBB発生回路
３２のイネーブル端子ＢＢＥに与える。それにより、Ｖ
BB発生回路３２は基板バイアスＶBBがたとえば−２Ｖよ
りも高いときに活性状態となり、基板バイアスＶBBが−
２Ｖよりも低下すると非活性状態となる。
し、図１３に示されるＶBB発生回路３２と同じ構成を有
する。レベル検出器３３はＶBB発生回路３２から出力さ
れる基板バイアスＶBBを受け、出力信号をＶBB発生回路
３２のイネーブル端子ＢＢＥに与える。それにより、Ｖ
BB発生回路３２は基板バイアスＶBBがたとえば−２Ｖよ
りも高いときに活性状態となり、基板バイアスＶBBが−
２Ｖよりも低下すると非活性状態となる。
【００４０】切換回路３４は、ＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ
１，Ｎ２およびインバータＧ１を含む。切換回路３４
は、外部ロウアドレスストローブ信号／ＲＡＳに応答し
て、電源線Ｌ１に与えられる外部電源電圧Ｖｃｃまたは
内部降圧回路２により電源線Ｌ２に与えられる内部電源
電圧ＩＶｃｃを選択的に電源線Ｌ３に供給する。ＶBB発
生回路３１，３２は電源線Ｌ３に接続される。
ジスタＰ１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ
１，Ｎ２およびインバータＧ１を含む。切換回路３４
は、外部ロウアドレスストローブ信号／ＲＡＳに応答し
て、電源線Ｌ１に与えられる外部電源電圧Ｖｃｃまたは
内部降圧回路２により電源線Ｌ２に与えられる内部電源
電圧ＩＶｃｃを選択的に電源線Ｌ３に供給する。ＶBB発
生回路３１，３２は電源線Ｌ３に接続される。
【００４１】図１に示されるＤＲＡＭ１は、外部ロウア
ドレスストローブ信号／ＲＡＳが“Ｈ”のときにスタン
ドバイ状態となり、外部ロウアドレスストローブ信号／
ＲＡＳが“Ｌ”のときにアクティブ状態となる。
ドレスストローブ信号／ＲＡＳが“Ｈ”のときにスタン
ドバイ状態となり、外部ロウアドレスストローブ信号／
ＲＡＳが“Ｌ”のときにアクティブ状態となる。
【００４２】次に、図３の波形図を参照しながら図２に
示される基板バイアス発生回路３の動作を説明する。
示される基板バイアス発生回路３の動作を説明する。
【００４３】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”（アクティブ状態）のときには、トランジスタ
Ｐ１，Ｎ１がオンし、トランジスタＰ２，Ｎ２がオフす
る。それにより、電源線Ｌ１に与えられる外部電源電圧
Ｖｃｃが電源線Ｌ３に供給される。その結果、ＶBB発生
回路３１，３２が外部電源電圧Ｖｃｃにより駆動され
る。
が“Ｌ”（アクティブ状態）のときには、トランジスタ
Ｐ１，Ｎ１がオンし、トランジスタＰ２，Ｎ２がオフす
る。それにより、電源線Ｌ１に与えられる外部電源電圧
Ｖｃｃが電源線Ｌ３に供給される。その結果、ＶBB発生
回路３１，３２が外部電源電圧Ｖｃｃにより駆動され
る。
【００４４】このとき、ＶBB発生回路３１，３２内のノ
ードＮＡ（図１３参照）の電位は、外部電源電圧Ｖｃｃ
と０Ｖとの間で繰り返し変化する方形波となる。また、
ノードＮＢ（図１３参照）の電位は、電圧Ｖｔｈと電圧
Ｖｔｈ−Ｖｃｃとの間で繰り返し変化する方形波とな
る。その結果、基板バイアスＶBBは２Ｖｔｈ−Ｖｃｃと
なる。
ードＮＡ（図１３参照）の電位は、外部電源電圧Ｖｃｃ
と０Ｖとの間で繰り返し変化する方形波となる。また、
ノードＮＢ（図１３参照）の電位は、電圧Ｖｔｈと電圧
Ｖｔｈ−Ｖｃｃとの間で繰り返し変化する方形波とな
る。その結果、基板バイアスＶBBは２Ｖｔｈ−Ｖｃｃと
なる。
【００４５】外部電源電圧Ｖｃｃがたとえば５Ｖであ
り、トランジスタＮ１１，Ｎ１２（図１３参照）のしき
い値電圧Ｖｔｈが１Ｖであるならば、基板バイアスＶBB
は−３Ｖとなる。
り、トランジスタＮ１１，Ｎ１２（図１３参照）のしき
い値電圧Ｖｔｈが１Ｖであるならば、基板バイアスＶBB
は−３Ｖとなる。
【００４６】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｈ”（スタンドバイ状態）になると、トランジスタ
Ｐ１，Ｎ１がオフし、トランジスタＰ２，Ｎ２がオンす
る。それにより、電源線Ｌ２に与えられる内部電源電圧
ＩＶｃｃが電源線Ｌ３に供給される。その結果、ＶBB発
生回路３１，３２が内部電源電圧ＩＶｃｃにより駆動さ
れる。
が“Ｈ”（スタンドバイ状態）になると、トランジスタ
Ｐ１，Ｎ１がオフし、トランジスタＰ２，Ｎ２がオンす
る。それにより、電源線Ｌ２に与えられる内部電源電圧
ＩＶｃｃが電源線Ｌ３に供給される。その結果、ＶBB発
生回路３１，３２が内部電源電圧ＩＶｃｃにより駆動さ
れる。
【００４７】このとき、ＶBB発生回路３１，３２内のノ
ードＮＡの電位は、内部電源電圧ＩＶｃｃと０Ｖとの間
で繰り返し変化する方形波となる。また、ノードＮＢの
電位は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃとの間で繰
り返し変化する方形波となる。この結果、基板バイアス
ＶBBは２Ｖｔｈ−ＩＶｃｃとなる。
ードＮＡの電位は、内部電源電圧ＩＶｃｃと０Ｖとの間
で繰り返し変化する方形波となる。また、ノードＮＢの
電位は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃとの間で繰
り返し変化する方形波となる。この結果、基板バイアス
ＶBBは２Ｖｔｈ−ＩＶｃｃとなる。
【００４８】たとえば内部電源電圧ＩＶｃｃが４Ｖであ
るならば、基板バイアスＶBBは−２Ｖとなる。
るならば、基板バイアスＶBBは−２Ｖとなる。
【００４９】このように、ＤＲＡＭ１がアクティブ状態
のときにはＶBB発生回路３１，３２が外部電源電圧Ｖｃ
ｃにより駆動され、ＤＲＡＭ１がスタンドバイ状態のと
きにはＶBB発生回路３１，３２が内部電源電圧ＩＶｃｃ
により駆動される。したがって、スタンドバイ時の消費
電力が低減される。なお、スタンドバイ時に半導体基板
ＣＨの電位が−３Ｖから−２Ｖに上昇しても問題はな
い。
のときにはＶBB発生回路３１，３２が外部電源電圧Ｖｃ
ｃにより駆動され、ＤＲＡＭ１がスタンドバイ状態のと
きにはＶBB発生回路３１，３２が内部電源電圧ＩＶｃｃ
により駆動される。したがって、スタンドバイ時の消費
電力が低減される。なお、スタンドバイ時に半導体基板
ＣＨの電位が−３Ｖから−２Ｖに上昇しても問題はな
い。
【００５０】図４は、この発明の第２の実施例による半
導体記憶装置の基板バイアス発生回路の詳細な構成を示
す回路図である。この実施例の半導体記憶装置の全体の
構成は図１に示される構成と同様である。
導体記憶装置の基板バイアス発生回路の詳細な構成を示
す回路図である。この実施例の半導体記憶装置の全体の
構成は図１に示される構成と同様である。
【００５１】基板バイアス発生回路３は、第１のＶBB発
生回路３１ａ、第２のＶBB発生回路３１ｂ、ＶBB発生回
路３２、レベル検出器３３および切換回路３４を含む。
生回路３１ａ、第２のＶBB発生回路３１ｂ、ＶBB発生回
路３２、レベル検出器３３および切換回路３４を含む。
【００５２】第１のＶBB発生回路３１ａは小さなキャパ
シタを含み、図１３に示されるＶBB発生回路３１と同じ
構成を有する。同様に、第２のＶBB発生回路３１ｂも小
さいキャパシタを含み、図１３に示されるＶBB発生回路
３１と同じ構成を有する。第１のＶBB発生回路３１ａは
外部電源電圧Ｖｃｃが与えられる電源線Ｌ１に接続され
る。第２のＶBB発生回路３１ｂは内部降圧回路２により
内部電源電圧ＩＶｃｃが与えられる電源線Ｌ２に接続さ
れる。そのため、第１のＶBB発生回路３１ａは外部電源
電圧Ｖｃｃにより駆動され、第２のＶBB発生回路３１ｂ
は内部電源電圧ＩＶｃｃにより駆動される。
シタを含み、図１３に示されるＶBB発生回路３１と同じ
構成を有する。同様に、第２のＶBB発生回路３１ｂも小
さいキャパシタを含み、図１３に示されるＶBB発生回路
３１と同じ構成を有する。第１のＶBB発生回路３１ａは
外部電源電圧Ｖｃｃが与えられる電源線Ｌ１に接続され
る。第２のＶBB発生回路３１ｂは内部降圧回路２により
内部電源電圧ＩＶｃｃが与えられる電源線Ｌ２に接続さ
れる。そのため、第１のＶBB発生回路３１ａは外部電源
電圧Ｖｃｃにより駆動され、第２のＶBB発生回路３１ｂ
は内部電源電圧ＩＶｃｃにより駆動される。
【００５３】ＶBB発生回路３２は大きなキャパシタを含
み、図１３に示されるＶBB発生回路３２と同じ構成を有
する。ＶBB発生回路３２は電源線Ｌ１に接続される。レ
ベル検出器３２は、ＶBB発生回路３２から出力される基
板バイアスＶBBを受け、出力信号をＶBB発生回路３２の
イネーブル端子ＢＢＥに与える。ＶBB発生回路３２およ
びレベル検出器３３の動作は、図２に示されるＶBB発生
回路３２およびレベル検出器３３の動作と同様である。
み、図１３に示されるＶBB発生回路３２と同じ構成を有
する。ＶBB発生回路３２は電源線Ｌ１に接続される。レ
ベル検出器３２は、ＶBB発生回路３２から出力される基
板バイアスＶBBを受け、出力信号をＶBB発生回路３２の
イネーブル端子ＢＢＥに与える。ＶBB発生回路３２およ
びレベル検出器３３の動作は、図２に示されるＶBB発生
回路３２およびレベル検出器３３の動作と同様である。
【００５４】切換回路３４はインバータＧ２を含む。第
１のＶBB発生回路３１ａのイネーブル端子ＢＢＥには外
部ロウアドレスストローブ／ＲＡＳが与えられ、第２の
ＶBB発生回路３１ｂのイネーブル端子ＢＢＥにはインバ
ータＧ２を介して外部ロウアドレスストローブ信号／Ｒ
ＡＳが与えられる。
１のＶBB発生回路３１ａのイネーブル端子ＢＢＥには外
部ロウアドレスストローブ／ＲＡＳが与えられ、第２の
ＶBB発生回路３１ｂのイネーブル端子ＢＢＥにはインバ
ータＧ２を介して外部ロウアドレスストローブ信号／Ｒ
ＡＳが与えられる。
【００５５】次に、図５の波形図を参照しながら図４に
示される基板バイアス発生回路３の動作を説明する。図
５において、ＮＡ，ＮＢは、第１のＶBB発生回路３１ａ
内のノードＮＡ，ＮＢ（図１３参照）の電位を表わし、
ＮＡ′，ＮＢ′は、第２のＶ BB発生回路３１ｂ内のノー
ドＮＡ，ＮＢ（図１３参照）の電位を表わす。
示される基板バイアス発生回路３の動作を説明する。図
５において、ＮＡ，ＮＢは、第１のＶBB発生回路３１ａ
内のノードＮＡ，ＮＢ（図１３参照）の電位を表わし、
ＮＡ′，ＮＢ′は、第２のＶ BB発生回路３１ｂ内のノー
ドＮＡ，ＮＢ（図１３参照）の電位を表わす。
【００５６】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”（アクティブ状態）のときには、第１のＶBB発
生回路３１ａが活性状態となり、第２のＶBB発生回路３
１ｂが非活性状態となる。
が“Ｌ”（アクティブ状態）のときには、第１のＶBB発
生回路３１ａが活性状態となり、第２のＶBB発生回路３
１ｂが非活性状態となる。
【００５７】このとき、第１のＶBB発生回路３１ａ内の
ノードＮＡの電位は、外部電源電圧Ｖｃｃと０Ｖとの間
で繰り返し変化する方形波となる。また、第１のＶBB発
生回路３１ａ内のノードＮＢの電位は、電圧Ｖｔｈと電
圧Ｖｔｈ−Ｖｃｃとの間で繰り返し変化する方形波とな
る。
ノードＮＡの電位は、外部電源電圧Ｖｃｃと０Ｖとの間
で繰り返し変化する方形波となる。また、第１のＶBB発
生回路３１ａ内のノードＮＢの電位は、電圧Ｖｔｈと電
圧Ｖｔｈ−Ｖｃｃとの間で繰り返し変化する方形波とな
る。
【００５８】このとき、第２のＶBB発生回路３１ｂは非
活性状態となっているので、第２のＶBB発生回路３１ｂ
内のノードＮＡの電位（ＮＡ′）は、０Ｖとなり、ノー
ドＮＢの電位（ＮＢ′）は、電圧Ｖｔｈ−ＩＶｃｃとな
る。
活性状態となっているので、第２のＶBB発生回路３１ｂ
内のノードＮＡの電位（ＮＡ′）は、０Ｖとなり、ノー
ドＮＢの電位（ＮＢ′）は、電圧Ｖｔｈ−ＩＶｃｃとな
る。
【００５９】その結果、基板バイアスＶBBは２Ｖｔｈ−
Ｖｃｃとなる。外部電源電圧Ｖｃｃがたとえば５Ｖであ
り、第１のＶBB発生回路３１ａ内のトランジスタＮ１
１，Ｎ１２（図１３参照）のしきい値電圧Ｖｔｈがたと
えば１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
Ｖｃｃとなる。外部電源電圧Ｖｃｃがたとえば５Ｖであ
り、第１のＶBB発生回路３１ａ内のトランジスタＮ１
１，Ｎ１２（図１３参照）のしきい値電圧Ｖｔｈがたと
えば１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
【００６０】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｈ”（スタンドバイ状態）になると、第１のＶBB発
生回路３１ａが非活性状態となり、第２のＶBB発生回路
３１ｂが活性状態となる。
が“Ｈ”（スタンドバイ状態）になると、第１のＶBB発
生回路３１ａが非活性状態となり、第２のＶBB発生回路
３１ｂが活性状態となる。
【００６１】それにより、第２のＶBB発生回路３１ｂ内
のノードＮＡの電位（ＮＡ′）は、内部電源電圧ＩＶｃ
ｃと０Ｖとの間で繰り返し変化する方形波となる。ま
た、第２のＶBB発生回路３１ｂ内のノードＮＢの電位
（ＮＢ′）は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃとの
間で繰り返し変化する方形波となる。
のノードＮＡの電位（ＮＡ′）は、内部電源電圧ＩＶｃ
ｃと０Ｖとの間で繰り返し変化する方形波となる。ま
た、第２のＶBB発生回路３１ｂ内のノードＮＢの電位
（ＮＢ′）は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃとの
間で繰り返し変化する方形波となる。
【００６２】このとき、第１のＶBB発生回路３１ａは非
活性状態となっているので、第１のＶBB発生回路３１ａ
内のノードＮＡの電位は０Ｖとなり、ノードＮＢの電位
はＶｔｈ−Ｖｃｃとなる。その結果、基板バイアスＶBB
は２Ｖｔｈ−ＩＶｃｃとなる。内部電源電圧ＩＶｃｃが
たとえば４Ｖであるならば、基板バイアスＶBBは−２Ｖ
となる。
活性状態となっているので、第１のＶBB発生回路３１ａ
内のノードＮＡの電位は０Ｖとなり、ノードＮＢの電位
はＶｔｈ−Ｖｃｃとなる。その結果、基板バイアスＶBB
は２Ｖｔｈ−ＩＶｃｃとなる。内部電源電圧ＩＶｃｃが
たとえば４Ｖであるならば、基板バイアスＶBBは−２Ｖ
となる。
【００６３】このように、ＤＲＡＭ１がアクティブ状態
のときには、外部電源電圧Ｖｃｃにより駆動される第１
のＶBB発生回路３１ａが動作し、ＤＲＡＭ１がスタンド
バイ状態のときには、内部電源電圧ＩＶｃｃにより駆動
される第２のＶBB発生回路３１ｂが動作する。したがっ
て、スタンドバイ時の消費電力が低減される。
のときには、外部電源電圧Ｖｃｃにより駆動される第１
のＶBB発生回路３１ａが動作し、ＤＲＡＭ１がスタンド
バイ状態のときには、内部電源電圧ＩＶｃｃにより駆動
される第２のＶBB発生回路３１ｂが動作する。したがっ
て、スタンドバイ時の消費電力が低減される。
【００６４】図６は、この発明の第３の実施例による半
導体記憶装置の基板発生回路の詳細な構成を示す図であ
る。この実施例の半導体記憶装置の全体の構成は図１に
示される構成と同様である。
導体記憶装置の基板発生回路の詳細な構成を示す図であ
る。この実施例の半導体記憶装置の全体の構成は図１に
示される構成と同様である。
【００６５】基板バイアス発生回路３は、第１のＶBB発
生回路３１ａ、第２のＶBB発生回路３１ｂ、第３のＶBB
発生回路３２ａ、第４のＶBB発生回路３２ｂ、レベル検
出器３３ａ，３３ｂおよび切換回路３４を含む。
生回路３１ａ、第２のＶBB発生回路３１ｂ、第３のＶBB
発生回路３２ａ、第４のＶBB発生回路３２ｂ、レベル検
出器３３ａ，３３ｂおよび切換回路３４を含む。
【００６６】第１のＶBB発生回路３１ａは小さいキャパ
シタを有し、図１３に示されるＶBB発生回路３１と同じ
構成を有する。第２のＶBB発生回路３１ｂも小さいキャ
パシタを有し、図１３に示されるＶBB発生回路３１と同
じ構成を有する。
シタを有し、図１３に示されるＶBB発生回路３１と同じ
構成を有する。第２のＶBB発生回路３１ｂも小さいキャ
パシタを有し、図１３に示されるＶBB発生回路３１と同
じ構成を有する。
【００６７】第１のＶBB発生回路３１ａは外部電源電圧
Ｖｃｃが与えられる電源線Ｌ１に接続される。第２のＶ
BB発生回路３１ｂは内部降圧回路２により内部電源電圧
ＩＶｃｃが与えられる電源線Ｌ２に接続される。
Ｖｃｃが与えられる電源線Ｌ１に接続される。第２のＶ
BB発生回路３１ｂは内部降圧回路２により内部電源電圧
ＩＶｃｃが与えられる電源線Ｌ２に接続される。
【００６８】第１のＶBB発生回路３１ａのイネーブル端
子ＢＢＥには外部ロウアドレスストローブ信号／ＲＡＳ
が与えられる。第２のＶBB発生回路３１ｂのイネーブル
端子ＢＢＥは接地端子に接続される。したがって、第１
のＶBB発生回路３１ａは外部ロウアドレスストローブ信
号／ＲＡＳに応答して活性化または非活性化され、第２
のＶBB発生回路３１ｂは常時活性状態になる。
子ＢＢＥには外部ロウアドレスストローブ信号／ＲＡＳ
が与えられる。第２のＶBB発生回路３１ｂのイネーブル
端子ＢＢＥは接地端子に接続される。したがって、第１
のＶBB発生回路３１ａは外部ロウアドレスストローブ信
号／ＲＡＳに応答して活性化または非活性化され、第２
のＶBB発生回路３１ｂは常時活性状態になる。
【００６９】第３のＶBB発生回路３２ａは大きなキャパ
シタを有し、図１３に示されるＶBB発生回路３２と同じ
構成を有する。第４のＶBB発生回路３２ｂも大きいキャ
パシタを有し、図１３に示されるＶBB発生回路３２と同
じ構成を有する。
シタを有し、図１３に示されるＶBB発生回路３２と同じ
構成を有する。第４のＶBB発生回路３２ｂも大きいキャ
パシタを有し、図１３に示されるＶBB発生回路３２と同
じ構成を有する。
【００７０】第３のＶBB発生回路３１ａは外部電源電圧
Ｖｃｃが与えられる電源線Ｌ１に接続される。第２のＶ
BB発生回路３２ｂは内部電源電圧ＩＶｃｃが与えられる
電源線Ｌ２に接続される。
Ｖｃｃが与えられる電源線Ｌ１に接続される。第２のＶ
BB発生回路３２ｂは内部電源電圧ＩＶｃｃが与えられる
電源線Ｌ２に接続される。
【００７１】切換回路３４はＯＲゲートＧ３を含む。レ
ベル検出器３３ａは第３のＶBB発生回路３２ａから出力
される基板バイアスＶBBを受け、出力信号をＯＲゲート
Ｇ３の一方の入力端子に与える。ＯＲゲートＧ３の他方
の入力端子には外部ロウアドレスストローブ信号／ＲＡ
Ｓが与えられる。ＯＲゲートＧ３の出力信号は第３のＶ
BB発生回路３２ａのイネーブル端子ＢＢＥに与えられ
る。
ベル検出器３３ａは第３のＶBB発生回路３２ａから出力
される基板バイアスＶBBを受け、出力信号をＯＲゲート
Ｇ３の一方の入力端子に与える。ＯＲゲートＧ３の他方
の入力端子には外部ロウアドレスストローブ信号／ＲＡ
Ｓが与えられる。ＯＲゲートＧ３の出力信号は第３のＶ
BB発生回路３２ａのイネーブル端子ＢＢＥに与えられ
る。
【００７２】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”（アクティブ状態）のときには、第３のＶBB発
生回路３２ａおよびレベル検出器３３ａは図２に示され
るＶ BB発生回路３２およびレベル検出器３３と同様に動
作する。外部ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”（スタンドバイ状態）のときには、ＯＲゲートＧ
３の出力信号が“Ｈ”となる。それにより、第３のＶBB
発生回路３２ａは非活性状態となる。
が“Ｌ”（アクティブ状態）のときには、第３のＶBB発
生回路３２ａおよびレベル検出器３３ａは図２に示され
るＶ BB発生回路３２およびレベル検出器３３と同様に動
作する。外部ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”（スタンドバイ状態）のときには、ＯＲゲートＧ
３の出力信号が“Ｈ”となる。それにより、第３のＶBB
発生回路３２ａは非活性状態となる。
【００７３】レベル検出器３３ｂは第４のＶBB発生回路
３２ｂから出力される基板バイアスＶBBを受け、出力信
号を第４のＶBB発生回路３２ｂのイネーブル端子ＢＢＥ
に与える。第４のＶBB発生回路３２ｂおよびレベル検出
器３３ｂの動作は、図２に示されるＶBB発生回路３２お
よびレベル検出器３３の動作と同様である。
３２ｂから出力される基板バイアスＶBBを受け、出力信
号を第４のＶBB発生回路３２ｂのイネーブル端子ＢＢＥ
に与える。第４のＶBB発生回路３２ｂおよびレベル検出
器３３ｂの動作は、図２に示されるＶBB発生回路３２お
よびレベル検出器３３の動作と同様である。
【００７４】次に、図７の波形図を参照しながら図６に
示される基板バイアス発生回路３の動作を説明する。図
７において、ＮＡ，ＮＢは第１のＶBB発生回路３１ａ内
のノードＮＡ，ＮＢ（図１３参照）の電位を表わし、Ｎ
Ａ′，ＮＢ′は第２のＶBB発生回路３１ｂ内のノードＮ
Ａ，ＮＢ（図１３参照）の電位を表わす。
示される基板バイアス発生回路３の動作を説明する。図
７において、ＮＡ，ＮＢは第１のＶBB発生回路３１ａ内
のノードＮＡ，ＮＢ（図１３参照）の電位を表わし、Ｎ
Ａ′，ＮＢ′は第２のＶBB発生回路３１ｂ内のノードＮ
Ａ，ＮＢ（図１３参照）の電位を表わす。
【００７５】第２のＶBB発生回路３１ｂは常時活性状態
となっている。そのため、第２のＶ BB発生回路３１ｂ内
のノードＮＡの電位（ＮＡ′）は、内部電源電圧ＩＶｃ
ｃと０Ｖとの間で繰り返し変化する方形波となってい
る。また、第２のＶBB発生回路３１ｂ内のノードＮＢの
電位（ＮＢ′）は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃ
との間で繰り返し変化する方形波となっている。
となっている。そのため、第２のＶ BB発生回路３１ｂ内
のノードＮＡの電位（ＮＡ′）は、内部電源電圧ＩＶｃ
ｃと０Ｖとの間で繰り返し変化する方形波となってい
る。また、第２のＶBB発生回路３１ｂ内のノードＮＢの
電位（ＮＢ′）は、電圧Ｖｔｈと電圧Ｖｔｈ−ＩＶｃｃ
との間で繰り返し変化する方形波となっている。
【００７６】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｌ”（アクティブ状態）のときには、第１のＶBB発
生回路３１ａが活性状態となる。それにより、第１のＶ
BB発生回路３１ａ内のノードＮＡの電位は、外部電源電
圧Ｖｃｃと０Ｖとの間で繰り返し変化する方形波となっ
ている。また、第１のＶBB発生回路３１ａ内のノードＮ
Ｂの電位は、電圧Ｖｔｈと電圧Ｖｔｈ−Ｖｃｃとの間で
繰り返し変化する方形波となっている。
が“Ｌ”（アクティブ状態）のときには、第１のＶBB発
生回路３１ａが活性状態となる。それにより、第１のＶ
BB発生回路３１ａ内のノードＮＡの電位は、外部電源電
圧Ｖｃｃと０Ｖとの間で繰り返し変化する方形波となっ
ている。また、第１のＶBB発生回路３１ａ内のノードＮ
Ｂの電位は、電圧Ｖｔｈと電圧Ｖｔｈ−Ｖｃｃとの間で
繰り返し変化する方形波となっている。
【００７７】その結果、基板バイアスＶBBは２Ｖｔｈ−
Ｖｃｃとなる。外部電源電圧Ｖｃｃがたとえば５Ｖであ
り、第１のＶBB発生回路３１ａ内のトランジスタＮ１
１，Ｎ１２（図１３参照）のしきい値電圧Ｖｔｈがたと
えば１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
Ｖｃｃとなる。外部電源電圧Ｖｃｃがたとえば５Ｖであ
り、第１のＶBB発生回路３１ａ内のトランジスタＮ１
１，Ｎ１２（図１３参照）のしきい値電圧Ｖｔｈがたと
えば１Ｖであるならば、基板バイアスＶBBは−３Ｖとな
る。
【００７８】外部ロウアドレスストローブ信号／ＲＡＳ
が“Ｈ”（スタンドバイ状態）になると、第１のＶBB発
生回路３１ａが非活性状態になる。それにより、第１の
ＶBB発生回路３１ａ内のノードＮＡの電位は０Ｖとな
り、ノードＮＢの電位はＶｔｈ−Ｖｃｃとなる。この場
合、基板バイアスＶBBは、第２のＶBB発生回路３１ｂに
より供給され、２Ｖｔｈ−ＩＶｃｃとなる。内部電源電
圧ＩＶｃｃが４Ｖならば、基板バイアスＶBBは−２Ｖと
なる。
が“Ｈ”（スタンドバイ状態）になると、第１のＶBB発
生回路３１ａが非活性状態になる。それにより、第１の
ＶBB発生回路３１ａ内のノードＮＡの電位は０Ｖとな
り、ノードＮＢの電位はＶｔｈ−Ｖｃｃとなる。この場
合、基板バイアスＶBBは、第２のＶBB発生回路３１ｂに
より供給され、２Ｖｔｈ−ＩＶｃｃとなる。内部電源電
圧ＩＶｃｃが４Ｖならば、基板バイアスＶBBは−２Ｖと
なる。
【００７９】このように、ＤＲＡＭ１がアクティブ状態
のときには第１および第２のＶBB発生回路３１ａ，３１
ｂがともに動作し、ＤＲＡＭ１がスタンドバイ状態のと
きには第１のＶBB発生回路３１ａが停止し、第２のＶBB
発生回路３１ｂが動作する。したがって、スタンドバイ
時の消費電力が低減される。
のときには第１および第２のＶBB発生回路３１ａ，３１
ｂがともに動作し、ＤＲＡＭ１がスタンドバイ状態のと
きには第１のＶBB発生回路３１ａが停止し、第２のＶBB
発生回路３１ｂが動作する。したがって、スタンドバイ
時の消費電力が低減される。
【００８０】なお、第１のＶBB発生回路３１ａの電力供
給能力は第２のＶBB発生回路３１ｂの電力供給能力に比
べて小さく設定される。ＶBB発生回路に含まれるリング
オッシレータの発振周期が長い方が各インバータの貫通
電流が少なくなり、電力供給能力も小さくなる。リング
オッシレータを構成するインバータの数が増加すると、
発振周期が長くなる。
給能力は第２のＶBB発生回路３１ｂの電力供給能力に比
べて小さく設定される。ＶBB発生回路に含まれるリング
オッシレータの発振周期が長い方が各インバータの貫通
電流が少なくなり、電力供給能力も小さくなる。リング
オッシレータを構成するインバータの数が増加すると、
発振周期が長くなる。
【００８１】図８に、ＤＲＡＭ１の構成の一例を示す。
図８において、メモリセル１１０は、複数のワード線、
複数のワード線に交差する複数のビット線対ＢＬ、およ
びワード線とビット線との交点に設けられる複数のメモ
リセルを含む。図８には１つのワード線ＷＬ、１組のビ
ット線対ＢＬおよび１つのメモリセルＭＣのみが示され
る。
図８において、メモリセル１１０は、複数のワード線、
複数のワード線に交差する複数のビット線対ＢＬ、およ
びワード線とビット線との交点に設けられる複数のメモ
リセルを含む。図８には１つのワード線ＷＬ、１組のビ
ット線対ＢＬおよび１つのメモリセルＭＣのみが示され
る。
【００８２】ＲＡＳバッファ１２０は、外部ロウアドレ
スストローブ信号／ＲＡＳを受け、内部ロウアドレスス
トローブ信号を発生する。ＣＡＳバッファ１３０は外部
コラムアドレスストローブ信号／ＣＡＳを受け、内部コ
ラムアドレスストローブ信号を発生する。ＷＥバッファ
１４０は、外部ライトイネーブル信号／ＷＥを受け、内
部ライトイネーブル信号を発生する。
スストローブ信号／ＲＡＳを受け、内部ロウアドレスス
トローブ信号を発生する。ＣＡＳバッファ１３０は外部
コラムアドレスストローブ信号／ＣＡＳを受け、内部コ
ラムアドレスストローブ信号を発生する。ＷＥバッファ
１４０は、外部ライトイネーブル信号／ＷＥを受け、内
部ライトイネーブル信号を発生する。
【００８３】ロウアドレスバッファ１５０は、外部から
与えられるアドレス信号Ａｄｄを受け、ロウアドレス信
号を発生する。ロウデコーダ１６０は、ロウアドレス信
号に応答して、メモリセルアレイ１１０内の複数のワー
ド線ＷＬのうち１つを選択する。それにより、選択され
たワード線ＷＬに接続される複数のメモリセルＭＣから
それぞれ対応するビット線対ＢＬにデータが読出され
る。各ビット線対ＢＬ上に読出されたデータは、センス
アンプ／ＩＯゲート１７０に含まれるセンスアンプによ
り増幅される。
与えられるアドレス信号Ａｄｄを受け、ロウアドレス信
号を発生する。ロウデコーダ１６０は、ロウアドレス信
号に応答して、メモリセルアレイ１１０内の複数のワー
ド線ＷＬのうち１つを選択する。それにより、選択され
たワード線ＷＬに接続される複数のメモリセルＭＣから
それぞれ対応するビット線対ＢＬにデータが読出され
る。各ビット線対ＢＬ上に読出されたデータは、センス
アンプ／ＩＯゲート１７０に含まれるセンスアンプによ
り増幅される。
【００８４】コラムアドレスバッファ１８０は、外部か
ら与えられるアドレス信号Ａｄｄを受け、コラムアドレ
ス信号を発生する。コラムデコーダ１９０は、コラムア
ドレス信号に応答して、メモリセルアレイ１１０内の複
数のビット線対ＢＬのうちいずれかを選択する。それに
より、センスアンプ／ＩＯゲート１７０に含まれるＩＯ
ゲートにより、選択されたビット線対ＢＬが入出力線対
ＩＯＢに接続される。
ら与えられるアドレス信号Ａｄｄを受け、コラムアドレ
ス信号を発生する。コラムデコーダ１９０は、コラムア
ドレス信号に応答して、メモリセルアレイ１１０内の複
数のビット線対ＢＬのうちいずれかを選択する。それに
より、センスアンプ／ＩＯゲート１７０に含まれるＩＯ
ゲートにより、選択されたビット線対ＢＬが入出力線対
ＩＯＢに接続される。
【００８５】データの書込時には、外部から与えられる
入力データＤｉｎがＤｉｎバッファ２００およびライト
バッファ２１０を介して入出力線対ＩＯＢに与えられ
る。
入力データＤｉｎがＤｉｎバッファ２００およびライト
バッファ２１０を介して入出力線対ＩＯＢに与えられ
る。
【００８６】データの読出時には、入出力線対ＩＯＢ上
のデータがプリアンプ２２０およびメインアンプ２３０
により増幅され、増幅されたデータが出力バッファ２４
０を介して出力データＤｏｕｔとして出力される。
のデータがプリアンプ２２０およびメインアンプ２３０
により増幅され、増幅されたデータが出力バッファ２４
０を介して出力データＤｏｕｔとして出力される。
【００８７】ＲＸ発生回路２５０は、内部ロウアドレス
ストローブ信号に応答してロウデコーダ１６０を駆動す
るための駆動信号を発生する。ＳＡ駆動回路２６０は、
ＲＸ発生回路２５０の出力信号に応答して、センスアン
プ／ＩＯゲート１７０内のセンスアンプを駆動するため
の駆動信号を発生する。インターロック解除信号発生回
路２７０は、ＳＡ駆動回路２６０の出力信号に応答し
て、インターロック解除信号を発生する。ＡＴＤ発生回
路２８０は、コラムアドレス信号およびインターロック
解除信号に応答してライトバッファ２１０、プリアンプ
２２０、メインアンプ２３０および出力制御回路２９０
を制御する。出力制御回路２９０は、メインアンプ２３
０を制御する。
ストローブ信号に応答してロウデコーダ１６０を駆動す
るための駆動信号を発生する。ＳＡ駆動回路２６０は、
ＲＸ発生回路２５０の出力信号に応答して、センスアン
プ／ＩＯゲート１７０内のセンスアンプを駆動するため
の駆動信号を発生する。インターロック解除信号発生回
路２７０は、ＳＡ駆動回路２６０の出力信号に応答し
て、インターロック解除信号を発生する。ＡＴＤ発生回
路２８０は、コラムアドレス信号およびインターロック
解除信号に応答してライトバッファ２１０、プリアンプ
２２０、メインアンプ２３０および出力制御回路２９０
を制御する。出力制御回路２９０は、メインアンプ２３
０を制御する。
【００８８】メモリセルアレイ１１０、ロウデコーダ１
６０、センスアンプ／ＩＯゲート１７０、コラムデコー
ダ１９０および入出力線対ＩＯＢは、図１に示されるメ
モリセルアレイ１１に含まれる。また、出力バッファ２
４０は図１に示される出力回路１３に含まれる。その他
の回路は図１に示される周辺回路１２に含まれる。
６０、センスアンプ／ＩＯゲート１７０、コラムデコー
ダ１９０および入出力線対ＩＯＢは、図１に示されるメ
モリセルアレイ１１に含まれる。また、出力バッファ２
４０は図１に示される出力回路１３に含まれる。その他
の回路は図１に示される周辺回路１２に含まれる。
【００８９】なお、図１に示されるＤＲＡＭ１の構成
は、図８に示される構成に限られない。
は、図８に示される構成に限られない。
【００９０】図９に、内部降圧回路の構成の一例を示
す。図９において、基準電圧発生回路２１は所定の基準
電圧Ｖｒｅｆを発生する。基準電圧Ｖｒｅｆはたとえば
４Ｖである。
す。図９において、基準電圧発生回路２１は所定の基準
電圧Ｖｒｅｆを発生する。基準電圧Ｖｒｅｆはたとえば
４Ｖである。
【００９１】差動増幅回路２２は、たとえば図１０に示
されるようにカレントミラー増幅器からなる。カレント
ミラー増幅器は、ＰチャネルＭＯＳトランジスタＰ４，
Ｐ５およびＮチャネルＭＯＳトランジスタＮ４，Ｎ５，
Ｎ６を含む。このカレントミラー増幅器は、トランジス
タＮ６のゲートに与えられる制御信号ＣＳが“Ｈ”のと
きに活性化される。トランジスタＮ４のゲートに入力電
圧Ｄ１が与えられ、トランジスタＮ５のゲートに入力電
圧Ｄ２が与えられる。入力電圧Ｄ１が入力電圧Ｄ２より
も高いときには、出力電圧Ｄ３は“Ｈ”となる。入力電
圧Ｄ１が入力電圧Ｄ２よりも低いときには、出力電圧Ｄ
３が“Ｌ”となる。
されるようにカレントミラー増幅器からなる。カレント
ミラー増幅器は、ＰチャネルＭＯＳトランジスタＰ４，
Ｐ５およびＮチャネルＭＯＳトランジスタＮ４，Ｎ５，
Ｎ６を含む。このカレントミラー増幅器は、トランジス
タＮ６のゲートに与えられる制御信号ＣＳが“Ｈ”のと
きに活性化される。トランジスタＮ４のゲートに入力電
圧Ｄ１が与えられ、トランジスタＮ５のゲートに入力電
圧Ｄ２が与えられる。入力電圧Ｄ１が入力電圧Ｄ２より
も高いときには、出力電圧Ｄ３は“Ｈ”となる。入力電
圧Ｄ１が入力電圧Ｄ２よりも低いときには、出力電圧Ｄ
３が“Ｌ”となる。
【００９２】図９において、ハイブリッドスイッチング
回路２３は、ＰチャネルＭＯＳトランジスタＰ３、Ｎチ
ャネルＭＯＳトランジスタＮ３および抵抗Ｒ１，Ｒ２を
含む。トランジスタＰ３およびトランジスタＮ３は外部
電源電圧Ｖｃｃを受ける電源線Ｌ１と内部電源電圧ＩＶ
ｃｃが供給される電源線Ｌ２との間に並列に接続され
る。抵抗Ｒ１，Ｒ２は電源線Ｌ２と接地端子との間に直
列に接続される。
回路２３は、ＰチャネルＭＯＳトランジスタＰ３、Ｎチ
ャネルＭＯＳトランジスタＮ３および抵抗Ｒ１，Ｒ２を
含む。トランジスタＰ３およびトランジスタＮ３は外部
電源電圧Ｖｃｃを受ける電源線Ｌ１と内部電源電圧ＩＶ
ｃｃが供給される電源線Ｌ２との間に並列に接続され
る。抵抗Ｒ１，Ｒ２は電源線Ｌ２と接地端子との間に直
列に接続される。
【００９３】差動増幅回路２２の一方の入力端子には基
準電圧発生２１から発生される基準電圧Ｖｒｅｆが与え
られる。差動増幅回路２２の他方の入力端子には、抵抗
Ｒ１と抵抗Ｒ２との間のノードＮＣの電位が与えられ
る。差動増幅回路２２の出力信号はトランジスタＰ３の
ゲートに与えられる。トランジスタＮ３のゲートは電源
線Ｌ１に接続される。
準電圧発生２１から発生される基準電圧Ｖｒｅｆが与え
られる。差動増幅回路２２の他方の入力端子には、抵抗
Ｒ１と抵抗Ｒ２との間のノードＮＣの電位が与えられ
る。差動増幅回路２２の出力信号はトランジスタＰ３の
ゲートに与えられる。トランジスタＮ３のゲートは電源
線Ｌ１に接続される。
【００９４】図１１は、図９に示される内部降圧回路２
の特性を示す図である。図１１を参照しながら図９の内
部降圧回路２の動作を説明する。一定の基準電圧Ｖｒｅ
ｆをたとえば約２．３Ｖとし、外部電源電圧Ｖｃｃを５
Ｖとし、トランジスタＮ３のしきい値電圧Ｖｔｈを２Ｖ
とする。
の特性を示す図である。図１１を参照しながら図９の内
部降圧回路２の動作を説明する。一定の基準電圧Ｖｒｅ
ｆをたとえば約２．３Ｖとし、外部電源電圧Ｖｃｃを５
Ｖとし、トランジスタＮ３のしきい値電圧Ｖｔｈを２Ｖ
とする。
【００９５】図１１における領域Ａ（外部電源電圧が０
Ｖ以上４ｖ以下の範囲）においては、オン状態にあるト
ランジスタＮ３により電源線Ｌ２に電圧Ｖｃｃ−Ｖｔｈ
が与えられる。この電圧は、抵抗Ｒ１，Ｒ２により分割
され、分割された電圧がノードＮＣに現われる。
Ｖ以上４ｖ以下の範囲）においては、オン状態にあるト
ランジスタＮ３により電源線Ｌ２に電圧Ｖｃｃ−Ｖｔｈ
が与えられる。この電圧は、抵抗Ｒ１，Ｒ２により分割
され、分割された電圧がノードＮＣに現われる。
【００９６】このとき、ノードＮＣの電位は基準電圧Ｖ
ｒｅｆよりも低いので、差動増幅回路２２の出力信号は
完全な“Ｌ”となる。したがって、トランジスタＰ３が
完全にオンする。その結果、電源線Ｌ２には外部電源電
圧Ｖｃｃが供給され、ＩＶｃｃ＝Ｖｃｃとなる。
ｒｅｆよりも低いので、差動増幅回路２２の出力信号は
完全な“Ｌ”となる。したがって、トランジスタＰ３が
完全にオンする。その結果、電源線Ｌ２には外部電源電
圧Ｖｃｃが供給され、ＩＶｃｃ＝Ｖｃｃとなる。
【００９７】図１１の領域Ｂ（外部電源電圧Ｖｃｃが４
Ｖ以上６Ｖ以下の範囲）では、外部電源電圧Ｖｃｃの上
昇に従ってトランジスタＰ３のオン状態が弱まる。その
結果、内部電源電圧ＩＶｃｃが一定電圧（４Ｖ）に保持
される。
Ｖ以上６Ｖ以下の範囲）では、外部電源電圧Ｖｃｃの上
昇に従ってトランジスタＰ３のオン状態が弱まる。その
結果、内部電源電圧ＩＶｃｃが一定電圧（４Ｖ）に保持
される。
【００９８】図１１の領域Ｃ（外部電源電圧Ｖｃｃが６
Ｖ以上）では、ノードＮＣの電位が基準電圧Ｖｒｅｆよ
りも高くなる。それにより、差動増幅回路２２の出力信
号が“Ｈ”となり、トランジスタＰ３が完全にオフす
る。その結果、電源線Ｌ２には、オン状態にあるトラン
ジスタＮ３により電圧が供給される。したがって、ＩＶ
ｃｃ＝Ｖｃｃ−Ｖｔｈになる。
Ｖ以上）では、ノードＮＣの電位が基準電圧Ｖｒｅｆよ
りも高くなる。それにより、差動増幅回路２２の出力信
号が“Ｈ”となり、トランジスタＰ３が完全にオフす
る。その結果、電源線Ｌ２には、オン状態にあるトラン
ジスタＮ３により電圧が供給される。したがって、ＩＶ
ｃｃ＝Ｖｃｃ−Ｖｔｈになる。
【００９９】図１に示される内部降圧回路２の構成は、
図９に示される構成に限らない。内部降圧回路を備えた
半導体記憶装置については、たとえば特開平２−１９８
０９６号に開示されている。
図９に示される構成に限らない。内部降圧回路を備えた
半導体記憶装置については、たとえば特開平２−１９８
０９６号に開示されている。
【０１００】
【発明の効果】以上のようにこの発明によれば、基板バ
イアス発生手段の駆動電圧がアクティブ時とスタンドバ
イ時とで切換えられるので、スタンドバイ時の消費電力
を低減することができる。したがって、半導体記憶装置
の消費電力が低減される。
イアス発生手段の駆動電圧がアクティブ時とスタンドバ
イ時とで切換えられるので、スタンドバイ時の消費電力
を低減することができる。したがって、半導体記憶装置
の消費電力が低減される。
【図１】この発明の第１の実施例による半導体記憶装置
の全体の構成を示すブロック図である。
の全体の構成を示すブロック図である。
【図２】この発明の第１の実施例による半導体記憶装置
に含まれる基板バイアス発生回路の構成を示す図であ
る。
に含まれる基板バイアス発生回路の構成を示す図であ
る。
【図３】図２に示される基板バイアス発生回路の動作を
説明するための波形図である。
説明するための波形図である。
【図４】この発明の第２の実施例による半導体記憶装置
に含まれる基板バイアス発生回路の構成を示すブロック
図である。
に含まれる基板バイアス発生回路の構成を示すブロック
図である。
【図５】図４に示される基板バイアス発生回路の動作を
説明するための波形図である。
説明するための波形図である。
【図６】この発明の第３の実施例による半導体記憶装置
に含まれる基板バイアス発生回路の構成を示すブロック
図である。
に含まれる基板バイアス発生回路の構成を示すブロック
図である。
【図７】図６の基板バイアス発生回路の動作を説明する
ため波形図である。
ため波形図である。
【図８】図１の半導体記憶装置に含まれるＤＲＡＭの構
成の一例を示すブロック図である。
成の一例を示すブロック図である。
【図９】図１の半導体記憶装置に含まれる内部降圧回路
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【図１０】図９の内部降圧回路に含まれる差動増幅回路
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【図１１】図９の内部降圧回路の特性を示す図である。
【図１２】従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図１３】図１２の半導体記憶装置に含まれる基板バイ
アス発生回路の構成を示す回路図である。
アス発生回路の構成を示す回路図である。
【図１４】図１３の基板バイアス発生回路に含まれるイ
ンバータの構成を示す回路図である。
ンバータの構成を示す回路図である。
【図１５】図１３の基板バイアス発生回路に含まれるＮ
ＯＲゲートの構成を示す回路図である。
ＯＲゲートの構成を示す回路図である。
【図１６】図１３の基板バイアス発生回路の動作を説明
するための波形図である。
するための波形図である。
１ ＤＲＡＭ ２ 内部降圧回路 ３ 基板バイアス発生回路 ３１，３１ａ，３１ｂ，３２，３２ａ，３２ｂ ＶBB発
生回路 ３３，３３ａ，３３ｂ レベル検出器 ３４ 切換回路 Ｌ１，Ｌ２，Ｌ３ 電源線 Ｖｃｃ 外部電源電圧 ＩＶｃｃ 内部電源電圧 ＶBB 基板バイアス ＣＨ 半導体基板 ／ＲＡＳ 外部ロウアドレスストローブ信号 なお、各図中同一符号は同一または相当部分を示す。
生回路 ３３，３３ａ，３３ｂ レベル検出器 ３４ 切換回路 Ｌ１，Ｌ２，Ｌ３ 電源線 Ｖｃｃ 外部電源電圧 ＩＶｃｃ 内部電源電圧 ＶBB 基板バイアス ＣＨ 半導体基板 ／ＲＡＳ 外部ロウアドレスストローブ信号 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】 半導体基板上に形成される半導体記憶装
置であって、 外部電源電圧をその外部電源電圧よりも低い内部電源電
圧に変換する変換手段と、 前記内部電源電圧により駆動され、データを記憶する記
憶手段と、 前記外部電源電圧または前記内部電源電圧により駆動さ
れ、前記半導体基板を一定の電圧に保つための基板バイ
アスを発生する基板バイアス発生手段と、 前記記憶手段がアクティブ状態であるかスタンドバイ状
態であるかに依存して前記基板バイアス発生手段の駆動
電圧を前記外部電源電圧と前記内部電源電圧との間で切
換える切換手段とを備えた、半導体記憶装置。 - 【請求項２】 前記切換手段は、前記記憶手段がアクテ
ィブ状態であるときに駆動電圧として前記外部電源電圧
を前記基板バイアス発生手段に供給し、前記記憶手段が
スタンドバイ状態であるときに駆動電圧として前記内部
電源電圧を前記基板バイアス発生手段に供給する、請求
項１記載の半導体記憶装置。 - 【請求項３】 前記基板バイアス発生手段は、前記外部
電源電圧により駆動される第１の基板バイアス発生手段
と、前記内部電源電圧により駆動される第２の基板バイ
アス発生手段とを含み、 前記切換手段は、前記記憶手段がアクティブ状態である
ときに前記第１の基板バイアス発生手段を活性化しかつ
前記第２の基板バイアス発生手段を非活性にし、前記記
憶手段がスタンドバイ状態であるときに前記第１の基板
バイアス発生手段を非活性にしかつ前記第２の基板バイ
アス発生手段を活性化する、請求項１記載の半導体記憶
装置。 - 【請求項４】 前記基板バイアス発生手段は、前記外部
電源電圧により駆動される第１の基板バイアス発生手段
と、前記内部電源電圧により駆動される第２の基板バイ
アス発生手段とを含み、前記第２の基板バイアス発生手
段は常時活性状態にあり、 前記切換手段は、前記記憶手段がアクティブ状態である
ときに前記第１の基板バイアス発生手段を活性化し、前
記記憶手段がスタンドバイ状態であるときに前記第１の
基板バイアス発生手段を非活性にする、請求項１記載の
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074304A JPH05274876A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
| DE4309364A DE4309364C2 (de) | 1992-03-30 | 1993-03-23 | Halbleiterspeichervorrichtung und Betriebsverfahren dafür |
| US08/038,955 US5341340A (en) | 1992-03-30 | 1993-03-29 | Semiconductor memory device and operating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074304A JPH05274876A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274876A true JPH05274876A (ja) | 1993-10-22 |
Family
ID=13543259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074304A Pending JPH05274876A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5341340A (ja) |
| JP (1) | JPH05274876A (ja) |
| DE (1) | DE4309364C2 (ja) |
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| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
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| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
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