JPH09231751A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09231751A
JPH09231751A JP8039632A JP3963296A JPH09231751A JP H09231751 A JPH09231751 A JP H09231751A JP 8039632 A JP8039632 A JP 8039632A JP 3963296 A JP3963296 A JP 3963296A JP H09231751 A JPH09231751 A JP H09231751A
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Abstract

(57)【要約】 【課題】 半導体記憶装置のデータ保持モード時におい
て記憶データに悪影響を及ぼすことなく消費電流を低減
する。 【解決手段】 データ保持モード時においては、メモリ
セルアレイの基板領域の電位は通常動作モード時と同じ
レベルに固定し、一方、周辺回路の基板領域へ印加され
るバイアス電圧は通常動作モード時よりもその絶対値を
大きくする。動作モード変更時において基板電位は変化
せず、応じてメモリセルのストレージノードの電位は変
化せず、記憶データは安定に保持される。一方、周辺回
路のＭＯＳトランジスタのしきい値電圧の絶対値が大き
くなり、サブスレッショルド電流が低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データ保持モードを有する半導体記憶装置
の基板バイアス発生回路の構成に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、たとえばノートブック型パーソナ
ルコンピュータなどのようなＰＤＡ（パーソナル・デジ
タル・アシスタンツ）およびＰＡＧＡＲ（携帯型電話
器）などの携帯型機器（携帯型情報端末）の用途に多く
用いられている。このような携帯型機器では、電池を電
源として動作させるため、低消費電力のデバイスが特に
要求される。低消費電力化に対しては種々の方法がある
が、消費電力は動作電源電圧の２乗に比例するため、動
作電源電圧を低下させる方法が最も効果が大きい。この
ような観点から、電源電圧が２Ｖという要求も出てきて
いる。電源電圧の減少に伴って、動作特性を維持するた
めに、ＭＯＳトランジスタ（絶縁ゲート型電界効果トラ
ンジスタ）のサイズもスケーリング則に沿ってスケール
ダウンされるが、しきい値電圧をこの電源電圧の減少に
伴って低下させるのは、以下に述べるようにサブスレッ
ショルド電流が増大するため通常困難である。
【０００３】図３３は、ｎチャネルＭＯＳトランジスタ
のゲート電圧とドレイン電流との関係を示す図である。
縦軸にドレイン電流Ｉｄｓを示し、横軸にゲート電圧
（ソース電圧を基準とするゲート電圧）Ｖｇｓを示す。
ＭＯＳトランジスタのしきい値電圧は、ある量のドレイ
ン電流が流れるときのゲート電圧として規定される。た
とえば、１０μｍのゲート幅を有するＭＯＳトランジス
タにおいて、１μＡのドレイン電流が流れるときのゲー
ト電圧Ｖｇｓがしきい値電圧Ｖｔｈとして規定される。
図３３においては、ドレイン電流Ｉ０が流れるときのゲ
ート電圧Ｖｇｓがそれぞれしきい値電圧Ｖｔｈ１（曲線
Ｉ）およびしきい値電圧Ｖｔｈ２（曲線ＩＩ）として規
定される。ＭＯＳトランジスタにおいては、そのゲート
電圧Ｖｇｓがしきい値電圧以下となると、ドレイン電流
Ｉｄｓは指数関数的に低下するが（図３３においては対
数目盛のため直線的に低下している）、そのゲート電圧
Ｖｇｓが０Ｖとなってもドレイン電流Ｉｄｓは０Ｖには
ならない。
【０００４】ＭＯＳトランジスタのしきい値電圧をＶｔ
ｈ１からＶｔｈ２へ低下させると、このＭＯＳトランジ
スタの特性曲線は、曲線Ｉから曲線ＩＩへ移行する。こ
のとき、ゲート電圧Ｖｇｓが０Ｖのときに流れる電流
（サブスレッショルド電流）は、Ｉ１からＩ２へと増加
する。したがって、単純にしきい値電圧を低下させると
サブスレッショルド電流が増加し、消費電流が多くなる
という問題が生じる。ｐチャネルＭＯＳトランジスタの
特性は、この図３３のゲート電圧Ｖｇｓの符号を反転す
ることにより得られ、同様の問題が生じる。
【０００５】たとえば、１６ＭＤＲＡＭを用いて行なっ
た実験によると、ｎチャネルＭＯＳトランジスタおよび
ｐチャネルＭＯＳトランジスタ両者のしきい値電圧の絶
対値を約０．４Ｖまで小さくすると、待機時（チップ非
活性化時）に消費される電源電流が、電源電圧が２Ｖに
おいて５００μＡ程度までに増大する。実際の使用時に
おいて、ＤＲＡＭをデータ保持モードとしてのセルフリ
フレッシュモードに設定してＤＲＡＭ内部においてリフ
レッシュを行ないながら、ＤＲＡＭが待機状態に保持さ
れる。このようなデータ保持モード時においては、待機
電流（待機時に消費される電源電流）にさらに５０μＡ
程度のリフレッシュ電流（リフレッシュ時に消費される
電流）が加えられる。一般に、携帯機器においては、デ
ータ保持モードにおいては、セルフリフレッシュ動作を
行なった際のリフレッシュ電流を考慮しての待機電流が
通常１００μＡ程度以下とすることが要求されている。
このような、待機状態（スタンバイサイクル）における
サブスレッショルド電流の抑制を図る構成が、たとえば
特開平６−２８８４７号公報に開示されている。
【０００６】図３４は、従来の半導体記憶装置の全体の
構成を概略的に示す図である。図３４において、半導体
記憶装置ＰＳＲは、メモリアレイおよび周辺回路を含む
内部回路ＬＣと、この内部回路ＬＣが形成される基板領
域（ウェルおよび基板両者を含む）へバイアス電圧ＶＢ
ＢおよびＶＷＢを供給するバイアス発生回路ＶＢＧと、
外部からのデータ保持モード指示信号ＺＲＦおよび電源
電圧ＶＣＣに従ってデータ保持モードが指定されたこと
を検出するデータ保持モード検出回路ＤＲＤと、データ
保持モード検出回路ＤＲＤからの保持モード検出信号Ｄ
ＲＭの活性化に従って、バイアス発生回路ＶＢＧが発生
するバイアス電圧ＶＢＢおよびＶＷＢの絶対値を大きく
するバイアス制御回路ＶＢＣを含む。
【０００７】内部回路ＬＣは、Ｐ型基板領域に形成され
るｎチャネルＭＯＳトランジスタと、Ｎ型基板領域に形
成されるｐチャネルＭＯＳトランジスタを含む。データ
保持モード検出回路ＤＲＤは、保持モード指示信号ＺＲ
Ｆが所定期間Ｌレベルに保持されるかまたは電源電圧Ｖ
ＣＣが所定の電圧レベル以下に設定されると、データ保
持モードが指定されたと判定する。バイアス発生回路Ｖ
ＢＧは、負のバイアス電圧ＶＢＢをＰ型基板領域へ印加
し、正のバイアス電位ＶＷＢをＮ型基板領域へ印加す
る。次のこの図３４に示す半導体装置の動作を図３５に
示す波形図を参照して説明する。
【０００８】ノーマルモード（通常動作モード）におい
ては、電源電圧ＶＣＣはたとえば５Ｖの電圧レベルに保
持されている。この状態においては、保持モード指示信
号ＺＲＦは非活性状態のＨレベルにあり、データ保持モ
ード検出回路ＤＲＤからの保持モード検出信号ＤＲＭは
Ｌレベルの非活性レベルにある。この状態においては、
バイアス発生回路ＶＢＧからの基板バイアス電圧ＶＢＢ
は−３・Ｖｔｈｎの電圧レベルに保持され、また基板バ
イアス電圧ＶＷＢは、電源電圧ＶＣＣレベルに保持され
る。ここでＶｔｈｎは、ｎチャネルＭＯＳトランジスタ
のしきい値電圧を示す。
【０００９】時刻Ｔ０において、データ保持モードが指
定されると電源電圧ＶＣＣが３Ｖのレベルに低下され
る。このデータ保持モードの検出は、保持モード指示信
号ＺＲＦが所定期間Ｌレベルに設定されるかまたは電源
電圧ＶＣＣの電位レベルの低下をデータ保持モード検出
回路ＤＲＤが検出することにより行なわれる。このデー
タ保持モードに入ると、時刻Ｔ０において、データ保持
モード検出回路ＤＲＤからの保持モード検出信号ＤＲＭ
がＨレベルの活性状態とされ、応じてバイアス制御回路
ＶＢＣからのバイアス制御信号ＶＣＬが活性状態とされ
る。バイアス発生回路ＶＢＧは、このバイアス制御信号
ＶＣＬに従って、バイアス電圧ＶＢＢを−４・Ｖｔｈｎ
の電位レベルに低下させ、一方、バイアス電圧ＶＷＢを
ＶＣＣ＋２・｜Ｖｔｈｐ｜の電圧レベルに上昇させる。
ここで、Ｖｔｈｐは、ｐチャネルＭＯＳトランジスタの
しきい値電圧を示す。
【００１０】バイアス電圧ＶＢＢおよびＶＷＢは、それ
ぞれ、ｎチャネルＭＯＳトランジスタおよびｐチャネル
ＭＯＳトランジスタのバックゲート電位となる。ＭＯＳ
トランジスタにおいて、バックゲートの電位の絶対値が
大きくなると、ＭＯＳトランジスタのしきい値電圧の絶
対値が大きくなる。このバイアス電圧ＶＢＢおよびＶＷ
Ｂの絶対値を大きくし、応じてｐチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタのそれぞれ
のしきい値電圧の絶対値を大きくすることにより、これ
らのＭＯＳトランジスタのサブスレッショルド電流を低
減する。
【００１１】時刻Ｔ１において、データ保持モードから
ノーマルモードへ復帰すると、電源電圧ＶＣＣが再び５
Ｖの電圧レベルに復帰し、データ保持モード検出信号Ｄ
ＲＭが非活性状態のＬレベルとされる。応じてバイアス
電圧ＶＢＢが再び−３・Ｖｔｈｎの電圧レベルに上昇
し、一方バイアス電圧ＶＷＢが、電源電圧ＶＣＣの電圧
レベルに復帰する。
【００１２】ノーマルモード時において、バイアス電圧
ＶＢＢおよびＶＷＢの絶対値を小さくすることにより、
ＭＯＳトランジスタのしきい値電圧の絶対値を小さく
し、応じて通常動作モード時における半導体記憶装置の
必要とされる動作特性を実現する。
【００１３】
【発明が解決しようとする課題】前述の先行技術文献特
開平６−２８８４７号公報においては、データ保持モー
ド時において、バイアス電圧の絶対値を大きくして、応
じてＭＯＳトランジスタのしきい値電圧の絶対値を大き
くすることにより、サブスレッショルド電流の低減を図
っている。この先行技術文献は、動作温度が上昇した場
合のサブスレッショルド電流の増加を問題にしており、
たとえば２．０Ｖのような低電源電圧で動作する半導体
記憶装置における高速動作性を確保するためのＭＯＳト
ランジスタのしきい値電圧を小さくすることについては
考慮していない。しかも、この図３４に示す構成におい
ては、データ保持モード時においては、内部回路ＬＣが
形成される基板領域全体に印加されるバイアス電圧ＶＢ
ＢおよびＶＷＢが変化しているため、ダイナミック型半
導体記憶装置特有の問題が生じる。
【００１４】図３６は、図３４に示す内部回路の部分断
面構造を示す図である。図３６において、周辺回路部お
よびメモリアレイ部は、Ｐ型半導体基板９００上に形成
される。周辺回路部は、この半導体基板９００表面に形
成されるＮ型ウェル９０１およびＰ型ウェル９０６に形
成され、メモリアレイ部は、Ｐ型半導体基板９００表面
にこのＰウェル９０６と離れて形成されるＰウェル９２
０上に形成される。この構成は、通常ツィンウェル構造
と呼ばれる。
【００１５】Ｎウェル９０１は、高濃度Ｎ型不純物領域
（Ｎ＋領域）９０２を介してバイアス電圧ＶＷＢを受け
る。このＮウェル９０１表面に、互いに間をおいて高濃
度Ｐ型不純物領域（Ｐ＋領域）９０３および９０４が形
成され、かつＰ＋領域９０３および９０４の間のチャネ
ル領域上にゲート絶縁膜（図示せず）を介してゲート電
極９０５が形成される。このＰ＋不純物領域９０３およ
び９０４およびゲート電極９０５によりｐチャネルＭＯ
Ｓトランジスタが形成される。Ｐウェル９０６は特に設
けられなくてもよく、Ｐ型半導体基板９００と電気的に
接続される。
【００１６】Ｐウェル９０６表面に、Ｎ＋領域９０８お
よび９０９が間をおいて形成され、かつＮ＋領域９０８
および９０９の間のチャネル領域上に図示しないゲート
絶縁膜を介してゲート電極９１０が形成される。Ｎ＋領
域９０８、９０９およびゲート電極層９１０により、ｎ
チャネルＭＯＳトランジスタが形成される。図３６にお
いて、Ｐ＋領域９０３は電源電圧ＶＣＣを受け、Ｎ＋領
域９０８が接地電圧ＶＳＳを受ける。Ｐ＋領域９０４お
よびＮ＋領域９０９が相互接続され、また、ゲート電極
９０５および９１０が相互接続される。これにより、入
力信号ＩＮを反転して出力信号ＯＵＴを生成するＣＭＯ
Ｓインバータが実現される。
【００１７】メモリアレイ部においては、Ｐウェル（ま
たはＰ型半導体層）９２０は、Ｐ＋領域９２１を介して
バイアス電圧ＶＢＢを受ける。このＰウェル９２０表面
に、Ｎ＋領域９２２および９２３が間をおいて形成さ
れ、このＮ＋領域９２２および９２３間のチャネル領域
上に図示しないゲート絶縁膜を介してゲート電極層９２
６が形成される。Ｎ＋領域９２３には、導電層９２４が
電気的に接続され、この導電層９２４上に、キャパシタ
絶縁膜（図示せず）を介して導電層９２５が形成され
る。Ｎ＋領域９２２はビット線ＢＬに接続され、ゲート
電極層９２６はワード線ＷＬに接続され、導電層９２５
は、一定のセルプレート電圧ＶＣＰを受ける。このメモ
リアレイ部においてＮ＋領域９２２および９２３および
ゲート電極９２６によりメモリセルのアクセストランジ
スタが形成され、Ｎ＋領域９２３および導電層９２４お
よび９２５により、データ格納用のキャパシタが形成さ
れる。
【００１８】図３７は、この図３６に示すメモリアレイ
部の電気的等価回路を示す図である。図３７において、
メモリセルは、ワード線ＷＬに接続されるゲートと、ビ
ット線ＢＬに接続される一方導通ノードと、ストレージ
ノードＳＮに接続される他方導通ノードを有するｎチャ
ネルＭＯＳトランジスタＭＱと、ストレージノードＳＮ
とセルプレート電圧ＶＣＰ印加ノードとの間に接続され
るキャパシタＣｇと、ストレージノードＳＮとバイアス
電位ＶＢＢ印加ノードとの間に接続されるキャパシタＣ
ｊを含む。ＭＯＳトランジスタＭＱは、図３６のＮ＋領
域９２２および９２３ならびにゲート電極９２６の構成
に対応する。キャパシタＣｇは、導電層９２４および９
２５で構成されるキャパシタに対応する。キャパシタＣ
ｊは、Ｎ＋領域９２３とＰウェル９２０の間に形成され
る接合容量に対応する。この基板バイアス電圧ＶＢＢは
また周辺回路のＭＯＳトランジスタＰＨのバックゲート
へも印加される。この周辺回路のトランジスタＰＨは、
図３６において、Ｎ＋領域９０８、９０９およびゲート
電極９１０で構成されるトランジスタに対応する。ダイ
ナミック型半導体記憶装置においては、ストレージノー
ドＳＮに電荷の形態で、情報が格納される。
【００１９】データ保持モードにおいて、ダイナミック
型半導体記憶装置においては、周期的に記憶データのリ
フレッシュが行なわれる。すなわち、ワード線ＷＬが選
択状態とされ、ＭＯＳトランジスタＭＱを介してビット
線ＢＬへストレージノードＳＮに格納された電荷を読出
し、図示しないセンスアンプにより増幅し、再び増幅し
たビット線電位をストレージノードＳＮへ書込む。デー
タ保持モードにおいて、基板バイアス電圧ＶＢＢの絶対
値が大きくされると、ＭＯＳトランジスタＭＱのしきい
値電圧Ｖｔｈｎが大きくなる。この場合、ストレージノ
ードＳＮにＨレベルのデータが格納されている場合、Ｍ
ＯＳトランジスタＭＱのしきい値電圧損失の影響によ
り、ビット線ＢＬ上に読出される読出電圧が小さくな
り、センスアンプの動作マージン（正確にセンス動作を
行なうことのできる電圧差）が小さくなる。したがって
この状態においては、正確に記憶データのリフレッシュ
を行なうことができなくなる問題が生じる。
【００２０】また、図３８（Ａ）に示す時刻Ｔ０におい
て、ノーマルモードからデータ保持モードへ移行すると
き、基板バイアス電圧ＶＢＢの絶対値が大きくされる
と、すなわち基板の電位レベルが低下すると、キャパシ
タＣｊの容量結合によりストレージノードＳＮの電位が
低下する（ＭＯＳトランジスタＮＱはオフ状態にあり、
ストレージノードＳＮはフローティング状態にある）。
したがって、ストレージノードＳＮにＨレベルのデータ
が格納されている場合、その正電荷量が小さくなりＨレ
ベルデータの電位レベルが低下し、応じて、図３８
（Ｂ）に示すリフレッシュ動作時におけるビット線ＢＬ
の読出電圧が小さくなり、同様、センスマージン（読出
動作マージン）が小さくなる。
【００２１】図３８（Ａ）の時刻Ｔ１において、データ
保持モードからノーマルモードへ復帰するとき、基板バ
イアス電圧ＶＢＢの絶対値が小さくされる。すなわち、
基板バイアス電圧ＶＢＢは正の方向へ変化する。このと
き、キャパシタＣｊの容量結合により、ストレージノー
ドＳＮの電位が上昇する。ストレージノードＳＮにＬレ
ベルデータが格納されている場合には、Ｌレベルデータ
の電位が上昇し、ノーマルモード時におけるこのメモリ
セルの記憶データの読出電圧が小さくなり（図３８
（Ｂ）参照）、Ｌレベルデータのセンスマージンが小さ
くなり、ノーマルモード時において正確にデータを読出
すことができなくなるという問題が生じる。読出電圧
は、図３８（Ｂ）に示すように、ビット線ＢＬは、通常
中間電位（セルプレート電圧ＶＣＰと同じ電圧レベル）
にプリチャージされており、Ｈレベルデータを読出す際
のビット線電圧は、この中間電圧よりも高くなり、Ｌレ
ベルデータ読出時のＬ読出電圧は、この中間電圧レベル
とビット線ＢＬ上に現れる電圧の差である。Ｈレベルデ
ータの電位が低くなれば、Ｈ読出電圧が小さくなり、ま
たＬレベルデータの電位が上昇すれば、Ｌ読出電圧は小
さくなる。特に、電源電圧ＶＣＣが２．０Ｖと小さくさ
れると、この読出電圧の変動は大きな影響を及ぼす。す
なわち、読出電圧ΔＶは、次式で表わされるため、正常
な場合での読出電圧ΔＶの値も小さくなるためである。
【００２２】 ΔＶ＝±（Ｃｓ・ＶＣＣ／２）（１／（ＣＳ＋ＣＢ）） ここで、ＣＳは、メモリセルのキャパシタ（キャパシタ
ＣｇおよびＣｊの並列体）の容量値を示し、ＣＢはビッ
ト線容量を示す。符号±は、Ｈ読出電圧およびＬ読出電
圧を示す。
【００２３】それゆえ、この発明の目的は、低電源電圧
の半導体記憶装置においても、記憶データに影響を及ぼ
すことなく消費電流を低減することである。
【００２４】この発明の他の目的は、データ保持モード
時における消費電流をメモリセル記憶データに悪影響を
及ぼすことなく低減することのできるダイナミック型半
導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】請求項１に係る発明は、
複数のメモリセルが配置されるメモリセルアレイと、こ
のメモリセルアレイが形成される基板領域へ一定のバイ
アス電位を供給するアレイバイアス手段と、メモリセル
アレイを選択状態へ駆動するための周辺回路と、この周
辺回路が形成される基板領域へバイアス電位を供給する
ための周辺バイアス手段とを含む。この周辺バイアス手
段は、データ保持モード指示信号の活性化時、周辺バイ
アス手段の供給するバイアス電圧の絶対値をデータ保持
モード指示信号の非活性化時のそれよりも大きくするた
めのバイアス制御手段を含む。
【００２６】請求項２に係る半導体記憶装置は、周辺バ
イアス手段が、電源電圧よりも絶対値の大きい電圧を発
生するバイアス発生手段と、データ保持モード指示信号
の活性化時、このバイアス発生手段の発生する電圧を選
択しかつデータ保持モード指示信号の非活性化時電源電
圧を選択し、この選択した電圧を周辺回路が形成される
基板領域へ供給するバイアス制御手段としての選択手段
を含む。
【００２７】請求項３に係る半導体記憶装置は、周辺回
路が、第１導電型の半導体層表面に形成される第１のウ
ェル表面に形成される第２のウェルに形成されるトラン
ジスタ素子を含む。第１のウェルは、第２導電型を有し
かつ電源電圧にバイアスされる。第２のウェルは第１導
電型を有しかつ周辺バイアス手段からのバイアス電圧を
受ける。
【００２８】請求項４に係る半導体記憶装置は、周辺回
路が第１導電型の第１の絶縁ゲート型電界効果トランジ
スタと第２導電型の第２の絶縁ゲート型電界効果トラン
ジスタとを含み、周辺バイアス手段が、第１の絶縁ゲー
ト型電界効果トランジスタが形成される基板領域へ印加
される第１のバイアス電圧を生成する手段と、第２の絶
縁ゲート型電界効果トランジスタが形成される基板領域
へ印加される第２のバイアス電圧を生成する手段とを含
む。バイアス制御手段は、データ保持モード指示信号の
活性化に応答して第１および第２のバイアス電圧の絶対
値を大きくする手段を含む。
【００２９】請求項５に係る半導体記憶装置は、請求項
４の装置において、第１の絶縁ゲート型電界効果トラン
ジスタは、第１導電型の半導体層の表面に形成されかつ
第１のバイアス電圧が供給される第２導電型の第１のウ
ェル内に形成される。第２の絶縁ゲート型電界効果トラ
ンジスタは、半導体層表面に第１のウェルと離れて形成
される第２のウェルの表面に形成される第３のウェル内
に形成される。第２のウェルは第２導電型を有しかつ第
１の電源電圧が供給される。第３のウェルは、第１導電
型を有しかつ第２のバイアス電圧が供給される。第１の
バイアス電圧は絶対値が第１の電源電圧以上であり、第
２のバイアス電圧は絶対値が第２の電源電圧以上であ
る。
【００３０】請求項６に係る半導体記憶装置は、請求項
１の装置の周辺バイアス手段が、周期的にクロック信号
を生成するクロック発生手段と、このクロック信号に応
答してチャージポンプ動作を行なって基準電圧を発生す
る基準電圧発生手段と、クロック信号に応答して比較制
御信号を生成する制御信号発生手段と、この比較制御信
号に応答して活性化され、基準電圧と出力ノードの電圧
とを比較し、その比較結果を示す信号を出力する比較手
段と、この比較手段の比較結果が、基準電圧の絶対値が
出力ノードの電圧の絶対値よりも大きいことを示すとき
活性化され、周期的に繰返し信号を発生する繰返し信号
発生手段と、この繰返し信号発生手段からの繰返し信号
に従ってチャージポンプ動作を行なって出力ノードへバ
イアス電圧を出力するバイアス発生手段とを含む。
【００３１】請求項７に係る半導体記憶装置は、請求項
６の装置において、クロック信号に応答してチャージポ
ンプ動作を行なって出力ノードへ電荷を供給する、バイ
アス発生手段の電荷供給量よりも小さな電荷供給力を有
する第１のバイアス保持手段と、メモリセルの選択動作
開始指示信号に応答してチャージポンプ動作を行なって
出力ノードへ電荷を供給する、第１のバイアス保持手段
の電荷供給力よりも大きな電荷供給力を有する第２のバ
イアス保持手段をさらに備える。
【００３２】請求項８に係る半導体記憶装置は、請求項
６の装置の制御信号発生手段が、クロック信号に応答し
て、互いに異なる期間に活性状態とされる第１および第
２の制御信号を発生する手段を含み、比較手段が、第１
の制御信号の活性化に応答して第１および第２のノード
を所定電位にプリチャージするプリチャージ手段と、基
準電位と出力ノードの電位とを比較し、両者の差に応じ
た電流を第１および第２のノードへ供給する比較段と、
第２の制御信号の活性化に応答して活性化され、第１お
よび第２のノードの電位を差動的に増幅して比較結果を
示す信号を出力する差動増幅段を含む。
【００３３】請求項９に係る半導体記憶装置は、請求項
８の比較段が、電源ノードと第１のノードとの間に結合
されかつ基準電位をゲートに受ける第１の絶縁ゲート型
電界効果トランジスタと、第１のノードの電位を受ける
ように結合されかつこの第１のノードの電位に応答して
電源ノードと第１のノードとの間の第１の絶縁ゲート型
電界効果トランジスタを介しての電流経路を遮断するた
めの第１の遮断手段と、電源ノードと第２のノードとの
間に結合されかつ出力ノード上の電位をゲートに受ける
第２の絶縁ゲート型電界効果トランジスタと、第２のノ
ードの電位を受けるように結合され、この第２のノード
上の電位に応答して電源ノードと第２のノードとの間の
第２の絶縁ゲート型電界効果トランジスタを介しての電
流経路を遮断する第２の遮断手段とを含む。
【００３４】請求項１０に係る半導体記憶装置は、請求
項２の装置において、電源電圧が、一方動作電源電圧と
しての第１の電源電圧と他方動作電源電圧としての第２
の電源電圧とを含み、選択手段が、データ保持モード指
示信号をバイアス電位と第１の電源電圧のレベルの信号
に変換しかつ互いに相補な第１および第２の選択信号を
生成するレベル変換手段と、このレベル変換手段からの
第１の選択信号の活性化に応答して導通し、バイアス電
位を出力ノードへ伝達する第１の絶縁ゲート型電界効果
トランジスタと、レベル変換手段からの第２の選択信号
の活性化に応答して導通し、第２の電源電圧を出力ノー
ドへ伝達する第２の絶縁ゲート型電界効果トランジスタ
を含む。この第２の絶縁ゲート型電界効果トランジスタ
のバックゲート電極は、バイアス電位発生手段からのバ
イアス電位を受けるように結合される。この出力ノード
から周辺回路が形成される基板領域へのバイアス電圧が
供給される。
【００３５】請求項１１に係る半導体記憶装置は、請求
項４の装置において、第１のバイアス電圧が２．０Ｖの
正の電源電圧以上の電圧レベルを有し、かつ第２のバイ
アス電圧が接地電圧以下の電圧レベルを有する。
【００３６】メモリセルアレイ部へは固定的に一定のバ
イアス電位をノーマルモード時およびデータ保持モード
時いずれにおいても供給し、周辺回路が形成される基板
領域へはデータ保持モード指示信号が活性状態とされる
データ保持モード時において、データ保持モード指示信
号が非活性状態とされるノーマルモード時のバイアス電
圧の絶対値よりも大きな絶対値のバイアス電圧が供給さ
れる。これにより、この周辺回路に形成されるトランジ
スタ素子のバックゲート効果により、トランジスタ素子
のしきい値電圧の絶対値が大きくなり、サブスレッショ
ルド電流を抑制する。一方、メモリセルアレイ領域のバ
イアス電位は一定であるため、ノーマルモード時からデ
ータ保持モード時への移行時およびデータ保持モード時
からノーマルモード時への移行時におけるメモリセルキ
ャパシタのストレージノードの電位の変化が抑制され
る。
【００３７】
【発明の実施の形態】
［基本動作説明］図１は、この発明の実施の形態に従う
半導体記憶装置の基本的動作を説明するためのタイミン
グ図である。以下の説明においては、ＤＲＡＭが半導体
記憶装置の一例として示されるが、本発明はデータ保持
モードを有する任意の半導体記憶装置に対し適用可能で
ある。
【００３８】図１において、時刻ｔ０において、ロウア
ドレスストローブ信号／ＲＡＳがＨレベルの状態で、コ
ラムアドレスストローブ信号／ＣＡＳがＬレベルに立下
がり、次いで約１０ｎｓ（ナノ秒）の後の時刻ｔ１にお
いて、ロウアドレスストローブ信号／ＲＡＳが立下が
り、／ＣＡＳビフォー／ＲＡＳ（ＣＢＲ）リフレッシュ
モードが設定される。このＣＢＲリフレッシュモードが
設定されると、ロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して、内部で、メモリセルのリフレッシ
ュ動作が実行される（ＣＢＲリフレッシュ）。
【００３９】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳがともに１０
０μｓ（マイクロ秒）の間Ｌレベルに保持されると、時
刻ｔ２において、セルフリフレッシュ活性化信号（ＳＥ
ＬＦ）が活性状態とされ、この半導体記憶装置はデータ
保持モードとしてのセルフリフレッシュモードに入る。
この時刻ｔ２以前においては、周辺回路のｐチャネルＭ
ＯＳ（ＰＭＯＳ）トランジスタの基板電位は、一方の動
作電源電圧である電源電圧ＶＣＣレベルに保持され、ま
た周辺回路のｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タの基板電位は、他方電源電位である接地電位０Ｖ（Ｇ
ＮＤ）レベルに保持されている。メモリセルが形成され
るアレイ基板領域の電位ＶＢＢは、所定の負電位レベル
に保持される。
【００４０】時刻ｔ２において、セルフリフレッシュ活
性化信号（ＳＥＬＦ）が活性化されると、周辺回路のＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタの基板
電位が変更される。この時刻ｔ２から数十ｎｓないし数
百ｎｓ後の時刻ｔ３において、ＰＭＯＳトランジスタの
基板電位が電源電位ＶＣＣからそれより高い電位ＶＰＢ
に変化して安定化され、また周辺ＮＭＯＳトランジスタ
の基板電位が接地電位０Ｖから負の電位ＶＮＢへの変化
が完了して安定化する。これにより、周辺回路のＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタの基板電位
の絶対値が大きくなり、これらのしきい値電圧の絶対値
が大きくなる。これにより、周辺回路におけるサブスレ
ッショルド電流が抑制され、低電力動作が可能になる。
メモリセルが形成されるアレイ基板電位は、このセルフ
リフレッシュモードにおいても、一定のバイアス電圧Ｖ
ＢＢに保持される。したがってメモリセルのストレージ
ノードの電位は変化せず、記憶電荷に応じた電位を安定
に保持する。
【００４１】このセルフリフレッシュモードにおいて、
所定期間ごとにリフレッシュが実行される。
【００４２】時刻ｔ４において、ロウアドレスストロー
ブ信号／ＲＡＳが立上がると、数十ｎｓないし百数十ｎ
ｓ後の時刻ｔ６において、セルフリフレッシュ活性化信
号（ＳＥＬＦ）が非活性状態とされ、この半導体記憶装
置が、セルフリフレッシュモードからノーマルモードへ
移行する。この時刻ｔ４から時刻ｔ５の時間が設けられ
ているのは、時刻ｔ４において、ロウアドレスストロー
ブ信号／ＲＡＳがＨレベルへ立上がったとき、内部でリ
フレッシュ動作が行なわれている可能性があり、このリ
フレッシュ動作を確実に完了させる必要があるためであ
り、時刻ｔ４と時刻ｔ５の間の時間は、最大、リフレッ
シュの１動作サイクル（百数十ｎｓ）に設定される。
【００４３】この時刻ｔ５において、セルフリフレッシ
ュ活性化信号（ＳＥＬＦ）が非活性状態とされると、周
辺回路の基板電位が切換えられ、周辺Ｐ（ｐチャネル）
ＭＯＳトランジスタの基板電位が低下し始め、周辺Ｎ
（ｎチャネル）ＭＯＳトランジスタの基板電位が上昇し
始める。
【００４４】時刻ｔ５から数十ｎｓないし数百ｎｓ経過
した時刻ｔ７において、周辺ＰＭＯＳトランジスタの基
板電位が電位ＶＰＢから電源電位ＶＣＣに変化して安定
化され、一方、周辺ＮＭＯＳトランジスタの基板電位
が、電位ＶＮＢから接地電位０Ｖへの変化が完了する。
これにより、周辺回路のトランジスタのしきい値電圧の
絶対値が小さくされ、高速動作が可能になる。メモリセ
ルアレイ基板の電位は、変化せず一定のバイアス電圧Ｖ
ＢＢを保持している。
【００４５】たとえば、現在一般に用いられているＤＲ
ＡＭの電源電圧は３．３Ｖであり、このようなＤＲＡＭ
で使用されるＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタのそれぞれのしきい値電圧ＶＴＮおよびＶＴＰ
の大きさは、ＶＴＮ＝｜ＶＴＰ｜＝０．７Ｖ程度であ
る。一方、携帯機器などの低電力化が要求される装置に
おいては、２．０Ｖ程度の電源電圧が要求される。電源
電圧２．０Ｖと仮定したとき、ＤＲＡＭの動作速度の確
保およびしきい値電圧の製造パラメータの変動に起因す
るばらつきに対する動作安定度の確保の観点から、しき
い値電圧の絶対値は、電源電圧の低下に比例して、０．
７・２．０／３．３＝０．４２Ｖ程度まで小さくするの
が望ましい。たとえば、１６ＭＤＲＡＭを使って実験し
たところ、ＶＴＮ＝｜ＶＴＰ｜＝０．７ＶのＭＯＳトラ
ンジスタを使用する場合、電源電圧が３．３Ｖから２．
０Ｖに低下した場合、動作速度が約１．５倍遅くなるの
が見られた。電源電圧に対するしきい値電圧の影響が大
きく、ＭＯＳトランジスタの充放電開始時点は、信号振
幅が小さくされても、信号の変化の開始タイミングが相
対的に遅くなるためである。また、ＭＯＳトランジスタ
が飽和領域で動作する場合、ドレイン電流が、ゲート電
圧としきい値電圧の絶対値の差の２乗に比例するため、
応じて充放電電流が小さくなり、信号を高速で変化させ
ることができなくなるためである。
【００４６】また１６ＭＤＲＡＭを用いた実験によれ
ば、しきい値電圧の絶対値が０．７ＶのＭＯＳトランジ
スタを用いたＤＲＡＭにおいては、電源電圧が３．３Ｖ
において、待機時（チップ非活性化時）の電源電流が１
０μＡ程度であるが、一方しきい値電圧の絶対値を０．
４Ｖまで小さくした場合、電源電圧が２Ｖにおいても、
待機時の電源電流が５００μＡ程度まで増大する。実際
の使用時には、ＤＲＡＭをデータ保持モードであるセル
フリフレッシュモードに設定し、内部で周期的にメモリ
セルデータのリフレッシュを行ないながら、このＤＲＡ
Ｍのチップは待機状態に保持される。したがってリフレ
ッシュが行なわれる場合、待機時の電源電流にさらにリ
フレッシュ動作時に消費される約５０μＡ程度のリフレ
ッシュ電流が加えられる。一般に、携帯機器において
は、データ保持モード時において、セルフリフレッシュ
動作を行なった場合での待機電流は、通常１００μＡ程
度以下が仕様として要求される。
【００４７】したがって図１に示すように、ノーマルモ
ード（セルフリフレッシュ活性状態以外の動作時）にお
いて、周辺回路のＭＯＳトランジスタの基板バイアスを
浅くし、これらの周辺ＭＯＳトランジスタのしきい値電
圧の絶対値を約０．４Ｖ程度とし、ＤＲＡＭがデータ保
持モードとしてのセルフリフレッシュモードに入ったと
きに、その基板電位の絶対値を大きくして、周辺ＭＯＳ
トランジスタのしきい値電圧の絶対値を約０．７Ｖと大
きくする。ＤＲＡＭは、通常動作時（データの外部読出
しおよび書込みが行なわれるアクセス動作時）は、論理
ゲート１段当たりの遅延時間が、５００ｐｓ（ピコ秒）
〜１ｎｓ程度とする高速動作が要求される（高速アクセ
スを実現するため）。この場合、周辺回路のＭＯＳトラ
ンジスタのしきい値電圧の絶対値を小さくして、高速動
作という要求を満たす。一方、外部アクセスが行なわれ
ず、データ保持動作のみが行なわれるセルフリフレッシ
ュモード時においては、内部でのリフレッシュ周期は、
約百数十μｓと、通常動作時のサイクルタイム（１回の
アクセスに要求される時間）より千倍程度長いため、周
辺回路のＭＯＳトランジスタのしきい値電圧の絶対値を
大きくし、その回路の遅延時間が１．５倍程度大きくさ
れたとしても、何ら問題は生じず、内部で確実にメモリ
セルデータのリフレッシュが実行される。このリフレッ
シュ電流の大部分は、ビット線充放電のために消費され
る電流であるが、５０μＡ＋１０μＡ＜１００μＡであ
り、十分データ保持モード時の電源電流の要求を満足す
ることができる。
【００４８】通常動作時においては、データの入出力が
行なわれ、その電源電流値が５０〜１００ｍＡ程度流れ
るが、周辺ＭＯＳトランジスタのしきい値電圧の絶対値
を小さくしても、その電源電流の増加は数ｍＡ程度であ
り、このしきい値電圧の絶対値の低下に伴う電源電流の
増加は、動作時の電源電流に対する及ぼす影響は極めて
小さい。
【００４９】図１に示すように、周辺回路のＭＯＳトラ
ンジスタの基板電位変化（安定化）に時間を要するのは
以下の理由による。周辺回路の基板領域（周辺回路のＭ
ＯＳトランジスタが形成される領域（ウェルまたは半導
体層））は、ＭＯＳトランジスタのバックゲート電極と
されており、したがって基板領域には比較的大きな寄生
容量が存在する（ＰＮ接合容量）。このため、基板電位
変更に数十ｎｓないし数百ｎｓの時間が要するが、一般
的に、通常動作モードからセルフリフレッシュモードへ
の移行時またはこの逆にセルフリフレッシュモードから
通常動作モードへ移行する期間が長くなっても、実使用
上何ら問題は生じず、このバックゲート電圧（基板電
位）の変更に要する時間は問題とならない。通常動作モ
ードからセルフリフレッシュモード移行時においては、
基板電位が安定化してからリフレッシュ動作を行なうよ
うに構成すればよく、またセルフリフレッシュモードか
らノーマルモード移行時においては、同様基板電位が安
定化してからアクセスを行なうように仕様で定めておけ
ばよいためである。
【００５０】したがって、図１に示すように、データ保
持モードであるセルフリフレッシュモード時において、
周辺回路ＮＯＳトランジスタのバックゲート電圧の絶対
値を大きくし、そのしきい値電圧の絶対値を大きくし、
一方、通常動作モード時においては、この周辺回路のＭ
ＯＳトランジスタのバックゲート電圧（基板電位）の絶
対値を小さくしてそのしきい値電圧を小さくすることに
より、電源電圧３．３ＶのＤＲＡＭと同程度の動作速度
で、かつより少ない待機時の消費電力を実現することが
できる。一方、メモリセルアレイの基板電位は、固定さ
れているため、メモリセルのストレージノードの電位の
変化はなく、読出電圧の損失が生じず、正確にリフレッ
シュ動作を行ない、データを保持することができる。
【００５１】［しきい値電圧とバックゲート電圧との関
係］図２は、ＮＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈのバックゲートとソース間の電位差ＶＢＳに対する変
化を概略的に示す図である。ＮＭＯＳトランジスタのし
きい値電圧Ｖｔｈは次式（１）で与えられる。
【００５２】
【数１】
【００５３】式（１）において、ＶＢＳはソース電位を
基準とするバックゲート電位、Ｋは基板効果定数、φＦ
は基板表面ポテンシャル、ＶＴＨ０は、ＶＢＳ＝０Ｖの
ときのしきい値電圧である。この図２に示すグラフから
明らかなように、ＮＭＯＳトランジスタにおいて、バッ
クゲート電圧ＶＢＳが負の方向に大きくなるとしきい値
電圧Ｖｔｈが大きくなる。今、たとえばＮＭＯＳトラン
ジスタのゲート領域（チャネル領域）へのイオン注入量
の制御等により、ＶＢＳ＝０Ｖのときのしきい値電圧Ｖ
ＴＨ０が０．７Ｖと０．３８Ｖの２種類のＭＯＳトラン
ジスタを形成し、しきい値電圧ＶＴＨ０が０．７ＶのＮ
ＭＯＳトランジスタのバックゲート電圧ＶＢＳを０Ｖと
し、しきい値電圧ＶＴＨ０＝０．３８ＶのＮＭＯＳトラ
ンジスタのバックゲートへは、０Ｖまたは−１．４Ｖの
電圧を与えた場合を想定する。しきい値電圧ＶＴＨ０が
０．７ＶのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は、そのバックゲート電圧ＶＢＳが０Ｖであり、常に
０．７Ｖに固定される。一方、しきい値電圧ＶＴＨ０＝
０．３８ＶのＮＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈは、バックゲート電圧ＶＢＳが０Ｖのときには、０．
３８Ｖとなり、一方バックゲート電圧が−１．４Ｖの場
合には、約０．７Ｖのしきい値電圧となる。
【００５４】したがって、ＤＲＡＭの動作速度を決定す
る周辺回路のＮＭＯＳトランジスタのバックゲート電圧
ＶＢＳは、通常動作時において、ＶＢＳ＝０Ｖ、待機時
（データ保持モード時：セルフリフレッシュモード時）
においては、ＶＢＳ＝−１．４Ｖとすることにより、通
常動作時における高速動作および待機時における低電力
動作をともに実現することができる。
【００５５】ＤＲＡＭにおいて、動作速度を決定するの
は、主に周辺回路である。このＮＭＯＳトランジスタの
バックゲート電圧としきい値電圧の関係は、また、ＰＭ
ＯＳトランジスタについても成立する。ＰＭＯＳトラン
ジスタの場合には、バックゲート電圧が正の方向に大き
くなると、そのしきい値電圧が小さくなる（より負の値
をとる）。したがって、周辺回路の構成要素であるＰＭ
ＯＳトランジスタおよびＮＭＯＳのバックゲート電圧す
なわち基板バイアス電圧を通常動作時よりもデータ保持
モード時にその絶対値を大きくすることにより、通常動
作時における高速動作およびデータ保持モード時におけ
る低消費電力を実現することができる。
【００５６】［セルフリフレッシュモードの設定］前述
のごとく、データ保持のためには、セルフリフレッシュ
モードが用いられる。以下に述べるように、情報保持動
作のみが行なわれる際の電力消費をできるだけ小さくす
る方法として、セルフリフレッシュモードを用いるのが
有効である。セルフリフレッシュモードは、ＣＢＲ条件
により設定される。ロウアドレスストローブ信号は、Ｄ
ＲＡＭのメモリセル選択動作を指定し、かつこのＤＲＡ
Ｍの内部が選択状態にある期間を決定する。コラムアド
レスストローブ信号／ＣＡＳは、ＤＲＡＭの列アドレス
信号の取込タイミングおよび、列選択動作を制御するタ
イミングを与え、さらに、通常動作モード時（ノーマル
モード時）、外部データの書込および読出タイミングを
決定する信号として用いられる。
【００５７】セルフリフレッシュモードにおいては、リ
フレッシュアドレス（リフレッシュされるべき行を指定
するアドレス）が内蔵のアドレスカウンタから発生さ
れ、かつさらにリフレッシュタイミング（メモリセルデ
ータのリフレッシュを行なうタイミング）も内蔵のタイ
マにより生成される。したがって、外部のたとえばＤＲ
ＡＭコントローラから周期的にリフレッシュタイミング
を規定するためのパルス信号を与える必要がない。この
ため、ＤＲＡＭコントローラなどの外部リフレッシュ制
御回路の電力消費が不要とされ、システム全体として消
費電力を節約することができる。ＣＢＲリフレッシュモ
ード時においては、内蔵のタイマからのリフレッシュ要
求信号に応答してリフレッシュが実行される。ロウアド
レスストローブ信号／ＲＡＳがＬレベルに設定されてい
る限り、一定の周期（たとえば１２５μｓ）でリフレッ
シュ動作が繰返される。
【００５８】［全体の構成］図３は、この発明の従うＤ
ＲＡＭの全体の構成を概略的に示す図である。図３にお
いて、ＤＲＡＭは、行および列のマトリクス状に配列さ
れるダイナミック型メモリセルを有するメモリセルアレ
イ１００と、内部行アドレス信号ＲＡをデコードしてメ
モリセルアレイ１００の対応の行を選択するロウデコー
ダ１０２と、メモリセルアレイ１００の選択された行に
接続されるメモリセルのデータを検知しかつ増幅するセ
ンスアンプ群１０４と、与えられる内部列アドレス信号
ＣＡをデコードしてメモリセルアレイ１００の対応の列
を選択する列選択信号を出力するコラムデコーダ１０６
と、コラムデコーダ１０６からの列選択信号に応答して
メモリセルアレイ１００の選択された列を内部データ線
１１０へ接続するＩＯゲート１０８を含む。
【００５９】センスアンプ群１０４はメモリセル１００
の各列に対応して設けられたセンスアンプを含む。メモ
リセルアレイ１００の各列は、通常、１対のビット線に
より構成され、各センスアンプが対応のビット対の電位
を差動的に増幅する。
【００６０】ＤＲＡＭは、さらに、外部からのアドレス
信号Ａとアドレスカウンタ１２０からのリフレッシュア
ドレスＲＥＦＡの一方を通過させるマルチプレクサ１１
２と、マルチプレクサ１１２からの信号を受けて内部行
アドレス信号ＲＡを発生する行アドレスバッファ１１４
と、外部からのアドレス信号Ａを受けて内部列アドレス
信号ＣＡを生成する列アドレスバッファ１１６と、外部
からのロウアドレスストローブ信号／ＲＡＳとコラムア
ドレスストローブ信号／ＣＡＳを受けてリフレッシュモ
ード指示時にはリフレッシュに必要な各種制御信号を発
生するリフレッシュ制御回路１１８と、ロウアドレスス
トローブ信号／ＲＡＳとリフレッシュ制御回路１１８か
らの制御信号とに応答して信号ＲＡＳに関連する回路を
制御する信号を発生するＲＡＳ制御信号発生回路１２２
と、コラムアドレスストローブ信号／ＣＡＳとＲＡＳ制
御信号発生回路１２２およびリフレッシュ制御回路１１
８からの制御信号とに応答して信号ＣＡＳに関連する回
路を制御する信号を発生するＣＡＳ制御信号発生回路１
２４を含む。
【００６１】ＲＡＳ制御信号発生回路１２２からの制御
信号はロウデコーダ１０２および行アドレスバッファ１
１１４へ与えられ、両者の動作タイミングを決定すると
ともに、またその経路は図には示していないがセンスア
ンプ群１０４の動作タイミングをも決定する。信号ＲＡ
Ｓに関連する回路は、行選択に関連する回路（行アドレ
スバッファ１１４およびロウデコーダ１０２）およびセ
ンス動作に関連する回路（センスアンプ群１０４）を含
む。
【００６２】ＣＡＳ制御信号発生回路１２４の出力する
制御信号は、コラムデコーダ１０６および列アドレスバ
ッファ１１６のそれぞれの動作タイミングを決定し、ま
た装置外部とのデータの書込および読出動作のタイミン
グをも決定する。ＣＡＳ制御信号発生回路１２４は、通
常動作時、ＲＡＳ制御信号発生回路１２２が内部ＲＡＳ
信号を発生しており、このＤＲＡＭが活性状態にありか
つ行選択動作を実行しているときに活性状態とされる。
【００６３】ＤＲＡＭは、さらに、リフレッシュ制御回
路１１８からのリフレッシュ指示に応答して起動され、
所定時間ごとにリフレッシュ要求信号を発生するタイマ
１２６と、リフレッシュ制御回路１１８の制御の下にカ
ウント動作を実行するアドレスカウンタ１２０と、ＣＡ
Ｓ制御信号発生回路１２４からの制御信号と外部からの
ライトイネーブル信号／ＷＥとに応答してデータ書込タ
イミングを決定する内部書込信号を発生する書込制御回
路１２８と、書込制御回路１２８からの内部書込信号に
応答して、外部から与えられた書込データＤから内部書
込データを生成してメモリセルアレイ１００の選択され
たメモリセルへ伝達する入力回路１３０と、ＣＡＳ制御
信号発生回路１２４からの制御信号に応答して、メモリ
セルアレイ１００の選択されたメモリセルのデータから
外部読出データＱを生成する出力回路１３０を含む。書
込制御回路１２８は、コラムアドレスストローブ信号／
ＣＡＳとライトイネーブル信号／ＷＥの遅いほうの立上
がりタイミングに従って内部書込信号を生成する。出力
回路１３２は、コラムアドレスストローブ信号／ＣＡＳ
の立下がりに応答して活性化される。
【００６４】なお、図３において、アドレスバッファ１
４０は、行アドレスバッファ１１４と列アドレスバッフ
ァ１１６とを備えており、それぞれのアドレス取込タイ
ミングがＲＡＳ制御信号発生回路１２２およびＣＡＳ制
御信号発生回路１２４からの制御信号により決定され
る。このとき、外部アドレス信号Ａは行アドレス信号と
列アドレス信号とがマルチプレクスして与えられてもよ
く、また、ノンマルチプレクス方式で与えられてもよ
い。また、入力回路１３０と出力回路１３２は、それぞ
れ別々のピン端子を介してデータの入出力を行なっても
よく、また、同一のピン端子を介してデータの入出力を
行なってもよい。
【００６５】ＤＲＡＭは、さらに、常時一定の基板バイ
アス電位ＶＢＢを生成してメモリセルアレイ１００が形
成される基板領域へ印加するアレイバイアス回路１５０
と、周辺回路が形成される基板領域へバイアス電位ＶＰ
ＢＳおよびＶＮＢＳを印加する周辺バイアス回路１６０
を含む。この周辺バイアス回路１６０は、セルフリフレ
ッシュ活性化信号ＳＥＬＦの活性化時には、バイアス電
位ＶＰＢＳおよびＶＮＢＳの絶対値を通常動作モード時
のそれよりも大きくする。次に、この図３に示すＤＲＡ
Ｍの動作について簡単に説明する。
【００６６】通常のデータの書込および読出時において
は、周辺バイアス回路１６０は、電源電圧ＶＣＣおよび
接地電圧ＶＳＳレベルのバイアス電圧ＶＰＢＳおよびＶ
ＮＢＳを生成して周辺回路へ与える。この周辺回路とし
ては、後に説明するが、ビット線イコライズ／プリチャ
ージ回路、センスアンプ、ロウデコーダ、コラムデコー
ダなどの回路を含む。アレイバイアス回路１５０は、常
時一定のバイアス電位（負）を形成してメモリセルアレ
イ１００の基板領域へ印加する。マルチプレクサ１１２
は、外部アドレス信号Ａを行アドレスバッファ１１４へ
与える。ロウアドレスストローブ信号／ＲＡＳがＬレベ
ルに立下がると、ＤＲＡＭが活性化されてメモリセルサ
イクルが始まる。ＲＡＳ制御信号発生回路１２２は、こ
の信号／ＲＡＳの立下がりに応答して内部制御信号を発
生し、行アドレスバッファ１１４へ与える。行アドレス
バッファ１１４は、この与えられた制御信号に応答して
マルチプレクサ１１２を介して与えられたアドレス信号
Ａから内部行アドレス信号ＲＡを生成してロウデコーダ
１０２へ与える。ロウデコーダ１０２は、このＲＡＳ制
御信号発生回路１２２からの制御信号に応答して内部行
アドレス信号ＲＡをデコードしてメモリセルアレイ１０
０の対応の行を選択する。次いで、センスアンプ群１０
４がＲＡＳ制御信号発生回路１２２からの図示しない制
御信号により活性化され、この選択された行に接続され
るメモリセルのデータを増幅しかつラッチする。
【００６７】コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルに立下がると、ＣＡＳ制御信号発生回路１２４
からの制御の下に列アドレスバッファ１１６が外部アド
レス信号Ａを取込み内部列アドレス信号ＣＡを発生す
る。このコラムアドレスストローブ信号／ＣＡＳの立下
がりは、行アドレスと列アドレス信号とがマルチプレク
スして与えられる場合には、信号／ＲＡＳが立下がって
から所定時間（ＲＡＳ−ＣＡＳ遅延時間）経過した後に
行なわれる。行アドレス信号と列アドレス信号が同時に
与えられる場合には、このコラムアドレスストローブ信
号／ＣＡＳは、ロウアドレスストローブ信号／ＲＡＳと
ほぼ同じタイミングでＬレベルに立下がる。コラムデコ
ーダ１０６が、次いでＣＡＳ制御信号発生回路の制御の
下に活性化されて、内部列アドレス信号ＣＡをデコード
し、メモリセルアレイ１００の対応の列を選択する列選
択信号を発生する。ＩＯゲート１０８が、この列選択信
号に応答してメモリセルアレイ１００の選択された列を
内部データ線１１０へ接続する。
【００６８】データ書込時においては、ライトイネーブ
ル信号／ＷＥがＬレベルの活性状態にあり、書込制御回
路１２８が信号／ＣＡＳおよび／ＷＥがともにＬレベル
となったときに内部書込信号を発生する。入力回路１３
０は、この書込制御回路１２８からの内部書込信号に従
って外部書込データＤから内部書込データを生成する。
これにより、コラムデコーダ１０６およびロウデコーダ
１０２により選択された列および行の交差部に対応して
配置されるメモリセルへデータが書込まれる。
【００６９】データ読出時においては、出力回路１３２
がＣＡＳ制御信号発生回路１２４の制御の下に、この内
部データ線１１０に読出されたデータから外部読出デー
タＱを生成して出力する。
【００７０】周辺バイアス回路１６０からのバイアス電
位ＶＰＢＳおよびＶＮＢＳは、その絶対値が小さくされ
ており、周辺回路の構成要素であるＭＯＳトランジスタ
のしきい値電圧は、約０．４Ｖ程度に設定されている。
これにより、高速でデータの書込み／読出しが行なわれ
る。
【００７１】セルフリフレッシュ動作モード時において
は、リフレッシュ制御回路１１８が活性化される。リフ
レッシュ制御回路１１８は、信号／ＲＡＳおよび／ＣＡ
Ｓの状態の組合せ（ＣＢＲ条件）に従ってセルフリフレ
ッシュモードが指定されたことを検出すると、マルチプ
レクサ１１２へ切換信号を与え、かつアドレスカウンタ
１２０をカウント動作可能状態に設定する。アドレスカ
ウンタ１２０は、通常動作モード時においては、そのカ
ウント値をラッチしている状態に設定されている。ま
た、周辺バイアス回路１６０は、このリフレッシュ制御
回路１１８からのセルフリフレッシュ活性化信号ＳＥＬ
Ｆの活性化に従って、その基板バイアス電位ＶＰＢＳお
よびＶＮＢＳの絶対値を大きくする。アレイバイアス回
路１５０からの基板バイアス電位ＶＢＢの電位レベルは
一定である。これにより、周辺回路の構成要素であるＭ
ＯＳトランジスタのしきい値電圧の絶対値が０．７Ｖと
大きくされる。
【００７２】リフレッシュ制御回路１１８は、タイマ１
２６を起動し、かつＲＡＳ制御信号発生回路１２２へ制
御信号を与えてＲＡＳ制御信号発生回路１２２を活性化
する。これに応答して、ＲＡＳ制御信号発生回路１２２
から制御信号が発生され、行アドレスバッファ１１４
が、マルチプレクサ１１２を介してアドレスカウンタ１
２０から与えられたリフレッシュアドレスＲＥＦＡから
内部行アドレス信号ＲＡを生成してロウデコーダ１０２
へ与える。このロウデコーダ１０２は、このリフレッシ
ュアドレスＲＥＦＡから生成された内部行アドレス信号
ＲＡをデコードしてメモリセルアレイ１００の対応の行
を選択する。センスアンプ群１０４がまた、ＲＡＳ制御
信号発生回路１２２の制御のもとに活性化され、この選
択された行に接続されるメモリセルのデータを検知し増
幅しかつラッチする。
【００７３】ＣＡＳ制御信号発生回路１２４は、信号／
ＲＡＳがＬレベルに設定された状態では、リフレッシュ
制御回路１１８の制御のもとにその動作が禁止される。
それにより、列アドレスバッファ１１６、コラムデコー
ダ１０６、書込制御回路１２８および出力回路１３２の
動作が禁止される。ＲＡＳ制御信号発生回路１２２から
の内部制御信号は、リフレッシュ制御回路１１８の制御
のもとに所定期間持続するだけであり、このリフレッシ
ュ期間が終了すると、ＲＡＳ制御信号発生回路１２２か
らの制御信号はすべて不活性状態となる。この間に、セ
ンスアンプ群１０４により検知、増幅およびラッチされ
ていたメモリセルのデータはもとのメモリセルへ書込ま
れ、記憶データのリフレッシュが行なわれ、ＤＲＡＭは
プリチャージ状態に復帰する。
【００７４】続いて、タイマ１２６が所定期間が経過し
たことを検出すると、リフレッシュ要求信号をリフレッ
シュ制御回路１１８へ与える。リフレッシュ制御回路１
１８は、このリフレッシュ要求信号に応答してＲＡＳ制
御信号発生回路１２２を再び活性化する。アドレスカウ
ンタ１２０は、先のリフレッシュ動作の完了時にＲＡＳ
制御信号発生回路１２２からのカウント信号に従ってそ
のカウント値が１増分（減分）している。したがって、
このリフレッシュサイクルにおいては、アドレスカウン
タ１２０から出力されるリフレッシュアドレスＲＥＦＡ
は、次の行を指定している。このリフレッシュアドレス
ＲＥＦＡに従って行選択動作およびメモリセルのデータ
の再書込（リフレッシュ動作）が実行される。以降、信
号／ＲＡＳおよび／ＣＡＳがＬレベルの間、所定時間ご
とにこのリフレッシュ動作が実行される。
【００７５】信号／ＲＡＳがＨレベルに立上がると、リ
フレッシュ制御回路１１８はタイマ１２６をリセット
し、マルチプレクサ１１２を外部アドレス信号Ａを選択
する状態に設定し、かつアドレスカウンタ１２０を最後
のリフレッシュ動作完了後カウント値を１変更させた後
ラッチ状態に設定する。リフレッシュ制御回路１１８
は、この信号／ＲＡＳのＨレベルへの立上がりにより、
そのリフレッシュ制御動作から解放される。
【００７６】セルフリフレッシュモードにおいて、内部
で自動的にメモリセルのデータのリフレッシュが実行さ
れる。このとき、周辺バイアス回路１６０のバイアス電
位ＶＰＢＳおよびＶＮＢＳの絶対値は大きくされてお
り、周辺回路のサブスレショルド電流が低減される。ア
レイバイアス回路１５０のバイアス電位ＶＢＢは通常動
作モード時の電位レベルと同じである。したがって、リ
フレッシュ動作時においては、セルフリフレッシュモー
ド時におけるスタンバイ電流（待機状態における電源電
流）を低減しかつメモリセルのデータの読出電圧マージ
ンの低下を伴うことなく確実にリフレッシュを行なうこ
とができる。
【００７７】［基板バイアス印加の態様］図４は、この
発明に従うＤＲＡＭの基板バイアス電位の印加の態様を
示す図である。図４においては、１対のビット線ＢＬ，
／ＢＬと１本のワード線ＷＬに関連する部分の構成を示
す。ビット線対ＢＬ，／ＢＬに対して、このビット線Ｂ
Ｌおよび／ＢＬの電位を中間電位ＶＢＬ（＝ＶＣＣ／
２）にイコライズし、かつプリチャージするためのプリ
チャージ／イコライズ回路Ｐ／Ｅと、ビット線ＢＬおよ
び／ＢＬの電位を相補的に増幅するためのセンスアンプ
ＳＡが設けられる。ワード線ＷＬに対しては、ロウデコ
ーダ１０２が設けられる。
【００７８】センスアンプＳＡは、ビット線ＢＬに接続
される一方導通端子と、ビット線／ＢＬに接続されるゲ
ートと、センスアンプ活性化信号ＳＡＰを受ける他方導
通端子を有するｐチャネルＭＯＳトランジスタＰＱ１
と、ビット線／ＢＬに接続される一方導通端子と、ビッ
ト線ＢＬに接続されるゲートと、センスアンプ活性化信
号ＳＡＰを受けるｐチャネルＭＯＳトランジスタＰＱ２
と、ビット線ＢＬに接続される一方導通端子と、ビット
線／ＢＬに接続されるゲートと、センスアンプ活性化信
号ＳＡＮを受ける他方導通端子を有するｎチャネルＭＯ
ＳトランジスタＮＱ１と、ビット線／ＢＬに接続される
一方導通端子と、ビット線ＢＬに接続されるゲートと、
センスアンプ活性化信号ＳＡＮを受ける他方導通端子を
有するｎチャネルＭＯＳトランジスタＮＱ２を含む。Ｍ
ＯＳトランジスタＰＱ１およびＰＱ２の基板領域（バッ
クゲート）には、電源電圧ＶＣＣが与えられ、ＭＯＳト
ランジスタＮＱ１およびＮＱ２のバックゲートには、接
地電圧ＶＳＳが与えられる。センスアンプ活性化信号Ｓ
ＡＰおよびＳＡＮは待機状態時、中間電位レベル（＝Ｖ
ＣＣ／２）に保持される。
【００７９】プリチャージ／イコライズ回路Ｐ／Ｅは、
イコライズ指示信号ＥＱの活性化に応答して導通し、ビ
ット線ＢＬおよび／ＢＬへ中間電位ＶＢＬ（＝ＶＣＣ／
２）を伝達するｎチャネルＭＯＳトランジスタＮＱ３お
よびＮＱ４と、イコライズ指示信号ＥＱの活性化時導通
し、ビット線ＢＬおよび／ＢＬを電気的に短絡するｎチ
ャネルＭＯＳトランジスタＮＱ５を含む。これらのＭＯ
ＳトランジスタＮＱ３、ＮＱ４およびＮＱ５のバックゲ
ートへは、接地電圧ＶＳＳが与えられ、そのしきい値電
圧は固定される。
【００８０】メモリセルは、ストレージノードＳＮに接
続される一方電極と、セルプレート電位ＶＣＰ（＝ＶＣ
Ｃ／２）を受ける他方電極を有するキャパシタＭＣと、
ワード線ＷＬに接続されるゲート電極と、ビット線ＢＬ
に接続される一方導通ノードと、ストレージノードＳＮ
に接続される他方導通ノードを有するｎチャネルＭＯＳ
トランジスタＭＴを含む。このＭＯＳトランジスタＭＴ
のバックゲートへは、バイアス電位ＶＢＢが印加され
る。
【００８１】ロウデコーダ１０２は、内部行アドレス信
号をデコードするＡＮＤ型デコード回路ＧＡと、ＡＮＤ
型デコード回路ＧＡの出力信号がＨレベルのときに導通
し、昇圧電圧ＶＰＰをワード線ＷＬへ伝達するｎチャネ
ルＭＯＳトランジスタＮＱ８と、デコード回路ＧＡの出
力信号がＬレベルのときにインバータＩＶの出力により
導通し、ワード線ＷＬを接地電位レベルへ放電するｎチ
ャネルＭＯＳトランジスタＮＱ６とを含む。ＭＯＳトラ
ンジスタＮＱ８のゲートとデコード回路ＧＡの間には、
ゲートに電源電圧ＶＣＣを受けるｎチャネルＭＯＳトラ
ンジスタＮＱ７が設けられる。ＭＯＳトランジスタＮＱ
６−ＮＱ８のバックゲートへは、バイアス電位ＶＮＢＳ
が与えられる。昇圧電圧ＶＰＰは、電源電圧よりも高い
電位レベルであり、メモリトランジスタＭＴのしきい値
電圧損失の影響をなくす。
【００８２】待機状態において、イコライズ指示信号Ｅ
ＱがＨレベルとされる。電源電圧ＶＣＣが２．０Ｖのと
き、このイコライズ指示信号ＥＱも２．０Ｖレベルであ
る。ＭＯＳトランジスタＮＱ３〜ＮＱ５のしきい値電圧
が０．４Ｖに固定されていてもビット線ＢＬおよび／Ｂ
Ｌの電位と中間電位ＶＢＬとは同じ１．０Ｖであり、ビ
ット線電位のイコライズ後ＭＯＳトランジスタＮＱ３−
ＮＱ５には電流は流れない。センスアンプＳＡにおいて
も、待機状態時にはセンスアンプ活性化信号ＳＡＰおよ
びＳＡＮは中間電位レベルであり、ビット線ＢＬおよび
／ＢＬのプリチャージ電位と等しく、ＭＯＳトランジス
タＰＱ１，ＰＱ２，ＮＱ１およびＮＱ３には電流は流れ
ない。したがって、ＭＯＳトランジスタＮＱ１，ＮＱ２
およびＰＱ１，ＰＱ２の基板バイアス電位が固定されて
いてもリーク電流は生じない。しきい値電圧を小さくし
て高速動作を保証する。
【００８３】メモリセルにおいては、ＭＯＳトランジス
タＭＴのバックゲート電位は通常動作モード時およびデ
ータ保持モード動作時（セルフリフレッシュモード時）
において一定の電位ＶＢＢであり、そのしきい値電圧は
変化せず、約０．７Ｖに保持される。ストレージノード
ＳＮとビット線ＢＬ（／ＢＬ）との間のリーク電流によ
る記憶電荷の流出を避けるために、特にこのしきい値電
圧は大きくされる。
【００８４】ロウデコーダ１０２においても、昇圧電圧
ＶＰＰから接地電位ＶＳＳへの待機状態時のリーク電流
を抑制するため、セルフリフレッシュモード時において
は、ＭＯＳトランジスタＮＱ６−ＮＱ８７のしきい値電
圧も大きくされる。したがってワード線ＷＬの充放電速
度が少し低下する。またゲート回路ＧＡの出力信号がＨ
レベルのときには、このＭＯＳトランジスタＮＱ７のし
きい値電圧の影響によりその電位レベルは低下するが、
ワード線ＷＬの駆動時にはＭＯＳトランジスタＮＱ８の
セルフブートストラップ機能によりゲート電位が上昇す
るため、このＭＯＳトランジスタＮＱ７のしきい値電圧
の増大の影響を伴うことなく確実にＭＯＳトランジスタ
ＮＱ８はオン状態にされる。
【００８５】デコード回路ＧＡにおいても、ｐチャネル
ＭＯＳトランジスタのバックゲートは、バイアス電位Ｖ
ＰＢＳを受け、ｎチャネルＭＯＳトランジスタがバイア
ス電位ＶＮＢＳを受ける。したがって単に、セルフリフ
レッシュモード時において、行選択動作が遅くされるだ
けであり、スタンバイ時において、確実にサブスレショ
ルド電流の増加を抑制することができる。
【００８６】この周辺回路は、メモリアレイを選択状態
へ駆動する回路を含み、さらに、図３に示すＩＯゲート
１０８、コラムデコーダ１０６、アドレスバッファ１４
０、ＲＡＳ制御信号発生回路１２２およびＣＡＳ制御信
号発生回路１２４、書込制御回路１２８、入力回路１３
０および出力回路１３２ならびにリフレッシュ制御回路
１１８を含む。ただし、センスアンプＳＡおよびビット
線イコライズ回路Ｐ／Ｅは除く。
【００８７】［リフレッシュ制御回路の構成］図５
（Ａ）は、図３に示すリフレッシュ制御回路１１８、Ｒ
ＡＳ制御信号発生回路１２２およびＣＡＳ制御信号発生
回路１２４の構成の一例を示す図である。図５（Ａ）に
おいて、リフレッシュ制御回路１１８は、信号／ＲＡＳ
および／ＣＡＳに応答して、セルフリフレッシュモード
が指定されたか否かを示す内部リフレッシュ指示信号Ｃ
ＢＲを発生するＣＢＲ検出回路１と、ＣＢＲ検出回路１
からの信号ＣＢＲに応答してセットされかつ信号／ＲＡ
Ｓの立上がりに応答してリセットされるセット・リセッ
トフリップフロップ（以下、単にＲＳフリップフロップ
と称す）２と、ＲＳフリップフロップ２の出力Ｑにより
活性化され、信号／ＲＡＳに応答してワンショットのパ
ルスを発生するパルス発生回路３と、タイマ１２６から
のリフレッシュ要求信号φＲＥＦとパルス発生回路３の
出力パルス信号とを受けるＯＲ回路４と、ＯＲ回路４の
出力信号に応答してワンショットのパルス信号ＰＵを発
生するワンショットパルス発生回路５と、内部リフレッ
シュ指示信号ＣＢＲとロウアドレスストローブ信号／Ｒ
ＡＳに応答して、セルフリフレッシュ活性化信号ＳＥＬ
Ｆを出力するＳＥＬＦ発生回路６を含む。
【００８８】このＳＥＬＦ発生回路６は、内部リフレッ
シュ指示信号ＣＢＲが活性状態のＨレベルとされかつ次
いでロウアドレスストローブ信号／ＲＡＳがＬレベルに
なってから所定時間経過後にセルフリフレッシュ活性化
信号ＳＥＬＦをＨレベルの活性状態とする。このセルフ
リフレッシュ活性化信号ＳＥＬＦは、ロウアドレススト
ローブ信号／ＲＡＳの立上がりに応答して非活性状態の
Ｌレベルとされる。
【００８９】ＣＢＲ検出回路１は、コラムアドレススト
ローブ信号／ＣＡＳを反転するインバータ回路１２と、
インバータ回路１２の出力信号とロウアドレスストロー
ブ信号／ＲＡＳを受けるＡＮＤ回路１４とを含む。ＡＮ
Ｄ回路１４は、両入力がともにＨレベルとなったときに
Ｈレベルの信号を出力する。ＲＳフリップフロップ２
は、内部リフレッシュ指示信号ＣＢＲのＨレベルへの立
上がりに応答してセット状態とされ、その出力ＱからＨ
レベルの信号を出力し、信号／ＲＡＳのＨレベルへの立
上がりに応答してリセット状態とされ、その出力ＱをＬ
レベルに設定する。ＲＳフリップフロップ２の出力／Ｑ
からの信号は、マルチプレクサ１１２の選択動作制御信
号として用いられる。
【００９０】ＯＲ回路４は、その少なくとも一方の入力
がＨレベルとなったときにＨレベルの信号を出力する。
ワンショットパルス発生回路５は、ＯＲ回路４からの出
力信号の立上がりに応答して所定の時間幅（通常、行選
択動作開始からセンスアンプのセンス動作およびラッチ
動作完了を含む時間幅）のパルス信号ＰＵを発生する。
【００９１】ＲＡＳ制御信号発生回路１２２は、ロウア
ドレスストローブ信号／ＲＡＳとＲＳフリップフロップ
２の出力Ｑからの信号とを受けるＮＯＲ回路２０と、Ｎ
ＯＲ回路２０の出力信号とワンショットパルス発生回路
５の出力信号とを受けるＯＲ回路２２と、ＯＲ回路２２
の出力信号に応答して信号ＲＡＳに関連する回路を制御
する信号を発生するＲＡＳ系制御回路２４を含む。ＮＯ
Ｒ回路２０は、少なくとも一方の入力がＨレベルとなっ
たときにＬレベルの信号を出力する。
【００９２】ＣＡＳ制御信号発生回路１２４は、内部リ
フレッシュ指示信号ＣＢＲの活性化に応答してセットさ
れかつコラムアドレスストローブ信号／ＣＡＳの立上が
りに応答してリセットされるＲＳフリップフロップ３２
と、ＲＳフリップフロップ３２の出力Ｑからの信号ＣＣ
Ｅとロウアドレスストローブ信号／ＲＡＳとコラムアド
レスストローブ信号／ＣＡＳを受ける３入力ＮＯＲ回路
３４と、ＮＯＲ回路３４の出力信号に応答して信号ＣＡ
Ｓに関連する回路を制御する信号を発生するＣＡＳ系制
御回路３６を含む。次に、この図５（Ａ）に示すセルフ
リフレッシュ制御系の動作をセルフリフレッシュ動作時
の動作波形を示す図５（Ｂ）を参照して説明する。
【００９３】／ＣＡＳビフォー／ＲＡＳのタイミングに
信号／ＲＡＳおよび／ＣＡＳが設定されると、ＣＢＲ検
出回路１からの信号ＣＢＲがＨレベルに立上がる。内部
リフレッシュ指示信号ＣＢＲは、ロウアドレスストロー
ブ信号／ＲＡＳの立下がりに応答してＬレベルに立下が
る。ＲＳフリップフロップ２は、この内部リフレッシュ
指示信号ＣＢＲの立上がりに応答してセットされ、タイ
マ１２６を活性化するとともに、ＮＯＲ回路２０を介し
てロウアドレスストローブ信号／ＲＡＳによる行選択動
作を禁止する。この信号ＣＢＲにより、またＳＥＬＦ発
生回路６が活性状態とされる。
【００９４】次いで、ロウアドレスストローブ信号／Ｒ
ＡＳの立下がりに応答して、パルス発生回路３の出力信
号が所定期間Ｈレベルに立上がり、ＯＲ回路４の出力信
号がＨレベルに立上がる。ワンショットパルス発生回路
５は、ＯＲ回路４からの出力信号に応答して所定期間Ｈ
レベルとなる信号ＰＵを発生する。これに応答して、Ｏ
Ｒ回路２２から内部ＲＡＳ信号φＲＡＳが発生され、こ
の内部ＲＡＳ信号φＲＡＳに従ってＲＡＳ系制御回路２
４が行選択等に関連する制御動作を実行する。このと
き、ＲＳフリップフロップ２の出力／Ｑからの信号がマ
ルチプレクサ１１２へ与えられており、マルチプレクサ
１１２はその接続経路を切換えて、アドレスカウンタ１
２０からのリフレッシュアドレスを行アドレスバッファ
へ与えている。
【００９５】一方、ＲＳフリップフロップ３２が内部リ
フレッシュ指示信号ＣＢＲに応答してセットされ、その
出力ＱがＨレベルとなり、ＮＯＲ回路３４の出力信号が
Ｌレベルとなる。ＲＳフリップフロップ３２からの出力
信号ＣＣＥがＨレベルの間、ＮＯＲ回路３４の出力信号
である内部コラムアドレスストローブ信号φＣＡＳはＬ
レベルに設定される。これにより、セルフリフレッシュ
モード時において、コラムアドレスストローブ信号／Ｃ
ＡＳにおけるノイズなどの影響による誤ったデータの書
込および読出が行なわれるのが禁止される。
【００９６】内部リフレッシュ指示信号ＣＢＲが活性状
態とされ、次いでロウアドレスストローブ信号／ＲＡＳ
がＬレベルに設定されて所定時間が経過すると、ＳＥＬ
Ｆ発生回路６からのセルフリフレッシュ活性化信号ＳＥ
ＬＦがＨレベルの活性状態とされる。次いで、タイマ１
２６がリフレッシュ要求信号φＲＥＦを発生する。この
タイマ１２６からのリフレッシュ要求信号φＲＥＦは、
セルフリフレッシュ活性化信号ＳＥＬＦがＨレベルの活
性状態とされ、基板電位ＶＰＢＳおよびＶＮＢＳがそれ
ぞれ所定の電位ＶＰＢおよびＶＮＢに安定に保持された
後に出力される。
【００９７】このリフレッシュ要求信号φＲＥＦに従っ
て、ＯＲ回路４およびワンショットパルス発生回路５お
よびＯＲ回路２２を介してパルス信号ＰＵに対応するパ
ルス幅を有する内部ＲＡＳ信号φＲＡＳが発生され、再
びリフレッシュ動作が実行される。このリフレッシュ動
作が完了すると、ＲＡＳ系制御回路２４は、カウンタ１
２０のカウント値を１つ増分または減分する。以降、所
定間隔で、タイマ１２６からリフレッシュ要求信号φＲ
ＥＦが発生されるごとにリフレッシュが実行される。ロ
ウアドレスストローブ信号／ＲＡＳがＨレベルへ立上が
ると、ＲＳフリップフロップ２がリセットされ、その出
力ＱからはＬレベルの信号が出力される。これにより、
タイマ１２６がリセットされ、マルチプレクサも外部ア
ドレス信号選択状態とされる。またカウンタ１２０もＲ
Ｓフリップフロップ２の出力（この経路は図示せず）に
従ってカウント値ラッチ状態となる。さらに、ＳＥＬＦ
発生回路６が非活性状態とされ、セルフリフレッシュ活
性化信号ＳＥＬＦがＬレベルとなり非活性状態とされ
る。
【００９８】信号／ＲＡＳの立上がり時においてタイマ
１２６からのリフレッシュ要求信号φＲＥＦに従ってセ
ルフリフレッシュが実行されている場合がある。外部で
はセルフリフレッシュがどの段階まで進んでいるか判別
することができないからである。信号／ＲＡＳがＨレベ
ルへ立上がっても、内部ＲＡＳ信号φＲＡＳが発生され
ていれば、この内部ＲＡＳ信号φＲＡＳに従ってセルフ
リフレッシュが実行される。このためおよび基板電圧安
定化のため、先に図１を参照して説明したように、セル
フリフレッシュモードから通常動作モード（ノーマル動
作モード）へ移行するため再び信号／ＲＡＳをＨレベル
からＬレベルへ立下げる場合には、セルフリフレッシュ
を完了するために信号／ＲＡＳをＨレベルに立上げてか
ら、最小限１サイクル期間（信号ＰＵの時間幅に相当）
Ｈレベルの状態を維持することが要求される。
【００９９】ＲＳフリップフロップ３２は、セルフリフ
レッシュモード時に内部ＣＡＳ信号φＣＡＳが発生され
て誤ったデータの書込および読出が行なわれるのを防止
するために設けられている。単に、内部信号φＣＡＳの
発生を防止するためだけであれば、特にＲＳフリップフ
ロップ３２を設ける必要はない。ＮＯＲ回路３４へ、直
接ＲＳフリップフロップ２の出力信号を与えればよい。
コラムアドレスストローブ信号／ＣＡＳに応答してリセ
ットされるＲＳフリップフロップ３２が設けられてお
り、かつＮＯＲ回路３４にコラムアドレスストローブ信
号／ＣＡＳが与えられているのは以下の理由による。
【０１００】セルフリフレッシュモードにおいては、リ
フレッシュアドレスカウンタ１２０からリフレッシュア
ドレスが発生される。ＤＲＡＭのメモリセルアレイの各
行のメモリセルが定期的にリフレッシュされるために
は、リフレッシュアドレスカウンタが正常に動作し、リ
フレッシュアドレスが周期的に発生される必要がある。
このリフレッシュアドレスカウンタ１２０が１０ビット
のカウンタであるとすると、１０２４サイクルごとに同
じリフレッシュアドレスが発生される必要がある。この
リフレッシュアドレスカウンタが正常に動作しているか
否かを判別するためのカウンタチェックを行なうため
に、セルフリフレッシュモードに設定してメモリセルデ
ータの書込／読出を行なう必要がある。このため、ＲＳ
フリップフロップ３２が設けられている。すなわち、信
号／ＣＡＳによりフリップフロップ３２をリセットし、
ＣＡＳ系回路（列選択系回路）を動作させるためであ
る。
【０１０１】セルフリフレッシュモードにおいてワンシ
ョットパルス発生回路５から発生されるパルス信号ＰＵ
は、通常のデータの書込／読出時に必要とされるサイク
ル時間程度の長さの時間幅を有する。１回のリフレッシ
ュのみが行なわれるＣＢＲリフレッシュ（タイマを用い
ずにリフレッシュアドレスカウンタのみを用いるリフレ
ッシュであり、信号ＳＥＬＦが非活性状態のＬレベルの
ときに行なわれるリフレッシュ）の場合、信号／ＲＡＳ
のＬレベル持続期間は最大１０μｓ程度に設定される。
１つのサイクル期間において信号／ＲＡＳの活性状態の
最大持続期間が設定されるのは、ワード線の電位がリー
クなどにより低下し、正確なデータの書込／読出（リフ
レッシュ）が行なわれなくなるのを防止するためであ
る。
【０１０２】［ＳＥＬＦ発生回路の構成］図６は、図４
（Ａ）に示すＳＥＬＦ発生回路６の構成を概略的に示す
図である。図６において、ＳＥＬＦ発生回路６は、ＣＢ
Ｒ検出回路１からの内部リフレッシュ指示信号ＣＢＲの
活性化に応答して活性化され、ロウアドレスストローブ
信号／ＲＡＳの立下がりを所定時間遅延する立下がり遅
延回路３０２と、立下がり遅延回路３０２の出力信号の
活性化に応答して、セルフリフレッシュ活性化信号ＳＥ
ＬＦを出力する活性化信号発生回路３０４を含む。この
立下がり遅延回路３０２の有する遅延時間により、ＣＢ
Ｒ条件が与えられてからセルフリフレッシュモードに入
るまでの時間が決定される。ＣＢＲ検出回路１は、図４
（Ａ）に示す構成を備える。
【０１０３】図７は、図６に示すＳＥＬＦ発生回路６の
具体的構成の一例を示す図である。図７において、ＳＥ
ＬＦ発生回路６は、内部リフレッシュ指示信号ＣＢＲを
受けるセット入力Ｓと、ロウアドレスストローブ信号／
ＲＡＳを受けるリセット入力Ｒを有するＲＳフリップフ
ロップ３５０と、ロウアドレスストローブ信号／ＲＡＳ
を所定時間遅延する遅延回路３５２と、ＲＳフリップフ
ロップ３５０の出力Ｑからの出力信号と遅延回路３５２
の出力信号とロウアドレスストローブ信号／ＲＡＳを受
けるゲート回路３５４を含む。ＲＳフリップフロップ３
５０は、内部リフレッシュ指示信号ＣＢＲの活性化に応
答してセットされてＨレベルの信号を出力Ｑから出力
し、ロウアドレスストローブ信号／ＲＡＳの立上がりに
応答してリセットされて、その出力Ｑからの出力信号を
Ｌレベルの非活性状態とする。遅延回路３５２は、たと
えば１００μｓの遅延時間を有し、ＣＢＲ条件が与えら
れてからセルフリフレッシュモードに入るまでの時間を
決定する。ゲート回路３５４は、ＲＳフリップフロップ
３５０の出力信号がＨレベルであり、かつ遅延回路３５
２の出力信号とロウアドレスストローブ信号／ＲＡＳが
ともにＬレベルのときに、セルフリフレッシュ活性化信
号ＳＥＬＦをＨレベルの活性状態とする。次に、この図
７に示すＳＥＬＦ発生回路の動作を図８に示す動作波形
図を参照して説明する。
【０１０４】ＣＢＲ条件が満たされると、内部リフレッ
シュ指示信号ＣＢＲがＨレベルとなり、ＲＳフリップフ
ロップ３５０はセットされ、その出力信号はＨレベルと
なる。ロウアドレスストローブ信号／ＲＡＳがＬレベル
に立下がると、内部リフレッシュ指示信号ＣＢＲがＬレ
ベルとされる。このときまだ遅延回路３５２の出力信号
はＨレベルを維持しており、セルフリフレッシュ活性化
信号ＳＥＬＦはＬレベルにある。遅延回路３５２が有す
る遅延時間（１００μｓ）が経過すると、遅延回路３５
２の出力信号がＬレベルとなり、ゲート回路３５４から
のセルフリフレッシュ活性化信号ＳＥＬＦがＨレベルの
活性化状態とされる。これにより、ＤＲＡＭは、セルフ
リフレッシュモードに入る。
【０１０５】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルとなると、ＲＳフリップフロップ３５０がリセッ
トされ、出力Ｑからの出力信号がＬレベルとなる。これ
により、ゲート回路３５４からのセルフリフレッシュ活
性化信号ＳＥＬＦがＬレベルの非活性状態となる。
【０１０６】なお、セルフリフレッシュ活性化信号ＳＥ
ＬＦに従って、周辺回路の基板領域のバイアス電位の電
位レベルが切換えられる。このセルフリフレッシュ活性
化信号ＳＥＬＦの活性状態から非活性状態への移行時
に、内部でセルフリフレッシュが行なわれている可能性
がある。このセルフリフレッシュ動作時に基板電位が変
化するのを防止するためには、セルフリフレッシュ活性
化信号ＳＥＬＦの非活性化への移行を１動作サイクル
（リフレッシュ時に行なわれる動作期間）遅延させれば
よい。この遅延時間は、遅延回路３５２の有する遅延時
間（１００μｓ）よりも十分小さい値であり、セルフリ
フレッシュモードへ入るタイミングに対する悪影響は何
ら生じない。
【０１０７】［周辺バイアス回路の構成］図９は、図３
に示す周辺バイアス回路のＶＮＢＳ発生部の構成を概略
的に示すブロック図である。図９において、周辺バイア
ス回路１６０は、電源電圧ＶＣＣと接地電圧とを両動作
電源電圧として所定の周期の繰返し信号（クロック信
号）φを出力する発振回路１６０ａと、この繰返し信号
φに応答して、活性期間が互いに重なり合わない２相の
制御信号／φＰおよび／φＳを出力する制御信号発生回
路１６０ｂと、繰返し信号φに応答してチャージポンプ
動作を行なって基準電圧ＶｒｅｆＰを生成する基準電圧
発生回路１６０ｃと、制御信号／φＰおよび／φＳに応
答してプリチャージ動作および比較動作が活性化され、
比較動作活性化時、基準電圧ＶｒｅｆＰと出力ノード１
６１上のバイアス電圧ＶＰＢとを比較する差動増幅回路
１６０ｄと、差動増幅回路１６０ｄからの出力信号ＰＢ
Ｅに応答して活性化され、所定の周期を有する繰返し信
号φＦを出力する繰返し信号発生回路１６０ｅと、繰返
し信号φＦに応答してチャージポンプ動作を行なってバ
イアス電圧ＶＰＢを生成するＶＢＰ発生回路１６０ｆ
と、セルフリフレッシュ活性化信号ＳＥＬＦに応答し
て、バイアス電圧ＶＰＢおよび電源電圧ＶＣＣの一方を
選択して周辺回路のＰＭＯＳトランジスタ形成領域の基
板へ基板バイアス電圧ＶＰＢＳを伝達する選択回路１６
０ｇを含む。
【０１０８】発振回路１６０ａは、電源電圧ＶＣＣ投入
後発振動作を行なう。このクロック信号としての繰返し
信号φは、差動増幅回路１６０ｄにおける比較動作タイ
ミングを決定する基本信号であり、データ保持モード
（セルフリフレッシュモード）時において、バイアス電
圧ＶＰＢの電圧レベルを一定レベルに保持するために用
いられるだけであり、高速性は必要とされず、この繰返
し信号φの周期は、通常、数μｓないし数十μｓ程度に
設定される。基準電圧発生回路１６０ｃも、この繰返し
信号φに従ってチャージポンプ動作を行なって基準電圧
ＶｒｅｆＰを生成するが、この基準電圧ＶｒｅｆＰは、
差動増幅回路１６０ｄの差動比較段のＭＯＳトランジス
タのゲートへ供給されるだけであり、大きな負荷は存在
しないため、比較的低速の繰返し信号φを用いても、十
分高速で基準電圧ＶｒｅｆＰを安定化させることができ
る。一方、繰返し信号発生回路１６０ｅからの繰返し信
号φＦは、バイアス電圧ＶＰＢを高速で安定化させる必
要があり、選択回路１６０ｇによりこのバイアスＶＰＢ
が選択されたとき、大きな負荷容量を駆動する必要があ
るため、繰返し信号φＦは、周期が、約１００ｎｓ程度
に設定される。
【０１０９】周辺バイアス回路１６０は、さらに、繰返
し信号φに応答してチャージポンプ動作を行なって、バ
イアス電圧ＶＰＢの電圧レベルを保持する第１のＶＰＢ
レベル保持回路１６０ｈと、セルフリフレッシュモード
時に生成される内部ＲＡＳ信号に相当するパルス信号Ｐ
Ｕに従ってチャージポンプ動作を行ない、出力ノード１
６１へ電荷を供給して、バイアス電圧ＶＰＢの電圧レベ
ルを保持する第２のＶＰＢレベル保持回路１６０ｉを含
む。ＶＰＢレベル保持回路１６０ｈは、ＤＲＡＭの待機
状態におけるリーク電流によるバイアス電圧ＶＰＢのレ
ベル低下を補償するために設けられており、ＶＰＢ発生
回路１６０ｆよりも十分小さな電荷供給力を有してい
る。ＶＰＢレベル保持回路１６０ｉは、ＤＲＡＭにおい
てリフレッシュ動作が行なわれて、基板電流が生じ、こ
の基板のホットキャリア電流によりバイアス電圧ＶＰＢ
（ＶＰＢＳ）が低下するのを防止するため、ＶＰＢレベ
ル保持回路１６０ｈに比べて十分大きな電荷供給力を有
している。
【０１１０】回路１６０ｂ〜１６０ｉは、すべて、電源
電圧ＶＣＣおよび接地電圧を一方および他方動作電源電
圧として動作する。
【０１１１】この図９に示す構成を利用することによ
り、後に詳細に説明するように、電源電圧ＶＣＣの投入
時および変動時において、バイアス電圧ＶＰＢの電圧レ
ベルを所定レベルに所定時間内に低消費電力で設定する
ことができる。またＶＰＢレベル保持回路１６０ｈおよ
び１６０ｉを設けることにより、大きな電荷供給力を有
するＶＰＢ発生回路１６０ｆの動作期間を短くでき、バ
イアス電圧ＶＰＢを発生するために必要とされる消費電
力を低減することができる。また、この図９に示す回路
１６０ａ〜１６０ｇにおいて、高速動作性は要求されな
いため、後に説明するように一部を除いてしきい値電圧
の絶対値の大きなＭＯＳトランジスタが用いられる。次
に、この図９に示す周辺バイアス回路の電源投入時にお
ける動作を、その動作波形図である図１０を参照して説
明する。
【０１１２】時刻ｔ０において、電源が投入され、電源
電圧ＶＣＣの電圧レベルが上昇する。この電源電圧ＶＣ
Ｃの上昇につれて、発振回路１６０ａが動作し、この電
源電圧ＶＣＣの上昇につれて振幅が上昇する繰返し信号
φが生成される（後に説明するように、発振回路１６０
ａは、電源電圧ＶＣＣが投入されると発振動作を行な
う）。繰返し信号φに従って、基準電圧発生回路１６０
ｃがチャージポンプ動作を行なって、基準電圧Ｖｒｅｆ
Ｐを生成する。この基準電圧ＶｒｅｆＰは、差動増幅回
路１６０ｄの比較段のＭＯＳトランジスタのゲート容量
を駆動するだけであり、基準電圧ＶｒｅｆＰは、速いタ
イミングで、所定の電圧レベルに到達する。差動増幅回
路１６０ｄは、制御信号発生回路１６０ｂからの制御信
号／φＰおよび／φＳに従ってバイアス電圧ＶＰＢと基
準電圧ＶｒｅｆＰを比較する。初期状態においては、基
準電圧ＶｒｅｆＰの電圧レベルはバイアス電圧ＶＰＢよ
りも高いため（出力ノード１６１の負荷容量は大きい
（後に説明するように安定化容量が設けられてい
る））。差動増幅回路１６０ｄからの信号ＰＢＥが活性
状態のＨレベルとなる。この信号ＰＢＥのＨレベルは、
電源電圧ＶＣＣの上昇に従って上昇する。繰返し信号発
生回路１６０ｅが、この信号ＰＢＥに従って活性化さ
れ、繰返し信号φＦを出力する。この繰返し信号φＦの
周期は、約１００ｎｓ程度と短くされており、ＶＰＢ発
生回路１６０ｆは、この繰返し信号φＦに従って高速で
チャージポンプ動作を行なって出力ノード１６１へ電荷
を供給し、バイアス電圧ＶＰＢの電圧レベルを上昇させ
る。
【０１１３】時刻ｔ１において、バイアス電圧ＶＰＢの
電圧レベルが基準電圧ＶｒｅｆＰに等しくなると、差動
増幅回路１６０ｄからの信号ＰＢＥがＬレベルとなり、
繰返し信号発生回路１６０ｅは、繰返し信号φＦの発生
動作を停止する。応じて、ＶＰＢ発生回路１６０ｆのチ
ャージポンプ動作が停止され、出力ノード１６１への電
荷の供給が停止される。
【０１１４】この時刻ｔ１以降は、発振回路１６０ａが
発振動作を行なっているだけであり、周辺バイアス回路
の消費電力としては、ＶＰＢレベル保持回路１６０ｈが
リーク電流を補償するために電荷を供給するのに使用す
る電流だけである。このリーク電流は数ｎＡ程度と極め
て小さいため、このＶＰＢレベル保持回路１６０ｈが消
費する電流は極めて小さい。したがって、電源投入時に
のみ比較的高速動作を行なう消費電力の大きな回路１６
０ｅおよび１６０ｆを所定期間のみ動作させるだけであ
り、この周辺バイアス回路１６０の消費電力は十分小さ
くされる。
【０１１５】第２のＶＰＢレベル保持回路１６０ｉは、
ＤＲＡＭがデータ保持モード（セルフリフレッシュモー
ド）に入って、リフレッシュ動作を行なったときに基板
に流れるホットキャリア電流により低下するバイアス電
圧ＶＰＢのレベルを上昇させるために動作する。したが
って、比較的、この第２のＶＰＢレベル保持回路１６０
ｉの消費電力は大きいが、セルフリフレッシュモードに
おいて、内部ＲＡＳ信号（パルス信号ＰＵ）が出力され
るのは、リフレッシュ動作時のみであり、そのリフレッ
シュ周期は十分長く（百数十μｓ程度）、データ保持モ
ード時におけるこの第２のＶＰＢレベル保持回路１６０
ｉの消費電力（平均消費電力）は十分小さくされる。
【０１１６】また差動増幅回路１６０ｄにおいて、２相
の活性期間が互いに重なり合わない制御信号／φＰおよ
び／φＳを用いているのは、後に詳細に説明するように
比較ノードのプリチャージ動作が確実に完了した後に比
較ノードに現れる微少電位差を安定に増幅するためであ
る。次に、各部の構成について説明する。
【０１１７】［発振回路］図１１は、図９に示す発振回
路１６０ａの構成を示す図である。図１１において、発
振回路１６０ａは、電源電圧ＶＣＣおよび接地電圧を両
動作電源電圧として動作し、所定の周期で発振動作を行
なうリングオシレータ１６０ａａと、リングオシレータ
１６０ａａの出力信号を反転しかつバッファ処理して出
力する駆動回路１６０ａｂを含む。リングオシレータ１
６０ａａは、一例として、５段の縦列接続されるＣＭＯ
Ｓインバータを含む。ＣＭＯＳインバータは、ｐチャネ
ルＭＯＳトランジスタＰ１−ｉ（ｉ＝１〜５）と、ｎチ
ャネルＭＯＳトランジスタＮ１−ｉで構成される。ｐチ
ャネルＭＯＳトランジスタＰ１−１〜Ｐ１−５のバック
ゲートは対応のソース（電源電圧ＶＣＣ印加ノード：以
下、電源ノードと称す）に接続され、ｎチャネルＭＯＳ
トランジスタＮ１−１〜Ｎ１−５のバックゲートは、ソ
ース（接地電圧印加ノード：以下、接地ノードと称す）
に接続される。これらのＭＯＳトランジスタのバックゲ
ートとソースとを相互接続することにより、バックゲー
ト効果の影響をなくし、しきい値電圧を一定値に保持す
る。最終段のＣＭＯＳインバータ（ＭＯＳトランジスタ
Ｐ１−５およびＮ１−５）の出力信号は初段のＣＭＯＳ
インバータ（ＭＯＳトランジスタＰ１−１，Ｎ１−１）
のゲートへ与えられる。このリングオシレータ１６０ａ
ａの周期は、約１０μＳ程度に設定されており、高速動
作性は要求されず、ＭＯＳトランジスタＰ１−１〜Ｐ１
−５およびＮ１−１〜Ｎ１−５のしきい値電圧の絶対値
は大きくされている（約０．７Ｖ）。また、これらのＭ
ＯＳトランジスタは、大きな負荷を駆動する必要がなく
電流駆動力は小さくされ、リングオシレータ１６０ａの
消費電流低減を図る。
【０１１８】駆動回路１６０ａｂは、ＣＭＯＳインバー
タを構成するｐチャネルＭＯＳトランジスタＰ１−６お
よびｎチャネルＭＯＳトランジスタＮ１−６を含む。ｐ
チャネルＭＯＳトランジスタＰ１−６のバックゲート
は、電源電圧ＶＣＣを受けるようにソースに接続され、
またｎチャネルＭＯＳトランジスタＮ１−６のバックゲ
ートも、ＭＯＳトランジスタＮ１−６のソースに接続さ
れて接地電圧を受ける。駆動回路１６０ａｂは、図９に
示すように、基準電圧発生回路１６０ｃ、制御信号発生
回路１６０ｂおよびＶＰＢレベル保持回路１６０ｈへ繰
返し信号φを与えており、これらの回路を駆動する必要
がある。したがって、比較的大きな電流駆動力を有して
おり、これらのゲート幅（チャネル幅）Ｗは比較的大き
くされる。しきい値電圧は、リングオシレータ１６０ａ
ａに含まれるＭＯＳトランジスタのそれと同程度であ
る。次に動作について簡単に説明する。
【０１１９】電源電圧ＶＣＣが投入され、電源電圧ＶＣ
Ｃが、リングオシレータ１６０ａａに含まれるＭＯＳト
ランジスタのしきい値電圧の絶対値よりも高くなる、リ
ングオシレータ１６０ａａが動作し（発振し）、繰返し
信号を生成する。このリングオシレータ１６０ａａから
の繰返し信号に従って駆動回路１６０ａｂが、繰返し信
号φを出力する。繰返し信号φの振幅は、電源電圧ＶＣ
Ｃの上昇に従って順次大きくなる（ＣＭＯＳインバータ
の動作電源電圧により、繰返し信号φの振幅が決定され
ため）。このリングオシレータ１６０ａａの周期は、約
１０μｓ程度と比較的低速であり、ＣＭＯＳインバータ
のスイッチング動作時においてのみ貫通電流が流れて電
流が消費される。しきい値電圧の絶対値は大きくされて
いるため、それらのＣＭＯＳインバータの出力信号の確
定時において、サブスレショルド電流は極めて小さい。
したがって、この発振回路１６０ａは、電源投入後常時
動作している場合であっても、低消費電力で安定に動作
して、繰返し信号φを出力する。
【０１２０】［基準電圧発生回路の構成］図１２は、図
９に示す基準電圧発生回路１６０ｃの構成を示す図であ
る。図１２において、基準電圧発生回路１６０ｃは、電
源ノードＶＣＣとノードＮＣの間に順方向にダイオード
接続されるｎチャネルＭＯＳトランジスタＮ２−１と、
ノードＮＣとノードＮＤの間に順方向にダイオード接続
されるｎチャネルＭＯＳトランジスタＮ２−２と、ノー
ドＮＤと出力ノードＮＥとの間に順方向にダイオード接
続されるｐチャネルＭＯＳトランジスタＰ２−１と、ノ
ードＮＥと電源ノードＶＣＣの間に順方向にダイオード
接続されかつ互いに直列に接続されるｐチャネルＭＯＳ
トランジスタＰ２−２およびＰ２−３と、ノードＮＡに
与えられる繰返し信号φに従ってノードＮＣへ電荷を供
給するチャージポンプキャパシタＣ２−１と、ノードＮ
Ｂへ与えられる繰返し信号φの反転信号／φに従って電
荷をノードＮＤへ供給するチャージポンプキャパシタＣ
２−２と、ノードＮＥからの基準電圧ＶｒｅｆＰの電圧
レベルを安定化するための安定化容量Ｃ２−３を含む。
ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３のバ
ックゲートはそれぞれのソース（高電位側のノード）に
接続される。ｎチャネルＭＯＳトランジスタＮ２−１お
よびＮ２−２のバックゲートは接地電圧を受けるように
結合される。ｎチャネルＭＯＳトランジスタＮ２−１お
よびＮ２−２を用いているのは以下の理由のためであ
る。
【０１２１】ノードＮＣおよびノードＮＤの電位上昇時
においてｐチャネルＭＯＳトランジスタを用いた場合、
Ｐ＋領域（ソース／ドレイン）と基板領域が順方向にバ
イアスされ、基板へ電流が流れる。このＰ／Ｎ接合の順
方向バイアスを避けるために、ｎチャネルＭＯＳトラン
ジスタＮ２−１およびＮ２−２が用いられ、かつバック
ゲートが、そのＮ＋領域の電圧レベルよりも低い接地電
圧を受けるように結合される。ｎチャネルＭＯＳトラン
ジスタＮ２−１およびＮ２−２は、バックゲート効果に
より、そのしきい値電圧が大きくなる。この場合、電源
電圧ＶＣＣが変動したとき、必要なレベルの基準電圧Ｖ
ｒｅｆＰを確保できない可能性があるため、しきい値電
圧の小さなＭＯＳトランジスタが、ｎチャネルＭＯＳト
ランジスタＮ２−１およびＮ２−２として用いられる。
ｐチャネルＭＯＳトランジスタＰ２−１〜Ｐ２−３のし
きい値電圧は約０．７Ｖと大きくされる。ｐチャネルＭ
ＯＳトランジスタＰ２−１〜Ｐ２−３は、そのソース電
位は、ドレイン電位よりも常時高いため、バックゲート
とソースとが相互接続されて、基板バイアス効果をなく
し、しきい値電圧を一定の電圧レベルに保持する。次に
動作について簡単に説明する。
【０１２２】ＭＯＳトランジスタＮ２−１は、導通時ノ
ードＮＣへＶＣＣ−ＶＴＮ１の電圧を伝達する。ここ
で、ＶＴＮ１は、ＭＯＳトランジスタＮ２−１のしきい
値電圧を示す。この状態で、この繰返し信号φがＨレベ
ルへ立上がると、チャージポンプキャパシタＣ２−１の
チャージポンプ動作により、ノードＮＣの電位が、２・
ＶＣＣ−ＶＴＮ１の電圧レベルにまで上昇する。このと
き、繰返し信号／φはＬレベルに立下がるため、ノード
ＮＤの電位が低下し、ＭＯＳトランジスタＮ２−２が導
通し、ノードＮＤの電位レベルは、２・ＶＣＣ−ＶＴＮ
１−ＶＴＮ２の電圧レベルにまで上昇する。ノードＮＤ
とノードＮＥの電位差が、｜ＶＴＰ｜以下であれば、Ｍ
ＯＳトランジスタＰ２−１はオフ状態になる。この状態
において、繰返し信号／φがＨレベルに立上がると、ノ
ードＮＤの電位は３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２に上
昇し、ＭＯＳトランジスタＰ２−１が導通し、ノードＮ
Ｅの電位が、３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２−｜ＶＴ
ＨＰ｜の電圧レベルとなる。ここで、ＶＴＰは、ＭＯＳ
トランジスタＰ２−１のしきい値電圧を示す。すなわ
ち、定常状態においては、ノードＮＣの電圧Ｖ（ＮＣ）
は、ＶＣＣ−ＶＴＮ１と２・ＶＣＣ−ＶＴＮ１の間で変
化する。ノードＮＤの電圧Ｖ（ＮＤ）は、２・ＶＣＣ−
ＶＴＮ１−ＶＴＮ２と３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２
の間で変化する。したがって、基準電圧ＶｒｅｆＰは、
３・ＶＣＣ−ＶＴＮ１−ＶＴＮ２−｜ＶＴＰ｜の電圧レ
ベルにまで上昇可能である。しかしながら、ＭＯＳトラ
ンジスタＰ２−２およびＰ２−３により、ノードＮＥへ
ＭＯＳトランジスタＰ２−１から供給された電荷が電源
ノードＶＣＣへバイパスされ、ノードＮＥからの基準電
圧ＶｒｅｆＰは、ＶＣＣ＋２｜ＶＴＰ｜の電圧レベルに
固定される。ここで、ｐチャネルＭＯＳトランジスタＰ
２−１〜Ｐ２−３のしきい値電圧はすべて同じとしてい
る。ＭＯＳトランジスタＰ２−２およびＰ２−３は、し
きい値電圧の絶対値が大きく、またそのバックゲートが
ソースに接続されており、しきい値電圧ＶＴＰが、０．
７（Ｖ）で一定あり、したがって基準電圧ＶｒｅｆＰ
は、電源電圧ＶＣＣよりも１．４（Ｖ）高い電圧レベル
となる。このノードＮＥの基準電圧ＶｒｅｆＰは、安定
化容量Ｃ２−３により安定に保持され、ノイズ等が生じ
ても、安定に所定の電圧レベルの基準電圧ＶｒｅｆＰが
出力される。次に、基準電圧ＶｒｅｆＰの電圧レベルを
導出する。
【０１２３】ｎチャネルＭＯＳトランジスタＮ２−１お
よびＮ２−２は、バックゲートが接地されているため、
バックゲートバイアス効果が現れる。ノードＮＣの電圧
Ｖ（ＮＣ）は、次式で表わされる。
【０１２４】
【数２】
【０１２５】｜ＶＴＨ０｜＝０．３８（Ｖ）、｜Ｋ｜＝
０．５（Ｖ／２）、｜２・φＦ｜＝０．６（Ｖ）、ＶＣ
Ｃ＝２．０（Ｖ）と仮定すると、 ＶＴＮ１＝０．７（Ｖ） となる。次に、繰返し信号φによりノードＮＣを昇圧し
たときのノードＮＤの電圧Ｖ（ＮＤ）は、次式で与えら
れる。なお、ここで、ノードＮＣのＭＯＳトランジスタ
Ｎ２−１のしきい値電圧を考慮していないのは、この状
態ではＭＯＳトランジスタＮ２−１は非導通状態であ
り、ノードＮＣへの電荷供給は行なわないためである。
ノードＮＣ昇圧時において、ＭＯＳトランジスタＮ２−
２のしきい値電圧を考慮するのは、ＭＯＳトランジスタ
Ｎ２−２が導通し、ノードＮＣからノードＮＤへ電荷を
供給するためである。
【０１２６】
【数３】
【０１２７】上述の、ＭＯＳトランジスタＮ２−１のし
きい値電圧ＶＴＮ１を導出した条件を用いると、 ＶＴＮ２＝０．８６（Ｖ） となる。さらに、ノードＮＤを、繰返し信号／φにより
昇圧したときの出力ノードＮＥの電圧Ｖ（ＮＥ）は、ｐ
チャネルＭＯＳトランジスタＰ２−１しきい値電圧をＶ
ＴＰとして次式で与えられる。
【０１２８】
【数４】
【０１２９】ＶＣＣ＝２．０（Ｖ）、ＶＴＮ１＝０．７
（Ｖ）、ＶＴＮ２＝０．８６（Ｖ）および｜ＶＴＰ｜＝
０．７（Ｖ）とすると、 Ｖ（ＮＥ）＝３・２−０．７−０．８６−０．７ ＝３．７４（Ｖ） となる。すなわち基準電圧ＶｒｅｆＰは、３．７４Ｖま
で上昇することができる。ｐチャネルＭＯＳトランジス
タＰ２−２およびＰ２−３によりノードＮＥの電圧レベ
ルは、ＶＣＣ＋２｜ＶＴＰ｜＝２＋１．４＝３．４
（Ｖ）の電圧レベルにクランプされる。ＭＯＳトランジ
スタＮ２−１、Ｎ２−２およびＰ２−２およびキャパシ
タＣ２−１およびＣ２−２によるチャージポンプ回路が
出力することのできる電圧（３．７４（Ｖ））は、基準
電圧ＶｒｅｆＰに必要とされる電圧（３．４（Ｖ））よ
りも高い電圧レベルであり、したがって十分、必要とさ
れる電圧レベルの基準電圧ＶｒｅｆＰを生成することが
できる。
【０１３０】上述のように、しきい値電圧の絶対値の大
きなｐチャネルＭＯＳトランジスタを用い、かつしきい
値電圧の小さなｎチャネルＭＯＳトランジスタを用いる
ことにより、低消費電力で、安定に所定の電圧レベルの
基準電圧ＶｒｅｆＰを生成することができる。
【０１３１】［制御信号発生回路の構成］図１３（Ａ）
は、図９に示す制御信号発生回路６０ｂの構成を示す図
である。図１３（Ａ）において、制御信号発生回路１６
０ｂは、繰返し信号φを受ける３段の縦続接続されるイ
ンバータＩ３−１〜Ｉ３−３と、繰返し信号φとインバ
ータＩ３−３の出力信号とを受けるＮＡＮＤ回路Ｇ３−
１を含む。ＮＡＮＤ回路Ｇ３−１から制御信号／φＰが
出力される。この制御信号発生回路１６０ｂは、さら
に、繰返し信号φを受ける５段の縦続接続されるインバ
ータＩ３−４、Ｉ３−５。Ｉ３−６、Ｉ３−７およびＩ
３−８と、繰返し信号φとインバータＩ３−８の出力信
号を受けるＮＡＮＤ回路Ｇ３−２を含む。ＮＡＮＤ回路
Ｇ３−２から制御信号φＳが出力される。この制御信号
発生回路１６０ｂは、いわゆるワンショットパルス発生
回路の構成を備えており、インバータＩ３−１〜Ｉ３−
３が、制御信号／φＰの活性期間を決定し、またインバ
ータＩ３−４〜Ｉ３−８が、制御信号φＳのＬレベルの
期間を決定している。インバータＩ３−１〜Ｉ３−３お
よびインバータＩ３−４〜Ｉ３−８は、それぞれ遅延回
路の機能を有しており、インバータＩ３−４〜Ｉ３−８
の有する遅延時間は、インバータＩ３−１〜Ｉ３−３が
与える遅延時間よりも大きくされている。次に、この図
１３（Ａ）に示す制御信号発生回路１６０ｂの動作を、
その動作波形図である図１３（Ｂ）を参照して、説明す
る。
【０１３２】時刻ｔ０以前において、繰返し信号φがＬ
レベルのときには、制御信号／φＰおよびφＳはともに
Ｈレベルにある。またノードＮＦの電位は、インバータ
Ｉ３−１〜Ｉ３−３により、Ｈレベルにある。
【０１３３】時刻ｔ０において、繰返し信号φがＬレベ
ルからＨレベルへ立上がっても、インバータＩ３−３お
よびＩ３−８の出力信号はまだＨレベルであるため、Ｎ
ＡＮＤ回路Ｇ３−１およびＧ３−２からの制御信号／φ
ＰおよびφＳはＬレベルとなる。インバータＩ３−１〜
Ｉ３−３が有する遅延時間が経過すると、ノードＮＦの
電位がＬレベルに低下し、ＮＡＮＤ回路Ｇ３−１から出
力される制御信号／φＰがＨレベルに立上がる（時刻ｔ
１）。このときまだインバータＩ３−８の出力信号はＨ
レベルであり、制御信号φＳは依然Ｌレベルにある。
【０１３４】インバータＩ３−４〜Ｉ３−８が有する遅
延時間が経過すると、時刻ｔ２において、インバータＩ
３−８の出力信号がＬレベルに立下がり、応じてＮＡＮ
Ｄ回路Ｇ３−２から出力される制御信号φＳがＨレベル
に立上がる。制御信号／φＰのＬレベルの期間よりも制
御信号φＳのＬレベルの期間が長くされているのは、後
に説明する差動増幅回路における差動増幅操作を安定に
行なわせるためである。ここで、制御信号／φＰはＬレ
ベルのときに活性状態とされ、また制御信号φＳはＨレ
ベルのときに活性状態とされる。
【０１３５】［差動増幅回路の構成］図１４は、図９に
示す差動増幅回路１６０ｄの構成を示す図である。図１
４において、差動増幅回路１６０ｄは、電源ノードＶＣ
ＣとノードＮＧとの間に接続され、制御／φＰに応答し
て導通するｐチャネルＭＯＳトランジスタＰ４−１と、
電源ノードＶＣＣとノードＮＨとの間に接続され、制御
信号／φＰに応答して導通し、ノードＮＨを電源電圧Ｖ
ＣＣレベルに充電するｐチャネルＭＯＳトランジスタＰ
４−２と、ノードＮＧとノードＮＩとの間に接続され、
かつそのゲートがノードＮＨに接続されるｎチャネルＭ
ＯＳトランジスタＮ４−１と、ノードＮＨとノードＮＩ
との間に接続され、かつそのゲートがノードＮＧに接続
されるｎチャネルＭＯＳトランジスタＮ４−２と、電源
ノードＶＣＣとノードＮＧとの間に直列に接続されるｎ
チャネルＭＯＳトランジスタＮ４−３およびＰチャネル
ＭＯＳトランジスタＰ４−３と、電源ノードＶＣＣとノ
ードＮＨとの間に直列に接続されるｎチャネルＭＯＳト
ランジスタＮ４−４およびｐチャネルＭＯＳトランジス
タＰ４−４と、ノードＮＧ上の電位を反転してＭＯＳト
ランジスタＰ４−３のゲートへ与えるインバータＩ４−
１と、ノードＮＨ上の電位を反転してｐチャネルＭＯＳ
トランジスタＰ４−４のゲートへ与えるインバータＩ４
−２と、ノードＮＩと接地ノードとの間に接続されかつ
そのゲートに制御信号φＳを受けるｎチャネルＭＯＳト
ランジスタＮ４−５を含む。これらのＭＯＳトランジス
タＰ４−１〜Ｐ４−４およびＮ４−１〜Ｎ４−５のそれ
ぞれのバックゲートは、各それぞれのソースに接続され
る。ｎチャネルＭＯＳトランジスタＮ４−３のゲートへ
基準電圧ＶｒｅｆＰが与えられ、ｎチャネルＭＯＳトラ
ンジスタＮ４−４のゲートへバイアス電圧ＶＰＢが与え
られる。
【０１３６】ＭＯＳトランジスタＰ４−１およびＰ４−
２は、ノードＮＧおよびＮＨを、電源電圧ＶＣＣレベル
にプリチャージする機能を備える。ＭＯＳトランジスタ
Ｎ４−１およびＮ４−２は、ＭＯＳトランジスタＮ４−
５の導通時活性化されてノードＮＧおよびＮＨの微小電
位差を差動的に増幅する。ＭＯＳトランジスタＮ４−３
およびＮ４−４は、基準電圧ＶｒｅｆＰおよびバイアス
電圧ＶＰＢの差に応じた電流をノードＮＧおよびＮＨへ
供給する、電位差検出手段として作用する。ＭＯＳトラ
ンジスタＰ４−３およびＰ４−４は、それぞれ、ノード
ＮＤおよびＮＨの電位レベルがＬレベルに低下すると
き、インバータＩ４−１およびＩ４−２の出力信号に従
って非導通状態となり、電源ノードＶＣＣから接地ノー
ドへ流れる電流経路を遮断する。
【０１３７】図１４に示す差動増幅回路において、ＭＯ
Ｓトランジスタのサイズは、左右対称に同一寸法を有す
るように作成される。ただし、ＭＯＳトランジスタＮ４
−３およびＮ４−４は、ほぼ同じ寸法に形成されるが、
基準電圧ＶｒｅｆＰとバイアス電圧ＶＰＢが同じ電圧レ
ベルのときに、出力信号ＰＢＥがＬレベルとなるよう
に、わずかに（５ないし１０％程度）ＭＯＳトランジス
タＮ４−４の電流駆動力が大きくされている（たとえ
ば、ゲートの幅Ｗが大きくされる）。次に、図１５に示
す動作波形図を参照して、この図１４に示す差動増幅回
路の動作について説明する。
【０１３８】時刻ｔ０以前において、制御信号／φＰお
よびφＳはともにＨレベルである。この状態において
は、プリチャージ用のＭＯＳトランジスタＰ４−１およ
びＰ４−２は非導通状態であり、ＭＯＳトランジスタＮ
４−５が導通状態にあり、基準電圧ＶｒｅｆＰおよびバ
イアス電圧ＶＰＢの差に従ってノードＮＧから出力され
る信号ＰＢＥの電圧レベルが決定されている。
【０１３９】時刻ｔ０において、制御／φＰおよびφＳ
がともにＬレベルに立下がると、ＭＯＳトランジスタＮ
４−５が非導通状態とされ、一方プリチャージ用のＭＯ
ＳトランジスタＰ４−１およびＰ４−２が導通状態とさ
れる。これにより、ノードＮＧおよびＮＨが電源電圧Ｖ
ＣＣレベルに充電され、信号ＰＢＥもＨレベルとなる。
このノードＮＧおよびＮＨの充電により、インバータＩ
４−１およびＩ４−２の出力信号がＬレベルとなり、Ｍ
ＯＳトランジスタＰ４−３およびＰ４−４がともに導通
し、電源ノードＶＣＣからノードＮＧおよびＮＨへの電
流経路が形成される。このとき、ノードＮＧおよびＮＨ
の充電が行なわれるだけであり、電源ノードから接地ノ
ードへの電流経路は遮断されており（ＭＯＳトランジス
タＮ４−５は非導通状態）、消費電流は極めてわずかで
ある。
【０１４０】時刻ｔ１において、制御／φＰがＨレベル
に立上がり、ＭＯＳトランジスタＰ４−１およびＰ４−
２が非導通状態とされ、ノードＮＧおよびＮＨへのプリ
チャージ動作が完了する。このとき、まだ制御信号φＳ
はＬレベルにあり、ＭＯＳトランジスタＮ４−５は非導
通状態にあり、比較動作はまだ行なわれない。
【０１４１】時刻ｔ２において、制御信号φＳがＨレベ
ルに立上がると、ＭＯＳトランジスタＮ４−５が導通
し、ノードＮＧおよびＮＨから接地ノードへの電流経路
が形成され、このノードＮＧおよびＮＨの微小電位差の
差動増幅が行なわれる。今、基準電圧ＶｒｅｆＰがバイ
アス電圧ＶＰＢよりも高い場合を考える。この場合、Ｍ
ＯＳトランジスタＮ４−４のコンダクタンスはＭＯＳト
ランジスタＮ４−３のコンダクタンスよりも小さくな
り、ＭＯＳトランジスタＮ４−３およびＰ４−３を介し
て電源ノードＶＣＣからノードＮＧへ流れる電流量は、
ＭＯＳトランジスタＮ４−４およびＰ４−４を介して電
源ノードＶＣＣからノードＮＨへ流れる電流量よりも多
くなる。ＭＯＳトランジスタＮ４−１およびＮ４−２
は、ＭＯＳトランジスタＮ４−５の導通時にノードＮＧ
およびＮＨの放電を開始する。このとき、ノードＮＧの
電位低下は、より多くの電流供給によりノードＮＨの電
位低下よりも遅いため、ＭＯＳトランジスタＮ４−１を
介して流れる電流がＭＯＳトランジスタＮ４−２を介し
て流れる電流よりも小さくなり、応じて、ノードＮＨが
高速でＬレベルへ放電される。ノードＮＨの電位が低下
すると、インバータＩ４−２の出力信号が上昇し、最終
的にＭＯＳトランジスタＰ４−４が非導通状態とされ、
電源ノードＶＣＣからノードＮＨへの電流が流れる経路
が遮断される。これにより、ノードＮＨは完全に接地電
位レベルへ放電され、ノードＮＧは、ほぼ電源電圧ＶＣ
Ｃレベルを維持する。したがって、基準電圧ＶｒｅｆＰ
がバイアス電圧ＶＰＢよりも高い場合には、出力信号Ｐ
ＢＥはＨレベルを維持する。
【０１４２】この比較動作が完了し、ノードＮＧの電圧
レベルがＨレベル、ノードＮＨの電圧レベルがＬレベル
とされると、ＭＯＳトランジスタＮ４−１およびＮ４−
２を介してほとんど電流は流れないため、この比較動作
時における消費電流が低減される。
【０１４３】時刻ｔ３において、再び制御信号／φＰお
よびφＳがＬレベルに立下がると、比較動作が完了し、
再びノードＮＧおよびＮＨが電源電圧ＶＣＣレベルにプ
リチャージされる。インバータＩ４−２の出力信号がＬ
レベルとなり、再びＭＯＳトランジスタＰ４−４が導通
状態とされる。
【０１４４】時刻ｔ４において、制御信号／φＰがＨレ
ベルに立上がり、ノードＮＧおよびＮＨのプリチャージ
動作が完了し、次いで時刻ｔ５において、制御信号φＳ
がＨレベルに立上がり、比較動作および差動増幅動作が
実行される。バイアス電圧ＶＰＢが上昇し、基準電圧Ｖ
ｒｅｆＰと等しくなっている場合には、ＭＯＳトランジ
スタＮ４−３およびＮ４−４のゲート電圧は同じ電圧レ
ベルであるが、ＭＯＳトランジスタＮ４−４の電流駆動
力は、ＭＯＳトランジスタＮ４−３のそれよりも大きく
されているため、ノードＮＨへ流れる電流は、ノードＮ
Ｇへ流れる電流よりも多くなる。したがってこの場合に
おいては、ノードＮＨがＨレベルとされ、ノードＮＧが
Ｌレベルとされる。ノードＮＧの電位レベルの低下に従
って、インバータＩ４−１の出力信号がＨレベルとな
り、ＭＯＳトランジスタＰ４−３が非導通状態とされ
る。
【０１４５】制御信号／φＰのＬレベル期間が、制御信
号φＳのＬレベル期間よりも長くされているため、ノー
ドＮＧおよびＮＨのプリチャージが完了し、ノードＮＧ
およびＮＨが、ＭＯＳトランジスタＮ４−３およびＮ４
−４を介して供給される電流によってのみ充電される状
態に設定してから比較および差動増幅動作が安定に行な
える。ここで、電源電圧ＶＣＣは２．０Ｖ程度であり、
基準電圧ＶｒｅｆＰは、先に説明したように３．４Ｖ程
度であり、ＭＯＳトランジスタＮ４−３およびＮ４−４
は、供給電流量は異なるものの、電源電圧ＶＣＣをノー
ドＮＧおよびＮＨへ伝達することができる。飽和領域で
これらのＭＯＳトランジスタＮ４−３およびＮ４−４が
動作しており、これらのＭＯＳトランジスタＮ４−３お
よびＮ４−４が供給するドレイン電流は、このゲート電
圧の２乗に比例するため、微小な電位差であっても比較
的大きな電流差を生じさせることができ、正確にノード
ＮＧおよびＮＨの電圧レベルを基準電圧ＶｒｅｆＰおよ
びバイアス電圧ＶＰＢの差に応じた電圧レベルに設定す
ることができる。
【０１４６】また、インバータＩ４−１およびＩ４−２
ならびにｐチャネルＭＯＳトランジスタＰ４−３および
Ｐ４−４を用いることにより、比較動作完了後、Ｌレベ
ルのノードに接続されるｐチャネルＭＯＳトランジスタ
（Ｐ４−３またはＰ４−４）を非導通状態とすることが
でき、応じて電源ノードＶＣＣから接地ノードへの電流
経路を遮断することができ、消費電流を低減することが
できる。
【０１４７】上述の構成により、低消費電流で微小電位
差を正確に検知して電源電圧ＶＣＣと接地電圧レベルい
ずれかの電圧レベルの信号ＰＢＥを生成することができ
る。なお、差動増幅動作完了後は、ノードＮＧおよびＮ
Ｈは、ともに電源電圧ＶＣＣレベルにプリチャージされ
るまで、ｎチャネルＭＯＳトランジスタＮ４−１および
Ｎ４−２によりラッチされた状態に保持される。
【０１４８】［繰返し信号発生回路の構成］図１６は、
図９に示す繰返し信号発生回路１６０ｅの構成を示す図
である。図１６において、繰返し信号発生回路１６０ｅ
は、５段の縦続接続されるインバータＩ６−１〜Ｉ６−
５と、差動増幅回路からの出力信号ＰＢＥとインバータ
Ｉ６−４の出力信号を受けるＮＡＮＤ回路Ｇ６を含む。
ＮＡＮＤ回路Ｇ６の出力信号がインバータＩ６−１の入
力へ与えられる。インバータＩ６−１〜Ｉ６−４は、比
較的小さな電流駆動力を有し、一方、信号φＦを出力す
るインバータＩ６−５は、次段のチャージポンプ動作を
行なうＶＰＢ発生回路を駆動するために、比較的大きな
電流駆動力を有している。次に動作について簡単に説明
する。
【０１４９】信号ＰＢＥがＬレベルのとき、先に説明し
たように、バイアス電圧ＶＰＢが基準電圧ＶｒｅｆＰの
電圧レベルに等しいかまたはそれより高い状態にある。
この状態においては、ＮＡＮＤ回路Ｇ６の出力信号はＨ
レベルに固定され、応じて、信号φＦもＬレベルに固定
される。
【０１５０】信号ＰＢＥがＬレベルにあり、基準電圧Ｖ
ｒｅｆＰの電圧レベルがバイアス電圧ＶＰＢの電圧レベ
ルよりも高いことを示すときには、ＮＡＮＤ回路Ｇ６
は、インバータとして作用し、ＮＡＮＤ回路Ｇ６および
インバータＩ６−１〜Ｉ６−４が、５段のインバータで
構成されるリングオシレータとして動作し、応じてイン
バータＩ６−５から出力される信号φＦが一定の周期で
変化する。このリングオシレータの周期は、１００ｎｓ
程度と比較的短くされ、高速でバイアス電圧ＶＰＢを基
準電圧ＶｒｅｆＰレベルにまで上昇させる。しかしなが
ら、このリングオシレータの周期は１００ｎｓ程度であ
り、ＮＡＮＤ回路Ｇ６およびインバータＩ６−１〜Ｉ６
−５は、ＣＭＯＳ回路で構成されているが、特別に高速
動作性が要求されないため、これらの構成要素であるＭ
ＯＳトランジスタのしきい値電圧の絶対値は、０．７Ｖ
のように大きくされていてもよい。最終段のインバータ
Ｉ６−５のみが大きな電流駆動力を持っているだけであ
り、インバータＩ６−１〜Ｉ６−４およびＮＡＮＤ回路
Ｇ６の電流駆動力は小さくてもよいため、これらの繰返
し信号発生回路１６０ｅの動作時における消費電流は十
分に抑制される。
【０１５１】［ＶＰＢ発生回路の構成］図１７は、図９
に示すＶＰＢ発生回路１６０ｆの具体的構成の一例を示
す図である。図１７において、ＶＰＢ発生回路１６０ｆ
は、電源ノードＶＣＣとノードＮＪの間に順方向にダイ
オード接続されるｎチャネルＭＯＳトランジスタＮ７−
１と、ノードＮＪとノードＮＫの間に順方向にダイオー
ド接続されるｎチャネルＭＯＳトランジスタＮ７−２
と、ノードＮＫとノードＮＬの間に順方向にダイオード
接続されるｐチャネルＭＯＳトランジスタＰ７−１と、
ノードＮＬと電源ノードＶＣＣの間に順方向にそれぞれ
がダイオード接続され、かつ互いに直列に接続されるｐ
チャネルＭＯＳトランジスタＰ７−２およびＰ７−３
と、繰返し信号φＦに従って、ノードＮＪへ電荷を供給
するチャージポンプキャパシタＣ７−１と、繰返し信号
／φＦに従ってノードＮＫへ電荷を供給するチャージポ
ンプキャパシタＣ７−２と、ノードＮＬからのバイアス
電圧ＶＰＢを安定化するための安定化容量Ｃ７−３を含
む。
【０１５２】ＭＯＳトランジスタＮ７−１およびＮ７−
２のバックゲートは接地電位を受けるように接続され、
ＭＯＳトランジスタＰ７−１およびＰ７−３のバックゲ
ートはそれぞれの一方導通ノード（ソース）に接続され
る。
【０１５３】この図１７に示すＶＰＢ発生回路の構成
は、実質的に先の図９に示す基準電圧発生回路１６０ｃ
の構成と同じである。したがってＭＯＳトランジスタＮ
７−１およびＮ７−２のしきい値電圧は小さくされ、ま
たＭＯＳトランジスタＰ７−１〜Ｐ７−３のしきい値の
絶対値は大きくされる。ＭＯＳトランジスタＮ７−１お
よびＮ７−２はｎチャネルＭＯＳトランジスタが用いら
れ、またバックゲートが接地電位を受けるように接続さ
れているのは、先の図１２に示す基準電圧発生回路の場
合と同じである。この図１７に示すＶＰＢ発生回路の構
成の場合、バイアス電圧ＶＰＢは、ＶＣＣ＋２｜ＶＴＰ
｜の電圧レベルとなる。繰返し信号φＦの周期が、基準
電圧発生回路の場合に比べて、１００ｎｓと短くされて
いるため、高速でバイアス電圧ＶＰＢを所定の電圧レベ
ルに安定化させることができる。チャージポンプ動作に
よる電荷の供給量は、繰返し信号の周波数とチャージポ
ンプキャパシタの容量で決定される。したがってこのと
き、高速でバイアス電圧ＶＰＢを発生するために、チャ
ージポンプキャパシタＣ７−１およびＣ７−２の容量値
は、基準電圧発生回路のそれよりも大きくされてもよ
い。
【０１５４】この図１７に示すＶＰＢ発生回路において
も、図１２に示す基準電圧発生回路１６０ｃの構成と同
様、低消費電流でかつ高速でバイアス電圧ＶＰＢを生成
することができる。
【０１５５】［第１のＶＰＢレベル保持回路の構成］図
１８は、図９に示す第１のＶＰＢレベル保持回路１６０
ｈの構成を示す図である。図１８において、ＶＰＢレベ
ル保持回路１６０ｈは、電源ノードＶＣＣとノードＮＭ
の間に順方向にダイオード接続されるｎチャネルＭＯＳ
トランジスタＮ８−１と、ノードＮＭとノードＮＮの間
に順方向にダイオード接続されるｎチャネルＭＯＳトラ
ンジスタＮ８−２と、ノードＮＮと出力ノードＮＯの間
に順方向にダイオード接続されるｐチャネルＭＯＳトラ
ンジスタＰ８と、繰返し信号φに従ってノードＮＭへ電
荷を供給するチャージポンプキャパシタＣ８−１と、繰
返し信号／φに従って、ノードＮＮへ電荷を供給するチ
ャージポンプキャパシタＣ８−２を含む。ＭＯＳトラン
ジスタＮ８−１およびＮ８−２のバックゲートは接地電
圧を受けるように接続される。ＭＯＳトランジスタＰ８
のバックゲートはノードＮＮに接続される。ノードＮＯ
はＶＰＢ発生回路１６０ｆの出力ノードＮＬに接続され
る。
【０１５６】この図１８に示すＶＰＢレベル保持回路１
６０ｈの構成は、図１７に示すＶＰＢ発生回路の出力段
のクランプ回路および安定化容量を除く構成と同じであ
る。したがって、このＶＣＢレベル保持回路１６０ｈ
は、ノードＮＯに対し、３・ＶＣＣ−ＶＴＮ１−ＶＴＮ
２−｜ＶＴＰ｜の電圧レベルを供給する。ここで、ＶＴ
Ｎ１およびＶＴＮ２は、ＭＯＳトランジスタＮ８−１お
よびＮ８−２のそれぞれのしきい値電圧を示し、ＶＴＰ
は、ＭＯＳトランジスタＰ８のしきい値電圧を示す。こ
の電圧は図１７のバイパス用ＭＯＳトランジスタＰ７−
２，Ｐ７−３により電源ノードＶＣＣへ放電され、ノー
ドＮＯの電圧レベルはＶＣＣ＋２｜ＶＴＰ｜となる。こ
の第１のレベル保持回路１６０ｈは、単にノードＮＯか
ら出力されるバイアス電圧ＶＰＢがその待機状態におい
てリーク電流により低下するのを防止するために用いら
れる。このリーク電流は、数ｎＡと極めて小さいため、
この第１のレベル保持回路の電荷供給力も十分小さくさ
れる。したがって、チャージポンプキャパシタＣ８−１
およびＣ８−２の容量も、数ｐＦ程度の容量値が用いら
れる。したがって繰返し信号φおよび／φに従って常時
チャージポンプ動作を行なって電荷をノードＮＯへ供給
しても、その消費電力は極めて小さい。また、ＭＯＳト
ランジスタＮ８−１およびＮ８−２は、バックゲートが
接地電圧を受けるように接続されているのは、図１２に
示す基準電圧発生回路および図１７に示すＶＰＢ発生回
路１６０ｆの場合と同じである。
【０１５７】［第２のＶＰＢレベル保持回路］図１９
は、図９に示す第２のレベル保持回路１６０ｉの具体的
構成を示す図である。図１９において、第２のＶＰＢレ
ベル保持回路１６０ｉは、電源ノードＶＣＣとノードＮ
Ｐの間に順方向にダイオード接続されるｎチャネルＭＯ
ＳトランジスタＮ９−１と、ノードＮＰとノードＮＱの
間に順方向にダイオード接続されるｎチャネルＭＯＳト
ランジスタＮ９−２と、ノードＮＱと出力ノードＮＲの
間に順方向にダイオード接続されるｐチャネルＭＯＳト
ランジスタＰ９と、パルス信号／ＰＵに従ってノードＮ
Ｐへ電荷を供給するチャージポンプキャパシタＣ９−１
と、パルス信号ＰＵに従ってノードＮＱへ電荷を供給す
るチャージポンプキャパシタＣ９−２を含む。ＭＯＳト
ランジスタＮ９−１およびＮ９−２のバックゲートは接
地電圧を受けるように接続される。ＭＯＳトランジスタ
Ｎ９−１およびＮ９−２が用いられ、またそのバックゲ
ートが接地電圧を受けるように接続されているのは、先
の基準電圧発生回路およびＶＰＢ発生回路および第１の
ＶＰＢレベル保持回路の場合と同じである。ノードＮＲ
は図１７のノードＮＯに接続される。
【０１５８】パルス信号ＰＵはセルフリフレッシュモー
ド時において、リフレッシュが行なわれるときに活性状
態のＨレベルとされる内部ＲＡＳ信号に相当する。この
リフレッシュ動作時において、センスアンプが動作し、
ビット線の充放電が行なわれ、比較的大きな基板電流が
流れるため、バイアス電圧ＶＰＢの電圧レベルがこの基
板電流によるホットキャリア電流のために低下する可能
性がある。このホットキャリア電流によるバイアス電圧
ＶＰＢの低下を補償するために、第２のレベル保持回路
１６０ｉが設けられており、したがってチャージポンプ
キャパシタＣ９−１およびＣ９−２は比較的大きな容量
値（数十〜数百ｐＦ）を有している。リフレッシュが行
なわれるときには、パルス信号ＰＵがＨレベルとされ、
ノードＮＱの電圧レベルが上昇し、ＭＯＳトランジスタ
Ｐ９が導通し、ノードＮＲへ正電荷が供給される。した
がって、バイアス電圧ＶＰＢの低下する可能性のあると
きにノードＮＲへ正電荷を供給しておくことにより、こ
のバイアス電圧ＶＰＢすなわち基板バイアス電圧の低下
を抑制することができる。
【０１５９】この図１９に示す第２のＶＰＢレベル保持
回路１６０ｉの動作は、先の図１７および図１８に示す
回路と同じであり、用いられる繰返し信号の種類が異な
るだけである。通常動作モード時においては、パルス信
号ＰＵは、Ｌレベルの非活性状態とされる。しかしなが
ら、この通常動作モード時においてはバイアス電圧ＶＰ
Ｂは用いられず、選択回路により電源電圧ＶＣＣが選択
されて使用される。したがってこの場合には、基板電流
の影響によりバイアス電圧ＶＰＢは低下する可能性はな
いため、特に電荷を供給する必要はない。
【０１６０】以上のように、この第２のＶＣＢレベル保
持回路を設けることにより、データ保持動作モード時
（セルフリフレッシュモード時）において、リフレッシ
ュ動作が行なわれても、安定にバイアス電圧ＶＰＢ（基
板バイアス電圧ＶＰＢＳ）を指定の電圧レベルに保持す
ることができる。また、その動作サイクルも、リフレッ
シュサイクルと同じであり、リフレッシュ時に消費され
る電流５０μＡに比べて小さく、消費電力の増加は、大
きな影響は及ぼさない。
【０１６１】［選択回路の構成］図２０（Ａ）は、図９
に示す選択回路１６０ｇの具体的構成を示す図である。
図２０（Ａ）において、選択回路１６０ｇは、バイアス
電圧ＶＰＢの供給ノードＮＵとノードＮＶの間に接続さ
れかつそのゲートがノードＮＳに接続されるｐチャネル
ＭＯＳトランジスタＰ２０−１と、ノードＮＵとノード
ＮＳの間に接続されてかつそのゲートがノードＮＶに接
続されるｐチャネルＭＯＳトランジスタＰ２０−２と、
ノードＮＶと接地ノードの間に接続されかつそのゲート
がセルフリフレッシュ活性化信号ＳＥＬＦを受けるよう
に接続されるｎチャネルＭＯＳトランジスタＮ２０−１
と、ノードＮＳと接地ノードの間に接続されるｎチャネ
ルＭＯＳトランジスタＮ２０−２と、セルフリフレッシ
ュ活性化信号ＳＥＬＦを反転するＣＭＯＳインバータを
構成するｐチャネルＭＯＳトランジスタＰ２０−３およ
びｎチャネルＭＯＳトランジスタＮ２０−３と、ノード
ＮＵと出力ノードＮＴの間に接続されかつそのゲートが
ノードＮＶに接続されるｐチャネルＭＯＳトランジスタ
Ｐ２０−４と、出力ノードＮＴと電源ノードＶＣＣの間
に接続されかつそのゲートがノードＮＳに接続されるｐ
チャネルＭＯＳトランジスタＰ２０−５を含む。
【０１６２】ＭＯＳトランジスタＰ２０−３およびＮ２
０−３で構成されるＣＭＯＳインバータは、電源電圧Ｖ
ＣＣおよび接地電圧を両動作電源電圧として動作する。
ｐチャネルＭＯＳトランジスタＰ２０−５を除いて、Ｍ
ＯＳトランジスタのバックゲートは、それぞれのソース
に接続される。ｐチャネルＭＯＳトランジスタＰ２０−
５のバックゲートは、ノードＮＵに接続されてバイアス
電圧ＶＰＢを受ける。ＭＯＳトランジスタＰ２０−５の
バックゲートを電源電圧ＶＣＣを受けるように接続した
場合、出力ノードＮＴの電圧がバイアス電圧ＶＰＢレベ
ルとなったとき、このＭＯＳトランジスタＰ２０−５に
おいて、基板領域を介してバイアス電圧ＶＰＢからの電
荷が電源ノードＶＣＣへ流れるためこれを防止する。ま
た、ＭＯＳトランジスタＰ２０−５のバックゲートをノ
ードＮＴに接続した場合、基板バイアス電圧ＶＰＢＳが
電源電圧ＶＣＣからバイアス電圧ＶＰＢへ切換えられる
ため、このＭＯＳトランジスタＰ２０−５の基板領域の
充電も併せて行なう必要があり、基板バイアス電圧ＶＰ
ＢＳの上昇が遅れるためこれを防止する。ＭＯＳトラン
ジスタＰ２０−５のバックゲートを常時バイアス電圧Ｖ
ＰＢに固定しておくことにより、ＭＯＳトランジスタＰ
２０−５における基板領域のリーク電流を防止すること
ができ、低消費電力で高速で基板バイアス電圧ＶＰＢＳ
をバイアス電圧ＶＰＢレベルに上昇させることができ
る。次にこの図２０（Ａ）に示す選択回路１６０ｇの動
作をその動作波形図である図２０（Ｂ）を参照して説明
する。
【０１６３】この図２０（Ａ）に示す選択回路は、いわ
ゆるレベル変換回路と言われるものであり、低電力消費
で、低い信号電圧系から高い信号電圧系への変換を行な
う。この図２０（Ａ）に示す構成においては、２Ｖ振幅
の信号ＳＥＬＦにより、基板バイアス電圧ＶＰＢＳを、
２Ｖ（ＶＣＣ）と３．４Ｖ（ＶＰＢ）の一定電圧の間で
切換える。
【０１６４】通常動作モード時においては、セルフリフ
レッシュ活性化信号ＳＥＬＦが、Ｌレベルであり、ＭＯ
ＳトランジスタＮ２０−１が非導通状態、ＭＯＳトラン
ジスタＮ２０−２が、ＣＭＯＳインバータ（ＭＯＳトラ
ンジスタＰ２０−３およびＮ２０−３）からのＨレベル
の信号により、導通状態とされる。したがって、この状
態において、ノードＮＳが、ＭＯＳトランジスタＮ２０
−２により接地電圧レベルに放電され、ＭＯＳトランジ
スタＰ２０−１が導通し、ノードＮＶがバイアス電圧Ｖ
ＰＢレベルに充電され、ＭＯＳトランジスタＰ２０−２
が非導通状態とされる。したがってこの状態において
は、ＭＯＳトランジスタＰ２０−５が導通し、ノードＮ
Ｔへは、電源電圧ＶＣＣが伝達され、電源電圧ＶＣＣレ
ベルの基板バイアス電圧ＶＰＢＳが出力される。このと
き、ＭＯＳトランジスタＰ２０−４は、そのゲート電圧
がバイアス電圧ＶＰＢレベルであり、非導通状態にあ
る。ノードＮＳおよびＮＶの電圧レベルが、それぞれＬ
レベルおよびＨレベル（バイアス電圧ＶＰＢレベル）と
なると、このレベル変換回路においては、サブスレッシ
ョルド電流を除いて電流は流れない。したがって、低消
費電流特性が実現される。この選択回路１６０ｇは、高
速動作性は要求されないため、したがって構成要素であ
るＭＯＳトランジスタは、このサブスレッショルド電流
を抑制するため、高いしきい値電圧（０．７Ｖ）のＭＯ
Ｓトランジスタが用いられる。
【０１６５】セルフリフレッシュモードにおいては、セ
ルフリフレッシュ活性化信号ＳＥＬＦがＨレベルとさ
れ、通常動作モード時と逆に、ＭＯＳトランジスタＮ２
０−１が導通状態、ＭＯＳトランジスタＮ２０−２が非
導通状態とされる。これにより、ノードＮＶの電位が接
地レベルとなり、ＭＯＳトランジスタＰ２０−２が導通
し、ノードＮＳを充電するＭＯＳトランジスタＮ２０−
２は導通状態となり、ノードＮＳの電位レベルは、バイ
アス電圧ＶＰＢレベルまで上昇し、ＭＯＳトランジスタ
Ｐ２０−１が非導通状態とされ、ノードＮＶは接地電位
レベルに保持される。したがってこの状態において，Ｍ
ＯＳトランジスタＰ２０−４が導通状態、ＭＯＳトラン
ジスタＰ２０−５が非導通状態とされ、出力ノードＮＴ
へは、バイアス電圧ＶＰＢが伝達され、周辺回路のｐチ
ャネルＭＯＳトランジスタ形成領域の基板領域へ印加さ
れるバイアス電圧ＶＰＢＳの電圧レベルが上昇する。
【０１６６】この切換動作時においては、ＣＭＯＳイン
バータ（ＭＯＳトランジスタＰ２０−３およびＮ２０−
３）に貫通電流が生じるだけであり、残りの部分におい
ては、ノードＮＵから接地電位へ切換時電流が少し流れ
るだけであり、電源電流に対する低消費電力が実現さ
れ、またバイアス電圧ＶＰＢの低下も抑制される。
【０１６７】［ＶＮＢＳ発生部の構成］図２１は、ｎチ
ャネルＭＯＳトランジスタ（ＮＭＯＳ）トランジスタの
基板領域へ印加される基板バイアス電圧ＶＮＢＳを発生
する部分の構成を示す図である。この図２１に示す構成
は、図９に示す周辺バイアス回路１６０に含まれる。
【０１６８】図２１において、周辺バイアス回路１６０
のＶＮＢＳ発生部は、発振回路１６０ａからの繰返し信
号φに応答して活性期間の異なる制御信号／φＰおよび
／φＳを生成する制御信号発生回路１６０ｋと、繰返し
信号φに応答して負の一定の電圧レベルの基準電圧Ｖｒ
ｅｆＮを生成する基準電圧発生回路１６０ｌと、制御信
号／φＰおよび／φＳ（またはφＳ）に応答して選択的
に活性化され、基準電圧ＶｒｅｆＮと出力ノード１６２
上のバイアス電圧ＶＮＢを比較し該比較結果を示す信号
ＮＢＥを出力する差動増幅回路回路１６０ｍと、差動増
幅回路１６０ｍからの信号ＮＢＥに応答して選択的に活
性化され、活性化時繰返し信号φＦを出力する繰返し信
号発生回路１６０ｎと、繰返し信号φＦに応答してチャ
ージポンプ動作を行なって負のバイアス電圧ＶＮＢを生
成するＶＮＢ発生回路１６０ｏと、セルフリフレッシュ
活性化信号ＳＥＬＦに従ってバイアス電圧ＶＮＢおよび
接地電圧ＶＳＳの一方を選択して基板バイアス電圧ＶＮ
ＢＳとして出力する選択回路１６０ｐを含む。発振回路
１６０ａは、先の図９に示すバイアス電圧ＶＰＢを発生
するために用いられる発振回路と共用される。これらの
回路１６０ｋ〜１６０ｏは、電源電圧ＶＣＣおよび接地
電圧（ＶＳＳ）を一方および他方動作電源電圧として動
作する。
【０１６９】ＶＮＢＳ発生部は、さらに、繰返し信号φ
に応答して出力ノード１６２上に負の電荷を供給するＶ
ＮＢレベル保持回路１６０ｑと、セルフリフレッシュモ
ード時のリフレッシュ動作時に活性状態とされるパルス
信号ＰＵに応答して活性化され、出力ノード１６２上へ
負の電荷を供給するＶＮＢレベル保持回路１６０ｒを含
む。ＶＮＢレベル保持回路１６０ｑは、待機状態時にお
けるリーク電流によるバイアス電圧ＶＮＢの上昇を抑制
するために負の電荷を供給することが要求されるだけで
あり、小さな電荷供給力を有する。一方、ＶＮＢレベル
保持回路１６０ｒは、リフレッシュ動作時において流れ
るホットキャリア電流によるバイアス電圧ＶＮＢの上昇
を抑制するために、比較的大きな電荷供給力を持って出
力ノード１６２上に負の電荷を供給する。選択回路１６
０ｐは、セルフリフレッシュ活性化信号ＳＥＬＦの活性
化時には、バイアス電圧ＶＮＢを選択し、一方、セルフ
リフレッシュ活性化信号ＳＥＬＦの非活性化時には、接
地電圧ＶＳＳを選択する。
【０１７０】次に、この図２１に示すＶＮＰＳ発生部の
電源投入時における動作を図２２に示す波形図を参照し
て説明する。
【０１７１】時刻ｔ０において電源が投入され、電源電
圧ＶＣＣが上昇する。発振回路１６０ａが、この電源投
入により、発振動作を行ない、所定の周期で繰返し信号
φを出力する。この繰返し信号φに従って基準電圧発生
回路１６０ｌがチャージポンプ動作を行なって、負の電
圧レベルの基準電圧ＶｒｅｆＮを生成する。この基準電
圧ＶｒｅｆＮは、差動増幅回路１６０ｍの入力部のゲー
ト容量を放電するだけであり、基準電圧ＶｒｅｆＮは高
速で所定の電圧レベルに到達する。バイアス電圧ＶＮＢ
は、基準電圧ＶｒｅｆＮよりも高い（絶対値が小さい）
ため、差動増幅回路１６０ｍからの信号ＮＢＥはＨレベ
ルであり（その電圧レベルは電源電圧ＶＣＣの上昇とと
もに上昇する）、繰返し信号発生回路１６０ｎが発振動
作を行ない、所定の周期（約１００ｎｓ）で繰返し信号
φＦを出力する。この繰返し信号φＦに従ってＶＮＢ発
生回路１６０ｏがチャージポンプ動作を行なって、出力
ノード１６２へ負の電荷を供給し、バイアス電圧ＶＮＢ
の電圧レベルを低下させる。この出力ノード１６２の容
量は、大きいため、バイアス電圧ＶＮＢは、基準電圧Ｖ
ｒｅｆＮに比べて緩やかに所定の電圧レベルに到達す
る。
【０１７２】時刻ｔ１において、バイアス電圧ＶＮＢと
基準電圧ＶｒｅｆＮが等しくなると、差動増幅回路１６
０ｍからの信号ＮＢＥがＬレベルに固定され、繰返し信
号発生回路１６０ｎの発振動作が停止される。電源投入
後繰返し信号発生回路１６０ｎからの比較的高速（周期
１００ｎｓ程度）の繰返し信号φＦを用いてＶＮＢ発生
回路１６０ｏにチャージポンプ動作を行なわせることに
より、高速で所定の電圧レベルのバイアス電圧ＶＮＢを
生成することができる。バイアス電圧ＶＮＢが所定の基
準電圧ＶｒｅｆＮのレベルに到達したときには、このＶ
ＮＢ発生部の動作は停止されるため電流消費が生じな
い。ＶＮＢレベル保持回路１６０ｑが繰返し信号φに従
ってチャージポンプ動作を行なうが、出力ノード１６２
におけるリーク電流を補償するためにこのＶＮＢレベル
保持回路１６０ｑが動作しているだけであり、その消費
電流は数ｎＡと極めて小さい。この図２１に示すＶＮＢ
Ｓ発生回路の構成は、図９に示すＶＰＢＳ発生部の構成
と実質的に同じであり、基準電圧ＶｒｅｆＮおよびバイ
アス電圧ＶＮＢが負の電圧レベルであり、一方、基準電
圧ＶｒｅｆＰおよびバイアス電圧ＶＰＢが正の電圧であ
る点が異なっているだけである。次に各部の構成につい
て説明する。
【０１７３】［基準電圧発生回路の構成］図２３は、図
２１に示す基準電圧発生回路１６０ｌの具体的構成を示
す図である。図２３において、基準電圧発生回路１６０
ｌは、接地ノードとノードＤａの間に逆方向にダイオー
ド接続されるｐチャネルＭＯＳトランジスタＰ２２−１
と、ノードＤａとノードＤｂの間に逆方向にダイオード
接続されるｐチャネルＭＯＳトランジスタＰ２２−２
と、ノードＤｂとノードＤｃの方向に逆方向にダイオー
ド接続されるｎチャネルＭＯＳトランジスタＮ２２−１
と、ノードＤｃと接地ノードの間に互いに直列に接続さ
れかつ逆方向にダイオード接続されるｎチャネルＭＯＳ
トランジスタＮ２２−２およびＮ２２−３と、繰返し信
号φに応答して、ノードＤａへ電荷を供給するチャージ
ポンプキャパシタＣ２２−１と、繰返し信号／φに応答
してノードＤｂへ電荷を供給するチャージポンプキャパ
シタＣ２２−２と、ノードＤｃからの基準電圧Ｖｒｅｆ
Ｎを安定化するための安定化容量Ｃ２２−３を含む。
【０１７４】ｐチャネルＭＯＳトランジスタＰ２２−１
およびＰ２２−２のバックゲートは電源電圧ＶＣＣを受
けるように接続される。ｎチャネルＭＯＳトランジスタ
Ｎ２２−１〜Ｎ２２−３のバックゲートはそれぞれソー
スに接続される。ｐチャネルＭＯＳトランジスタＰ２２
−１およびＰ２２−２が設けられているのは、チャージ
ポンプキャパシタＣ２２−１およびＣ２２−２のチャー
ジポンプ動作により、ノードＤａおよびＤｂの電位が低
下したとき、ＭＯＳトランジスタの基板領域と一方導通
ノードとが導通するのを防止するためである。またｐチ
ャネルＭＯＳトランジスタＰ２２−１およびＰ２２−２
としては、しきい値電圧の絶対値の小さなｐチャネルＭ
ＯＳトランジスタが用いられる。バックゲートバイアス
効果を低減し、かつ必要なレベルの基準電圧ＶｒｅｆＮ
を生成するためである。これは、先の図１２に示す基準
電圧発生回路１６０ｃにおいてｎチャネルＭＯＳトラン
ジスタが用いられているのと同じ理由でこれらのｐチャ
ネルＭＯＳトランジスタＰ２２−１およびＰ２２−２が
用いられている。次に動作について説明する。
【０１７５】繰返し信号φがＨレベルであり、繰返し信
号／φがＬレベルのとき、ノードＤａへは正電荷が注入
され、一方ノードＤｂは、正電荷が引抜かれる。ノード
Ｄａの電位上昇によりｐチャネルＭＯＳトランジスタＰ
２２−１が導通するため、ノードＤａは接地電位レベル
に放電され、ノードＤａの電位は、｜ＶＴＰ１｜レベル
にクランプされる。ここで、ＶＴＰ１は、ＭＯＳトラン
ジスタＰ２２−１のしきい値電圧を示す。一方、ノード
Ｄｂの電位低下により、ｐチャネルＭＯＳトランジスタ
Ｐ２２−２は、逆バイアスされるため、非導通状態とさ
れ、一方ｎチャネルＭＯＳトランジスタＮ２２−１が導
通し、出力ノードＤｃから正電荷を引抜き、ノードＤｃ
の電位レベルを低下させる。
【０１７６】繰返し信号φがＬレベルとされ、繰返し信
号／φがＨレベルとされると、ノードＤｂの電位は上昇
し、ｎチャネルＭＯＳトランジスタＮ２２−１が非導通
状態とされ、一方、ノードＤａの電位レベルが低下し、
ｐチャネルＭＯＳトランジスタＰ２２−２が導通し、ノ
ードＤｂの電位を低下させる。このとき、ｐチャネルＭ
ＯＳトランジスタＰ２２−１は非導通状態にある。繰返
し信号φおよび／φを繰返し与えることにより、ノード
Ｄａの電位は、｜ＶＴＰ１｜と｜ＶＴＰ１｜−ＶＣＣの
間で変化する。ノードＤａの電位がＬレベルのときに、
ノードＤｂがプリチャージされるため、ノードＤｂの電
位は、電位｜ＶＴＰ１｜＋｜ＶＴＰ２｜−ＶＣＣと｜Ｖ
ＴＰ１｜＋｜ＶＴＰ２｜−２・ＶＣＣの間で変化する。
ノードＤｃの電位は、ノードＤｂの電位よりもｎチャネ
ルＭＯＳトランジスタＮ２２−１のしきい値電圧ＶＴＮ
だけ高くなるため、ノードＤｃは、ＶＴＰ＋｜ＶＴＰ１
｜＋｜ＶＴＰ２｜−２・ＶＣＣの電位レベルまで低下す
ることができる。しかしながら、ｎチャネルＭＯＳトラ
ンジスタＮ２２−２およびＮ２２−３により、ノードＤ
ｃの電位は、−２・ＶＴＮの電位レベルに固定される。
ここで、接地電圧ＶＳＳを０Ｖとしている。先の図１２
に示す基準電圧発生回路１６０ｃにおいて出力電圧を算
出したのと同じ方法でｐチャネルＭＯＳトランジスタＰ
２２−１およびＰ２２−２のしきい値電圧の絶対値が得
られる（先の図１２に示すＭＯＳトランジスタＮ２−１
およびＮ２−２のしきい値電圧ＶＴＮ１およびＶＴＮ２
にこれらのＭＯＳトランジスタＰ２２−１およびＰ２２
−２のしきい値電圧の絶対値が対応している）。したが
って、同様の条件を用いることにより、次式が得られ
る。
【０１７７】｜ＶＴＰ１｜＝０．７（Ｖ）、｜ＶＴＰ２
｜＝０．８６（Ｖ） したがって、出力ノードＤｃに発生することの電圧Ｖ
（Ｄｃ）は、次式で与えられる。
【０１７８】 Ｖ（Ｄｃ）＝−（２・ＶＣＣ−｜ＶＴＰ１｜−｜ＶＴＰ２｜−ＶＴＮ） ＝−（２・２−０．７−０．８６−０．７）＝−１．７４（Ｖ） ＭＯＳトランジスタＮ２２−２およびＮ２２−３により
決定される電圧レベルは、−２・ＶＴＮであり、この電
圧レベルが基準電圧ＶｒｅｆＮを決定している。したが
って、基準電圧ＶｒｅｆＮに必要とされる電圧レベル
は、−２・ＶＴＮ＝−２・０．７＝−１．４である。し
たがって、確実に、必要とされる電圧レベルの基準電圧
ＶｒｅｆＮを得ることができる。
【０１７９】［差動増幅回路の構成］図２４（Ａ）は、
図２１に示す差動増幅回路１６０ｆの具体的構成を示す
図である。図２４（Ａ）において、差動増幅回路回路１
６０ｍは、電源ノードＶＣＣとノードＤｄの間に接続さ
れかつそのゲートに制御信号／φＰを受けるｐチャネル
ＭＯＳトランジスタＰ２３−１と、電源ノードＶＣＣと
ノードＤｅの間に接続されかつそのゲートに制御信号／
φＰを受けるｐチャネルＭＯＳトランジスタＰ２３−２
と、ノードＤｄとノードＤｆの間に接続されかつそのゲ
ートがノードＤｅに接続されるｎチャネルＭＯＳトラン
ジスタＮ２３−１と、ノードＤｅとノードＤｆの間に接
続されかつそのゲートがノードＤｄに接続されるｎチャ
ネルＭＯＳトランジスタＮ２３−２と、ノードＤｆと接
地ノード（ＶＳＳ）との間に接続されかつそのゲートに
制御信号φＳを受けるｎチャネルＭＯＳトランジスタＮ
２３−５とを含む。
【０１８０】ｐチャネルＭＯＳトランジスタＰ２３−１
およびＰ２３−２は、同じサイズを備え、制御／φＰの
Ｌレベルのときに導通して、ノードＤｄおよびＤｅを電
源電圧ＶＣＣレベルにプリチャージする。ｎチャネルＭ
ＯＳトランジスタＮ２３−１およびＮ２３−２は、フリ
ップフロップを構成し、ｎチャネルＭＯＳトランジスタ
Ｎ２３−５の導通時活性化され、ノードＤｄおよびＤｅ
の電位を差動増幅する。
【０１８１】差動増幅回路１６０ｍは、さらに、電源ノ
ードＶＣＣとノードＤｄの間に直列に接続されるｐチャ
ネルＭＯＳトランジスタＰ２３−３およびＰ２３−４
と、ノードＤｄの電位を反転して、ｐチャネルＭＯＳト
ランジスタＰ２３−４のゲートへ与えるインバータＩ２
３−１と、電源ノードＶＣＣとノードＤｅの間に互いに
直列に接続されるｐチャネルＭＯＳトランジスタＰ２３
−５およびＰ２３−６と、ノードＤｅ上の電位を反転し
て、ｐチャネルＭＯＳトランジスタＰ２３−６のゲート
へ与えるインバータＩ２３−２を含む。ＭＯＳトランジ
スタＰ２３−３およびＰ２３−５のゲートへ電圧Ｖｒｅ
ｆＮおよびＶＮＢが与えられる。
【０１８２】この図２３に示す差動増幅回路１６０ｍの
構成は、先の図１４に示す差動増幅回路１６０ｄと、電
圧ＶｒｅｆＮおよびＶＮＢの差を検出するためにｐチャ
ネルＭＯＳトランジスタＰ２３−３およびＰ２３−５が
用いられている点を除いては同じ構成である。したがっ
て、この図２３に示す差動増幅回路１６０ｍにおいて
も、ＭＯＳトランジスタのサイズは、左右対称に同じと
される。ただし、ｐチャネルＭＯＳトランジスタＰ２３
−５の電流駆動力は、ｐチャネルＭＯＳトランジスタＰ
２３−３のそれよりも少し（５ないし１０％）大きくさ
れる。これにより、基準電圧ＶｒｅｆＮとバイアス電圧
ＶＮＢが等しいときに、ｐチャネルＭＯＳトランジスタ
Ｐ２３−５からより多くの電流が流れる。動作は、先の
図１４に示す差動増幅回路のそれと実質的に同じである
が、以下に簡単に図２４（Ｂ）に示す波形図を参照して
説明する。
【０１８３】時刻ｔ０において、制御／φＰおよびφＳ
がともにＬレベルとなると、ｐチャネルＭＯＳトランジ
スタＰ２３−１およびＰ２３−２により、ノードＤｄお
よびＤｅがＶＣＣレベルにプリチャージされる。時刻ｔ
１において、制御信号／φＰがＨレベルに立上がり、Ｍ
ＯＳトランジスタＰ２３−１およびＰ２３−２が非導通
状態とされ、ノードＤｄおよびＤｅのプリチャージ動作
が完了する。この時点において、まだ制御信号φＳはＬ
レベルにあり、ＭＯＳトランジスタＮ２３−５は非導通
状態にある。また、インバータＩ２３−１およびＩ２３
−２により、ｐチャネルＭＯＳトランジスタＰ２３−４
およびＰ２３−６は導通状態にある。時刻ｔ２におい
て、制御信号φＳがＨレベルに立上がると、ＭＯＳトラ
ンジスタＮ２３−５が導通し、ＭＯＳトランジスタＮ２
３−１およびＮ２３−２により差動増幅動作が開始され
る。基準電圧ＶｒｅｆＮがバイアス電圧ＶＮＢよりも低
い場合には、ｐチャネルＭＯＳトランジスタＰ２３−３
のコンダクタンスがｐチャネルＭＯＳトランジスタＰ２
３−５のそれよりも大きくなり、電源ノードＶＣＣから
ノードＤｄへより多くの電流が流れる。したがって、ノ
ードＤｅが、ＭＯＳトランジスタＮ２３−２およびＮ２
３−５により放電されて接地電位レベルへと低下し、ノ
ードＤｄは、電源電圧ＶＣＣレベルを維持する。この状
態においては、信号ＮＢＥはＨレベルを維持する。ノー
ドＤｄおよびＤｅがそれぞれＨレベルおよびＬレベルに
変化すると、インバータＩ２３−２により、ｐチャネル
ＭＯＳトランジスタＰ２３−６が非導通状態とされ、電
源ノードＶＣＣからノードＤｅへの電流経路が遮断され
る。したがって、比較動作完了後においては、電源ノー
ドＶＣＣから接地ノードＶＳＳへ流れる電流の経路は存
在せず、消費電流は抑制される。
【０１８４】時刻ｔ３において、再び制御信号／φＰお
よびφＳがＬレベルにセットされ、ノードＤｂおよびＤ
ｅが電源電圧ＶＣＣレベルにプリチャージされる。時刻
ｔ４において、制御信号／φＰがＨレベルに立上がり、
応じて時刻ｔ５において、制御信号φＳがＨレベルに立
上がる。基準電圧ＶｒｅｆＮとバイアス電圧ＶＮＢの電
圧レベルが等しい場合、先に説明したように、ｐチャネ
ルＭＯＳトランジスタＰ２３−５の電流駆動力は、ｐチ
ャネルＭＯＳトランジスタＰ２３−３のそれよりも大き
くされているため、ノードＤｅへより多くの電流が供給
される。したがって、ノードＤｄが接地電位レベルへと
放電される。このノードＤｄの電位低下により、インバ
ータＩ２３−１の出力信号がＨレベルとなり、ｐチャネ
ルＭＯＳトランジスタＰ２３−４が非導通状態とされ
る。この状態においては、ノードＤｄからの信号ＮＢＥ
がＬレベルとされる。
【０１８５】この差動増幅回路１６０ｍにおいても、制
御信号／φＰおよびφＳの活性化期間を異ならせている
のは、ノードＤｄおよびＤｅのプリチャージ動作が完了
し、ノードＤｄおよびＤｅが確実にＭＯＳトランジスタ
Ｐ２３−３およびＰ２３−５から充電される状態にされ
た後に比較動作（差動増幅動作）を行なうためである。
この差動増幅回路１６０ｍにおいても、高速動作性は要
求されないため、しきい値電圧の絶対値の大きなＭＯＳ
トランジスタが用いられる。これにより、サブスレッシ
ョルド電流の低減が図られる。
【０１８６】［繰返し信号発生回路の具体的構成］図２
５は、図２１に示す繰返し信号発生回路１６０ｎの具体
的構成を示す図である。図２５において、５段の縦続接
続されるインバータＩ２５−１〜Ｉ２５−５と、インバ
ータＩ２５−４の出力信号と信号ＮＢＥを受けるＮＡＮ
Ｄ回路Ｇ２５を含む。ＮＡＮＤ回路Ｇ２５の出力信号が
初段のインバータＩ２５−１の入力へ与えられる。イン
バータＩ２５−５から繰返し信号φＦが与えられる。こ
の図２５に示す繰返し信号発生回路１６０ｎの構成は、
図１６に示す繰返し信号発生回路１６０ｅの構成と実質
的に同じである。ＮＡＮＤ回路Ｇ２５およびインバータ
Ｉ２５−１〜Ｉ２５−５は、発振周期が１００ｎｓ程度
であり、高速動作性は特に要求されないため、しきい値
電圧の大きなＭＯＳトランジスタを構成要素として備え
る。また、次段のＶＮＢ発生回路１６０ｏを駆動するの
は、インバータＩ２５−５のみであり、このインバータ
Ｉ２５−５の電流駆動力は大きくされるが、残りのイン
バータＩ２５−１〜Ｉ２５−４およびＮＡＮＤ回路Ｇ２
５の電流駆動力は比較的小さくされる。これにより、低
消費電流を実現する。
【０１８７】信号ＮＢＥがＬレベルのとき、ＮＡＮＤ回
路Ｇ２５の出力信号がＨレベルに固定され、応じて繰返
し信号φＦもＬレベルに固定される。一方、信号ＮＢＥ
がＨレベルのときには、ＮＡＮＤ回路Ｇ２５がインバー
タとして作用し、この繰返し信号発生回路１６０ｎは、
５段のインバータで構成されるリングオシレータとして
動作する。これにより、繰返し信号φＦが、一定の周期
で変化する。
【０１８８】［ＶＮＢ発生回路の具体的構成］図２６
は、図２１に示すＶＮＢ発生回路１６０ｏの具体的構成
を示す図である。図２６においては、ＶＮＢ発生回路１
６０ｏは、接地ノードＶＳＳとノードＤｇの間に逆方向
にダイオード接続されるｐチャネルＭＯＳトランジスタ
Ｐ２６−１と、ノードＤｇとノードＤｈの間に逆方向に
ダイオード接続されるｐチャネルＭＯＳトランジスタＰ
２６−２と、ノードＤｈとノードＤｉの間に逆方向にダ
イオード接続されるｎチャネルＭＯＳトランジスタＮ２
６−１と、ノードＤｉと接地ノードＶＳＳの間に、互い
に直列に接続されかつ各々が逆方向にダイオード接続さ
れるｎチャネルＭＯＳトランジスタＮ２６−２およびＮ
２６−３と、繰返し信号φＦに応答してノードＤｇへ電
荷を供給するチャージポンプキャパシタＣ２６−３と、
繰返し信号／φＦに応答してノードＤｈへ電荷を供給す
るチャージポンプキャパシタＣ２６−２と、ノードＤｉ
からのバイアス電圧ＶＮＢを安定化するための安定化容
量Ｃ２６−３を含む。この図２６に示すＶＮＢ発生回路
１６０ｏの構成は、先の図２２に示す基準電圧発生回路
１６０ｌの構成と実質的に同じである。与えられる繰返
し信号が異なるだけである。したがって、この図２６に
示すＶＮＢ発生回路１６０ｏは、−２・ＶＴＮの電圧レ
ベルのバイアス電圧ＶＮＢを出力する。ここでＶＴＮ
は、ＭＯＳトランジスタＮ２６−２およびＮ２６−３の
しきい値電圧を示す。また、ｐチャネルＭＯＳトランジ
スタＰ２６−１およびＰ２６−２が用いられており、ま
たそのバックゲートが電源電圧ＶＣＣを受けるように接
続されている理由は、先の基準電圧発生回路１６０ｌの
場合と同じである。高速の繰返し信号φＦおよび／φＦ
を用いてチャージポンプ動作を行なうことにより、高速
で所定時間内に一定の電圧レベルのバイアス電圧ＶＮＢ
を出力することができる。
【０１８９】［第１のＶＮＢレベル保持回路の具体的構
成］図２７は、図２１に示す第１のＶＮＢレベル保持回
路１６０ｑの具体的構成を示す図である。図２７におい
て、第１のＶＮＢレベル保持回路１６０ｑは、接地ノー
ドＶＳＳとノードＤｊの間に逆方向にダイオード接続さ
れるｐチャネルＭＯＳトランジスタＰ２７−１と、ノー
ドＤｊとノードＤｋの間に逆方向にダイオード接続され
るｐチャネルＭＯＳトランジスタＰ２７−２と、ノード
ＤｋとノードＤｎの間に逆方向にダイオード接続される
ｎチャネルＭＯＳトランジスタＮ２７と、繰返し信号φ
に応答してノードＤｊへ電荷を供給するチャージポンプ
キャパシタＣ２７−１と、繰返し信号／φに応答してノ
ードＤｋへ電荷を供給するチャージポンプキャパシタＣ
２７−２を含む。このＭＯＳトランジスタＰ２７−１お
よびＰ２７−２のそれぞれのバックゲートは、電源電圧
ＶＣＣを受けるように接続される。ｐチャネルＭＯＳト
ランジスタＰ２７−１およびＰ２７−２が用いられてい
るのは、先の基準電圧発生回路１６０ｌの場合と同じで
ある。この図２７に示す第１のＶＮＢレベル保持回路１
６０ｑの構成においては、ノードＤｌをクランプするた
めのｎチャネルＭＯＳトランジスタは設けられていな
い。したがって、ノードＤｌの電位は、−２・ＶＣＣ−
｜ＶＴＰ１｜−｜ＶＴＰ２｜−ＶＴＮに到達可能であ
る。しかしながら、このノードＤｌは、図２６に示すｎ
チャネルＭＯＳトランジスタＮ２６−２およびＮ２６−
３により接地電位レベルへと充電されるため、ノードＤ
ｌの電位レベルは、−２・ＶＴＮの電位レベルとなる。
【０１９０】この図２７に示すＶＮＢレベル保持回路１
６０ｑは、待機状態時におけるリーク電流を補償するだ
けであり、チャージポンプキャパシタＣ２７−１および
Ｃ２７−２の容量値は数ｐＦと小さくされており、消費
電流は十分抑制されている。
【０１９１】この図２７に示す構成においても、ｐチャ
ネルＭＯＳトランジスタＰ２７−１およびＰ２７−２が
用いられている理由およびこれらのバックゲートが電源
電圧ＶＣＣを受ける理由は、先の図２６に示すＶＮＢ発
生回路１６０ｏの場合と同じである。繰返し信号φおよ
び／φに応答して常時チャージポンプ動作を行なって
も、十分に消費電流を抑制することができる。
【０１９２】［第２のＶＮＢレベル保持回路の具体的構
成］図２８は、図２１に示す第２のＶＮＢレベル保持回
路１６０ｒの具体的構成を示す図である。図２８におい
て、第２のＶＮＢレベル保持回路１６０ｒは、接地ノー
ドＶＳＳとノードＤｍの間に逆方向にダイオード接続さ
れるｐチャネルＭＯＳトランジスタＰ２８−１と、ノー
ドＤｍとノードＤｎの間に逆方向にダイオード接続され
るｐチャネルＭＯＳトランジスタＰ２８−２と、ノード
ＤｎとノードＤｏの間に逆方向にダイオード接続される
ｎチャネルＭＯＳトランジスタＮ２８と、パルス信号Ｐ
Ｕに従ってノードＤｍへチャージポンプ動作により電荷
を供給するチャージポンプキャパシタＣ２８−１と、パ
ルス信号／ＰＵに応答してノードＤｎへチャージポンプ
動作により電荷を供給するチャージポンプキャパシタＣ
２８−２を含む。このノードＤｏは、ＶＮＢ発生回路１
６０ｏの出力ノードに接続される。
【０１９３】この図２８に示す第２のＶＮＢレベル保持
回路１６０ｒの構成は、先の図２７に示す第１のＶＮＢ
レベル保持回路１６０ｑの構成と同じであり、同様に動
作する。ただし、リフレッシュ動作時におけるホットキ
ャリア電流によるバイアス電圧ＶＮＢのレベル上昇を補
償するために、内部ＲＡＬＳ信号に相等するパルス信号
が用いられており、またチャージポンプキャパシタＣ２
８−１およびＣ２８−２の容量値は、数十ないし数百ｐ
Ｆと比較的大きくされる。リフレッシュ動作が行なわれ
るとき、パルス信号／ＰＵがＨレベルからＬレベルに低
下し、ノードＤｎの電位レベルを低下させ、ノードＤｏ
からノードＤｎへ正電荷を引抜き、バイアス電圧ＶＮＢ
の電圧レベルを低下させる。これにより、リフレッシュ
動作時における基板電流によるバイアス電圧ＶＮＢの変
動を抑制する。この第２のＶＮＢレベル保持回路１６０
ｒにおいても、ノードＤｏは、図２６に示すＶＮＢ発生
回路１６０ｏの出力ノードＤｉに接続されており、その
電位レベルは、ＭＯＳトランジスタＮ２６−２およびＮ
２６−３により、−２・ＶＴＮレベルにクランプされ
る。
【０１９４】［選択回路の具体的構成］図２９（Ａ）
は、図２１に示す選択回路１６０ｐの具体的構成を示す
図である。図２９（Ａ）において、選択回路１６０ｐ
は、セルフリフレッシュ活性化信号ＳＥＬＦを反転する
ＣＭＯＳインバータを構成するｐチャネルＭＯＳトラン
ジスタＰ２１−１およびｎチャネルＭＯＳトランジスタ
Ｎ２９−１と、セルフリフレッシュ活性化信号ＳＥＬＦ
の非活性化時導通し、ノードＤｐへ電源電圧ＶＣＣを伝
達するｐチャネルＭＯＳトランジスタＰ２９−２と、Ｃ
ＭＯＳインバータ（ＭＯＳトランジスタＰ２９−１およ
びＮ２９−１）の出力信号がＬレベルのときに導通し、
ノードＤｑへ電源電圧ＶＣＣを伝達するｐチャネルＭＯ
ＳトランジスタＰ２９−３と、ノードＤｐとバイアスノ
ードＶＮＢ（電圧とそのノードを同じ符号で示す）との
間に結合され、かつそのゲートがノードＤｑへ接続され
るｎチャネルＭＯＳトランジスタＮ２９−２と、ノード
ＤｑとバイアスノードＶＮＢの間に接続されかつそのゲ
ートがノードＤｐに接続されるｎチャネルＭＯＳトラン
ジスタＮ２９−３と、ノードＤｐ上の電位がＨレベルの
ときに導通し、ノードＤｒへ接地電圧ＶＳＳを伝達する
ｎチャネルＭＯＳトランジスタＮ２９−４と、ノードＤ
ｑ上の電位がＨレベルのときに導通し、バイアス電圧Ｖ
ＮＢを出力ノードＤｒへ伝達するｎチャネルＭＯＳトラ
ンジスタＮ２９−５を含む。ノードＤｒから基板バイア
ス電圧ＶＮＢＳが出力される。
【０１９５】ｎチャネルＭＯＳトランジスタＮ２９−４
を除いて、ＭＯＳトランジスタＰ２９−１〜Ｐ２９−
３、Ｎ２９−１〜Ｎ２９−３およびＮ２９−５は、それ
ぞれのバックゲートがそれぞれのソースに接続される。
ＭＯＳトランジスタＮ２９−４のバックゲートは、バイ
アス電圧ＶＮＢを受けるように接続される。出力ノード
Ｄｒへ負のバイアス電圧ＶＮＢが伝達されたとき、この
ＭＯＳトランジスタＮ２９−４におけるＮ＋領域とＰ型
基板領域の間が順方向にバイアスされ、接地ノードＶＳ
Ｓから出力ノードＤｒへ電流が流れるのを防止するため
である。また、ＭＯＳトランジスタＮ２９−４のバック
ゲートを出力ノードＤｒに接続する場合、出力ノードＤ
ｒが接地電圧ＶＳＳからバイアス電圧ＶＮＢへ切換わる
とき基板領域の放電が併せて行なわれるため、基板バイ
アス電圧ＶＮＢＳの変化が遅れる。したがって、このＭ
ＯＳトランジスタＮ２９−４のバックゲートは、バイア
ス電圧ＶＮＢを受けるように接続される。次にこの図２
９（Ａ）に示す選択回路の動作をその動作波形図である
図２９（Ｂ）を参照して説明する。
【０１９６】セルフリフレッシュ活性化信号ＳＥＬＦが
Ｌレベルのときには、ＣＭＯＳインバータ（ＭＯＳトラ
ンジスタＰ２９−１およびＮ２９−１）の出力信号がＨ
レベルとなり、ＭＯＳトランジスタＰ２９−２が導通状
態、ＭＯＳトランジスタＰ２９−３が非導通状態とされ
る。ノードＤｐが電源電圧ＶＣＣレベルに充電され、Ｍ
ＯＳトランジスタＮ２９−３が導通状態となり、ノード
Ｄｑが、バイアス電圧ＶＮＢレベルへ低下する。このノ
ードＤｑの電位低下に応答して、ＭＯＳトランジスタＮ
２９−２が非導通状態とされる。この状態においては、
ＭＯＳトランジスタＮ２９−４が導通状態、ＭＯＳトラ
ンジスタＮ２９−５が非導通状態となり、出力ノードＤ
ｒからの基板バイアス電圧ＶＮＢＳが、接地電圧ＶＳＳ
レベルとなる。
【０１９７】セルフリフレッシュ活性化信号ＳＥＬＦが
活性状態のＨレベルとなると、ＭＯＳトランジスタＰ２
９−２が非導通状態、ＭＯＳトランジスタＰ２９−３が
導通状態となる。ノードＤｑがＭＯＳトランジスタＰ２
９−３により充電され、応じてＭＯＳトランジスタＮ２
９−２が導通状態となり、ノードＤｐの電位を低下させ
る。最終的に、ノードＤｑの電位は、電源電圧ＶＣＣレ
ベル、ノードＤｐの電圧レベルはバイアス電圧ＶＮＢレ
ベルとなる。これにより、ＭＯＳトランジスタＮ２９−
４が非導通状態、ＭＯＳトランジスタＮ２９−５が導通
状態となり、出力ノードＤｒからの基板バイアス電圧Ｖ
ＮＢＳはバイアス電圧ＶＮＢレベルに低下する。この基
板バイアス電圧ＶＮＢＳは、比較的大きな容量を有する
基板領域へ伝達されるため、基板バイアス電圧ＶＮＢＳ
が比較的緩やかに変化する。これにより、周辺回路のｎ
チャネルＭＯＳトランジスタの基板領域のバイアス電圧
の絶対値が大きくなり、そのしきい値電圧が大きくさ
れ、サブスレッショルド電流が低減される。
【０１９８】この図２９（Ａ）に示す選択回路１６０ｐ
の構成においても、基板バイアス電圧切換え後の定常状
態においては、構成要素のＭＯＳトランジスタはすべて
非導通状態となり、直流電流はほとんど流れない。この
構成要素であるＭＯＳトランジスタのしきい値電圧は、
高速動作性が要求されないため、大きくされている。ノ
ードＤｐおよびＤｑは、電源電圧ＶＣＣとバイアス電圧
ＶＮＢの間で変化するが、これは出力段のＭＯＳトラン
ジスタＮ２９−４およびＮ２９−５を強い導通状態とす
るためである。ノードＤｐおよびＤｑの電圧レベルは、
接地電圧ＶＳＳとバイアス電圧ＶＮＢの間で変化するよ
うに構成されてもよい。
【０１９９】［周辺回路のトランジスタの構成］図３０
（Ａ）は、周辺回路の構成要素であるＭＯＳトランジス
タの断面構造を概略的に示す図である。図３０（Ａ）に
おいて、周辺回路は、Ｐ型半導体基板（または半導体
層）４００表面に互いに離れて形成されるＮウェル（Ｎ
型基板領域）４０２および４１０内に形成されるｐチャ
ネルＭＯＳトランジスタＰＴおよびｎチャネルＭＯＳト
ランジスタＮＴを含む。
【０２００】ｐチャネルＭＯＳトランジスタＰＴは、Ｎ
ウェル４０２表面に互いに間をおいて形成されるＰ＋領
域４０３および４０５と、Ｐ＋領域４０３および４０５
の間のチャネル領域上にゲート絶縁膜４０８を介して形
成されるゲート電極４０９を含む。Ｎウェル４０２へ
は、Ｎ＋領域４０７を介して基板バイアス電圧ＶＰＢＳ
が印加される。
【０２０１】Ｎウェル４１０は、Ｎ＋領域４１１を介し
て電源電圧ＶＣＣを印加され、このＮウェル４１０表面
に、Ｐウェル（Ｐ型基板領域）４２０が形成される。こ
のＰウェル４２０内にｎチャネルＭＯＳトランジスタＮ
Ｔが形成される。このｎチャネルＭＯＳトランジスタＮ
Ｔは、互いに離れてＰウェル４２０の表面に形成される
Ｎ＋領域４２３および４２５と、Ｎ＋領域４２３および
４２５の間のチャネル領域上にゲート絶縁膜４２８を介
して形成されるゲート電極４２９を含む。Ｐウェル４２
０は、Ｐ＋領域４２７を介して基板バイアス電圧ＶＮＢ
Ｓを受ける。
【０２０２】Ｐ＋領域４０５とＮ＋領域４２５が相互接
続されて出力信号ＯＵＴを出力し、ゲート電極４０９お
よび４２９が相互接続されて入力信号ＩＮを受ける。こ
の図３０（Ａ）に示す構成は、図３０（Ｂ）に電気的等
価回路図を示すように、ＣＭＯＳインバータを構成す
る。すなわち、ｐチャネルＭＯＳトランジスタＰＴおよ
びｎチャネルＭＯＳトランジスタＮＴのゲートが、入力
ノードＤｉを介して入力信号ＩＮを受け、かつＭＯＳト
ランジスタＰＴおよびＮＴのドレインが出力端子Ｔｏと
相互接続されて出力信号ＯＵＴを生成する。ＭＯＳトラ
ンジスタＰＴのバックゲートが基板バイアス電圧ＶＰＢ
Ｓを受けるように結合され、ＭＯＳトランジスタＮＴの
バックゲートが、基板バイアス電圧ＶＮＢＳを受ける。
【０２０３】通常ＣＭＯＳ回路においては、ｐチャネル
ＭＯＳトランジスタのソース電位（電源ノードに接続さ
れるノード）の電位が、基板電位ＶＰＢＳと拡散電位
（Ｐ／Ｎ接合の順方向降下電圧）の和よりも高くなると
寄生サイリスタが導通するラッチアップ現象が生じる場
合がある。特に、電源投入時において、Ｐ＋領域４０３
の電源電圧ＶＣＣは、基板バイアス電圧ＶＰＢＳが電源
電圧レベルに上昇するよりも早く立上がり（ウェルの大
きな寄生容量による）、このラッチアップ現象が起こる
可能性が高い。したがって、ｎチャネルＭＯＳトランジ
スタＮＴを形成する基板領域となるＰウェル４２０を、
Ｎウェル４１０で取囲み、このＮウェル４１０に対し電
源電圧ＶＣＣをＮ＋領域４１１を介して印加する。これ
により、仮にｐチャネルＭＯＳトランジスタＰＴのソー
ス領域となるＰ＋領域４０３からＮウェル４０２へ電流
が流れ、寄生バイポーラトランジスタのベース電流がＰ
ウェル４２０へ流れる可能性がある場合においても、こ
のＮウェル４１０によりこの電流を吸収することがで
き、ＣＭＯＳラッチアップ現象を防止することができ
る。
【０２０４】この図３０（Ａ）に示すように、ｎチャネ
ルＭＯＳトランジスタＮＴを３重ウェル構造（Ｐ型基板
と、その表面に形成されるＮウェルと、さらにそのＮウ
ェル表面に形成されるＰウェルとからなる構造）とする
ことにより、寄生バイポーラトランジスタのベース電流
をＮウェル４１０で吸収し、寄生サイリスタが導通して
ラッチアップ現象が発生するのを確実に抑制することが
できる。
【０２０５】なお、図３０（Ａ）および（Ｂ）において
は、ＣＭＯＳインバータの構成が示されている。しかし
ながら、他のＮＡＮＤ回路およびＮＯＲ回路のようなＣ
ＭＯ構造の論理ゲートの場合にも、同様３重ウェル構造
を利用することにより、ラッチアップ現象を確実に抑制
することができる。
【０２０６】［アレイバイアス回路の構成］図３１は、
図３に示すアレイバイアス回路１５０の具体的構成を示
すブロック図である。図３１において、アレイバイアス
回路１５０は、発振回路１６０ａからの繰返し信号φに
従って一定の基準電圧ＶｒｅｆＢを生成する基準電圧発
生回路１６０ａと、繰返し信号φに応答して制御信号／
φＰおよび／φＳを生成する制御信号発生回路１５０ｂ
と、制御信号／φＰおよび／φＳに従って選択的にプリ
チャージ状態および作動状態とされ、作動状態時に基準
電圧ＶｒｅｆＢと出力ノード１５１のバイアス電圧ＶＢ
Ｂを比較する差動増幅回路１５０ｃと、差動増幅回路１
５０ｃの出力信号ＢＢＥの活性化時繰返し信号φＦを繰
返し出力する繰返し信号発生回路１５０ｄと、繰返し信
号φＦに応答してチャージポンプ動作を行なってバイア
ス電圧ＶＢＢを生成するＶＢＢ発生回路１５０ｅと、繰
返し信号φに応答してチャージポンプ動作を行なって、
ノード１５１へ電荷を供給するＶＢＢレベル保持回路１
５０ｆと、内部ＲＡＳ信号φＲＡＳに応答してチャージ
ポンプ動作を行なって、出力ノード１５１へ電荷を供給
するＶＢＢレベル保持回路１５０ｇを含む。
【０２０７】発振回路１６０ａは、先の周辺バイアス回
路１６０において用いられた発振回路１６０ａがまた用
いられる。しかしながら、このアレイバイアス回路１５
０と周辺バイアス回路１６０とに対し別々に発振回路が
設けられてもよい。基準電圧発生回路１５０ａは、図２
３に示す基準電圧発生回路１６０ｌと同様の構成を備
え、一定の電圧レベルの基準電圧（負の電圧レベル）Ｖ
ｒｅｆＢを生成する。制御信号発生回路１５０ｂは、図
１３（ａ）に示す制御信号発生回路１６０ｂと同様の構
成を備える。この制御信号発生回路１５０ｂは、また周
辺バイアス回路の制御信号発生回路１６０ｂおよび１６
０ｋと共有されてよいが、周辺バイアス回路１６０およ
びアレイバイアス回路１５０において差動増幅回路１５
０ｃの動作タイミングが同じとなり、比較動作時の消費
電流が大きくなるため、それぞれのタイミングを少しず
らせるため、別々に設けられる。
【０２０８】差動増幅回路１５０ｃの構成は、図２４
（Ａ）に示す構成と同じである。図２４（Ａ）の構成に
おいて、バイアス電圧ＶＮＢに代えてバイアス電圧ＶＢ
Ｂが与えられ、信号ＮＢＥに代えて信号ＢＢＥが出力さ
れる。
【０２０９】繰返し信号発生回路１５０ｄの構成は、図
２５に示す繰返し信号発生回路１６０ｎの構成と同じで
あり、図２５に示す構成において、信号ＮＢＥに代えて
信号ＢＢＥが用いられる。
【０２１０】ＶＰＢ発生回路１５０ｅは、図２６に示す
ＶＮＢ発生回路と同様の構成を備える。この場合、アレ
イ基板領域のバイアス電圧ＶＢＢと周辺回路の基板領域
のバイアス電圧ＶＮＢの電圧レベルが異なる場合には、
その異なる電圧レベルに応じて、クランプ用のｎチャネ
ルＭＯＳトランジスタ（Ｎ２６−２およびＮ２６−３）
の数が調整され、また電荷供給用のＭＯＳトランジスタ
Ｐ２６−１、Ｐ２６−２、Ｎ２６−１）の数が適当に調
整される。
【０２１１】ＶＢＢレベル保持回路１５０ｆは、図２７
に示すＶＮＢレベル保持回路１６０ｑと同じ構成を備
え、小さな電荷供給力で、待機状態（通常動作モード）
時およびデータ保持モード（セルフリフレッシュモー
ド）時において、リーク電流によるバイアス電圧ＶＢＢ
の上昇を補償する。
【０２１２】ＶＢＢレベル保持回路１５０ｇは、図２８
に示すＶＮＢレベル保持回路１６０ｒと同様の構成を備
える。しかしながら、このＶＢＢレベル保持回路１５０
ｇは、内部ＲＡＳ信号φＲＡＳに従って、電荷供給動作
（チャージポンプ動作）を行ない、アレイの基板領域の
バイアス電圧ＶＢＢの上昇を抑制する。したがってこの
ＶＢＢレベル保持回路１５０ｇは、通常動作モード時お
よびデータ保持モード時（セルフリフレッシュモード
時）いずれにおいても、メモリセルの選択動作が行なわ
れるときには、チャージポンプ動作を行なって、電荷を
ノード１５１へ供給する。
【０２１３】［変更例］図３２は、アレイバイアス回路
の変更例の構成を示す図である。図３２において、アレ
イバイアス回路１５０は、周辺バイアス回路１６０に含
まれるＶＮＢ発生部１６５からのバイアス電圧ＶＮＢを
配線１５２を介してアレイの基板領域へ基板バイアス電
圧ＶＰＢとして印加する。この図３２に示す構成におい
ては、メモリセルのトランジスタのバックゲートは基板
バイアス電圧ＶＮＢを受けるため、そのしきい値電圧が
大きくなる。この場合、周辺回路の構成要素であるｎチ
ャネルＭＯＳトランジスタとメモリセルトランジスタを
異なるしきい値電圧のＭＯＳトランジスタとして製造す
れば、メモリセルトランジスタのしきい値電圧を適当な
値に設定できる。
【０２１４】アレイバイアス回路１５０においても、周
辺バイアス回路１６０に含まれるＶＮＢ発生部１５５と
同様の構成とすることにより、低消費電流で安定に基板
バイアス電圧ＶＢＢを生成することができる。
【０２１５】［他の構成］上記実施の形態においては、
セルフリフレッシュモードがデータ保持モードとして説
明されている。しかしながら、ＣＢＲ条件と信号／ＲＡ
Ｓおよび／ＣＡＳを所定時間Ｌレベルに保持する条件と
は別の条件に従って半導体記憶装置のデータ保持モード
が指定される構成であってもよい。
【０２１６】また周辺バイアス手段は、電源電圧（ＶＣ
ＣまたはＶＳＳ）とバイアス電圧の一方を選択して周辺
回路基板領域へ印加している。２種類のバイアス電圧を
準備し、一方のバイアス電位が動作モードに応じて選択
されて周辺回路の基板領域へ印加される構成が利用され
てもよい。電源電圧は、動作電源電圧ＶＣＣと接地電圧
ＶＳＳのいずれであってもよいため、請求項における電
源電圧は、この両者を含むように用いられている。
【０２１７】
【発明の効果】以上のように、この発明に従えば、メモ
リアレイの基板領域のバイアス電源は固定し、一方、周
辺回路の基板領域のバイアス電位はデータ保持モード時
にはその絶対値を大きくしているため、メモリセルの記
憶データに悪影響を及ぼすことなくデータ保持モード時
の消費電流を低減することができる。
【０２１８】また、周辺回路の基板領域のバイアス電位
を電源電圧（ＶＣＣまたはＶＳＳ）とそれよりも絶対値
の大きなバイアス電圧の一方を選択しているため、一方
電源電圧について１つのバイアス電圧を発生するだけで
よく、回路構成が簡略化され、また回路占有面積も低減
される。
【０２１９】また、周辺回路の構成要素であるトランジ
スタの基板領域を、第１および第２のウェルからなる３
重ウェル構造とし、下側の第１のウェルを電源電圧にバ
イアスしているため、ＣＭＯＳ回路においても、確実に
ラッチアップ現象を防止することができ、周辺回路を安
定に動作させることができる。
【０２２０】また、第１導電型および第２導電型の絶縁
ゲート型電界効果トランジスタ両者に対し、データ保持
モード時にバイアス電位の絶対値を大きくしているた
め、ＣＭＯＳ回路において、データ保持モード時にその
入力信号および出力信号がいずれの電位レベルに固定さ
れる場合であっても、サブスレッショルド電流を確実に
抑制することができ、消費電流を低減することができ
る。
【０２２１】また、周辺回路の第１導電型の絶縁ゲート
型電界効果トランジスタを第１のウェル内に形成し、ま
た第２の絶縁ゲート型電界効果トランジスタを、３重ウ
ェル構造の基板領域内に構成しているため、この周辺回
路のラッチアップ現象を確実に抑制することができる。
【０２２２】また、周辺バイアス回路を、周期的に発生
される繰返し信号に従ってチャージポンプ動作を行なっ
て基準電圧を発生する回路と、この繰返し信号に応答し
て生成される制御信号に従って基準電圧とバイアス電圧
とを比較する比較回路と、この比較回路の出力信号に従
って第２の繰返し信号を発生する繰返し信号発生回路
と、この第２の繰返し信号に従ってチャージポンプ動作
を行なって出力ノードへバイアス電圧を出力するバイア
ス手段とで構成することにより、バイアス電圧の絶対値
が所定値より低いときにのみチャージポンプ動作を行な
って出力ノードへ電荷が供給され、また比較手段は、活
性化時のみ比較動作を行なうため、この周辺バイアス回
路の消費電流を低減することができる。
【０２２３】また、小さな電荷供給力でクロック信号に
従ってチャージポンプ動作を行なって出力ノードへ電荷
を供給する第１のバイアス保持回路と、メモリセルの選
択動作開始指示信号に従って比較的大きな電荷供給力で
出力ノードへ電荷を供給する第２のバイアス保持手段と
を設けることにより、バイアス電圧の絶対値が小さくな
るのを確実に抑制することができ、安定に所望の電圧レ
ベルのバイアス電圧を生成することができる。
【０２２４】また、比較手段を、第１の制御信号の活性
化時に第１および第２のノードを所定電位にプリチャー
ジするプリチャージ手段と、第２の制御信号の活性化に
応答して活性化されて第１および第２のノードの電位を
差動的に増幅する差動増幅段と、基準電位と出力ノード
のバイアス電位とを比較し、両者の差に応じた電流を第
１および第２のノードへ供給する比較段とで構成するこ
とにより、比較動作完了時およびプリチャージ動作時を
除いてこの差動増幅回路の直流的な電流（電源ノードか
ら接地ノードへ流れる電流）を抑制することができ、消
費電流を低減することができる。
【０２２５】また、比較段においては、基準電圧とバイ
アス電圧とを比較するための絶縁ゲート型電界効果トラ
ンジスタと第１および第２のノードの間に設けられ、第
１および第２のノードの一方がＬレベルのときに、この
一方のノードに対する電源ノードからの電流経路を遮断
するように構成することにより、電源ノードから一方の
ノードおよび差動増幅段を介して電流が流れるのを確実
に抑制することができ、消費電流を低減することができ
る。
【０２２６】またバイアス電圧を切換えるための選択回
路を、データ保持モード指示信号の電圧レベルを変換す
る段と、このレベル変換段からの信号に従って電源電圧
およびバイアス電圧の一方を基板バイアス電圧として出
力する切換段とで構成し、この切換段の絶縁ゲート型電
界効果トランジスタのバックゲートをバイアス電圧を受
けるように接続することにより、この切換段の絶縁ゲー
ト型電界効果トランジスタの基板領域への電流が流れる
のを抑制することでき、消費電流を低減することができ
る。
【０２２７】また、レベル変換段を、ラッチ型のレベル
変換回路で構成すれば、レベル変換動作完了後電源ノー
ドから接地ノードへ流れる電流を確実に遮断することが
できる。
【０２２８】また、電源電圧が２．０Ｖの場合であって
も、確実に必要とされる電圧レベルのバイアス電圧を低
消費電流で生成することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の基本的動作
を示す波形図である。
【図２】 この発明の動作原理を説明するための図であ
る。
【図３】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
【図４】 この発明に従う半導体記憶装置のアレイ部お
よび周辺回路部の構成を示す図である。
【図５】 （Ａ）は、図３に示すリフレッシュ制御回路
および制御信号発生回路の構成を示し、（Ｂ）は（Ａ）
の回路の動作を示す波形図である。
【図６】 図５に示すＳＥＬＦ発生回路の構成を概略的
に示す図である。
【図７】 図６に示すＳＥＬＦ発生回路の具体的構成を
示す図である。
【図８】 図６および図７に示すＳＥＬＦ発生回路の動
作を示す波形図である。
【図９】 図３に示す周辺バイアス回路のｐチャネルＭ
ＯＳトランジスタ基板バイアス電圧発生部の構成を概略
的に示す図である。
【図１０】 図９に示す回路の電源投入時の動作を示す
波形図である。
【図１１】 図９に示す発振回路の構成を具体的に示す
図である。
【図１２】 図９に示す基準電圧発生回路の具体的構成
を示す図である。
【図１３】 （Ａ）は図９に示す制御信号発生回路の具
体的構成を示し、（Ｂ）はその動作波形を示す図であ
る。
【図１４】 図９に示す差動増幅回路の具体的構成を示
す図である。
【図１５】 図１４に示す差動増幅回路の動作を示す波
形図である。
【図１６】 図９に示す繰返し信号発生回路の具体的構
成を示す図である。
【図１７】 図９に示すＶＰＢ発生回路の具体的構成を
示す図である。
【図１８】 図９に示す第１のＶＰＢレベル保持回路の
構成を具体的に示す図である。
【図１９】 図９に示す第２のＶＰＢレベル保持回路の
構成を具体的に示す図である。
【図２０】 （Ａ）は図９に示す選択回路の具体的構成
を示し、（Ｂ）はその動作波形図である。
【図２１】 図３に示す周辺バイアス回路のｎチャネル
ＭＯＳトランジスタ基板領域へのバイアス電圧発生部の
構成を概略的に示す図である。
【図２２】 図２１に示す回路の電源投入時の動作を示
す波形図である。
【図２３】 図２１に示す基準電圧発生回路の構成を具
体的に示す図である。
【図２４】 （Ａ）は図２１に示す差動増幅回路の構成
を示し、（Ｂ）はその動作波形を示す図である。
【図２５】 図２１に示す繰返し信号発生回路の具体的
構成を示す図である。
【図２６】 図２１に示すＶＮＢ発生回路の具体的構成
を示す図である。
【図２７】 図２１に示す第１のＶＮＢレベル保持回路
の具体的構成を示す図である。
【図２８】 図２１に示す第２のＶＮＢレベル保持回路
の具体的構成を示す図である。
【図２９】 （Ａ）は図２１に示す選択回路の具体的構
成を示し、（Ｂ）はその動作波形を示す図である。
【図３０】 （Ａ）は周辺回路のＣＭＯＳトランジスタ
の概略断面構造を示し、（Ｂ）は（Ａ）の構成の電気的
等価回路を示す図である。
【図３１】 図３に示すアレイバイアス回路の構成を示
すブロック図である。
【図３２】 図３に示すアレイバイアス回路の変更例の
構成を示す図である。
【図３３】 ＭＯＳトランジスタのサブスレッショルド
電流を説明するための図である。
【図３４】 従来の半導体記憶装置の構成を概略的に示
す図である。
【図３５】 図３４に示す半導体記憶装置の動作を示す
波形図である。
【図３６】 図３４に示す内部回路の構成要素であるＭ
ＯＳトランジスタの断面構造を概略的に示す図である。
【図３７】 図３４に示す内部回路に含まれるメモリア
レイ部のメモリセルの構成を示す図である。
【図３８】 （Ａ）は図３７に示すメモリセルの動作を
示す波形図であり、（Ｂ）はその問題点を説明するため
の図である。
【符号の説明】
１１８ リフレッシュ制御回路、１２２ ＲＡＳ制御信
号発生回路、１２４ＣＡＳ制御信号発生回路、１５０
アレイバイアス回路、１６０ 周辺バイアス回路、６
ＳＥＬＦ発生回路、１６０ａ 発振回路、１６０ｂ 制
御信号発生回路、１６０ｃ 基準電圧発生回路、１６０
ｄ 差動増幅回路、１６０ｅ 繰返し信号発生回路、１
６０ｆ ＶＰＢ発生回路、１６０ｈ 第１のＶＰＢレベ
ル保持回路、１６０ｉ 第２のＶＰＢレベル保持回路、
１６０ｇ 選択回路、１６０ａａ リングオシレータ、
１６０ａｂ 駆動回路、１６０ｋ 制御信号発生回路、
１６０ｌ 基準電圧発生回路、１６０ｍ 差動増幅回
路、１６０ｎ 繰返し信号発生回路、１６０ｏ ＶＮＢ
発生回路、１６０ｑ 第１のＶＮＢレベル保持回路、１
６０ｒ 第２のＶＮＢレベル保持回路、１６０ｐ 選択
回路、１５０ａ 基準電圧発生回路、１５０ｂ 制御信
号発生回路、１５０ｃ 差動増幅回路、１５０ｄ 繰返
し信号発生回路、１５０ｅ ＶＢＢ発生回路、１５０ｆ
ＶＢＢレベル保持回路、１５０ｇ 第２のＶＢＢレベ
ル保持回路、４００ 半導体基板、４０２，４１０ Ｎ
ウェル、４０３，４０５，４２７ Ｐ＋領域、４０７，
４１１，４２３ Ｎ＋領域、４２０ Ｐウェル、Ｐ１−
１〜Ｐ１−６，Ｐ２−１〜Ｐ２−２，Ｐ４−１〜Ｐ４−
４，Ｐ７−１〜Ｐ７−３，Ｐ８，Ｐ９，Ｐ２０−１〜Ｐ
２０−５，Ｐ２２−１，Ｐ２２−２，Ｐ２３−１，Ｐ２
３−６，Ｐ２６−１〜Ｐ２６−２，Ｐ２７−１，Ｐ２７
−２，Ｐ２９−１〜Ｐ２９−３，ＰＴ ｐチャネルＭＯ
Ｓトランジスタ（ＰＭＯＳトランジスタ）、Ｎ１−１〜
Ｎ１−６，Ｎ２−１，Ｎ２−２，Ｎ４−１，Ｎ４−５，
Ｎ７−１，Ｎ７−２，Ｎ８−１，Ｎ８−２，Ｎ９−１，
Ｎ９−２，Ｎ２０−１〜Ｎ２０−３，Ｎ２２−１〜Ｎ２
２−３，Ｎ２３−１〜Ｎ２３−５，Ｎ２６−１〜Ｎ２６
−３，Ｎ２７，Ｎ２８，Ｎ２９−１〜Ｎ２９−５，ＮＴ
ｎチャネルＭＯＳトランジスタ（ＮＭＯＳトランジス
タ）。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが配置されるメモリセ
    ルアレイ、 前記メモリセルアレイが形成される基板領域へ一定のバ
    イアス電位を供給するアレイバイアス手段、 前記メモリセルアレイを選択状態へ駆動するための周辺
    回路、および前記周辺回路が形成される基板領域へバイ
    アス電位を供給するための周辺バイアス手段を備え、前
    記周辺バイアス手段は、データ保持モード指示信号の活
    性化時前記周辺バイアス手段の供給するバイアス電圧の
    絶対値を前記データ保持モード指示信号の非活性化時の
    それよりも大きくするためのバイアス制御手段を含む、
    半導体記憶装置。
  2. 【請求項２】 前記周辺バイアス手段は、 電源電圧よりも絶対値の大きい電圧を発生するバイアス
    発生手段と、 前記データ保持モード指示信号の活性化に応答して前記
    バイアス発生手段の発生する電圧を選択しかつ前記デー
    タ保持モード指示信号の非活性化に応答して前記電源電
    圧を選択し、該選択した電圧を前記周辺回路が形成され
    る基板領域へ供給する前記バイアス制御手段としての選
    択手段を含む、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記周辺回路は、 第１導電型の半導体層表面に形成される第１のウェル表
    面に形成される第２のウェルに形成されるトランジスタ
    素子を含み、 前記第１のウェルは第２導電型を有しかつ前記電源電圧
    にバイアスされ、 前記第２のウェルは前記第１導電型を有しかつ前記周辺
    バイアス手段からのバイアス電圧を受ける、請求項１ま
    たは２記載の半導体記憶装置。
  4. 【請求項４】 前記周辺回路は、第１導電型の第１の絶
    縁ゲート型電界効果トランジスタと第２導電型の第２の
    絶縁ゲート型電界効果トランジスタとを含み、 前記周辺バイアス手段は、 前記第１の絶縁ゲート型電界効果トランジスタが形成さ
    れる基板領域へ印加される第１のバイアス電圧を生成す
    る手段と、 前記第２の絶縁ゲート型電界効果トランジスタが形成さ
    れる基板領域へ印加される第２のバイアス電圧を生成す
    る手段とを含み、 前記バイアス制御手段は、前記データ保持モード指示信
    号の活性化に応答して前記第１および第２のバイアス電
    圧の絶対値をともに大きくする手段を含む、請求項１記
    載の半導体記憶装置。
  5. 【請求項５】 前記半導体記憶装置は一方動作電源電圧
    としての第１の電源電圧と他方動作電源電圧としての第
    ２の電源電圧とを有し、 前記第１の絶縁ゲート型電界効果トランジスタは、第１
    導電型の半導体層の表面に形成されかつ前記第１のバイ
    アス電圧が供給される第２導電型の第１のウェル内に形
    成され、 前記第２の絶縁ゲート型電解効果トランジスタは、前記
    半導体層表面に前記第１のウェルと離れて形成される第
    ２のウェルの表面に形成される第３のウェル内に形成さ
    れ、 前記第２のウェルは前記第２導電型を有しかつ前記第１
    の電源電圧が供給され、かつ前記第３のウェルは前記第
    １導電型を有しかつ前記第２のバイアス電圧が供給さ
    れ、 前記第１のバイアス電圧は絶対値が前記第１の電源電圧
    以上であり、かつ前記第２のバイアス電圧は絶対値が第
    ２の電源電圧以上である、請求項４記載の半導体記憶装
    置。
  6. 【請求項６】 前記周辺バイアス手段は、 周期的にクロック信号を生成するクロック発生手段と、 前記クロック信号に応答してチャージポンプ動作を行な
    って基準電圧を発生する基準電圧発生手段と、 前記クロック信号に応答して比較制御信号を生成する制
    御信号発生手段と、 前記比較制御信号に応答して活性化され、前記基準電圧
    と出力ノードの電圧とを比較し、該比較結果を示す信号
    を出力する比較手段と、 前記比較手段の比較結果が前記基準電圧の絶対値が前記
    出力ノードの電圧の絶対値よりも大きいことを示すとき
    活性化され、周期的に繰返し信号を発生する繰返し信号
    発生手段と、 前記繰返し信号発生手段からの繰返し信号に従ってチャ
    ージポンプ動作を行なって前記出力ノードへバイアス電
    圧を出力するバイアス発生手段とを含む、請求項１記載
    の半導体記憶装置。
  7. 【請求項７】 前記周辺バイアス手段は、 前記クロック信号に応答してチャージポンプ動作を行な
    って前記出力ノードへ電荷を供給する、前記バイアス発
    生手段の電荷供給力よりも小さな電荷供給力を有する第
    １のバイアス保持手段と、 前記メモリセルの選択動作開始指示信号に応答してチャ
    ージポンプ動作を行なって前記出力ノードへ電荷を供給
    する、前記第１のバイアス保持手段の電荷供給力よりも
    大きな電荷供給力を有する第２のバイアス保持手段をさ
    らに備える、請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記制御信号発生手段は、前記クロック
    信号に応答して、互いに重なり合わない時間の間活性状
    態とされる第１および第２の制御信号を発生する手段を
    含み、 前記比較手段は、 前記第１の制御信号の活性化に応答して第１および第２
    のノードを所定電位にプリチャージするプリチャージ手
    段と、 前記基準電位と前記出力ノードの電位とを比較し、これ
    らの電位差に応じた電流を前記第１および第２のノード
    へ供給する比較段と、 前記第２の制御信号の活性化に応答して活性化され、前
    記第１および第２のノードの電位を差動的に増幅して前
    記比較結果を示す信号を出力する差動増幅段を含む、請
    求項６記載の半導体記憶装置。
  9. 【請求項９】 前記比較段は、 電源ノードと第１のノードとの間に結合されかつ前記基
    準電位をゲートに受ける第１の絶縁ゲート型電界効果ト
    ランジスタと、 前記第１のノードの電位を受けるように結合されかつ前
    記第１のノードの電位に応答して前記電源ノードと前記
    第１のノードとの間の前記第１の絶縁ゲート型電界効果
    トランジスタを介しての電流経路を遮断するための第１
    の遮断手段と、 前記電源ノードと第２のノードとの間に結合されかつ前
    記出力ノード上の電位をゲートに受ける第２の絶縁ゲー
    ト型電界効果トランジスタと、 前記第２のノードの電位を受けるように結合され、前記
    第２のノード上の電位に応答して前記電源ノードと前記
    第２のノードとの間の前記第２の絶縁ゲート型電界効果
    トランジスタを介しての電流経路を遮断する第２の遮断
    手段とを含む、請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記電源電圧は、一方動作電源電圧と
    しての第１の電源電圧と他方動作電源電圧としての第２
    の電源電圧とを含み、 前記選択手段は、 前記データ保持モード指示信号を前記バイアス電位と前
    記第１の電源電圧のレベルの信号に変換しかつ互いに相
    補な第１および第２の選択信号を生成するレベル変換手
    段と、 前記レベル変換手段からの第１の選択信号の活性化に応
    答して導通し、前記バイアス電位を出力ノードへ伝達す
    る第１の絶縁ゲート型電界効果トランジスタと、 前記レベル変換手段からの前記第２の選択信号の活性化
    に応答して導通し、前記第２の電源電圧を前記出力ノー
    ドへ伝達する第２の絶縁ゲート型電界効果トランジスタ
    とを備え、前記第２の絶縁ゲート型電界効果トランジス
    タのバックゲートは前記バイアス電位を受けるように結
    合される、請求項２記載の半導体記憶装置。
  11. 【請求項１１】 前記第１のバイアス電圧は２．０Ｖ以
    下の値を有する正の電源電圧以上の電圧レベルを有し、 前記第２のバイアス電圧は、接地電圧以下の電圧レベル
    を有する、請求項４記載の半導体記憶装置。
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