JP2982928B2 - 半導体記憶装置 - Google Patents
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Description
し、特に、セルフリフレッシュ機能を備えるダイナミッ
ク型半導体記憶装置に関する。
ランダム・アクセス・メモリ(以下、DRAMと称す)
がある。DRAMは、メモリセルが1個のトランジスタ
と1個のキャパシタから構成され、セル占有面積が小さ
く、高密度、高集積化が容易であり、かつビット単価が
安いため大記憶容量の記憶装置として広く用いられてい
る。
タに格納している。このため、定期的にメモリセルのデ
ータのリフレッシュを行なう必要がある。従来のリフレ
ッシュ方式では、ロウアドレスストローブ信号/RAS
を外部から約16μsの周期でパルス状に半導体記憶装
置へ与えてメモリセルデータのリフレッシュが行なわれ
る。ロウアドレスストローブ信号/RASは半導体記憶
装置のメモリサイクル期間を決定するとともに、この半
導体記憶装置の行アドレスを取込むタイミングおよび行
選択に関連する動作のタイミングを決定する制御信号と
しても機能する。このリフレッシュ方式は、RASオン
リーリフレッシュ方式と呼ばれ、外部から行アドレスを
与えることにより、この行アドレスが指定する行に接続
されるメモリセルのデータがリフレッシュされる。
型)デバイスを用いることにより、DRAMの消費電力
が大幅に低減されており、DRAMを電池で駆動するこ
とが可能となってきている。このような電池駆動可能な
DRAMの用途の1つに携帯型パーソナルコンピュータ
がある。携帯型パーソナルコンピュータなどの電池駆動
機器においては、電源として比較的容量の小さな電池が
用いられる。このため、システム全体としての消費電力
をできるだけ小さくすることが、電池寿命を長くするた
めに必要とされる。
費をできるだけ小さくする方法としては、セルフリフレ
ッシュモードを用いることが有効である。
部制御信号のタイミングを示す図である。セルフリフレ
ッシュモードは、ロウアドレスストローブ信号/RAS
の立下がり(時刻t2)よりも先に(時刻t1)コラム
アドレスストローブ/CASを“L”へ立下げることに
より設定される。コラムアドレスストローブ信号/CA
Sは、DRAMの列アドレスの取込タイミングおよび、
列選択動作を制御するタイミングを与えるとともにさら
に通常動作モード時(データの読出および書込動作時)
においては、このデータの書込および読出タイミングを
決定する信号として用いられる。
号/RASおよび/CASがともに“L”に設定されて
いる限りDRAM内部に設けられたセルフリフレッシュ
制御回路により自動的にメモリセルデータのリフレッシ
ュが実行される。
ッシュアドレス(リフレッシュされるべき行を指定する
アドレス)が内蔵のアドレスカウンタから発生されるの
みならず、リフレッシュタイミングも内蔵のタイマによ
って生成される。したがって、外部のたとえばDRAM
コントローラから周期的にリフレッシュタイミングを規
定するためのパルス信号を与える必要がない。このた
め、DRAMコントローラなどの外部リフレッシュ制御
回路の電力消費が不要とされ、システム全体として消費
電力を節約することができる。
/CASを“L”とすることによりリフレッシュを設定
する動作モードは一般に、/CASビフォー/RASリ
フレッシュ動作(CBRリフレッシュ)と呼ばれる。時
刻t2において信号/RASが“L”に立下がると、D
RAM内蔵のリフレッシュアドレスカウンタからのアド
レスに従ってリフレッシュが実行される。
S)が100μs以上に設定されると、DRAMは、内
蔵のタイマからのリフレッシュ要求信号に応答してリフ
レッシュを実行する。信号/RASが“L”に設定され
る限り、一定の周期(たとえば125μs)でリフレッ
シュが繰り返される。
おいて信号/RASを“H”に立上げることにより実現
される。
DRAMの全体の構成を示す図である。図4において、
DRAMは、行および列からなるマトリクス状に配列さ
れたダイナミック型メモリセルを有するメモリセルアレ
イ100と、内部行アドレス信号RAをデコードしてメ
モリセルアレイ100の対応の行を選択するロウデコー
ダ102と、メモリセルアレイ100の選択された行に
接続されるメモリセルのデータを検知しかつ増幅するセ
ンスアンプ群104と、与えられた内部列アドレス信号
CAをデコードしてメモリセルアレイ100の対応の列
を選択するコラムデコーダ106と、コラムデコーダ1
06からの列選択信号に応答してメモリセルアレイ10
0の選択された列を内部データ線110へ接続するIO
ゲート108を含む。
イ100の各列に対して設けられたセンスアンプを含
む。DRAMはさらに、外部からのアドレス信号Aとア
ドレスカウンタ120からのリフレッシュアドレスRE
FAの一方を通過させるマルチプレクサ112と、マル
チプレクサ112からの信号を受けて内部行アドレス信
号RAを発生する行アドレスバッファ114と、外部か
らのアドレス信号Aを受け、内部列アドレス信号CAを
生成する列アドレスバッファ116と、外部からのロウ
アドレスストローブ信号/RASとコラムアドレススト
ローブ信号/CASを受けてリフレッシュモード指示時
にはリフレッシュに必要な各種制御信号を発生するリフ
レッシュ制御回路118と、ロウアドレスストローブ信
号/RASとリフレッシュ制御回路118からの制御信
号とに応答して信号RASに関連する回路を制御する信
号を発生するRAS制御信号発生回路122と、コラム
アドレスストローブ信号/CASとRAS制御信号発生
回路122からの制御信号とに応答して信号CASに関
連する回路を制御する信号を発生するCAS制御信号発
生回路124を含む。
信号はロウデコーダ102および行アドレスバッファ1
14へ与えられ両者の動作タイミングを決定するととも
に、また図には示していないがセンスアンプ群104の
動作タイミングをも決定する。信号RASに関連する回
路は行選択に関連する回路およびセンス動作に関連する
回路を含む。CAS制御信号発生回路124の出力する
制御信号はコラムデコーダ106および列アドレスバッ
ファ116のそれぞれの動作タイミングを決定するとと
もに、後に説明するように、装置外部とのデータの書込
および読出動作をも決定する。CAS制御信号発生回路
124は、RAS制御信号発生回路122が内部RAS
信号を発生しており、このDRAMが活性状態にありか
つ行選択動作を実行しているときに活性状態とされる。
118からのリフレッシュ指示に応答して起動され、所
定時間ごとにリフレッシュ要求信号を発生するタイマ1
26と、リフレッシュ制御回路118の制御の下にカウ
ント動作を実行するアドレスカウンタ120と、CAS
制御信号発生回路124からの制御信号と外部からのラ
イトイネーブル信号/WEとに応答してデータ書込タイ
ミングを決定する内部書込信号を発生する書込制御回路
128と、書込制御回路128からの内部書込信号に応
答して外部から与えられた書込データDから内部書込デ
ータを生成してメモリセルアレイ100の選択されたメ
モリセルへ伝達する入力回路130と、CAS制御信号
発生回路124からの制御信号に応答してメモリセルア
レイ100の選択されたメモリセルのデータから外部読
出データQを生成する出力回路130を含む。
トローブ信号/CASとライトイネーブル信号/WEの
遅い方の立下がりタイミングに従って内部書込信号を生
成する。出力回路132はこのコラムアドレスストロー
ブ信号/CASの立下がりに応答して活性化される。
0は行アドレスバッファ114と列アドレスバッファ1
16とを備えており、それぞれのアドレス取込タイミン
グはRAS制御信号発生回路122およびCAS制御信
号発生回路124からの制御信号により決定される。こ
のとき外部アドレス信号Aは行アドレス信号と列アドレ
ス信号とがマルチプレクスして与えられてもよく、また
ノンマルチプレクス方式で与えられてもよい。また、入
力回路130と出力回路132はそれぞれ別々のピン端
子を介してデータの入出力を行なってもよく、同一のピ
ン端子を介してデータの入出力を行ってもよい。次にこ
の図4に示すDRAMの動作について簡単に説明する。
は、マルチプレクサ112は外部アドレス信号Aを行ア
ドレスバッファ114へ与える。ロウアドレスストロー
ブ信号/RASが“L”へ立下がるとDRAMが活性化
されるとともにメモリサイクルが始まる。RAS制御信
号発生回路122はこの信号/RASの立下がりに応答
して内部制御信号を発生し、行アドレスバッファ114
へ与える。行アドレスバッファ114はこの与えられた
制御信号に応答してマルチプレクサ112を介して与え
られたアドレス信号Aから内部行アドレス信号RAを生
成してロウデコーダ102へ与える。ロウデコーダ10
2はこのRAS制御信号発生回路122からの制御信号
に応答して内部行アドレス信号RAをデコードしてメモ
リセルアレイ100の対応の行を選択する。次いで、セ
ンスアンプ群104がRAS制御信号発生回路122か
らの図示しない制御信号により活性化され、この選択さ
れた行に接続されるメモリセルのデータが増幅されかつ
ラッチされる。
ASが“L”に立下がると、CAS制御信号発生回路1
24からの制御の下に、列アドレスバッファ116が外
部アドレス信号Aを取込み内部列アドレス信号CAを発
生する。コラムデコーダ106が次いでこの内部列アド
レス信号CAをデコードしてメモリセルアレイ100の
対応の列を選択し、IOゲート108を介してこの選択
された列が内部データ線110へ接続される。
信号/WEが“L”の活性状態にあり、書込制御回路1
28が信号/CASおよび信号/WEが“L”となった
状態に内部書込信号を発生する。入力回路130はこの
書込制御回路128からの内部書込信号に従って外部書
込データDから内部書込データを生成する。これによ
り、コラムデコーダ106およびロウデコーダ102に
より選択された列および行の交点に位置するメモリセル
へデータが書込まれる。
はCAS制御信号発生回路124の制御の下にこの内部
データ線110に読出されたデータから外部読出データ
Qを生成して出力する。
フレッシュ制御回路118が活性化される。リフレッシ
ュ制御回路118は、この信号/RASおよび/CAS
の状態の組合わせに従ってセルフリフレッシュモードが
指定されたことを検出すると、マルチプレクサ112へ
切換信号を与えるとともに、アドレスカウンタ120を
カウント動作可能状態に設定する。アドレスカウンタ1
20は通常動作モード時においてはそのカウント値をラ
ッチしている状態に設定される。
126を起動するとともに、RAS制御信号発生回路1
22へ制御信号を与え、RAS制御信号発生回路122
を活性化する。これに応答して、RAS制御信号発生回
路122から制御信号が発生され、行アドレスバッファ
114が、マルチプレクサ112を介してアドレスカウ
ンタ120から与えられたリフレッシュアドレスREF
Aから内部行アドレス信号RAを発生してロウデコーダ
102へ与える。ロウデコーダ102はこのリフレッシ
ュアドレスREFAから生成された内部行アドレス信号
RAをデコードしてメモリセルアレイ100の対応の行
を選択する。センスアンプ群104がまたRAS制御信
号発生回路122の制御の下に活性化され、この選択さ
れた行に接続されるメモリセルのデータを検知し増幅し
かつラッチする。
ASが“L”に設定された状態ではRAS制御信号発生
回路122の制御の下にその動作が禁止される。これに
より列アドレスバッファ116、コラムデコーダ10
6、書込制御回路128および出力回路132の動作は
禁止される。RAS制御信号発生回路122からの内部
制御信号はリフレッシュ制御回路118の制御の下の所
定期間持続するだけであり、このリフレッシュ期間が終
了するとRAS制御信号発生回路122からの制御信号
はすべて不活性状態となる。これによりセンスアンプ群
104により検知、増幅およびラッチされていたメモリ
セルのデータはもとのメモリセルへ書込まれ、DRAM
はプリチャージ状態に復帰する。
たことを検出するとリフレッシュ要求信号をリフレッシ
ュ制御回路118へ与える。リフレッシュ制御回路11
8はこのリフレッシュ要求信号に応答してRAS制御信
号発生回路122を再び活性化する。アドレスカウンタ
120は先のリフレッシュ動作の完了時にRAS制御信
号発生回路122からのカウント信号に従ってそのカウ
ント値が1増分(または減分)している。したがってこ
のときのリフレッシュサイクルにおいてはアドレスカウ
ンタ120からは次の行を指定するリフレッシュアドレ
スREFAが発生される。このリフレッシュアドレスR
EFAに従って行選択動作およびメモリセルのデータの
リフレッシュが実行される。以降、信号/RASおよび
/CASが“L”の間、所定時間ごとにこのリフレッシ
ュ動作が実行される。信号/RASが“H”へ立上がる
とリフレッシュ制御回路118はタイマ126をリセッ
トするとともにマルチプレクサ112を外部アドレス信
号Aを選択する状態に設定し、かつアドレスカウンタ1
20を最後のリフレッシュ動作完了後カウント値を1変
更させかつラッチ状態に設定する。リフレッシュ制御回
路118はまたこの信号/RASの“H”への立上がり
によりそのリフレッシュ制御動作から開放される。
Sを所定のタイミングで“L”に設定し続けることによ
り、内部で自動的にメモリセルのデータのリフレッシュ
が実行される。
路、RAS制御信号発生回路およびCAS制御信号発生
回路の具体的構成の一例を示す図である。図5におい
て、リフレッシュ制御回路118は、信号/RASおよ
び/CASに応答して、セルフリフレッシュモードが指
定されたか否かを示す内部リフレッシュ指示信号CBR
を発生するCBR検出回路1と、CBR検出回路1から
の信号CBRに応答してセットされかつ信号/RASに
従ってリセットされるセット・リセットフリップフロッ
プ(以下、単にRSフリップフロップと称す)2と、R
Sフリップフロップ2の出力Qにより活性化され、信号
/RASに応答してワンショットのパルスを発生するパ
ルス発生回路3と、タイマ126からのリフレッシュ要
求信号φREFとパルス発生回路3の出力を受けるOR
回路4と、OR回路4の出力に応答してワンショットの
パルス信号PUを発生するワンショットパルス発生回路
5を含む。
ローブ信号/CASを反転するインバータ回路12と、
インバータ回路12の出力とロウアドレスストローブ信
号/RASを受けるAND回路14とを含む。AND回
路14は、両入力がともに“H”のレベルとなったとき
に“H”の信号を発生する。RSフリップフロップ2
は、内部リフレッシュモード指示信号CBRの“H”へ
の立上がりに応答してセット状態とされ、その出力Qか
ら“H”の信号を出力し、信号/RASの“H”への立
上がりに応答してリセット状態とされ、その出力Qを
“L”に設定する。RASフリップフロップ2の出力/
Qはマルチプレクサ112の選択動作制御信号として用
いられる。OR回路4は、この一方の入力が“H”とな
ったときに“H”の信号を出力する。ワンショットパル
ス発生回路5は、OR回路4からの出力信号の立上がり
に応答して所定の時間幅(通常行選択動作からセンスア
ンプのセンス動作およびラッチ動作完了を含む時間幅)
のパルス信号PUを発生する。
ドレスストローブ信号/RASとRSフリップフロップ
2の出力Qからの信号を受けるNOR回路20と、NO
R回路20の出力とワンショットパルス発生回路5の出
力とを受けるOR回路22と、OR回路22の出力に応
答して信号RASに関連する回路を制御する信号を発生
するRAS系制御回路24を含む。NOR回路20は少
なくとも一方の入力が“H”となったとき“L”の信号
を発生する。
フレッシュ指示信号CBRに応答してセットされ、かつ
コラムアドレスストローブ信号/CASに応答してリセ
ットされるRSフリップフロップ32と、RSフリップ
フロップ32の出力Qからの信号CCEとロウアドレス
ストローブ信号/RASとコラムアドレスストローブ信
号CASを受ける3入力NOR回路34と、NOR回路
34の出力に応答してCASに関連する回路を制御する
信号を発生するCAS系制御回路36を含む。
制御系の動作をそのセルフリフレッシュ動作時の動作波
形を示す図6を参照して説明する。
信号/RASおよび/CASが設定されると、CBR検
出回路1からの信号CBRが“H”に立上がる。内部リ
フレッシュ指示信号CBRはロウアドレスストローブ信
号/RASの立下がりに応答して“L”へ立下がる。R
Sフリップフロップ2はこの信号CBRの立上がりに応
答してセットされ、タイマ126を活性化するとともに
NOR回路20を介してロウアドレスストローブ信号/
RASによる行選択動作を禁止する。
/RASの立下がりに応答してパルス発生回路3の出力
が所定期間“H”に立上がり、OR回路4の出力が
“H”に立上がる。ワンショットパルス発生回路5は、
このOR回路4の出力に応答して所定期間“H”となる
信号PUを発生する。これに応答して、OR回路22か
ら内部RAS信号φRASが発生され、この内部RAS
信号φRASに従ってRAS系制御回路24が行選択等
に関連する制御動作を実行する。このとき、RSフリッ
プフロップ2の出力/Qがマルチプレクサへ与えられて
おり、マルチプレクサはその接続経路を切換えて、アド
レスカウンタ120からのリフレッシュアドレスを行ア
ドレスバッファへ与えている。
フレッシュ指示信号CBRに応答してセットされ、その
出力Qが“H”となり、NOR回路34の出力が“L”
となる。このRSフリップフロップ32からの出力信号
CCEが“H”の間、内部CAS信号φCASは“L”
に設定される。これにより、セルフリフレッシュモード
時において制御信号/CASにおけるノイズなどの影響
による誤ったデータの書込および読出が行なわれるのが
禁止される。
フレッシュ要求信号φREFを発生する。これにより、
OR回路4、ワンショットパルス発生回路5およびOR
回路22を介してパルス信号PUに対応するパルス幅を
有する内部RAS信号φRASが発生され、再びリフレ
ッシュ動作が実行される。このリフレッシュ動作が完了
すると、RAS系制御回路24はカウンタ120のカウ
ンタ値を1つ増分または減分する。
ッシュ要求信号φREFが発生されるごとにリフレッシ
ュが実行される。
“H”へ立上がるとRASフリップフロップ2がリセッ
トされ、その出力Qからは“L”レベルの信号が出力さ
れる。これによりタイマ126はリセットされるととも
に、マルチプレクサも外部アドレス選択状態となる。ま
たカウント120もこのRSフリップフロップ2の出力
(この経路は図示せず)に従ってカウンタ値ラッチ状態
となる。
26からのリフレッシュ要求信号φREFに従ってセル
フリフレッシュが実行されている場合がある。すなわち
外部ではセルフリフレッシュがどの段階まで進んでいる
か判別することができないからである。信号/RASが
“H”へ立上がっても、内部RAS信号φRASが発生
されていればこの内部RAS信号φRASに従ってセル
フリフレッシュが実行される。このため通常、セルフリ
フレッシュモードから通常動作モードへ移行するため信
号/RASを“L”と立下げる場合には、信号/RAS
は最小限1サイクル期間“H”の状態を維持することが
要求される。
ッシュモード時に内部CAS信号φCASが発生されて
誤ったデータの書込および読出を行なうのを防止するた
めに設けられている。単に内部信号φCASの発生を防
止するためだけであれば、特にRSフリップフロップ3
2を設ける必要はない。NOR回路34へ直接RSフリ
ップフロップ2の出力Qの信号を与えればよい。コラム
アドレスストローブ信号/CASに応答してリセットさ
れるRSフリップフロップ32が設けられており、かつ
NOR回路34にコラムアドレスストローブ信号/CA
Sが与えられているのは以下の理由による。
フレッシュアドレスカウンタ120からリフレッシュア
ドレスが発生される。DRAMのメモリセルアレイの各
行のメモリセルが定期的にリフレッシュされるために
は、リフレッシュアドレスカウンタが正常に動作し、リ
フレッシュアドレスが周期的に発生される必要がある。
今、このリフレッシュアドレスカウンタ120が10ビ
ットのカウンタであるとする。この場合、1024サイ
クルごとに同一のリフレッシュアドレスが発生される必
要がある。
レッシュアドレスカウンタ120が正常に機能している
か否かを調べるカウンタチェック動作がある。次にこの
カウンタチェック動作をその動作波形図である図7を参
照して説明する。
タ120は10ビットであるとする。最初にたとえば
“1”のデータが列アドレスを固定してかつ行アドレス
を1つずつ増分させてDRAMへ書込まれる。このデー
タの書込は通常のデータ書込動作モードに従って行なわ
れる。すなわち信号/RASが立下がってから信号/C
ASを立下げかつ信号/WEを立下げることによりデー
タの書込が行なわれる。
たデータをデータ“0”に変更する。このとき図7に示
す動作が実行される。すなわち、/CASビフォー/R
ASのタイミングでDRAMをセルフリフレッシュモー
ドに設定する。これにより、図5に示すRSフリップフ
ロップ32がセットされて信号CCEが“H”に立上が
る。次いで、時刻t2′においてコラムアドレスストロ
ーブ信号/CASを“H”に立上げる。これにより、図
示しない信号CASに関連する回路(コラムアドレスス
トローブ信号/CASを直接受ける回路)を初期状態に
復帰させる。
りRSフリップフロップ32がリセットされ、信号CC
Eが“L”に立上がる。
ると、図5に示すNOR回路34の出力信号φCASが
“H”に立上がり、CAS系の回路が動作状態となる。
これにより、DRAMのデータの書込または読出が可能
となる。図7においては、ライトイネーブル信号/WE
がコラムアドレスストローブ信号/CASよりも先に
“L”に立下がるアーリーライトモードの動作波形が示
される。この場合、時刻t2″において外部アドレス信
号Aが列アドレスバッファ116により取込まれ、内部
列アドレス信号CAが発生され、メモリセルアレイにお
ける列の選択が実行される。この時刻t2″以前におい
ては、既にリフレッシュアドレスカウンタからのリフレ
ッシュアドレスREFAに従って行が選択状態とされて
いる。
るとともに、図4に示す書込制御回路128が活性化さ
れ内部書込信号が発生される。これに応答して入力回路
130が“0”の外部書込データDを取込み内部書込デ
ータを生成して内部データ線110へ伝達する。これに
よりリフレッシュアドレスが指定する行の外部列アドレ
ス信号が指定する列の交点に位置するメモリセルへデー
タが書込まれる。この図7に示す動作を1024回繰り
返す。これにより、1024行の同一列(“1”書込に
用いられた列アドレスと同じ列アドレス)のメモリセル
のデータはすべて“0”に変化する。
のタイミングでDRAMをセルフリフレッシュモードに
設定し、カウンタ120を動作状態に設定する。再びこ
の信号/CASを“H”に立上げて時刻t2″において
“L”に立下げる。このとき信号/WEを“H”に設定
することによりコラムアドレスストローブ信号/CAS
の立下がりに応答して、与えられた外部アドレスに対応
する列からデータが読出される。この読出動作を同様に
1024回繰り返す。このとき読出されたデータがすべ
て“0”であればこのアドレスカウンタ120は正常に
動作していると判別することができる。
024回動かしているのは、リフレッシュアドレスカウ
ンタ120の初期値はダミーサイクル時において任意の
値に設定されるからである。
てワンショットパルス発生回路5から発生されるパルス
信号PUは通常のデータの書込/読出時に必要とされる
サイクル時間程度の長さにされている。1回のリフレッ
シュのみが行なわれるCBRリフレッシュ(タイマを用
いず、リフレッシュアドレスカウンタのみを用いる)の
場合、信号/RASの“L”持続期間は最大10μs程
度に設定される。1つのサイクル期間において信号/R
ASの活性状態最大持続期間が設定されるのはワード線
電位がリークなどにより低下し、正確なデータの書込/
読出などが行なわれなくなるのを防止するためである。
リフレッシュモードを用いることにより、DRAMの外
部制御回路は動作することなくDRAM内部でリフレッ
シュが実行されるため、システム全体の消費電力を低減
することができる。
に示すように時刻t1で信号/CASを“L”に立下
げ、次いで信号/RASを“L”に立下げる。この信号
/RASの“L”状態持続期間tRASSが100μs
以上となると内部でリフレッシュがタイマの制御の下に
実行される。
ードに戻るためには信号/RASおよび/CASをとも
に“H”に立上げる必要がある。信号RASに関連する
回路および信号CASに関連する回路をすべてプリチャ
ージ状態に復帰させる必要があるためである。この初期
状態への復帰においては、通常、信号に対してはセット
アップ時間、ホールド時間などのような仕様値が決めら
れている。信号線のプリチャージ、信号状態の正確な判
断などを行ない、正確なメモリ動作を保証するためであ
る。
通常ロウアドレスストローブ信号/RASよりも遅く
“H”へ立下がる。しかし、図3に示すようにコラムア
ドレスストローブ信号/CASは信号/RASよりも早
いタイミングで“H”へ立上がることも認められてい
る。しかしながらこの場合正確な動作を保証するため
に、仕様としてこのCAS先行時間tCHSは50ns
以下に設定することが要求されている。
Sが50ns以下という条件は、セルフリフレッシュモ
ード時における信号/RASの“L”持続時間tRAS
Sの100μsという時間に比べて桁違いに短い時間で
ある。このため、メモリシステムにおけるタイミング設
計に対して極めて厳しい制限を要求することになる。こ
の50ns以下という条件を緩和する方法としては、ロ
ウアドレスストローブ信号/RASの立下り時刻(t
2)において、コラムアドレスストローブ信号/CAS
の“L”状態をラッチし、信号/RASでこのラッチを
リセットする方法が考えられる。
れ、ロウアドレスストローブ信号/RASの立下がりに
応答して信号/CASをラッチする回路を設け、このラ
ッチ回路の出力を図5に示すコラムアドレスストローブ
信号/CASの代わりに用いる方法である。この場合、
信号CBRまたは信号/RASが不活性状態の場合にこ
のラッチ回路がスルー状態となりコラムアドレスストロ
ーブ信号/CASをそのまま通過させることが必要とさ
れる。しかしながら、このようなラッチ回路を用いた場
合内部信号CASは外部信号/RASによりリセットさ
れるため、図7を用いて説明したカウンタチェック動作
を実行することができなくなる。
るためにはこのようなラッチ回路を用いることができな
い。
tCHSが50ns以下という条件を満足できない場
合、以下のような問題が発生する。すなわち、セルフリ
フレッシュモードにおいては、信号/RASが100μ
s“L”の状態にあればタイマが動作してリフレッシュ
要求φREFが発生される。しかしこの場合、動作マー
ジンを見込んでおり、たとえばロウアドレスストローブ
信号/RASの“L”持続期間が90μsのときにタイ
マが起動することも考えられる。
号/RASが90μsの間“L”の状態にあれば、タイ
マからリフレッシュ要求信号φREFが発生される状態
を考える。セルフリフレッシュ動作モード時において時
刻t2′でコラムアドレスストローブ信号/CASを
“H”に立上げ、次いで時刻tAにおいて“L”に立下
げた状態を考える。この状態においては、DRAMにお
いては内部RAS信号φRASが発生されており、DR
AMアレイにおいて行選択およびリフレッシュ動作が実
行されている。この状態で、時刻tAにおいて信号/C
ASが“L”に立下がれば、外部アドレス信号に従って
列選択動作が実行され、選択されたメモリセルへのデー
タの書込または読出が行なわれる。
セルへの/からの誤ったデータの書込および読出を防止
するために、セルフリフレッシュ動作モード時は内部C
AS信号φCASが発生されないように構成される。し
かしながら、カウンタチェック機能を備える場合、外部
からのコラムアドレスストローブ信号/CASに従って
内部CAS信号φCASが発生されるため、セルフリフ
レッシュ動作時にデータの書込または読出が実行され
る。
外部からリフレッシュの進行状態を知ることができない
ため、一般にスタンバイ状態において用いられ、単にデ
ータ保持動作のためにのみ実行される。したがって低消
費電力の観点からは外部信号は固定状態とされるのが好
ましい。
は、外部のコラムアドレスストローブ信号/CASが一
旦“H”に立上がった後“L”に立下がる状態が発生す
ることも考えられる。したがって、DRAMの使用の制
約を少なくする上でも、このようなセルフリフレッシュ
モード時において誤ってデータの書込または読出が行な
われないようにする手段を設けておくのが好ましい。
び読出を防止するとともにセルフリフレッシュモード時
におけるコラムアドレスストローブ信号/CASの先行
時間tCHSの時間に対する制約もできるだけ少なくす
るのがシステムのタイミング設計の上で好ましい。
レッシュ動作時におけるコラムアドレスストローブ信号
に対するタイミングの制約の少ないダイナミック型半導
体記憶装置を提供することである。
ュモード時における誤動作を厳しいタイミング条件を課
すことなく確実に防止することのできる半導体記憶装置
を提供することである。
テムのタイミング設計が容易なダイナミック型半導体記
憶装置を提供することである。
ュカウンタチェック機能を損うことなくセルフリフレッ
シュモード時における信号タイミングに対する制約を緩
和することのできるダイナミック型半導体記憶装置を提
供することである。
憶装置は、行列状に配列される複数のダイナミック型メ
モリセルと、外部から与えられる、このダイナミック型
メモリセルのデータのリフレッシュを指示するリフレッ
シュ指示に応答して、内部リフレッシュ指示信号を発生
する手段と、外部から与えられる列選択動作開始指示信
号に従ってメモリセルの列選択動作を指示する制御手段
を備える。この制御手段は、内部リフレッシュ指示信号
およびメモリサイクル開始指示信号を受け、これらの内
部リフレッシュ指示信号およびメモリサイクル開始指示
信号が活性化されると、メモリサイクル開始指示信号が
活性状態の間、リフレッシュ指示によりセルフリフレッ
シュモードが指定されてから次に内部でアドレス信号を
生成して、この生成したアドレス信号に従ってデータの
リフレッシュを行なう動作が実行されるまでに要する期
間よりも短い期間である第1の期間外部からの列選択動
作開始指示信号に従うメモリセル列の選択動作を可能に
しかつこの第1の期間に続く期間列選択動作開始指示信
号によるメモリセル列選択動作を禁止するための手段を
備える。請求項2に係る半導体記憶装置においては、リ
フレッシュ指示は、メモリサイクル開始指示信号と列選
択動作開始指示信号との組合せで与えられ、禁止手段
は、内部リフレッシュ指示信号の活性化に応答して活性
化され、かつ列選択動作開始指示信号の非活性化に応答
して非活性化され、活性化時列選択動作を禁止する制御
信号を発生する手段と、この制御信号の活性化とメモリ
サイクル開始指示信号の活性化とに応答してメモリサイ
クル開始指示信号の活性化に対して第1の期間遅延して
活性化されかつメモリサイクル開始指示信号の非活性化
に応答して非活性化され、活性化時列選択動作開始指示
信号による列選択動作を禁止する禁止信号を発生する手
段と、この禁止信号と制御信号と列選択動作開始指示信
号とメモリサイクル開始指示信号とを受け、このメモリ
サイクル開始指示信号が活性化されかつ制御信号が非活
性化されかつ禁止信号が非活性状態のとき列選択動作開
始指示信号に従って列選択動作を制御する列選択制御信
号を発生する論理回路とを備える。請求項3に係る半導
体記憶装置は、内部リフレッシュ指示信号発生手段が、
メモリサイクル開始指示信号と列選択動作開始指示信号
とに従ってダイナミック型メモリセルのリフレッシュを
内部で自動的に行なうセフルリフレッシュモードが指示
されたことを検出するCBR検出回路で構成される。制
御信号発生手段は、このCBR検出回路からの内部リフ
レッシュ指示信号の活性化に応答してセットされかつ列
選択動作開始指示信号の非活性化に応答してリセットさ
れるラッチ回路を備える。請求項4に係る半導体記憶装
置は、リフレッシュ指示に応答して所定の期間経過後予
め定められた時間間隔でリフレッシュ要求信号を発生す
るタイマを備える。第1の期間は、このタイマからリフ
レッシュ要求信号が発生されるまでに終了する。請求項
5に係る半導体記憶装置は、行列状に配列される複数の
ダイナミック型メモリセルと、外部から与えられる、こ
のダイナミック型メモリセルのデータのリフレッシュを
指示するリフレッシュ指示に応答して内部リフレッシュ
指示信号を発生する手段と、この内部リフレッシュ指示
信号の活性化に応答して活性化される制御信号を発生す
る制御信号発生手段と、制御信号に応答して外部からの
メモリサイクル開始指示信号の活性化より所定期間遅延
して活性化する信号を出力する遅延手段と、外部からの
列選択動作開始指示信号に従ってデータ書込動作を制御
する回路を動作可能状態に設定するための制御回路を備
える。この制御回路は、遅延手段の出力信号が活性状態
となると、メモリサイクル開始指示信号が活性状態の間
データ書込動作制御回路を非作動状態としてデータ書込
動作を禁止するための手段を備える。請求項6に係る半
導体記憶装置は、請求項5の禁止手段が、遅延手段の出
力信号の活性化に応答して活性化されかつメモリサイク
ル開始指示信号の非活性化に応答して非活性化する禁止
信号を出力する禁止信号発生回路と、この禁止信号と制
御信号と列選択動作開始指示信号とメモリサイクル開始
指示信号とを受け、この禁止信号の活性化時メモリセル
へのデータの書込を禁止する論理回路とを備える。請求
項7に係る半導体記憶装置は、請求項5の遅延手段が、
制御信号の活性化とメモリサイクル開始指示信号の活性
化とに応答してパルス信号を発生するパル ス発生回路
と、このパルス信号を所定期間遅延する遅延回路とを備
える。請求項8に係る半導体記憶装置は、行および列に
配列される複数のメモリセルを有するメモリセルアレイ
と、外部からのリフレッシュ指示に応答してワンショッ
トの内部リフレッシュ指示信号を発生するための手段
と、外部からのメモリサイクル開始指示信号の活性化
時、外部からの列選択動作指示信号に従ってメモリセル
アレイの列選択動作を指示するための制御回路を備え
る。この制御回路は、メモリサイクル開始指示信号の活
性状態のとき、内部リフレッシュ指示信号が発生されて
から所定時間経過後メモリセルアレイの列を選択する動
作を禁止するための禁止手段とを備える。この所定の期
間は、アドレスカウンタチェックを行なうための1サイ
クル時間より長く設定される。カウンターチェック機能
は、セルフリフレッシュモード時リフレッシュすべきメ
モリセルの行を特定するリフレッシュアドレスを生成す
るリフレッシュカウンターが正常に動作するか否かを、
リフレッシュアドレスに従って選択されたメモリセルへ
外部からアクセスしてデータの書込/読出を行なってア
クセス結果に基ずいて判定するための機能である。
リフレッシュ指示信号およびメモリサイクル開始指示信
号が活性化されると、このメモリサイクル開始指示信号
が活性状態の間、第1の期間外部からの列選択動作開始
指示信号に従うメモリセルの選択動作を可能にしかつこ
の第1の期間に続く期間列選択動作開始指示信号による
メモリセル列選択動作を禁止しており、この第1の期間
においてメモリセルを選択してアクセスし、メモリセル
が正常に選択されているか否かを判定することができ、
またこの第1の期間に続く期間において列選択動作を禁
止することにより、リフレッシュ解除時における外部か
らの列選択動作開始指示信号による誤動作を防止するこ
とができる。ここで、第1の期間は、リフレッシュ指示
によるセルフリフレッシュモードが指定されてから次に
内部でアドレス信号を生成して該生成したアドレス信号
に従ってデータのリフレッシュを行なう動作が実行され
るまでに要する期間よりも短い期間である。 請求項2に
係る半導体記憶装置においては、内部リフレッシュ指示
信号の活性化に応答して活性化され、かつ列選択動作開
始指示信号の非活性化に応答して非活性化され列選択動
作を活性化時禁止する制御信号を生成し、この制御信号
とメモリサイクル開始指示信号とに従って内部の列選択
動作を禁止する禁止信号を生成しているため、正確にこ
の第1の期間外部からのメモリセルへのアクセスを可能
にしかつ第1の期間経過後メモリセルへのアクセスを禁
止することができる。 請求項3に係る半導体記憶装置に
従えば、CBR検出回路の出力信号に従ってセットかつ
列選択動作開始指示信号の非活性化に従ってリセットさ
れるラッチ回路を用いて制御信号を生成しており、内部
リフレッシュ指示信号の活性化時、第1の期間内におい
て外部からの列選択動作開始指示信号が活性化されると
き、確実にこの制御信号を非活性状態として列選択動作
を行なわせることができる。 請求項4に係る半導体記憶
装置においては、この第1の期間をタイマからリフレッ
シュ要求が発生されるまでに終了する期間に設定してお
り、この間列選択動作を行なってアドレスカウンタのチ
ェックを確実に行なうことができる。 請求項5に係る半
導体記憶装置は、内部リフレッシュ指示信号の活性化に
応答 して制御信号を活性化し、この制御信号の活性化時
メモリサイクル開始指示信号の活性化より所定期間遅延
して活性化する信号により、書込動作制御回路をメモリ
サイクル開始指示信号が活性状態の間非作動状態として
いるため、この間メモリセルへのデータの書込を確実に
禁止することができ、セルフリフレッシュモードに入る
とき外部からのアクセスを確実に禁止することができ
る。 請求項6に係る半導体記憶装置においては、メモリ
サイクル開始指示信号の非活性化に応答して、禁止信号
を非活性化しかつこの禁止信号と制御信号と列選択動作
開始指示信号とメモリサイクル開始指示信号とに従って
メモリセルへのデータの書込を禁止するように構成して
いるため、確実にセルフリフレッシュモード移行時の誤
動作を防止することができる。 請求項7に係る半導体記
憶装置においては、制御信号が活性化されると、メモリ
サイクル開始指示信号の活性化によりワンショットのパ
ルス信号を発生し、このパルス信号を所定期間遅延して
おり、簡易な回路構成で容易に禁止信号を生成すること
ができる。 請求項8に係る半導体記憶装置においては、
列選択動作を列選択動作指示信号に従って指示するため
の制御回路において、メモリサイクル開始指示信号が活
性状態のとき内部リフレッシュ指示信号が発生されてか
らアドレスカウンタチェックを行なうためのメモリアク
セスの1サイクル時間よりも長い期間経過後のメモリセ
ルアレイの列を選択する動作を禁止するように構成して
いるため、このアドレスカウンタチェックを行なうため
の1サイクル期間よりも長い期間の間メモリセルアレイ
の列を選択することができ、確実にアドレスカウンタチ
ェックを行なうことができるとともに、この時間経過後
列選択動作を禁止することにより、セルフリフレッシュ
モード移行時における誤動作を防止することができる。
ック型半導体記憶装置の要部の構成を示す図である。こ
の図1に示す回路は、図5に示すCAS制御信号発生回
路124の構成に対応し、対応する部分には同一の参照
番号を付す。図1において、CAS制御信号発生回路
は、CBR検出回路1からの内部リフレッシュ指示信号
CBRに応答してセットされかつ列選択動作開始指示信
号としてのコラムアドレスストローブ信号/CASに応
答してリセットされるRSフリップフロップ32と、R
Sフリップフロップ32の出力Qからの制御信号CCE
に応答して活性化され、活性化時、外部から与えられる
メモリサイクル開始指示信号としてのロウアドレススト
ローブ信号/RASの立下がりに応答して所定の時間幅
を有するワンショットのパルス信号RAS′を発生する
パルス発生回路48と、パルス発生回路48からのパル
ス信号RAS′を所定の時間(たとえば90μsまたは
90μs程度)遅延させる遅延回路44と、遅延回路4
4の出力信号に応答してセットされ、かつ外部ロウアド
レスストローブ信号/RASの立上がりに応答してリセ
ットされるRSフリップフロップ47と、コラムアドレ
スストローブ信号/CAS、制御信号CCE、RSフリ
ップフロップ47の出力Qからの禁止信号としての制御
信号Tおよび外部ロウアドレスストローブ信号/RAS
を受ける論理回路としての4入力NOR回路48を含
む。NOR回路48から内部列選択動作を制御する内部
CAS信号φCASが発生され、CAS系制御回路36
へ与えられる。次に、この図1に示すCAS制御信号発
生回路の動作を、その動作波形図である図2を参照して
説明する。
信号/CASが“L”に立下がり、次いで、時刻t2で
外部ロウアドレスストローブ信号/RASが“L”にな
る。この時刻t1におけるコラムアドレスストローブ信
号/CASの“L”への立下がりに応答して、「CAS
ビフォーRAS」条件が満足され、外部からのリフレッ
シュ指示が与えられ、CBR検出回路1からの内部リフ
レッシュ指示信号CBRが“H”に立上がり、RSフリ
ップフロップ32がセットされる。これに応答して、R
ASフリップフロップ32の出力Qからの制御信号CC
Eが“H”に立上がり、パルス発生回路48が活性状態
とされる。
ーブ信号/RASが“L”へ立下がると、パルス発生回
路48が所定の時間幅を有するパルス信号RAS′を発
生する。このパルス信号RAS′のパルス幅は通常のリ
フレッシュに必要とされる1サイクルよりも短いもので
あってもよく、RSフリップフロップ47をセットする
だけの幅を有していればよい。遅延回路44はこのパル
ス信号RAS′を所定の時間遅延させてRSフリップフ
ロップ47へセット入力Sへ与える。制御信号CCEが
“H”の間は、NOR回路48の出力信号φCASは
“L”であり、CAS系制御回路36からは制御信号は
発生されず、列選択動作、データの書込および読出動作
は禁止されている。所定の時刻が経過すると遅延回路4
4の出力が時刻tTで立上がり、RSフリップフロップ
47がセットされる。これにより、制御信号Tが“H”
へ立上がる。
トローブ信号/CASが一旦“H”へ立上がる状態を考
える。これに応答してRSフリップフロップ32がリセ
ットされ、制御信号CCEが“L”となる。この状態で
は制御信号Tが“H”にあるためNOR回路48の出力
信号φCASはまだ“L”の状態にある。
ーブ信号/CASが“L”へ立下がり時刻t3において
“H”へ立上がったとしても、制御信号Tが“H”の状
態にあるため、内部CAS信号φCASはNOR回路4
8の機能により“L”のままである。
シュモード動作時において制御信号/CASが誤って一
旦“H”へ立上がり、次いで“L”へ立下がり、次いで
再び“H”へ立上がる変化をしても、内部CAS信号φ
CASは“L”の状態を維持しているため、データの書
込および読出は何ら実行されない。
の動作マージンを見込んで、時刻t3においてタイマか
らリフレッシュ要求が出されたとしても、その状態にお
いても信号Tが“H”にあり列選択動作等は禁止されて
いるため、そのリフレッシュ動作は何ら悪影響を受ける
ことなく確実に実行される。時刻t4において外部ロウ
アドレスストローブ信号/RASが“H”へ立上がる
と、RSフリップフロップ47がリセットされ、制御信
号Tが“L”に立下がる。すなわち、時刻tTから時刻
t4までの間(信号Tが“H”にある間)は、たとえ信
号/CASが変化しても内部におけるデータの書込およ
び読出および列選択動作禁止されることなり、確実に誤
動作が防止される。
での時間は100μsと仕様に従って定められている。
この場合、動作マージンを見込んで、リフレッシュタイ
マからのリフレッシュ要求が100μs経過以前に発生
される状態に対処することが必要となる。この場合、時
刻t2から時刻tTまでの遅延回路44が与える遅延時
間を90μs程度に設定すれば、時刻tTから時刻t4
までの時間を10μs程度に設定することができる。内
部CAS信号φCASが“H”へ立上るのは、NOR回
路45の入力信号が全て“L”となったときである。信
号/CASを信号/RASよりも先に“H”に立上げて
も、内部CAS信号φCASはすでに“L”の状態にあ
る。したがってこの期間内の任意の時刻において外部か
らのコラムアドレスストローブ信号/CASを“H”に
設定するこどかでき、従来の先行時間tCHSが50n
sである条件に比べて大幅に信号/CASに対するタイ
ミング条件を緩和することができ、システム設計が容易
になる。
通常最大10μs程度のサイクル時間であり、時刻tT
以前に信号/RASが“H”に立上がる。この状態で
は、信号Tは“L”の状態にあるため、外部からのコラ
ムアドレスストローブ信号/CASに従って内部CAS
信号φCASが発生され、データの書込および読出が行
なえる。
4が与える遅延時間(時刻t2から時刻tTまでの間の
時間)は90μs程度として説明している。しかしなが
らこの時間はリフレッシュタイマのリフレッシュ要求信
号の発生タイミングに対して考えられるマージンに応じ
て設定されればよく、たとえば99μsの時間に設定さ
れてもよい。この遅延時間が99μsの場合でも、時刻
tTから時刻t4までの時間は1μs程度であり、従来
の50nsに比べて十分に大きくすることができ、外部
コラムアドレスストローブ信号/CASに対するタイミ
ング条件を十分に緩和することができる。
シュ制御回路およびRAS系制御信号発生回路の構成に
ついては詳細に説明しなかったがこれは従来の回路構成
と同様であり、図5に示す回路構成が用いられてもよ
い。他の回路構成が用いられてもよい。/CASビフォ
ー/RASのタイミングでセルフリフレッシュモードが
指定され、セルフリフレッシュが実行される回路構成で
あればよい。
フリフレッシュ動作時において、所定時間経過後は内部
CAS信号の発生を禁止するように構成したため、カウ
ンタチェック機能を損うことなく外部コラムアドレスス
トローブ信号/CASに対するタイミング条件の制限を
緩和することができるとともに確実にこのセルフリフレ
ッシュ動作モード時における誤動作を防止することが可
能となる。
回路の構成を示す図である。
る。
信号のタイミングを示す波形図である。
ミック型半導体記憶装置の全体の構成を示す図である。
フレッシュ制御系の回路構成を概略的に示す図である。
号波形図である。
カウンタチェック動作を示す信号波形図である。
る問題点を説明するための図である。
Claims (8)
- 【請求項1】 行列状に配列される複数のダイナミック
型メモリセル、 外部から与えられる、前記ダイナミック型メモリセルの
データのリフレッシュを指示するリフレッシュ指示に応
答して、セルフリフレッシュモードを指定する内部リフ
レッシュ指示信号を発生する手段、および外部から与え
られる列選択動作開始指示信号に従って前記メモリセル
の列選択動作を指示する制御手段を備え、 前記制御手段は、 前記内部リフレッシュ指示信号およびメモリサイクル開
始指示信号を受け、前記内部リフレッシュ指示信号およ
び前記メモリサイクル開始指示信号が活性化されると、
前記メモリサイクル開始指示信号が活性状態の間、前記
リフレッシュ指示によりセルフリフレッシュモードが指
定されてから、次に内部でアドレス信号を生成して該生
成したアドレス信号に従ってデータのリフレッシュを行
なう動作が実行されるまでに要する期間よりも短い期間
である 第1の期間外部からの列選択動作開始指示信号に
従うメモリセル列の選択動作を可能にしかつ前記第1の
期間に続く期間前記列選択動作開始指示信号によるメモ
リセル列選択動作を禁止するための手段を備える、半導
体記憶装置。 - 【請求項2】 前記リフレッシュ指示は、前記メモリサ
イクル開始指示信号と前記列選択動作開始指示信号との
組合せで与えられ、 前記禁止するための手段は、 前記内部リフレッシュ指示信号の活性化に応答して活性
化され、かつ前記列選択動作開始指示信号の非活性化に
応答して非活性化され、活性化時列選択動作を禁止する
制御信号を発生する手段と、 前記制御信号の活性化と前記メモリサイクル開始指示信
号の活性化とに応答して、前記メモリサイクル開始指示
記号の活性化に対して前記第1の期間遅延して活性化さ
れ、かつ前記メモリサイクル開始指示信号の非活性化に
応答して非活性化され、活性化時前記列選択動作開始指
示信号による列選択動作を禁止する禁止信号を発生する
手段と、 前記禁止信号と前記制御信号と前記列選択動作開始指示
信号と前記メモリサイクル開始指示信号とを受け、前記
メモリサイクル開始指示信号が活性化されかつ前記制御
信号が非活性化されかつ前記禁止信号が非活性状態のと
き前記列選択動作開始指示信号に従って列選択動作を制
御する列選択制御信号を発生する論理回路とを備える、
請求項1記載の半導体記憶装置。 - 【請求項3】 前記内部リフレッシュ指示信号発生手段
は、前記メモリサイクル開始指示信号と前記列選択動作
開始指示信号とに従って前記ダイナミック型メモリセル
のリフレッシュを内部で自動的に行なうセフルリフレッ
シュモードが指示されたことを検出するCBR検出回路
で構成され、 前記制御信号発生手段は、前記CBR検出回路からの内
部リフレッシュ指示信号の活性化に応答してセットされ
かつ前記列選択動作開始指示信号の非活性化に応答して
リセットされるラッチ回路を備える、請求項2記載の半
導体記憶装置。 - 【請求項4】 前記リフレッシュ指示に応答して、所定
の期間経過後予め定められた時間間隔でリフレッシュ要
求信号を発生するタイマを備え、 前記第1の期間は、前記タイマからリフレッシュ要求信
号が発生されるまでに終了する、請求項1記載の半導体
記憶装置。 - 【請求項5】 行列状に配列される複数のダイナミック
型メモリセルと、 外部から与えられる、前記ダイナミック型メモリセルの
データのリフレッシュを指示するリフレッシュ指示に応
答して内部リフレッシュ指示信号を発生する手段と、 前記内部リフレッシュ指示信号の活性化に応答して活性
化される制御信号を発生する制御信号発生手段と、 前記制御信号の活性化時、外部からのメモリサイクル開
始指示信号に応答して、前記メモリサイクル開始指示信
号の活性化より所定期間遅延して活性化する信号を出力
する遅延手段と、外部からの列選択動作開始指示信号に従ってデータ書込
動作を制御する回路を動作可能状態に設定するための制
御回路を備え、 前記制御回路は、前記遅延手段の出力信号が活性状態と
なると、前記メモリサイクル開始指示信号が活性状態の
間、前記デ−タ書込動作制御回路を非作動状態としてデ
−タ書込動作を禁止するための手段を含む、 半導体記憶
装置。 - 【請求項6】 前記禁止手段は、 前記遅延手段の出力信号の活性化に応答して活性化しか
つ前記メモリサイクル開始指示信号の非活性化に応答し
て非活性化する禁止信号を出力する禁止信号発生回路
と、 前記禁止信号と前記制御信号と列選択動作開始指示信号
と前記メモリサイクル開始指示信号とを受け、前記禁止
信号の活性化時前記メモリセルへのデータの書込を禁止
する論理回路とを備える、請求項5記載の半導体記憶装
置。 - 【請求項7】 前記遅延手段は、 前記制御信号の活性化と前記メモリサイクル開始指示信
号の活性化とに応答してパルス信号を発生するパルス発
生回路と、 前記パルス信号を前記所定期間遅延する遅延回路とを備
える、請求項5記載の半導体記憶装置。 - 【請求項8】 セルフリフレッシュモードで動作可能で
ありかつアドレスカウンタチェック機能を有する半導体
記憶装置であって、前記カウンタチェック機能は、前記
セルフリフレッシュモード時リフレッシュすべきメモリ
セルの行を特定するリフレッシュアドレスを生成するリ
フレッシュカウンタが正常に動作するか否かを、前記リ
フレッシュアドレスに従って選択されたメモリセルへ外
部からアクセスしてデータの書込・読出を行ない該アク
セス結果に基ずいて判定するための機能であり、 行および列に配列される複数のメモリセルを有するメモ
リセルアレイと、 外部からのリフレッシュ指示に応答してワンショットの
内部リフレッシュ指示信号を発生するための手段と、外部からのメモリサイクル開始指示信号の活性化時、外
部からの列選択動作指示信号に従って前記メモリセルア
レイの列選択動作を指示するための制御回路を備え、 前記制御回路は、前記メモリサイクル開始指示信号の活
性状態のとき、 前記内部リフレッシュ指示信号が発生さ
れてから所定時間経過後前記メモリセルアレイの列を選
択する動作を禁止するための禁止手段とを備え、前記所
定の期間は、前記アドレスカウンタチェックを行なうた
めのメモリセルアクセスの1サイクル時間より長く設定
される、半導体記憶装置。
Priority Applications (5)
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