JP2982928B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2982928B2 JP4078105A JP7810592A JP2982928B2 JP 2982928 B2 JP2982928 B2 JP 2982928B2 JP 4078105 A JP4078105 A JP 4078105A JP 7810592 A JP7810592 A JP 7810592A JP 2982928 B2 JP2982928 B2 JP 2982928B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、セルフリフレッシュ機能を備えるダイナミッ
ク型半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の１つにダイナミック・
ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）
がある。ＤＲＡＭは、メモリセルが１個のトランジスタ
と１個のキャパシタから構成され、セル占有面積が小さ
く、高密度、高集積化が容易であり、かつビット単価が
安いため大記憶容量の記憶装置として広く用いられてい
る。
【０００３】ＤＲＡＭは、情報を電荷の形態でキャパシ
タに格納している。このため、定期的にメモリセルのデ
ータのリフレッシュを行なう必要がある。従来のリフレ
ッシュ方式では、ロウアドレスストローブ信号／ＲＡＳ
を外部から約１６μｓの周期でパルス状に半導体記憶装
置へ与えてメモリセルデータのリフレッシュが行なわれ
る。ロウアドレスストローブ信号／ＲＡＳは半導体記憶
装置のメモリサイクル期間を決定するとともに、この半
導体記憶装置の行アドレスを取込むタイミングおよび行
選択に関連する動作のタイミングを決定する制御信号と
しても機能する。このリフレッシュ方式は、ＲＡＳオン
リーリフレッシュ方式と呼ばれ、外部から行アドレスを
与えることにより、この行アドレスが指定する行に接続
されるメモリセルのデータがリフレッシュされる。
【０００４】ＣＭＯＳ（相補型金属−絶縁膜−半導体
型）デバイスを用いることにより、ＤＲＡＭの消費電力
が大幅に低減されており、ＤＲＡＭを電池で駆動するこ
とが可能となってきている。このような電池駆動可能な
ＤＲＡＭの用途の１つに携帯型パーソナルコンピュータ
がある。携帯型パーソナルコンピュータなどの電池駆動
機器においては、電源として比較的容量の小さな電池が
用いられる。このため、システム全体としての消費電力
をできるだけ小さくすることが、電池寿命を長くするた
めに必要とされる。
【０００５】情報保持動作のみが行なわれる際の電力消
費をできるだけ小さくする方法としては、セルフリフレ
ッシュモードを用いることが有効である。
【０００６】図３は、セルフリフレッシュモード時の外
部制御信号のタイミングを示す図である。セルフリフレ
ッシュモードは、ロウアドレスストローブ信号／ＲＡＳ
の立下がり（時刻ｔ２）よりも先に（時刻ｔ１）コラム
アドレスストローブ／ＣＡＳを“Ｌ”へ立下げることに
より設定される。コラムアドレスストローブ信号／ＣＡ
Ｓは、ＤＲＡＭの列アドレスの取込タイミングおよび、
列選択動作を制御するタイミングを与えるとともにさら
に通常動作モード時（データの読出および書込動作時）
においては、このデータの書込および読出タイミングを
決定する信号として用いられる。
【０００７】セルフリフレッシュモードにおいては、信
号／ＲＡＳおよび／ＣＡＳがともに“Ｌ”に設定されて
いる限りＤＲＡＭ内部に設けられたセルフリフレッシュ
制御回路により自動的にメモリセルデータのリフレッシ
ュが実行される。
【０００８】このセルフリフレッシュモードは、リフレ
ッシュアドレス（リフレッシュされるべき行を指定する
アドレス）が内蔵のアドレスカウンタから発生されるの
みならず、リフレッシュタイミングも内蔵のタイマによ
って生成される。したがって、外部のたとえばＤＲＡＭ
コントローラから周期的にリフレッシュタイミングを規
定するためのパルス信号を与える必要がない。このた
め、ＤＲＡＭコントローラなどの外部リフレッシュ制御
回路の電力消費が不要とされ、システム全体として消費
電力を節約することができる。
【０００９】上述のように信号／ＲＡＳよりも先に信号
／ＣＡＳを“Ｌ”とすることによりリフレッシュを設定
する動作モードは一般に、／ＣＡＳビフォー／ＲＡＳリ
フレッシュ動作（ＣＢＲリフレッシュ）と呼ばれる。時
刻ｔ２において信号／ＲＡＳが“Ｌ”に立下がると、Ｄ
ＲＡＭ内蔵のリフレッシュアドレスカウンタからのアド
レスに従ってリフレッシュが実行される。
【００１０】信号／ＲＡＳが“Ｌ”の期間（ｔＲＡＳ
Ｓ）が１００μｓ以上に設定されると、ＤＲＡＭは、内
蔵のタイマからのリフレッシュ要求信号に応答してリフ
レッシュを実行する。信号／ＲＡＳが“Ｌ”に設定され
る限り、一定の周期（たとえば１２５μｓ）でリフレッ
シュが繰り返される。
【００１１】セルフリフレッシュの終了は、時刻ｔ４に
おいて信号／ＲＡＳを“Ｈ”に立上げることにより実現
される。
【００１２】図４は、セルフリフレッシュ機能を備える
ＤＲＡＭの全体の構成を示す図である。図４において、
ＤＲＡＭは、行および列からなるマトリクス状に配列さ
れたダイナミック型メモリセルを有するメモリセルアレ
イ１００と、内部行アドレス信号ＲＡをデコードしてメ
モリセルアレイ１００の対応の行を選択するロウデコー
ダ１０２と、メモリセルアレイ１００の選択された行に
接続されるメモリセルのデータを検知しかつ増幅するセ
ンスアンプ群１０４と、与えられた内部列アドレス信号
ＣＡをデコードしてメモリセルアレイ１００の対応の列
を選択するコラムデコーダ１０６と、コラムデコーダ１
０６からの列選択信号に応答してメモリセルアレイ１０
０の選択された列を内部データ線１１０へ接続するＩＯ
ゲート１０８を含む。
【００１３】センスアンプ群１０４は、メモリセルアレ
イ１００の各列に対して設けられたセンスアンプを含
む。ＤＲＡＭはさらに、外部からのアドレス信号Ａとア
ドレスカウンタ１２０からのリフレッシュアドレスＲＥ
ＦＡの一方を通過させるマルチプレクサ１１２と、マル
チプレクサ１１２からの信号を受けて内部行アドレス信
号ＲＡを発生する行アドレスバッファ１１４と、外部か
らのアドレス信号Ａを受け、内部列アドレス信号ＣＡを
生成する列アドレスバッファ１１６と、外部からのロウ
アドレスストローブ信号／ＲＡＳとコラムアドレススト
ローブ信号／ＣＡＳを受けてリフレッシュモード指示時
にはリフレッシュに必要な各種制御信号を発生するリフ
レッシュ制御回路１１８と、ロウアドレスストローブ信
号／ＲＡＳとリフレッシュ制御回路１１８からの制御信
号とに応答して信号ＲＡＳに関連する回路を制御する信
号を発生するＲＡＳ制御信号発生回路１２２と、コラム
アドレスストローブ信号／ＣＡＳとＲＡＳ制御信号発生
回路１２２からの制御信号とに応答して信号ＣＡＳに関
連する回路を制御する信号を発生するＣＡＳ制御信号発
生回路１２４を含む。
【００１４】ＲＡＳ制御信号発生回路１２２からの制御
信号はロウデコーダ１０２および行アドレスバッファ１
１４へ与えられ両者の動作タイミングを決定するととも
に、また図には示していないがセンスアンプ群１０４の
動作タイミングをも決定する。信号ＲＡＳに関連する回
路は行選択に関連する回路およびセンス動作に関連する
回路を含む。ＣＡＳ制御信号発生回路１２４の出力する
制御信号はコラムデコーダ１０６および列アドレスバッ
ファ１１６のそれぞれの動作タイミングを決定するとと
もに、後に説明するように、装置外部とのデータの書込
および読出動作をも決定する。ＣＡＳ制御信号発生回路
１２４は、ＲＡＳ制御信号発生回路１２２が内部ＲＡＳ
信号を発生しており、このＤＲＡＭが活性状態にありか
つ行選択動作を実行しているときに活性状態とされる。
【００１５】ＤＲＡＭはさらに、リフレッシュ制御回路
１１８からのリフレッシュ指示に応答して起動され、所
定時間ごとにリフレッシュ要求信号を発生するタイマ１
２６と、リフレッシュ制御回路１１８の制御の下にカウ
ント動作を実行するアドレスカウンタ１２０と、ＣＡＳ
制御信号発生回路１２４からの制御信号と外部からのラ
イトイネーブル信号／ＷＥとに応答してデータ書込タイ
ミングを決定する内部書込信号を発生する書込制御回路
１２８と、書込制御回路１２８からの内部書込信号に応
答して外部から与えられた書込データＤから内部書込デ
ータを生成してメモリセルアレイ１００の選択されたメ
モリセルへ伝達する入力回路１３０と、ＣＡＳ制御信号
発生回路１２４からの制御信号に応答してメモリセルア
レイ１００の選択されたメモリセルのデータから外部読
出データＱを生成する出力回路１３０を含む。
【００１６】書込制御回路１２８は、コラムアドレスス
トローブ信号／ＣＡＳとライトイネーブル信号／ＷＥの
遅い方の立下がりタイミングに従って内部書込信号を生
成する。出力回路１３２はこのコラムアドレスストロー
ブ信号／ＣＡＳの立下がりに応答して活性化される。
【００１７】なお図４において、アドレスバッファ１４
０は行アドレスバッファ１１４と列アドレスバッファ１
１６とを備えており、それぞれのアドレス取込タイミン
グはＲＡＳ制御信号発生回路１２２およびＣＡＳ制御信
号発生回路１２４からの制御信号により決定される。こ
のとき外部アドレス信号Ａは行アドレス信号と列アドレ
ス信号とがマルチプレクスして与えられてもよく、また
ノンマルチプレクス方式で与えられてもよい。また、入
力回路１３０と出力回路１３２はそれぞれ別々のピン端
子を介してデータの入出力を行なってもよく、同一のピ
ン端子を介してデータの入出力を行ってもよい。次にこ
の図４に示すＤＲＡＭの動作について簡単に説明する。
【００１８】通常のデータの書込および読出時において
は、マルチプレクサ１１２は外部アドレス信号Ａを行ア
ドレスバッファ１１４へ与える。ロウアドレスストロー
ブ信号／ＲＡＳが“Ｌ”へ立下がるとＤＲＡＭが活性化
されるとともにメモリサイクルが始まる。ＲＡＳ制御信
号発生回路１２２はこの信号／ＲＡＳの立下がりに応答
して内部制御信号を発生し、行アドレスバッファ１１４
へ与える。行アドレスバッファ１１４はこの与えられた
制御信号に応答してマルチプレクサ１１２を介して与え
られたアドレス信号Ａから内部行アドレス信号ＲＡを生
成してロウデコーダ１０２へ与える。ロウデコーダ１０
２はこのＲＡＳ制御信号発生回路１２２からの制御信号
に応答して内部行アドレス信号ＲＡをデコードしてメモ
リセルアレイ１００の対応の行を選択する。次いで、セ
ンスアンプ群１０４がＲＡＳ制御信号発生回路１２２か
らの図示しない制御信号により活性化され、この選択さ
れた行に接続されるメモリセルのデータが増幅されかつ
ラッチされる。
【００１９】次いでコラムアドレスストローブ信号／Ｃ
ＡＳが“Ｌ”に立下がると、ＣＡＳ制御信号発生回路１
２４からの制御の下に、列アドレスバッファ１１６が外
部アドレス信号Ａを取込み内部列アドレス信号ＣＡを発
生する。コラムデコーダ１０６が次いでこの内部列アド
レス信号ＣＡをデコードしてメモリセルアレイ１００の
対応の列を選択し、ＩＯゲート１０８を介してこの選択
された列が内部データ線１１０へ接続される。
【００２０】データ書込時においてはライトイネーブル
信号／ＷＥが“Ｌ”の活性状態にあり、書込制御回路１
２８が信号／ＣＡＳおよび信号／ＷＥが“Ｌ”となった
状態に内部書込信号を発生する。入力回路１３０はこの
書込制御回路１２８からの内部書込信号に従って外部書
込データＤから内部書込データを生成する。これによ
り、コラムデコーダ１０６およびロウデコーダ１０２に
より選択された列および行の交点に位置するメモリセル
へデータが書込まれる。
【００２１】データ読出時においては、出力回路１３２
はＣＡＳ制御信号発生回路１２４の制御の下にこの内部
データ線１１０に読出されたデータから外部読出データ
Ｑを生成して出力する。
【００２２】リフレッシュ動作モード時においては、リ
フレッシュ制御回路１１８が活性化される。リフレッシ
ュ制御回路１１８は、この信号／ＲＡＳおよび／ＣＡＳ
の状態の組合わせに従ってセルフリフレッシュモードが
指定されたことを検出すると、マルチプレクサ１１２へ
切換信号を与えるとともに、アドレスカウンタ１２０を
カウント動作可能状態に設定する。アドレスカウンタ１
２０は通常動作モード時においてはそのカウント値をラ
ッチしている状態に設定される。
【００２３】リフレッシュ制御回路１１８はまたタイマ
１２６を起動するとともに、ＲＡＳ制御信号発生回路１
２２へ制御信号を与え、ＲＡＳ制御信号発生回路１２２
を活性化する。これに応答して、ＲＡＳ制御信号発生回
路１２２から制御信号が発生され、行アドレスバッファ
１１４が、マルチプレクサ１１２を介してアドレスカウ
ンタ１２０から与えられたリフレッシュアドレスＲＥＦ
Ａから内部行アドレス信号ＲＡを発生してロウデコーダ
１０２へ与える。ロウデコーダ１０２はこのリフレッシ
ュアドレスＲＥＦＡから生成された内部行アドレス信号
ＲＡをデコードしてメモリセルアレイ１００の対応の行
を選択する。センスアンプ群１０４がまたＲＡＳ制御信
号発生回路１２２の制御の下に活性化され、この選択さ
れた行に接続されるメモリセルのデータを検知し増幅し
かつラッチする。
【００２４】ＣＡＳ制御信号発生回路１２４は信号／Ｃ
ＡＳが“Ｌ”に設定された状態ではＲＡＳ制御信号発生
回路１２２の制御の下にその動作が禁止される。これに
より列アドレスバッファ１１６、コラムデコーダ１０
６、書込制御回路１２８および出力回路１３２の動作は
禁止される。ＲＡＳ制御信号発生回路１２２からの内部
制御信号はリフレッシュ制御回路１１８の制御の下の所
定期間持続するだけであり、このリフレッシュ期間が終
了するとＲＡＳ制御信号発生回路１２２からの制御信号
はすべて不活性状態となる。これによりセンスアンプ群
１０４により検知、増幅およびラッチされていたメモリ
セルのデータはもとのメモリセルへ書込まれ、ＤＲＡＭ
はプリチャージ状態に復帰する。
【００２５】続いてタイマ１２６が所定の期間が経過し
たことを検出するとリフレッシュ要求信号をリフレッシ
ュ制御回路１１８へ与える。リフレッシュ制御回路１１
８はこのリフレッシュ要求信号に応答してＲＡＳ制御信
号発生回路１２２を再び活性化する。アドレスカウンタ
１２０は先のリフレッシュ動作の完了時にＲＡＳ制御信
号発生回路１２２からのカウント信号に従ってそのカウ
ント値が１増分（または減分）している。したがってこ
のときのリフレッシュサイクルにおいてはアドレスカウ
ンタ１２０からは次の行を指定するリフレッシュアドレ
スＲＥＦＡが発生される。このリフレッシュアドレスＲ
ＥＦＡに従って行選択動作およびメモリセルのデータの
リフレッシュが実行される。以降、信号／ＲＡＳおよび
／ＣＡＳが“Ｌ”の間、所定時間ごとにこのリフレッシ
ュ動作が実行される。信号／ＲＡＳが“Ｈ”へ立上がる
とリフレッシュ制御回路１１８はタイマ１２６をリセッ
トするとともにマルチプレクサ１１２を外部アドレス信
号Ａを選択する状態に設定し、かつアドレスカウンタ１
２０を最後のリフレッシュ動作完了後カウント値を１変
更させかつラッチ状態に設定する。リフレッシュ制御回
路１１８はまたこの信号／ＲＡＳの“Ｈ”への立上がり
によりそのリフレッシュ制御動作から開放される。
【００２６】上述のように、信号／ＲＡＳおよび／ＣＡ
Ｓを所定のタイミングで“Ｌ”に設定し続けることによ
り、内部で自動的にメモリセルのデータのリフレッシュ
が実行される。
【００２７】図５は、図４に示すリフレッシュ制御回
路、ＲＡＳ制御信号発生回路およびＣＡＳ制御信号発生
回路の具体的構成の一例を示す図である。図５におい
て、リフレッシュ制御回路１１８は、信号／ＲＡＳおよ
び／ＣＡＳに応答して、セルフリフレッシュモードが指
定されたか否かを示す内部リフレッシュ指示信号ＣＢＲ
を発生するＣＢＲ検出回路１と、ＣＢＲ検出回路１から
の信号ＣＢＲに応答してセットされかつ信号／ＲＡＳに
従ってリセットされるセット・リセットフリップフロッ
プ（以下、単にＲＳフリップフロップと称す）２と、Ｒ
Ｓフリップフロップ２の出力Ｑにより活性化され、信号
／ＲＡＳに応答してワンショットのパルスを発生するパ
ルス発生回路３と、タイマ１２６からのリフレッシュ要
求信号φＲＥＦとパルス発生回路３の出力を受けるＯＲ
回路４と、ＯＲ回路４の出力に応答してワンショットの
パルス信号ＰＵを発生するワンショットパルス発生回路
５を含む。
【００２８】ＣＢＲ検出回路１は、コラムアドレススト
ローブ信号／ＣＡＳを反転するインバータ回路１２と、
インバータ回路１２の出力とロウアドレスストローブ信
号／ＲＡＳを受けるＡＮＤ回路１４とを含む。ＡＮＤ回
路１４は、両入力がともに“Ｈ”のレベルとなったとき
に“Ｈ”の信号を発生する。ＲＳフリップフロップ２
は、内部リフレッシュモード指示信号ＣＢＲの“Ｈ”へ
の立上がりに応答してセット状態とされ、その出力Ｑか
ら“Ｈ”の信号を出力し、信号／ＲＡＳの“Ｈ”への立
上がりに応答してリセット状態とされ、その出力Ｑを
“Ｌ”に設定する。ＲＡＳフリップフロップ２の出力／
Ｑはマルチプレクサ１１２の選択動作制御信号として用
いられる。ＯＲ回路４は、この一方の入力が“Ｈ”とな
ったときに“Ｈ”の信号を出力する。ワンショットパル
ス発生回路５は、ＯＲ回路４からの出力信号の立上がり
に応答して所定の時間幅（通常行選択動作からセンスア
ンプのセンス動作およびラッチ動作完了を含む時間幅）
のパルス信号ＰＵを発生する。
【００２９】ＲＡＳ制御信号発生回路１２２は、ロウア
ドレスストローブ信号／ＲＡＳとＲＳフリップフロップ
２の出力Ｑからの信号を受けるＮＯＲ回路２０と、ＮＯ
Ｒ回路２０の出力とワンショットパルス発生回路５の出
力とを受けるＯＲ回路２２と、ＯＲ回路２２の出力に応
答して信号ＲＡＳに関連する回路を制御する信号を発生
するＲＡＳ系制御回路２４を含む。ＮＯＲ回路２０は少
なくとも一方の入力が“Ｈ”となったとき“Ｌ”の信号
を発生する。
【００３０】ＣＡＳ制御信号発生回路１２４は、内部リ
フレッシュ指示信号ＣＢＲに応答してセットされ、かつ
コラムアドレスストローブ信号／ＣＡＳに応答してリセ
ットされるＲＳフリップフロップ３２と、ＲＳフリップ
フロップ３２の出力Ｑからの信号ＣＣＥとロウアドレス
ストローブ信号／ＲＡＳとコラムアドレスストローブ信
号ＣＡＳを受ける３入力ＮＯＲ回路３４と、ＮＯＲ回路
３４の出力に応答してＣＡＳに関連する回路を制御する
信号を発生するＣＡＳ系制御回路３６を含む。
【００３１】次に、この図５に示すセルフリフレッシュ
制御系の動作をそのセルフリフレッシュ動作時の動作波
形を示す図６を参照して説明する。
【００３２】／ＣＡＳビフォー／ＲＡＳのタイミングに
信号／ＲＡＳおよび／ＣＡＳが設定されると、ＣＢＲ検
出回路１からの信号ＣＢＲが“Ｈ”に立上がる。内部リ
フレッシュ指示信号ＣＢＲはロウアドレスストローブ信
号／ＲＡＳの立下がりに応答して“Ｌ”へ立下がる。Ｒ
Ｓフリップフロップ２はこの信号ＣＢＲの立上がりに応
答してセットされ、タイマ１２６を活性化するとともに
ＮＯＲ回路２０を介してロウアドレスストローブ信号／
ＲＡＳによる行選択動作を禁止する。
【００３３】次いで、このロウアドレスストローブ信号
／ＲＡＳの立下がりに応答してパルス発生回路３の出力
が所定期間“Ｈ”に立上がり、ＯＲ回路４の出力が
“Ｈ”に立上がる。ワンショットパルス発生回路５は、
このＯＲ回路４の出力に応答して所定期間“Ｈ”となる
信号ＰＵを発生する。これに応答して、ＯＲ回路２２か
ら内部ＲＡＳ信号φＲＡＳが発生され、この内部ＲＡＳ
信号φＲＡＳに従ってＲＡＳ系制御回路２４が行選択等
に関連する制御動作を実行する。このとき、ＲＳフリッ
プフロップ２の出力／Ｑがマルチプレクサへ与えられて
おり、マルチプレクサはその接続経路を切換えて、アド
レスカウンタ１２０からのリフレッシュアドレスを行ア
ドレスバッファへ与えている。
【００３４】一方、ＲＳフリップフロップ３２が内部リ
フレッシュ指示信号ＣＢＲに応答してセットされ、その
出力Ｑが“Ｈ”となり、ＮＯＲ回路３４の出力が“Ｌ”
となる。このＲＳフリップフロップ３２からの出力信号
ＣＣＥが“Ｈ”の間、内部ＣＡＳ信号φＣＡＳは“Ｌ”
に設定される。これにより、セルフリフレッシュモード
時において制御信号／ＣＡＳにおけるノイズなどの影響
による誤ったデータの書込および読出が行なわれるのが
禁止される。
【００３５】所定期間が経過すると、タイマ１２６はリ
フレッシュ要求信号φＲＥＦを発生する。これにより、
ＯＲ回路４、ワンショットパルス発生回路５およびＯＲ
回路２２を介してパルス信号ＰＵに対応するパルス幅を
有する内部ＲＡＳ信号φＲＡＳが発生され、再びリフレ
ッシュ動作が実行される。このリフレッシュ動作が完了
すると、ＲＡＳ系制御回路２４はカウンタ１２０のカウ
ンタ値を１つ増分または減分する。
【００３６】以降、所定間隔でタイマ１２６からリフレ
ッシュ要求信号φＲＥＦが発生されるごとにリフレッシ
ュが実行される。
【００３７】ロウアドレスストローブ信号／ＲＡＳが
“Ｈ”へ立上がるとＲＡＳフリップフロップ２がリセッ
トされ、その出力Ｑからは“Ｌ”レベルの信号が出力さ
れる。これによりタイマ１２６はリセットされるととも
に、マルチプレクサも外部アドレス選択状態となる。ま
たカウント１２０もこのＲＳフリップフロップ２の出力
（この経路は図示せず）に従ってカウンタ値ラッチ状態
となる。
【００３８】信号／ＲＡＳの立上がりにおいてタイマ１
２６からのリフレッシュ要求信号φＲＥＦに従ってセル
フリフレッシュが実行されている場合がある。すなわち
外部ではセルフリフレッシュがどの段階まで進んでいる
か判別することができないからである。信号／ＲＡＳが
“Ｈ”へ立上がっても、内部ＲＡＳ信号φＲＡＳが発生
されていればこの内部ＲＡＳ信号φＲＡＳに従ってセル
フリフレッシュが実行される。このため通常、セルフリ
フレッシュモードから通常動作モードへ移行するため信
号／ＲＡＳを“Ｌ”と立下げる場合には、信号／ＲＡＳ
は最小限１サイクル期間“Ｈ”の状態を維持することが
要求される。
【００３９】ＲＳフリップフロップ３２はセルフリフレ
ッシュモード時に内部ＣＡＳ信号φＣＡＳが発生されて
誤ったデータの書込および読出を行なうのを防止するた
めに設けられている。単に内部信号φＣＡＳの発生を防
止するためだけであれば、特にＲＳフリップフロップ３
２を設ける必要はない。ＮＯＲ回路３４へ直接ＲＳフリ
ップフロップ２の出力Ｑの信号を与えればよい。コラム
アドレスストローブ信号／ＣＡＳに応答してリセットさ
れるＲＳフリップフロップ３２が設けられており、かつ
ＮＯＲ回路３４にコラムアドレスストローブ信号／ＣＡ
Ｓが与えられているのは以下の理由による。
【００４０】セルフリフレッシュモードにおいては、リ
フレッシュアドレスカウンタ１２０からリフレッシュア
ドレスが発生される。ＤＲＡＭのメモリセルアレイの各
行のメモリセルが定期的にリフレッシュされるために
は、リフレッシュアドレスカウンタが正常に動作し、リ
フレッシュアドレスが周期的に発生される必要がある。
今、このリフレッシュアドレスカウンタ１２０が１０ビ
ットのカウンタであるとする。この場合、１０２４サイ
クルごとに同一のリフレッシュアドレスが発生される必
要がある。
【００４１】ＤＲＡＭのテストモードとして、このリフ
レッシュアドレスカウンタ１２０が正常に機能している
か否かを調べるカウンタチェック動作がある。次にこの
カウンタチェック動作をその動作波形図である図７を参
照して説明する。
【００４２】前述のごとくリフレッシュアドレスカウン
タ１２０は１０ビットであるとする。最初にたとえば
“１”のデータが列アドレスを固定してかつ行アドレス
を１つずつ増分させてＤＲＡＭへ書込まれる。このデー
タの書込は通常のデータ書込動作モードに従って行なわ
れる。すなわち信号／ＲＡＳが立下がってから信号／Ｃ
ＡＳを立下げかつ信号／ＷＥを立下げることによりデー
タの書込が行なわれる。
【００４３】次いで、１０２４行の各ビットに書込まれ
たデータをデータ“０”に変更する。このとき図７に示
す動作が実行される。すなわち、／ＣＡＳビフォー／Ｒ
ＡＳのタイミングでＤＲＡＭをセルフリフレッシュモー
ドに設定する。これにより、図５に示すＲＳフリップフ
ロップ３２がセットされて信号ＣＣＥが“Ｈ”に立上が
る。次いで、時刻ｔ２′においてコラムアドレスストロ
ーブ信号／ＣＡＳを“Ｈ”に立上げる。これにより、図
示しない信号ＣＡＳに関連する回路（コラムアドレスス
トローブ信号／ＣＡＳを直接受ける回路）を初期状態に
復帰させる。
【００４４】この信号／ＣＡＳの“Ｈ”の立上がりによ
りＲＳフリップフロップ３２がリセットされ、信号ＣＣ
Ｅが“Ｌ”に立上がる。
【００４５】時刻ｔ２″において信号／ＣＡＳを立下げ
ると、図５に示すＮＯＲ回路３４の出力信号φＣＡＳが
“Ｈ”に立上がり、ＣＡＳ系の回路が動作状態となる。
これにより、ＤＲＡＭのデータの書込または読出が可能
となる。図７においては、ライトイネーブル信号／ＷＥ
がコラムアドレスストローブ信号／ＣＡＳよりも先に
“Ｌ”に立下がるアーリーライトモードの動作波形が示
される。この場合、時刻ｔ２″において外部アドレス信
号Ａが列アドレスバッファ１１６により取込まれ、内部
列アドレス信号ＣＡが発生され、メモリセルアレイにお
ける列の選択が実行される。この時刻ｔ２″以前におい
ては、既にリフレッシュアドレスカウンタからのリフレ
ッシュアドレスＲＥＦＡに従って行が選択状態とされて
いる。
【００４６】時刻ｔ２″において、列アドレスが確定す
るとともに、図４に示す書込制御回路１２８が活性化さ
れ内部書込信号が発生される。これに応答して入力回路
１３０が“０”の外部書込データＤを取込み内部書込デ
ータを生成して内部データ線１１０へ伝達する。これに
よりリフレッシュアドレスが指定する行の外部列アドレ
ス信号が指定する列の交点に位置するメモリセルへデー
タが書込まれる。この図７に示す動作を１０２４回繰り
返す。これにより、１０２４行の同一列（“１”書込に
用いられた列アドレスと同じ列アドレス）のメモリセル
のデータはすべて“０”に変化する。
【００４７】次いで再びこの／ＣＡＳビフォー／ＲＡＳ
のタイミングでＤＲＡＭをセルフリフレッシュモードに
設定し、カウンタ１２０を動作状態に設定する。再びこ
の信号／ＣＡＳを“Ｈ”に立上げて時刻ｔ２″において
“Ｌ”に立下げる。このとき信号／ＷＥを“Ｈ”に設定
することによりコラムアドレスストローブ信号／ＣＡＳ
の立下がりに応答して、与えられた外部アドレスに対応
する列からデータが読出される。この読出動作を同様に
１０２４回繰り返す。このとき読出されたデータがすべ
て“０”であればこのアドレスカウンタ１２０は正常に
動作していると判別することができる。
【００４８】リフレッシュアドレスカウンタ１２０を１
０２４回動かしているのは、リフレッシュアドレスカウ
ンタ１２０の初期値はダミーサイクル時において任意の
値に設定されるからである。
【００４９】ここで、セルフリフレッシュモードにおい
てワンショットパルス発生回路５から発生されるパルス
信号ＰＵは通常のデータの書込／読出時に必要とされる
サイクル時間程度の長さにされている。１回のリフレッ
シュのみが行なわれるＣＢＲリフレッシュ（タイマを用
いず、リフレッシュアドレスカウンタのみを用いる）の
場合、信号／ＲＡＳの“Ｌ”持続期間は最大１０μｓ程
度に設定される。１つのサイクル期間において信号／Ｒ
ＡＳの活性状態最大持続期間が設定されるのはワード線
電位がリークなどにより低下し、正確なデータの書込／
読出などが行なわれなくなるのを防止するためである。
【００５０】
【発明が解決しようとする課題】上述のように、セルフ
リフレッシュモードを用いることにより、ＤＲＡＭの外
部制御回路は動作することなくＤＲＡＭ内部でリフレッ
シュが実行されるため、システム全体の消費電力を低減
することができる。
【００５１】セルフリフレッシュモードの設定は、図３
に示すように時刻ｔ１で信号／ＣＡＳを“Ｌ”に立下
げ、次いで信号／ＲＡＳを“Ｌ”に立下げる。この信号
／ＲＡＳの“Ｌ”状態持続期間ｔＲＡＳＳが１００μｓ
以上となると内部でリフレッシュがタイマの制御の下に
実行される。
【００５２】セルフリフレッシュモードから通常動作モ
ードに戻るためには信号／ＲＡＳおよび／ＣＡＳをとも
に“Ｈ”に立上げる必要がある。信号ＲＡＳに関連する
回路および信号ＣＡＳに関連する回路をすべてプリチャ
ージ状態に復帰させる必要があるためである。この初期
状態への復帰においては、通常、信号に対してはセット
アップ時間、ホールド時間などのような仕様値が決めら
れている。信号線のプリチャージ、信号状態の正確な判
断などを行ない、正確なメモリ動作を保証するためであ
る。
【００５３】コラムアドレスストローブ信号／ＣＡＳは
通常ロウアドレスストローブ信号／ＲＡＳよりも遅く
“Ｈ”へ立下がる。しかし、図３に示すようにコラムア
ドレスストローブ信号／ＣＡＳは信号／ＲＡＳよりも早
いタイミングで“Ｈ”へ立上がることも認められてい
る。しかしながらこの場合正確な動作を保証するため
に、仕様としてこのＣＡＳ先行時間ｔＣＨＳは５０ｎｓ
以下に設定することが要求されている。
【００５４】この時刻ｔ３と時刻ｔ４との時間差ｔＣＨ
Ｓが５０ｎｓ以下という条件は、セルフリフレッシュモ
ード時における信号／ＲＡＳの“Ｌ”持続時間ｔＲＡＳ
Ｓの１００μｓという時間に比べて桁違いに短い時間で
ある。このため、メモリシステムにおけるタイミング設
計に対して極めて厳しい制限を要求することになる。こ
の５０ｎｓ以下という条件を緩和する方法としては、ロ
ウアドレスストローブ信号／ＲＡＳの立下り時刻（ｔ
２）において、コラムアドレスストローブ信号／ＣＡＳ
の“Ｌ”状態をラッチし、信号／ＲＡＳでこのラッチを
リセットする方法が考えられる。
【００５５】たとえば信号ＣＢＲに応答して活性化さ
れ、ロウアドレスストローブ信号／ＲＡＳの立下がりに
応答して信号／ＣＡＳをラッチする回路を設け、このラ
ッチ回路の出力を図５に示すコラムアドレスストローブ
信号／ＣＡＳの代わりに用いる方法である。この場合、
信号ＣＢＲまたは信号／ＲＡＳが不活性状態の場合にこ
のラッチ回路がスルー状態となりコラムアドレスストロ
ーブ信号／ＣＡＳをそのまま通過させることが必要とさ
れる。しかしながら、このようなラッチ回路を用いた場
合内部信号ＣＡＳは外部信号／ＲＡＳによりリセットさ
れるため、図７を用いて説明したカウンタチェック動作
を実行することができなくなる。
【００５６】このため、カウンタチェック機能を実現す
るためにはこのようなラッチ回路を用いることができな
い。
【００５７】一方において、このようにＣＡＳ先行時間
ｔＣＨＳが５０ｎｓ以下という条件を満足できない場
合、以下のような問題が発生する。すなわち、セルフリ
フレッシュモードにおいては、信号／ＲＡＳが１００μ
ｓ“Ｌ”の状態にあればタイマが動作してリフレッシュ
要求φＲＥＦが発生される。しかしこの場合、動作マー
ジンを見込んでおり、たとえばロウアドレスストローブ
信号／ＲＡＳの“Ｌ”持続期間が９０μｓのときにタイ
マが起動することも考えられる。
【００５８】今、図８に示すように、ＤＲＡＭでは、信
号／ＲＡＳが９０μｓの間“Ｌ”の状態にあれば、タイ
マからリフレッシュ要求信号φＲＥＦが発生される状態
を考える。セルフリフレッシュ動作モード時において時
刻ｔ２′でコラムアドレスストローブ信号／ＣＡＳを
“Ｈ”に立上げ、次いで時刻ｔＡにおいて“Ｌ”に立下
げた状態を考える。この状態においては、ＤＲＡＭにお
いては内部ＲＡＳ信号φＲＡＳが発生されており、ＤＲ
ＡＭアレイにおいて行選択およびリフレッシュ動作が実
行されている。この状態で、時刻ｔＡにおいて信号／Ｃ
ＡＳが“Ｌ”に立下がれば、外部アドレス信号に従って
列選択動作が実行され、選択されたメモリセルへのデー
タの書込または読出が行なわれる。
【００５９】通常、このようなリフレッシュ中のメモリ
セルへの／からの誤ったデータの書込および読出を防止
するために、セルフリフレッシュ動作モード時は内部Ｃ
ＡＳ信号φＣＡＳが発生されないように構成される。し
かしながら、カウンタチェック機能を備える場合、外部
からのコラムアドレスストローブ信号／ＣＡＳに従って
内部ＣＡＳ信号φＣＡＳが発生されるため、セルフリフ
レッシュ動作時にデータの書込または読出が実行され
る。
【００６０】通常、セルフリフレッシュ動作モード時は
外部からリフレッシュの進行状態を知ることができない
ため、一般にスタンバイ状態において用いられ、単にデ
ータ保持動作のためにのみ実行される。したがって低消
費電力の観点からは外部信号は固定状態とされるのが好
ましい。
【００６１】しかしながら、実際の使用状況に応じて
は、外部のコラムアドレスストローブ信号／ＣＡＳが一
旦“Ｈ”に立上がった後“Ｌ”に立下がる状態が発生す
ることも考えられる。したがって、ＤＲＡＭの使用の制
約を少なくする上でも、このようなセルフリフレッシュ
モード時において誤ってデータの書込または読出が行な
われないようにする手段を設けておくのが好ましい。
【００６２】また、このような誤ったデータの書込およ
び読出を防止するとともにセルフリフレッシュモード時
におけるコラムアドレスストローブ信号／ＣＡＳの先行
時間ｔＣＨＳの時間に対する制約もできるだけ少なくす
るのがシステムのタイミング設計の上で好ましい。
【００６３】それゆえ、この発明の目的は、セルフリフ
レッシュ動作時におけるコラムアドレスストローブ信号
に対するタイミングの制約の少ないダイナミック型半導
体記憶装置を提供することである。
【００６４】この発明の他の目的は、セルフリフレッシ
ュモード時における誤動作を厳しいタイミング条件を課
すことなく確実に防止することのできる半導体記憶装置
を提供することである。
【００６５】この発明のさらに他の目的は、メモリシス
テムのタイミング設計が容易なダイナミック型半導体記
憶装置を提供することである。
【００６６】この発明のさらに他の目的は、リフレッシ
ュカウンタチェック機能を損うことなくセルフリフレッ
シュモード時における信号タイミングに対する制約を緩
和することのできるダイナミック型半導体記憶装置を提
供することである。
【００６７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列される複数のダイナミック型メ
モリセルと、外部から与えられる、このダイナミック型
メモリセルのデータのリフレッシュを指示するリフレッ
シュ指示に応答して、内部リフレッシュ指示信号を発生
する手段と、外部から与えられる列選択動作開始指示信
号に従ってメモリセルの列選択動作を指示する制御手段
を備える。この制御手段は、内部リフレッシュ指示信号
およびメモリサイクル開始指示信号を受け、これらの内
部リフレッシュ指示信号およびメモリサイクル開始指示
信号が活性化されると、メモリサイクル開始指示信号が
活性状態の間、リフレッシュ指示によりセルフリフレッ
シュモードが指定されてから次に内部でアドレス信号を
生成して、この生成したアドレス信号に従ってデータの
リフレッシュを行なう動作が実行されるまでに要する期
間よりも短い期間である第１の期間外部からの列選択動
作開始指示信号に従うメモリセル列の選択動作を可能に
しかつこの第１の期間に続く期間列選択動作開始指示信
号によるメモリセル列選択動作を禁止するための手段を
備える。請求項２に係る半導体記憶装置においては、リ
フレッシュ指示は、メモリサイクル開始指示信号と列選
択動作開始指示信号との組合せで与えられ、禁止手段
は、内部リフレッシュ指示信号の活性化に応答して活性
化され、かつ列選択動作開始指示信号の非活性化に応答
して非活性化され、活性化時列選択動作を禁止する制御
信号を発生する手段と、この制御信号の活性化とメモリ
サイクル開始指示信号の活性化とに応答してメモリサイ
クル開始指示信号の活性化に対して第１の期間遅延して
活性化されかつメモリサイクル開始指示信号の非活性化
に応答して非活性化され、活性化時列選択動作開始指示
信号による列選択動作を禁止する禁止信号を発生する手
段と、この禁止信号と制御信号と列選択動作開始指示信
号とメモリサイクル開始指示信号とを受け、このメモリ
サイクル開始指示信号が活性化されかつ制御信号が非活
性化されかつ禁止信号が非活性状態のとき列選択動作開
始指示信号に従って列選択動作を制御する列選択制御信
号を発生する論理回路とを備える。請求項３に係る半導
体記憶装置は、内部リフレッシュ指示信号発生手段が、
メモリサイクル開始指示信号と列選択動作開始指示信号
とに従ってダイナミック型メモリセルのリフレッシュを
内部で自動的に行なうセフルリフレッシュモードが指示
されたことを検出するＣＢＲ検出回路で構成される。制
御信号発生手段は、このＣＢＲ検出回路からの内部リフ
レッシュ指示信号の活性化に応答してセットされかつ列
選択動作開始指示信号の非活性化に応答してリセットさ
れるラッチ回路を備える。請求項４に係る半導体記憶装
置は、リフレッシュ指示に応答して所定の期間経過後予
め定められた時間間隔でリフレッシュ要求信号を発生す
るタイマを備える。第１の期間は、このタイマからリフ
レッシュ要求信号が発生されるまでに終了する。請求項
５に係る半導体記憶装置は、行列状に配列される複数の
ダイナミック型メモリセルと、外部から与えられる、こ
のダイナミック型メモリセルのデータのリフレッシュを
指示するリフレッシュ指示に応答して内部リフレッシュ
指示信号を発生する手段と、この内部リフレッシュ指示
信号の活性化に応答して活性化される制御信号を発生す
る制御信号発生手段と、制御信号に応答して外部からの
メモリサイクル開始指示信号の活性化より所定期間遅延
して活性化する信号を出力する遅延手段と、外部からの
列選択動作開始指示信号に従ってデータ書込動作を制御
する回路を動作可能状態に設定するための制御回路を備
える。この制御回路は、遅延手段の出力信号が活性状態
となると、メモリサイクル開始指示信号が活性状態の間
データ書込動作制御回路を非作動状態としてデータ書込
動作を禁止するための手段を備える。請求項６に係る半
導体記憶装置は、請求項５の禁止手段が、遅延手段の出
力信号の活性化に応答して活性化されかつメモリサイク
ル開始指示信号の非活性化に応答して非活性化する禁止
信号を出力する禁止信号発生回路と、この禁止信号と制
御信号と列選択動作開始指示信号とメモリサイクル開始
指示信号とを受け、この禁止信号の活性化時メモリセル
へのデータの書込を禁止する論理回路とを備える。請求
項７に係る半導体記憶装置は、請求項５の遅延手段が、
制御信号の活性化とメモリサイクル開始指示信号の活性
化とに応答してパルス信号を発生するパル ス発生回路
と、このパルス信号を所定期間遅延する遅延回路とを備
える。請求項８に係る半導体記憶装置は、行および列に
配列される複数のメモリセルを有するメモリセルアレイ
と、外部からのリフレッシュ指示に応答してワンショッ
トの内部リフレッシュ指示信号を発生するための手段
と、外部からのメモリサイクル開始指示信号の活性化
時、外部からの列選択動作指示信号に従ってメモリセル
アレイの列選択動作を指示するための制御回路を備え
る。この制御回路は、メモリサイクル開始指示信号の活
性状態のとき、内部リフレッシュ指示信号が発生されて
から所定時間経過後メモリセルアレイの列を選択する動
作を禁止するための禁止手段とを備える。この所定の期
間は、アドレスカウンタチェックを行なうための１サイ
クル時間より長く設定される。カウンターチェック機能
は、セルフリフレッシュモード時リフレッシュすべきメ
モリセルの行を特定するリフレッシュアドレスを生成す
るリフレッシュカウンターが正常に動作するか否かを、
リフレッシュアドレスに従って選択されたメモリセルへ
外部からアクセスしてデータの書込／読出を行なってア
クセス結果に基ずいて判定するための機能である。
【００６８】
【作用】請求項１に係る半導体記憶装置において、内部
リフレッシュ指示信号およびメモリサイクル開始指示信
号が活性化されると、このメモリサイクル開始指示信号
が活性状態の間、第１の期間外部からの列選択動作開始
指示信号に従うメモリセルの選択動作を可能にしかつこ
の第１の期間に続く期間列選択動作開始指示信号による
メモリセル列選択動作を禁止しており、この第１の期間
においてメモリセルを選択してアクセスし、メモリセル
が正常に選択されているか否かを判定することができ、
またこの第１の期間に続く期間において列選択動作を禁
止することにより、リフレッシュ解除時における外部か
らの列選択動作開始指示信号による誤動作を防止するこ
とができる。ここで、第１の期間は、リフレッシュ指示
によるセルフリフレッシュモードが指定されてから次に
内部でアドレス信号を生成して該生成したアドレス信号
に従ってデータのリフレッシュを行なう動作が実行され
るまでに要する期間よりも短い期間である。 請求項２に
係る半導体記憶装置においては、内部リフレッシュ指示
信号の活性化に応答して活性化され、かつ列選択動作開
始指示信号の非活性化に応答して非活性化され列選択動
作を活性化時禁止する制御信号を生成し、この制御信号
とメモリサイクル開始指示信号とに従って内部の列選択
動作を禁止する禁止信号を生成しているため、正確にこ
の第１の期間外部からのメモリセルへのアクセスを可能
にしかつ第１の期間経過後メモリセルへのアクセスを禁
止することができる。 請求項３に係る半導体記憶装置に
従えば、ＣＢＲ検出回路の出力信号に従ってセットかつ
列選択動作開始指示信号の非活性化に従ってリセットさ
れるラッチ回路を用いて制御信号を生成しており、内部
リフレッシュ指示信号の活性化時、第１の期間内におい
て外部からの列選択動作開始指示信号が活性化されると
き、確実にこの制御信号を非活性状態として列選択動作
を行なわせることができる。 請求項４に係る半導体記憶
装置においては、この第１の期間をタイマからリフレッ
シュ要求が発生されるまでに終了する期間に設定してお
り、この間列選択動作を行なってアドレスカウンタのチ
ェックを確実に行なうことができる。 請求項５に係る半
導体記憶装置は、内部リフレッシュ指示信号の活性化に
応答 して制御信号を活性化し、この制御信号の活性化時
メモリサイクル開始指示信号の活性化より所定期間遅延
して活性化する信号により、書込動作制御回路をメモリ
サイクル開始指示信号が活性状態の間非作動状態として
いるため、この間メモリセルへのデータの書込を確実に
禁止することができ、セルフリフレッシュモードに入る
とき外部からのアクセスを確実に禁止することができ
る。 請求項６に係る半導体記憶装置においては、メモリ
サイクル開始指示信号の非活性化に応答して、禁止信号
を非活性化しかつこの禁止信号と制御信号と列選択動作
開始指示信号とメモリサイクル開始指示信号とに従って
メモリセルへのデータの書込を禁止するように構成して
いるため、確実にセルフリフレッシュモード移行時の誤
動作を防止することができる。 請求項７に係る半導体記
憶装置においては、制御信号が活性化されると、メモリ
サイクル開始指示信号の活性化によりワンショットのパ
ルス信号を発生し、このパルス信号を所定期間遅延して
おり、簡易な回路構成で容易に禁止信号を生成すること
ができる。 請求項８に係る半導体記憶装置においては、
列選択動作を列選択動作指示信号に従って指示するため
の制御回路において、メモリサイクル開始指示信号が活
性状態のとき内部リフレッシュ指示信号が発生されてか
らアドレスカウンタチェックを行なうためのメモリアク
セスの１サイクル時間よりも長い期間経過後のメモリセ
ルアレイの列を選択する動作を禁止するように構成して
いるため、このアドレスカウンタチェックを行なうため
の１サイクル期間よりも長い期間の間メモリセルアレイ
の列を選択することができ、確実にアドレスカウンタチ
ェックを行なうことができるとともに、この時間経過後
列選択動作を禁止することにより、セルフリフレッシュ
モード移行時における誤動作を防止することができる。
【００６９】
【実施例】図１は、この発明の一実施例であるダイナミ
ック型半導体記憶装置の要部の構成を示す図である。こ
の図１に示す回路は、図５に示すＣＡＳ制御信号発生回
路１２４の構成に対応し、対応する部分には同一の参照
番号を付す。図１において、ＣＡＳ制御信号発生回路
は、ＣＢＲ検出回路１からの内部リフレッシュ指示信号
ＣＢＲに応答してセットされかつ列選択動作開始指示信
号としてのコラムアドレスストローブ信号／ＣＡＳに応
答してリセットされるＲＳフリップフロップ３２と、Ｒ
Ｓフリップフロップ３２の出力Ｑからの制御信号ＣＣＥ
に応答して活性化され、活性化時、外部から与えられる
メモリサイクル開始指示信号としてのロウアドレススト
ローブ信号／ＲＡＳの立下がりに応答して所定の時間幅
を有するワンショットのパルス信号ＲＡＳ′を発生する
パルス発生回路４８と、パルス発生回路４８からのパル
ス信号ＲＡＳ′を所定の時間（たとえば９０μｓまたは
９０μｓ程度）遅延させる遅延回路４４と、遅延回路４
４の出力信号に応答してセットされ、かつ外部ロウアド
レスストローブ信号／ＲＡＳの立上がりに応答してリセ
ットされるＲＳフリップフロップ４７と、コラムアドレ
スストローブ信号／ＣＡＳ、制御信号ＣＣＥ、ＲＳフリ
ップフロップ４７の出力Ｑからの禁止信号としての制御
信号Ｔおよび外部ロウアドレスストローブ信号／ＲＡＳ
を受ける論理回路としての４入力ＮＯＲ回路４８を含
む。ＮＯＲ回路４８から内部列選択動作を制御する内部
ＣＡＳ信号φＣＡＳが発生され、ＣＡＳ系制御回路３６
へ与えられる。次に、この図１に示すＣＡＳ制御信号発
生回路の動作を、その動作波形図である図２を参照して
説明する。
【００７０】時刻ｔ１で外部コラムアドレスストローブ
信号／ＣＡＳが“Ｌ”に立下がり、次いで、時刻ｔ２で
外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”にな
る。この時刻ｔ１におけるコラムアドレスストローブ信
号／ＣＡＳの“Ｌ”への立下がりに応答して、「ＣＡＳ
ビフォーＲＡＳ」条件が満足され、外部からのリフレッ
シュ指示が与えられ、ＣＢＲ検出回路１からの内部リフ
レッシュ指示信号ＣＢＲが“Ｈ”に立上がり、ＲＳフリ
ップフロップ３２がセットされる。これに応答して、Ｒ
ＡＳフリップフロップ３２の出力Ｑからの制御信号ＣＣ
Ｅが“Ｈ”に立上がり、パルス発生回路４８が活性状態
とされる。
【００７１】時刻ｔ２において外部ロウアドレスストロ
ーブ信号／ＲＡＳが“Ｌ”へ立下がると、パルス発生回
路４８が所定の時間幅を有するパルス信号ＲＡＳ′を発
生する。このパルス信号ＲＡＳ′のパルス幅は通常のリ
フレッシュに必要とされる１サイクルよりも短いもので
あってもよく、ＲＳフリップフロップ４７をセットする
だけの幅を有していればよい。遅延回路４４はこのパル
ス信号ＲＡＳ′を所定の時間遅延させてＲＳフリップフ
ロップ４７へセット入力Ｓへ与える。制御信号ＣＣＥが
“Ｈ”の間は、ＮＯＲ回路４８の出力信号φＣＡＳは
“Ｌ”であり、ＣＡＳ系制御回路３６からは制御信号は
発生されず、列選択動作、データの書込および読出動作
は禁止されている。所定の時刻が経過すると遅延回路４
４の出力が時刻ｔＴで立上がり、ＲＳフリップフロップ
４７がセットされる。これにより、制御信号Ｔが“Ｈ”
へ立上がる。
【００７２】今、時刻ｔ２′においてコラムアドレスス
トローブ信号／ＣＡＳが一旦“Ｈ”へ立上がる状態を考
える。これに応答してＲＳフリップフロップ３２がリセ
ットされ、制御信号ＣＣＥが“Ｌ”となる。この状態で
は制御信号Ｔが“Ｈ”にあるためＮＯＲ回路４８の出力
信号φＣＡＳはまだ“Ｌ”の状態にある。
【００７３】次いで時刻ｔ２″でコラムアドレスストロ
ーブ信号／ＣＡＳが“Ｌ”へ立下がり時刻ｔ３において
“Ｈ”へ立上がったとしても、制御信号Ｔが“Ｈ”の状
態にあるため、内部ＣＡＳ信号φＣＡＳはＮＯＲ回路４
８の機能により“Ｌ”のままである。
【００７４】したがって、上述のようにセルフリフレッ
シュモード動作時において制御信号／ＣＡＳが誤って一
旦“Ｈ”へ立上がり、次いで“Ｌ”へ立下がり、次いで
再び“Ｈ”へ立上がる変化をしても、内部ＣＡＳ信号φ
ＣＡＳは“Ｌ”の状態を維持しているため、データの書
込および読出は何ら実行されない。
【００７５】またこのとき、内部のリフレッシュタイマ
の動作マージンを見込んで、時刻ｔ３においてタイマか
らリフレッシュ要求が出されたとしても、その状態にお
いても信号Ｔが“Ｈ”にあり列選択動作等は禁止されて
いるため、そのリフレッシュ動作は何ら悪影響を受ける
ことなく確実に実行される。時刻ｔ４において外部ロウ
アドレスストローブ信号／ＲＡＳが“Ｈ”へ立上がる
と、ＲＳフリップフロップ４７がリセットされ、制御信
号Ｔが“Ｌ”に立下がる。すなわち、時刻ｔＴから時刻
ｔ４までの間（信号Ｔが“Ｈ”にある間）は、たとえ信
号／ＣＡＳが変化しても内部におけるデータの書込およ
び読出および列選択動作禁止されることなり、確実に誤
動作が防止される。
【００７６】ここで、一般に、時刻ｔ２から時刻ｔ４ま
での時間は１００μｓと仕様に従って定められている。
この場合、動作マージンを見込んで、リフレッシュタイ
マからのリフレッシュ要求が１００μｓ経過以前に発生
される状態に対処することが必要となる。この場合、時
刻ｔ２から時刻ｔＴまでの遅延回路４４が与える遅延時
間を９０μｓ程度に設定すれば、時刻ｔＴから時刻ｔ４
までの時間を１０μｓ程度に設定することができる。内
部ＣＡＳ信号φＣＡＳが“Ｈ”へ立上るのは、ＮＯＲ回
路４５の入力信号が全て“Ｌ”となったときである。信
号／ＣＡＳを信号／ＲＡＳよりも先に“Ｈ”に立上げて
も、内部ＣＡＳ信号φＣＡＳはすでに“Ｌ”の状態にあ
る。したがってこの期間内の任意の時刻において外部か
らのコラムアドレスストローブ信号／ＣＡＳを“Ｈ”に
設定するこどかでき、従来の先行時間ｔＣＨＳが５０ｎ
ｓである条件に比べて大幅に信号／ＣＡＳに対するタイ
ミング条件を緩和することができ、システム設計が容易
になる。
【００７７】カウンタチェック機能を行なう場合には、
通常最大１０μｓ程度のサイクル時間であり、時刻ｔＴ
以前に信号／ＲＡＳが“Ｈ”に立上がる。この状態で
は、信号Ｔは“Ｌ”の状態にあるため、外部からのコラ
ムアドレスストローブ信号／ＣＡＳに従って内部ＣＡＳ
信号φＣＡＳが発生され、データの書込および読出が行
なえる。
【００７８】なお、上記実施例においては、遅延回路４
４が与える遅延時間（時刻ｔ２から時刻ｔＴまでの間の
時間）は９０μｓ程度として説明している。しかしなが
らこの時間はリフレッシュタイマのリフレッシュ要求信
号の発生タイミングに対して考えられるマージンに応じ
て設定されればよく、たとえば９９μｓの時間に設定さ
れてもよい。この遅延時間が９９μｓの場合でも、時刻
ｔＴから時刻ｔ４までの時間は１μｓ程度であり、従来
の５０ｎｓに比べて十分に大きくすることができ、外部
コラムアドレスストローブ信号／ＣＡＳに対するタイミ
ング条件を十分に緩和することができる。
【００７９】なお、上述の実施例においては、リフレッ
シュ制御回路およびＲＡＳ系制御信号発生回路の構成に
ついては詳細に説明しなかったがこれは従来の回路構成
と同様であり、図５に示す回路構成が用いられてもよ
い。他の回路構成が用いられてもよい。／ＣＡＳビフォ
ー／ＲＡＳのタイミングでセルフリフレッシュモードが
指定され、セルフリフレッシュが実行される回路構成で
あればよい。
【００８０】
【発明の効果】以上のように、この発明によれば、セル
フリフレッシュ動作時において、所定時間経過後は内部
ＣＡＳ信号の発生を禁止するように構成したため、カウ
ンタチェック機能を損うことなく外部コラムアドレスス
トローブ信号／ＣＡＳに対するタイミング条件の制限を
緩和することができるとともに確実にこのセルフリフレ
ッシュ動作モード時における誤動作を防止することが可
能となる。
【図面の簡単な説明】
【図１】この発明の一実施例であるＣＡＳ制御信号発生
回路の構成を示す図である。
【図２】図１に示す回路の動作を示す信号波形図であ
る。
【図３】セルフリフレッシュモード時における外部制御
信号のタイミングを示す波形図である。
【図４】従来のセルフリフレッシュ機能を備えるダイナ
ミック型半導体記憶装置の全体の構成を示す図である。
【図５】図４に示すダイナミック型半導体記憶装置のリ
フレッシュ制御系の回路構成を概略的に示す図である。
【図６】図５に示すリフレッシュ制御系の動作を示す信
号波形図である。
【図７】従来のダイナミック型半導体記憶装置における
カウンタチェック動作を示す信号波形図である。
【図８】従来のセルフリフレッシュ動作モード時におけ
る問題点を説明するための図である。
【符号の説明】
３２ ＲＳフリップフロップ ４４ 遅延回路 ４５ ＮＯＲ回路 ４７ ＲＳフリップフロップ ４８ パルス発生回路 １１８ リフレッシュ制御回路 １２０ アドレスカウンタ １２２ ＲＡＳ制御信号発生回路 １２４ ＣＡＳ制御信号発生回路 １２６ リフレッシュ用タイマ １ ＣＢＲ検出回路

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のダイナミック
    型メモリセル、 外部から与えられる、前記ダイナミック型メモリセルの
    データのリフレッシュを指示するリフレッシュ指示に応
    答して、セルフリフレッシュモードを指定する内部リフ
    レッシュ指示信号を発生する手段、および外部から与え
    られる列選択動作開始指示信号に従って前記メモリセル
    の列選択動作を指示する制御手段を備え、 前記制御手段は、 前記内部リフレッシュ指示信号およびメモリサイクル開
    始指示信号を受け、前記内部リフレッシュ指示信号およ
    び前記メモリサイクル開始指示信号が活性化されると、
    前記メモリサイクル開始指示信号が活性状態の間、前記
    リフレッシュ指示によりセルフリフレッシュモードが指
    定されてから、次に内部でアドレス信号を生成して該生
    成したアドレス信号に従ってデータのリフレッシュを行
    なう動作が実行されるまでに要する期間よりも短い期間
    である 第１の期間外部からの列選択動作開始指示信号に
    従うメモリセル列の選択動作を可能にしかつ前記第１の
    期間に続く期間前記列選択動作開始指示信号によるメモ
    リセル列選択動作を禁止するための手段を備える、半導
    体記憶装置。
  2. 【請求項２】 前記リフレッシュ指示は、前記メモリサ
    イクル開始指示信号と前記列選択動作開始指示信号との
    組合せで与えられ、 前記禁止するための手段は、 前記内部リフレッシュ指示信号の活性化に応答して活性
    化され、かつ前記列選択動作開始指示信号の非活性化に
    応答して非活性化され、活性化時列選択動作を禁止する
    制御信号を発生する手段と、 前記制御信号の活性化と前記メモリサイクル開始指示信
    号の活性化とに応答して、前記メモリサイクル開始指示
    記号の活性化に対して前記第１の期間遅延して活性化さ
    れ、かつ前記メモリサイクル開始指示信号の非活性化に
    応答して非活性化され、活性化時前記列選択動作開始指
    示信号による列選択動作を禁止する禁止信号を発生する
    手段と、 前記禁止信号と前記制御信号と前記列選択動作開始指示
    信号と前記メモリサイクル開始指示信号とを受け、前記
    メモリサイクル開始指示信号が活性化されかつ前記制御
    信号が非活性化されかつ前記禁止信号が非活性状態のと
    き前記列選択動作開始指示信号に従って列選択動作を制
    御する列選択制御信号を発生する論理回路とを備える、
    請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記内部リフレッシュ指示信号発生手段
    は、前記メモリサイクル開始指示信号と前記列選択動作
    開始指示信号とに従って前記ダイナミック型メモリセル
    のリフレッシュを内部で自動的に行なうセフルリフレッ
    シュモードが指示されたことを検出するＣＢＲ検出回路
    で構成され、 前記制御信号発生手段は、前記ＣＢＲ検出回路からの内
    部リフレッシュ指示信号の活性化に応答してセットされ
    かつ前記列選択動作開始指示信号の非活性化に応答して
    リセットされるラッチ回路を備える、請求項２記載の半
    導体記憶装置。
  4. 【請求項４】 前記リフレッシュ指示に応答して、所定
    の期間経過後予め定められた時間間隔でリフレッシュ要
    求信号を発生するタイマを備え、 前記第１の期間は、前記タイマからリフレッシュ要求信
    号が発生されるまでに終了する、請求項１記載の半導体
    記憶装置。
  5. 【請求項５】 行列状に配列される複数のダイナミック
    型メモリセルと、 外部から与えられる、前記ダイナミック型メモリセルの
    データのリフレッシュを指示するリフレッシュ指示に応
    答して内部リフレッシュ指示信号を発生する手段と、 前記内部リフレッシュ指示信号の活性化に応答して活性
    化される制御信号を発生する制御信号発生手段と、 前記制御信号の活性化時、外部からのメモリサイクル開
    始指示信号に応答して、前記メモリサイクル開始指示信
    号の活性化より所定期間遅延して活性化する信号を出力
    する遅延手段と、外部からの列選択動作開始指示信号に従ってデータ書込
    動作を制御する回路を動作可能状態に設定するための制
    御回路を備え、 前記制御回路は、前記遅延手段の出力信号が活性状態と
    なると、前記メモリサイクル開始指示信号が活性状態の
    間、前記デ−タ書込動作制御回路を非作動状態としてデ
    −タ書込動作を禁止するための手段を含む、 半導体記憶
    装置。
  6. 【請求項６】 前記禁止手段は、 前記遅延手段の出力信号の活性化に応答して活性化しか
    つ前記メモリサイクル開始指示信号の非活性化に応答し
    て非活性化する禁止信号を出力する禁止信号発生回路
    と、 前記禁止信号と前記制御信号と列選択動作開始指示信号
    と前記メモリサイクル開始指示信号とを受け、前記禁止
    信号の活性化時前記メモリセルへのデータの書込を禁止
    する論理回路とを備える、請求項５記載の半導体記憶装
    置。
  7. 【請求項７】 前記遅延手段は、 前記制御信号の活性化と前記メモリサイクル開始指示信
    号の活性化とに応答してパルス信号を発生するパルス発
    生回路と、 前記パルス信号を前記所定期間遅延する遅延回路とを備
    える、請求項５記載の半導体記憶装置。
  8. 【請求項８】 セルフリフレッシュモードで動作可能で
    ありかつアドレスカウンタチェック機能を有する半導体
    記憶装置であって、前記カウンタチェック機能は、前記
    セルフリフレッシュモード時リフレッシュすべきメモリ
    セルの行を特定するリフレッシュアドレスを生成するリ
    フレッシュカウンタが正常に動作するか否かを、前記リ
    フレッシュアドレスに従って選択されたメモリセルへ外
    部からアクセスしてデータの書込・読出を行ない該アク
    セス結果に基ずいて判定するための機能であり、 行および列に配列される複数のメモリセルを有するメモ
    リセルアレイと、 外部からのリフレッシュ指示に応答してワンショットの
    内部リフレッシュ指示信号を発生するための手段と、外部からのメモリサイクル開始指示信号の活性化時、外
    部からの列選択動作指示信号に従って前記メモリセルア
    レイの列選択動作を指示するための制御回路を備え、 前記制御回路は、前記メモリサイクル開始指示信号の活
    性状態のとき、 前記内部リフレッシュ指示信号が発生さ
    れてから所定時間経過後前記メモリセルアレイの列を選
    択する動作を禁止するための禁止手段とを備え、前記所
    定の期間は、前記アドレスカウンタチェックを行なうた
    めのメモリセルアクセスの１サイクル時間より長く設定
    される、半導体記憶装置。
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