JP2005174437A5 - - Google Patents
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Description
本発明は、リフレッシュを行う必要のあるダイナミック型記憶素子を用いた記憶装置において、不必要なリフレッシュ動作を抑制し、余分なリフレッシュ動作による消費電流を削減し、さらに不要なリフレッシュ動作要求回数を削減した分、記憶装置を含むシステムとしての機能の効率化を図れる記憶装置およびそのリフレッシュ方法に関する。
従来より、2進情報を記憶し、一定時間経過するまでにリフレッシュしないと記憶内容を喪失するダイナミック型記憶素子を用いたDRAMが、コンピュータ装置などの記憶装置として用いられている。
図1は、このダイナミック型記憶素子を用いた従来のDRAMの構成を示すブロック図である。このDRAMの構成は、クロックバッファ1、コマンドデコーダ2、タイミングジェネレータ3、セルフリフレッシュタイマ5、リフレッシュアドレスカウンタ6、ロウアドレスラッチ7、カラムアドレスラッチ8、マルチプレクサ9、ロウデコーダ10、メモリセルアレイ11、センスアンプ12、カラムデコーダ13およびデータ入出力バッファ14を含む。
図1は、このダイナミック型記憶素子を用いた従来のDRAMの構成を示すブロック図である。このDRAMの構成は、クロックバッファ1、コマンドデコーダ2、タイミングジェネレータ3、セルフリフレッシュタイマ5、リフレッシュアドレスカウンタ6、ロウアドレスラッチ7、カラムアドレスラッチ8、マルチプレクサ9、ロウデコーダ10、メモリセルアレイ11、センスアンプ12、カラムデコーダ13およびデータ入出力バッファ14を含む。
クロックバッファ1は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ2は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。
タイミングジェネレータ3は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ5は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ6は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎に1インクリメントされるカウンタで、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ7およびカラムアドレスラッチ8は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ9は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ10はm個のロウの1個を選択する回路である。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプに出力される。センスアンプ12はメモリセルからの微小信号を増幅する回路である。カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択する回路である。データ入出力バッファ14は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
タイミングジェネレータ3は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ5は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ6は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎に1インクリメントされるカウンタで、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ7およびカラムアドレスラッチ8は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ9は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ10はm個のロウの1個を選択する回路である。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプに出力される。センスアンプ12はメモリセルからの微小信号を増幅する回路である。カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択する回路である。データ入出力バッファ14は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
次に動作について説明する。
図1において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に“1”加算されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
図1において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に“1”加算されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ9により選択され、ロウデコーダ10によりm個のロウの1個が選択される。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプ12に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ12により増幅される。
カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択し、ライト動作時にはデータ入出力バッファ14によりライトデータが入力され、またリード動作時にはデータ入出力バッファ14を介してリードデータが出力される。
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ11内の1個のロウが指定され、このロウに接続されたn個のメモリセル情報がセンスアンプ12で増幅される。前記センスアンプからのリードデータは、カラムデコーダ13により1組のデータが選択され、データ入出力バッファ14を介して出力される。
また、ライト動作では、メモリセルアレイ11に記憶されている情報を読み出してセンスアンプ12で増幅した後、カラムデコーダ13で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ9がリフレッシュアドレスカウンタ6の出力をロウデコーダに出力してメモリセルアレイ11のロウが選択される。選択されたロウにおけるn個のカラムデータはセンスアンプ12で増幅されて、再度メモリセルに書き込まれる。
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ5にもとづいて内部で自動的にリフレッシュ動作を行う。
このように、一定期間ごとにリフレッシュ動作を行なっているものとして、アクセス判別回路によりCPUあるいは他のバスマスタのアクセス対象を識別し、前記アクセス対象がDRAMでない期間に一定期間ごとにリフレッシュ動作を行い、また、DRAMのあるバンクがアクセス対象であるときにはリフレッシュ可能な他のバンクに対しリフレッシュ動作を行うDRAMのリフレッシュ方式がある(例えば、特許文献1参照)。
特開平7−45073号公報
かかる従来のDRAMのリフレッシュ方式には、以下の短所が付随している。
リフレッシュ期間内のリフレッシュアドレスカウンタ6に相当するロウアドレスに対して、既にリード動作またはライト動作が行われている場合、該ロウに対応するメモリセルのリフレッシュ動作は不要であるにもかかわらずリフレッシュ動作が行われ、前記不要なリフレッシュ動作を行うことに伴って余分な電流が消費されるという課題があった。
リフレッシュ期間内のリフレッシュアドレスカウンタ6に相当するロウアドレスに対して、既にリード動作またはライト動作が行われている場合、該ロウに対応するメモリセルのリフレッシュ動作は不要であるにもかかわらずリフレッシュ動作が行われ、前記不要なリフレッシュ動作を行うことに伴って余分な電流が消費されるという課題があった。
本発明は、このような事情に鑑みてなされたものであり、不要なリフレッシュ動作を行うことに伴う余分な電流消費をなくし、また、余分なリフレッシュ動作要求をなくすことによりシステムとしての性能向上を図れる記憶装置およびそのリフレッシュ方法を提供することを目的とする。
上述の目的を達成するため、本発明にかかる記憶装置は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備えたことを特徴とする。
また、本発明にかかるリフレッシュ方法は、リフレッシュ期間毎にリフレッシュが必要な記憶装置のリフレッシュ方法において、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする。
また、本発明にかかるリフレッシュ方法は、リフレッシュ期間毎にリフレッシュが必要な記憶装置のリフレッシュ方法において、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする。
本発明の記憶装置は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備え、リフレッシュ期間内にリフレッシュアドレスに対応したロウに既にリード動作またはライト動作が行われている場合には、該ロウに対応するメモリセルのリフレッシュ動作を抑止して余分なリフレッシュを抑止するように構成したので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する構成にすることで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。
本発明の記憶装置のリフレッシュ方法は、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出することで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。
本発明の記憶装置のリフレッシュ方法は、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出することで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。
不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置を提供するという目的を、リフレッシュアドレスをリフレッシュアドレス生成回路が発生すると、リフレッシュ動作抑止回路が、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。
また、不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置のリフレッシュ方法を提供するという目的を、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。
また、不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置のリフレッシュ方法を提供するという目的を、リフレッシュアドレスを発生し、前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。
図2は、この実施例1の記憶装置の構成を示すブロック図である。なお、図2において図1と同一または相当の部分については同一の符号を付してある。この記憶装置は、2進情報を記憶し、一定時間の間にリフレッシュ動作を行わないと記憶内容を喪失するダイナミック型記憶素子を用いた記憶装置において、リフレッシュアドレスを発生する手段と、リフレッシュ期間内における前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知し、前記リフレッシュ期間内の前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知すると、内部動作に必要な各種タイミングを発生するタイミングジェネレータ3を制御して前記リフレッシュ期間内の前記リフレッシュアドレスに対するリフレッシュ動作を抑止する手段を含む。
この実施例1の記憶装置の構成は、クロックバッファ1、コマンドデコーダ2、タイミングジェネレータ3、セルフリフレッシュタイマ5、リフレッシュアドレスカウンタ(リフレッシュアクセス生成回路)6、ロウアドレスラッチ7、カラムアドレスラッチ8、マルチプレクサ9、ロウデコーダ10、メモリセルアレイ11、センスアンプ12、カラムデコーダ13、データ入出力バッファ14およびリフレッシュアドレス比較回路(リフレッシュ動作抑止回路)400を含む。
クロックバッファ1は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ2は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。タイミングジェネレータ3は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ5は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ6は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎にその内部状態が1インクリメントされるカウンタであり、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ7およびカラムアドレスラッチ8は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ9は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ10はm個のロウの1個を選択する回路である。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプに出力される。センスアンプ12はメモリセルからの微小信号を増幅する回路である。カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択する回路である。データ入出力バッファ14は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
リフレッシュアドレス比較回路400は、リフレッシュアドレスを発生する手段であるリフレッシュアドレスカウンタ6のリフレッシュアドレスと、ライト動作、リード動作におけるロウアドレスラッチ7から供給されるアドレス情報とを比較し、リフレッシュ期間ごとに該リフレッシュアドレスが示すロウに対するライト動作またはリード動作を検知し、該ロウが既にライト動作またはリード動作の対象になった場合は、タイミングジェネレータ3を制御し、リフレッシュ動作が実行されないようにするものである。
図3は、リフレッシュアドレス比較回路400の構成を示すブロック図である。
このリフレッシュアドレス比較回路400は、比較回路30、AND回路31、リフレッシュ抑止レジスタ32を含む。比較回路30はリフレッシュアドレスカウンタ6から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを比較し、その比較結果を出力する回路である。AND回路31は、前記比較回路30から出力される比較結果と、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号との論理積演算を行い、リフレッシュアドレスが示すロウに対するライト動作またはリード動作の実行を検知し、ライト動作またはリード動作が行われた場合には一致信号を出力する回路である。リフレッシュ抑止レジスタ32は検知開始信号でリセットされ、AND回路31から出力される前記一致信号でセットされ、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内(検知開始信号が出力され次の検知開始信号が出力されるまでの期間であり、リフレッシュ期間に対応する)で1度でも一致すると前記一致信号によりセットされ、“Low”レベルのリフレッシュ抑止信号を出力するフリップフロップ回路である。
このリフレッシュアドレス比較回路400は、比較回路30、AND回路31、リフレッシュ抑止レジスタ32を含む。比較回路30はリフレッシュアドレスカウンタ6から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを比較し、その比較結果を出力する回路である。AND回路31は、前記比較回路30から出力される比較結果と、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号との論理積演算を行い、リフレッシュアドレスが示すロウに対するライト動作またはリード動作の実行を検知し、ライト動作またはリード動作が行われた場合には一致信号を出力する回路である。リフレッシュ抑止レジスタ32は検知開始信号でリセットされ、AND回路31から出力される前記一致信号でセットされ、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内(検知開始信号が出力され次の検知開始信号が出力されるまでの期間であり、リフレッシュ期間に対応する)で1度でも一致すると前記一致信号によりセットされ、“Low”レベルのリフレッシュ抑止信号を出力するフリップフロップ回路である。
次に動作について説明する。
図2において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に+1されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
図2において、外部からのクロック信号をクロックバッファ1が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ2が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ3が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ5が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ6はリフレッシュ動作を行う毎に+1されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ7およびカラムアドレスラッチ8に格納される。
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ9により選択され、ロウデコーダ10によりm個のロウの1個が選択される。メモリセルアレイ11は、2進情報を記憶するメモリセルをmロウ×nカラムのアレイ状に配置したもので、1個のロウが選択されるとこれに接続されているn個のメモリセルの情報がセンスアンプ12に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ12により増幅される。
カラムデコーダ13はn個のカラムの中から外部データ信号に相当する1組のデータを選択し、ライト動作時にはデータ入出力バッファ14によりライトデータが入力され、またリード動作時にはデータ入出力バッファ14を介してリードデータが出力される。
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ11内の1個のロウが指定され、このロウに接続されたn個のメモリセル情報がセンスアンプ12で増幅される。前記センスアンプからのリードデータは、カラムデコーダ13により1組のデータが選択され、データ入出力バッファ14を介して出力される。
また、ライト動作では、メモリセルアレイ11に記憶されている情報を読み出してセンスアンプ12で増幅した後、カラムデコーダ13で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ9がリフレッシュアドレスカウンタ6の出力をロウデコーダに出力し、メモリセルアレイ11のロウが選択される。選択されたロウにおけるn個のカラムデータはセンスアンプ12で増幅されて、再度メモリセルに書き込まれる。
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ5にもとづいて内部で自動的にリフレッシュ動作を行う。
さらに、この記憶装置では、リフレッシュアドレス比較回路400において、リフレッシュアドレスカウンタ6から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを図3に示す比較回路30において比較し、その比較結果をAND回路31の一方の入力端子へ出力する。AND回路31の他方の入力端子には、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号が入力される。この結果、AND回路31では、前記比較回路30から出力される比較結果と、前記ライト、リード動作実行中であることを示す信号、または前記ライト、リード動作要求信号との論理積演算が行われ、前記リフレッシュアドレスが示すロウに対しライト動作またはリード動作が実行されたかが検知される。そして、前記リフレッシュアドレスに対しライト動作またはリード動作が行われた場合にはAND回路31からリフレッシュ抑止レジスタ32のセット入力端子へ一致信号が出力され、リフレッシュ抑止レジスタ32はセットされて“Low”レベルのリフレッシュ抑止信号を出力する。また、リフレッシュ抑止レジスタ32のリセット入力端子には検知開始信号が入力されるため、この検知開始信号でリフレッシュ抑止レジスタ32はリセットされる。
この結果、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で1度でも一致すると、リフレッシュ抑止レジスタ32は前記一致信号によりセットされ、“Low”レベルのリフレッシュ抑止信号をタイミングジェネレータ3へ出力しタイミングジェネレータ3を制御し、前記リフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止して消費電流を抑制する。
図4は、検知期間とリフレッシュ実行期間の一例を示すタイミングチャートであり、同図(a)ではリフレッシュ期間tRF内に検知期間とリフレッシュ実行期間が存在し、また、同図(b)では検知期間に対してリフレッシュ実行期間が1サイクルずれている。
以上のように、この実施例1によれば、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内で1度でも一致すると、リフレッシュアドレス比較回路400が出力するリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、前記検知期間内、すなわちそのリフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置およびそのリフレッシュ方法を提供できる効果がある。
この実施例2では、ダイナミック型記憶素子を用いた記憶装置は、4つのメモリバンクA、B、C、Dの4バンク構成とする。
図5は、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。リード、ライト動作時は、1つのバンクに対してアクセスされるが、リフレッシュ動作時はバンクA〜Dの全てのバンクに対してアクセスされる。
図6は、この実施例2の記憶装置のリフレッシュアドレス比較回路401の構成を示すブロック図である。なお、この実施例2の記憶装置の構成は、図2に示す前記実施例1の記憶装置の構成と同様であるが、この実施例2ではリフレッシュアドレス比較回路(リフレッシュ動作抑止回路)401の構成が図3に示した実施例1のリフレッシュアドレス比較回路の構成と異なる。
図6は、この実施例2のリフレッシュアドレス比較回路401の構成を示すブロック図である。このリフレッシュアドレス比較回路401の構成は、比較回路40、デコーダ41、AND回路42,43,44,45、リフレッシュ抑止レジスタ46,47,48,49を含む。比較回路40は、前記実施例1で説明した図3における比較回路30と同様の機能を有している。デコーダ41はバンクアドレスA〜Dの中のいずれか1つを選択し、AND回路42,43,44,45とリフレッシュ抑止レジスタ46,47,48,49はそれぞれバンクA、B、C、Dに対応してリフレッシュ抑止信号A、B、C、Dを出力する。このような構成にすることでそれぞれのバンクごとにリフレッシュアドレスに対応したロウにライトまたはリード動作があったかを検知でき、ライトまたはリード動作があった場合にはそのバンクに対するリフレッシュ動作を抑止する。
図5は、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。リード、ライト動作時は、1つのバンクに対してアクセスされるが、リフレッシュ動作時はバンクA〜Dの全てのバンクに対してアクセスされる。
図6は、この実施例2の記憶装置のリフレッシュアドレス比較回路401の構成を示すブロック図である。なお、この実施例2の記憶装置の構成は、図2に示す前記実施例1の記憶装置の構成と同様であるが、この実施例2ではリフレッシュアドレス比較回路(リフレッシュ動作抑止回路)401の構成が図3に示した実施例1のリフレッシュアドレス比較回路の構成と異なる。
図6は、この実施例2のリフレッシュアドレス比較回路401の構成を示すブロック図である。このリフレッシュアドレス比較回路401の構成は、比較回路40、デコーダ41、AND回路42,43,44,45、リフレッシュ抑止レジスタ46,47,48,49を含む。比較回路40は、前記実施例1で説明した図3における比較回路30と同様の機能を有している。デコーダ41はバンクアドレスA〜Dの中のいずれか1つを選択し、AND回路42,43,44,45とリフレッシュ抑止レジスタ46,47,48,49はそれぞれバンクA、B、C、Dに対応してリフレッシュ抑止信号A、B、C、Dを出力する。このような構成にすることでそれぞれのバンクごとにリフレッシュアドレスに対応したロウにライトまたはリード動作があったかを検知でき、ライトまたはリード動作があった場合にはそのバンクに対するリフレッシュ動作を抑止する。
以上のように、この実施例2によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合でも、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で1度でも一致すると、リフレッシュアドレス比較回路401が出力するリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応するバンクについてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置およびそのリフレッシュ方法を提供できる効果がある。
図7は、この実施例3の記憶装置を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。このような場合には、前記実施例2の図6に示したリフレッシュアドレス比較回路401におけるバンクに対応する回路を、さらに各ブロックA、Bに対応できるように拡張することで容易に構成できる。
すなわち、この実施例3のリフレッシュアドレス比較回路は、記憶内容の書き込みまた
は読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッ
シュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュ
アドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュ
アドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しが
あった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作
を抑止する。そして、リフレッシュ期間内において前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検
知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶
内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止する。
は読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッ
シュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュ
アドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュ
アドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しが
あった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作
を抑止する。そして、リフレッシュ期間内において前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検
知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶
内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止する。
この実施例3によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい、ロウとカラム方向のブロックとにより規定される範囲の場合に対しても、リフレッシュアドレス比較回路が出力する前記範囲ごとのリフレッシュ抑止信号によりタイミングジェネレータ3を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応する前記範囲についてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置およびそのリフレッシュ方法を提供できる効果がある。
図8は、この実施例4の記憶装置を示すブロック図であり、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する。この実施例4の記憶装置の構成は、記憶制御装置50のメモリアクセス制御回路51と、記憶装置のリフレッシュアドレス比較回路を含む。この記憶装置と、そのリフレッシュアドレス比較回路は、前記実施例1、実施例2、実施例3の記憶装置、リフレッシュアドレス比較回路と同等のものである。
記憶制御装置50におけるメモリアクセス制御回路51は、CPU、グラフィックス装置、入出力装置からのメモリアクセス要求と前記記憶装置からのリフレッシュ要求とを優先順位付けして制御し、前記記憶装置にメモリ要求を送出する。前記記憶装置からのリフレッシュ要求は、前述したリフレッシュアドレス比較回路内でリフレッシュ動作要求が必要な場合にのみ送出するように構成される。
前記実施例1、実施例2、実施例3の構成に加えてこのような構成をとることにより、不必要なリフレッシュ動作要求を記憶装置に出さないようにすることが出来、この空いた時間に通常のライト動作またはリード動作要求を出すことが出来、システムとしての性能向上を図れる記憶装置およびそのリフレッシュ方法を提供できる効果がある。
6……リフレッシュアドレスカウンタ(リフレッシュアドレス生成回路)、400,401……リフレッシュアドレス比較回路(リフレッシュ動作抑止回路)、50……記憶制御装置。
Claims (7)
- リフレッシュ期間毎にリフレッシュが必要な記憶装置において、
リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、
前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路と、
を備えたことを特徴とする記憶装置。 - 前記リフレッシュ動作抑止回路は、前記記憶内容の書き込みまたは読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッシュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しがあった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする請求項1記載の記憶装置。
- 前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウに対するリフレッシュ動作を抑止することを特徴とする請求項1または2記載の記憶装置。
- 前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止することを特徴とする請求項2記載の記憶装置。
- 前記リフレッシュ動作抑止回路は、リフレッシュ動作を抑止しないときリフレッシュ要求信号を前記記憶装置の記憶制御装置に送出する機能を有し、前記記憶制御装置は、前記リフレッシュ要求信号をもとに前記記憶装置に対しリフレッシュ動作要求を行うことを特徴とする請求項1記載の記憶装置。
- リフレッシュ期間毎にリフレッシュが必要な記憶装置のリフレッシュ方法において、
リフレッシュアドレスを発生し、
前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止する、
ことを特徴とする記憶装置のリフレッシュ方法。 - 前記記憶内容の書き込みまたは読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッシュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しがあった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする請求項6記載の記憶装置のリフレッシュ方法。
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