JP2000021162A - 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ - Google Patents

揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ

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JP2000021162A
JP2000021162A JP10188728A JP18872898A JP2000021162A JP 2000021162 A JP2000021162 A JP 2000021162A JP 10188728 A JP10188728 A JP 10188728A JP 18872898 A JP18872898 A JP 18872898A JP 2000021162 A JP2000021162 A JP 2000021162A
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JP10188728A
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Takashi Higuchi
崇 樋口
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Mitsubishi Electric Corp
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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Abstract

(57)【要約】 【課題】 実際にリフレッシュを行うリフレッシュ領域
をＤＲＡＭの外部から設定できるようにする。 【解決手段】 外部から与えられる、リフレッシュを行
う領域を示すリフレッシュ制御ビットを記憶するリフレ
ッシュ制御レジスタ２１を設ける。リフレッシュ制御レ
ジスタ２１に記憶されている内容RCBとリフレッシュア
ドレス生成回路１１が出力するリフレッシュアドレスRA
iとを比較するリフレッシュアドレス判定回路２２を設
ける。内部タイミング制御回路５Ａは、リフレッシュア
ドレス判定回路２２の判定結果に応じて、ロウデコーダ
３とセンスアンプ４の動作を停止させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、低電力で動作す
ることを要求される揮発性メモリ、およびプロセッサと
メモリを混載するエンベッデッド・ダイナミック・ラン
ダム・アクセス・メモリ（以下、ｅＲＡＭという。）の
揮発性メモリモジュール、すなわちダイナミック・ラン
ダム・アクセスメモリ（以下、ＤＲＡＭという。）に関
するものであり、特にこれら揮発性メモリまたはｅＲＡ
Ｍ内のＤＲＡＭのセルフリフレッシュに関するものであ
る。
【０００２】
【従来の技術】近年、情報処理の高度化／大容量化の進
展に伴い、携帯機器等の低消費電力を必要とされる分野
で使用されるメモリでも大容量化が進んでいる。これら
のメモリの中には、大容量、省スペースを特徴とするＤ
ＲＡＭ等の揮発性メモリが含まれる。このような分野で
使用されるＤＲＡＭ等に対してはそれらを組み込む機器
と同様に低消費電力化することが求められている。
【０００３】また、微細化の進展に伴い、マイクロプロ
セッサとＤＲＡＭを一つのチップ内に混載することが可
能となり、プログラムやデータを高速な内蔵大容量メモ
リに配置することで高速処理をすることが可能となって
いる。以下、一つのチップ内にマイクロプロセッサとＤ
ＲＡＭを含むものをＥＤＲＡＭという。
【０００４】上述の携帯機器にＤＲＡＭ等の揮発性メモ
リやｅＲＡＭを組み込んで使用する場合には、メモリサ
イズが制限された範囲で高性能化を図るため、プログラ
ムサイズやデータサイズ等、メモリ使用領域を考慮しな
がらプログラムが作成されている場合がある。そのた
め、実行するプログラムによってはＤＲＡＭ等の揮発性
メモリの全ての領域を使用しない場合がある。
【０００５】ところで、揮発性メモリは、その記憶内容
が時間とともに消失してしまうためリフレッシュ動作を
必要とする。特に、揮発性メモリ周辺のシステムが停止
した際に記憶内容を保持するために、揮発性メモリの内
部で制御信号タイミングとリフレッシュアドレスを生成
する必要がある。そのために、揮発性メモリは、発振器
を内蔵し、セルフリフレッシュ動作が行えるように構成
されている。
【０００６】図８は、セルフリフレッシュ動作が可能
な、従来のＤＲＡＭの一構成例を示すブロック図であ
る。ＤＲＡＭ１は、メモリアレイ２に保持されたデータ
が時間とともに消失するため、記憶内容を保持しつつ書
き込みや読み出しを行わなければならず、リードサイク
ルやライトサイクル以外にも種々のサイクルで動作す
る。メモリアレイ２への書き込みや読み出しにおいて、
ロウデコーダ３によってワード線が、また、場合によっ
てはロウアドレスでセンスアンプ４が選択される。ＤＲ
ＡＭ１は、種々のサイクルにおいて、ロウデコーダ３や
センスアンプ４などの各内部モジュールへの内部タイミ
ング制御信号WLE，SAE等を生成するための内部タイミン
グ制御回路５を備えている。そのため、内部タイミング
制御回路５には、アドレスAiの読み込みのタイミングを
与えるロウアドレスストローブ信号RASやカラムアドレ
スストローブ信号CAS、およびセルフリフレッシュのタ
イミングを与えるセルフリフレッシュ信号SRFがＤＲＡ
Ｍ１の外部から入力端子１３を通して与えられる。ＤＲ
ＡＭ１にデータを記憶させるためには、メモリアレイ２
上の記憶位置を指定することが必要であり、そのため
に、外部から入力端子１４に入力されたアドレスAiをア
ドレスラッチ６で一時的に蓄える。アドレスラッチ６に
蓄えられたアドレスAiの中のロウアドレスAriがロウデ
コーダ３に与えられ、またカラムアドレスがカラムデコ
ーダに与えられ、それらデコーダによってロウアドレス
やカラムアドレスがデコードされ、ワード線１６が選択
的に活性化されたりセンスアンプ４やその出力が選択さ
れたりしてメモリアレイ２の所望の箇所に対しデータの
読み書きが行われる。
【０００７】次に、セルフリフレッシュに関するモジュ
ールについて説明する。セルフリフレッシュを行うとき
のリフレッシュ間隔は、発振器１０によって決定され
る。この発振器１０は、動作モード信号Modeによってオ
ンオフ制御される。動作モード信号Modeは、ＤＲＡＭ１
の外部から入力端子１３に与えられる制御信号群、例え
ばRAS,CAS,SRF等を基に決定される。発振器１０の出力i
ntCは、セルフリフレッシュを行う際に内部タイミング
制御回路５が出力する内部タイミング制御信号のトリガ
として、内部タイミング制御回路５に入力される。
【０００８】リフレッシュアドレスは、カウンタによっ
て構成されるリフレッシュアドレス生成回路１１で生成
される。リフレッシュアドレスを生成するためのタイミ
ングは、内部タイミング制御回路５から与えられるアド
レス制御信号Sacによって決まる。アドレス制御信号Sac
のカウント値を例えばリフレッシュアドレスRAiとす
る。つまり、リフレッシュアドレス生成回路１１におい
て、アドレス制御信号Sacのカウントがアドレスの生成
を意味し、カウント値が所定の値に達したときに行うカ
ウンタのリセットが必要な全てのメモリセルのセルフリ
フレッシュ終了を意味する。
【０００９】リフレッシュアドレス生成回路１１で生成
されたリフレッシュアドレスRAiは、アドレス制御信号S
acに従ってアドレス選択回路１２で選択されて、ロウデ
コーダ３に伝達される。そして、このリフレッシュアド
レスRAiで選択されるワード線１６に接続しているメモ
リセルのリフレッシュが行われる。
【００１０】以上のリフレッシュ動作を概略的に述べる
と、発振器１０の出力intCの周期に合わせてリフレッシ
ュアドレスRAiを生成し、そのリフレッシュアドレスRAi
でワード線１６を順次立ち上げ、センスアンプ４による
再書き込みによりメモリセルアレイ２の内容を保持する
ということになる。
【００１１】
【発明が解決しようとする課題】従来の揮発性メモリま
たは揮発性メモリモジュールを含むｅＲＡＭは以上のよ
うに構成されており、これらが汎用で利用されることが
多いためにメモリ内部の領域が実際のプログラムで利用
されているか否かに係わらず、一様にセルフリフレッシ
ュを行っている。セルフリフレッシュは、例えばＣＢＲ
（ＣＡＳbeforeＲＡＳ）リフレッシュなどと異なり、一
旦セルフリフレッシュのモードに入ると内部の発振器を
用いて独立して動作することになる。そのため、セルフ
リフレッシュの必要がない部分も必要のある部分と同じ
ようにリフレッシュされてしまい、セルフリフレッシュ
が必要のない部分のリフレッシュのために無駄な電力が
消費されてしまうという問題がある。
【００１２】この発明は上記のような問題点を解消する
ためになされたものであり、揮発性メモリまたは揮発性
メモリモジュールのメモリ領域の中から、実際に使用す
るためにセルフリフレッシュが必要となる領域と必要で
ない領域とを区別し、必要でない領域に対する不要なリ
フレッシュを実施しないこととし、そのことによって消
費電力の削減を図ることを目的とする。
【００１３】
【課題を解決するための手段】第１の発明に係る揮発性
メモリは、セルフリフレッシュのモードに入っている場
合でも、メモリアレイの領域の中の、制御信号に基づい
て特定される領域に対しては前記セルフリフレッシュを
行わないことを特徴とする。
【００１４】第２の発明に係る揮発性メモリは、第１の
発明の揮発性メモリにおいて、前記セルフリフレッシュ
の最中に、前記メモリアレイの領域の中の、前記制御信
号に基づいて特定される領域ではロウデコーダおよびセ
ンスアンプの動作を停止させることを特徴とする。
【００１５】第３の発明に係る揮発性メモリは、第２の
発明の揮発性メモリにおいて、前記センスアンプと前記
ロウデコーダのオンオフを制御するための内部タイミン
グ制御回路と、前記内部タイミング制御回路の指示に応
じて順次にリフレッシュアドレスを生成するリフレッシ
ュアドレス生成回路と、前記制御信号として機能する、
セルフリフレッシュを行わない領域を特定するためのリ
フレッシュ制御ビットを記憶するとともに、前記内部タ
イミング制御回路の制御の下で前記リフレッシュ制御ビ
ットを出力するリフレッシュ制御レジスタと、前記リフ
レッシュアドレスが示す情報と前記リフレッシュ制御レ
ジスタが出力するリフレッシュ制御ビットが示す情報と
を比較してその比較結果に基づいて前記内部タイミング
制御回路に対し前記センスアンプと前記ロウデコーダの
オフを指示するためのリフレッシュ判定信号を出力する
リフレッシュアドレス判定回路とを備えて構成される。
【００１６】第４の発明に係る揮発性メモリは、第３の
発明の揮発性メモリにおいて、前記リフレッシュ判定信
号を揮発性メモリの外部に対しても出力するための出力
端子をさらに備えて構成される。
【００１７】第５の発明に係るエンベッデッド・ダイナ
ミック・ランダム・アクセス・メモリは、一つの基板上
に形成され、メモリアレイの中の、プログラムを実行す
る上で必要としないメモリ空間に対応する領域を特定す
るためのリフレッシュ制御ビットを出力するプロセッシ
ング・ユニットと、前記基板上に形成され、前記プロセ
ッシング・ユニットに接続され、セルフリフレッシュの
モードに入っている場合でも、前記メモリアレイ中の、
当該リフレッシュ制御ビットに基づいて特定される、前
記メモリ空間に対応する領域に対してはセルフリフレッ
シュを行わないダイナミック・ランダム・アクセス・メ
モリとを備えて構成される。
【００１８】第６の発明に係るエンベッデッド・ダイナ
ミック・ランダム・アクセス・メモリは、第５の発明の
エンベッデッド・ダイナミック・ランダム・アクセス・
メモリにおいて、前記ダイナミック・ランダム・アクセ
ス・メモリは、前記セルフリフレッシュの最中に、前記
メモリアレイの領域の中の、前記リフレッシュ制御ビッ
トに基づいて特定される、前記メモリ空間に対応する領
域ではロウデコーダおよびセンスアンプの動作を停止さ
せることを特徴とする。
【００１９】第７の発明に係るエンベッデッド・ダイナ
ミック・ランダム・アクセス・メモリは、第６の発明の
エンベッデッド・ダイナミック・ランダム・アクセス・
メモリにおいて、前記ダイナミック・ランダム・アクセ
スメモリは、前記センスアンプと前記ロウデコーダのオ
ンオフを制御するための内部タイミング制御回路と、前
記内部タイミング制御回路の指示に応じて順次にリフレ
ッシュアドレスを生成するリフレッシュアドレス生成回
路と、前記リフレッシュ制御ビットを記憶するととも
に、前記内部タイミング制御回路の制御の下で前記リフ
レッシュ制御ビットを出力するリフレッシュ制御レジス
タと、前記リフレッシュアドレスが示す情報と前記リフ
レッシュ制御レジスタが出力するリフレッシュ制御ビッ
トが示す情報とを比較してその比較結果に基づいて前記
内部タイミング制御回路に対し前記センスアンプと前記
ロウデコーダのオフを指示するためのリフレッシュ判定
信号を出力するリフレッシュアドレス判定回路とを備え
て構成される。
【００２０】第８の発明に係るエンベッデッド・ダイナ
ミック・ランダム・アクセス・メモリは、第７の発明の
エンベッデッド・ダイナミック・ランダム・アクセス・
メモリにおいて、前記プロセッシング・ユニットと前記
ダイナミック・ランダム・アクセス・メモリの間を接続
するバスをさらに備え、前記プロセッシング・ユニット
は、前記リフレッシュ判定信号を入力し、当該リフレッ
シュ判定信号によって示される前記センスアンプと前記
ロウデコーダの停止の有無を考慮して前記バスを制御す
るメモリ／バス制御回路を有することを特徴とする。
【００２１】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１によるＤＲＡＭは、ＤＲＡＭの外部から与えられ
る制御信号に応じ、セルフリフレッシュを行う領域を設
定可能に、言い換えればセルフリフレッシュを行わない
領域を設定可能に構成されてる。図１は、この発明の実
施の形態１によるＤＲＡＭの構成を示すブロック図であ
る。セルフリフレッシュを行う領域を設定可能にするた
めに、図１に示すＤＲＡＭ１Ａは、従来のＤＲＡＭ１と
比べ、リフレッシュ制御レジスタ２１と、リフレッシュ
アドレス判定回路２２とをさらに備え、内部タイミング
制御回路５Ａが改良されている。その他図８と同一符号
の部分は図８の同一符号部分に相当する部分である。
【００２２】メモリアレイ２の中でセルフリフレッシュ
を必要とする領域と必要としない領域とを区別するた
め、ＤＲＡＭ１Ａの外部から入力端子２０に、リフレッ
シュ制御ビットRCBが入力される。リフレッシュ制御レ
ジスタ２１は、入力端子２０に接続されており、リフレ
ッシュ制御ビットRCBを記憶する。リフレッシュ制御レ
ジスタ２１には、記憶しているリフレッシュ制御ビット
RCBを出力するためのタイミングを計るために、内部タ
イミング制御回路５Ａから動作モード信号Modeが与えら
れる。リフレッシュアドレス判定回路２２には、リフレ
ッシュアドレスRAiの上位Ｎビットが、リフレッシュア
ドレスRAiの情報として入力される。このリフレッシュ
アドレスRAiの上位Ｎビット、すなわちリフレッシュア
ドレスRAiが示す情報とリフレッシュ制御ビットRCBが示
す情報とを比較して、その比較結果に応じてリフレッシ
ュアドレス判定回路２２はリフレッシュ判定信号RPを出
力する。このリフレッシュ判定信号RPは、内部タイミン
グ制御回路５Ａに入力されるとともに出力端子２３から
ＤＲＡＭ１Ａの外部に対して出力される。リフレッシュ
判定信号RPを受けた内部タイミング制御回路５Ａが内部
制御信号WLE，SAEによってロウデコーダ３とセンスアン
プ４との動作を停止させることで、ＤＲＡＭ１Ａは、リ
フレッシュ制御ビットRCBで指定される領域についてセ
ルフリフレッシュを行わないようにすることができる。
なお、セルフリフレッシュについてはその動作を行うか
否かの選択のみであるためどちらかの領域を指定してや
ればよく、リフレッシュ制御ビットRCBを用いてセルフ
リフレッシュを行う領域を指定するようにしても結果は
同じである。
【００２３】このリフレッシュ判定信号RPが、出力端子
２３を介してＤＲＡＭ１Ａの外部へも出力されているよ
うに構成する。このように構成すると、このリフレッシ
ュ判定信号RPを用いて、セルフリフレッシュ以外のリフ
レッシュ動作を行っている期間と、リフレッシュ信号の
みを出力してリフレッシュ動作を行っていない期間とを
ＤＲＡＭ１Ａの外部で検知することができる。つまり、
リフレッシュ制御ビットRCBは、セルフリフレッシュ以
外のリフレッシュを行うときにも有効に機能する。その
ため、セルフリフレッシュモードばかりでなく、ＤＲＡ
Ｍ１Ａを使用しているときに行われるリフレッシュの場
合にも、リフレッシュ判定信号RPが出力される。従来の
ＤＲＡＭ１においてＣＰＵ等から通常のリード／ライト
アクセス要求がある場合、ＤＲＡＭ１のリフレッシュが
完了するまで次のアクセスは待たされる。ところが、実
施の形態１によるＤＲＡＭ１Ａの場合、セルフリフレッ
シュモード以外のリフレッシュモードに関しても、リフ
レッシュ制御ビットRCBで不要と指定している領域に対
してはリフレッシュ動作を行う必要がない。そこで、リ
フレッシュ制御ビットRCBをモニタすれば、セルフリフ
レッシュモード以外のリフレッシュモードのときにも、
リフレッシュ要求の完了を待たずに次のアクセスに行く
ことができる。リフレッシュを必要としない領域に対し
て、リフレッシュ動作を行わない分だけ次のアクセス要
求が早く受け付けられる。
【００２４】次に、リフレッシュ制御レジスタ２１と、
リフレッシュアドレス判定回路２２の構成の一構成例お
よびその動作について図２〜図４を用いて説明する。図
２に示すように、リフレッシュ制御レジスタ２１は、リ
フレッシュ制御ビットRCBの各ビットをそれぞれ記憶す
るためのレジスタReg0〜Reg2Nで構成されている。リフ
レッシュアドレス判定回路２２は、リフレッシュアドレ
スRAiの上位Ｎビットをデコードするためのアドレスデ
コーダ３０と、アドレスデコーダ３０の出力とリフレッ
シュ制御ビットRCBの各ビットの論理積を出力するＡＮ
Ｄゲート３１と、全てのＡＮＤゲート３１の出力の論理
和を取るＮＯＲゲート３２とを備えて構成されている。
そのため、リフレッシュアドレス判定回路２２は、アド
レスデコーダ３０によって選択されてハイレベルになる
線の位置とレジスタReg0〜Reg2Nの中で「０」が記憶さ
れているレジスタの位置が一致したときに、全てのＡＮ
Ｄゲート３１の出力がローレベルとなり、ＮＯＲゲート
３２はローレベルを出力する。
【００２５】図３に示すように、内部タイミング制御回
路５Ａは、ロウアドレスストローブ信号RASと発振器１
０の出力intCからアクセス制御出力を生成する制御信号
生成部５０と、カラムアドレスストローブ信号CASとセ
ルフリフレッシュ信号SRFからモード信号Modeを生成す
るモード信号生成部５１と、アクセス制御出力とリフレ
ッシュ判定信号RPとの論理積を出力するＡＮＤゲート５
２と、ＡＮＤゲート５２の出力から内部制御信号SAE，W
LEを生成するアクセスタイミング生成部５３と、アクセ
ス制御出力からアドレス制御信号Sacを生成するアドレ
ス制御生成部５４とを備えて構成されている。そのた
め、内部タイミング制御回路５Ａは、内部制御信号SA
E，WLEによってロウデコーダ３とセンスアンプ４を非動
作状態とすることができる。図４は、図３の内部タイミ
ング制御回路５Ａを用いて、例えば、レジスタReg0〜Re
g2Nに記憶されているリフレッシュ制御ビットRCBが「10
111111」であるとき、リフレッシュアドレスRAiが１６
進数で「２０」から「３Ｆ」、つまりリフレッシュアド
レスの上位３ビットが２進数で「001」である場合に、セ
ルフリフレッシュが停止する例を示している。
【００２６】なお、図２〜図４の説明については、セル
フリフレッシュ動作について説明したが、セルフリフレ
ッシュ以外のリフレッシュにおいてもセルフリフレッシ
ュ動作と同様の動作を行う。
【００２７】実施の形態２．次に、この発明の実施の形
態２によるｅＲＡＭについて図５および図６を用いて説
明する。図５に示すｅＲＡＭ９０は、一つの基板上に形
成され、ＣＰＵ１００と上記実施の形態１で説明したＤ
ＲＡＭ１Ａとを備えて構成される。ｅＲＡＭ９０の外部
からＣＰＵ１００に入力される信号１０５は、ｅＲＡＭ
９０の外部からセルフリフレッシュを要求する信号であ
り、この信号１０５はメモリ／バス制御回路１１１に与
えられる。メモリ／バス制御回路１１１は、信号１０５
によってセルフリフレッシュを要求されると、セルフリ
フレッシュ信号SRFをＤＲＡＭ１Ａに対し出力する。Ｃ
ＰＵ１００は内部レジスタ１０２を有しており、この内
部レジスタ１０２にビットが設定されることによってメ
モリ／バス制御回路１１１は、セルフリフレッシュを要
求する信号１０４を発生する。すなわち、信号１０４は
ＣＰＵ１００内部の必要に応じてセルフリフレッシュの
要求を行うための信号である。メモリ／バス制御回路１
１１は、内部レジスタ１０２が発生する信号１０４も待
ち受けている。メモリ／バス制御回路１１１に対して信
号１０４が入力されたときにも同様に、メモリ／バス制
御回路１１１はセルフリフレッシュ信号SRFを出力す
る。
【００２８】ＣＰＵ１００は、メモリアレイ２の領域＃
１〜＃ｎの中からセルフリフレッシュを行う領域を指定
するためのリフレッシュ制御ビットRCBを記憶しておく
ために内部レジスタ１０３を備えている。内部レジスタ
１０３へのリフレッシュ制御ビットRCBの設定は、一般
的なＣＰＵの汎用レジスタの設定と同様に、メモリから
のロード命令、即値設定命令による実現、専用命令の追
加、専用空間へのアクセスなど様々に実行され、いずれ
の方法を用いてリフレッシュ制御ビットRCBを設定して
もかまわない。つまり、セルフリフレッシュを行う領域
あるいはセルフリフレッシュを行わない領域はプログラ
ムによって決まるので、例えばプログラムを書き込む際
にリフレッシュ制御ビットRCBの設定ができる。メモリ
／バス制御回路１１１からセルフリフレッシュの要求が
ＤＲＡＭ１Ａに出されたときに、ＤＲＡＭ１Ａは、内部
レジスタ１０３から出力されるリフレッシュ制御ビット
RCBによってセルフリフレッシュを行う領域を限定す
る。ＣＰＵ１００は、セルフリフレッシュの領域指定を
行わない場合には内部レジスタ１０３をオールオンにす
る。
【００２９】図６のフローチャートに沿って上記の動作
を説明する。まず、ステップＳＴ１でＣＰＵ１００のな
い部レジスタ１０３にリフレッシュ制御ビットRCBを設
定する。次に、メモリ／バス制御回路１１１がＣＰＵ１
００の内部または外部からセルフリフレッシュの要求が
あったか否かを判断する（ステップＳＴ２）。ＣＰＵ１
００が出力するリフレッシュ領域、すなわちリフレッシ
ュ制御ビットRCBをＤＲＡＭ１Ａ側に取り込み、リフレ
ッシュ制御レジスタ２１を設定する（ステップＳＴ
３）。そして、ＤＲＡＭ１Ａの内部でセルフリフレッシ
ュ動作を開始する（ステップＳＴ４）。
【００３０】ｅＲＡＭ９０において、実施の形態１で説
明したＤＲＡＭ１ＡとともにＣＰＵ１００に上述の機能
を有する内部レジスタ１０３を設けることによって、ｅ
ＲＡＭ９０においてもセルフリフレッシュを行う領域の
指定を容易に行えるようになる。
【００３１】なお、図７に示すように、バス１１０を制
御するとともにＤＲＡＭ制御信号ＤＣｎｔによってＤＲ
ＡＭ１Ａを制御するメモリ／バス制御回路１１１に対し
てリフレッシュ判定信号RPを与えてメモリ／バス制御回
路１１１に次の機能を付加してもよいのは実施の形態１
で説明したことと同様である。つまり、ＤＲＡＭ１Ａが
メモリ／バス制御回路１１１によってセルフリフレッシ
ュ以外のモードに入っているにも係わらず、そのセルフ
リフレッシュが指定されていない領域のセルフリフレッ
シュ以外のリフレッシュを行っている期間であれば、メ
モリ／バス制御回路１１１は、ＣＰＵ１００からのリー
ド／ライトアクセス要求に対し、バス１１０によるＣＰ
Ｕ１００とＤＲＡＭ１Ａとの間のデータのやり取りの禁
止を解除し、ＣＰＵ１００とＤＲＡＭ１Ａにバス１１０
を利用させ、バス１１０を有効に使用させる。この場
合、セルフリフレッシュを行う場合のＲＣＢの設定に加
え、ＤＲＡＭ制御信号ＤＣｎｔにてＤＲＡＭ制御側での
ＲＣＢ取り込みタイミングを指定する。これによりセル
フリフレッシュ動作以外のタイミングでリフレッシュ制
御ビットを設定する。また、実施の形態１の説明で述べ
たように、セルフリフレッシュを行わない領域を指定す
ることとしてもｅＲＡＭ９０の構成を容易に構築でき
る。
【００３２】
【発明の効果】以上説明したように、請求項１記載の揮
発性メモリによれば、セルフリフレッシュを行う領域を
設定することができ、メモリアレイの中で情報が記憶さ
れない領域についてはリフレッシュを行わないようにす
ることができ、不要な電力の消費を省くことができると
いう効果がある。
【００３３】請求項２記載の揮発性メモリによれば、セ
ルフリフレッシュを行わない期間に、ロウアドレスデコ
ーダおよびセンスアンプを停止することによって不要な
消費電力を削減することができるという効果がある。
【００３４】請求項３記載の揮発性メモリによれば、リ
フレッシュ制御ビットをリフレッシュ制御レジスタに記
憶させ、その記憶内容に従ってリフレッシュアドレス判
定回路で判定することによって、セルフリフレッシュを
行う領域を任意に設定することができ、汎用性を持たせ
ることができるという効果がある。
【００３５】請求項４記載の揮発性メモリによれば、外
部に出力されるリフレッシュ判定信号によりセルフリフ
レッシュを行わない領域に対して実際にセルフリフレッ
シュ以外のリフレッシュが行われていないことを揮発性
メモリの外部で判別でき、セルフリフレッシュ以外のリ
フレッシュ動作と揮発性メモリに対するアクセス要求と
の衝突を適切に調停することができ、バスの使用効率の
低下を防止することができるという効果がある。
【００３６】請求項５記載のエンベッデッド・ダイナミ
ック・ランダム・アクセス・メモリによれば、プロセッ
シング・ユニットが実行するプログラムに応じて、ダイ
ナミック・ランダム・アクセス・メモリ内部のセルフリ
フレッシュを行う領域を設定することができ、メモリア
レイの中でプログラムが実行される際に使用されない領
域についてはセルフリフレッシュを行わないようにする
ことができ、不要な電力の消費を省くことができるとい
う効果がある。
【００３７】請求項６記載の揮発性メモリによれば、セ
ルフリフレッシュを行わない期間に、ロウアドレスデコ
ーダおよびセンスアンプを停止することによって不要な
消費電力を削減することができるという効果がある。
【００３８】請求項７記載のエンベッデッド・ダイナミ
ック・ランダム・アクセス・メモリによれば、プロセッ
シング・ユニットの内部レジスタに設定されているリフ
レッシュ制御ビットをＤＲＡＭのリフレッシュ制御レジ
スタに記憶させ、その記憶内容に従ってリフレッシュア
ドレス判定回路で判定することによって、セルフリフレ
ッシュを行う領域を任意に設定することができ、汎用性
を持たせることができるという効果がある。
【００３９】請求項８記載のエンベッデッド・ダイナミ
ック・ランダム・アクセス・メモリによれば、ＤＲＡＭ
から出力されるリフレッシュ判定信号によりセルフリフ
レッシュを行わない領域に対して実際にセルフリフレッ
シュ以外のリフレッシュが行われていないことをメモリ
／バス制御回路が判別でき、セルフリフレッシュ以外の
リフレッシュ動作とＤＲＡＭに対するアクセス要求との
衝突を適切に調停することができ、プロセッシング・ユ
ニットとＤＲＡＭとの間にあるバスの使用効率の低下を
防止することがアドレス情報をメモリ／バス制御回路に
持たせなくても可能であるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１のＤＲＡＭの一構成例を示すブ
ロック図である。
【図２】 図１のリフフレッシュ制御レジスタとリフレ
ッシュアドレス判定回路の構成の一例を示す回路図であ
る。
【図３】 図１の内部タイミング制御回路の一構成例を
示すブロック図である。
【図４】 図１に示すＤＲＡＭの動作を説明するための
タイミングチャートである。
【図５】 実施の形態２のｅＲＡＭの一構成例を示すブ
ロック図である。
【図６】 図５のｅＲＡＭの動作を説明するためのフロ
ーチャートである。
【図７】 実施の形態２のｅＲＡＭの他の構成例を示す
ブロック図である。
【図８】 従来のＤＲＡＭの一構成例を示すブロック図
である。
【符号の説明】
１ ＤＲＡＭ、２ メモリアレイ、５，５Ａ 内部タイ
ミング制御回路、２１リフレッシュ制御レジスタ、２２
リフレッシュアドレス判定回路 ２３ 出力端子、１
１１ メモリ／バス制御回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 セルフリフレッシュのモードに入ってい
    る場合でも、メモリアレイの領域の中の、制御信号に基
    づいて特定される領域に対しては前記セルフリフレッシ
    ュを行わないことを特徴とする揮発性メモリ。
  2. 【請求項２】 前記セルフリフレッシュの最中に、前記
    メモリアレイの領域の中の、前記制御信号に基づいて特
    定される領域ではロウデコーダおよびセンスアンプの動
    作を停止させることを特徴とする、請求項１記載の揮発
    性メモリ。
  3. 【請求項３】 前記センスアンプと前記ロウデコーダの
    オンオフを制御するための内部タイミング制御回路と、 前記内部タイミング制御回路の指示に応じて順次にリフ
    レッシュアドレスを生成するリフレッシュアドレス生成
    回路と、 前記制御信号として機能する、セルフリフレッシュを行
    わない領域を特定するためのリフレッシュ制御ビットを
    記憶するとともに、前記内部タイミング制御回路の制御
    の下で前記リフレッシュ制御ビットを出力するリフレッ
    シュ制御レジスタと、 前記リフレッシュアドレスが示す情報と前記リフレッシ
    ュ制御レジスタが出力するリフレッシュ制御ビットが示
    す情報とを比較してその比較結果に基づいて前記内部タ
    イミング制御回路に対し前記センスアンプと前記ロウデ
    コーダのオフを指示するためのリフレッシュ判定信号を
    出力するリフレッシュアドレス判定回路とを備える、請
    求項２記載の揮発性メモリ。
  4. 【請求項４】 前記リフレッシュ判定信号を揮発性メモ
    リの外部に対しても出力するための出力端子をさらに備
    える、請求項３記載の揮発性メモリ。
  5. 【請求項５】 一つの基板上に形成され、メモリアレイ
    の中の、プログラムを実行する上で必要としないメモリ
    空間に対応する領域を特定するためのリフレッシュ制御
    ビットを出力するプロセッシング・ユニットと、 前記基板上に形成され、前記プロセッシング・ユニット
    に接続され、セルフリフレッシュのモードに入っている
    場合でも、前記メモリアレイ中の、当該リフレッシュ制
    御ビットに基づいて特定される、前記メモリ空間に対応
    する領域に対してはセルフリフレッシュを行わないダイ
    ナミック・ランダム・アクセス・メモリとを備えるエン
    ベッデッド・ダイナミック・ランダム・アクセス・メモ
    リ。
  6. 【請求項６】 前記ダイナミック・ランダム・アクセス
    ・メモリは、 前記セルフリフレッシュの最中に、前記メモリアレイの
    領域の中の、前記リフレッシュ制御ビットに基づいて特
    定される、前記メモリ空間に対応する領域ではロウデコ
    ーダおよびセンスアンプの動作を停止させることを特徴
    とする、請求項５記載のエンベッデッド・ダイナミック
    ・ランダム・アクセス・メモリ。
  7. 【請求項７】 前記ダイナミック・ランダム・アクセス
    メモリは、 前記センスアンプと前記ロウデコーダのオンオフを制御
    するための内部タイミング制御回路と、 前記内部タイミング制御回路の指示に応じて順次にリフ
    レッシュアドレスを生成するリフレッシュアドレス生成
    回路と、 前記リフレッシュ制御ビットを記憶するとともに、前記
    内部タイミング制御回路の制御の下で前記リフレッシュ
    制御ビットを出力するリフレッシュ制御レジスタと、 前記リフレッシュアドレスが示す情報と前記リフレッシ
    ュ制御レジスタが出力するリフレッシュ制御ビットが示
    す情報とを比較してその比較結果に基づいて前記内部タ
    イミング制御回路に対し前記センスアンプと前記ロウデ
    コーダのオフを指示するためのリフレッシュ判定信号を
    出力するリフレッシュアドレス判定回路とを備える、請
    求項６記載のエンベッデッド・ダイナミック・ランダム
    ・アクセス・メモリ。
  8. 【請求項８】 前記プロセッシング・ユニットと前記ダ
    イナミック・ランダム・アクセス・メモリの間を接続す
    るバスをさらに備え、 前記プロセッシング・ユニットは、 前記リフレッシュ判定信号を入力し、当該リフレッシュ
    判定信号に基づいて前記バスを制御するメモリ／バス制
    御回路を有することを特徴とする、請求項７記載のエン
    ベッデッド・ダイナミック・ランダム・アクセス・メモ
    リ。
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