JP2013080560A - 完全に独立のパーシャルアレイリフレッシュ機能を有するダイナミックランダムアクセスメモリ - Google Patents
完全に独立のパーシャルアレイリフレッシュ機能を有するダイナミックランダムアクセスメモリ Download PDFInfo
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Abstract
【解決手段】DRAMデバイスが、複数のメモリサブブロックを有する。各サブブロックは、複数のワード線を有し、これらのワード線に、複数のデータ記憶セルが接続される。パーシャルアレイセルフリフレッシュ(PASR)構成セッティングが、独立に作られる。PASRセッティングに従って、メモリサブブロックが、リフレッシュのためにアドレッシングされる。PASRセッティングは、メモリコントローラによって作られる。サブブロックアドレスのすべての種類の組合せを選択することができる。したがって、メモリサブブロックは、完全に独立にリフレッシュされる。データ保持に関するユーザ選択可能メモリアレイは、特に低消費電力モバイル応用の有効なメモリ制御プログラミングをもたらす。
【選択図】図2
Description
123 リフレッシュ要求信号
125 EMRS信号
131 拡張モードレジスタ
133 PASR信号
135 内部バンクアドレスカウンタ
137 内部バンクアドレス信号
141 マルチプレクサ
143 外部バンクアドレスラッチ
145 外部バンクアドレス信号
151 バンクアドレスデコーダ
153 デコードされたアドレス信号
201 データ入力信号
203 パーシャルアレイリフレッシュ(PAR)構成レジスタ
204-1〜204-M ラッチ
207 PARセッティング信号
208 リフレッシュ信号「REFRESH」
209 サブブロックアドレスコントローラ
210 第1アドレスプロデューサ
211 第1アドレス信号
213 第2アドレス信号
216 第2アドレスプロデューサ
217 サブブロックアドレス信号
219 メモリ
220-1〜220-M サブブロック
221 外部コマンドコントローラ
222 コマンドデコーダ
223 クロック信号
225 コマンド信号
227 構成制御クロック信号
229 リフレッシュ要求信号
231 パーシャルアレイセルフリフレッシュ(PASR)構成レジスタ
233 内部アドレスカウンタ
237 内部アドレスデコーダ
239 外部アドレスデコーダ
241 サブブロックセレクタ
245-1〜245-16 Dタイプフリップフロップ(D-FF)
247 データ入力信号
251 PASR信号
255 4ビット内部アドレス信号「IA[0:3]」
256 デコードされた内部アドレス信号
261 4ビット外部アドレス信号「ADDR[0:3]」
263 外部アドレスラッチ
267 4ビット外部アドレス信号「EA[0:3]」
268 デコードされた外部アドレス信号
271 サブブロックアドレス信号
280 メモリ
338-1〜338-16 データ入力信号
342-1〜342-16 PASRビット信号
345-0、345-1、345-2、および345-3 内部アドレスビット信号
347-1〜347-16 デコードされた内部アドレスビット信号
357-0、357-1、357-2、および357-3 外部アドレスビット信号
359-1〜359-16 デコードされた外部アドレスビット信号
373-1〜373-16 内部出力ビット信号
419 信号
421-1〜421-16 選択論理回路
439-1〜439-16 サブブロックビット信号
441-1〜441-16 サブブロック
611 外部コマンドコントローラ
612 コマンドデコーダ
613 クロック信号「CLK」
615 コマンド信号
617 構成制御クロック信号
619 リフレッシュ要求信号
621 PASR構成レジスタ
623 内部アドレスカウンタ
629 アドレスセレクタ
631 アドレスデコーダ
637 データ入力信号
638-1〜638-16 データ入力信号
641 PASR信号
645 4ビット内部アドレス信号
646 選択されたアドレス信号「SeAd[0:3]」
651 4ビット外部アドレス信号「ADDR[0:3]」
653 外部アドレスラッチ
655 クロック信号
657 4ビット外部アドレス信号「EA[0:3]」
670 サブブロックセレクタ
671 デコードされたアドレス信号「DeAd[1:16]」
673 サブブロックアドレス信号「SubAd[1:16]」
680 メモリ
721-0〜721-3 マルチプレクサ
722 選択されたアドレスビット信号「SeAd[0:3]」
741-1〜741-16 サブブロック
742-1〜742-16 PASRビット信号
745-1〜745-16 D-FF
747-1〜747-16 サブブロックアドレスビット信号
755-0〜755-3 内部アドレスビット信号
757-0〜757-3 外部アドレスビット信号
759-1〜759-16 デコードされたアドレスビット信号「DeAd[1:16]」
Claims (24)
- ダイナミックランダムアクセスメモリ(DRAM)デバイスであって、
M個のメモリバンクであって、Mが1よりも大きい整数であり、各バンクが複数のワード線を有し、各ワード線が複数のデータ記憶セルに接続され、前記セルがリフレッシュ動作によってリフレッシュされる、メモリバンクと、
セルフリフレッシュモードで、前記M個のメモリバンクの各々のリフレッシュ動作を互いに独立に制御するパーシャルアレイセルフリフレッシュ構成レジスタ(PASR)と、
コマンド信号を受信し、前記PASRに構成制御クロックを提供するコマンドコントローラと
を具備し、
前記PASRは、M個の入力ピンからのMビットのリフレッシュデータをラッチするM個のフリップフロップを具備することを特徴とするDRAMデバイス。 - 前記レジスタが、セルフリフレッシュモードにおいて前記メモリバンクがリフレッシュ対象であるか否かを示すメモリバンク毎の個々のビットを有し、
セルフリフレッシュモードで、前記レジスタの前記個々のビットがセルフリフレッシュを示すようにセットされているメモリバンクだけにセルフリフレッシュ動作を実行することを特徴とする請求項1に記載のDRAMデバイス。 - 前記レジスタが、M個のラッチを具備し、
各ラッチは、前記M個のメモリバンクの個々のメモリバンクのリフレッシュ動作を制御することを特徴とする請求項1に記載のDRAMデバイス。 - 前記セルフリフレッシュモードにおいてN個の第1アドレスを生成する第1アドレス作成回路をさらに具備し、
Nは整数であることを特徴とする請求項1に記載のDRAMデバイス。 - 前記N個の第1アドレスと前記Mビットのリフレッシュデータとの論理的組合せに応答して前記メモリバンクのリフレッシュ動作を制御するアドレス制御回路をさらに具備することを特徴とする請求項4に記載のDRAMデバイス。
- 前記アドレス制御回路が、第1アドレスデコード回路を具備し、
前記第1アドレスデコード回路は、
前記第1アドレスをデコードしてM個のデコードされた第1アドレス出力を生成するM個のデコード回路と、
前記M個のデコードされた第1アドレス出力と前記Mビットのリフレッシュデータとを論理的に組み合わせてM個の第1アドレスを生成するM個の論理回路と
を具備することを特徴とする請求項5に記載のDRAMデバイス。 - 第2アドレスを生成する第2アドレス生成回路をさらに具備し、
前記第2アドレス生成回路は、前記第2アドレスをデコードしてN個のデコードされた第2アドレスを生成するM個のデコード回路を具備することを特徴とする請求項6に記載のDRAMデバイス。 - 前記第1アドレスデコード回路が、バンク選択回路をさらに具備し、
前記バンク選択回路は、前記リフレッシュモードにおいて前記M個のデコードされた第1アドレスを選択するか、又は前記非リフレッシュモードにおいて前記M個のデコードされた第2アドレスを選択するM個の選択回路を具備し、
選択されたM個のアドレスは、リフレッシュ対象のメモリバンクを示すことを特徴とする請求項7に記載のDRAMデバイス。 - 前記第1アドレス生成回路が、前記第1アドレスとして内部アドレスを生成する内部アドレスプロデューサを具備し、
前記第2アドレス生成回路が、前記第2アドレスとして外部アドレスを生成する外部アドレスプロデューサを具備することを特徴とする請求項8に記載のDRAMデバイス。 - 前記コマンドコントローラが、前記レジスタによる入力データのラッチを制御するとともに、前記リフレッシュモードを検出し、
前記アドレス生成回路によるアドレスの生成と前記バンク選択回路による選択とが、前記リフレッシュモードの検出に応答して制御されることを特徴とする請求項9に記載のDRAMデバイス。 - 前記コマンドコントローラが、DRAMデバイスのセルフリフレッシュモードを検出するモード検出回路を具備することを特徴とする請求項10に記載のDRAMデバイス。
- 前記リフレッシュモードにおいて第1アドレスを生成する第1アドレス生成回路と、
第2アドレスとして外部アドレスを生成する第2アドレス生成回路と
をさらに具備することを特徴とする請求項1に記載のDRAMデバイス。 - 前記第1アドレスと前記第2アドレスと前記Mビットのリフレッシュデータとの論理的組合せに応答して前記メモリバンクのリフレッシュ動作を制御するバンクアドレス制御回路をさらに具備することを特徴とする請求項12に記載のDRAMデバイス。
- 前記バンクアドレス制御回路が、前記リフレッシュモードにおいて前記第1アドレスを選択するか、又は前記非リフレッシュモードにおいて前記第2アドレスを選択して、選択したアドレスを出力する選択回路を具備することを特徴とする請求項13に記載のDRAMデバイス。
- 前記バンクアドレス制御回路が、前記選択したアドレスをデコードしてM個のデコードされたアドレスを生成するアドレスデコード回路をさらに具備することを特徴とする請求項14に記載のDRAMデバイス。
- 前記バンクアドレス制御回路が、前記M個のデコードされたアドレスと前記Mビットのリフレッシュデータとを論理的に組み合わせて、リフレッシュ対象のメモリバンクを示すM個の選択されたアドレスを生成するバンク選択回路をさらに具備することを特徴とする請求項15に記載のDRAMデバイス。
- 前記選択回路が、前記N個の第1アドレス又は前記N個の第2アドレスを選択してN個の選択されたアドレスを出力するN個のセレクタを具備し、
前記アドレスデコード回路が、前記N個の選択されたアドレスをデコードしてM個のデコードされたアドレスを生成するM個の論理回路を具備し、
前記バンク選択回路が、前記M個のデコードされたアドレスと前記Mビットのリフレッシュデータとを論理的に組み合わせて前記M個の選択されたアドレスを生成するM個の論理回路を具備することを特徴とする請求項16に記載のDRAMデバイス。 - 前記第1アドレス生成回路が、前記第1アドレスとして内部アドレスを生成する内部アドレスプロデューサを具備し、
前記第2アドレス生成回路が、前記第2アドレスとして外部アドレスを生成する外部アドレスプロデューサを具備することを特徴とする請求項17に記載のDRAMデバイス。 - 前記コマンドコントローラが、前記リフレッシュモードを検出し、
前記アドレス生成回路によるアドレスの生成と前記選択回路による選択とが、前記リフレッシュモードの検出に応答して制御されることを特徴とする請求項18に記載のDRAMデバイス。 - M個のメモリバンクであって、Mが1よりも大きい整数であり、各バンクが複数のワード線を有し、各ワード線が複数のデータ記憶セルに接続され、前記セルがセルフリフレッシュモードでリフレッシュされる、メモリバンクを有したダイナミックランダムアクセスメモリ(DRAM)デバイスをリフレッシュする方法であって、
コマンド信号を受信し、構成制御クロックをパーシャルアレイセルフリフレッシュ構成レジスタ(PASR)に提供し、M個の入力ピンからのMビットのリフレッシュデータを前記PASRのM個のフリップフロップにラッチするステップと、
前記セルフリフレッシュモードで、前記M個のメモリバンクの各々のリフレッシュ動作を互いに独立に制御するステップと
を有することを特徴とする方法。 - セルフリフレッシュモードにおいて前記メモリバンクがリフレッシュ対象であるか否かを示すメモリバンク毎の個々のビットをレジスタに格納するステップと、
セリフリフレッシュモードで、前記レジスタの前記個々のビットがセルフリフレッシュを示すようにセットされているメモリバンクだけにセルフリフレッシュ動作を実行するステップと
をさらに有することを特徴とする請求項20に記載の方法。 - 前記制御するステップが、入力データに応答してM個のバンクリフレッシュデータを構成するステップを含み、
前記M個のバンクリフレッシュデータは、前記入力データによって独立にセットされ、
前記M個のバックリフレッシュデータの各々は、前記M個のメモリバンクの個々のメモリバンクにおけるリフレッシュ動作を制御することを特徴とする請求項21に記載の方法。 - セルフリフレッシュモード又は非セルフリフレッシュモードで選択的に動作する機能を有したダイナミックランダムアクセスメモリ(DRAM)デバイスで使用されるリフレッシュコントローラであって、
前記DRAMデバイスは、M個のメモリバンクであって、Mが1よりも大きい整数であり、各バンクが複数のワード線を有し、各ワード線が複数のデータ記憶セルに接続され、前記セルが前記セルフリフレッシュモードでリフレッシュされる、メモリバンクを有し、
前記リフレッシュコントローラは、リフレッシュモードで、M個の入力ピンからの独立にセットされたMビットのリフレッシュデータに従って、前記メモリバンクのリフレッシュ動作を制御するリフレッシュ回路を具備し、
前記リフレッシュ回路は、セルフリフレッシュモードにおいて前記メモリバンクがリフレッシュ対象であるか否かを示すメモリバンク毎の個々のビットを保持するレジスタを具備し、
セルフリフレッシュモードで、前記リフレッシュコントローラは、前記レジスタの前記個々のビットがセルフリフレッシュを示すようにセットされているメモリバンクだけにセルフリフレッシュ動作が生じるように制御することを特徴とするリフレッシュコントローラ。 - セルフリフレッシュモード又は非セルフリフレッシュモードで選択的に動作する機能を有したダイナミックランダムアクセスメモリ(DRAM)デバイスで使用されるリフレッシュコントローラであって、
前記DRAMデバイスは、M個のメモリバンクであって、Mが1よりも大きい整数であり、各バンクが複数のワード線を有し、各ワード線が複数のデータ記憶セルに接続され、前記セルが前記セルフリフレッシュモードでリフレッシュされる、メモリバンクを有し、
前記リフレッシュコントローラは、
リフレッシュモードで、M個の入力ピンからの独立にセットされたMビットのリフレッシュデータに従って、前記メモリバンクのリフレッシュを制御するリフレッシュ回路と、
入力データに応答して、M個のバンクリフレッシュデータを構成する構成回路と
を具備し、
前記M個のバンクリフレッシュデータの各々は、前記M個のメモリバンクの個々のメモリバンクに対応することを特徴とするリフレッシュコントローラ。
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