JP4272172B2 - ダイナミックランダムアクセスメモリ - Google Patents

Description

本発明は、データの保持にリフレッシュが必要なダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」という。）に関するものである。

通常、メモリ容量の大きなＤＲＡＭでは、複数個のデータ格納用のメモリブロックからなるメモリセルアレイが設けられている。近年、モバイル製品が市場に広まり、システムの電池駆動化が進み、システムに搭載されるＤＲＡＭについても、低電圧動作化と低消費電流化が要求されている。ＤＲＡＭでは、そのメモリセルの構造的な要因から、記憶したデータを保持するためにリフレッシュ動作が必要である。よって、ＤＲＡＭが搭載される装置やシステムがアクティブ状態或いはサスペンド状態にあっても、記憶データを保持し続ける必要がある以上、常に、リフレッシュ動作を行う必要がある。

図２は、従来のＤＲＡＭのセルフリフレッシュ制御回路を示す構成図である。従来のＤＲＡＭには、セルフリフレッシュを行うために、図２のようなセルフリフレッシュ制御回路が設けられている。ＤＲＡＭのセルフリフレッシュとは、"Ｌ"が活性を示すロウアドレスストローブ信号ＲＡＳＢ（なお、符号の末尾の「Ｂ」は逆相を意味する。）と、同じく"Ｌ"が活性を示すカラムアドレスストローブ信号ＣＡＳＢとを用い、信号ＲＡＳＢが"Ｌ"になる前に、セットアップ時間を満足して信号ＣＡＳＢを"Ｌ"にし、そのまま一定時間以上保持し続けたときに行われるリフレッシュ動作である。

セルフリフレッシュ制御回路は、信号ＲＡＳＢを入力するＲＡＳＢパッド１と、信号ＣＡＳＢを入力するＣＡＳＢパッド２とに接続されたリフレッシュ判定回路３を備えている。リフレッシュ判定回路３は、信号ＲＡＳＢ及び信号ＣＡＳＢに基づきセルフリフレッシュが要求されていることを判定し、リフレッシュイネーブル信号ＳＲＥＦを発生するものである。リフレッシュ判定回路３の出力側は、リフレッシュタイマ４、リフレッシュ制御回路５、リフレッシュカウンタ６及びＸアドレスバッファ７に接続されている。

リフレッシュタイマ４は信号ＳＲＥＦにより起動し、タイミング信号であるリフレッシュ要求信号ＲＲＥＱをリフレッシュ制御回路５に与える機能を有している。リフレッシュカウンタ６は、信号ＳＲＥＦにより起動し、カウンタ制御クロックＲＣＬＫに基づき、リフレッシュ用の（ｉ＋１）ビット幅のリフレッシュアドレスＲＡ［０：ｉ］を生成するものである。リフレッシュ制御回路５は、信号ＳＲＥＦにより起動し、信号ＲＲＥＱに基づき、内部用のＲＡＳ信号（以下、内部ＲＡＳという）を出力するものであり、出力側がノードＮ１を介して２入力ＮＯＲゲート８の一方の入力端子に接続されている。ＮＯＲゲート８の他方の入力端子は、ＲＡＳＢパッド１に接続され、該ＮＯＲゲート８の出力端子が、２段のインバータ９，１０を介してＲＡＳ系回路１１に接続されている。ＲＡＳ系回路１１は、図示しないビット線対ＢＬ，ＢＬＢの間の電位差を増幅するセンスアンプや、タイミング信号を発生するタイミンクジェネレータ等で構成され、リフレッシュカウンタ６に対してカウンタ制御クロックＲＣＬＫを与えると共に、Ｘアドレスバッファ７に対してＸアドレスラッチ信号ＬＨを与えるようになっている。

Ｘアドレスバッファ７は、アドレスパッド１２から通常のアクセス時のＸアドレスＡＸ［０：ｉ］が入力されるようになっており、信号ＳＲＥＦが"Ｈ"のときには、リフレッシュアドレスＲＡ［０：ｉ］を格納し、信号ＳＲＥＦが"Ｌ"のときにはＸアドレスＡＸ［０：ｉ］を格納するようになっている。Ｘアドレスバッファ７の出力側には、Ｘプリデコーダ１３と、複数のＸデコーダ１４−１，１４−２，・・・とが接続されている。Ｘプリデコーダ１３は、Ｘアドレスバッファ７に格納されたアドレスをデコードしてメモリブロックを選択し、この選択したメモリブロックに対するＸアドレスをプリデコード信号として出力し、Ｘデコーダ１４−１，１４−２，・・・に与えるものである。そして、プリデコード信号によってＸデコーダ１４−１，１４−２，・・・の１つが選択され、この選択されたＸデコーダによってそのプリデコード信号がデコードされ、該Ｘデコーダに接続されたメモリブロックのワード線ＷＬが選択されるようになっている。

図３は、図２の動作を示す波形図である。この図３を参照しつつ、セルフリフレッシュ動作の概要を説明する。信号ＲＡＳＢ及び信号ＣＡＳＢに基づきリフレッシュ判定回路３が"Ｈ"のリフレッシュイネーブル信号ＳＲＥＦを発生する。信号ＳＲＥＦが"Ｈ"になると、自動的にリフレッシュタイマ４が、リフレッシュ要求信号ＲＲＥＱを間欠的に"Ｈ"にする。これにより、ＲＡＳ系回路１１に与える内部ＲＡＳも"Ｈ"と"Ｌ"を繰り返すようになる。ＲＡＳ系回路１１は、カウンタ制御クロックＲＣＬＫをリフレッシュカウンタ６へ与え、該リフレッシュカウンタ６がクロックＲＣＬＫに同期してリフレッシュアドレスＲＡ［０：ｉ］を順次出力する。すると、Ｘアドレスバッファ７には、リフレッシュアドレスＲＡ［０：ｉ］が格納され、該リフレッシュアドレスＲＡ［０：ｉ］がＸプレデコーダ１３及びＸデコーダ１４−１，１４−２，・・・によってデコードされ、選択されたメモリブロックのワード線ＷＬが選択され、それに接続された図示しないメモリセルがリフレッシュされる。このようなセルフリフレッシュ動作が、信号ＲＡＳＢ及びＣＡＳＢが"Ｌ"であるかぎり繰り返される。

しかしながら、従来のＤＲＡＭでは、次のような課題があった。図４は、従来のＤＲＡＭの課題の説明図である。ＤＲＡＭの複数のメモリセルは、例えば、２つの２５６キロビット（２５６ｋｂ）のメモリセルアレイのブロックＡＢＬＫ１，ＡＢＬＫ２で構成され、これらの各ブロックＡＢＬＫ１、ＡＢＬＫ２内のワード線ＷＬがＸデコーダ１４−１，１４−２によってそれぞれ選択され、さらに２つのブロックＡＢＬＫ１，ＡＢＬＫ２内のビット線対ＢＬ，ＢＬＢが共通のＹデコーダ１５によって選択されるようになっている。各ブロックＡＢＬＫ１，ＡＢＬＫ２は、ＸアドレスＡＸ［０：ｉ］の最上位ビットの信号Ａ８Ｘ及びこの逆相の信号Ａ８ＸＢのレベルによって一意的に決まるものとし、これらの信号Ａ８Ｘ，Ａ８ＸＢがＸプリデコーダ１３によってプリデコードされ、２つのブロックＡＢＬＫ１，ＡＢＬＫ２のうちのいずれか１つが選択される。ここで、信号Ａ８Ｘ及びＡ８ＸＢで選択されるブロックＡＢＬＫ１，ＡＢＬＫ２の１つは、データを保持する必要のないブロックとすると、従来のＤＲＡＭでは、データ保持の必要性の有無にかかわらず全てのブロックＡＢＬＫ１，ＡＢＬＫ２をセルフリフレッシュするので、無駄な電流を消費していることになり、低消費電流化の面からみて、技術的に満足できるものが得られなかった。

例えば、携帯電話機等において、メッセージを記憶するためにＤＲＡＭを用いた場合に、メッセージを記憶したブロック（例えば、ＡＢＬＫ１）は、セルフリフレッシュが必要であるが、他のブロックＡＢＬＫ２はその必要がない。ところが、従来のＤＲＡＭでは、リフレッシュの必要がないブロックＡＢＬＫ２に対しても、セルフリフレッシュを行うので、電池の消耗が激しかった。

本願発明のダイナミックランダムアクセスメモリは、Ｘアドレスによって選択されるワード線、ビット線、及びワード線とビット線に接続されたメモリセルをそれぞれ有するメモリブロックと、外部から与えられた制御信号に基づきリフレッシュモ−ドと判定したときに第１の電位を有する制御信号を、判定がリフレッシュモ−ドでないときに第２の電位を有する判定信号を出力する判定手段と、判定信号の第１の電位によって起動され、リフレッシュアドレスを生成して出力するリフレッシュカウンタと、判定信号が第１の電位のときにはリフレッシュアドレスを格納し、判定信号が第２の電位のときには外部から与えられたＸアドレスを格納するＸアドレスバッファと、メモリブロックに対してリフレッシュが必要か不要かを示すブロック選択情報をラッチするラッチ手段と、ラッチ手段でラッチされたブロック選択情報に基づいてリフレッシュの必要な場合は第１の電位のプリデコード信号を出力し、リフレッシュが不要な場合には第２の電位のプリデコ−ド信号を出力するＸプリデコ−ダと、Ｘプリデコ−ダから出力された第１の電位のプリデコード信号をデコ−ドしてワード線を選択し、第２の電位のプリデコ−ド信号に応答してワード線選択動作を禁止するＸデコーダと、を備えている。

本願発明によれば、リフレッシュ判定回路の判定結果がセルフリフレッシュモード以外のリフレッシュモードを示すときに、カウンタ起動手段によってリフレッシュカウンタ及びＸアドレスバッファの動作を制御するようにしたので、回路を変更することなく、セルフリフレッシュモード以外の例えばＣＢＲリフレッシュモードのときにも、ブロックの選択的なリフレッシュが行える。これにより、消費電流を低減できる。

（第１の実施形態）
図１は、本発明の第１の実施形態を示すＤＲＡＭの要部の構成図であり、簡単化のため、従来を示す図２中の要素と共通の要素には共通の符号を付している。このＤＲＡＭは、従来の図２のＤＲＡＭに対し、セルフリフレッシュを行うブロックを指定するブロック選択情報であるリフレッシュブロックデータＲＢＤＡＴＡ［０：１］を格納する例えば２個のラッチ手段２０−１，２０−２と、内部ＲＡＳを固定してジェネレータ（例えば、ＲＡＳ系回路）１１の動作を禁止する動作禁止手段３０と、クロックルート変更手段４０とを設けたものである。ここで、ラッチ手段２０−１，２０−２及び動作禁止手段３０は、メモリセルアレイが図４のように２つのブロックＡＢＬＫ１，ＡＢＬＫ２に分割される場合に対応した回路構成にしているが、ブロック数が２に限定されるものではない。

各ラッチ手段２０−１，２０−２は、チップ外部から与えられるブロック選択情報ラッチ用のクロックＲＢＣＬＫを入力する入力パット２０ａに接続されたインバータ２１と、リフレッシュするためのブロックＡＢＬＫ１，ＡＢＬＫ２を選択するためのリフレッシュブロックデータＲＢＤＡＴＡ［０：１］を入力する入力パッド２０ｂに接続されたクロックドインバータ２２と、クロックドインバータ２３と、インバータ２４とをそれぞれ有している。インバータ２１の入力端子と出力端子とは、クロックドインバータ２２，２３に接続され、クロックが印加されるようになっている。クロックドインバータ２２の出力端子は、インバータ２４の入力端子に接続され、該インバータ２４の出力端子がクロックドインバータ２３の入力端子に接続されている。クロックドインバータ２３の出力端子は、リフレッシュブロック指定信号ＲＢ［０：１］を出力するためのインバータ２４の入力端子に接続されている。

一方、制御信号である信号ＲＡＳＢを入力するＲＡＳＢパッド１と信号ＣＡＳＢを入力するＣＡＳＢパッド２とには、従来と同様に、信号ＲＡＳＢ及び信号ＣＡＳＢに基づきセルフリフレッシュが要求されていることを判定し、リフレッシュイネーブル信号ＳＲＥＦを発生するリフレッシュ判定回路３が接続されている。リフレッシュ判定回路３の出力側には、従来と同様のリフレッシュタイマ４、及び内部ＲＡＳを生成するためのリフレッシュ制御回路５が接続されている。リフレッシュタイマ４は、タイミング信号であるリフレッシュ要求信号ＲＲＥＱをリフレッシュ制御回路５に与える機能を有し、該リフレッシュタイマ４の出力側がリフレッシュ制御回路５に接続されている。リフレッシュ判定回路３の出力側とリフレッシュ制御回路５の出力側ノードＮ１は、クロックルート変更手段４０に接続されている。

クロックルート変更手段４０は、ノードＮ１が入力端子に接続されたインバータ４１と、偶数段のインバータで構成された遅延回路４２とを有している。リフレッシュ判定回路３の出力側は、遅延回路４２の入力側に接続されている。遅延回路４２の出力側は、２入力ＯＲゲート４３の一方の入力端子に接続され、該ＯＲゲート４３の他方の入力端子に、ＲＡＳ系回路１１からカウンタ制御クロックＲＣＬＫが入力されるようになっている。ＯＲゲート４３の出力端子は、２入力ＮＡＮＤゲート４４の一方の入力端子に接続され、該ＮＡＮＤゲート４４の他方の入力端子が、インバータ４１の出力端子側のノードＮ２に接続されている。ＮＡＮＤゲート４４の出力端子は、インバータ４５を介してリフレッシュカウンタ６に接続されている。

リフレッシュカウンタ６は、リフレッシュアドレスＲＡ［０：８］を発生する回路であり、この出力側にＸアドレスバッファ７が接続されている。Ｘアドレスバッファ７の出力側には、Ｘプリデコーダ１３が接続され、このＸプリデコーダ１３の出力側に、例えば２個のＸデコーダ１４−１，１４−２が接続されている。リフレッシュ制御回路５の出力側ノードＮ１は、２入力ＮＯＲゲート８の一方の入力端子に接続され、該ＮＯＲゲート８の他方の入力端子が、ＲＡＳＢパッド１に接続されている。ＮＯＲゲート８の出力端子は、動作禁止手段３０に接続されている。

動作禁止手段３０は、リフレッシュカウンタ６が生成するリフレッシュアドレスＲＡ［０：８］のうちの最上位ビットの信号ＲＡ８を入力するインバータ３１と、該インバータ３１の出力信号とラッチ手段２０−１，２０−２から与えられるリフレッシュブロック指定信号ＲＢ［０：１］のうちの下位ビットの信号ＲＢ［０］とが入力される２入力ＡＮＤゲート３２と、信号ＲＢ［０：１］のうちの上位ビットの信号ＲＢ［１］と信号ＲＡ８とが入力される２入力ＡＮＤゲート３３とを有している。

ＡＮＤゲート３２，３３の出力端子には、２入力ＮＯＲゲート３４が接続され、該ＮＯＲゲート３４の出力端子に、２入力ＮＡＮＤゲート３５の一方の入力端子が接続されている。ＮＡＮＤゲート３５の他方の入力端子には、リフレッシュ判定回路３から出力されるフレッシュイネーブル信号ＳＲＥＦが入力される。ＮＡＮＤゲート３５の出力端子側ノードＮ３は、２入力ＮＡＮＤゲート３６の一方の入力端子に接続されている。ＮＡＮＤゲート３６の他方の入力端子は、ＮＯＲゲート８の出力端子に接続されている。

動作禁止手段３０のＮＡＮＤゲート３６の出力端子には、従来と同様に、インバータ１０が接続され、このインバータ１０の出力端子にＲＡＳ系回路１１が接続されている。ＲＡＳ系回路１１は、内部ＲＡＳを入力とするタイミングジェネレータ、カウンタ制御クロック発生器、及びビット線ＢＬ，ＢＬＢ対の間の電位差を検出して増幅するセンスアンプ等を有し、クロックルート変更手段４０にカウンタ制御クロックＲＣＬＫを与え、Ｘアドレスバッファ７にＸアドレスラッチ信号ＬＨを与える回路である。

図５は、図１のＤＲＡＭの動作を示す波形図である。この図５を参照しつつ、セルフリフレッシュ動作を説明する。セルフリフレッシュ動作を開始する前に、リフレッシュするブロックＡＢＬＫ１またはＡＢＬＫ２を選択するためのリフレッシュブロックデータＲＢＤＡＴＡ［０：１］を各ラッチ手段２０−１，２０−２のパッド２０ｂに与え、パッド２０ａから１パルスのクロックＲＢＣＬＫを入力する。すると、ラッチ手段２０−１，２０−２がデータＲＢＤＡＴＡ［０：１］を２ビットのリフレッシュブロック指定信号ＲＢ［０：１］としてラッチする。ここでは、例えばラッチした信号ＲＢ［０］を"Ｈ"、信号ＲＢ［１］を"Ｌ"として説明する。

信号ＲＡＳＢが"Ｌ"になる前に、セットアップ時間を満足して信号ＣＡＳＢを"Ｌ"レベルにし、時間ｔＣＳＲ後の時刻Ｔ１で信号ＲＡＳＢを"Ｌ"にしてそのまま一定時間ｔＲＡＳＳ以上この信号ＣＡＳＢ，ＲＡＳＢを"Ｌ"にすると、セルフリフレッシュモードに入る。

信号ＲＡＳＢが"Ｌ"に立ち下がった時刻Ｔ１のとき、インバータ１０から出力される内部ＲＡＳが"Ｈ"になる。内部ＲＡＳが"Ｈ"になると、ＲＡＳ系回路１１が動作を開始し、該ＲＡＳ系回路１１がＸアドレスラッチ信号ＬＨをＸアドレスバッファ７に与えると共に、カウンタ制御クロックＲＣＬＫが"Ｌ"になり、これに同期してインバータ４５の出力側のノードＮ４が"Ｌ"になる。これによって、Ｘアドレスバッファ７には、その時にリフレッシュカウンタ６が出力するリフレッシュアドレスＲＡ［０：８］が格納される。このリフレッシュアドレスＲＡ［０：８］がＸプリデコーダ１３でプリデコードされ、デコードされたプリデコード信号ＰＡ８Ｘ，ＰＡ８ＸＢ（この信号は信号Ａ８Ｘ，Ａ８ＸＢに対応している。）によってＸデコーダ１４−１，１４−２が選択される。例えば、信号ＲＡ８が"Ｈ"のときには、ブロックＡＢＬＫ１のＸデコーダ１４−１が選択され、このＸデコーダ１４−１により、リフレッシュアドレスＲＡ［０：８］の下位側で指定されたワード線ＷＬが"Ｈ"になり、このワード線ＷＬとビット線ＢＬ，ＢＬＢ対に接続されたメモリセルに対してリフレッシュが行われる。

時刻Ｔ２において、リフレッシュイネーブル信号ＳＲＥＦが"Ｈ"になると、ノードＮ１が"Ｈ"になり、ノードＮ２が"Ｌ"になり、ノードＮ４が"Ｌ"に維持される。遅延回路４２は、このときノードＮ４にひげ状のノイズが乗らないように機能する。この時刻Ｔ２では、リフレッシュカウンタ６から出力されるリフレッシュアドレスＲＡ［０：８］の最上位ビットの信号ＲＡ８が"Ｌ"であり、かつ信号ＲＢ［０］が"Ｈ"なので、信号ＳＲＥＦが"Ｈ"になった後も、ノードＮ３は"Ｈ"を維持し続ける。ノードＮ１が"Ｈ"に遷移したことを受けて内部ＲＡＳが"Ｌ"に変化し、最初のリフレッシュサイクルが終了する。

時刻Ｔ３において、リフレッシュタイマ４からリフレッシュ要求信号ＲＲＥＱが出力され、リフレッシュ制御回路５が動作してノードＮ１が"Ｌ"になる。ノードＮ１が"Ｌ"になったことにより、ノードＮ２が"Ｈ"になり、ノードＮ４が"Ｈ"になる。ノードＮ４が"Ｈ"になると、リフレッシュカウンタ６がリフレッシュアドレスＲＡ［０：８］をカウントアップする。ノードＮ１が"Ｌ"になると、内部ＲＡＳが再び"Ｈ"になり、リフレッシュ動作を行うが、リフレッシュアドレスＲＡ［０：８］は、カウントアップされたｊ＋１のアドレスになっている。その後、リフレッシュ制御回路５によってノードＮ１が"Ｈ"になり、ノードＮ２が"Ｌ"、ノードＮ４が"Ｌ"になる。ノードＮ１が"Ｈ"になったのを受けて、内部ＲＡＳが"Ｌ"となり、２番目のリフレッシュサイクルが終了する。以降、この動作が繰り返され、リフレッシュ動作が継続される。

時刻Ｔ４において、リフレッシュアドレスＲＡ［０：８］がカウントアップされた結果、その最上位の信号ＲＡ８が"Ｌ"から"Ｈ"になると、リフレッシュブロック指定信号ＲＢ［１］が"Ｌ"なので、動作禁止手段３０のノードＮ３が"Ｌ"になり、このノードＮ３が"Ｌ"の期間は、内部ＲＡＳが"Ｌ"に固定される。よって、ＲＡＳ系回路１１が動作しないので、リフレッシュ動作は行われない。ここで、ＲＡＳ系回路１１が動作しなくても、クロックルート変更手段４０は、ノードＮ１からタイミング信号をリフレッシュカウンタ６に与えるように機能するので、該リフレッシュカウンタ６がカウントアップを止める事はない。時刻Ｔ５において、信号ＲＡＳＢが"Ｈ"になると、リフレッシュイネーブル信号ＳＲＥＦが"Ｌ"になり、時間ｔＣＨＳ後に信号ＣＡＳＢが"Ｈ"になってセルフリフレッシュモードから抜ける。

以上のように、この第１の実施形態では、セルフリフレッシュを行うブロックＡＢＬＫ１，ＡＢＬＫ２を指定するリフレッシュブロックデータＲＢＤＡＴＡ［０：１］を格納する２個のラッチ手段２０−１，２０−２と、該ラッチ手段２０−１，２０−２から与えられるリフレッシュブロック指定信号ＲＢ［０］，ＲＢ［１］と、リフレッシュアドレスの信号ＲＡ８とを比較し、内部ＲＡＳを固定する動作禁止手段３０と、クロックルート変更手段４０とを設けたので、外部からリフレッシュブロックデータＲＢＤＡＴＡ［０：１］を与えてやれば、必要に応じてＲＡＳ系回路１１を停止し、所望のブロックＡＢＬＫ１またはＡＢＬＫ２だけセルフリフレッシュを行わせ、それ以外のブロックＡＢＬＫ２またはＡＢＬＫ１のセルフリフレッシュを行わないようにできる。よって、ＤＲＡＭの低消費電流化を実現できる。

（第２の実施形態）
図６は、本発明の第２の実施形態を示すＤＲＡＭの要部の構成図であり、従来の図２及び第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。このＤＲＡＭは、従来のＤＲＡＭに第１の実施形態で用いたラッチ手段２０−１，２０−２を設けると共に、従来のＸプリデコーダ１３を、構成の異なるＸプリデコーダ５０に変更したものである。

図７は、図６中のＸプリデコーダ５０の構成図である。このＸプリデコーダ５０には、ラッチ手段２０−１，２０−２からリフレッシュブロック指定信号ＲＢ［０］及びＲＢ［１］が与えられるようになっており、該信号ＲＢ［０］を入力するインバータ５１と、該信号ＲＢ［１］を入力するインバータ５２とを備えている。インバータ５１の出力端子は、２入力ＮＡＮＤゲート５３の一方の入力端子に接続されている。ＮＡＮＤゲート５３の他方の入力端子には、リフレッシュ判定回路３からリフレッシュイネーブル信号ＳＲＥＦが入力されるようになっている。ＮＡＮＤゲート５３の出力端子は、２入力ＮＡＮＤゲート５４の一方の入力端子に接続されている。ＮＡＮＤゲート５４の他方の入力端子には、Ｘアドレスバッファ７からのアドレスの最上位ビットの信号Ａ８ＸＢが入力されるようになっている。ＮＡＮＤゲート５４の出力端子は、プリデコード信号ＰＡ８ＸＢを出力するインバータ５５の入力端子に接続されている。

インバータ５２の出力端子は、２入力ＮＡＮＤゲート５６の一方の入力端子に接続されている。ＮＡＮＤゲート５６の他方の入力端子には、リフレッシュ判定回路３からリフレッシュイネーブル信号ＳＲＥＦが入力されるようになっている。ＮＡＮＤゲート５６の出力端子は、２入力ＮＡＮＤゲート５７の一方の入力端子に接続されている。ＮＡＮＤゲート５７の他方の入力端子には、Ｘアドレスバッファ７からのアドレスの最上位ビットの信号Ａ８Ｘが入力されるようになっている。ＮＡＮＤゲート５７の出力端子は、プリデコード信号ＰＡ８Ｘを出力するインバータ５８の入力端子に接続されている。

このような構成のＸプリデコーダ５０は、インバータ５１，５２、及びＮＡＮＤゲート５３，５４，５６，５７が比較手段を構成し、Ｘアドレスバッファ７から与えられたリフレッシュアドレスの信号Ａ８Ｘ，Ａ８ＸＢと、リフレッシュブロック指定信号ＲＢ［０］，ＲＢ［１］とを比較してプリデコードし、インバータ５５，５８を介してデコード結果のプリデコード信号ＰＡ８Ｘ、ＰＡ８ＸＢをＸデコーダ１４−１，１４−２へ与えるようになっている。

図８は、図６の動作を示す波形図である。この図８を参照しつつ、図６のＤＲＡＭにおけるセルフリフレッシュ動作を説明する。セルフリフレッシュ動作を行う前に、リフレッシュするブロックＡＢＬＫ１またはＡＢＬＫ２を選択するためのリフレッシュブロックデータＲＢＤＡＴＡ［０：１］をラッチ手段２０−１，２０−２のパッド２０ｂに与え、パッド２０ａから１パルスのクロックＲＢＣＬＫを入力すると、該ラッチ手段２０−１，２０−２がリフレッシュブロックデータＲＢＤＡＴＡ［０：１］をリフレッシュブロック指定信号ＲＢ［０：１］としてラッチする。ここでは、第１の実施形態と同様に、ラッチした信号ＲＢ［０］を"Ｈ"、信号ＲＢ［１］を"Ｌ"として説明する。

このＤＲＡＭにおける動作は、ほぼ第１の実施形態と同様であるが、異なる点を説明する。第１の実施形態では、リフレッシュカウンタ６から出力されるリフレッシュアドレスの信号ＲＡ８と信号ＲＢ［０］，ＲＢ［１］とを、動作禁止手段３０で比較し、この比較結果によって内部ＲＡＳを"Ｌ"に固定し、ＲＡＳ系回路１１の動作を禁止している。これに対し、この第２の実施形態では、Ｘアドレスバッファ７から出力されるリフレッシュアドレスの信号Ａ８Ｘ，Ａ８ＸＢと信号ＲＢ［０］，ＲＢ［１］とを、Ｘプリデコーダ５０で比較し、このＸプリデコーダ５０から出力されるプリデコード信号ＰＡ８Ｘ，ＰＡ８ＸＢを"Ｌ"にし、Ｘデコーダ１４−１，１４−２によるワード線ＷＬやセンスラッチの動作を禁止している。

このようにすると、リフレッシュ動作において、最も電流を消費する、メモリアレイにおけるワード線ＷＬの駆動とセンスラッチ動作とからなる一連の動作が禁止されることになり、消費電流の低減が可能になる。

以上のように、この第２の実施形態では、従来の図２のＤＲＡＭに、リフレッシュブロックデータＲＢＤＡＴＡ［０：１］を格納する２個のラッチ手段２０−１，２０−２を設けると共に、構成の異なるＸプリデコーダ５０を設けたので、第１の実施形態と同様に、所望のブロックＡＢＬＫ１またはＡＢＬＫ２だけセルフリフレッシュを行わせ、それ以外のブロックＡＢＬＫ２またはＡＢＬＫ１のセルフリフレッシュを行わないようにできるので、従来のＤＲＡＭよりも消費電流を低減できる。しかも、従来の図２の回路からの変更が少なくて済む。

（第３の実施形態）
図９は、本発明の第３の実施形態を示すＤＲＡＭの要部の構成図であり、第２の実施形態を示す図６中の要素と共通の要素には共通の符号が付されている。第１及び第２の実施形態では、セルフリフレッシュ動作を説明したが、第２の実施形態と同様に、ラッチ手段２０−１，２０−２を設けたうえでＸプリデコーダ５０を用いてＤＲＡＭを構成すると、ＣＢＲ（CAS before RAS)リフレッシュを行う際にも消費電流を低減化できる。

この第３の実施形態のＤＲＡＭは、図６の回路にＣＢＲリフレッシュを設定する回路を付加したものである。ＤＲＡＭにＣＢＲリフレッシュを設定するためのカウンタ起動手段は、リフレッシュ判定回路３から出力されるセルフリフレッシュイネーブル信号ＳＲＥＦ及びＣＢＲリフレッシュイネーブル信号ＣＢＲを入力する２入力ＮＯＲゲート５９と、該ＮＯＲゲート５９の出力端子に接続されたインバータ６０とで構成されている。起動信号を出力するインバータ６０の出力端子は、リフレッシュカウンタ６及びＸアドレスバッファ７に接続されている。

このようにＮＯＲゲート５９及びインバータ６０を接続すると、リフレッシュ判定回路３がセルフリフレッシュを検知してセルフリフレッシュイネーブル信号ＳＲＥＦを"Ｈ"にするか、あるいはＣＢＲリフレッシュを検知してＣＢＲリフレッシュイネーブル信号ＣＢＲを"Ｈ"にすると、リフレッシュカウンタ６が動作し、両方の信号ＳＲＥＦ，ＣＢＲが"Ｌ"のときに、該リフレッシュカウンタ６の動作が禁止されるようになる。

図１０は、図９のＤＲＡＭの動作を示す波形図である。この図１０を参照しつつ、図９のＤＲＡＭのＣＢＲリフレッシュ動作を説明する。信号ＣＡＳＢが立ち下がった後に信号ＲＡＳＢが立ち下がると、リフレッシュ判定回路３は、信号ＣＢＲを"Ｈ"にする。これにより、リフレッシュカウンタ６は動作を開始する。ＣＢＲリフレッシュのときには、信号ＣＡＳＢが一定時間以内に"Ｈ"になるので、リフレッシュ判定回路３は、セルフリフレッシュイネーブル信号ＳＲＥＦを"Ｈ"にしない。そのため、第２の実施形態では、リフレッシュ要求信号ＲＲＥＱがトリガとなって内部ＲＡＳが"Ｈ"になっていたが、このＣＢＲリフレッシュでは、信号ＲＡＳＢに同期して内部ＲＡＳが変化するようになる。他の基本的動作は、第２の実施形態と同様である。

以上のように、この第３の実施形態では、リフレッシュ判定回路３がＣＢＲリフレッシュを検知するので、２個のラッチ手段２０−１，２０−２を設けると共に、Ｘプリデコーダ１３を、構成の異なるＸプリデコーダ５０に変更するだけで、ＣＢＲリフレッシュにおける消費電流を低減できる。

（第４の実施形態）
図１１は、本発明の第４の実施形態を示すＤＲＡＭのパッド周辺の構成図である。第１〜第３の実施形態では、リフレッシュを行うブロックを指定するリフレッシュブロックデータＲＢＤＡＴＡ［０：１］及び外部クロックＲＢＣＬＫをチップ内部に導入するために、入力パッド２０ａ，２０ｂを設けている。これに対し、この第４の実施形態では、リフレッシュブロックデータＲＢＤＡＴＡ［０：ｉ］及び外部クロックＲＢＣＬＫを、ライトイネーブル信号ＷＥＢを入力するＷＥＢパッド６１ａ、読出しイネーブル信号ＯＥＢを入力するＯＥＢパッド６１ｂ、及びアクセスデータを入出力するＤＱ［０：ｉ］パッド６２を利用する構成になっている。

このようにパッドを有効利用するために、一方の入力端子がＲＡＳＢパッド１に接続され、他方の入力端子がＣＡＳＢパッド２に接続された２入力ＮＡＮＤゲート６３と、一方の入力端子がＯＥＢパッド６１ｂに接続された２入力ＮＯＲゲート６４と、奇数段のインバータ等で構成され、ＷＥＢパッド６１ａに接続された遅延回路６５とが、設けられている。ＮＡＮＤゲート６３の出力端子は、ＮＯＲゲート６４の他方の入力端子に接続されている。ＮＯＲゲート６４の出力端子は、インバータ６６を介して、３入力ＮＯＲゲート６７の１入力端子に接続されている。３入力ＮＯＲゲート６７の残る２入力端子には、ＷＥＢパッド６１ａと、遅延回路６５の出力側とが接続されている。

ＮＯＲゲート６７の出力端子は、インバータ６８の入力端子に接続され、該インバータ６８の出力端子側のノードＮ６が、２入力ＮＡＮＤゲート６９の一方の入力端子に接続されている。また、ＷＥＢパッド６１ａは、インバータ７０を介して、２入力ＮＡＮＤゲート７１の一方の入力端子に接続されている。ＮＡＮＤゲート７１の出力端子側のノードＮ７は、２入力ＮＡＮＤゲート６９の他方の入力端子に接続され、該ＮＡＮＤゲート６９のクロックＲＢＣＬＫ出力用の出力端子が、ＮＡＮＤゲート７１の他方の入力端子に接続されている。

パッド１，２に接続されたＮＡＮＤゲート６３からＮＡＮＤゲート７１までは、ワンショットパルスのクロックＲＢＣＬＫを発生する機能を有し、ＮＡＮＤゲート６９の出力端子が、ラッチ手段２０−１，２０−２，・・・のインバータ２１の入力端子に接続されている。ラッチ手段２０−１，２０−２，・・・のクロックドインバータ２２の入力端子は、ＤＱ［０：ｉ］パッド６２に接続されている。

図１２は、図１１のパッド周辺の動作を示す波形図である。この図１２を参照しつつ、図１１の動作を説明する。通常のＤＲＡＭでは、信号ＲＡＳＢ及び信号ＣＡＳＢが共に"Ｈ"のときには、ＷＥＢパッド６１ａ及びＯＥＢパッド６１ｂのレベルは"Ｈ"でも"Ｌ"でもどちらでもよいので、この状態のときに、ＷＥＢパッド６１ａ及びＯＥＢパッド６１ｂを用いてタイミングを規定し、クロックＲＢＣＬＫを生成する。

つまり、ＲＡＳＢパッド１及びＣＡＳＢパッド２が共に"Ｈ"のときに、ＷＥＢパッド６１ａを"Ｈ"から"Ｌ"にする前に、セットアップ時間を満足してＯＥＢパッド６１ｂを"Ｈ"から"Ｌ"にすると、遅延回路６５により、３入力ＮＯＲゲート６７の入力がすべて"Ｌ"になり、ノードＮ６に"Ｌ"のワンショットパルスが現れる。ノートＮ６が"Ｌ"になると、クロックＲＢＣＬＫが"Ｈ"になる。クロックＲＢＣＬＫが"Ｈ"になると、ノードＮ７が"Ｌ"になり、該クロックＲＢＣＬＫは、ノードＮ７が"Ｈ"になるまで"Ｈ"に固定される。ＷＥＢパッド６１ａを"Ｌ"から"Ｈ"にする前に、セットアップ時間を満足してＤＱ［０：ｉ］パッド６２に、リフレッシュブロックデータＲＢＤＡＴＡを入力し、ＷＥＢパッド６１ａを"Ｈ"にすると、ノードＮ７が"Ｌ"から"Ｈ"に変化する。ノードＮ７が"Ｈ"になると、クロックＲＢＣＬＫが"Ｈ"から"Ｌ"に変化し、ラッチ手段２０−１，２０−２，・・・がデータＲＢＤＡＴＡをラッチする。

以上のように、この第４の実施形態では、リフレッシュブロックデータＲＢＤＡＴＡをＤＱ［０：ｉ］パッド６２から入力し、ＷＥＢパッド６１ａ及びＯＥＢパッド６１ｂを利用してチップ内でクロックＲＢＣＬＫを生成するので、入力ピンを増やす必要がなく、従来のＤＲＡＭとピンコンパチブルにできる。

（第５の実施形態）
図１３は、本発明の第５の実施形態を示すＤＲＡＭのパッド周辺の構成図であり、第４の実施形態を示す図１１中の要素と共通の要素には共通の符号が付されている。第４の実施形態によれば、ＤＱ［０：ｉ］パッド６２は、ラッチ手段２０−１，２０−２，・・・の数だけ必要であったが、ＤＲＡＭのＤＱパッド６２を例えば１つしか用意できない場合がある。このような場合には、図１３のように、複数の遅延型フリップフロップ７２−０〜７２−ｉを複数段縦続接続することにより、シフトレジスタを形成すればよい。

図１４は、図１３の動作を示す波形図である。ＷＥＢパッド６１ａ及びＯＥＢパッド６１ｂに、第３の実施形態の図１２のサイクルを繰り返させることにより、複数回のクロックＲＢＣＬＫが発生し、１つのＤＱパッド６２からリフレッシュブロックデータＲＢＤＡＴＡが順に取り込まれ、複数のフリップフロップ７２−０〜７２−ｉからなるシフトレジスタに格納される。データＲＢＤＡＴＡは、各フリップフロップ７２−０〜７２−ｉからパラレルに出力され、これが複数のラッチ手段２０−１，２０−２，・・・にそれぞれ与えられる。

以上のように、この第５の実施形態では、ＤＱパッド６２に複数段縦続接続されたフリップフロップ７２−０〜７２−ｉを設けてシフトレジスタを形成したので、リフレッシュブロックデータＲＢＤＡＴＡを入力するＤＱパッド６２が１つでよくなり、選択するブロックＡＢＬＫ１，ＡＢＬＫ２，・・・が多く、ラッチ手段２０−１，２０−２，・・・の数が増加してもピン数を増加させる必要がなくなる。

（第６の実施形態）
図１５は、本発明の第６の実施形態を示すＤＲＡＭの要部の構成図であり、第５の実施形態を示す図１３中の要素と共通の要素には共通の符号が付されている。第１〜第５の実施形態では、セルフリフレッシュモードに入る前に必ず、リフレッシュブロックデータＲＢＤＡＴＡを入力することを想定している。このため、全てのブロックＡＢＬＫ１，ＡＢＬＫ２をリフレッシュする従来と同様のセルフリフレッシュをする場合にも、リフレッシュブロックデータＲＢＤＡＴＡを入力する必要がある。これに対し、この第６の本実施形態のＤＲＡＭでは、例えば、第４の実施形態のＮＡＮＤゲート６３からＮＡＮＤゲート７１によって構成されるクロックＲＢＣＬＫを生成する回路に、リフレッシュモード設定手段８０を設け、該リフレッシュモード設定手段８０の出力信号ＢＲＥＦを、図６のＸプリデコーダ５０に、リフレッシュイネーブル信号ＳＲＥＦの代わりに入力するようにしている。他の構成は、図６と同様である。

リフレッシュモード設定手段８０は、リフレッシュイネーブル信号ＳＲＥＦを遅延する奇数段のインバータからなる遅延回路８２を有し、この出力側に２入力ＮＯＲゲート８２の一方の入力端子が接続されている。ＮＯＲゲート８２の他方の入力端子には、信号ＳＲＥＦが入力される。ＮＯＲゲート８２の出力端子は、インバータ８３の入力端子に接続され、該インバータ８３の出力端子側のノードＮ８が、３入力ＮＡＮＤゲート８４の１入力端子に接続されている。このリフレッシュモード設定回路８０は、さらに、ＮＡＮＤゲート６９から出力されるクロックＲＢＣＬＫを入力するインバータ８５を有している。インバータ８５の出力端子側のノードＮ９は、２入力ＮＡＮＤゲート８６の一方の入力端子に接続されている。ＮＡＮＤゲート８４の出力端子側のノードＮ１０は、ＮＡＮＤゲート８６の他方の入力端子に接続されている。ＮＡＮＤゲート８４の残りの入力端子には、ＮＡＮＤゲート８６の信号ＢＲＥＦ出力用の出力端子が接続されると共に、信号ＩＮＩＴが入力される。ＮＡＮＤゲート８６の出力端子は、図７のＸプリデコーダ５０のＮＡＮＤゲート５３，５６の各入力端子に接続されている。

図１６は、図１５のＤＲＡＭの動作を示す波形図であり、この図１６を参照しつつ、図１５の動作を説明する。クロックＲＢＣＬＫが"Ｌ"から"Ｈ"になるまでは、第４の実施形態と同様なので、説明を省略する。信号ＩＮＩＴが"Ｈ"に設定されている場合、クロックＲＢＣＬＫが"Ｌ"から"Ｈ"になると、ノードＮ９が"Ｌ"になり、ＮＡＮＤゲート８６の出力信号ＢＲＥＦが"Ｈ"になる。信号ＢＲＥＦが"Ｈ"になると、ノードＮ１０が"Ｌ"になり、信号ＢＲＥＦが"Ｈ"のまま保持される。以上で、リフレッシュブロックデータＲＢＤＡＴＡの設定サイクルが終了し、続いてセルフリフレッシュモードに入る。セルフリフレッシュモードに入ると、リフレッシュイネーブル信号ＳＲＥＦが"Ｌ"から"Ｈ"になるが、ノードＮ８は"Ｈ"のままである。セルフリフレッシュを行った後、セルフリフレッシュモードから抜けると、信号ＳＲＥＦが"Ｈ"から"Ｌ"になる。信号ＳＲＥＦが"Ｌ"になると、ノードＮ８が"Ｈ"から"Ｌ"になってその後"Ｈ"になるワンショットパルスが現れ、ノードＮ１０を"Ｌ"から"Ｈ"に変化させ、信号ＢＲＥＦを"Ｈ"から"Ｌ"に変化させる。

以上のように、この第６の実施形態では、リフレッシュモード設定手段８０を設けたので、リフレッシュするブロックの設定サイクルがある場合にはＸプリデコーダ５０に与える信号ＢＲＥＦを"Ｈ"にし、ない場合には信号ＢＲＥＦを"Ｌ"にすることができ、従来のセルフリフレッシュと、ブロック選択を行うセルフリフレッシュとを選択して分けることが可能になる。よって、従来のリフレッシュ機能を持つＤＲＡＭとコンパチブルにできる。

（第７の実施形態）
図１７は、本発明の第７の実施形態を示すＤＲＡＭの構成図である。第１〜第６の実施形態では、メモリセルアレイのブロックＡＢＬＫ１〜ＡＢＬＫｎ単位に、リフレッシュを行うか否かをリフレッシュブロックデータＲＢＤＡＴＡで決めて消費電流を低減している。これに対し、この第７の実施形態では、各ブロックＡＢＬＫ１〜ＡＢＬＫｎをさらに細かく、例えば２分割された領域ＡＲＥＡ１，ＡＲＥＡ２の単位でリフレッシュを行うか否かを決めるようにしている。

このＤＲＡＭでは、メモリセルアレイの複数のブロックＡＢＬＫ１〜ＡＢＬＫｎと、各ブロックＡＢＬＫ１〜ＡＢＬＫｎに対応するＸデコーダ１４−１〜１４−ｎと、メモリ動作制御手段１００と、リフレッシュ動作制御手段１１０と、リフレッシュブロック選択手段１２０と、ブロック内リフレッシュ領域選択手段１３０とを備えている。メモリ動作制御手段１００は、図１のリフレッシュ判定回路３で構成されている。リフレッシュ動作制御手段１１０は、図１のリフレッシュタイマ４、リフレッシュ制御回路５、及びＲＡＳ系回路１１等で構成されている。

リフレッシュブロック選択手段１２０は、図１の複数のラッチ手段２０−１〜２０−ｎと、これに接続されたアレイブロック活性化制御手段１２２とを有している。複数のラッチ手段２０−１〜２０−ｎは、各入力パッド１２１−１〜１２１−ｎから入力されるリフレッシュブロックデータをラッチしてアレイブロック活性化制御手段１２２に与えるものである。アレイブロック活性化制御手段１２２は、図１の動作禁止手段３０または図６のＸプリデコーダ５０とほぼ同様の回路で構成されている。即ち、このアレイブロック活性化制御手段１２２は、図１の固定手段３０を、領域ＡＲＥＡ１，ＡＲＥＡ２に対応するリフレッシュアドレスＲＡのビットに対してもリフレッシュの制御が可能なような構成にするか、あるいは、図６のＸプリデコーダ５０を、領域ＡＲＥＡ１，ＡＲＥＡ２に対応するリフレッシュアドレスＲＡのビットに対してもリフレッシュの制御が可能なような構成にしている。

ブロック内リフレッシュ領域選択手段１３０は、複数の入力パッド１３１−１〜１３１−ｎにそれぞれ接続された各ブロックＡＢＬＫ１〜ＡＢＬＫｎ中のリフレッシュ領域に対応する複数のリフレッシュ領域１／２選択フラグレジスタ１３２−１〜１３２−ｎで構成されている。各フラグレジスタ１３２−１〜１３２−ｎには、各入力パッド１３１−１〜１３１−ｎから選択信号ＲＦＬＧ１〜ＲＦＬＧｎが２ビットずつ入力されて格納されるようになっている。

各ブロックＡＢＬＫ１〜ＡＢＬＫｎにおける領域ＡＲＥＡ１，ＡＲＥＡ２の選択状態は、４通りある。各選択信号ＲＦＬＧ１〜ＲＦＬＧｎの下位１ビットが領域ＡＲＥＡ１のリフレッシュの必要、不要を示し、上位１ビットが領域ＡＲＥＡ２のリフレッシュの必要、不要をそれぞれ示す。複数のリフレッシュ領域１／２選択フラグレジスタ１３２−１〜１３２−ｎから出力される選択信号ＲＦＬＧ１〜ＲＦＬＧｎは、アレイブロック活性化制御手段１２２に与えられるようになっている。

次に、図１７のＤＲＡＭの動作を説明する。セルフリフレッシュ動作を開始する前に、リフレッシュを行うブロックＡＢＬＫ１〜ＡＢＬＫｎを示すリフレッシュブロックデータＲＢＤＡＴＡがラッチ手段２０−１〜２０−ｎにそれぞれラッチされ、領域ＡＲＥＡ１，ＡＲＥＡ２の選択情報を示す選択信号ＲＦＬＧ１〜ＲＦＬＧｎが、リフレッシュ領域１／２選択フラグレジスタ１３２−１〜１３２−ｎにそれぞれ格納される。リフレッシュ要求が入ると、リフレッシュ動作制御手段１１０からの制御を受け、アレイブロック活性化制御手段１２２が、リフレッシュブロックデータＲＢＤＡＴＡで活性化されるブロック（例えば、ＡＢＬＫ２）に対して、現在のリフレッシュアドレスＲＡが、選択信号（例えば、ＲＦＬＧ２）の状態からリフレッシュする領域（例えば、ＡＲＥＡ１）のものか否かを判定し、かつ、リフレッシュする領域のものであれば、"Ｈ"のイネーブル信号を該当するブロックＡＢＬＫ２に対して与えて活性化する。リフレッシュする領域でない場合には、イネーブル信号を"Ｌ"にしてブロックＡＢＬＫ２を非活性にする。ブロックＡＢＬＫ２が活性化したときはリフレッシュが行われ、非活性のときにはリフレッシュがスキップされる。

以上のように、この第７の実施形態では、ブロック内リフレッシュ領域選択手段１３０を設け、各ブロックＡＢＬＫ１〜ＡＢＬＫｎの領域ＡＲＥＡ１，ＡＲＥＡ２をリフレッシュの対象、非対象に選択できる構成にしたので、リフレッシュを行うブロック内にさらに、リフレッシュを行わない領域を設定することが可能になる。従って、リフレッシュ領域の設定の自由度を向上でき、リフレッシュにおける不要な消費電流を一層低減できる。

（第８の実施形態）
図１８は、本発明の第８の実施形態を示すＤＲＡＭの構成図であり、第７の実施形態を示す図１７中の要素と共通の要素には共通の符号が付されている。第７の実施形態では、メモリセルアレイの各ブロックＡＢＬＫ１〜ＡＢＬＫｎ内をそれぞれ２つの領域ＡＲＥＡ１，ＡＲＥＡ２に分割してリフレッシュを制御する構成にしている。これに対し、この第８の実施形態のＤＲＡＭでは、各ブロックＡＢＬＫ１〜ＡＢＬＫｎ内をそれぞれｍ個の領域ＡＲＥＡ１〜ＡＲＥＡｍに分割してリフレッシュを制御する構成にしている。

このＤＲＡＭのブロック内リフレッシュ領域選択手段１３０は、各ブロックＡＢＬＫ１〜ＡＢＬＫｎ毎のリフレッシュ領域１−ｍ選択フラグレジスタ１３３−１〜１３３−ｎを有し、これらに入力パッド１３１−１〜１３１−ｎが接続されている。各入力パッド１３１−１〜１３１−ｎには、ｍビット幅の選択信号ｒＦＬＧ１〜ｒＦＬＧｎが与えられるようになっている。ｍビット幅の選択信号ｒＦＬＧ１〜ｒＦＬＧｎは、領域ＡＲＥＡ１〜ＡＲＥＡｍでのリフレッシュの要、不要を示すようになっている。他の構成は、第７の実施形態と同様になっている。

次に、図１８のＤＲＡＭの動作を説明する。セルフリフレッシュ動作を開始する前に、リフレッシュブロックを選択するリフレッシュブロックデータＲＢＤＡＴＡがリフレッシュブロック選択手段１２０内のラッチ手段２０−１〜２０−ｎにラッチされ、ブロックＡＢＬＫ１〜ＡＢＬＫｎ内のリフレッシュの要、不要を示す選択信号ｒＦＬＧ１〜ｒＦＬＧｎがリフレッシュ領域１−ｍ選択フラグレジスタ１３３−１〜１３３−ｎに格納される。これらの信号は、リフレッシュ動作を行っている間、ラッチ手段２０−１〜２０−ｎ、及びレジスタ１３３−１〜１３３−ｎに保持される。以降の動作は、第７の実施形態と同様である。

以上のように、この第８の実施形態では、各ブロックＡＢＬＫ１〜ＡＢＬＫｎの領域ＡＲＥＡ１〜ＡＲＥＡｍをリフレッシュの対象、非対象に選択できる構成にしたので、リフレッシュを行うブロック内をさらに細かく、リフレッシュを行わない領域を設定することが可能になり、リフレッシュ領域の設定の自由度をさらに向上でき、リフレッシュにおける不要な消費電流を一層低減できる。

（第９の実施形態）
図１９は、本発明の第９の実施形態を示すＤＲＡＭの構成図である。このＤＲＡＭは、第７または第８の実施形態を示す図１７または図１８のＤＲＡＭに、切り替え手段１４０を設け、ブロックＡＢＬＫ１〜ＡＢＬＫｎのリフレッシュの要、不要を示すリフレッシュブロックデータＲＢＤＡＴＡと、ブロックＡＢＬＫ１〜ＡＢＬＫｎ内のリフレッシュ領域ＡＲＥＡを示す選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）とを、共通の複数の入力パッド１４１−１〜１４１−ｎから入力する構成にしたものであり、他の構成は第８の実施形態と同様になっている。切り替え手段１４０は、入力パッド１４１−１〜１４１−ｎから入力される信号がリフレッシュブロックデータＲＢＤＡＴＡか、あるいは選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）かを検出し、この検出結果がリフレッシュブロックデータのときには、これを出力端子ａから出力してリフレッシュブロック選択手段１２０へ与え、検出結果が選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）のときには、出力端子をａ側からｂ側へ切り替え、この出力端子ｂから選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）を出力してブロック内リフレッシュ領域選択手段１３０へ与えるものである。

次に、図１９のＤＲＡＭの動作を説明する。リフレッシュ動作を開始する前に、ブロックＡＢＬＫ１〜ＡＢＬＫｎのリフレッシュの要、不要を示すリフレッシュブロックデータＲＢＤＡＴＡを入力パッド１４１−１〜１４１−ｎから入力し、続いて、各ブロックＡＢＬＫ１〜ＡＢＬＫｎ内のリフレッシュ領域ＡＲＥＡを示す選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）を該入力パッド１４１−１〜１４１ｎから入力する。切り替え手段１４０は、リフレッシュブロックデータＲＢＤＡＴＡを入力したときには、これを出力端子ａから出力してリフレッシュブロック選択手段１２０に与え、選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）を入力したときには、これを出力端子ｂから出力してブロック内リフレッシュ領域選択手段１３０に与える。以降の動作は、第７及び第８の実施形態と同様である。

以上のように、この第９の実施形態では、第７または第８の実施形態のＤＲＡＭに、切り替え手段１４０を設け、リフレッシュブロックデータＲＢＤＡＴＡと選択信号ＲＦＬＧ１〜ＲＦＬＧｎ（またはｒＦＬＧ１〜ｒＦＬＧｎ）とを、共通の入力パッド１４１−１〜１４１−ｎから入力する構成にしたので、第７または第８の実施形態と同様の効果が得られる上に、入力パッド１４１−１〜１４１−ｎが共用されるので、機能が充実してもパッド数が増加しない。

（第１０の実施形態）
図２０は、本発明の第１０の実施形態を示すＤＲＡＭの構成図である。第１〜第９の実施形態では、各ブロックＡＢＬＫ１〜ＡＢＬＫｎに対応させたリフレッシュブロックデータＲＢＤＡＴＡを外部から入力する構成になっているので、このリフレッシュブロックデータＲＢＤＡＴＡを外部システムで作成する必要がある。これに対し、この第１０の実施形態のＤＲＡＭでは、ブロック選択情報生成手段であるリフレッシュブロック選択手段１５０を設け、アドレスパッド１５１−１〜１５１−ｎから入力されたＸアドレスに基づき、ブロック選択情報であるリフレッシュブロックデータＲＢＤＡＴＡに相当する信号を自動的に生成している。リフレッシュブロック選択手段１５０は、アドレスパッド１５１−１〜１５１−ｎに接続されたＸアドレスバッファ１５３−１〜１５３−ｎと、これに接続されたＸアドレス該当ブロック判定手段１５４と、これに接続されたリフレッシュアレイブロック識別信号発生手段１５５と、これに接続されたアレイブロック活性化制御手段１２２とを、備えている。リフレッシュアレイブロック識別信号発生手段１２９には、リフレッシュオン／オフデータがパッド１５２から与えられるようになっている。

次に、図２０のＤＲＡＭの動作を説明する。リフレッシュを行うブロックＡＢＬＫ１〜ＡＢＬＫｎを決めるときには、第１〜第９の実施形態では、各ブロックＡＢＬＫ１〜ＡＢＬＫｎ毎のリフレッシュブロックデータＲＢＤＡＴＡを"Ｈ"または"Ｌ"に設定してる。これに対し、この第１０の実施形態のＤＲＡＭでは、例えば、ブロックＡＢＬＫ１をリフレッシュ対象にするときには、該ブロックＡＢＬＫ１に割り付けられたＸアドレスのいずれかをアドレスパッド１５１−１〜１５１−ｎから入力すると共に、リフレッシュを行うことを示すリフレッシュオン／オフデータを"Ｈ"にしてパッド１５２に与える。

Ｘアドレス該当アレイブロック判定手段１５４は、Ｘアドレスバッファ１５３−１〜１５３−ｎを介して与えられたＸアドレスから、ブロックＡＢＬＫ１が選択されたことをリフレッシュアレイブロック識別信号発生手段１５５に示す。リフレッシュアレイブロック識別信号発生手段１５５は、リフレッシュオン／オフデータが"Ｈ"であることを認識し、ブロックＡＢＬＫ１に対するリフレッシュブロック指定信号ＲＢを"Ｈ"にして保持する。ブロックＡＢＬＫ１以外の他のブロックＡＢＬＫ２〜ＡＢＬＫｎについても、判定手段１５４の判定動作及び発生手段１５５の動作により、同様の処理を行う。このような処理が終了した後にセルフリフレッシュモードを設定すると、ブロックＡＢＬＫ１〜ＡＢＬＫｎ毎に選択されたセルフリフレッシュ動作が行われる。

以上のように、この第１０の実施形態では、Ｘアドレス該当アレイブロック判定手段１５４とリフレッシュアレイブロック識別信号発生手段１５５とを設けたので、リフレッシュを行うブロックＡＢＬＫ１〜ＡＢＬＫｎを示すリフレッシュブロックデータＲＢＤＡＴＡを外部で生成する必要がなくなると共に、アドレスパッド１５１−１〜１５１−ｎを利用できるので、パッド数の増加も抑えることができる。その上、通常の動作と同様に単にＸアドレスを入力するだけで、各ブロックＡＢＬＫ１〜ＡＢＬＫｎのリフレッシュの要、不要を設定できるので、リフレッシュの制御にかかわるインタフェースを簡略化できる。

なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） 第４及び第５の実施形態では、リフレッシュブロックデータＲＢＤＡＴＡをＤＱパッド６２から入力したが、アドレスパッド１２から入力するようにしてもよい。
（２） 第１０の実施形態のＸアドレス該当アレイブロック判定手段１５４及びリフレッシュアレイブロック識別信号発生手段１５５に相当する手段を、第７及び第８の実施形態のレジスタ１３２−１〜１３２−ｎ，１３３−１，１３３−ｎの出力側に設けることにより、第１０の実施形態とほぼ同様の効果が得られる。

本発明の第１の実施形態を示すＤＲＡＭの要部の構成図である。 従来のＤＲＡＭのセルフリフレッシュ制御回路を示す構成図である。 図２の動作を示す波形図である。 従来のＤＲＡＭの課題の説明図である。 図１の動作を示す波形図である。 本発明の第２の実施形態を示すＤＲＡＭの要部の構成図である。 図６中のＸプリデコーダ５０の構成図である。 図６の動作を示す波形図である。 本発明の第３の実施形態を示すＤＲＡＭの要部の構成図である。 図９の動作を示す波形図である。 本発明の第４の実施形態を示すパッド周辺の構成図である。 図１１の動作を示す波形図である。 本発明の第５の実施形態を示すパッド周辺の構成図である。 図１３の動作を示す波形図である。 本発明の第６の実施形態を示すＤＲＡＭの要部の構成図である。 図１５の動作を示す波形図である。 本発明の第７の実施形態を示すＤＲＡＭの構成図である。 本発明の第８の実施形態を示すＤＲＡＭの構成図である。 本発明の第９の実施形態を示すＤＲＡＭの構成図である。 本発明の第１０の実施形態を示すＤＲＡＭの構成図である。

符号の説明

３ リフレッシュ判定回路
４ リフレッシュタイマ
５ リフレッシュ制御回路
６ リフレッシュカウンタ
７ Ｘアドレスバッファ
１１ ＲＡＳ系回路
１２ アドレスパッド
１３，５０ Ｘプリデコーダ
１４−１〜１４−ｎ Ｘデコーダ
２０−１〜２０−ｎ ラッチ手段
３０ 動作禁止手段
４０ クロックルート変更手段
５９ ＮＯＲゲート
６０ インバータ
７２−０〜７２−ｉ 遅延型フリップフロップ
８０ リフレッシュモード設定手段
１００ メモリ制御手段
１１０ リフレッシュ動作制御手段
１２０ リフレッシュブロック選択手段
１３０ ブロック内リフレッシュ領域選択手段
１４０ 切り替え手段
１５０ リフレッシュブロック選択手段
ＡＢＬＫ１〜ＡＢＬＫｎ ブロック
ＡＲＥＡ１〜ＡＲＥＡｍ 領域

Claims (5)

1. Ｘアドレスによって選択される複数のワード線、複数のビット線、及び該ワード線と該ビット線に接続された複数のメモリセルをそれぞれ有する複数のメモリブロックと、
   外部から与えられた制御信号に基づきリフレッシュモ−ドと判定したときに第１の電位を有する判定信号を、該判定がリフレッシュモ−ドでないときに第２の電位を有する判定信号を出力する判定手段と、
   前記判定信号の第１の電位によって起動され、リフレッシュアドレスを生成して出力するリフレッシュカウンタと、
   前記判定信号が第１の電位のときには前記リフレッシュアドレスを格納し、前記判定信号が第２の電位のときには外部から与えられたＸアドレスを格納するＸアドレスバッファと、
   前記メモリブロックに対してリフレッシュが必要か不要かを示すブロック選択情報をラッチするラッチ手段と、
   前記ラッチ手段でラッチされたブロック選択情報に基づいてリフレッシュの必要な場合は選択電位のプリデコード信号を出力し、該リフレッシュが不要な場合には非選択電位のプリデコ−ド信号を出力するＸプリデコ−ダと、
   前記Ｘプリデコ−ダから出力された選択電位のプリデコード信号をデコ−ドして前記ワード線を選択し、非選択電位のプリデコ−ド信号に応答してワード線選択動作を禁止するＸデコーダとを備え、
   前記ブロックに対して選択的なリフレッシュを行わせる第１のリフレッシュモードと、前記全てのブロックに対してリフレッシュを行わせる第２のリフレッシュモードとの設定機能を有し、該第１のリフレッシュモード設定時には、前記ブロック選択情報がリフレッシュが必要であることを示す場合、前記Ｘプリデコーダから前記選択電位のプリデコード信号を出力させ、前記ブロック選択情報がリフレッシュが不要であることを示す場合、前記Ｘプリデコーダから前記非選択電位のプリデコード信号を出力させ、該第２のリフレッシュモード設定時には、前記ブロック選択情報とは関係なく前記Ｘプリデコーダから前記選択電位のプリデコード信号を出力させるリフレッシュモード設定手段を設けたことを特徴とするダイナミックランダムアクセスメモリ。
2. 前記ブロック選択情報は、データを外部に入出力するパッドを介して、あるいは前記Ｘアドレスを外部から入力するパッドを介して、入力する構成にしたことを特徴とする請求項１記載のダイナミックランダムアクセスメモリ。
3. 前記ラッチ手段に代えて、前記パッドに接続されたシフトレジスタを設け、このシフトレジスタによって前記ブロック選択情報をラッチすることを特徴とする請求項２記載のダイナミックランダムアクセスメモリ。
4. 前記各ブロックをさらに分割した複数の領域毎に、リフレッシュの必要あるいは不要を示す選択信号を入力し、前記リフレッシュが必要なブロック内でさらにリフレッシュの必要な領域のメモリセルのみに該リフレッシュを行わせる構成にしたことを特徴とする請求項１記載のダイナミックランダムアクセスメモリ。
5. 外部から入力されたＸアドレスをプリデコードし、このデコード結果から前記ブロック選択情報を生成するブロック選択情報生成手段を設けたことを特徴とする請求項２記載のダイナミックランダムアクセスメモリ。

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