JP3745185B2 - ダイナミックランダムアクセスメモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、データの保持にリフレッシュが必要なダイナミックランダムアクセスメモリ(以下、「DRAM」という。)に関するものである。
【0002】
【従来の技術】
通常、メモリ容量の大きなDRAMでは、複数個のデータ格納用のメモリブロックからなるメモリセルアレイが設けられている。近年、モバイル製品が市場に広まり、システムの電池駆動化が進み、システムに搭載されるDRAMについても、低電圧動作化と低消費電流化が要求されている。
DRAMでは、そのメモリセルの構造的な要因から、記憶したデータを保持するためにリフレッシュ動作が必要である。よって、DRAMが搭載される装置やシステムがアクティブ状態或いはサスペンド状態にあっても、記憶データを保持し続ける必要がある以上、常に、リフレッシュ動作を行う必要がある。
【0003】
図2は、従来のDRAMのセルフリフレッシュ制御回路を示す構成図である。
従来のDRAMには、セルフリフレッシュを行うために、図2のようなセルフリフレッシュ制御回路が設けられている。
DRAMのセルフリフレッシュとは、“L”が活性を示すロウアドレスストローブ信号RASB(なお、符号の末尾の「B」は逆相を意味する。)と、同じく“L”が活性を示すカラムアドレスストローブ信号CASBとを用い、信号RASBが“L”になる前に、セットアップ時間を満足して信号CASBを“L”にし、そのまま一定時間以上保持し続けたときに行われるリフレッシュ動作である。
【0004】
セルフリフレッシュ制御回路は、信号RASBを入力するRASBパッド1と、信号CASBを入力するCASBパッド2とに接続されたリフレッシュ判定回路3を備えている。リフレッシュ判定回路3は、信号RASB及び信号CASBに基づきセルフリフレッシュが要求されていることを判定し、リフレッシュイネーブル信号SREFを発生するものである。リフレッシュ判定回路3の出力側は、リフレッシュタイマ4、リフレッシュ制御回路5、リフレッシュカウンタ6及びXアドレスバッファ7に接続されている。
【0005】
リフレッシュタイマ4は信号SREFにより起動し、タイミング信号であるリフレッシュ要求信号RREQをリフレッシュ制御回路5に与える機能を有している。リフレッシュカウンタ6は、信号SREFにより起動し、カウンタ制御クロックRCLKに基づき、リフレッシュ用の(i+1)ビット幅のリフレッシュアドレスRA[0:i]を生成するものである。リフレッシュ制御回路5は、信号SREFにより起動し、信号RREQに基づき、内部用のRAS信号(以下、内部RASという)を出力するものであり、出力側がノードN1を介して2入力NORゲート8の一方の入力端子に接続されいる。NORゲート8の他方の入力端子は、RASBパッド1に接続され、該NORゲート8の出力端子が、2段のインバータ9,10を介してRAS系回路11に接続されている。
RAS系回路11は、図示しないビット線対BL,BLBの間の電位差を増幅するセンスアンプや、タイミング信号を発生するタイミンクジェネレータ等で構成され、リフレッシュカウンタ6に対してカウンタ制御クロックRCLKを与えると共に、Xアドレスバッファ7に対してXアドレスラッチ信号LHを与えるようになっている。
【0006】
Xアドレスバッファ7は、アドレスパッド12から通常のアクセス時のXアドレスAX[0:i]が入力されるようになっており、信号SREFが“H”のときには、リフレッシュアドレスRA[0:i]を格納し、信号SREFが“L”のときにはXアドレスAX[0:i]を格納するようになっている。Xアドレスバッファ7の出力側には、Xプリデコーダ13と、複数のXデコーダ14−1,14−2,…とが接続されている。Xプリデコーダ13は、Xアドレスバッファ7に格納されたアドレスをデコードしてメモリブロックを選択し、この選択したメモリブロックに対するXアドレスをプリデコード信号として出力し、Xデコーダ14−1,14−2,…に与えるものである。そして、プリデコード信号によってXデコーダ14−1,14−2,…の1つが選択され、この選択されたXデコーダによってそのプリデコード信号がデコードされ、該Xデコーダに接続されたメモリブロックのワード線WLが選択されるようになっている。
【0007】
図3は、図2の動作を示す波形図である。この図3を参照しつつ、セルフリフレッシュ動作の概要を説明する。
信号RASB及び信号CASBに基づきリフレッシュ判定回路3が“H”のリフレッシュイネーブル信号SREFを発生する。信号SREFが“H”になると、自動的にリフレッシュタイマ4が、リフレッシュ要求信号RREQを間欠的に“H”にする。これにより、RAS系回路11に与える内部RASも“H”と“L”を繰り返すようになる。RAS系回路11は、カウンタ制御クロックRCLKをリフレッシュカウンタ6へ与え、該リフレッシュカウンタ6がクロックRCLKに同期してリフレッシュアドレスRA[0:i]を順次出力する。すると、Xアドレスバッファ7には、リフレッシュアドレスRA[0:i]が格納され、該リフレッシュアドレスRA[0:i]がXプレデコーダ13及びXデコーダ14−1,14−2,…によってデコードされ、選択されたメモリブロックのワード線WLが選択され、それに接続された図示しないメモリセルがリフレッシュされる。このようなセルフリフレッシュ動作が、信号RASB及びCASBが“L”であるかぎり繰り返される。
【0008】
【発明が解決しようとする課題】
しかしながら、従来のDRAMでは、次のような課題があった。
図4は、従来のDRAMの課題の説明図である。
DRAMの複数のメモリセルは、例えば、2つの256キロビット(256kb)のメモリセルアレイのブロックABLK1,ABLK2で構成され、これらの各ブロックABLK1、ABLK2内のワード線WLがXデコーダ14−1,14−2によってそれぞれ選択され、さらに2つのブロックABLK1,ABLK2内のビット線対BL,BLBが共通のYデコーダ15によって選択されるようになっている。各ブロックABLK1,ABLK2は、XアドレスAX[0:i]の最上位ビットの信号A8X及びこの逆相の信号A8XBのレベルによって一意的に決まるものとし、これらの信号A8X,A8XBがXプリデコーダ13によってプリデコードされ、2つのブロックABLK1,ABLK2のうちのいずれか1つが選択される。ここで、信号A8X及びA8XBで選択されるブロックABLK1,ABLK2の1つは、データを保持する必要のないブロックとすると、従来のDRAMでは、データ保持の必要性の有無にかかわらず全てのブロックABLK1,ABLK2をセルフリフレッシュするので、無駄な電流を消費していることになり、低消費電流化の面からみて、技術的に満足できるものが得られなかった。
【0009】
例えば、携帯電話機等において、メッセージを記憶するためにDRAMを用いた場合に、メッセージを記憶したブロック(例えば、ABLK1)は、セルフリフレッシュが必要であるが、他のブロックABLK2はその必要がない。ところが、従来のDRAMでは、リフレッシュの必要がないブロックABLK2に対しても、セルフリフレッシュを行うので、電池の消耗が激しかった。
【0010】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第1の発明は、DRAMにおいて、Xアドレスによって選択される複数のワード線、複数のビット線、及び該ワード線と該ビット線に接続されたデータ格納用の複数のメモリセルをそれぞれ有する複数のブロックと、外部から与えられた制御信号に基づき前記複数のメモリセルに対するリフレッシュ要求の有無を検出すると共にそのモードを判定するリフレッシュ判定回路と、前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに起動されてタイミング信号を発生するリフレッシュタイマと、前記タイミング信号に同期したカウンタ制御クロックを発生するジェネレータと、前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに起動され、前記カウンタ制御クロックに同期してリフレッシュ用のリフレッシュアドレスを生成して出力するリフレッシュカウンタと、前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときには、前記リフレッシュアドレスを格納し、該リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示さないときには、外部から与えられたXアドレスを格納するXアドレスバッファと、を備えている。
【0011】
さらに、前記ブロックに対してリフレッシュが必要か不要かを示すブロック選択情報が外部から与えられると、このブロック選択情報を所定のタイミングでラッチするラッチ手段と、前記Xアドレスバッファに格納されたアドレスをプリデコードして前記ブロックを選択し、この選択情報を含んだプリデコ−ド信号を出力するXプリデコーダと、前記プリデコ−ド信号をデコ−ドし、前記Xプリデコ−ダで選択されたブロック内の前記メモリセルのワ−ド線を選択するXデコーダと、前記ラッチ手段でラッチされたブロック選択情報と前記リフレッシュアドレスとを比較し、該リフレッシュアドレスがリフレッシュ不要のブロックを示すときには前記ジェネレータの動作を禁止する動作禁止手段と、前記ジェネレータの動作が禁止されたときに、前記タイミング信号を前記カウンタ制御クロックの代わりに前記リフレッシュカウンタに与えるクロックルート変更手段と、が設けられている。
【0012】
第2の発明は、DRAMにおいて、第1の発明の複数のブロック、リフレッシュ判定回路、リフレッシュタイマ、ジェネレータ、リフレッシュカウンタ、Xアドレスバッファ、及びラッチ手段と、Xプリデコーダと、Xデコーダとを備えている。ここで、前記Xプリデコーダは、前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに、前記ラッチ手段でラッチされたブロック選択情報と、前記Xアドレスバッファに格納されたリフレッシュアドレスとを比較し、該リフレッシュアドレスがリフレッシュの必要なブロックを示すときにはこの指示情報を含んだ第1の電位のプリデコード信号を出力し、該リフレッシュアドレスがリフレッシュ不要なブロックを示すときには該プリデコ−ド信号を第2の電位にするものである。また、前記Xデコーダは、前記Xプリデコ−ダから出力された第1の電位のプリデコード信号をデコ−ドし、該Xプリデコ−ダで指示されたブロック内の前記メモリセルのワード線を選択し、該プリデコ−ド信号が第2の電位のときにはワード線選択動作が禁止されるものである。
【0020】
第1の発明によれば、以上のようにDRAMを構成したので、例えば、第1の発明では、外部から与えられて各ブロックに対してリフレッシュが必要か不要かを示すブロック選択情報が、ラッチ手段にラッチされる。動作禁止手段により、ブロック選択情報とリフレッシュアドレスとが比較され、リフレッシュアドレスがセルフリフレッシュ不要のブロックを示すときにはジェネレータの動作を停止させる。そのため、リフレッシュ不要のブロックに対するリフレッシュが行われない。ここで、クロックルート変更手段が、タイミング信号をカウンタ制御クロックの代わりにリフレッシュカウンタに与えるので、ジェネレータが動作を停止しても、リフレッシュカウンタはリフレッシュアドレスを発生でき、他のブロックに対するセルフリフレッシュが継続される。
【0021】
第2の発明では、外部から与えられて各ブロックに対してリフレッシュが必要か不要かを示すブロック選択情報が、ラッチ手段にラッチされる。Xプリデコーダは、リフレッシュ判定回路がセルフリフレッシュモードを示すときに、ブロック選択情報とリフレッシュアドレスとを比較し、リフレッシュアドレスがセルフリフレッシュの必要なブロックを示すときには、プリデコード信号を第1の電位にし、リフレッシュアドレスがセルフリフレッシュの不要なブロックを示すときには、プリデコード信号を第2の電位にし、Xデコーダに与える。Xデコーダは、プリデコード信号が第1の電位のときには、このプリデコード信号をデコードして選択されたブロック内のメモリセルを選択し、プリデコード信号が第2の電位のときには、メモリ選択動作をしない。これにより、選択されたブロックに対してのみセルフリフレッシュが行われる。
【0022】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示すDRAMの要部の構成図であり、簡単化のため、従来を示す図2中の要素と共通の要素には共通の符号を付している。このDRAMは、従来の図2のDRAMに対し、セルフリフレッシュを行うブロックを指定するブロック選択情報であるリフレッシュブロックデータRBDATA[0:1]を格納する例えば2個のラッチ手段20−1,20−2と、内部RASを固定してジェネレータ(例えば、RAS系回路)11の動作を禁止する動作禁止手段30と、クロックルート変更手段40とを設けたものである。ここで、ラッチ手段20−1,20−2及び動作禁止手段30は、メモリセルアレイが図4のように2つのブロックABLK1,ABLK2に分割される場合に対応した回路構成にしているが、ブロック数が2に限定されるものではない。
【0023】
各ラッチ手段20−1,20−2は、チップ外部から与えられるブロック選択情報ラッチ用のクロックRBCLKを入力する入力パット20aに接続されたインバータ21と、リフレッシュするためのブロックABLK1,ABLK2を選択するためのリフレッシュブロックデータRBDATA[0:1]を入力する入力パッド20bに接続されたクロックドインバータ22と、クロックドインバータ23と、インバータ24とをそれぞれ有している。インバータ21の入力端子と出力端子とは、クロックドインバータ22,23に接続され、クロックが印加されるようになっている。クロックドインバータ22の出力端子は、インバータ24の入力端子に接続され、該インバータ24の出力端子がクロックドインバータ23の入力端子に接続されている。クロックドインバータ23の出力端子は、リフレッシュブロック指定信号RB[0:1]を出力するためのインバータ24の入力端子に接続されている。
【0024】
一方、制御信号である信号RASBを入力するRASBパッド1と信号CASBを入力するCASBパッド2とには、従来と同様に、信号RASB及び信号CASBに基づきセルフリフレッシュが要求されていることを判定し、リフレッシュイネーブル信号SREFを発生するリフレッシュ判定回路3が接続されている。リフレッシュ判定回路3の出力側には、従来と同様のリフレッシュタイマ4、及び内部RASを生成するためのリフレッシュ制御回路5が接続されている。リフレッシュタイマ4は、タイミング信号であるリフレッシュ要求信号RREQをリフレッシュ制御回路5に与える機能を有し、該リフレッシュタイマ4の出力側がリフレッシュ制御回路5に接続されている。リフレッシュ判定回路3の出力側とリフレッシュ制御回路5の出力側ノードN1は、クロックルート変更手段40に接続されている。
【0025】
クロックルート変更手段40は、ノードN1が入力端子に接続されたインバータ41と、偶数段のインバータで構成された遅延回路42とを有している。リフレッシュ判定回路3の出力側は、遅延回路42の入力側に接続されている。遅延回路42の出力側は、2入力ORゲート43の一方の入力端子に接続され、該ORゲート43の他方の入力端子に、RAS系回路11からカウンタ制御クロックRCLKが入力されるようになっている。ORゲート43の出力端子は、2入力NANDゲート44の一方の入力端子に接続され、該NANDゲート44の他方の入力端子が、インバータ41の出力端子側のノードN2に接続されている。NANDゲート44の出力端子は、インバータ45を介してリフレッシュカウンタ6に接続されている。
【0026】
リフレッシュカウンタ6は、リフレッシュアドレスRA[0:8]を発生する回路であり、この出力側にXアドレスバッファ7が接続されている。Xアドレスバッファ7の出力側には、Xプリデコーダ13が接続され、このXプリデコーダ13の出力側に、例えば2個のXデコーダ14−1,14−2が接続されている。
リフレッシュ制御回路5の出力側ノードN1は、2入力NORゲート8の一方の入力端子に接続され、該NORゲート8の他方の入力端子が、RASBパッド1に接続されている。NORゲート8の出力端子は、動作禁止手段30に接続されている。
【0027】
動作禁止手段30は、リフレッシュカウンタ6が生成するリフレッシュアドレスRA[0:8]のうちの最上位ビットの信号RA8を入力するインバータ31と、該インバータ31の出力信号とラッチ手段20−1,20−2から与えられるリフレッシュブロック指定信号RB[0:1]のうちの下位ビットの信号RB[0]とが入力される2入力ANDゲート32と、信号RB[0:1]のうちの上位ビットの信号RB[1]と信号RA8とが入力される2入力ANDゲート33とを有している。
【0028】
ANDゲート32,33の出力端子には、2入力NORゲート34が接続され、該NORゲート34の出力端子に、2入力NANDゲート35の一方の入力端子が接続されている。NANDゲート35の他方の入力端子には、リフレッシュ判定回路3から出力されるフレッシュイネーブル信号SREFが入力される。NANDゲート35の出力端子側ノードN3は、2入力NANDゲート36の一方の入力端子に接続されている。NANDゲート36の他方の入力端子は、NORゲート8の出力端子に接続されている。
【0029】
動作禁止手段30のNANDゲート36の出力端子には、従来と同様に、インバータ10が接続され、このインバータ10の出力端子にRAS系回路11が接続されている。RAS系回路11は、内部RASを入力とするタイミングジェネレータ、カウンタ制御クロック発生器、及びビット線BL,BLB対の間の電位差を検出して増幅するセンスアンプ等を有し、クロックルート変更手段40にカウンタ制御クロックRCLKを与え、Xアドレスバッファ7にXアドレスラッチ信号LHを与える回路である。
【0030】
図5は、図1のDRAMの動作を示す波形図である。この図5を参照しつつ、セルフリフレッシュ動作を説明する。
セルフリフレッシュ動作を開始する前に、リフレッシュするブロックABLK1またはABLK2を選択するためのリフレッシュブロックデータRBDATA[0:1]を各ラッチ手段20−1,20−2のパッド20bに与え、パッド20aから1パルスのクロックRBCLKを入力する。すると、ラッチ手段20−1,20−2がデータRBDATA[0:1]を2ビットのリフレッシュブロック指定信号RB[0:1]としてラッチする。ここでは、例えばラッチした信号RB[0]を“H”、信号RB[1]を“L”として説明する。
【0031】
信号RASBが“L”になる前に、セットアップ時間を満足して信号CASBを“L”レベルにし、時間tCSR後の時刻T1で信号RASBを“L”にしてそのまま一定時間tRASS以上この信号CASB,RASBを“L”にすると、セルフリフレッシュモードに入る。
【0032】
信号RASBが“L”に立ち下がった時刻T1のとき、インバータ10から出力される内部RASが“H”になる。内部RASが“H”になると、RAS系回路11が動作を開始し、該RAS系回路11がXアドレスラッチ信号LHをXアドレスバッファ7に与えると共に、カウンタ制御クロックRCLKが“L”になり、これに同期してインバータ45の出力側のノードN4が“L”になる。これによって、Xアドレスバッファ7には、その時にリフレッシュカウンタ6が出力するリフレッシュアドレスRA[0:8]が格納される。このリフレッシュアドレスRA[0:8]がXプリデコーダ13でプリデコードされ、デコードされたプリデコード信号PA8X,PA8XB(この信号は信号A8X,A8XBに対応している。)によってXデコーダ14−1,14−2が選択される。例えば、信号RA8が“H”のときには、ブロックABLK1のXデコーダ14−1が選択され、このXデコーダ14−1により、リフレッシュアドレスRA[0:8]の下位側で指定されたワード線WLが“H”になり、このワード線WLとビット線BL,BLB対に接続されたメモリセルに対してリフレッシュが行われる。
【0033】
時刻T2において、リフレッシュイネーブル信号SREFが“H”になると、ノードN1が“H”になり、ノードN2が“L”になり、ノードN4が“L”に維持される。遅延回路42は、このときノードN4にひげ状のノイズが乗らないように機能する。この時刻T2では、リフレッシュカウンタ6から出力されるリフレッシュアドレスRA[0:8]の最上位ビットの信号RA8が“L”であり、かつ信号RB[0]が“H”なので、信号SREFが“H”になった後も、ノードN3は“H”を維持し続ける。ノードN1が“H”に遷移したことを受けて内部RASが“L”に変化し、最初のリフレッシュサイクルが終了する。
【0034】
時刻T3において、リフレッシュタイマ4からリフレッシュ要求信号RREQが出力され、リフレッシュ制御回路5が動作してノードN1が“L”になる。ノードN1が“L”になったことにより、ノードN2が“H”になり、ノードN4が“H”になる。ノードN4が“H”になると、リフレッシュカウンタ6がリフレッシュアドレスRA[0:8]をカウントアップする。ノードN1が“L”になると、内部RASが再び“H”になり、リフレッシュ動作を行うが、リフレッシュアドレスRA[0:8]は、カウントアップされたj+1のアドレスになっている。その後、リフレッシュ制御回路5によってノードN1が“H”になり、ノードN2が“L”、ノードN4が“L”になる。ノードN1が“H”になったのを受けて、内部RASが“L”となり、2番目のリフレッシュサイクルが終了する。以降、この動作が繰り返され、リフレッシュ動作が継続される。
【0035】
時刻T4において、リフレッシュアドレスRA[0:8]がカウントアップされた結果、その最上位の信号RA8が“L”から“H”になると、リフレッシュブロック指定信号RB[1]が“L”なので、動作禁止手段30のノードN3が“L”になり、このノードN3が“L”の期間は、内部RASが“L”に固定される。よって、RAS系回路11が動作しないので、リフレッシュ動作は行われない。ここで、RAS系回路11が動作しなくても、クロックルート変更手段40は、ノードN1からタイミング信号をリフレッシュカウンタ6に与えるように機能するので、該リフレッシュカウンタ6がカウントアップを止める事はない。時刻T5において、信号RASBが“H”になると、リフレッシュイネーブル信号SREFが“L”になり、時間tCHS後に信号CASBが“H”になってセルフリフレッシュモードから抜ける。
【0036】
以上のように、この第1の実施形態では、セルフリフレッシュを行うブロックABLK1,ABLK2を指定するリフレッシュブロックデータRBDATA[0:1]を格納する2個のラッチ手段20−1,20−2と、該ラッチ手段20−1,20−2から与えられるリフレッシュブロック指定信号RB[0],RB[1]と、リフレッシュアドレスの信号RA8とを比較し、内部RASを固定する動作禁止手段30と、クロックルート変更手段40とを設けたので、外部からリフレッシュブロックデータRBDATA[0:1]を与えてやれば、必要に応じてRAS系回路11を停止し、所望のブロックABLK1またはABLK2だけセルフリフレッシュを行わせ、それ以外のブロックABLK2またはABLK1のセルフリフレッシュを行わないようにできる。よって、DRAMの低消費電流化を実現できる。
【0037】
(第2の実施形態)
図6は、本発明の第2の実施形態を示すDRAMの要部の構成図であり、従来の図2及び第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。
このDRAMは、従来のDRAMに第1の実施形態で用いたラッチ手段20−1,20−2を設けると共に、従来のXプリデコーダ13を、構成の異なるXプリデコーダ50に変更したものである。
【0038】
図7は、図6中のXプリデコーダ50の構成図である。
このXプリデコーダ50には、ラッチ手段20−1,20−2からリフレッシュブロック指定信号RB[0]及びRB[1]が与えられるようになっており、該信号RB[0]を入力するインバータ51と、該信号RB[1]を入力するインバータ52とを備えている。インバータ51の出力端子は、2入力NANDゲート53の一方の入力端子に接続されている。NANDゲート53の他方の入力端子には、リフレッシュ判定回路3からリフレッシュイネーブル信号SREFが入力されるようになっている。NANDゲート53の出力端子は、2入力NANDゲート54の一方の入力端子に接続されている。NANDゲート54の他方の入力端子には、Xアドレスバッファ7からのアドレスの最上位ビットの信号A8XBが入力されるようになっている。NANDゲート54の出力端子は、プリデコード信号PA8XBを出力するインバータ55の入力端子に接続されている。
【0039】
インバータ52の出力端子は、2入力NANDゲート56の一方の入力端子に接続されている。NANDゲート56の他方の入力端子には、リフレッシュ判定回路3からリフレッシュイネーブル信号SREFが入力されるようになっている。NANDゲート56の出力端子は、2入力NANDゲート57の一方の入力端子に接続されている。NANDゲート57の他方の入力端子には、Xアドレスバッファ7からのアドレスの最上位ビットの信号A8Xが入力されるようになっている。NANDゲート57の出力端子は、プリデコード信号PA8Xを出力するインバータ58の入力端子に接続されている。
【0040】
このような構成のXプリデコーダ50は、インバータ51,52、及びNANDゲート53,54,56,57が比較手段を構成し、Xアドレスバッファ7から与えられたリフレッシュアドレスの信号A8X,A8XBと、リフレッシュブロック指定信号RB[0],RB[1]とを比較してプリデコードし、インバータ55,58を介してデコード結果のプリデコード信号PA8X、PA8XBをXデコーダ14−1,14−2へ与えるようになっている。
【0041】
図8は、図6の動作を示す波形図である。この図8を参照しつつ、図6のDRAMにおけるセルフリフレッシュ動作を説明する。
セルフリフレッシュ動作を行う前に、リフレッシュするブロックABLK1またはABLK2を選択するためのリフレッシュブロックデータRBDATA[0:1]をラッチ手段20−1,20−2のパッド20bに与え、パッド20aから1パルスのクロックRBCLKを入力すると、該ラッチ手段20−1,20−2がリフレッシュブロックデータRBDATA[0:1]をリフレッシュブロック指定信号RB[0:1]としてラッチする。ここでは、第1の実施形態と同様に、ラッチした信号RB[0]を“H”、信号RB[1]を“L”として説明する。
【0042】
このDRAMにおける動作は、ほぼ第1の実施形態と同様であるが、異なる点を説明する。第1の実施形態では、リフレッシュカウンタ6から出力されるリフレッシュアドレスの信号RA8と信号RB[0],RB[1]とを、動作禁止手段30で比較し、この比較結果によって内部RASを“L”に固定し、RAS系回路11の動作を禁止している。これに対し、この第2の実施形態では、Xアドレスバッファ7から出力されるリフレッシュアドレスの信号A8X,A8XBと信号RB[0],RB[1]とを、Xプリデコーダ50で比較し、このXプリデコーダ50から出力されるプリデコード信号PA8X,PA8XBを“L”にし、Xデコーダ14−1,14−2によるワード線WLやセンスラッチの動作を禁止している。
【0043】
このようにすると、リフレッシュ動作において、最も電流を消費する、メモリアレイにおけるワード線WLの駆動とセンスラッチ動作とからなる一連の動作が禁止されることになり、消費電流の低減が可能になる。
【0044】
以上のように、この第2の実施形態では、従来の図2のDRAMに、リフレッシュブロックデータRBDATA[0:1]を格納する2個のラッチ手段20−1,20−2を設けると共に、構成の異なるXプリデコーダ50を設けたので、第1の実施形態と同様に、所望のブロックABLK1またはABLK2だけセルフリフレッシュを行わせ、それ以外のブロックABLK2またはABLK1のセルフリフレッシュを行わないようにできるので、従来のDRAMよりも消費電流を低減できる。しかも、従来の図2の回路からの変更が少なくて済む。
【0045】
(第3の実施形態)
図9は、本発明の第3の実施形態を示すDRAMの要部の構成図であり、第2の実施形態を示す図6中の要素と共通の要素には共通の符号が付されている。
第1及び第2の実施形態では、セルフリフレッシュ動作を説明したが、第2の実施形態と同様に、ラッチ手段20−1,20−2を設けたうえでXプリデコーダ50を用いてDRAMを構成すると、CBR(CAS befor RAS)リフレッシュを行う際にも消費電流を低減化できる。
【0046】
この第3の実施形態のDRAMは、図6の回路にCBRリフレッシュを設定する回路を付加したものである。DRAMにCBRリフレッシュを設定するためのカウンタ起動手段は、リフレッシュ判定回路3から出力されるセルフリフレッシュイネーブル信号SREF及びCBRリフレッシュイネーブル信号CBRを入力する2入力NORゲート59と、該NORゲート59の出力端子に接続されたインバータ60とで構成されている。起動信号を出力するインバータ60の出力端子は、リフレッシュカウンタ6及びXアドレスバッファ7に接続されている。
【0047】
このようにNORゲート59及びインバータ60を接続すると、リフレッシュ判定回路3がセルフリフレッシュを検知してセルフリフレッシュイネーブル信号SREFを“H”にするか、あるいはCBRリフレッシュを検知してCBRリフレッシュイネーブル信号CBRを“H”にすると、リフレッシュカウンタ6が動作し、両方の信号SREF,CBRが“L”のときに、該リフレッシュカウンタ6の動作が禁止されるようになる。
【0048】
図10は、図9のDRAMの動作を示す波形図である。この図10を参照しつつ、図9のDRAMのCBRリフレッシュ動作を説明する。
信号CASBが立ち下がった後に信号RASBが立ち下がると、リフレッシュ判定回路3は、信号CBRを“H”にする。これにより、リフレッシュカウンタ6は動作を開始する。CBRリフレッシュのときには、信号CASBが一定時間以内に“H”になるので、リフレッシュ判定回路3は、セルフリフレッシュイネーブル信号SREFを“H”にしない。そのため、第2の実施形態では、リフレッシュ要求信号RREQがトリガとなって内部RASが“H”になっていたが、このCBRリフレッシュでは、信号RASBに同期して内部RASが変化するようになる。他の基本的動作は、第2の実施形態と同様である。
【0049】
以上のように、この第3の実施形態では、リフレッシュ判定回路3がCBRリフレッシュを検知するので、2個のラッチ手段20−1,20−2を設けると共に、Xプリデコーダ13を、構成の異なるXプリデコーダ50に変更するだけで、CBRリフレッシュにおける消費電流を低減できる。
【0050】
(第4の実施形態)
図11は、本発明の第4の実施形態を示すDRAMのパッド周辺の構成図である。
第1〜第3の実施形態では、リフレッシュを行うブロックを指定するリフレッシュブロックデータRBDATA[0:1]及び外部クロックRBCLKをチップ内部に導入するために、入力パッド20a,20bを設けている。これに対し、この第4の実施形態では、リフレッシュブロックデータRBDATA[0:i]及び外部クロックRBCLKを、ライトイネーブル信号WEBを入力するWEBパッド61a、読出しイネーブル信号OEBを入力するOEBパッド61b、及びアクセスデータを入出力するDQ[0:i]パッド62を利用する構成になっている。
【0051】
このようにパッドを有効利用するために、一方の入力端子がRASBパッド1に接続され、他方の入力端子がCASBパッド2に接続された2入力NANDゲート63と、一方の入力端子がOEBパッド61bに接続された2入力NORゲート64と、奇数段のインバータ等で構成され、WEBパッド61aに接続された遅延回路65とが、設けられている。NANDゲート63の出力端子は、NORゲート64の他方の入力端子に接続されている。NORゲート64の出力端子は、インバータ66を介して、3入力NORゲート67の1入力端子に接続されている。3入力NORゲート67の残る2入力端子には、WEBパッド61aと、遅延回路65の出力側とが接続されている。
【0052】
NORゲート67の出力端子は、インバータ68の入力端子に接続され、該インバータ68の出力端子側のノードN6が、2入力NANDゲート69の一方の入力端子に接続されている。また、WEBパッド61aは、インバータ70を介して、2入力NANDゲート71の一方の入力端子に接続されている。NANDゲート71の出力端子側のノードN7は、2入力NANDゲート69の他方の入力端子に接続され、該NANDゲート69のクロックRBCLK出力用の出力端子が、NANDゲート71の他方の入力端子に接続されている。
【0053】
パッド1,2に接続されたNANDゲート63からNANDゲート71までは、ワンショットパルスのクロックRBCLKを発生する機能を有し、NANDゲート69の出力端子が、ラッチ手段20−1,20−2,…のインバータ21の入力端子に接続されている。ラッチ手段20−1,20−2,…のクロックドインバータ22の入力端子は、DQ[0:i]パッド62に接続されている。
【0054】
図12は、図11のパッド周辺の動作を示す波形図である。この図12を参照しつつ、図11の動作を説明する。
通常のDRAMでは、信号RASB及び信号CASBが共に“H”のときには、WEBパッド61a及びOEBパッド61bのレベルは“H”でも“L”でもどちらでもよいので、この状態のときに、WEBパッド61a及びOEBパッド61bを用いてタイミングを規定し、クロックRBCLKを生成する。
【0055】
つまり、RASBパッド1及びCASBパッド2が共に“H”のときに、WEBパッド61aを“H”から“L”にする前に、セットアップ時間を満足してOEBパッド61bを“H”から“L”にすると、遅延回路65により、3入力NORゲート67の入力がすべて“L”になり、ノードN6に“L”のワンショットパルスが現れる。ノートN6が“L”になると、クロックRBCLKが“H”になる。クロックRBCLKが“H”になると、ノードN7が“L”になり、該クロックRBCLKは、ノードN7が“H”になるまで“H”に固定される。WEBパッド61aを“L”から“H”にする前に、セットアップ時間を満足してDQ[0:i]パッド62に、リフレッシュブロックデータRBDATAを入力し、WEBパッド61aを“H”にすると、ノードN7が“L”から“H”に変化する。ノードN7が“H”になると、クロックRBCLKが“H”から“L”に変化し、ラッチ手段20−1,20−2,…がデータRBDATAをラッチする。
【0056】
以上のように、この第4の実施形態では、リフレッシュブロックデータRBDATAをDQ[0:i]パッド62から入力し、WEBパッド61a及びOEBパッド61bを利用してチップ内でクロックRBCLKを生成するので、入力ピンを増やす必要がなく、従来のDRAMとピンコンパチブルにできる。
【0057】
(第5の実施形態)
図13は、本発明の第5の実施形態を示すDRAMのパッド周辺の構成図であり、第4の実施形態を示す図11中の要素と共通の要素には共通の符号が付されている。
第4の実施形態によれば、DQ[0:i]パッド62は、ラッチ手段20−1,20−2,…の数だけ必要であったが、DRAMのDQパッド62を例えば1つしか用意できない場合がある。このような場合には、図13のように、複数の遅延型フリップフロップ72−0〜72−iを複数段縦続接続することにより、シフトレジスタを形成すればよい。
【0058】
図14は、図13の動作を示す波形図である。
WEBパッド61a及びOEBパッド61bに、第3の実施形態の図12のサイクルを繰り返させることにより、複数回のクロックRBCLKが発生し、1つのDQパッド62からリフレッシュブロックデータRBDATAが順に取り込まれ、複数のフリップフロップ72−0〜72−iからなるシフトレジスタに格納される。データRBDATAは、各フリップフロップ72−0〜72−iからパラレルに出力され、これが複数のラッチ手段20−1,20−2,…にそれぞれ与えられる。
【0059】
以上のように、この第5の実施形態では、DQパッド62に複数段縦続接続されたフリップフロップ72−0〜72−iを設けてシフトレジスタを形成したので、リフレッシュブロックデータRBDATAを入力するDQパッド62が1つでよくなり、選択するブロックABLK1,ABLK2,…が多く、ラッチ手段20−1,20−2,…の数が増加してもピン数を増加させる必要がなくなる。
【0060】
(第6の実施形態)
図15は、本発明の第6の実施形態を示すDRAMの要部の構成図であり、第5の実施形態を示す図13中の要素と共通の要素には共通の符号が付されている。
第1〜第5の実施形態では、セルフリフレッシュモードに入る前に必ず、リフレッシュブロックデータRBDATAを入力することを想定している。このため、全てのブロックABLK1,ABLK2をリフレッシュする従来と同様のセルフリフレッシュをする場合にも、リフレッシュブロックデータRBDATAを入力する必要がある。これに対し、この第6の本実施形態のDRAMでは、例えば、第4の実施形態のNANDゲート63からNANDゲート71によって構成されるクロックRBCLKを生成する回路に、リフレッシュモード設定手段80を設け、該リフレッシュモード設定手段80の出力信号BREFを、図6のXプリデコーダ50に、リフレッシュイネーブル信号SREFの代わりに入力するようにしている。他の構成は、図6と同様である。
【0061】
リフレッシュモード設定手段80は、リフレッシュイネーブル信号SREFをを遅延する奇数段のインバータからなる遅延回路82を有し、この出力側に2入力NORゲート82の一方の入力端子が接続されている。NORゲート82の他方の入力端子には、信号SREFが入力される。NORゲート82の出力端子は、インバータ83の入力端子に接続され、該インバータ83の出力端子側のノードN8が、3入力NANDゲート84の1入力端子に接続されている。このリフレッシュモード設定回路80は、さらに、NANDゲート69から出力されるクロックRBCLKを入力するインバータ85を有している。インバータ85の出力端子側のノードN9は、2入力NANDゲート86の一方の入力端子に接続されている。NANDゲート84の出力端子側のノードN10は、NANDゲート86の他方の入力端子に接続されている。NANDゲート84の残りの入力端子には、NANDゲート86の信号BREF出力用の出力端子が接続されると共に、信号INITが入力される。NANDゲート86の出力端子は、図7のXプリデコーダ50のNANDゲート53,56の各入力端子に接続されている。
【0062】
図16は、図15のDRAMの動作を示す波形図であり、この図16を参照しつつ、図15の動作を説明する。
クロックRBCLKが“L”から“H”になるまでは、第4の実施形態と同様なので、説明を省略する。信号INITが“H”に設定されている場合、クロックRBCLKが“L”から“H”になると、ノードN9が“L”になり、NANDゲート86の出力信号BREFが“H”になる。信号BREFが“H”になると、ノードN10が“L”になり、信号BREFが“H”のまま保持される。以上で、リフレッシュブロックデータRBDATAの設定サイクルが終了し、続いてセルフリフレッシュモードに入る。セルフリフレッシュモードに入ると、リフレッシュイネーブル信号SREFが“L”から“H”になるが、ノードN8は“H”のままである。セルフリフレッシュを行った後、セルフリフレッシュモードから抜けると、信号SREFが“H”から“L”になる。信号SREFが“L”になると、ノードN8が“H”から“L”になってその後“H”になるワンショットパルスが現れ、ノードN10を“L”から“H”に変化させ、信号BREFを“H”から“L”に変化させる。
【0063】
以上のように、この第6の実施形態では、リフレッシュモード設定手段80を設けたので、リフレッシュするブロックの設定サイクルがある場合にはXプリデコーダ50に与える信号BREFを“H”にし、ない場合には信号BREFを“L”にすることができ、従来のセルフリフレッシュと、ブロック選択を行うセルフリフレッシュとを選択して分けることが可能になる。よって、従来のリフレッシュ機能を持つDRAMとコンパチブルにできる。
【0064】
(第7の実施形態)
図17は、本発明の第7の実施形態を示すDRAMの構成図である。
第1〜第6の実施形態では、メモリセルアレイのブロックABLK1〜ABLKn単位に、リフレッシュを行うか否かをリフレッシュブロックデータRBDATAで決めて消費電流を低減している。これに対し、この第7の実施形態では、各ブロックABLK1〜ABLKnをさらに細かく、例えば2分割された領域AREA1,AREA2の単位でリフレッシュを行うか否かを決めるようにしている。
【0065】
このDRAMでは、メモリセルアレイの複数のブロックABLK1〜ABLKnと、各ブロックABLK1〜ABLKnに対応するXデコーダ14−1〜14−nと、メモリ動作制御手段100と、リフレッシュ動作制御手段110と、リフレッシュブロック選択手段120と、ブロック内リフレッシュ領域選択手段130とを備えている。メモリ動作制御手段100は、図1のリフレッシュ判定回路3で構成されている。リフレッシュ動作制御手段110は、図1のリフレッシュタイマ4、リフレッシュ制御回路5、及びRAS系回路11等で構成されている。
【0066】
リフレッシュブロック選択手段120は、図1の複数のラッチ手段20−1〜20−nと、これに接続されたアレイブロック活性化制御手段122とを有している。複数のラッチ手段20−1〜20−nは、各入力パッド121−1〜121−nから入力されるリフレッシュブロックデータをラッチしてアレイブロック活性化制御手段122に与えるものである。アレイブロック活性化制御手段122は、図1の動作禁止手段30または図6のXプリデコーダ50とほぼ同様の回路で構成されている。即ち、このアレイブロック活性化制御手段122は、図1の固定手段30を、領域AREA1,AREA2に対応するリフレッシュアドレスRAのビットに対してもリフレッシュの制御が可能なような構成にするか、あるいは、図6のXプリデコーダ50を、領域AREA1,AREA2に対応するリフレッシュアドレスRAのビットに対してもリフレッシュの制御が可能なような構成にしている。
【0067】
ブロック内リフレッシュ領域選択手段130は、複数の入力パッド131−1〜131−nにそれぞれ接続された各ブロックABLK1〜ABLKn中のリフレッシュ領域に対応する複数のリフレッシュ領域1/2選択フラグレジスタ132−1〜132−nで構成されている。各フラグレジスタ132−1〜132−nには、各入力パッド131−1〜131−nから選択信号RFLG1〜RFLGnが2ビットずつ入力されて格納されるようになっている。
【0068】
各ブロックABLK1〜ABLKnにおける領域AREA1,AREA2の選択状態は、4通りある。各選択信号RFLG1〜RFLGnの下位1ビットが領域AREA1のリフレッシュの必要、不要を示し、上位1ビットが領域AREA2のリフレッシュの必要、不要をそれぞれ示す。複数のリフレッシュ領域1/2選択フラグレジスタ132−1〜132−nから出力される選択信号RFLG1〜RFLGnは、アレイブロック活性化制御手段122に与えられるようになっている。
【0069】
次に、図17のDRAMの動作を説明する。
セルフリフレッシュ動作を開始する前に、リフレッシュを行うブロックABLK1〜ABLKnを示すリフレッシュブロックデータRBDATAがラッチ手段20−1〜20−nにそれぞれラッチされ、領域AREA1,AREA2の選択情報を示す選択信号RFLG1〜RFLGnが、リフレッシュ領域1/2選択フラグレジスタ132−1〜132−nにそれぞれ格納される。リフレッシュ要求が入ると、リフレッシュ動作制御手段110からの制御を受け、アレイブロック活性化制御手段122が、リフレッシュブロックデータRBDATAで活性化されるブロック(例えば、ABLK2)に対して、現在のリフレッシュアドレスRAが、選択信号(例えば、RFLG2)の状態からリフレッシュする領域(例えば、AREA1)のものか否かを判定し、かつ、リフレッシュする領域のものであれば、“H”のイネーブル信号を該当するブロックABLK2に対して与えて活性化する。リフレッシュする領域でない場合には、イネーブル信号を“L”にしてブロックABLK2を非活性にする。ブロックABLK2が活性化したときはリフレッシュが行われ、非活性のときにはリフレッシュがスキップされる。
【0070】
以上のように、この第7の実施形態では、ブロック内リフレッシュ領域選択手段130を設け、各ブロックABLK1〜ABLKnの領域AREA1,AREA2をリフレッシュの対象、非対象に選択できる構成にしたので、リフレッシュを行うブロック内にさらに、リフレッシュを行わない領域を設定することが可能になる。従って、リフレッシュ領域の設定の自由度を向上でき、リフレッシュにおける不要な消費電流を一層低減できる。
【0071】
(第8の実施形態)
図18は、本発明の第8の実施形態を示すDRAMの構成図であり、第7の実施形態を示す図17中の要素と共通の要素には共通の符号が付されている。
第7の実施形態では、メモリセルアレイの各ブロックABLK1〜ABLKn内をそれぞれ2つの領域AREA1,AREA2に分割してリフレッシュを制御する構成にしている。これに対し、この第8の実施形態のDRAMでは、各ブロックABLK1〜ABLKn内をそれぞれm個の領域AREA1〜AREAmに分割してリフレッシュを制御する構成にしている。
【0072】
このDRAMのブロック内リフレッシュ領域選択手段130は、各ブロックABLK1〜ABLKn毎のリフレッシュ領域1−m選択フラグレジスタ133−1〜133−nを有し、これらに入力パッド131−1〜131−nが接続されている。各入力パッド131−1〜131−nには、mビット幅の選択信号rFLG1〜rFLGnが与えられるようになっている。mビット幅の選択信号rFLG1〜rFLGnは、領域AREA1〜AREAmでのリフレッシュの要、不要を示すようになっている。他の構成は、第7の実施形態と同様になっている。
【0073】
次に、図18のDRAMの動作を説明する。
セルフリフレッシュ動作を開始する前に、リフレッシュブロックを選択するリフレッシュブロックデータRBDATAがリフレッシュブロック選択手段120内のラッチ手段20−1〜20−nにラッチされ、ブロックABLK1〜ABLKn内のリフレッシュの要、不要を示す選択信号rFLG1〜rFLGnがリフレッシュ領域1−m選択フラグレジスタ133−1〜133−nに格納される。これらの信号は、リフレッシュ動作を行っている間、ラッチ手段20−1〜20−n、及びレジスタ133−1〜133−nに保持される。以降の動作は、第7の実施形態と同様である。
【0074】
以上のように、この第8の実施形態では、各ブロックABLK1〜ABLKnの領域AREA1〜AREAmをリフレッシュの対象、非対象に選択できる構成にしたので、リフレッシュを行うブロック内をさらに細かく、リフレッシュを行わない領域を設定することが可能になり、リフレッシュ領域の設定の自由度をさらに向上でき、リフレッシュにおける不要な消費電流を一層低減できる。
【0075】
(第9の実施形態)
図19は、本発明の第9の実施形態を示すDRAMの構成図である。
このDRAMは、第7または第8の実施形態を示す図17または図18のDRAMに、切り替え手段140を設け、ブロックABLK1〜ABLKnのリフレッシュの要、不要を示すリフレッシュブロックデータRBDATAと、ブロックABLK1〜ABLKn内のリフレッシュ領域AREAを示す選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)とを、共通の複数の入力パッド141−1〜141−nから入力する構成にしたものであり、他の構成は第8の実施形態と同様になっている。切り替え手段140は、入力パッド141−1〜141−nから入力される信号がリフレッシュブロックデータRBDATAか、あるいは選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)かを検出し、この検出結果がリフレッシュブロックデータのときには、これを出力端子aから出力してリフレッシュブロック選択手段120へ与え、検出結果が選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)のときには、出力端子をa側からb側へ切り替え、この出力端子bから選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)を出力してブロック内リフレッシュ領域選択手段130へ与えるものである。
【0076】
次に、図19のDRAMの動作を説明する。
リフレッシュ動作を開始する前に、ブロックABLK1〜ABLKnのリフレッシュの要、不要を示すリフレッシュブロックデータRBDATAを入力パッド141−1〜141−nから入力し、続いて、各ブロックABLK1〜ABLKn内のリフレッシュ領域AREAを示す選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)を該入力パッド141−1〜141nから入力する。切り替え手段140は、リフレッシュブロックデータRBDATAを入力したときには、これを出力端子aから出力してリフレッシュブロック選択手段120に与え、選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)を入力したときには、これを出力端子bから出力してブロック内リフレッシュ領域選択手段130に与える。以降の動作は、第7及び第8の実施形態と同様である。
【0077】
以上のように、この第9の実施形態では、第7または第8の実施形態のDRAMに、切り替え手段140を設け、リフレッシュブロックデータRBDATAと選択信号RFLG1〜RFLGn(またはrFLG1〜rFLGn)とを、共通の入力パッド141−1〜141−nから入力する構成にしたので、第7または第8の実施形態と同様の効果が得られる上に、入力パッド141−1〜141−nが共用されるので、機能が充実してもパッド数が増加しない。
【0078】
(第10の実施形態)
図20は、本発明の第10の実施形態を示すDRAMの構成図である。
第1〜第9の実施形態では、各ブロックABLK1〜ABLKnに対応させたリフレッシュブロックデータRBDATAを外部から入力する構成になっているので、このリフレッシュブロックデータRBDATAを外部システムで作成する必要がある。これに対し、この第10の実施形態のDRAMでは、ブロック選択情報生成手段であるリフレッシュブロック選択手段150を設け、アドレスパッド151−1〜151−nから入力されたXアドレスに基づき、ブロック選択情報であるリフレッシュブロックデータRBDATAに相当する信号を自動的に生成している。リフレッシュブロック選択手段150は、アドレスパッド151−1〜151−nに接続されたXアドレスバッファ153−1〜153−nと、これに接続されたXアドレス該当ブロック判定手段154と、これに接続されたリフレッシュアレイブロック識別信号発生手段155と、これに接続されたアレイブロック活性化制御手段122とを、備えている。リフレッシュアレイブロック識別信号発生手段129には、リフレッシュオン/オフデータがパッド152から与えられるようになっている。
【0079】
次に、図20のDRAMの動作を説明する。
リフレッシュを行うブロックABLK1〜ABLKnを決めるときには、第1〜第9の実施形態では、各ブロックABLK1〜ABLKn毎のリフレッシュブロックデータRBDATAを“H”または“L”に設定してる。これに対し、この第10の実施形態のDRAMでは、例えば、ブロックABLK1をリフレッシュ対象にするときには、該ブロックABLK1に割り付けられたXアドレスのいずれかをアドレスパッド151−1〜151−nから入力すると共に、リフレッシュを行うことを示すリフレッシュオン/オフデータを“H”にしてパッド152に与える。
【0080】
Xアドレス該当アレイブロック判定手段154は、Xアドレスバッファ153−1〜153−nを介して与えられたXアドレスから、ブロックABLK1が選択されたことをリフレッシュアレイブロック識別信号発生手段155に示す。リフレッシュアレイブロック識別信号発生手段155は、リフレッシュオン/オフデータが“H”であることを認識し、ブロックABLK1に対するリフレッシュブロック指定信号RBを“H”にして保持する。ブロックABLK1以外の他のブロックABLK2〜ABLKnについても、判定手段154の判定動作及び発生手段155の動作により、同様の処理を行う。このような処理が終了した後にセルフリフレッシュモードを設定すると、ブロックABLK1〜ABLKn毎に選択されたセルフリフレッシュ動作が行われる。
【0081】
以上のように、この第10の実施形態では、Xアドレス該当アレイブロック判定手段154とリフレッシュアレイブロック識別信号発生手段155とを設けたので、リフレッシュを行うブロックABLK1〜ABLKnを示すリフレッシュブロックデータRBDATAを外部で生成する必要がなくなると共に、アドレスパッド151−1〜151−nを利用できるので、パッド数の増加も抑えることができる。その上、通常の動作と同様に単にXアドレスを入力するだけで、各ブロックABLK1〜ABLKnのリフレッシュの要、不要を設定できるので、リフレッシュの制御にかかわるインタフェースを簡略化できる。
【0082】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
(1) 第4及び第5の実施形態では、リフレッシュブロックデータRBDATAをDQパッド62から入力したが、アドレスパッド12から入力するようにしてもよい。
【0083】
(2) 第10の実施形態のXアドレス該当アレイブロック判定手段154及びリフレッシュアレイブロック識別信号発生手段155に相当する手段を、第7及び第8の実施形態のレジスタ132−1〜132−n,133−1,133−nの出力側に設けることにより、第10の実施形態とほぼ同様の効果が得られる。
【0084】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、動作禁止手段により、ブロック選択情報とリフレッシュアドレスとを比較し、リフレッシュ不要のブロックに対してはジェネレータの動作を禁止してリフレッシュを行わないようにしたので、ブロック選択情報でセルフリフレッシュが不要なブロックを指定すれば、このブロックだけをセルフリフレッシュの対象から外すことができ、消費電流を低減できる。
【0085】
第2の発明によれば、Xプリデコーダにより、ブロック選択情報とリフレッシュアドレスとを比較し、リフレッシュ不要のブロックに対してはXプリデコード信号の動作を禁止してリフレッシュを行わないようにしたので、セルフリフレッシュが不要なブロックを指定すれば、このブロックだけをセルフリフレッシュの対象から外すことができ、消費電流を低減できる。しかも、Xプリデコーダ等の構成を変えることで実現できるので、従来回路からの変更が少なくて済む。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すDRAMの要部の構成図である。
【図2】従来のDRAMのセルフリフレッシュ制御回路を示す構成図である。
【図3】図2の動作を示す波形図である。
【図4】従来のDRAMの課題の説明図である。
【図5】図1の動作を示す波形図である。
【図6】本発明の第2の実施形態を示すDRAMの要部の構成図である。
【図7】図6中のXプリデコーダ50の構成図である。
【図8】図6の動作を示す波形図である。
【図9】本発明の第3の実施形態を示すDRAMの要部の構成図である。
【図10】図9の動作を示す波形図である。
【図11】本発明の第4の実施形態を示すパッド周辺の構成図である。
【図12】図11の動作を示す波形図である。
【図13】本発明の第5の実施形態を示すパッド周辺の構成図である。
【図14】図13の動作を示す波形図である。
【図15】本発明の第6の実施形態を示すDRAMの要部の構成図である。
【図16】図15の動作を示す波形図である。
【図17】本発明の第7の実施形態を示すDRAMの構成図である。
【図18】本発明の第8の実施形態を示すDRAMの構成図である。
【図19】本発明の第9の実施形態を示すDRAMの構成図である。
【図20】本発明の第10の実施形態を示すDRAMの構成図である。
【符号の説明】
3 リフレッシュ判定回路
4 リフレッシュタイマ
5 リフレッシュ制御回路
6 リフレッシュカウンタ
7 Xアドレスバッファ
11 RAS系回路
12 アドレスパッド
13,50 Xプリデコーダ
14−1〜14−n Xデコーダ
20−1〜20−n ラッチ手段
30 動作禁止手段
40 クロックルート変更手段
59 NORゲート
60 インバータ
72−0〜72−i 遅延型フリップフロップ
80 リフレッシュモード設定手段
100 メモリ制御手段
110 リフレッシュ動作制御手段
120 リフレッシュブロック選択手段
130 ブロック内リフレッシュ領域選択手段
140 切り替え手段
150 リフレッシュブロック選択手段
ABLK1〜ABLKn ブロック
AREA1〜AREAm 領域
Claims (2)
- Xアドレスによって選択される複数のワード線、複数のビット線、及び該ワード線と該ビット線に接続されたデータ格納用の複数のメモリセルをそれぞれ有する複数のブロックと、
外部から与えられた制御信号に基づき前記複数のメモリセルに対するリフレッシュ要求の有無を検出すると共にそのモードを判定するリフレッシュ判定回路と、
前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに起動されてタイミング信号を発生するリフレッシュタイマと、
前記タイミング信号に同期したカウンタ制御クロックを発生するジェネレータと、
前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに起動され、前記カウンタ制御クロックに同期してリフレッシュ用のリフレッシュアドレスを生成して出力するリフレッシュカウンタと、
前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときには、前記リフレッシュアドレスを格納し、該リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示さないときには、外部から与えられたXアドレスを格納するXアドレスバッファと、
前記ブロックに対してリフレッシュが必要か不要かを示すブロック選択情報が外部から与えられると、このブロック選択情報を所定のタイミングでラッチするラッチ手段と、
前記Xアドレスバッファに格納されたアドレスをプリデコードして前記ブロックを選択し、この選択情報を含んだプリデコ−ド信号を出力するXプリデコーダと、
前記プリデコ−ド信号をデコ−ドし、前記Xプリデコ−ダで選択されたブロック内の前記メモリセルのワ−ド線を選択するXデコーダと、
前記ラッチ手段でラッチされたブロック選択情報と前記リフレッシュアドレスとを比較し、該リフレッシュアドレスがリフレッシュ不要のブロックを示すときには前記ジェネレータの動作を禁止する動作禁止手段と、
前記ジェネレータの動作が禁止されたときに、前記タイミング信号を前記カウンタ制御クロックの代わりに前記リフレッシュカウンタに与えるクロックルート変更手段と、を備えたことを特徴とするダイナミックランダムアクセスメモリ。 - 請求項1記載の複数のブロック、リフレッシュ判定回路、リフレッシュタイマ、ジェネレータ、リフレッシュカウンタ、Xアドレスバッファ、及びラッチ手段と、
前記リフレッシュ判定回路の判定結果がセルフリフレッシュモードを示すときに、前記ラッチ手段でラッチされたブロック選択情報と、前記Xアドレスバッファに格納されたリフレッシュアドレスとを比較し、該リフレッシュアドレスがリフレッシュの必要なブロックを示すときにはこの指示情報を含んだ第1の電位のプリデコード信号を出力し、該リフレッシュアドレスがリフレッシュ不要なブロックを示すときには該プリデコ−ド信号を第2の電位にするXプリデコ−ダと、前記Xプリデコ−ダから出力された第1の電位のプリデコード信号をデコ−ドし、該Xプリデコ−ダで指示されたブロック内の前記メモリセルのワード線を選択し、該プリデコ−ド信号が第2の電位のときにはワード線選択動作が禁止されるXデコーダと、
を備えたことを特徴とするダイナミックランダムアクセスメモリ。
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