JP2008310840A - 半導体記憶装置 - Google Patents
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Abstract
【課題】リフレッシュ動作において無駄な電力消費を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルと、ワード線と、n本のビット線と、センスアンプと、ワード線のそれぞれに対応して設けられ、かつ、k本(k≦n)のビット線ごとに対応して設けられ、対応するメモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、リフレッシュセルに接続されたリフレッシュビット線と、リフレッシュビット線に接続され、リフレッシュデータを読み出すリフレッシュセンスアンプと、リフレッシュセンスアンプに対応して設けられ、リフレッシュセンスアンプで読み出されたリフレッシュデータに応じてメモリセルに対してリフレッシュ動作を実行するリフレッシュ選択部とを備えている。
【選択図】図1
【解決手段】半導体記憶装置は、メモリセルと、ワード線と、n本のビット線と、センスアンプと、ワード線のそれぞれに対応して設けられ、かつ、k本(k≦n)のビット線ごとに対応して設けられ、対応するメモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、リフレッシュセルに接続されたリフレッシュビット線と、リフレッシュビット線に接続され、リフレッシュデータを読み出すリフレッシュセンスアンプと、リフレッシュセンスアンプに対応して設けられ、リフレッシュセンスアンプで読み出されたリフレッシュデータに応じてメモリセルに対してリフレッシュ動作を実行するリフレッシュ選択部とを備えている。
【選択図】図1
Description
本発明は、半導体記憶装置に関する。
近年、DRAMに代わるメモリと期待されている半導体記憶装置として、FBC(Floating Body Cell)メモリがある。FBCメモリは、SOI(Silicon On Insulator)上のフローティングボディ(以下、ボディともいう)を備えた電界効果トランジスタからなる。FBCメモリは、このボディに蓄積されているホール数によってデータ“1”またはデータ“0”を記憶する。
例えば、メモリセルがN型MOSから成り、ボディ内のホール数が多い状態をデータ“1”とし、ボディ内のホール数が少ない状態をデータ“0”とする。便宜上、データ“1”を記憶するメモリセルを“1”セルと言い、データ“0”を記憶するメモリセルを“0”セルと言う。FBCではソースやドレインの拡散層を通して、“0”セルのボディ内にホールが蓄積されて“1”セルに変化し、あるいは、“1”セルのボディ内に蓄積されたホールが流出して“0”セルに変化してしまう。これに対処するためには、メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作が必要となる。
しかし、従来のリフレッシュ動作は、ワード線をアドレス順に選択し、選択されたワード線に接続された全カラムのメモリセルに対して実行されていた。即ち、従来のリフレッシュ動作は、メモリセルの良否に関係なく、メモリセルアレイの全メモリセルに対して定期的に実行されていた。メモリセルは、その拡散層のリーク特性等によって、データリテンション時間が異なる。従って、全メモリセルを一律に一定周期でリフレッシュすることは、リフレッシュ動作において無駄な電力を消費していることを意味する。
米国特許第5991218号明細書
"An 18.5ns 128Mb SOI DRAM with a Floating Body Cell" , Takashi Ohsawa et. Al , ISSCC2005 Digest of Technical Papers, pp.458-459
リフレッシュ動作において無駄な電力消費を抑制した半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記ワード線のそれぞれに対応して設けられ、かつ、k本(kは、n未満の自然数)の前記ビット線ごとに対応して設けられたリフレッシュセルであって、対応する前記ワード線および対応する前記k本のビット線に接続されたk個の前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、前記リフレッシュデータを読み出すリフレッシュセンスアンプと、前記リフレッシュセンスアンプに対応して設けられ、前記リフレッシュセンスアンプで読み出された前記リフレッシュデータに応じて前記k個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記複数のワード線およびk本(kは、n未満の自然数)の前記ビット線に接続されたセルアレイごとに対応して設けられたリフレッシュレジスタであって、前記セルアレイの前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュレジスタと、前記リフレッシュレジスタに対応して設けられ、前記リフレッシュレジスタ内の前記リフレッシュデータに応じて前記セルアレイの前記メモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記ワード線のそれぞれに対して、k本(kは、n未満の自然数)の前記ビット線ごとに割り当てられたリフレッシュ選択アドレスを格納するリフレッシュセルと、前記リフレッシュ選択アドレスを前記リフレッシュセルから読み出すリフレッシュセンスアンプと、前記リフレッシュセンスアンプに接続され、前記リフレッシュ選択アドレスをデコードするリフレッシュデコーダと、前記k本のビット線ごとに設けられたリフレッシュ選択部であって、前記リフレッシュ選択アドレスに応じて、選択されたワード線と前記k本のビット線とに接続されたk個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
本発明による半導体記憶装置は、リフレッシュ動作において無駄な電力消費を抑制することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従ったFBCメモリの構成の一例を示す図である。メモリセルアレイMCAは、複数のノーマルアレイNA0〜NAn(以下、単に、NAともいう)と、複数のリフレッシュセアレイRA0〜RAn(以下、単に、RAともいう)とを含む。nは、2以上の整数である。ノーマルアレイNAi(0≦i≦n)は、マトリクス状に二次元配置されたノーマルメモリセル(以下、単に、メモリセル)MCを含む。メモリセルMCは、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するN型FETからなるFBCである。FBCは、格納されているデータを破壊することなく読出し可能であるが、定期的にリフレッシュする必要がある。リフレッシュ動作とは、メモリセルMCからデータを一旦読出し、このデータをセンスアンプSAにラッチし、このデータと同一論理データを同じメモリセルMCへ書き戻す動作をいう。ノーマルアレイNAを構成するメモリセルMCは、通常のデータを格納するために用いられる。
図1は、本発明に係る第1の実施形態に従ったFBCメモリの構成の一例を示す図である。メモリセルアレイMCAは、複数のノーマルアレイNA0〜NAn(以下、単に、NAともいう)と、複数のリフレッシュセアレイRA0〜RAn(以下、単に、RAともいう)とを含む。nは、2以上の整数である。ノーマルアレイNAi(0≦i≦n)は、マトリクス状に二次元配置されたノーマルメモリセル(以下、単に、メモリセル)MCを含む。メモリセルMCは、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するN型FETからなるFBCである。FBCは、格納されているデータを破壊することなく読出し可能であるが、定期的にリフレッシュする必要がある。リフレッシュ動作とは、メモリセルMCからデータを一旦読出し、このデータをセンスアンプSAにラッチし、このデータと同一論理データを同じメモリセルMCへ書き戻す動作をいう。ノーマルアレイNAを構成するメモリセルMCは、通常のデータを格納するために用いられる。
ワード線WLは、ロウ(row)方向に延伸し、メモリセルMCのゲートに接続されている。本実施形態においてワード線WLは、512本(WL0〜WL511)設けられている。ワード線WLは、全ノーマルアレイNA0〜NAnおよび全リフレッシュアレイRA0〜RAnに対して共有されている。ビット線BLは、カラム方向に延伸し、メモリセルMCのドレインに接続されている。ビット線BLは、各ノーマルアレイNA内に128本ずつ設けられている。ノーマルアレイNA0では、ビット線BL0〜BL127が設けられており、ノーマルアレイNA1では、ビット線BL128〜BL255(図示せず)が設けられる。ノーマルアレイNAiでは、ビット線BL(0+128i)〜BL(127+128i)となる。ワード線WLとビット線BLとは、互いに直交しており、その各交点にメモリセルMCが設けられている。これは、クロスポイント型セルと呼ばれている。さらに、メモリセルMCのソースに接続されたソース線SLがワード線WLに沿って延伸している。ソース線SLは、ワード線WLと同様に、512本(SL0〜SL511)設けられている。
各ビット線BLには、センスアンプSAが接続されている。センスアンプSAはメモリセルMCのデータを読み出し、あるいは、メモリセルMCへデータを書き込む。本実施形態では、センスアンプSAは、メモリセルアレイMCAの左右に配置されている。ビット線BLは一本置きに同じ側のセンスアンプSAに接続され、かつ、隣接する2つのビット線BLは互いに異なる側のセンスアンプSAに接続されている。図1の左側に示されたセンスアンプSAにも、図1の右側に示されたリフレッシュ選択回路RSCと同じ回路が接続されているが、図1では便宜上省略されている。
リフレッシュアレイRAは、各ノーマルアレイNAに対応して設けられている。リフレッシュアレイRAは、ワード線WLのそれぞれに対応して設けられたリフレッシュメモリセルRMCのカラムを含む。本実施形態において、リフレッシュメモリセルRMCのカラムは、64本のビット線BLごとに対応して設けられている。従って、リフレッシュメモリセルRMCは、それ自身に接続されたワード線WLに接続された64個のメモリセルMCに対応している。例えば、図1に示すリフレッシュメモリセルRMC0は、ワード線WL0とビット線BL0、BL2、BL4・・・BL126との交点に設けられた64個のメモリセルMCに対応している。リフレッシュメモリセルRMCは、それに対応する64個のメモリセルMCをリフレッシュの対象とするか否かのリフレッシュデータRDATAを格納する。
1つのリフレッシュアレイRAは、リフレッシュメモリセルRMCからなる2つのカラムを含む。一方のカラムのリフレッシュメモリセルRMCは、リフレッシュビット線RFBL0を介してリフレッシュセンスアンプRSA0に接続されている。他方のカラムは、のリフレッシュメモリセルRMCは、リフレッシュビット線RFBL1を介してリフレッシュセンスアンプRSA1に接続されている。
リフレッシュセンスアンプRSA0は、メモリセルアレイMCAの右側に配置された64個のセンスアンプSAに対応している。リフレッシュセンスアンプRSA1は、メモリセルアレイMCAの左側に配置された64個のセンスアンプSAに対応している。その他のリフレッシュセンスアンプRSAiもリフレッシュアレイRA0と同様に64個のセンスアンプSAに対応している。以下、簡略化のために、ノーマルアレイNA0の右側に設けられたセンスアンプSA等について主に説明する。その他のノーマルアレイNAiについても同様であるので、その説明を省略する。
リフレッシュメモリセルRMCは、該リフレッシュメモリセルRMCに対応するワード線WLと64本のビット線BLとに接続された64個のメモリセルMCに関するリフレッシュデータRDATAを格納する。一般に、メモリセルMCの拡散層のリーク特性等は、製造後のテストで予め判明している。従って、各リフレッシュデータRDATAは、このテストによって予め設定されたバイナリデータでよい。リフレッシュデータRDATAは予め設定されているので、リフレッシュメモリセルRMCは、書換えの必要がない。よって、リフレッシュメモリセルRMCは、不揮発性メモリ(ROM(Read Only Memory))で構成することが好ましい。この場合、リフレッシュメモリセルRMC自体に対するリフレッシュ動作は不要である。また、FBCメモリの電源を切ってもリフレッシュデータは消去されない。しかし、リフレッシュメモリセルRMCは、メモリセルMCとは異なる構成を有するので、製造工程が複雑になる。一方、リフレッシュメモリセルRMCは、メモリセルMCと同様にFBCで構成してもよい。この場合には、メモリセルMCの形成と同時にリフレッシュメモリセルRMCを形成することができるので、製造工程は簡素化される。しかし、リフレッシュメモリセルRMC自体に対するリフレッシュ動作が必要となる。さらに、FBCメモリの起動時に、リフレッシュデータを読み込んでリフレッシュメモリセルRMCに書き込む必要がある。
本実施形態によるFBCメモリは、選択されたワード線WLのうち、ノーマルアレイNA内のワード線の一部分を選択し、そのワード線の選択された一部分に接続されたメモリMCに対してのみリフレッシュ動作を実行することができると言ってもよい。例えば、選択ワード線WL0のうち、ノーマルアレイNA0内のワード線部分が選択された場合、ビット線BL0、BL2、BL4・・・BL126およびワード線WL0に接続された64個のメモリセルMCが選択的にリフレッシュ動作の対象となる。このとき、ワード線WL0に接続されたその他のメモリセルMCは、リフレッシュ動作の対象とならない。
ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、HIGH(高電位レベル)の信号が活性化信号である場合もあり、LOW(低電位レベル)の信号が活性化信号である場合もあることに注意されたい。例えば、NMOSトランジスタは、ゲートをHIGHにすることによって活性化する。一方、PMOSトランジスタは、ゲートをLOWにすることによって活性化する。
上述のようにメモリセルアレイMCAのうち一部の単数または複数のノーマルアレイNAを選択的にリフレッシュする動作を、以下、選択リフレッシュ動作という。これに対して、従来のように、メモリセルアレイMCAの全ノーマルアレイNAをリフレッシュする動作を、以下、全リフレッシュ動作という。
周期カウンタ13、全SA制御回路14およびRAS制御回路15が、メモリセルアレイMCAに対して1つ設けられている。即ち、周期カウンタ13、全SA制御回路14およびRAS制御回路15は、メモリセルアレイMCAの両側に設けられたセンスアンプSAおよびリフレッシュセンスアンプRSAに対して共通に用いられる。
周期カウンタ13は、選択リフレッシュ動作を所定回数実行した後に、全リフレッシュ動作を1回実行するために、リフレッシュ要求信号REFEpの活性化回数をカウントする。周期カウンタ13は、リフレッシュ要求信号REFEpが所定回数だけ活性化された場合には、全リフレッシュ要求信号REApを1回活性化させる。例えば、周期回路13は、リフレッシュ要求信号REFEpが10回活性化されるごとに、全リフレッシュ要求信号REApを1回活性化させる。これにより、10回のリフレッシュ動作のうち9回が選択リフレッシュ動作となり、1回が全リフレッシュ動作となる。
全SA制御回路14は、全リフレッシュ要求信号REApの活性化に応じて全リフレッシュ制御信号SANSTApを活性化させる。RSA制御回路15は、リフレッシュ要求信号REFEpの活性化に応じてリフレッシュ制御信号SANSTRp、SAPSTRnを活性化させる。
リフレッシュセンスアンプRSAは、それに接続されたリフレッシュビット線RFBLを介してリフレッシュメモリセルRMCに格納されているリフレッシュデータを読み出す。リフレッシュセンスアンプRSAの構成は、センスアンプSAと同様でよい。
リフレッシュ選択回路RSC0は、リフレッシュセンスアンプRSA0に対応して設けられ、リフレッシュセンスアンプRSA0からリフレッシュデータ読出し信号RSNt0を受け取る。リフレッシュ選択回路RSC0は、ANDゲートG10と、ORゲートG20と、インバータIn10とを含む。ANDゲートG10は、リフレッシュ制御信号SANSTRpとリフレッシュデータ読出し信号RSNt0を受け取り、それらのAND演算結果を出力する。ORゲートG20は、ANDゲートG10の出力および全リフレッシュ制御信号SANSTApを受け取り、それらのOR演算を出力する。ORゲートG20の出力信号およびその反転信号は、それぞれリフレッシュ許可信号SANSTp0およびSAPSTn0としてセンスアンプSAに用いられる。
全リフレッシュ動作では、全リフレッシュ制御信号SANSTApが活性(論理ハイ)であるので、ゲートG20は、リフレッシュデータ読出し信号RSNt0および信号SANSTRpの信号レベルに依らず、リフレッシュ許可信号SANSTp0およびSAPSTn0を活性化させる。全リフレッシュ制御信号SANSTApは、全リフレッシュ選択回路RSCに対して共通であるので、全ノーマルアレイNAのメモリセルMCがリフレッシュされる。
選択リフレッシュ動作では、全リフレッシュ制御信号SANSTApが不活性である。このため、リフレッシュ制御信号SANSTRpとリフレッシュデータ読出し信号RSNt0との両方が活性(論理ハイ)である場合にのみ、ゲートG20は、リフレッシュ許可信号SANSTp0およびSAPSTn0を活性化させる。リフレッシュ制御信号SANSTRpは、全てのリフレッシュ選択回路RSCに対して共通であるが、リフレッシュデータ読出し信号RSNt0は、リフレッシュメモリセルRMC内のリフレッシュデータRDATA0に依存する。このため、ノーマルアレイNA0は、選択的にリフレッシュされ得る。
このように選択リフレッシュ動作では、リフレッシュ選択回路RSC0は、リフレッシュデータ読出し信号RSNt0に応じて、対応する64個のメモリセルMCに対してリフレッシュ動作を実行するか否かを決定する。対応するメモリセルMCに対してリフレッシュ動作を行う場合には、リフレッシュ選択回路RSC0は、リフレッシュデータ読出し信号RSNt0に基づいてリフレッシュ許可信号SANSTp0およびSAPSTn0を活性化させる。対応するメモリセルMCに対してリフレッシュ動作を実行しない場合には、リフレッシュ選択回路RSC0は、リフレッシュデータ読出し信号RSNt0に基づいてリフレッシュ許可信号SANSTp0およびSAPSTn0を不活性のままにする。他のリフレッシュ選択回路RSCiの構成および機能は、リフレッシュ選択回路RSC0と同様である。
リフレッシュ許可信号SANSTp0およびSAPSTn0を活性化することによって、センスアンプSAは、センスアンプSAに接続されるビット線BLを介してメモリセルMCをリフレッシュする。
図2は、センスアンプSAの構成の一例を示す回路図である。リフレッシュセンスアンプRSAは、信号SAPSTn、SANSTpに代えて、信号SAPSTRn、SANSTRpを受けている点で異なる。リフレッシュセンスアンプRSAのその他の構成は、センスアンプSAの構成と同じである。
センスアンプSAは、左右に設けられた1本ずつのビット線BLLおよびBLRに接続されている。即ち、センスアンプSAは、オープンビット線構成を採用している。オープンビット線構成では、センスアンプSAの他方側にもメモリセルアレイを設けられる。図1では、センスアンプSAの一方側のみにメモリセルアレイMCAが示されており、他方のメモリセルアレイは省略されている。オープンビット線構成のセンスアンプSAは、データ読出し時には、ビット線対BLLおよびビット線対BLRのうち一方がデータを伝達し、他方が基準データを伝達する。
センスアンプSAは、一対のセンスノードSNLおよびSNRを含む。センスノードSNLは、トランスファゲートTGL1を介してビット線BLLに接続され、トランスファゲートTGR2を介してビット線BLRに接続されている。センスノードSNRは、トランスファゲートTGR1を介してビット線BLRに接続され、トランスファゲートTGL2を介してビット線BLLに接続されている。
トランスファゲートTGL1およびTGR1は、信号Φtによってオン/オフ制御される。トランスファゲートTGL2は、CMOSトランスファゲートであり、信号FBLおよびBFBLによってオン/オフ制御される。トランスファゲートTGR2も、CMOSトランスファゲートであり、信号FBRおよびBFBRによってオン/オフ制御される。
例えば、ビット線BLL上のデータ“1”を検出する場合、N型メモリセルMCの閾値電圧は低くなるので、センスノードSNLの電位はセンスノードSNRの電位よりも低くなる。次にデータ“1”をメモリセルMCへ書き戻すためにはビット線BLLへ高電位を与えなければならない。従って、トランスファゲートTGL2をオンさせることによって、高電位であるセンスノードSNRをビット線BLLに接続する。
センスアンプSAは、クロスカップル型ダイナミックラッチ回路DRPおよびDRNを含む。ダイナミックラッチ回路DRPは、センスノードSNLとSNRとの間に直列に接続された2つのp型トランジスタTP1およびTP2からなる。トランジスタTP1のゲートはセンスノードSNRに接続され、トランジスタTP2のゲートはセンスノードSNLに接続されている。即ち、トランジスタTP1およびTP2の各ゲートは、センスノードSNLおよびSNRに対してクロスカップリングされている。ダイナミックラッチ回路DRNは、センスノードSNLとSNRとの間に直列に接続された2つのn型トランジスタTN1およびTN2からなる。トランジスタTN1のゲートはセンスノードSNRに接続され、トランジスタTN2のゲートはセンスノードSNLに接続されている。即ち、トランジスタTN1およびTN2の各ゲートも、センスノードSNLおよびSNRに対してクロスカップリングされている。
ダイナミックラッチ回路DRPは、P型トランジスタTP4を介してデータ“1”の書込みに用いられるハイレベル電位VBLHに接続されている。ダイナミックラッチ回路DRNは、N型トランジスタTN6を介してデータ“0”の書込みに用いられるロウレベル電位VSSに接続されている。P型トランジスタTP4およびN型トランジスタTN6は、それぞれ信号SAPSTnおよびSANSTpによって制御され、信号SAPSTnおよびSANSTpの活性化によってそれぞれ駆動される。よって、ダイナミックラッチ回路DRPおよびDRNは、それぞれ信号SAPSTnおよびSANSTpによって制御されている。ダイナミックラッチ回路DRPおよびDRNは、センスノード対SNLとSNRとの電位差を増幅し、その電位差をセンスノード対SNLとSNRにラッチする。このように、信号SAPSTnおよびSANSTpは、センスアンプSAのデータ読出し/書込みを実行させる信号である。
短絡スイッチとしてのp型トランジスタTP3は、センスノードSNLとSNRとの間に接続されており、信号BSHORTによって制御される。トランジスタTP3は、読出し/書込み動作前にセンスノードSNLとSNRとを短絡することによってセンスノードSNLおよびSNRをイコライジングする。
n型トランジスタTN3は、DQ線とセンスノードSNLとの間に接続され、n型トランジスタTN4はBDQ線とセンスノードSNRとの間に接続されている。トランジスタTN3およびTN4の各ゲートは、カラム選択線CSLに接続されている。DQ線およびBDQ線は、DQバッファ(図示せず)に接続されている。DQバッファは、データの読出し時にはメモリセルMCからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプSAへ伝達するために一時的に格納する。従って、カラム選択線CSLは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードSNLおよびSNRがDQバッファに接続することを可能とする。
図3は、周期カウンタ13の構成の一例を示す回路図である。周期カウンタ13は、SET入力付きフリップフロップ21と、RESET入力付きフリップフロップ22と、ANDゲートG21とを備えている。
SET入力付きフリップフロップ21は、端子Sが論理ロウになると、論理ハイを保持するフリップフロップであり、第1段のフリップフロップにのみ用いられている。信号RESET入力付きフリップフロップ22は、端子Rが論理ロウになると、論理ロウを保持するフリップフロップであり、第2段以降のフリップフロップに用いられている。
SET入力付きフリップフロップ21およびRESET入力付きフリップフロップ22は、直列に接続されている。最終段のフリップフロップの出力および信号REFEpは、ANDゲートG21に入力される。ANDゲートG21の出力信号は、信号REFApとして図1の全SA制御回路へ出力される。最終段のフリップフロップの出力は、また、第1段目のフリップフロップ21へフィードバックされている。各フリップフロップ21、22は、それぞれ信号REFEpをクロックとして受けて動作する。
フリップフロップ21に入力されている信号Rnは、電源投入前は論理ロウであり、電源投入後に論理ハイを維持する信号である。従って、当初、フリップフロップ21が“1(論理ハイ)”を保持し、その他のフリップフロップ22は“0(論理ロウ)”を維持する。信号REFEpが活性化されると、フリップフロップ21は、“1”を端子Qから出力し、その他のフリップフロップ22は“0”を端子Qから出力する。これにより、第2段のフリップフロップ22が“1”を保持し、その他のフリップフロップ21および22は、“0”を保持する。次に信号REFEpが活性化されると、第2段のフリップフロップ22が“1”を出力し、第3段のフリップフロップ22が“1”を保持する。
このように、信号REFEpが活性化されるごとに、“1”が次の段のフリップフロップへ順次送られる。最終段のフリップフロップ22が“1”を出力すると、信号REFApが論理ハイに活性化されるとともに、フリップフロップ21が “1”を再度保持する。例えば、フリップフロップ21を1つ、フリップフロップ22を9個直列に接続した場合、周期カウンタ13は、信号REFEpが10回活性化されるごとに、信号REFApを1回活性化する。
図4は、本実施形態によるFBCメモリの動作の一例を示すタイミング図である。図4では、ワード線WL0の動作のみを示した。信号REFEpが10回活性化されるごとに、信号REFApが1回活性化されている。信号REFEpのみが活性化されている周期では、選択リフレッシュ動作が実行される。信号REFEpおよび信号REFApがともに活性化されている周期では、全リフレッシュ動作が実行される。信号REFEpおよび/または信号REFApの活性化に伴い、信号SANSTRpおよび/または信号SANSTApが活性化されている。図4では、信号REFEpおよび信号REFApは同時に活性化されており、信号REFApおよび信号SANSTApは同時に活性化されている。しかし、信号REFApおよび信号SANSTApは、全SA制御回路14およびRSA制御回路15によって信号REFEPおよび信号REFAPに遅延して活性化される場合がある。
リフレッシュデータ読出し信号RSNtが不活性(“0”)である場合、リフレッシュ許可信号SANSTp(図4のSANSTp(RSNt(0)))は、信号REFApが活性化された周期においてのみ活性化される。この場合、対応するノーマルアレイNAのセンスアンプSAは、全リフレッシュ動作のときのみ(信号REFApが活性化された周期においてのみ)センスノード対SNL、SNR(図4のSNL/SNR(RSNt(0))を活性化させる。
リフレッシュデータ読出し信号RSNtが活性(“1”)である場合、リフレッシュ許可信号SANSTp(図4のSANSTp(RSNt(1)))は、信号REFEpが活性化されるごとに活性化される。従って、対応するノーマルアレイNAのセンスアンプSAは、センス信号REFEpが活性化されるごとにノードSNL、SNR(図4のSNL/SNR(RSNt(1)))を活性化させる。即ち、リフレッシュデータ読出し信号RSNtが活性の場合、選択リフレッシュ動作および全リフレッシュ動作の両方において、対応するノーマルアレイNAのセンスアンプSAは、メモリセルMCをリフレッシュする。
例えば、周期t1においては、選択リフレッシュ動作が実行される。よって、リフレッシュデータ読出し信号RSNtが“1”である場合に、これに対応するノーマルアレイNAに含まれ、かつ、選択ワード線WL0に接続された64個のメモリセルMCがリフレッシュされる。周期t2においては、全リフレッシュ動作が実行される。よって、選択ワード線WL0に接続された全てのメモリセルMCがリフレッシュされる。
このように、本実施形態によれば、選択リフレッシュ動作において、選択ワード線に接続されたメモリセルMCのうち、一部のメモリセルMCを選択して、その一部のメモリセルMCに対してのみリフレッシュ動作を実行することができる。これにより、リフレッシュ動作の消費電流を削減することができる。
本実施形態において、リフレッシュアレイRA、リフレッシュセンスアンプRSAおよびリフレッシュ選択回路RSCは、64本のビット線ごとに設けられていた。即ち、k=64であった。しかし、リフレッシュアレイRA、リフレッシュセンスアンプRSAおよびリフレッシュ選択回路RSCは、64よもより少ないビット線に対応して設けられていてもよい。これにより、FBCメモリは、64個未満のメモリセルMCを単位として、その単位ごとに選択リフレッシュ動作を実行することができる。逆に、リフレッシュアレイRA、リフレッシュセンスアンプRSAおよびリフレッシュ選択回路RSCは、64よもよりも多いビット線に対応して設けられていてもよい。これにより、リフレッシュアレイRA、リフレッシュセンスアンプRSAおよびリフレッシュ選択回路RSCの配置個数が少なくなるので、FBCメモリの回路規模を小さくすることができる。
リフレッシュセンスアンプRSAおよびリフレッシュ選択回路RSCは、或るノーマルアレイNAに対応する64個のセンスアンプ群と、それに隣接するノーマルアレイNAに対応する64個のセンスアンプ群との間に設けられていることが好ましい。例えば、ワード線の抵抗を小さくするために、メモリセルMCのゲート配線だけでなく、上層メタル配線をもワード線WLとして用いる技術がある。この場合、ゲート配線は、所定数のカラムごとに切断され、その一端がコンタクトを介してメタル配線に接続される。このコンタクト形成領域(シャント領域)は、所定数のカラムごとに必要となる。このコンタクト領域は、センスアンプ群に対応するノーマルアレイNAと、それに隣接するノーマルアレイNAとの間に設けられている。このコンタクト領域内にリフレッシュ選択回路RSCを設ければ、メモリ全体の面積の増大を抑制することができる。
図5は、メモリセルMCのリテンション不良分布を示すグラフである。このグラフは、放置時間tに対してリテンション不良の累積が次第に増大することを示している。例えば、4.5σまでの不良メモリセル(放置時間t1までに不良になったメモリセル)は、リダンダンシを用いて置き換える。4.5σから3σまでの不良メモリセル(放置時間t2までに不良になったメモリセル)には、選択リフレッシュ動作の対象とし、信号REFEpの活性化ごとにリフレッシュする。さらに、3σ以上の不良メモリセル(放置時間t2まで良品であったメモリセル)は、全リフレッシュ動作の対象とし、信号REFApの活性化ごとにリフレッシュする。このように設定することによって、メモリセルのリフレッシュ頻度を、そのメモリセルのリテンション時間に応じて変更することができる。
本実施形態において、選択リフレッシュ動作の対象センスアンプは、リフレッシュ許可信号SAPSTn、SANSTpの論理で選択される。リフレッシュ許可信号SAPSTn、SANSTpは、メモリセルMCのデータを検出し、そのデータを増幅するダイナミックラッチ回路DRPおよびDRNを活性化するために用いられる。しかし、選択リフレッシュ動作の対象センスアンプは、リフレッシュ許可信号SAPSTn、SANSTpに代えて、ビット線をセンスノードに接続するフィードバック信号FBL、BFBL、FBR、BFBRを採用してもよい。
この場合、選択リフレッシュ動作の対象となるセンスアンプSAでは、フィードバック信号FBL、BFBL、FBR、BFBRが活性化され、トランスファゲートTGL2、TGR2はビット線とセンスノードとを接続する。これにより、リフレッシュ動作が実行される。一方、選択リフレッシュ動作の対象でないセンスアンプSAでは、フィードバック信号FBL、BFBL、FBR、BFBRが不活性である。従って、センスアンプSAは駆動しているが、トランスファゲートTGL2、TGR2がセンスノードとビット線とを切断しているので、リフレッシュ動作がメモリセルMCに対して実行されない。このように、フィードバック信号FBL、BFBL、FBR、BFBRを用いても本発明の効果は失われない。
(第2の実施形態)
図6は、本発明に係る第2の実施形態に従ったFBCメモリの構成の一例を示す図である。第2の実施形態では、メモリセルアレイMCAごとにリフレッシュアレイRAが設けられ、該メモリセルアレイMCA内の全てのノーマルアレイNAに共有されている。また、各ノーマルアレイNAには、選択リフレッシュ動作時にリフレッシュ対象とするか否かを示すリフレッシュ選択アドレスが割り当てられている。リフレッシュアレイRAは、このリフレッシュ選択アドレスを格納しており、リフレッシュ時にリフレッシュ選択アドレスを出力する。
図6は、本発明に係る第2の実施形態に従ったFBCメモリの構成の一例を示す図である。第2の実施形態では、メモリセルアレイMCAごとにリフレッシュアレイRAが設けられ、該メモリセルアレイMCA内の全てのノーマルアレイNAに共有されている。また、各ノーマルアレイNAには、選択リフレッシュ動作時にリフレッシュ対象とするか否かを示すリフレッシュ選択アドレスが割り当てられている。リフレッシュアレイRAは、このリフレッシュ選択アドレスを格納しており、リフレッシュ時にリフレッシュ選択アドレスを出力する。
リフレッシュ選択アドレスは、3ビットデータで構成されている。従って、第2の実施形態のFBCメモリは、選択リフレッシュ動作において、最大8つのノーマルアレイNAをリフレッシュ対象とすることができる。勿論、4ビット以上のデータをリフレッシュ選択アドレスとすることによって、8個以上のノーマルアレイNAを選択リフレッシュ動作の対象とすることができる。逆に、リテンション不良が少ない場合には、2ビット以下のデータをリフレッシュ選択アドレスとしてもよい。これにより、リフレッシュアレイRA等の構成を簡単にすることができる。
第2の実施形態によるノーマルアレイNA、センスアンプSA、周期カウンタ13、全SA制御回路14およびRSA制御回路15の各構成は、第1の実施形態のそれらと同様でよい。
図7は、リフレッシュアレイRA、リフレッシュセンスアンプSAおよびリフレッシュデコーダRDの構成の一例を示す図である。図7では、ワード線WL0およびそれに接続するリフレッシュメモリセルRMCのみ示し、その他のワード線およびリフレッシュメモリセルRMCは省略されている。
リフレッシュメモリセルRMCは、64個のメモリセルMCごとに割り当てられた3ビットのリフレッシュ選択アドレスを格納する。リフレッシュメモリセルRMCは、ワード線のそれぞれに対して64個ずつ設けられている。よって、リフレッシュアレイRAは、リフレッシュメモリセルRMCからなる64のカラムで構成される。各カラムのリフレッシュメモリセルRMCは、それぞれリフレッシュビット線RBL0〜RBL63に接続されている。各リフレッシュビット線RBLは、それぞれリフレッシュセンスアンプRSAに接続されている。
64のカラムのうち32のカラムは、メモリセルアレイMCAの右側にあるセンスアンプSAに対応し、他の32のカラムはメモリセルアレイMCAの左側にあるセンスアンプSAに対応している。以下、メモリセルアレイMCAの右側にあるセンスアンプSAに対応する32のカラムについて説明する。メモリセルアレイMCAの左側に対応するカラムは、その右側に対応するカラムと同様であるので、その説明を省略する。
図7に示すリフレッシュセンスアンプRSAは、32本のリフレッシュビット線RBL0、RBL2、RBL4、・・・RBL62に接続され、32個のリフレッシュ選択アドレス信号E(0)〜E(7)、A0(0)〜A0(7)、A1(0)〜A1(7)、A2(0)〜A2(7)を出力する。
リフレッシュデコーダRDは、マルチプレクサMPXE〜MPX2と、ANDゲートG31〜G36とを備えている。リフレッシュセンスアンプRSAは、8つずつマルチプレクサMPXE〜MPX2に接続されている。マルチプレクサMPXEは、信号CNTp(0:7)に従って、許可信号E(0)〜E(7)のうち1つをゲートG31〜G36へ出力する。マルチプレクサMPX0は、信号CNTp(0:7)に従って、アドレス信号A0(0)〜A0(7)のうち1つをゲートG31へ出力し、その出力の反転信号をゲートG32へ出力する。マルチプレクサMPX1は、信号CNTp(0)〜CNTp(7)に従って、アドレス信号A1(0)〜A1(7)のうち1つをゲートG33へ出力し、その出力の反転信号をゲートG34へ出力する。マルチプレクサMPX2は、信号CNTp(0)〜CNTp(7)に従って、アドレス信号A2(0)〜A2(7)のうち1つをゲートG35へ出力し、その出力の反転信号をゲートG36へ出力する。
ゲートG31〜G36は、許可信号E(0)〜E(7)のいずれかとリフレッシュ選択アドレス信号A0(0)〜A2(7)のいずれか(その反転信号のいずれか)とを入力し、アドレス信号BAt(0)〜BAt(2)、BAc(0)〜BAc(2)をリフレッシュ制御回路RSC1へ出力する。このように、リフレッシュデコーダRDは、リフレッシュ選択アドレス信号A2(0)〜A2(7)をデコードして、リフレッシュ選択アドレス信号BAt(0)〜BAt(2)、BAc(0)〜BAc(2)を出力する。
ここで、リフレッシュ選択アドレス信号E(0)〜E(7)、A0(0)〜A0(7)、A1(0)〜A1(7)、A2(0)〜A2(7)およびリフレッシュ選択アドレス信号BAt(0)〜BAt(2)、BAc(0)〜BAc(2)について説明する。{A0(0)、A1(0)、A2(0)}が、選択リフレッシュ動作の対象となる1つのノーマルセルアレイを示すアドレスとなる。{A0(0)、A1(0)、A2(0)}に対応するE(0)が、アドレス信号{A0(0)、A1(0)、A2(0)}の出力を許可するイネーブル信号である。また、{A0(1)、A1(1)、A2(1)}が、選択リフレッシュ動作の対象となる1つのノーマルセルアレイを示す。E(1)が、アドレス信号{A0(1)、A1(1)、A2(1)}の出力を許可するイネーブル信号である。同様に、{A0(i)、A1(i)、A2(i)}(0≦i≦7)が、選択リフレッシュ動作の対象となる1つのノーマルセルアレイを示す。E(i)が、アドレス信号{A0(i)、A1(i)、A2(i)}の出力を許可するイネーブル信号である。
例えば、E(0)およびE(1)が“1(活性)”であり、E(2)〜E(7)が“0(不活性)”であると仮定する。この場合、選択リフレッシュ動作の対象は、E(0)およびE(1)に対応するアドレス信号{A0(0)、A1(0)、A2(0)}および{A0(1)、A1(1)、A2(1)}で指定された2つのノーマルアレイNAである。これは、リダンダンシで対処済みのノーマルアレイNAを除き、リテンション不良と判断されたノーマルアレイNAは2つであったことを意味する。
信号CNTpは、(0)〜(7)を順番に選択する。信号CNTpが(i)を選択した場合、マルチプレクサMPXE〜MPX2は、それぞれE(i)、A0(i)、A1(i)、A2(i)を出力する。信号CNTpが(0)を選択した場合、マルチプレクサMPXE〜MPX2は、それぞれE(0)、A0(0)、A1(0)、A2(0)を出力する。
許可信号E(0)は“1”であるので、ゲートG31〜G36は、{A0(0)、A1(0)、A2(0)}を出力することができる。このとき、ゲートG31〜G36は、それぞれA0(0)、A0(0)の反転信号、A1(0)、A1(0)の反転信号、A2(0)、A2(0)の反転信号を、それぞれアドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)として出力する。
許可信号E(1)も“1”であるので、ゲートG31〜G36は、{A0(1)、A1(1)、A2(1)}を出力することができる。このとき{A0(1)、A1(1)、A2(1)}に対応して生成されたアドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)は、選択リフレッシュ動作の対象ノーマルアレイNAを選択するために、図8に示すリフレッシュ選択回路に入力される。
許可信号E(2)〜E(7)は“0”であるので、ゲートG31〜G36は、{A0(2)、A1(2)、A2(2)}〜{A0(7)、A1(7)、A2(7)}を出力することができない。従って、このとき選択リフレッシュ動作は実行されない。
図8は、リフレッシュ選択回路の構成の一例を示す回路図である。リフレッシュ選択回路RSCは、ノーマルアレイNA内の64本のビット線に対応して設けられており、リフレッシュ選択アドレスに基づいて、選択ワード線と64本のビット線とに接続された64個のメモリセルに対して選択リフレッシュ動作を実行するか否かを決定する。
リフレッシュ選択回路RSCは、ANDゲートG41と、ORゲートG42とを備えている。ゲートG41は、リフレッシュ制御信号SANSTEpと、アドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)のうち3ビットとを受け取り、これらの信号のAND演算結果を出力する。ゲートG42は、ゲートG41の出力と全リフレッシュ制御信号SANSTApを受け取り、それらのAND演算結果を出力する。ゲートG42の出力信号およびその反転信号は、それぞれリフレッシュ許可信号SANSTpおよびSAPSTnとしてセンスアンプSAで用いられる。
リフレッシュ選択回路RSCは、図6に示すように各ノーマルアレイNAに対応して設けられており、各リフレッシュ選択回路RSCは、それぞれ互いに異なる3ビットのアドレス信号を受け取る。ただし、アドレス信号の3ビットのうち第1ビットは、BAt(0)またはBAc(0)であり、第2ビットは、BAt(1)またはBAc(1)であり、第3ビットは、BAt(2)またはBAc(2)である。尚、BAc(i)は、BAt(i)の反転信号である。従って、アドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)によって、8つのノーマルアレイNAを選択することができる。
選択リフレッシュ動作において、リフレッシュ対象となるノーマルアレイMAに接続されたリフレッシュ選択回路RSCには、アドレス信号として{111}が入力される。例えば、{BAt(0)、BAc(1)、BAt(2)}を受けるノーマルアレイNAを、選択リフレッシュ動作の対象としてアドレス{A0(1)、A1(1)、A2(1)}に登録する場合を考える。この場合、許可信号E(1)に対応するリフレッシュメモリセルRMCにデータ“1”を格納する。さらに、{A0(1)、A1(1)、A2(1)}に対応するリフレッシュメモリセルRMCには、それぞれデータ“1”、“0”、“1”を格納する。A1(1)に対応するリフレッシュメモリセルRMCにデータ“0”を格納する理由は、リフレッシュ選択回路RSCに入力されるアドレス信号BAc(1)がA1(1)の反転信号であるからである。これにより、{BAt(0)、BAc(1)、BAt(2)}は、{111}となるので、リフレッシュ選択回路RSCは、信号SANSTpおよびSAPSTnを活性化することができる。尚、アドレス信号BAt(0)/BAc(0)、BAt(1)/BAc(1)、および、BAt(2)/BAc(2)の割り当て方法は、ノーマルアレイNAを識別することができる限り、特に限定しない。
第2の実施形態によるFBCメモリの動作を簡単に説明する。第2の実施形態のタイミング図は、図4とほぼ同じであるので、その図示を省略する。尚、リフレッシュ制御信号SANSTEpの動作は、第1の実施形態のリフレッシュ制御信号SANSTRpと同様である。
選択リフレッシュ動作では、図7に示すマルチプレクサMPXE〜MPX2が、E(i)、A0(i)、A1(i)、A2(i)をiごとに順番にゲートG31〜G36へ送る。ゲートG31〜G36は、許可信号E(i)が活性である場合にリフレッシュ選択アドレス{A0(i)、A1(i)、A2(i)}をアドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)として出力する。
アドレス信号BAt(0)、BAc(0)、BAt(1)、BAc(1)、BAt(2)、BAc(2)は、各リフレッシュ選択回路RSCへ出力される。リフレッシュ選択回路RSCは、アドレス信号BAt(0)/BAc(0)から1ビット、BAt(1)/BAc(1)から1ビット、BAt(2)/BAc(2)から1ビットの計3ビットを受け取る。この3ビットのアドレス信号が全て活性(111)であり、かつ、リフレッシュ制御信号SANSTEpが活性である場合に、リフレッシュ選択回路RSCは、リフレッシュ許可信号SANSTpiおよびSAPSTniを活性にする。
全リフレッシュ動作では、全リフレッシュ制御信号SANSTApが活性になるので、ゲートG41の出力の論理に関わらず、リフレッシュ選択回路RSCは、リフレッシュ許可信号SANSTpiおよびSAPSTniを活性にする。全リフレッシュ制御信号SANSTApは、全リフレッシュ選択回路RSCに共通であるので、全ノーマルアレイNAがリフレッシュの対象となる。
このように、第2の実施形態は、3ビットアドレスによって選択リフレッシュ動作の対象となるノーマルアレイNAを指定することができる。これにより、第2の実施形態は、第1の実施形態と同様に選択ワード線に接続されたメモリセルMCのうち、一部のメモリセルMCに対してのみリフレッシュ動作を実行することができる。これにより、リフレッシュ動作の消費電流を削減することができる。
リフレッシュ選択回路RSCは、第1の実施形態で説明したコンタクト形成領域(シャント領域)に形成してもよい。これによって、メモリ全体の面積の増大を抑制することができる。
第2の実施形態において、リフレッシュ選択回路RSCは、64本のビット線ごとに設けられていた。即ち、k=64であった。しかし、リフレッシュ選択回路RSCは、64よもより少ないビット線に対応して設けられていてもよい。これにより、FBCメモリは、64個未満のメモリセルMCを単位として、その単位ごとに選択リフレッシュ動作を実行することができる。
(第3の実施形態)
第1の実施形態ではブロック内のワード線毎に選択リフレッシュするか否かを決めていた。これに対し、第3の実施形態では、単に、すべてのワード線に対して選択リフレッシュするか否かを決めている。
第1の実施形態ではブロック内のワード線毎に選択リフレッシュするか否かを決めていた。これに対し、第3の実施形態では、単に、すべてのワード線に対して選択リフレッシュするか否かを決めている。
図9は、本発明に係る第3の実施形態に従ったFBCメモリの構成の一例を示す図である。第1の実施形態は、図1に示すようにノーマルアレイNAごとにリフレッシュアレイRAおよびリフレッシュセンスアンプRSAを備えていた。第3の実施形態では、図9に示すように、リフレッシュアレイRAおよびリフレッシュセンスアンプRSAを有さず、それらに代えてノーマルアレイNAごとにリフレッシュレジスタREFREGi(0≦i≦n)を備えている。
リフレッシュレジスタREFREGは、ノーマルアレイNA全体を一括で選択リフレッシュするか否かを示す信号RAtiを出力する。信号RAtiは、リフレッシュ選択回路RSCにおいて用いられる。リフレッシュ選択回路RSCの構成および動作は、第1の実施形態のそれと同様である。
或るノーマルアレイNA内にリテンション不良となっているメモリセルMCが存在する場合(あるいは、リテンション不良となっているメモリセルMCが所定数以上存在する場合)、そのノーマルアレイNAに対応するリフレッシュレジスタREFREGは、信号RAtを論理ハイに活性化させる。逆に、或るノーマルアレイNA内にリテンション不良となっているメモリセルMCが存在しない場合(あるいは、リテンション不良となっているメモリセルMCが所定数未満の場合)、そのノーマルアレイNAに対応するリフレッシュレジスタREFREGは、信号RAtを論理ロウに不活性化させる。
第3の実施形態では、選択リフレッシュ動作の要否を示す不揮発性データが少なくて済む。第3の実施形態では、レジスタREFREGを追加することによって、それよりも回路規模の大きなリフレッシュアレイRAおよびリフレッシュセンスアンプRSAを省略することができる。ただし、ノーマルアレイMA(例えば、512×64=32kbite)ごとに選択リフレッシュ動作の要否を決定するため、選択リフレッシュ動作を実行するメモリセルMCの割合が多くなる場合がある。この場合には、消費電流削減の効果は薄くなる。消費電流の規格がそれほど厳格でない用途においては、第3の実施形態は、有利である。
MCA…メモリセルアレイ
NA…ノーマルアレイ
SA…センスアンプ
RA…リフレッシュセアレイ
RMC…リフレッシュメモリセル
RBL…リフレッシュビット線
RSA…リフレッシュセンスアンプ
RSC…リフレッシュ選択回路
13…周期カウンタ
14…全SA制御回路
15…RSA制御回路
NA…ノーマルアレイ
SA…センスアンプ
RA…リフレッシュセアレイ
RMC…リフレッシュメモリセル
RBL…リフレッシュビット線
RSA…リフレッシュセンスアンプ
RSC…リフレッシュ選択回路
13…周期カウンタ
14…全SA制御回路
15…RSA制御回路
Claims (5)
- 格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記ワード線のそれぞれに対応して設けられ、かつ、k本(kは、n未満の自然数)の前記ビット線ごとに対応して設けられたリフレッシュセルであって、対応する前記ワード線および対応する前記k本のビット線に接続されたk個の前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、
前記リフレッシュデータを読み出すリフレッシュセンスアンプと、
前記リフレッシュセンスアンプに対応して設けられ、前記リフレッシュセンスアンプで読み出された前記リフレッシュデータに応じて前記k個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。 - 格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記複数のワード線およびk本(kは、n未満の自然数)の前記ビット線に接続されたセルアレイごとに対応して設けられたリフレッシュレジスタであって、前記セルアレイの前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュレジスタと、
前記リフレッシュレジスタに対応して設けられ、前記リフレッシュレジスタ内の前記リフレッシュデータに応じて前記セルアレイの前記メモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。 - 前記リフレッシュ選択部および前記リフレッシュセンスアンプまたは前記リフレッシュレジスタは、前記k本のビット線に接続された前記センスアンプ群と、前記センスアンプ群に隣接する前記センスアンプ群との間に設けられており、
前記ワード線と該ワード線の上層に設けられた金属配線とを接続するコンタクトが、前記センスアンプ群に対応するセルアレイと、前記隣接するセンスアンプ群に対応するセルアレイとの間に設けられていることを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたn本(nは2以上の整数)のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記ワード線のそれぞれに対して、k本(kは、n未満の自然数)の前記ビット線ごとに割り当てられたリフレッシュ選択アドレスを格納するリフレッシュセルと、
前記リフレッシュ選択アドレスを前記リフレッシュセルから読み出すリフレッシュセンスアンプと、
前記リフレッシュセンスアンプに接続され、前記リフレッシュ選択アドレスをデコードするリフレッシュデコーダと、
前記k本のビット線ごとに設けられたリフレッシュ選択部であって、前記リフレッシュ選択アドレスに応じて、選択されたワード線と前記k本のビット線とに接続されたk個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。 - 前記リフレッシュ選択部は、前記センスアンプにデータの読出し動作または書込み動作を実行させるリフレッシュ許可信号によって前記リフレッシュ動作を実行するか否かを選択することを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。
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