KR100479821B1 - 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 - Google Patents

반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 Download PDF

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Abstract

본 발명은 센스앰프 구동전압이 인가되는 상태를 제어하여 리프레쉬 특성이 열악한 셀들이 정상적인 리프레쉬를 수행하도록 개선한 반도체 메모리 장치의 리프레쉬 제어 회로 및 그 방법을 개시한다.
본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어회로는 모든 셀에 대하여 노멀 모드와 리프레쉬 모드를 구분하여 리프레쉬 모드인 경우 노멀 모드보다 더 긴 시간의 센스앰프 구동 전압을 제공하거나 리프레쉬 특성이 열악한 셀들에 제한하여 일반 셀들에 비하여 더 긴 시간의 센스 앰프 구동 전압을 제공한다.
이를 위하여 본 발명은 센스앰프 인에이블 신호와 리프레쉬 명령신호(또는 리프레쉬 레일 검출신호)에 응답하여 제 1 지연시간(D1)과 제 2 지연시간(상기 제 1 지연시간(D1) + 제 3 지연시간(D2))을 선택적으로 적용한 센스앰프 구동신호를 발생하는 센스앰프 제어회로 및 모드에 따라 제 1 지연시간 또는 제 2 지연시간을 적용한 센스앰프 구동전압을 출력하는 센스앰프 드라이버를 구비한다.

Description

반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법{Circuit and method for controlling refresh operation for semiconductor memory device}
본 발명은 반도체 메모리 장치의 리프레쉬 제어회로에 관한 것으로, 보다 상세하게는, 센스앰프 구동 전압이 인가되는 상태를 제어하여 리프레쉬 특성이 열악한 셀들이 정상적인 리프레쉬를 수행하도록 개선한 반도체 메모리 장치의 리프레쉬 제어 회로 및 리프레쉬 제어 방법에 관한 것이다.
DRAM은 셀에 저장된 정보를 유지하기 위하여 일정한 주기로 셀에 저장된 데이터를 재저장(restore)하는 리프레쉬동작을 수행해야 한다.
그러나, DRAM의 집적도가 증가할 수록 리프레쉬 시간동안 리프레쉬 되는 워드라인(로우 어드레스)의 수는 상대적으로 많아지고 동시에 액티브되는 센스앰프 및 비트라인의 수도 증가한다. 그러므로, DRAM은 리프레쉬 상태에서 노멀 동작보다 많은 전류의 공급을 필요로 한다.
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도 1과 같은 종래의 리프레쉬 제어회로는 입력 버퍼 및 명령 디코더(110), 로우 어드레스 래치회로(120), 컬럼 어드레스 래치회로(130), 로우 프리디코더(140), 컬럼 프리디코더(150), 리프레쉬 카운터(내부 어드레스 카운터; 160), 로우 제어회로(170), 센스 앰프 제어부(180), 로우 디코더(190), 컬럼 디코더(200), 센스 앰프(210) 및 메모리 어레이(220)를 구비한다.
일반적으로, 4개의 뱅크로 구성된 SDRAM의 경우, 노멀동작시에는 하나의 뱅크만 인에이블되는데 반하여 리프레쉬 동작시에는 동시에 다수의 뱅크가 동시에 액티브된다. 이렇게 4개의 뱅크가 동시에 액티브될 때는 비트라인을 센싱하기 위해서 매우 큰 구동능력이 필요하다.
그러나, DRAM이 점점 고속화될 수록 외부클럭신호의 주기가 짧아져서, 라스 사이클 타임 tRCmin(RAS Cycle Time)-비트라인 센스앰프와 워드라인을 프리챠지하여 DRAM의 코어의 모든 노드들이 전기적으로 프리챠지 완료되는 시점까지 소요되는 시간-이 점점 줄어든다.그 결과, 센스앰프의 구동능력이 열악한 셀은 리프레쉬 동작시 데이터를 정상적인 레벨로 재저장할 수 없게 된다.
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도 2를 참조하여 구체적으로 설명하면, 센스앰프 인에이블신호 SAEN이 "하이"가 되면 D1 구간동안에는 센스앰프 구동신호 SAP1과 SAN이 "하이"가 되고, 센스앰프 구동신호 SAP2는 "로우"를 유지한다. 그러면, 센스앰프 전원공급 노드 CSP의 전압레벨이 VDD/2레벨에서 센스앰프 구동전압 Vcore1(Vcore2보다 높음)이 된다. D1 구간 이후에는 센스앰프 구동신호 SAP1이 "로우"가 되고 센스앰프 구동신호 SAP2가 "하이"가 된다. 그러면, 센스앰프 전원공급 노드 CSP의 전압레벨이 센스앰프 구동전압 Vcore2(Vcore1보다 낮음)로 된다. 위와 같이 t1구간동안 센스앰프가 동작하게 되어 비트라인을 센싱하고, 이 과정에 의해 메모리 셀에 저장된 데이터가 일정한 시간 t1동안 리프레쉬된다.
그러나, 리프레쉬 특성에 따라서 센스앰프 구동신호 SAP1에 의해 센스앰프 구동전압 Vcore1 레벨로 센스앰프를 구동시키는 구간인 D1이 충분하지 않은 경우가 발생된다. 이 경우에 해당되는 셀은 비트라인 증폭(develop)이 비정상적으로 느려져 원하는 레벨보다 △V만큼 낮은 레벨에서 워드라인이 리셋(reset)된다. 결국 리프레쉬 특성이 열악한 셀은 불충분한 리프레쉬 조건에 의하여 리프레쉬 동작시에 재저장 페일(fail)이 발생된다.
따라서, 본 발명은 상기와 같은 문제점에 착안하여 이루어진 것으로, 본 발명은, 리프레쉬 명령신호에 응답하여 센스앰프 구동전압을 리프레쉬 특성이 열악한 셀들도 충분히 리프레쉬가 이루어질 수 있도록 공급함을 목적으로 한다.
또한, 본 발명은 리프레쉬 특성이 열악한 셀들을 미리 파악하고, 해당 셀에 대한 리프레쉬가 이루어질 때 센스앰프 구동 전압을 충분히 제공하여 리프레쉬 특성이 열악한 셀들이 정상적으로 리프레쉬될 수 있도록 함을 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명의 제1 관점에 따른 반도체 메모리 장치의 리프레쉬 제어회로는, 센스앰프 인에이블 신호와 리프레쉬 명령신호에 응답하여 제 1 지연시간(D1)과 제 2 지연시간(제 1 지연시간(D1) + 제 3 지연시간(D2))을 선택적으로 적용한 센스앰프 구동신호를 발생하는 센스앰프 제어회로; 및 노멀 동작의 경우 제 1 지연시간 동안 센스앰프 구동전압을 출력하고, 리프레쉬 명령신호의 활성화시 제 2 지연시간 동안 상기 센스앰프 구동전압을 출력하는 센스앰프 드라이버를 구비함을 특징으로 한다. 또한, 본 발명의 제2 관점에 따른 반도체 메모리 장치의 리프레쉬 제어회로는, 리프레쉬 명령신호에 응답하여, 미리 기록된 리프레쉬 페일이 있는 로우 어드레스와 내부 로우 어드레스를 비교하여 리프레쉬 페일 검출신호를 발생시키는 로우 어드레스 비교부; 및 리프레쉬 페일 검출신호와 센스앰프 인에이블 신호에 응답하여, 일반 로우 어드레스에 대한 리프레쉬 동작이면 제 1 지연시간(D1)을 적용하고 미리 기록된 리프레쉬 페일이 있는 로우 어드레스에 대한 리프레쉬 동작이면 제 2 지연시간(제 1 지연 시간(D1) + 제 3 지연 시간(D2))을 적용한 센스앰프 구동전압을 출력하는 센스앰프 제어부를 구비하고, 상기 센스앰프 제어부는, 센스앰프 인에이블신호와 리프레쉬 페일 검출신호에 응답하여 제 1 지연시간과 제 2 지연시간을 선택적으로 적용한 센스앰프 구동신호를 발생하는 센스앰프 제어회로; 및 센스앰프 구동신호에 대응하여, 일반 로우 어드레스에 대한 리프레쉬 동작이면 제 1 지연시간 동안 센스앰프 구동전압을 출력하고, 미리 기록된 리프레쉬 페일이 있는 로우 어드레스에 대한 리프레쉬 동작이면 제 2 지연시간 동안 센스앰프 구동전압을 출력하는 센스앰프 드라이버를 구비함을 특징으로 한다. 또한, 본 발명의 제3 관점에 따른 반도체 메모리 장치의 리프레쉬 제어방법은, 리프레쉬 명령신호에 응답하여 리프레쉬 동작을 위한 내부 로우 어드레스를 발생시키는 단계; 리프레쉬 동작시 미리 기록된 리프레쉬 페일이 있는 로우 어드레스와 내부 로우 어드레스를 비교하여 리프레쉬 페일 검출신호를 발생시키는 단계; 노말 동작의 경우 제 1지연시간(D1) 동안 초기 센스앰프 구동전압을 공급하고, 리프레쉬 동작시 리프레쉬 페일 검출신호가 활성화되면 제 2지연시간(제 1지연시간(D1)+제 3지연시간(D2)) 동안 초기 센스앰프 구동전압을 공급하여 센스앰프를 구동하는 단계를 포함하여 이루어진 것을 특징으로 한다. 상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
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본 발명은 리프레쉬 특성이 열악한 셀들도 정상적인 리프레쉬가 이루어질 수 있도록 센스앰프에 제공되는 센스앰프 구동 전압의 공급 상태를 조절하는 것이다.본 발명의 제 1 실시예는 리프레쉬 동작시 전체 셀들에 대하여 센스앰프 구동 전압의 공급 상태를 조절하는 기술을 개시한다. 또한 본 발명의 제 2 실시예는 리프레쉬 특성이 열악한 특정 셀들에 제한하여 센스앰프 구동전압의 공급 상태를 조절하는 기술을 개시한다.
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도 3은 본 발명의 바람직한 제1 실시예이다.
제 1 실시예는 입력 버퍼 및 명령 디코더(510), 로우 어드레스 래치회로(520), 컬럼 어드레스 래치회로(530), 로우 프리디코더(540), 컬럼 프리디코더(550), 리프레쉬 카운터(내부 어드레스 카운터; 560), 로우 제어회로(570), 센스 앰프 제어부(580), 센스앰프(590), 로우 디코더(600), 컬럼 디코더(610) 및 메모리 어레이(620)를 구비한다.
입력 버퍼 및 명령 디코더(510)는 외부장치로부터 외부 어드레스 EA 및 명령신호 CLK, 및 제어신호 CKE, /RAS, /CAS 및 /WE를 입력받아서 명령신호 REF, ACT 및 RD/WT를 생성하여 출력하고, 뱅크 어드레스 BA를 출력하며, 외부 어드레스 EA를 버퍼링한 어드레스 A를 출력한다.
내부 어드레스 카운터(560)는 리프레쉬 명령신호 REF의 하강에지에서 내부 로우 어드레스 IAX를 발생시킨다.
로우 어드레스 래치회로(520)는 리프레쉬 명령신호 REF와 액티브 명령신호 ACT에 의해 로우 어드레스 AX를 출력한다. 컬럼 어드레스 래치회로(530)는 기록/판독신호 RD/WT에 의해 컬럼 어드레스 AY를 출력한다.
로우 프리디코더(540)는 로우 어드레스 래치회로(520)로부터 발생된 로우 어드레스 AX를 프리디코딩하고, 컬럼 프리디코더(550)는 컬럼 어드레스 래치회로(530)로부터 발생된 컬럼 어드레스 AY를 프리디코딩한다.
로우 제어회로(570)는 뱅크 어드레스 BA와 리프레쉬 명령신호 REF를 입력받아 로우(ROW) 쪽(워드라인 관련) 제어신호인 센스앰프 인에이블신호 SAEN와 리프레쉬 동작 후에 프리챠지시키기 위한 프리챠지신호 REBA를 발생시킨다.센스앰프 제어부(580)는 리프레쉬 명령신호 REF와 센스앰프 인에이블신호 SAEN에 응답하여 센스 앰프(590)를 구동시킨다. 센스앰프(590)는 센스앰프 제어부(580)로부터 센스앰프 구동전압 Vcore1과 Vcore2를 순차적으로 공급받아 증폭동작을 수행한다.
로우 디코더(600)는 로우 프리디코더(540)의 출력신호에 의해 특정 로우(워드라인)를 활성화시키고, 컬럼 디코더(610)는 컬럼 프리디코더(550)의 출력신호에 의해 컬럼(비트라인)을 활성화시킨다.
메모리 어레이(620)는 다수의 메모리 셀로 이루어진다.
제 1 실시예는 로우 디코더(600)의 출력신호에 의해 워드라인을 활성화시키고, 이 활성화된 워드라인에 의해 메모리 어레이(620) 내의 메모리 셀을 선택한다. 그러면, 메모리 셀에 해당하는 센스 앰프(590)가 동작한다.이때, 선택된 워드라인에 연결된 메모리 셀에 저장된 데이터가 일정 시간동안 비트라인에 실리고 센스앰프 인에이블신호 SAEN가 "하이"가 되면, 센스앰프(590)가 센스앰프 구동전압 Vcore1 및 Vcore2를 순차적으로 공급받아, 비트라인에 대한 센싱을 시작한다.이런 과정에 의해 워드라인에 의해 선택된 메모리 셀에 저장된 데이터가 일정한 시간 t1동안 리프레쉬된다.즉, 리프레쉬 동작시 워드라인이 인에이블되고 일정시간 t1동안 워드라인에 의해 선택된 메모리 셀에 저장된 데이터가 리프레쉬된다.
제 1 실시예는 t1동안 리프레쉬를 위하여 센스앰프 제어부(580)가 센스앰프 구동전압 Vcore1 및 Vcore2를 순차적으로 센스앰프에 제공한다. 특히, 종래에는 D1동안 센스앰프 구동전압 Vcore1이 제공되던 것이(도 2 참조), 본 발명에서는 D1+D2 동안 센스앰프 구동전압 Vcore1이 연장되어 제공된다.이에 대하여 도 4 즉 도 3의 센스앰프 제어부(580)의 회로도를 참조하여 구체적으로 설명한다.센스앰프 제어부(580)는 리프레쉬 명령신호 REF를 입력받아서 지연기 DY1, DY2의 영향으로 리프레쉬 동작시의 모든 셀에 대해 센스앰프 구동전압 Vcore1을 센스앰프에 D2 구간만큼 더 공급한다.
이를 위하여 센스앰프 제어부(580)는 센스앰프 제어회로(581)와 센스앰프 드라이버(582)를 구비하며, 센스앰프 제어회로(581)는, 센스앰프 인에이블신호 SAEN와 리프레쉬 명령신호 REF에 응답하여 센스앰프 구동신호 SAP1, SAP2 및 SAN를 발생시키고, 센스앰프 드라이버(582)는 센스앰프 구동신호 SAP1, SAP2 및 SAN에 응답하여 센스앰프 구동전압 Vcore1, Vcore2 및 Vss를 센스앰프에 공급하여 센스앰프를 구동시킨다.
여기서, 센스앰프 제어회로(581)는 센스앰프 인에이블신호 SAEN와 리프레쉬 명령신호 REF를 논리 조합하여 리프레쉬 명령신호 REF1을 발생시키는 리프레쉬 명령신호 발생부(582); 센스앰프 인에이블신호 SAEN와 리프레쉬 명령신호 REF1을 논리 조합하여 센스앰프 구동신호 SAP1을 발생시키는 센스앰프 구동신호 발생부(583); 리프레쉬 명령신호 REF1을 입력받아 센스앰프 구동신호 SAP2를 발생시키는 센스앰프 구동신호 발생부(584); 및 센스앰프 인에이블신호 SAEN와 리프레쉬 명령신호 REF1을 논리 조합하여 센스앰프 구동신호 SAN를 발생시키는 센스앰프 구동신호 발생부(585)로 구성된다.
리프레쉬 명령신호 발생부(582)에 있어서, 인버터 IV15는, 센스앰프 인에이블신호 SAEN의 반전신호를 다시 반전시키고, D1을 확보하기 위한 지연기 DY1는 인버터 IV15의 출력신호를 지연시킨다. NOR 게이트 NR2는 지연기 DY1의 출력신호와 리프레쉬 명령신호 REF를 NOR 조합한다. 인버터 IV16는 리프레쉬 명령신호 REF를 반전시킨다. D2를 확보하기 위한 지연기 DY2는 지연기 DY1의 출력신호를 다시 지연시킨다. NOR 게이트 NR3는 인버터 IV16의 출력신호와 지연기 DY2의 출력신호를 NOR 조합한다. NOR 게이트 NR4는 센스앰프 인에이블신호 SAEN의 반전신호와 NOR 게이트 NR2 및 NR3의 출력신호들을 NOR 조합한다.NOR 게이트 NR4의 출력신호는 인버터 IV17 및 IV18를 거친 후 리프레쉬 명령신호 REF1로 출력된다.
센스앰프 구동신호 발생부(583)에서, 인버터 IV10, IV11, IV12는 센스앰프 인에이블신호 SAEN를 순차적으로 반전시킨다. NOR 게이트 NR1는 인버터 IV12의 출력신호와 리프레쉬 명령신호 REF1을 NOR 조합한다. 인버터 IV13 및 IV14는 NOR 게이트 NR1의 출력신호를 순차적으로 반전시켜 센스앰프 구동신호 SAP1을 출력한다.
센스앰프 구동신호 발생부(584)는 인버터 IV19 및 IV20의 순차적인 반전 동작에 따라서 리프레쉬 명령신호 REF1를 센스앰프 구동신호 SAP2로 출력한다.
센스앰프 구동신호 발생부(585)에 있어서, 인버터 IV21는 리프레쉬 명령신호 REF1의 출력신호를 반전시킨다. NAND 게이트 ND1는 인버터 IV21 및 IV12의 출력신호들을 NAND 조합한다. 인버터 IV22 및 IV23는 NAND 게이트 ND1의 출력신호를 순차적으로 반전시켜서 센스앰프 구동신호 SAN로 출력한다.
센스앰프 드라이버(396)에 있어서, NMOS 트랜지스터 N9는 센스앰프 구동신호 SAP1에 응답하여 센스앰프 구동전압 Vcore1을 센스앰프 전원공급노드 CSP에 인가하고, NMOS 트랜지스터 N10는 센스앰프 구동신호 SAP2에 응답하여 센스앰프 구동전압 Vcore2를 센스앰프 전원공급노드 CSP에 인가하며, NMOS 트랜지스터 N11는 센스앰프 구동신호 SAN에 응답하여 접지전압 Vss를 센스앰프 전원공급노드 CSN에 인가한다.
이러한 구성을 갖는 센스앰프 제어부(580)는 리프레쉬 명령신호 REF 및 센스앰프 인에이블신호 SAEN에 응답하여 센스앰프 구동신호 SAP1, SAP2 및 SAN를 발생시키고, 센스앰프 구동신호 SAP1 및 SAP2에 따라 센스앰프 전원공급노드 CSP에 센스앰프 구동전압 Vcore1을 D1 및 D2 동안 공급한 후 센스앰프 구동전압 Vcore2를 공급한다.
즉, 리프레쉬 명령신호 REF에 응답하여 센스앰프 구동전압 Vcore1이 센스앰프에 리프레쉬에 필요한 충분한 시간 이상(노멀 동작시 공급 시간 이상)으로 공급됨으로써 리프레쉬 특성이 열악한 셀들을 포함한 모든 셀들이 페일 없이 리프레쉬 된다.
이하, 도 5의 타이밍도를 참조하여, 본 발명의 바람직한 제1 실시예를 보다 자세히 설명하기로 한다.
여기서, CMD는 오토 리프레쉬 명령과 셀프 리프레쉬 명령을 모두 포함하는 명령으로, 이 CMD가 입력되면 리프레쉬 명령신호 REF가 인에이블된다.
리프레쉬 명령신호 REF가 "하이"가 된 후에, 센스앰프 인에이블신호 SAEN이 "하이"가 되면 D1+D2동안 센스앰프 구동신호 SAP1과 SAN은 "하이"가 되고, SAP2는 "로우"를 유지한다. 그러면, 센스앰프 전원공급노드 CSP는 프리챠지상태인 VDD/2레벨에서 센스앰프 구동전압 Vcore1(Vcore보다 높은 전압)로 점차 증가한다.
즉, 리프레쉬 명령신호 REF에 응답하여 센스앰프 구동전압 Vcore1을 D1+D2구간동안 센스앰프에 공급하여 센스앰프를 구동시킴으로써(즉, 센스앰프에 종래보다 D2구간만큼 더 센스앰프 구동전압 Vcore1을 공급하여 센스앰프를 구동시킴으로써), 리프레쉬 특성이 열악한 셀들을 포함한 모든 셀의 리프레쉬 동작이 정상적으로 수행된다.
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한편, 제 2 실시예가 도 6 내지 도 9와 같이 제시될 수 있으며, 도 6의 제 2 실시예는 제 1 실시예와 비교하여 로우 어드레스 비교부(370)를 추가한 것과, 센스앰프 제어부(390)가 리프레쉬 명령신호 REF 대신에 로우 어드레스 비교부에서 발생된 리프레쉬 페일 검출신호 ENLH를 입력받는다는 것을 제외하고 제1 실시예와 동일하다.
제2 실시예는 리프레쉬 특성이 열악한 셀에 대한 센스앰프 구동 전압 Vcore1이 종래에 비하여(도 2 참조) D2 구간만큼 더 센스앰프에 공급되므로, 비트라인이 충분한 레벨로 증폭(develop)된다. 즉, 리프레쉬 특성이 열악한 셀이 충분히 리프레쉬 된다.
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도 7은 도 6의 로우 어드레스 비교부(370)의 회로도로서, 이 로우 어드레스 비교부(370)는 테스트를 통해 사전에 획득된 리프레쉬 특성이 열악한 셀에 대한 로우 어드레스와 내부 로우 어드레스 IAX를 비교하여 이들이 서로 일치할 때 리프레쉬 페일 검출신호 ENLH를 발생시킨다.
이러한 로우 어드레스 비교부(370)는 퓨즈 F0-F2i+1에 기록된 리프레쉬 페일이 있는 로우 어드레스를 저장하는 저장부(378); 및 리프레쉬 명령신호 REF와 저장부(378)의 출력신호에 응답하여 리프레쉬 페일이 있는 셀을 검출하는 리프레쉬 페일 검출부(379)를 구비한다.
저장부(378)는 내부 로우 어드레스 IAX(0)∼IAX(i)를 디코딩하는 디코딩회로(371); 및 상기 리프레쉬 페일이 있는 로우 어드레스가 기록되어 있는 퓨즈 어레이부(372)로 구성된다. 이러한 퓨즈 어레이부(372)는 디코딩회로(371)의 출력신호와 퓨즈 F0-F2i+1에 기록된 리프레쉬 페일이 있는 로우 어드레스를 비교하는 역할을 한다.
여기서, 디코딩회로(371)는 내부 로우 어드레스 IAX를 반전시키는 인버터 I0∼Ii로 구성되고, 퓨즈 어레이부(372)는 내부 로우 어드레스 IAX(0)∼IAX(i)와 인버터 I0∼ Ii의 출력신호에 응답하여 동작하는 NMOS 트랜지스터 N0∼ N2i+1 및 퓨즈 F0∼ F2i+1로 구성된다. 퓨즈 F0∼ F2i+1는 NMOS 트랜지스터 N0∼N2i+1의 각각의 드레인 단자와 공통노드 CN에 연결된다.
리프레쉬 페일 검출부(379)는 리프레쉬 명령신호 REF로부터 로우펄스(low pulse)를 발생시키는 제1 펄스 발생기(373); 상기 발생된 로우펄스에 의해 동작하여 퓨즈 어레이부(372)의 공통 노드 CN를 VDD로 프리챠지시키는 프리챠지부(374); 프리챠지된 VDD 레벨을 유지하기 위한 래치회로(375); 제1 펄스 발생기(371)로부터 발생된 로우펄스와 래치회로(375)의 출력신호를 조합하여 하이펄스를 발생시키는 제2 펄스 발생기(376); 및 제1 펄스 발생기(371)의 출력신호의 반전신호와 제2 펄스 발생기(376)의 출력신호를 래치시키는 RS 래치회로(377)로 구성된다.
제1 펄스 발생기(373)에 있어서, 지연기 DY3는 리프레쉬 명령신호 REF를 지연시키고, 지연기 DY4는 지연기 DY3의 출력신호를 다시 지연시킨다. 인버터 IV1는 지연기 DY4의 출력신호를 반전시키고, 오어 게이트 OR1는 지연기 DY1의 출력신호와 인버터 IV1의 출력신호를 OR 조합한다.
제1 펄스 발생기(373)에서 발생된 로우펄스에 의해 동작하는 프리차지부(374)는 PMOS 트랜지스터 P1로 구성되어 공통 노드 CN를 VDD 레벨로 프리차지시킨다.
래치회로(375)는 프리차지된 VDD 레벨을 유지하기 위한 인버터 래치회로 LT1과 인버터 IV4로 구성된다.
제2 펄스 발생기(376)에 있어서, 지연회로 DY5는 제1 펄스 발생기(373)의 출력신호를 지연시킨다. 인버터 IV2는 지연회로 DY3의 출력신호를 반전시키고, AND 게이트 AN1는 인버터 IV2의 출력신호와 인버터 IV4의 출력신호를 AND 조합하여 출력한다.
RS 래치회로(377)는 제2 펄스 발생기(376)의 출력신호와 인버터 IV3의 출력신호를 래치시켜 리프레쉬 페일 검출신호 ENLH를 출력한다.
이러한 구성을 갖는 로우 어드레스 비교부(370)는 리프레쉬 동작시, 퓨즈 어레이부(372)에 기록된 리프레쉬 페일이 있는 로우 어드레스와 내부 로우 어드레스 IAX(0)∼IAX(i)가 일치하면, 리프레쉬 특성이 열악한 셀이 있다는 것을 알리는 리프레쉬 페일 검출신호 ENLH를 하이레벨로 출력하고, 이들이 서로 일치하지 않으면 리프레쉬 페일 검출신호 ENLH를 로우레벨로 출력한다.
도 8의 도 6의 센스앰프 제어부(390)의 회로도로서, 센스앰프 제어부(390)는 리프레쉬 레일 검출신호 ENLH를 입력받고, 그 상태에 따라서 지연기 DY6의 지연시간 D1만 적용된 센스앰프 구동신호 SAP2를 출력하거나 지연기 DY6, DY7의 지연시간 D1+D2가 적용된 센스앰프 구동신호 SAP2를 출력한다.
이를 위하여 센스앰프 제어부(390)는 센스앰프 제어회로(391)와 센스앰프 드라이버(392)로 구성되는데, 센스앰프 제어회로(391)는 센스앰프 인에이블신호 SAEN와 리프레쉬 페일 검출신호 ENLH에 응답하여 센스앰프 구동신호 SAP1, SAP2 및 SAN를 발생시키고, 센스앰프 드라이버(391)는 센스앰프 구동신호 SAP1, SAP2 및 SAN에 응답하여 센스앰프 구동전압 Vcore1, Vcore2 및 Vss를 센스앰프에 공급하여 센스앰프를 구동시킨다.
여기서, 센스앰프 제어회로(391)는 센스앰프 인에이블신호 SAEN와 리프레쉬 페일 검출신호 ENLH를 논리 조합하여 지연기 DY6의 지연시간 D1만 적용되거나 지연기 DY6, DY7의 지연시간 D1+D2이 적용된 리프레쉬 페일 검출신호 ENLH1을 발생시키는 리프레쉬 페일 검출신호 발생부(392); 센스앰프 인에이블신호 SAEN와 리프레쉬 페일 검출신호 ENLH1을 논리 조합하여 센스앰프 구동신호 SAP1을 발생시키는 센스앰프 구동신호 발생부(393); 리프레쉬 페일 검출신호 ENLH1을 입력받아 센스앰프 구동신호 SAP2를 발생시키는 센스앰프 구동신호 발생부(394); 및 센스앰프 인에이블신호 SAEN와 리프레쉬 페일 검출신호 ENLH1을 논리 조합하여 센스앰프 구동신호 SAN를 발생시키는 센스앰프 구동신호 발생부(395)로 구성된다.
여기서, 센스앰프 제어부(390)는 리프레쉬 명령신호 REF 대신에 리프레쉬 페일검출신호 ENLH를 입력받는다는 점을 제외하고는 모든 구성이 도 4에 나타낸 센스앰프 제어부와 동일하므로, 이에 대한 상세한 구성설명은 생략한다.
상술한 바와 같은 센스앰프 제어부(390)는 리프레쉬 페일 검출신호 ENLH 및 센스앰프 인에이블신호 SAEN에 응답하여 센스앰프 구동신호 SAP1, SAP2 및 SAN를 발생시키고, 센스앰프 구동신호 SAP1 및 SAP2에 따라 센스앰프 전원공급노드 CSP에 센스앰프 구동전압 Vcore1 및 Vcore2를 순차적으로 공급한다.
즉, 리프레쉬 동작시 리프레쉬 특성이 열악한 셀이 있다는 것을 알리는 리프레쉬 페일 검출신호 ENLH에 응답하여 센스앰프 구동전압 Vcore1이 센스앰프에 D1 또는 D1+D2 동안 공급된다. 따라서, 리프레쉬 특성이 열악한 셀도 정상적인 리프레쉬를 수행한다.
구체적으로, 도 9의 타이밍도를 참조하여 제2 실시예의 동작을 설명한다.
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도 9에서 리프레쉬 명령신호 REF가 T1 구간과 T2 구간으로 대비하여 설명될 수 있으며, T1 리프레쉬 구간은 리프레쉬 특성이 양호한 셀의 경우에 대한 타이밍도이고, T2 리프레쉬 구간은 리프레쉬 특성이 불량한 셀의 경우에 대한 타이밍도이다.구체적으로, T1 리프레쉬 구간은 테스트를 통해서 사전에 퓨즈에 기록된 리프레쉬 페일이 있는 로우 어드레스와 리프레쉬 동작을 위한 내부 로우 어드레스 IAX(0)∼IAX(i)가 서로 일치하지 않는 경우를 나타낸다.반면에, T2 리프레쉬 구간은 테스트를 통해서 사전에 퓨즈에 기록된 리프레쉬 페일이 있는 로우 어드레스와 리프레쉬 동작을 위한 내부 로우 어드레스 IAX(0)∼IAX(i)가 서로 일치한 경우를 나타낸다.T2 리프레쉬 구간에서 어드레스가 서로 일치하면, 리프레쉬 페일 검출신호 ENLH는 "하이"가 된다. 그런 후에, 센스앰프 인에이블 신호 SAEN이 "하이"가 되면 D1+D2동안 센스앰프 구동신호 SAP1과 SAN은 "하이"가 되고, SAP2는 "로우"를 유지한다.따라서, 센스앰프 전원공급노드 CSP에 SAP1이 하이 레벨로 인가되는 동안 센스앰프 구동전압 Vcore1이 센스앰프로 제공되며, 워드라인은 프리차지 상태인 VDD/2레벨에서 센스앰프 구동전압 Vcore1(Vcore2보다 높은 전압) 레벨로 점차 증가한다.
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즉, 리프레쉬 특성이 열악한 셀의 워드라인을 리프레쉬할 때(T2 리프레쉬 구간)는 T1 리프레쉬 구간과 다르게 센스앰프 구동전압 Vcore1을 D1+D2구간동안 센스앰프에 공급하여 센스앰프를 구동시킴으로써(즉, 센스앰프에 종래보다 D2구간만큼 더 센스앰프 구동전압 Vcore1을 공급하여 센스앰프를 구동시킴으로써), 리프레쉬 특성이 열악한 셀이 연장된 시간동안 공급되는 센스앰프 구동전압 Vcore1에 의하여 충분히 리프레쉬된다.
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이상에서 설명한 바와 같이, 본 발명은 리프레쉬 동작시 센스앰프 구동전압을 종래보다 D2 구간만큼 더 많이 센스앰프에 공급하여 센스앰프를 구동시킴으로써 리프레쉬 특성이 열악한 셀뿐만 아니라 리프레쉬 동작시의 모든 셀에 대하여 리프레쉬 특성을 개선시킬 수 있다.아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 메모리 장치의 리프레쉬 제어회로의 블록도.
도 2는 종래의 반도체 메모리 장치의 리프레쉬 제어회로의 주요신호의 타이밍도.
도 3은 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어회로의 블록도.
도 4는 도 3의 센스 앰프 제어부(580)의 회로도.
도 5는 제 1 실시예의 타이밍도.
도 6은 본 발명의 바람직한 제2 실시에에 따른 반도체 메모리 장치의 리프레쉬 제어회로의 블록도.
도 7은 도 6의 로우 어드레스 비교부(370)의 회로도.
도 8은 도 6의 센스앰프 제어부(390)의 회로도.
도 9는 제 2 실시예의 타이밍도.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 310, 510: 입력버퍼 및 명령 디코더
120, 320, 520: 로우 어드레스 래치회로
130, 330, 530: 컬럼 어드레스 래치회로
370: 로우 어드레스 비교부
140, 340, 540: 로우 프리디코더
150, 350, 550: 컬럼 프리디코더
160, 360, 560: 내부 어드레스 카운터 170, 380, 570: 로우 제어회로
180, 390, 580: 센스앰프 제어부 190, 410, 600: 로우 디코더
200, 420, 610: 컬럼 디코더 210, 400, 590: 센스앰프
220, 430, 620: 메모리 어레이

Claims (17)

  1. 삭제
  2. 센스앰프 인에이블 신호와 리프레쉬 명령신호에 응답하여 제 1 지연시간(D1)과 제 2 지연시간(상기 제 1 지연시간(D1) + 제 3 지연시간(D2))을 선택적으로 적용한 센스앰프 구동신호를 발생하는 센스앰프 제어회로; 및
    노멀 동작의 경우 상기 제 1 지연시간 동안 센스앰프 구동전압을 출력하고, 상기 리프레쉬 명령신호의 활성화시 상기 제 2 지연시간 동안 상기 센스앰프 구동전압을 출력하는 센스앰프 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로.
  3. 제 2 항에 있어서, 상기 센스앰프 제어회로는,
    상기 센스앰프 인에이블신호와 상기 리프레쉬 명령신호에 응답하여 상기 제 1 지연시간과 상기 제 2 지연시간의 선택적 적용을 위한 제 1 리프레쉬 명령 신호를 출력하는 리프레쉬 명령신호 발생부;
    상기 센스앰프 인에이블신호와 상기 제1 리프레쉬 명령신호를 논리 조합하여 제1 센스앰프 구동신호를 발생시키는 제1 센스앰프 구동신호 발생부;
    상기 제1 리프레쉬 명령신호에 응답하여 제2 센스앰프 구동신호를 발생시키는 제2 센스앰프 구동신호 발생부;
    상기 제1 리프레쉬 명령신호와 상기 센스앰프 인에이블신호를 논리 조합하여 제3 센스앰프 구동신호를 발생시키는 제3 센스앰프 구동신호 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  4. 제 3 항에 있어서, 상기 센스앰프 드라이버는,
    상기 제 1 센스앰프 구동신호에 응답하여 제 1 노드에 제 2 센스앰프 구동전압의 출력을 스위칭하는 제1 트랜지스터;
    상기 제 2 센스앰프 구동신호에 응답하여 상기 제 1 노드에 상기 제 1 센스앰프 구동전압보다 낮은 제2 센스앰프 구동전압의 출력을 스위칭하는 제2 트랜지스터; 및
    상기 제 3 센스앰프 구동신호에 응답하여 제 2 노드에 접지전압의 출력을 스위칭하는 제3 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  5. 리프레쉬 명령신호에 응답하여, 미리 기록된 리프레쉬 페일이 있는 로우 어드레스와 내부 로우 어드레스를 비교하여 리프레쉬 페일 검출신호를 발생시키는 로우 어드레스 비교부; 및
    상기 리프레쉬 페일 검출신호와 센스앰프 인에이블 신호에 응답하여, 일반 로우 어드레스에 대한 리프레쉬 동작이면 제 1 지연시간(D1)을 적용하고 상기 미리 기록된 리프레쉬 페일이 있는 로우 어드레스에 대한 리프레쉬 동작이면 제 2 지연시간(상기 제 1 지연 시간(D1) + 제 3 지연 시간(D2))을 적용한 센스앰프 구동전압을 출력하는 센스앰프 제어부를 구비하고,
    상기 센스앰프 제어부는,
    상기 센스앰프 인에이블신호와 상기 리프레쉬 페일 검출신호에 응답하여 상기 제 1 지연시간과 상기 제 2 지연시간을 선택적으로 적용한 센스앰프 구동신호를 발생하는 센스앰프 제어회로; 및
    상기 센스앰프 구동신호에 대응하여, 일반 로우 어드레스에 대한 리프레쉬 동작이면 상기 제 1 지연시간 동안 센스앰프 구동전압을 출력하고, 상기 미리 기록된 리프레쉬 페일이 있는 로우 어드레스에 대한 리프레쉬 동작이면 상기 제 2 지연시간 동안 상기 센스앰프 구동전압을 출력하는 센스앰프 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  6. 제 5 항에 있어서, 상기 로우 어드레스 비교부는,
    상기 리프레쉬 명령 신호에 동기하여 미리 기록된 리프레쉬 페일이 있는 로우 어드레스와 내부 로우 어드레스를 비교하는 저장부; 및
    상기 리프레쉬 명령 신호에 동기하여 상기 저장부의 출력신호에 대응되는 리프레쉬 페일 검출신호를 출력하는 리프레쉬 페일 검출부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  7. 제 6 항에 있어서, 상기 저장부는,
    상기 리프레쉬 페일이 있는 로우 어드레스를 복수 개의 퓨즈로 저장함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  8. 제 6 항에 있어서, 상기 저장부는,
    상기 내부 로우 어드레스를 디코딩하는 디코딩 회로; 및
    상기 리프레쉬 페일이 있는 로우 어드레스가 기록되어 있는 퓨즈 어레이부를 구비하고,
    상기 퓨즈 어레이부는 상기 디코딩회로의 출력신호와 상기 퓨즈에 기록된 리프레쉬 페일이 있는 로우 어드레스를 비교하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  9. 제 6 항에 있어서, 상기 리프레쉬 페일 검출부는,
    상기 리프레쉬 명령신호에 응답하여 로우펄스를 발생시키는 제1 펄스 발생기;
    상기 로우펄스에 응답하여 공통노드를 VDD 레벨로 프리챠지시키는 프리챠지부;
    상기 프리챠지된 VDD 레벨을 유지하기 위한 래치회로;
    상기 제1 펄스 발생기의 출력신호와 상기 래치회로의 출력신호를 논리 조합하여 하이펄스를 발생시키는 제2 펄스 발생기; 및
    상기 제2 펄스 발생기의 출력신호와 상기 제1 펄스 발생기의 출력신호의 반전신호를 래치시키는 RS 래치회로로 구성된 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  10. 삭제
  11. 제 5 항에 있어서, 상기 센스앰프 제어회로는,
    상기 센스앰프 인에이블신호와 상기 리프레쉬 페일 검출신호에 응답하여 상기 제 1 지연시간과 상기 제 2 지연시간의 선택적 적용을 위한 제 1 리프레쉬 페일 검출신호를 출력하는 리프레쉬 페일 검출신호 발생부;
    상기 센스앰프 인에이블신호와 상기 제1 리프레쉬 페일 검출신호를 논리 조합하여 제1 센스앰프 구동신호를 발생시키는 제1 센스앰프 구동신호 발생부;
    상기 제1 리프레쉬 페일 검출신호에 응답하여 제2 센스앰프 구동신호를 발생시키는 제2 센스앰프 구동신호 발생부;
    상기 제1 리프레쉬 페일 검출신호와 상기 센스앰프 인에이블신호을 논리 조합하여 제3 센스앰프 구동신호를 발생시키는 제3 센스앰프 구동신호 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  12. 제 11 항에 있어서, 상기 센스앰프 드라이버는,
    상기 제 1 센스앰프 구동신호에 응답하여 제 1 노드에 제 1 센스앰프 구동전압의 출력을 스위칭하는 제1 트랜지스터;
    상기 제 2 센스앰프 구동신호에 응답하여 상기 제 1 노드에 상기 제 1 센스앰프 구동전압보다 낮은 제 2 센스앰프 구동전압의 출력을 스위칭하는 제 2 트랜지스터; 및
    상기 제 3 센스앰프 구동신호에 응답하여 제 2 노드에 접지전압의 출력을 스위칭하는 제3 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 리프레쉬 제어회로.
  13. 리프레쉬 명령신호에 응답하여 리프레쉬 동작을 위한 내부 로우 어드레스를 발생시키는 단계;
    리프레쉬 동작시 미리 기록된 리프레쉬 페일이 있는 로우 어드레스와 상기 내부 로우 어드레스를 비교하여 리프레쉬 페일 검출신호를 발생시키는 단계;
    노말 동작의 경우 제 1지연시간(D1) 동안 초기 센스앰프 구동전압을 공급하고, 상기 리프레쉬 동작시 상기 리프레쉬 페일 검출신호가 활성화되면 제 2지연시간(상기 제 1지연시간(D1)+제 3지연시간(D2)) 동안 초기 센스앰프 구동전압을 공급하여 센스앰프를 구동하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 제어방법.
  14. 제 13 항에 있어서,
    테스트를 통해서 상기 리프레쉬 페일이 있는 로우 어드레스를 상기 퓨즈에 기록하는 단계를 더 구비한 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬 제어방법.
  15. 삭제
  16. 제 3 항에 있어서, 상기 리프레쉬 명령신호 발생부는,
    상기 센스앰프 인에이블 신호를 상기 제 1 지연시간동안 지연시키는 제 1 지연기;
    상기 제 1 지연기의 출력을 상기 제 3 지연시간동안 지연시키는 제 2 지연기;
    상기 제 1 지연기의 출력과 상기 리프레쉬 명령신호를 연산하는 제 1 연산부;
    상기 제 2 지연기의 출력과 상기 리프레쉬 명령신호를 연산하는 제 2 연산부; 및
    상기 제 1 연산부와 상기 제 2 연산부 및 상기 센스앰프 인에이블 신호를 조합함으로써 노멀 동작과 리프레쉬 동작에 대응하여 상기 제 1 지연시간 또는 상기 제 2 지연시간을 적용한 제 1 리프레쉬 명령신호를 출력하는 제 3 연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  17. 제 11 항에 있어서, 상기 리프레쉬 페일 검출신호 발생부는,
    상기 센스앰프 인에이블 신호를 상기 제 1 지연시간동안 지연시키는 제 1 지연기;
    상기 제 1 지연기의 출력을 상기 제 3 지연시간동안 지연시키는 제 2 지연기;
    상기 제 1 지연기의 출력과 상기 리프레쉬 페일 검출신호를 연산하는 제 1 연산부;
    상기 제 2 지연기의 출력과 상기 리프레쉬 페일 검출신호를 연산하는 제 2 연산부; 및
    상기 제 1 연산부와 상기 제 2 연산부 및 상기 센스앰프 인에이블 신호를 조합함으로써 일반 로우 어드레스에 대한 리프레쉬 동작과 상기 미리 기록된 리프레쉬 페일이 있는 로우 어드레스에 대한 리프레쉬 동작에 대응하여 상기 제 1 지연시간 또는 상기 제 2 지연시간을 적용한 제 1 리프레쉬 명령신호를 출력하는 제 3 연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587640B1 (ko) * 2003-11-22 2006-06-08 주식회사 하이닉스반도체 오토리프레쉬 동작 시에 안정적인 고전압을 제공하는반도체 메모리 소자 및 그를 위한 방법
JP4191018B2 (ja) * 2003-11-26 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置のリフレッシュ制御方式
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
KR100682694B1 (ko) * 2005-05-09 2007-02-15 주식회사 하이닉스반도체 반도체 메모리 장치
KR100656470B1 (ko) * 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR100871696B1 (ko) * 2007-01-08 2008-12-05 삼성전자주식회사 메모리 진단 테스트 회로 및 그 테스트 방법
JP2008310840A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 半導体記憶装置
KR100919810B1 (ko) * 2008-03-18 2009-10-01 주식회사 하이닉스반도체 리프래쉬 제어 장치
KR101143442B1 (ko) * 2009-09-30 2012-05-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 테스트 방법
KR20130081472A (ko) * 2012-01-09 2013-07-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
KR20140063240A (ko) 2012-11-16 2014-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 리프레쉬 레버리징 구동방법
KR102414690B1 (ko) * 2017-11-30 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102091524B1 (ko) 2018-07-23 2020-03-23 삼성전자주식회사 어드레스를 스크램블하는 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH07141864A (ja) * 1993-06-30 1995-06-02 Toshiba Corp ダイナミック型半導体記憶装置
KR19990013963A (ko) * 1997-07-16 1999-02-25 니시무로 다이조 다이나믹형 반도체 기억 장치
KR20000027436A (ko) * 1998-10-28 2000-05-15 김영환 반도체 메모리의 리프레쉬 제어회로
KR20020056362A (ko) * 2000-12-29 2002-07-10 박종섭 리플래쉬 기능을 갖는 반도체 메모리 소자

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2829998B2 (ja) 1988-12-27 1998-12-02 日本電気株式会社 リフレッシュ制御装置
JPH0438788A (ja) 1990-06-04 1992-02-07 Oki Electric Ind Co Ltd リフレッシュ方式
JP3050901B2 (ja) 1990-08-29 2000-06-12 株式会社東芝 半導体記憶装置
JPH0453086A (ja) 1990-06-20 1992-02-20 Pfu Ltd リフレッシュ制御方式
JP3285611B2 (ja) 1992-06-24 2002-05-27 富士通株式会社 ダイナミック半導体メモリ装置
JPH06187796A (ja) 1992-12-18 1994-07-08 Fujitsu Ltd 半導体記憶装置
JPH07122062A (ja) 1993-10-27 1995-05-12 Hitachi Ltd 半導体記憶装置
JP4036487B2 (ja) 1995-08-18 2008-01-23 株式会社ルネサステクノロジ 半導体記憶装置、および半導体回路装置
JPH09180442A (ja) 1995-12-25 1997-07-11 Fujitsu Ltd 揮発性メモリ装置及びそのリフレッシュ方法
JP3862330B2 (ja) 1996-05-22 2006-12-27 富士通株式会社 半導体記憶装置
JPH1011964A (ja) 1996-06-28 1998-01-16 Toshiba Corp メモリ制御装置およびメモリ制御方法
JP3700797B2 (ja) 1996-08-09 2005-09-28 株式会社アドバンテスト メモリ試験装置
JPH11219599A (ja) 1998-02-03 1999-08-10 Hitachi Ltd 半導体記憶装置
KR100273293B1 (ko) 1998-05-13 2001-01-15 김영환 리던던트 워드라인의 리프레쉬 구조
JPH11339469A (ja) 1998-05-26 1999-12-10 Hitachi Ltd 半導体記憶装置
US6195303B1 (en) * 1999-10-25 2001-02-27 Winbond Electronics Corporation Clock-based transparent refresh mechanisms for DRAMS
US6275437B1 (en) 2000-06-30 2001-08-14 Samsung Electronics Co., Ltd. Refresh-type memory with zero write recovery time and no maximum cycle time
JP2002352598A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05101651A (ja) * 1991-10-08 1993-04-23 Nec Corp ダイナミツク型半導体記憶装置
JPH07141864A (ja) * 1993-06-30 1995-06-02 Toshiba Corp ダイナミック型半導体記憶装置
KR19990013963A (ko) * 1997-07-16 1999-02-25 니시무로 다이조 다이나믹형 반도체 기억 장치
KR20000027436A (ko) * 1998-10-28 2000-05-15 김영환 반도체 메모리의 리프레쉬 제어회로
KR20020056362A (ko) * 2000-12-29 2002-07-10 박종섭 리플래쉬 기능을 갖는 반도체 메모리 소자

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