JP2002352598A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2002352598A
JP2002352598A JP2001158368A JP2001158368A JP2002352598A JP 2002352598 A JP2002352598 A JP 2002352598A JP 2001158368 A JP2001158368 A JP 2001158368A JP 2001158368 A JP2001158368 A JP 2001158368A JP 2002352598 A JP2002352598 A JP 2002352598A
Authority
JP
Japan
Prior art keywords
signal
refresh
circuit
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001158368A
Other languages
English (en)
Inventor
Masaki Tsukide
正樹 築出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001158368A priority Critical patent/JP2002352598A/ja
Priority to US09/988,172 priority patent/US6590823B2/en
Priority to TW090131318A priority patent/TW541536B/zh
Priority to KR10-2002-0004049A priority patent/KR100472251B1/ko
Publication of JP2002352598A publication Critical patent/JP2002352598A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 外部から命令されることなくリフレッシュす
る機能を有する半導体記憶装置でリフレッシュ特性のテ
ストを実施する。 【解決手段】 リフレッシュ回路４０は指令信号活性化
回路５０内のタイマ回路５１から周期的に出力されるサ
イクル信号／Ｒｅｆｃｙｃにしたがってリフレッシュ動
作を指令する。テスト実施時において外部信号に応答し
て生成されるストップ信号／ＲｅｆＳＴＯＰを活性化
し、ＡＮＤゲート５９に入力することでサイクル信号／
Ｒｅｆｃｙｃを無効化する。これにより、リフレッシュ
動作は停止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行うことが可能なダイナミック型
半導体記憶装置（以下、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】携帯電話等の携帯端末においては、外部
クロックの供給の必要のない非同期の汎用スタティック
型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
ることから、リフレッシュ中のメモリへのアクセスをリ
フレッシュサイクルが終了するまで待つ制御等の複雑な
コントロールが不要であり、システム構成の簡略化が可
能であり、携帯端末の使用に適していた。
【０００３】しかしながら、近年では携帯端末で画像を
も取り扱うように、携帯端末の機能が大幅に向上してき
ており、携帯端末でも大容量のメモリ機能が必要になっ
てきている。この場合、メモリセルサイズがダイナミッ
ク型半導体記憶装置（以下、ＤＲＡＭと称する）のメモ
リセルと比較して１０倍程度あるＳＲＡＭでは、大容量
メモリになるとチップの価格が大幅に上昇し、その結
果、携帯端末の価格が上昇してしまう。従ってメモリの
単位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代
わりに携帯端末に使用する考えが生まれてきた。
【０００４】しかしながら、ＤＲＡＭには、リフレッシ
ュ動作にかかわる複雑なメモリコントロールを必要とす
るため、今までＳＲＡＭをメモリとしてシステムを設計
してきた携帯端末メーカにとって、ＤＲＡＭをＳＲＡＭ
の代替メモリとして採用することは容易ではない。
【０００５】以上のことから、メモリ自体はＤＲＡＭだ
が外部的にはＳＲＡＭとして動作する新しい半導体記憶
装置の開発が各半導体メーカで盛んに行われ始めた。こ
の新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FE
BRUARY1998,P12-19にて報告されている。以下この新し
い半導体記憶装置を完全ヒドゥンリフレッシュ機能付Ｄ
ＲＡＭと称する。
【０００６】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
は、内部のメモリセルはＤＲＡＭにおけるメモリセルと
同じものを使用する。一方、完全ヒドゥンリフレッシュ
機能付ＤＲＡＭに入力される制御信号やアドレス信号等
の外部インターフェースはＳＲＡＭと同じである。ま
た、完全ヒドゥンリフレッシュ機能付ＤＲＡＭのリフレ
ッシュ動作は、従来のＤＲＡＭのリフレッシュ動作また
はセルフリフレッシュ動作のように外部からの信号によ
り制御されるものではなく、完全ヒドゥンリフレッシュ
機能付ＤＲＡＭ内部のリフレッシュ回路から周期的に出
力されるリフレッシュ指令信号／ＲＥＦＥに基づき行わ
れる。リフレッシュ回路はリング発振器であるタイマ回
路を含み、リフレッシュ回路はタイマ回路により周期的
に出力されるサイクル信号／Ｒｅｆｃｙｃに応答してリ
フレッシュ指令信号／ＲＥＦＥを出力する。
【０００７】図１３は従来の完全ヒドゥンリフレッシュ
機能付ＤＲＡＭにおけるリフレッシュ動作を実行すると
きのタイミングチャートである。
【０００８】図１３を参照して、完全ヒドゥンリフレッ
シュ機能付ＤＲＡＭ内のタイマ回路は周期的にサイクル
信号／Ｒｅｆｃｙｃを活性化し、サイクル信号／Ｒｅｆ
ｃｙｃの活性化に応答してリフレッシュ指令信号／ＲＥ
ＦＥも活性化する。よって完全ヒドゥンリフレッシュ機
能付ＤＲＡＭは、読出動作または書込動作を実行可能な
動作状態のときも、データを保持するスタンバイ状態の
ときも、周期的にリフレッシュ動作を実行する。
【０００９】
【発明が解決しようとする課題】しかしながら、この完
全ヒドゥンリフレッシュ機能付ＤＲＡＭは、前述のとお
り外部からの入力信号に依存せず、半導体記憶装置内部
で周期的にリフレッシュ動作を行うため、リフレッシュ
特性のテストを実施しようとしても、リフレッシュ特性
を観測し、リフレッシュ特性の評価テストを行うことが
できないという問題が生じる。
【００１０】この発明の目的は、リフレッシュ特性を観
測および評価するためのテストを実施することが可能な
完全ヒドゥンリフレッシュ機能を有する半導体記憶装置
を提供することである。
【００１１】
【課題を解決するための手段】この発明による半導体記
憶装置は、テストが可能な半導体記憶装置であって、行
列状に配置される複数のメモリセルを含むメモリセルア
レイと、外部から信号が入力される入力端子と、複数の
メモリセルが保持するデータを、外部から命令されるこ
となくリフレッシュする完全ヒドゥンリフレッシュ手段
とを含み、完全ヒドゥンリフレッシュ手段の機能は入力
端子から入力される信号に応答して無効化される。
【００１２】好ましくは、完全ヒドゥンリフレッシュ手
段は、リフレッシュ動作の実行を指令するリフレッシュ
指令信号を出力するリフレッシュ回路と、リフレッシュ
指令信号に応答してリフレッシュ動作を実行するための
制御回路とを含み、リフレッシュ回路の機能は、入力端
子から出力される信号に応答して無効化される。
【００１３】これにより、外部からの信号によりリフレ
ッシュ動作を強制的に停止させることが可能となり、リ
フレッシュ特性の評価テストを実施することが可能とな
る。
【００１４】さらに好ましくは、リフレッシュ回路は、
複数のメモリセルが保持するデータをリフレッシュする
ために必要な時間間隔で、サイクル信号を出力するタイ
マ回路と、サイクル信号に応答して、リフレッシュ指令
信号を活性化する指令信号活性化回路と、活性化された
リフレッシュ指令信号を出力するか否かを判定する判定
回路とを含む。
【００１５】さらに好ましくは、タイマ回路の機能は、
入力端子から入力される信号に応答して無効化される。
【００１６】これにより、タイマ回路から出力されるサ
イクル信号を無効化することで、リフレッシュ動作を停
止させることが可能となり、リフレッシュ特性の評価テ
ストを実施することが可能となる。
【００１７】さらに好ましくは、指令信号活性化回路の
機能は、入力端子から入力される信号に応答して無効化
される。
【００１８】これにより、指令信号活性化回路はリフレ
ッシュ指令信号を活性化させることができず、リフレッ
シュ動作は停止する。よって、リフレッシュ特性の評価
テストを実施することが可能となる。
【００１９】さらに好ましくは、判定回路の機能は、入
力端子から入力される信号に応答して無効化される。
【００２０】これにより、判定回路から出力される判定
信号を無効化することで、リフレッシュ動作を停止させ
ることが可能となり、リフレッシュ特性の評価テストを
実施することが可能となる。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当部分には同一符号を付してその説明は繰り返さ
ない。
【００２２】［実施の形態１］図１はこの発明の実施の
形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡ
Ｍの全体構成図である。
【００２３】図１を参照して、完全ヒドゥンリフレッシ
ュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブ
ル信号／ＣＥとアウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号
／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０
〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ
８〜ＤＱ１５が入出力される端子群１２と、アドレス信
号Ａ０〜Ａm（ｍは１以上の自然数である）が入力され
る入力端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１
以上の自然数である）が入力される入力端子群１６と、
電源電圧ＶＣＣが与えられる電源端子１３と、接地電圧
ＧＮＤが与えられる接地端子１４とを含む。
【００２４】チップイネーブル信号／ＣＥは、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭを動作状態とするため
の信号である。アウトプットイネーブル信号／ＯＥは、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出モード
に設定するとともに出力バッファを活性化させる信号で
ある。ライトイネーブル信号／ＷＥは、完全ヒドゥンリ
フレッシュ機能付ＤＲＡＭを書込モードに設定する信号
である。制御信号／ＬＢは、下位（Lower bit）側の端
子群１１からデータの入出力を行うことを選択するため
の信号である。制御信号／ＵＢは、上位（Upper bit）
側の端子群１２からデータの入出力を行うことを選択す
るための信号である。
【００２５】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、端子群１１から入力される制御信号に応答し
て、書込モードや読出モードといった完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭの所定の動作モードに相当する
制御クロックを各ブロックに対して出力する制御回路２
０と、制御回路２０の出力に応じてアドレス信号Ａ０〜
Ａmを受けて内部に伝達する列アドレスバッファ２１
と、制御回路２０の出力に応じてアドレス信号Ａm+1〜
Ａnを受けて内部に伝達する行アドレスバッファ２２と
を含む。
【００２６】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、列アドレスバッファ２１が出力する内部アド
レス信号を制御回路２０の出力に応じて受け、列アドレ
スの指定を行う列デコーダ２３と、行アドレスバッファ
２２が出力する内部アドレス信号を制御回路２０の出力
に応じて受け、行アドレスの指定を行う行デコーダ２４
と、マトリックス状に配置されるメモリセルを含むメモ
リセルアレイ２６と、メモリセルアレイ２６からの出力
を増幅し、読出動作を行うセンスアンプおよび入出力回
路とを含む。
【００２７】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、制御回路２０の出力に応じて端子群１１から
データ信号ＤＱ０〜ＤＱ７を受けて、センスアンプおよ
び入出力制御回路２５に伝達する下位入力バッファ２７
と、制御回路２０の出力に応じてセンスアンプおよび入
出力制御回路２５からの信号を受けて端子群１１にデー
タ信号を出力する下位出力バッファ２８と、制御回路２
０の出力に応じて端子群１２からデータ信号ＤＱ８〜Ｄ
Ｑ１５を受けて、センスアンプおよび入出力制御回路２
５に伝達する上位入力バッファ２９と、制御回路２０の
出力に応じてセンスアンプおよび入出力制御回路２５か
らの信号を受けて端子群１２にデータ信号を出力する上
位出力バッファ３０とを含む。
【００２８】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、リフレッシュ回路４０を含む。リフレッシュ
回路４０は周期的に活性化される信号であるリフレッシ
ュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御
回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リ
フレッシュ動作を実施するために各ブロックへ動作指示
信号を出力する。
【００２９】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、リフレッシュストップモード制御回路８０を
含む。リフレッシュストップモード制御回路８０は、入
力端子群１０，１５，１６に入力される少なくとも１つ
の外部信号に応答して、ストップ信号／ＲｅｆＳＴＯＰ
をリフレッシュ回路４０へ出力する。
【００３０】リフレッシュストップモード制御回路８０
は、たとえば図２に示すようにバッファ８１で構成さ
れ、入力端子群１０，１５，１６中の１つの入力端子１
５０から入力される外部ストップ信号ｅｘｔ．／Ｒｅｆ
ＳＴＯＰに応答して、ストップ信号／ＲｅｆＳＴＯＰを
出力してもよい。
【００３１】また、図３に示すように、リフレッシュス
トップモード制御回路８０には、チップイネーブル信号
／ＣＥとアドレス信号Ａ０〜Ａｎとが入力され、それら
の信号の組合せでストップ信号／ＲｅｆＳＴＯＰを出力
させてもよい。たとえば、図４のタイミングチャートに
示すように、チップイネーブル信号／ＣＥの４サイクル
期間中アドレス信号Ａ０は通常より高い電圧レベル（Ｓ
ｕｐｅｒＶＩＨレベル）とし、その他のアドレス信号に
は、チップイネーブル信号／ＣＥの各サイクルごとに、
全てＨレベルまたは全てＬレベルを交互に印加すること
でストップ信号／ＲｅｆＳＴＯＰが活性化されるように
してもよい。
【００３２】ここで、リフレッシュ回路４０について説
明する。図５は図１中のリフレッシュ回路４０の回路図
である。
【００３３】図５を参照して、リフレッシュ回路４０
は、指令信号活性化回路５０と、判定回路６０と、ＮＡ
ＮＤゲート４１，４４と、インバータ４２と、バッファ
４８と、遅延回路４３、４９とフリップフロップ４５と
を含む。
【００３４】指令信号活性化回路５０はリフレッシュ指
令信号／ＲＥＦＥを活性化させる信号であるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６
０は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより
活性化されたリフレッシュ指令信号／ＲＥＦＥを出力す
るか否かを判定するための信号である判定信号Ｒｅｆｗ
ｉｎを出力する。
【００３５】ＮＡＮＤゲート４１は、リフレッシュフラ
ッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受
け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信
号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反
転した信号を信号／ＲＥＦＳＦとして出力する。
【００３６】インバータ４２はＮＡＮＤゲート４１から
出力された信号／ＲＥＦＳＦを受けて反転する。また、
遅延回路４３は信号／ＲＥＦＳＦを受けて一定時間遅延
させる。
【００３７】ＮＡＮＤゲート４４はインバータ４２の出
力信号と遅延回路４３の出力信号とを受け、インバータ
４２の出力信号と遅延回路４３の出力信号との論理積を
演算し、その演算結果を反転した信号を信号／ＲＥＦＳ
として出力する。
【００３８】フリップフロップ４５はＮＡＮＤゲート４
６および４７で構成される。ＮＡＮＤゲート４６は信号
／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信
号φＡ３とを受け、信号／ＲＥＦＳと出力信号φＡ３と
の論理積を演算し、その演算結果を反転した出力信号φ
Ａ２を出力する。ＮＡＮＤゲート４７はＮＡＮＤゲート
４６から出力された出力信号φＡ２と遅延回路４９から
出力された信号φＡ４とを受け、出力信号Ａ２と信号Ａ
４との理論積を演算し、その演算結果を反転した信号を
リフレッシュ指令信号／ＲＥＦＥとして出力する。
【００３９】遅延回路４９は、フリップフロップ４５か
ら出力されたリフレッシュ指令信号／ＲＥＦＥを受けて
一定時間遅延させた信号φＡ４を出力する。
【００４０】バッファ４８は信号φＡ３を受けてリフレ
ッシュ指令信号／ＲＥＦＥを出力する。
【００４１】図６は図５中の指令信号活性化回路５０の
回路図である。図６を参照して、指令信号活性化回路５
０は、リング発振器で構成され周期的に活性化されたサ
イクル信号／Ｒｅｆｃｙｃを出力するタイマ回路５１
と、フリップフロップ５２と、ＮＡＮＤゲート５５と、
インバータ５６および５７と、遅延回路５８と、ＡＮＤ
ゲート５９とを含む。
【００４２】ＡＮＤゲート５９は、サイクル信号／Ｒｅ
ｆｃｙｃとリフレッシュストップモード制御回路８０か
ら出力されるストップ信号／ＲｅｆＳＴＯＰとを受け、
サイクル信号／Ｒｅｆｃｙｃとストップ信号／ＲｅｆＳ
ＴＯＰとの論理積を演算し、その演算結果を信号φＡ０
として出力する。
【００４３】フリップフロップ５２は、ＮＡＮＤゲート
５３および５４で構成される。ＮＡＮＤゲート５３は信
号φＡ０とＮＡＮＤゲート５４の出力信号φＡ１１とを
受け、信号φＡ０と出力信号φＡ１１との論理積を演算
し、その演算結果を反転した出力信号φＡ１０を出力す
る。また、ＮＡＮＤゲート５４は、ＮＡＮＤゲート５３
から出力された出力信号φＡ１０と、ＮＡＮＤゲート５
５から出力された出力信号φＡ１２とを受け、出力信号
φＡ１０とφＡ１２との論理積を演算し、その演算結果
を反転した出力信号φＡ１１を出力する。
【００４４】インバータ５６は、フリップフロップ５２
から出力された出力信号φＡ１１を受け、反転し、反転
した信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇと
して出力する。
【００４５】インバータ５７は、リフレッシュ指令信号
／ＲＥＦＥを受け、反転する。また、遅延回路５８は、
インバータ５７により反転されたリフレッシュ指令信号
／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／
ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力す
る。
【００４６】ＮＡＮＤゲート５５は、リフレッシュ指令
信号／ＲＥＦＥと遅延回路５８から出力された信号φＡ
１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号
φＡ１３との論理積を演算し、その演算結果を反転した
信号φＡ１２を出力する。
【００４７】図７は、図５中の判定回路６０の回路図で
ある。図７を参照して、判定回路６０はバッファ回路６
１で構成される。バッファ回路６１は内部チップイネー
ブル信号ｉｎｔ．／ＣＥを受け、判定信号Ｒｅｆｗｉｎ
を出力する。なお、制御回路２０は、入力端子群１０か
ら入力されたチップイネーブル信号／ＣＥを受け、内部
チップイネーブル信号ｉｎｔ／ＣＥを生成する。
【００４８】以上の回路構成を示すリフレッシュ回路４
０の動作について説明する。図８はリフレッシュ回路４
０の動作について示したタイミングチャートである。
【００４９】図８を参照して、入力端子群１０から入力
されるチップイネーブル信号／ＣＥが非活性状態のと
き、判定回路６０はリフレッシュ動作を行うことが可能
であると判定する。すなわち、判定回路６０は、リフレ
ッシュ回路４０がリフレッシュ指令信号／ＲＥＦＥを出
力することができると判定する。よって、判定回路６０
から出力される判定信号Ｒｅｆｗｉｎは活性状態とな
る。
【００５０】ここで、時刻ｔ１でタイマ回路５１から出
力されるサイクル信号／Ｒｅｆｃｙｃが活性化される。
このとき、リフレッシュストップモード制御回路８０か
ら出力されるストップ信号／ＲｅｆＳＴＯＰは非活性状
態のため、指令信号活性化回路５０から出力されるリフ
レッシュフラッグ信号Ｒｅｆｆｌａｇが活性化される。
【００５１】よって、リフレッシュ回路４０中のＮＡＮ
Ｄゲート４１は、活性状態の判定信号Ｒｅｆｗｉｎと活
性化されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇと
を受け、信号／ＲＥＦＳＦを活性化する。ＮＡＮＤゲー
ト４４は活性化された信号／ＲＥＦＳＦを受け、遅延回
路４３で設定された一定時間活性化された信号／ＲＥＦ
Ｓを出力する。
【００５２】フリップフロップ４５は活性化された信号
／ＲＥＦＳを受け、遅延回路４９で設定された一定時間
活性化された信号φＡ３を出力する。バッファ４８は、
信号φＡ３を受け、時刻ｔ１から一定時間活性化された
リフレッシュ指令信号／ＲＥＦＥを出力する。
【００５３】以上の動作により、時刻ｔ１で指令信号活
性化回路５０から出力されたリフレッシュフラッグ信号
Ｒｅｆｆｌａｇが活性化されたとき、判定回路６０はリ
フレッシュ動作を行うことができると判定している。す
なわち、時刻ｔ１で判定回路６０は判定信号Ｒｅｆｗｉ
ｎを活性状態としている。よって、完全ヒドゥンリフレ
ッシュ機能付ＤＲＡＭがスタンバイ状態のときにリフレ
ッシュ動作を行うことが可能となる。
【００５４】なお、リフレッシュ回路４０から出力され
るリフレッシュ指令信号／ＲＥＦＥは遅延回路４９で設
定された一定時間経過後の時刻ｔ２で非活性化される。
このとき、指令信号活性化回路５０内のＮＡＮＤゲート
５５から出力される信号φＡ１２はＬレベルとなるた
め、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００５５】次に、時刻ｔ２’のとき、チップイネーブ
ル信号／ＣＥが活性状態となる。このとき、判定回路６
０はリフレッシュ動作ができないと判定し、判定回路か
ら出力される判定信号Ｒｅｆｗｉｎを非活性化する。
【００５６】次に、時刻ｔ３のとき、一定周期で活性状
態となるサイクル信号／Ｒｅｆｃｙｃの活性化される
と、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも活性化される。
【００５７】しかしながら、判定回路６０から出力され
る判定信号Ｒｅｆｗｉｎは非活性状態のままであるた
め、ＮＡＮＤゲート４４から出力される信号／ＲＥＦＳ
は非活性状態のままである。よって、リフレッシュ回路
４０から出力されるリフレッシュ指令信号／ＲＥＦＥは
非活性状態のままである。
【００５８】また、リフレッシュ指令信号／ＲＥＦＥが
非活性状態のままであるため、指令信号活性化回路５０
内のＮＡＮＤゲート５５から出力される信号φＡ１２は
Ｈレベルであることから、フリップフロップ５２から出
力される出力信号φＡ１１はＬレベルのままである。そ
の結果、指令信号活性化回路５０から出力されるリフレ
ッシュフラッグ信号Ｒｅｆｆｌａｇは時刻ｔ３以降活性
状態となる。
【００５９】以上のように、チップイネーブル信号／Ｃ
Ｅが活性状態の期間中は、判定回路６０はリフレッシュ
動作を実行しないと判定する。また、リフレッシュ指令
信号／ＲＥＦＥを活性化するために指令信号活性化回路
５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆ
ｌａｇは、判定回路６０がリフレッシュ動作を実行しな
いと判定した期間中に活性化された場合、そのリフレッ
シュフラッグ信号Ｒｅｆｆｌａｇは活性状態を保持す
る。
【００６０】続いて時刻ｔ４でチップイネーブル信号／
ＣＥが非活性化され、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭが再びスタンバイ状態となった場合、判定回路
６０はリフレッシュ動作を実行できると判定し、その結
果、判定回路６０から出力される判定信号Ｒｅｆｗｉｎ
が活性化される。
【００６１】ここで、時刻ｔ３以降リフレッシュフラッ
グ信号Ｒｅｆｆｌａｇは活性状態となっているため、時
刻ｔ４でリフレッシュ回路４０内のＮＡＮＤゲート４４
から出力される信号／ＲＥＦＳは活性化され、遅延回路
４３で設定した一定時間活性状態となる。よって、リフ
レッシュ回路４０から出力されるリフレッシュ指令信号
／ＲＥＦＥは遅延回路４９で設定された一定時間分活性
状態となる。
【００６２】時刻ｔ４から遅延回路４９で設定された一
定時間が経過した時刻ｔ５において、リフレッシュ指令
信号／ＲＥＦＥは非活性化される。また、リフレッシュ
指令信号／ＲＥＦＥの非活性化に応答してリフレッシュ
フラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００６３】時刻ｔ５以降においても、リフレッシュ回
路４０は、判定回路６０がリフレッシュ動作を実行でき
ると判断した期間中に、リフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇが活性化したときに、リフレッシュフラッグ
信号Ｒｅｆｆｌａｇに応答してリフレッシュ指令信号／
ＲＥＦＥを活性化する。
【００６４】以上の動作により、実施の形態１における
完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、スタン
バイ状態のときにリフレッシュ動作を行う。
【００６５】次に、実施の形態１における完全ヒドゥン
リフレッシュ機能付ＤＲＡＭにて、リフレッシュ特性の
テストを実施する場合について説明する。
【００６６】図５における時刻ｔ６において、リフレッ
シュストップモード制御回路８０から出力されるストッ
プ信号／ＲｅｆＳＴＯＰが活性状態となる。続いて、時
刻ｔ７において、タイマ回路５１から出力されるサイク
ル信号／Ｒｅｆｃｙｃが活性化されたとき、ストップ信
号／ＲｅｆＳＴＯＰは活性状態である。よって、指令信
号活性化回路５０内のＡＮＤゲート５９から出力される
信号φＡ０はＬレベルとなる。よって、指令信号活性化
回路５０から出力されるリフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇ信号は活性化されない。
【００６７】以上の動作により、時刻ｔ６でストップ信
号／ＲｅｆＳＴＯＰが活性化されると、時刻ｔ６以降で
リフレッシュ回路４０から出力されるリフレッシュ指令
信号／ＲＥＦＥが非活性状態となる。
【００６８】以上より、外部から入力された信号に応答
してストップ信号／ＲｅｆＳＴＯＰが活性化されると、
リフレッシュサイクル信号／Ｒｅｆｃｙｃが無効化され
る。よって、リフレッシュ指令信号／ＲＥＦＥは活性化
されず、結果として、リフレッシュ動作は停止する。こ
れにより、完全ヒドゥンリフレッシュ機能付ＤＲＡＭに
おいても、リフレッシュ動作を停止させ、リフレッシュ
特性の評価テストを行うことが可能となる。
【００６９】［実施の形態２］実施の形態１では外部か
ら入力される信号により、サイクル信号／Ｒｅｆｃｙｃ
を無効化することにより、リフレッシュ動作を停止させ
た。これと同様に、指令信号活性化回路５０から出力さ
れるリフレッシュフラッグ信号Ｒｅｆｆｌａｇ信号を無
効化することにより、リフレッシュ動作を停止させるこ
とも可能である。
【００７０】図９は、この発明の実施の形態２における
リフレッシュ回路９０の回路図である。
【００７１】図９を参照して、図５に示したリフレッシ
ュ回路４０と比較して、リフレッシュ回路９０では、指
令信号活性化回路５０とＮＡＮＤゲート４１との間にＡ
ＮＤゲート９１が接続される。
【００７２】ＡＮＤゲート９１はストップ信号／Ｒｅｆ
ＳＴＯＰと指令信号活性化回路５０から出力されるリフ
レッシュフラッグ信号Ｒｅｆｆｌａｇとを受け、ストッ
プ信号／ＲｅｆＳＴＯＰとリフレッシュフラッグ信号Ｒ
ｅｆｆｌａｇとの論理積を演算後、その演算結果を信号
φＡ９１として出力する。
【００７３】その他の回路構成については図５と同じで
あるため、その説明は繰り返さない。
【００７４】以上の回路構成を示すリフレッシュ回路９
０の動作について説明する。図１０はリフレッシュ回路
９０の動作を示すタイミングチャートである。
【００７５】図１０を参照して、時刻ｔ１〜ｔ５までの
動作については図８と同じであるため、その説明は繰り
返さない。
【００７６】時刻ｔ６でリフレッシュ回路９０の外部か
ら入力されるストップ信号／ＲｅｆＳＴＯＰが活性状態
となる。なお、ストップ信号／ＲｅｆＳＴＯＰを活性状
態とする方法については実施の形態１での場合と同じで
ある。
【００７７】時刻ｔ７でタイマ回路５１から出力される
サイクル信号／Ｒｅｆｃｙｃが活性化されたとき、サイ
クル信号／Ｒｅｆｃｙｃの活性化に応答してリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも活性状態となる。しか
しながら、ストップ信号／ＲｅｆＳＴＯＰが活性状態の
ときＡＮＤゲート９１から出力される信号φＡ９１はＬ
レベルとなるため、ＮＡＮＤゲート４１から出力される
信号／ＲＥＦＳＦは非活性状態を維持する。よって、Ｎ
ＡＮＤゲート４４から出力される信号／ＲＥＦＳも活性
化されず、リフレッシュ指令信号／ＲＥＦＥは非活性状
態のままとなる。
【００７８】すなわち、時刻ｔ６でストップ信号／Ｒｅ
ｆＳＴＯＰが活性状態となることにより、時刻ｔ６以降
でリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化さ
れても、ＡＮＤゲート９１によりリフレッシュフラッグ
信号Ｒｅｆｆｌａｇが無効化され、その結果リフレッシ
ュ指令信号／ＲＥＦＥが非活性状態を維持する。よっ
て、時刻ｔ６以降は完全ヒドゥンリフレッシュ機能付Ｄ
ＲＡＭではリフレッシュ動作が停止される。
【００７９】以上に示したように、指令信号活性化回路
５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆ
ｌａｇを外部からの信号により無効化することによって
も、リフレッシュ動作を停止させることが可能となる。
【００８０】［実施の形態３］さらに完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭ内のリフレッシュ回路４０にお
いて、判定回路６０から出力される判定信号Ｒｅｆｗｉ
ｎを無効化することによってもリフレッシュ動作を停止
させることが可能である。
【００８１】図１１はこの発明の実施の形態３における
リフレッシュ回路１００の回路図である。
【００８２】図１１を参照して、図５に示したリフレッ
シュ回路４０と比較して、リフレッシュ回路１００は判
定回路６０とＮＡＮＤゲート４１との間にＡＮＤゲート
１０１が接続されている。
【００８３】ＡＮＤゲート１０１は、リフレッシュスト
ップモード制御回路８０から出力されるストップ信号／
ＲｅｆＳＴＯＰと判定回路６０から出力される判定信号
Ｒｅｆｗｉｎとを受け、ストップ信号／ＲｅｆＳＴＯＰ
と判定信号Ｒｅｆｗｉｎとの論理積を演算し、その演算
結果を信号φＡ１０１として出力する。その他の回路構
成については図５と同じであるため、その説明は繰り返
さない。
【００８４】次に、リフレッシュ回路１００の動作につ
いて説明する。図１２はリフレッシュ回路１００の動作
を示すタイミングチャートである。
【００８５】図１２を参照して、時刻ｔ１〜ｔ５までの
動作は図８での動作と同じであるため、その説明は繰り
返さない。
【００８６】時刻ｔ６でリフレッシュ回路１００の外部
から入力されるストップ信号／ＲｅｆＳＴＯＰが活性状
態となり、時刻ｔ７でタイマ回路５１から出力されるサ
イクル信号／Ｒｅｆｃｙｃが活性化されたとき、サイク
ル信号／Ｒｅｆｃｙｃの活性化に応答してリフレッシュ
フラッグ信号Ｒｅｆｆｌａｇも活性状態となる。また、
チップイネーブル信号／ＣＥが非活性状態であるため、
判定信号Ｒｅｆｗｉｎも活性状態となっている。しかし
ながら、ストップ信号／ＲｅｆＳＴＯＰが活性状態のた
めＡＮＤゲート１００から出力される信号φＡ１０１は
Ｌレベルとなる。よって、ＮＡＮＤゲート４１から出力
される信号／ＲＥＦＳＦは非活性状態を維持するため、
ＮＡＮＤゲート４４から出力される信号／ＲＥＦＳも活
性化されない。よって、リフレッシュ指令信号／ＲＥＦ
Ｅは非活性状態のままとなる。
【００８７】すなわち、時刻ｔ６でストップ信号／Ｒｅ
ｆＳＴＯＰが活性状態となることにより、判定信号Ｒｅ
ｆｗｉｎを無効化し、その結果リフレッシュ動作が停止
する。
【００８８】以上に示したように、判定回路６０から出
力される判定信号Ｒｅｆｗｉｎを外部からの信号で無効
化することによっても、リフレッシュ動作を停止させる
ことが可能となる。よって、リフレッシュ動作を停止さ
せてテストを行うことができる。
【００８９】なお実施の形態１〜３では、外部信号に応
答して活性化されるストップ信号／ＲｅｆＳＴＯＰによ
り、サイクル信号／Ｒｅｆｃｙｃ、リフレッシュフラッ
グ信号／Ｒｅｆｆｌａｇ、判定信号Ｒｅｆｗｉｎをそれ
ぞれ無効化した場合について説明したが、ストップ信号
／ＲｅｆＳＴＯＰにより、サイクル信号／Ｒｅｆｃｙｃ
とリフレッシュフラッグ信号／Ｒｅｆｆｌａｇと判定信
号Ｒｅｆｗｉｎの３つの信号のうち２つを無効化するこ
とも、全ての信号を無効化することも、上述した実施の
形態を組合せることで可能である。
【００９０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【００９１】
【発明の効果】この発明により、完全ヒドゥンリフレッ
シュ機能付ＤＲＡＭにおいて、リフレッシュ動作を外部
信号により停止させることで、リフレッシュ特性の評価
テストを行うことが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭの全体構成図である。
【図２】 図１中のリフレッシュストップモード制御回
路８０の回路図の１例である。
【図３】 図１中のリフレッシュストップモード制御回
路８０の構成図の１例である。
【図４】 図３に示したリフレッシュストップモード制
御回路８０の動作を示したタイミングチャートである。
【図５】 図１中のリフレッシュ回路４０の回路図であ
る。
【図６】 図５中の指令信号活性化回路５０の回路図で
ある。
【図７】 図５中の判定回路６０の回路図である。
【図８】 リフレッシュ回路４０の動作について示した
タイミングチャートである。
【図９】 この発明の実施の形態２におけるリフレッシ
ュ回路９０の回路図である。
【図１０】 リフレッシュ回路９０の動作について示し
たタイミングチャートである。
【図１１】 この発明の実施の形態３におけるリフレッ
シュ回路１００の回路図である。
【図１２】 リフレッシュ回路１００の動作について示
したタイミングチャートである。
【図１３】 従来の完全ヒドゥンリフレッシュ機能付Ｄ
ＲＡＭにおけるリフレッシュ動作を実行するときのタイ
ミングチャートである。
【符号の説明】
１ 完全ヒドゥンリフレッシュ機能付ＤＲＡＭ、１０
入力端子群、１１，１２，１５，１６ 端子群、１３
電源端子、１４ 接地端子、２０ 制御回路、２１ 列
アドレスバッファ、２２ 行アドレスバッファ、２３
列デコーダ、２４ 行デコーダ、２５ センスアンプお
よび入出力制御回路、２６ メモリセルアレイ、２７
下位入力バッファ、２８ 下位出力バッファ、２９ 上
位入力バッファ、３０ 上位出力バッファ、４０，９
０，１００ リフレッシュ回路、５０ 指令信号活性化
回路、５１ タイマ回路、６０ 判定回路、８０ リフ
レッシュストップモード制御回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 テストが可能な半導体記憶装置であっ
    て、 行列状に配置される複数のメモリセルを含むメモリセル
    アレイと、 外部から信号が入力される入力端子と、 前記複数のメモリセルが保持するデータを、外部から命
    令されることなくリフレッシュする完全ヒドゥンリフレ
    ッシュ手段とを含み、 前記完全ヒドゥンリフレッシュ手段の機能は前記入力端
    子から入力される信号に応答して無効化される、半導体
    記憶装置。
  2. 【請求項２】 前記完全ヒドゥンリフレッシュ手段は、 前記リフレッシュ動作の実行を指令するリフレッシュ指
    令信号を出力するリフレッシュ回路と、 前記リフレッシュ指令信号に応答してリフレッシュ動作
    を実行するための制御回路とを含み、 前記リフレッシュ回路の機能は、前記入力端子から出力
    される信号に応答して無効化される、請求項１に記載の
    半導体記憶装置。
  3. 【請求項３】 前記リフレッシュ回路は、 前記複数のメモリセルが保持するデータをリフレッシュ
    するために必要な時間間隔で、サイクル信号を出力する
    タイマ回路と、 前記サイクル信号に応答して、前記リフレッシュ指令信
    号を活性化する指令信号活性化回路と、 前記活性化されたリフレッシュ指令信号を出力するか否
    かを判定する判定回路とを含む、請求項２に記載の半導
    体記憶装置。
  4. 【請求項４】 前記タイマ回路の機能は、前記入力端子
    から入力される信号に応答して無効化される、請求項３
    に記載の半導体記憶装置。
  5. 【請求項５】 前記指令信号活性化回路の機能は、前記
    入力端子から入力される信号に応答して無効化される、
    請求項３に記載の半導体記憶装置。
  6. 【請求項６】 前記判定回路の機能は、前記入力端子か
    ら入力される信号に応答して無効化される、請求項３に
    記載の半導体記憶装置。
JP2001158368A 2001-05-28 2001-05-28 半導体記憶装置 Withdrawn JP2002352598A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001158368A JP2002352598A (ja) 2001-05-28 2001-05-28 半導体記憶装置
US09/988,172 US6590823B2 (en) 2001-05-28 2001-11-19 Refresh-circuit-containing semiconductor memory device
TW090131318A TW541536B (en) 2001-05-28 2001-12-18 Semiconductor memory device
KR10-2002-0004049A KR100472251B1 (ko) 2001-05-28 2002-01-24 리프레쉬 회로를 갖는 반도체 기억 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001158368A JP2002352598A (ja) 2001-05-28 2001-05-28 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2002352598A true JP2002352598A (ja) 2002-12-06

Family

ID=19002104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001158368A Withdrawn JP2002352598A (ja) 2001-05-28 2001-05-28 半導体記憶装置

Country Status (4)

Country Link
US (1) US6590823B2 (ja)
JP (1) JP2002352598A (ja)
KR (1) KR100472251B1 (ja)
TW (1) TW541536B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003288787A (ja) * 2002-03-28 2003-10-10 Mitsubishi Electric Corp 半導体記憶装置
JP2003317472A (ja) * 2002-04-17 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
KR102011796B1 (ko) 2012-08-30 2019-08-20 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20170008083A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 리프레쉬 검증 회로, 반도체 장치 및 반도체 시스템
KR20180047778A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06119780A (ja) 1992-10-05 1994-04-28 Nec Ic Microcomput Syst Ltd 半導体メモリ
KR950014089B1 (ko) * 1993-11-08 1995-11-21 현대전자산업주식회사 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치
KR100372245B1 (ko) * 1995-08-24 2004-02-25 삼성전자주식회사 워드라인순차제어반도체메모리장치
KR100223339B1 (ko) * 1996-12-31 1999-10-15 김영환 반도체 장치에서 리프레쉬 동작중 모드전환 방지방법
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20030009065A (ko) 2003-01-29
TW541536B (en) 2003-07-11
KR100472251B1 (ko) 2005-03-08
US20020176300A1 (en) 2002-11-28
US6590823B2 (en) 2003-07-08

Similar Documents

Publication Publication Date Title
US6741515B2 (en) DRAM with total self refresh and control circuit
JP5131348B2 (ja) 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
JP4555416B2 (ja) 半導体集積回路およびその制御方法
KR100963702B1 (ko) 명령 신호 및 동작 상태에 기초하여 명령을 디코딩하기위한 시스템 및 방법
KR20000011421A (ko) 가상채널동기식다이나믹랜덤액세스메모리
JP4065687B2 (ja) 半導体メモリ装置
JP4743999B2 (ja) 半導体記憶装置
JPH0917178A (ja) 半導体記憶装置とメモリシステム
JP4139734B2 (ja) 擬似スタティックメモリ装置および電子機器
KR100799946B1 (ko) 반도체 메모리 및 그 제어 방법
JP4289825B2 (ja) 半導体記憶装置
US7675773B2 (en) Semiconductor memory, test method of semiconductor memory and system
JP2003045178A (ja) 半導体メモリ
JP2002352598A (ja) 半導体記憶装置
JP4000242B2 (ja) 半導体記憶装置
JPH10134569A (ja) 同期型ダイナミック・ランダム・アクセス・メモリ
JP2003085999A (ja) 半導体記憶装置
CN115015741A (zh) 芯片测试方法、装置、设备及介质
JP2002222591A (ja) 同期型半導体記憶装置
KR101102051B1 (ko) 자동 부분 어레이 셀프 리프레쉬 장치
US7111112B2 (en) Semiconductor memory device having control circuit
JPH096490A (ja) マイクロコンピュータ、及びデータ処理装置
JP4562468B2 (ja) 半導体記憶装置
JP2000030440A (ja) 半導体記憶装置
JP2002150794A (ja) 半導体記憶装置およびそのテスト方法並びにテスト回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080805