KR100372245B1 - 워드라인순차제어반도체메모리장치 - Google Patents

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Abstract

본 발명은 워드라인 순차제어 반도체 메모리장치에 관한 것으로서, 특히 외부 제어클럭에 응답하여 리프레쉬 모드신호를 발생하는 클럭제어부; 상기 클럭제어부의 리프레쉬 모드신호에 응답하여 리프레쉬동작을 위한 인에이블신호를 발생하는 리프레쉬 로직부; 상기 리프레쉬 로직부의 인에이블신호에 응답하여 로우어드레스 스트로브신호가 액티베이션 되어있는 1사이클 동안에 순차적으로 증가하는 n개의 로우어드레스신호를 차례로 발생하는 리프레쉬 카운터부; 상기 리프레쉬 카운터부로부터 상기 로우어드레스신호들을 차례로 수신하여 n개의 로우어드레스신호를 순차적으로 출력하는 로우 어드레스 버퍼 ; 및 상기 로우어드레스 버퍼로부터 출력된 상기 n개의 로우어드레스신호를 차례로 디코딩하고 매 디코딩 마다 선택된 워드라인을 순차적으로 인에이블시키는 2n개의 워드라인 드라이버들을 포함하는 로우디코더를 구비하는 것에 의해, 리프레쉬모드에서 선택되는 워드라인이 시퀀셜하게 증가하므로 피크전류의 증가를 억제할 수 있는 효과가 있다.

Description

워드라인 순차제어 반도체 메모리 장치
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 리프레쉬모드에서 한사이클내에 워드라인을 순차적으로 인에이블시킴으로서 리프레쉬 사이클을 줄일 수 있는 워드라인 순차제어 반도체 메모리장치에 관한 것이다.
디램(DRAM)의 경우 셀(Cell)의 데이터 보존을 위하여 리프레쉬(Refresh)는 필수적이다. 리프레쉬 사이클은 칩(Chip)내 모든 셀을 한번 리프레쉬하는 사이클 수로 표시되며 로우(Row) 어드레스(Address)수에 의해 결정되는 것이 보통이다. 디램의 집적도가 증가하면서 리프레쉬 사이클도 증가하였고 이를 만족하기 위하여 셀의 데이터 보존(RETENTION) 시간 또한 증가하여야 한다. 하지만 셀 사이즈의 감소에 따른 셀 캐패시터의 감소, 신뢰성 및 동작전류 문제로 인한 전원 전압의 강하등의 이유로 인하여 데이터 보존 타임을 증가시키는 일은 점점 어려워지고 있다.
이러한 문제점을 해결하고자 리프레쉬 모드로 진입하면 한 사이클에 선택되는 워드라인의 수를 두배로 늘려 리프레쉬 사이클을 줄이는 방법이 소개되고 있으나 워드라인이 동시에 2배가 활성화(ACTIVATION)됨에 따라 동작 전류의 증가로 노이즈 유발 및 칩 성능(Performance) 저하의 원인이 되기도 한다.
제 1도는 종래의 디램 반도체 메모리장치의 블록도를 나타낸다. 로우어드레스 스트로브신호(RAS), 컬럼어드레스 스트로브신호(CAS), 쓰기제어신호(W)와 같이 칩제어클럭(CHIP CONTROL CLOCK)들의 클럭제어부(10)에 의한 조합으로 리프레쉬 모드로 들어가게 되면 리프레쉬 로직부(REFRESH CONTROL LOGIC)(12)가 동작하여 인에이블신호를 발생하고 리프레쉬 카운터부(REFRESH COUNTER)(14)가 인에이블되며 리프레쉬 카운터부(14)의 출력에 따라 로우 어드레스 버퍼(16)에서 로우 어드레스 출력이 결정된다. 이때, 로우 어드레스 출력(ROW ADDRESS OUTPUT)은 로우 어드레스 스트로브신호(RAS)의 1사이클에 하나의 상태로 결정되게 된다. 따라서, 로우 어드레스 출력들에 의해 로우 디코더(18)의 선택이 결정되고 인에이블되는 워드라인 또한 결정되게 된다. 따라서, 셀어레이(20)의 워드라인에 연결된 셀들이 선택되게 된다.
그러므로, 리프레쉬 사이클을 줄이기 위해서는 로우 어드레스 버퍼(ROWADDRESS BUFFER)(16)를 제어하여 선택되는 로우 디코더(18)의 수를 늘려 인에이블되는 워드라인의 수를 늘려야 한다. 이대, 동작하는 로우 디코더의 수가 많아지므로 동작 전류가 증가하게 된다.
제 2도를 참조하면, 종래기술에 의한 반도체 메모리장치에서는, RAS클럭에 동기되어 선택된 워드라인이 동시에 인에이블되며 이로 인해 동작전류 및 피크전류(PEAK CURRENT)가 증가하게 되고 이에 노이즈 유발, 전력손실등으로 인하여 칩성능의 저하를 초래하게 된다.
본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 한 사이클내에 다수의 워드라인을 시퀀셜하게 액티베이션시킴으로 칩 성능 저하 없이 리프레쉬 사이클을 감소시킬수 있는 워드라인 순차제어 반도체 메모리장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 장치는, 외부 제어클럭에 응답하여 리프레쉬 모드신호를 발생하는 클럭제어부;
상기 클럭제어부의 리프레쉬 모드신호에 응답하여 리프레쉬동작을 위한 인에이블신호를 발생하는 리프레쉬 로직부;
상기 리프레쉬 로직부의 인에이블신호에 응답하여 로우어드레스 스트로브신호가 액티베이션 되어있는 1사이클 동안에 순차적으로 증가하는 n개의 로우어드레스신호를 차례로 발생하는 리프레쉬 카운터부;
상기 리프레쉬 카운터부로부터 상기 로우어드레스신호들을 차례로 수신하여n개의 로우어드레스신호를 순차적으로 출력하는 로우 어드레스 버퍼; 및
상기 로우어드레스 버퍼로부터 출력된 상기 n개의 로우어드레스신호를 차례로 디코딩하고 매 디코딩 마다 선택된 워드라인을 순차적으로 인에이블시키는 2n개의 워드라인 드라이버들을 포함하는 로우디코더를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 리프레쉬모드에서 선택되는 워드라인이 시퀀셜하게 증가하므로 피크전류의 증가를 억제할 수 있다.
제 1도는 종래의 반도체 메모리장치의 블록도
제 2도는 본 발명에 의한 워드라인 순차제어 반도체 메모리장치의 블록도
제 3도는 본 발명에 의한 워드라인 순차제어 반도체 메모리장치의 바람직한 일실시예의 회로구성도
제 4도는 제 3도의 동작을 설명하기 위한 타이밍도
제 5도는 본 발명에 의한 워드라인 순차제어 반도체 메모리 장치의 바람직한 일실시예의 회로 구성도
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제 3도는 본 발명에 의한 워드라인 순차제어 반도체 메모리장치의 블록도를 나타낸다. 제 4도는 제 3도의 동작을 설명하기 위한 타이밍차트를 나타낸다. 제5도는 본 발명에 의한 워드라인 순차제어 반도체 메모리장치의 바람직한 일실시예의 회로구성도를 나타낸다, 제 3도 내지 제 5도에서 제 1도 및 제 2도와 동일한 부분은 동일부호로 표기된다.
제 3도를 참조하면, 본 발명에 의한 워드라인 순차제어 반도체 메모리장치에서는 로우 어드레스 스트로브신호(RAS), 컬럼 어드레스 스트로브신호(CAS), 라이트 제어신호(W)와 같이 칩제어클럭(CHIP CONTROL CLOCK)들의 클럭제어부(10)에 의한 조합으로 리프레쉬 모드로 들어가게 되면 리프레쉬 로직부(REFRESH CONTROL LOGIC)(12)이 동작하여 인에이블신호를 발생하고 리프레쉬 카운터부(REFRESH COUNTER)(22)가 인에이블되며 리프레쉬 카운터부(22)의 출력에 따라 로우 어드레스 버퍼(16)에서 로우 어드레스 출력이 결정된다. 이때, 로우 어드레스 출력은 1RAS의1사이클동안 리프레쉬 카운터(22)의 출력인 로우어드레스가 시퀀셜적으로(SEQUENTIALLY)증가하게 되고 로우 어드레스 버퍼(16)는 상기 리프레쉬 카운터(22)의 출력을 로우 디코더로 전달한다. 그러므로, 선택되는 워드라인도 변화하게 된다. 따라서, 로우 어드레스 스트로브신호의 1사이클 동안 인에이블되는 워드라인의 수가 증가하므로 리프레쉬 사이클은 감소하게 된다.
즉, 제 4도에 도시한 바와 같이 본 발명에 의한 리프레쉬 사이클에서는 워드라인 인에이블 타이밍이 순차적으로 스캔하듯이 발생하게 되므로 선택되는 워드라인이 RAS의 1사이클동안 시퀀셜하게 증가하므로 피크전류는 증가하지 않으며 칩 성능(PERFORMANCE)의 저하도 발생하지 않는다.
제 5도는 4개의 워드라인이 시퀀셜하게 인에이블되는 일실시예를 나타내고 있다. RAS, CAS, W 신호가 클럭제어부(10)에 인가되어 리프레쉬 모드로 진입하면 리프레쉬 로직부(12)의 타이머 및 리프레쉬 카운터부(22)의 카운터들이 인에이블되며 카운터의 출력인 CAi와 CAj의 상태에 따라 로우 어드레스 버퍼(16)의 출력인 로우 어드레스(RAi, RAiB, RAj 및 RAjB)의 상태가 정해지게 된다.
이때 CAi와CAj는 카운터 출력으로 4가지 경우(00→01→10→11)를 반복하게 되며, RAi, RAiB, RAj 및 RAjB의 상태 또한 변화하게 된다. 따라서, 로우디코더(18)의 4개의 워드라인 드라이버가 RAi, RAiB, RAj 및 RAjB의 조합으로 순차적으로 인에이블되므로 WLk, WLl, WLm, WLn 또한 시퀀셜하게 인에이블된다. 상기 타이머는 RAS 1사이클 동안 인에이블시킬 수 있는 워드라인의 수를 결정하기 위한 일정 주기의 펄스신호를 출력하는 수단이며 상기 타이머의 출력은 카운터의 입력으로 연결된다.
이상과 같이 본 발명에서는 한 사이클내에 다수의 워드라인을 시퀀셜하게 액티베이션 시킴으로 칩 성능의 저하 없이 리프레쉬 사이클을 감소시키는 효과가 있다.

Claims (1)

  1. 외부 제어클럭에 응답하여 리프레쉬 모드신호를 발생하는 클럭제어부;
    상기 클럭제어부의 리프레쉬 모드신호에 응답하여 리프레쉬동작을 위한 인에이블신호를 발생하는 리프레쉬 로직부;
    상기 리프레쉬 로직부의 인에이블신호에 응답하여 로우어드레스 스트로브신호가 액티베이션 되어있는 1사이클 동안에 순차적으로 증가하는 n개의 로우어드레스신호를 차례로 발생하는 리프레쉬 카운터부;
    상기 리프레쉬 카운터부로부터 상기 로우어드레스신호들을 차례로 수신하여 n개의 로우어드레스신호를 순차적으로 출력하는 로우 어드레스 버퍼; 및
    리프레쉬 동작동안에 상기 로우어드레스 버퍼로부터 출력된 상기 n개의 로우어드레스신호를 차례로 디코딩하고 매 디코딩 마다 선택된 워드라인을 순차적으로 인에이블시키는 2n개의 워드라인 드라이버들을 포함하는 로우디코더를 구비하는 것을 특징으로 하는 워드라인 순차제어 반도체 메모리 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
KR100234365B1 (ko) * 1997-01-30 1999-12-15 윤종용 반도체 메모리장치의 리프레쉬 방법 및 회로
US5987577A (en) * 1997-04-24 1999-11-16 International Business Machines Dual word enable method and apparatus for memory arrays
US6049505A (en) 1998-05-22 2000-04-11 Micron Technology, Inc. Method and apparatus for generating memory addresses for testing memory devices
US6023434A (en) 1998-09-02 2000-02-08 Micron Technology, Inc. Method and apparatus for multiple row activation in memory devices
US6188627B1 (en) * 1999-08-13 2001-02-13 International Business Machines Corporation Method and system for improving DRAM subsystem performance using burst refresh control
KR100597620B1 (ko) * 1999-08-18 2006-07-06 삼성전자주식회사 반도체 메모리 장치의 어드레스 디코딩 회로
JP3745185B2 (ja) * 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
US6327209B1 (en) 2000-08-30 2001-12-04 Micron Technology, Inc. Multi stage refresh control of a memory device
JP2002352598A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置
JP2003317472A (ja) * 2002-04-17 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
KR100656874B1 (ko) * 2004-07-28 2006-12-12 엠시스랩 주식회사 피크전류의 크기를 저감하는 고속 입력 디스플레이드라이버와 이를 이용한 데이터 입력방법
DE102004059671B4 (de) * 2004-12-10 2007-03-22 Infineon Technologies Ag Verfahren zum Aktivieren von Wortleitungen bei einem Wiederauffrischungszyklus und elektronische Speichervorrichtung zur Durchführung des Verfahrens
JP4912718B2 (ja) 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
KR20090124506A (ko) * 2008-05-30 2009-12-03 삼성전자주식회사 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6166295A (ja) * 1984-09-10 1986-04-05 Nec Corp 半導体メモリ
JPS621187A (ja) * 1985-06-26 1987-01-07 Toshiba Corp ダイナミツクメモリのアクセス制御方式
US4754425A (en) * 1985-10-18 1988-06-28 Gte Communication Systems Corporation Dynamic random access memory refresh circuit selectively adapted to different clock frequencies
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
JP2794138B2 (ja) * 1991-08-13 1998-09-03 三菱電機株式会社 半導体記憶装置
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
JP2824712B2 (ja) * 1992-03-25 1998-11-18 三菱電機株式会社 半導体メモリ装置
KR950009390B1 (ko) * 1992-04-22 1995-08-21 삼성전자주식회사 반도체 메모리장치의 리프레시 어드레스 테스트회로
JP3059024B2 (ja) * 1993-06-15 2000-07-04 沖電気工業株式会社 半導体記憶回路
KR0171930B1 (ko) * 1993-12-15 1999-03-30 모리시다 요이치 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트
KR960006285B1 (ko) * 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로
US5457659A (en) * 1994-07-19 1995-10-10 Micron Technology, Inc. Programmable dynamic random access memory (DRAM)
JPH08138374A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体メモリ装置およびそのリフレッシュ方法

Also Published As

Publication number Publication date
JPH09106673A (ja) 1997-04-22
KR970012701A (ko) 1997-03-29
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