JP2003317472A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003317472A JP2003317472A JP2002114504A JP2002114504A JP2003317472A JP 2003317472 A JP2003317472 A JP 2003317472A JP 2002114504 A JP2002114504 A JP 2002114504A JP 2002114504 A JP2002114504 A JP 2002114504A JP 2003317472 A JP2003317472 A JP 2003317472A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- address
- activation
- cell selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 スタティック・ランダム・アクセス・メモリ
と互換性を有するインターフェイスを有しかつ安定に内
部動作を行なうことのできるリフレッシュ制御フリーの
ダイナミック型半導体記憶装置を提供する。 【解決手段】 アドレス変化検出信号（ＡＴＤ）の前縁
および後縁に従ってメモリセル選択動作を制御する正規
ノーマルロウ活性化信号（／ｉｎｔＲＥ）の活性／非活
性を制御する。この内部正規ノーマルロウ活性化信号の
活性化時、アドレス変化検出信号の発生をマスク回路
（１４０，１４２，１４４）によりマスクする。正規ノ
ーマルロウ活性化信号の活性／非活性動作の競合を防止
することができ、安定に内部動作を行なわせることがで
きる。
と互換性を有するインターフェイスを有しかつ安定に内
部動作を行なうことのできるリフレッシュ制御フリーの
ダイナミック型半導体記憶装置を提供する。 【解決手段】 アドレス変化検出信号（ＡＴＤ）の前縁
および後縁に従ってメモリセル選択動作を制御する正規
ノーマルロウ活性化信号（／ｉｎｔＲＥ）の活性／非活
性を制御する。この内部正規ノーマルロウ活性化信号の
活性化時、アドレス変化検出信号の発生をマスク回路
（１４０，１４２，１４４）によりマスクする。正規ノ
ーマルロウ活性化信号の活性／非活性動作の競合を防止
することができ、安定に内部動作を行なわせることがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に内部で実行されるリフレッシュ動作を外部
から完全に隠すことのできる完全ヒドンリフレッシュＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
に関する。より特定的には、この発明は、ＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）と互換性を
有するインターフェイスを備えるダイナミック型半導体
記憶装置に関する。
に関し、特に内部で実行されるリフレッシュ動作を外部
から完全に隠すことのできる完全ヒドンリフレッシュＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
に関する。より特定的には、この発明は、ＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）と互換性を
有するインターフェイスを備えるダイナミック型半導体
記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、一般に、１つのメモリセルが１つ
のトランジスタと１つのキャパシタとで構成される。し
たがって、メモリセルの占有面積が小さく、大記憶容量
の記憶装置を実現するのに適している。しかしながら、
このＤＲＡＭは、キャパシタに電荷の形態で情報を格納
している。したがって、時間が経過するにつれて、キャ
パシタの蓄積電荷が流出し、データが損なわれる。した
がって、この電荷のリークによるデータの破壊を防止す
るために、周期的に記憶データを再書込するリフレッシ
ュ動作が必要となる。データアクセスを行なう通常動作
モード時においては、外部のメモリコントローラが、こ
のリフレッシュの実行タイミングを制御する。
クセス・メモリ）は、一般に、１つのメモリセルが１つ
のトランジスタと１つのキャパシタとで構成される。し
たがって、メモリセルの占有面積が小さく、大記憶容量
の記憶装置を実現するのに適している。しかしながら、
このＤＲＡＭは、キャパシタに電荷の形態で情報を格納
している。したがって、時間が経過するにつれて、キャ
パシタの蓄積電荷が流出し、データが損なわれる。した
がって、この電荷のリークによるデータの破壊を防止す
るために、周期的に記憶データを再書込するリフレッシ
ュ動作が必要となる。データアクセスを行なう通常動作
モード時においては、外部のメモリコントローラが、こ
のリフレッシュの実行タイミングを制御する。
【０００３】一方、ＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）は、メモリセルが４個のトランジ
スタと２個の負荷素子とで構成され、その占有面積はＤ
ＲＡＭセルに比べて大きい。しかしながら、ＳＲＡＭセ
ルは、基本的に、フリップフロップで構成されており、
電源が供給されている限りデータを記憶するため、リフ
レッシュを行なう必要がない。したがって、一般に、携
帯機器などにおいては、制御の容易性からＳＲＡＭが主
記憶として用いられている。
・アクセス・メモリ）は、メモリセルが４個のトランジ
スタと２個の負荷素子とで構成され、その占有面積はＤ
ＲＡＭセルに比べて大きい。しかしながら、ＳＲＡＭセ
ルは、基本的に、フリップフロップで構成されており、
電源が供給されている限りデータを記憶するため、リフ
レッシュを行なう必要がない。したがって、一般に、携
帯機器などにおいては、制御の容易性からＳＲＡＭが主
記憶として用いられている。
【０００４】携帯機器などの分野においても、高機能化
により画像データおよび音声データなどの大量のデータ
を取扱うことが要求されてきており、主記憶装置の記憶
容量を十分大きくすることが要求されている。このよう
な大記憶容量の記憶装置をＳＲＡＭで構成した場合、占
有面積が大きくなり、システム全体の小型化に対する大
きな障害となる。
により画像データおよび音声データなどの大量のデータ
を取扱うことが要求されてきており、主記憶装置の記憶
容量を十分大きくすることが要求されている。このよう
な大記憶容量の記憶装置をＳＲＡＭで構成した場合、占
有面積が大きくなり、システム全体の小型化に対する大
きな障害となる。
【０００５】そこで、外部からのリフレッシュ制御を不
要とするヒドンリフレッシュＤＲＡＭが、ＳＲＡＭに代
わる大記憶容量の主記憶装置として提案されている。こ
のようなヒドンリフレッシュＤＲＡＭにおいては、内部
で所定の間隔でリフレッシュ要求を発行し、このリフレ
ッシュ要求に従って内部でリフレッシュ動作を実行す
る。外部からのデータアクセスと内部でのリフレッシュ
要求が競合した場合には、仲裁回路により早く指定され
た方の動作を実行する。たとえばリフレッシュ要求がデ
ータアクセス（データ書込またはデータ読出）指示より
も早いタイミングで与えられた場合には、まずリフレッ
シュ動作を実行し、このリフレッシュ動作完了後に、外
部からのデータアクセス指示に従ってデータアクセス動
作を実行する。
要とするヒドンリフレッシュＤＲＡＭが、ＳＲＡＭに代
わる大記憶容量の主記憶装置として提案されている。こ
のようなヒドンリフレッシュＤＲＡＭにおいては、内部
で所定の間隔でリフレッシュ要求を発行し、このリフレ
ッシュ要求に従って内部でリフレッシュ動作を実行す
る。外部からのデータアクセスと内部でのリフレッシュ
要求が競合した場合には、仲裁回路により早く指定され
た方の動作を実行する。たとえばリフレッシュ要求がデ
ータアクセス（データ書込またはデータ読出）指示より
も早いタイミングで与えられた場合には、まずリフレッ
シュ動作を実行し、このリフレッシュ動作完了後に、外
部からのデータアクセス指示に従ってデータアクセス動
作を実行する。
【０００６】このような外部制御装置がリフレッシュの
制御を要求されないヒドンリフレッシュＤＲＡＭは、完
全ヒドンリフレッシュ型ＤＲＡＭまたはＶＳＲＡＭ（バ
ーチャル・スタティックＲＡＭ）と呼ばれている。この
ようなメモリの一例は、たとえば、ＩＥＥＥ ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ、第２３
巻、第１号の第１２頁から第１７頁においてサワダ等の
「バーチャル・スタティックＲＡＭモード備える３０μ
Ａデータ保持摺動スタティックＲＡＭ（Ａ３０μＡ Dat
a-Retention Pseudostatic RAM with Virtually Static
RAM Mode）」において開示されている。
制御を要求されないヒドンリフレッシュＤＲＡＭは、完
全ヒドンリフレッシュ型ＤＲＡＭまたはＶＳＲＡＭ（バ
ーチャル・スタティックＲＡＭ）と呼ばれている。この
ようなメモリの一例は、たとえば、ＩＥＥＥ ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ、第２３
巻、第１号の第１２頁から第１７頁においてサワダ等の
「バーチャル・スタティックＲＡＭモード備える３０μ
Ａデータ保持摺動スタティックＲＡＭ（Ａ３０μＡ Dat
a-Retention Pseudostatic RAM with Virtually Static
RAM Mode）」において開示されている。
【０００７】
【発明が解決しようとする課題】外部からリフレッシュ
動作を完全に隠し、外部リフレッシュ制御を不要とする
完全ヒドンリフレッシュ型ＤＲＡＭにおいては、内蔵の
タイマ回路（リフレッシュタイマ）を用いてリフレッシ
ュ要求を所定時間間隔で発行する。このリフレッシュ要
求に従って、内部で発生されるリフレッシュアドレスに
従ってリフレッシュを実行する。このリフレッシュタイ
マは、外部からのデータアクセスと非同期で動作してお
り、外部からのデータアクセス指示とリフレッシュ要求
とが競合すると、データの破壊が生じるため、前述のよ
うに、リフレッシュ要求とデータアクセス要求との仲裁
を行なう必要がある。
動作を完全に隠し、外部リフレッシュ制御を不要とする
完全ヒドンリフレッシュ型ＤＲＡＭにおいては、内蔵の
タイマ回路（リフレッシュタイマ）を用いてリフレッシ
ュ要求を所定時間間隔で発行する。このリフレッシュ要
求に従って、内部で発生されるリフレッシュアドレスに
従ってリフレッシュを実行する。このリフレッシュタイ
マは、外部からのデータアクセスと非同期で動作してお
り、外部からのデータアクセス指示とリフレッシュ要求
とが競合すると、データの破壊が生じるため、前述のよ
うに、リフレッシュ要求とデータアクセス要求との仲裁
を行なう必要がある。
【０００８】このような仲裁回路として、前述の文献に
おいては、チップイネーブル信号／ＣＥにより生成され
るノーマルアクセス要求と内部で発生されるリフレッシ
ュ要求とを受けるフリップフロップを用いて、いずれが
先に活性化されたかを判定している。判定回路として、
前述の文献においては、ＮＡＮＤ型フリップフロップが
用いられている。したがって、リフレッシュ要求とデー
タアクセス要求が競合したときに、リフレッシュおよび
データアクセスを続いて実行するためには、一方の要求
を示す信号が非活性状態となったときにも、他方の信号
を活性状態に維持する必要がある。このため、リフレッ
シュ要求の活性化期間が、内部でリフレッシュが実行さ
れる期間以上となり、またデータアクセス要求信号もそ
の活性化期間が、リフレッシュ動作が完了する期間以上
に設定する必要がある。このため、外部からのデータア
クセス指示として、たとえばクロック信号に同期してワ
ンショットのパルスの形でデータアクセス要求を指示す
るコマンドを印加することができない。
おいては、チップイネーブル信号／ＣＥにより生成され
るノーマルアクセス要求と内部で発生されるリフレッシ
ュ要求とを受けるフリップフロップを用いて、いずれが
先に活性化されたかを判定している。判定回路として、
前述の文献においては、ＮＡＮＤ型フリップフロップが
用いられている。したがって、リフレッシュ要求とデー
タアクセス要求が競合したときに、リフレッシュおよび
データアクセスを続いて実行するためには、一方の要求
を示す信号が非活性状態となったときにも、他方の信号
を活性状態に維持する必要がある。このため、リフレッ
シュ要求の活性化期間が、内部でリフレッシュが実行さ
れる期間以上となり、またデータアクセス要求信号もそ
の活性化期間が、リフレッシュ動作が完了する期間以上
に設定する必要がある。このため、外部からのデータア
クセス指示として、たとえばクロック信号に同期してワ
ンショットのパルスの形でデータアクセス要求を指示す
るコマンドを印加することができない。
【０００９】また、前述の先行技術文献においては、チ
ップイネーブル信号／ＣＥに従ってデータアクセス要求
を活性化している。したがって、ＳＲＡＭのインターフ
ェイスにおいて通常広く用いられているアドレス変化検
出信号を利用するインターフェイスに対して適用するこ
とができないという問題が生じる。すなわち、上述の文
献においては、チップイネーブル信号／ＣＥをデータア
クセスに応じてトグルする必要があり、チップイネーブ
ル信号／ＣＥをＬレベルに固定した状態でアドレス信号
を変化させて、そのアドレス信号の変化によりメモリサ
イクルを規定することができない。したがって、アドレ
ス変化検出型のインターフェイスに対応することができ
ず、ＳＲＡＭと完全に互換性を有するＤＲＡＭを実現す
ることができない。
ップイネーブル信号／ＣＥに従ってデータアクセス要求
を活性化している。したがって、ＳＲＡＭのインターフ
ェイスにおいて通常広く用いられているアドレス変化検
出信号を利用するインターフェイスに対して適用するこ
とができないという問題が生じる。すなわち、上述の文
献においては、チップイネーブル信号／ＣＥをデータア
クセスに応じてトグルする必要があり、チップイネーブ
ル信号／ＣＥをＬレベルに固定した状態でアドレス信号
を変化させて、そのアドレス信号の変化によりメモリサ
イクルを規定することができない。したがって、アドレ
ス変化検出型のインターフェイスに対応することができ
ず、ＳＲＡＭと完全に互換性を有するＤＲＡＭを実現す
ることができない。
【００１０】また、連続したデータアクセスが行なわれ
る場合において、上述の文献の構成においては、連続し
てデータアクセスが受付けられる。先行技術文献におい
ては、ワード線は所定時間経過後に自動的に非活性状態
へ駆動される。しかしながら、所定時間経過前に、次の
データアクセス指示が与えられた場合には、内部回路が
確実にプリチャージ状態に復帰する前に、データアクセ
ス動作が行なわれることになり、データの衝突が生じ、
正確なデータアクセスを保証することができないという
問題が生じる。
る場合において、上述の文献の構成においては、連続し
てデータアクセスが受付けられる。先行技術文献におい
ては、ワード線は所定時間経過後に自動的に非活性状態
へ駆動される。しかしながら、所定時間経過前に、次の
データアクセス指示が与えられた場合には、内部回路が
確実にプリチャージ状態に復帰する前に、データアクセ
ス動作が行なわれることになり、データの衝突が生じ、
正確なデータアクセスを保証することができないという
問題が生じる。
【００１１】また、所定時間選択ワード線を活性状態に
維持しているだけであり、各アクセスサイクルにおい
て、行および列の選択動作を行なう必要がある。ＤＲＡ
Ｍにおいては、データが非破壊的に読出されるため、行
選択動作を行なってメモリセルのデータをセンスアンプ
でセンスしてラッチした後に列選択動作を行なう必要が
ある。したがって、たとえばページモードのように、ワ
ード線を選択状態に維持した状態で、連続的に異なる列
へアクセスすることができず、高速アクセスモードを実
現することができないという問題が生じる。
維持しているだけであり、各アクセスサイクルにおい
て、行および列の選択動作を行なう必要がある。ＤＲＡ
Ｍにおいては、データが非破壊的に読出されるため、行
選択動作を行なってメモリセルのデータをセンスアンプ
でセンスしてラッチした後に列選択動作を行なう必要が
ある。したがって、たとえばページモードのように、ワ
ード線を選択状態に維持した状態で、連続的に異なる列
へアクセスすることができず、高速アクセスモードを実
現することができないという問題が生じる。
【００１２】また、アドレス信号の変化を検出してメモ
リサイクルを規定する場合には、アドレス信号のノイズ
に対する対策が必要となる。しかしながら、従来の完全
ヒドンリフレッシュＤＲＡＭにおいては、アドレス変化
検出信号を利用してはいないため、アドレス変化検出信
号のノイズの問題については、何ら考慮していない。
リサイクルを規定する場合には、アドレス信号のノイズ
に対する対策が必要となる。しかしながら、従来の完全
ヒドンリフレッシュＤＲＡＭにおいては、アドレス変化
検出信号を利用してはいないため、アドレス変化検出信
号のノイズの問題については、何ら考慮していない。
【００１３】それゆえ、この発明の目的は、ＳＲＡＭイ
ンターフェイスと完全互換性を有するＤＲＡＭベースの
半導体記憶装置を提供することである。
ンターフェイスと完全互換性を有するＤＲＡＭベースの
半導体記憶装置を提供することである。
【００１４】この発明の他の目的は、アドレス変化検知
型インターフェイスを備える完全ヒドンリフレッシュ型
ＤＲＡＭを提供することである。
型インターフェイスを備える完全ヒドンリフレッシュ型
ＤＲＡＭを提供することである。
【００１５】この発明のさらに他の目的は、アドレス信
号のノイズの影響を受けることなく確実に動作するアド
レス変化検知型インターフェイスを備える完全ヒドンリ
フレッシュ型ＤＲＡＭを提供することである。
号のノイズの影響を受けることなく確実に動作するアド
レス変化検知型インターフェイスを備える完全ヒドンリ
フレッシュ型ＤＲＡＭを提供することである。
【００１６】この発明のさらに他の目的は、高速アクセ
スモードで動作することのできる完全ヒドンリフレッシ
ュ型ＤＲＡＭを提供することである。
スモードで動作することのできる完全ヒドンリフレッシ
ュ型ＤＲＡＭを提供することである。
【００１７】
【課題を解決するための手段】この発明の第１の観点に
係る半導体記憶装置は、複数のメモリセルと、動作モー
ド指示信号を生成する動作モード指示信号生成回路と、
この動作モード指示信号に応答してセル選択制御信号を
生成するセル選択制御信号生成回路と、このセル選択制
御信号を遅延する遅延回路と、遅延回路の出力信号に応
答して、複数のメモリセルの選択動作を制御するセル選
択活性化制御信号を生成するセル選択活性化制御信号生
成回路と、このセル選択制御信号に応答して、動作モー
ド指示信号のセル選択制御信号生成回路への転送を禁止
するマスク回路を備える。
係る半導体記憶装置は、複数のメモリセルと、動作モー
ド指示信号を生成する動作モード指示信号生成回路と、
この動作モード指示信号に応答してセル選択制御信号を
生成するセル選択制御信号生成回路と、このセル選択制
御信号を遅延する遅延回路と、遅延回路の出力信号に応
答して、複数のメモリセルの選択動作を制御するセル選
択活性化制御信号を生成するセル選択活性化制御信号生
成回路と、このセル選択制御信号に応答して、動作モー
ド指示信号のセル選択制御信号生成回路への転送を禁止
するマスク回路を備える。
【００１８】好ましくは、動作モード指示信号生成回路
は、与えられたアドレス信号の変化を検出して動作モー
ド指示信号を生成するアドレス変化検出回路で構成され
る。マスク回路は、セル選択制御信号に応答してアドレ
ス変化検出回路へのアドレス信号の転送を禁止する。
は、与えられたアドレス信号の変化を検出して動作モー
ド指示信号を生成するアドレス変化検出回路で構成され
る。マスク回路は、セル選択制御信号に応答してアドレ
ス変化検出回路へのアドレス信号の転送を禁止する。
【００１９】好ましくは、アドレス変化検出回路は、ア
ドレス信号の変化に応答してワンショットのパルス信号
をアドレス変化検出信号として生成する。セル選択制御
信号生成回路は、アドレス変化検出信号の後縁に応答し
て、メモリセルの選択動作の活性化を指示するセル選択
指示信号をセル選択制御信号として生成する。セル選択
活性化制御回路は、遅延回路の出力信号に応答してセル
選択動作を活性化するセル選択活性化信号をセル選択活
性化制御信号として生成する。
ドレス信号の変化に応答してワンショットのパルス信号
をアドレス変化検出信号として生成する。セル選択制御
信号生成回路は、アドレス変化検出信号の後縁に応答し
て、メモリセルの選択動作の活性化を指示するセル選択
指示信号をセル選択制御信号として生成する。セル選択
活性化制御回路は、遅延回路の出力信号に応答してセル
選択動作を活性化するセル選択活性化信号をセル選択活
性化制御信号として生成する。
【００２０】これに代えて、好ましくは、アドレス変化
検出回路は、アドレス信号の変化に応答してワンショッ
トのパルス信号をアドレス変化検出信号として生成す
る。セル選択制御信号生成回路は、このアドレス変化検
出信号の前縁に応答してメモリセルの選択動作の完了を
指示するセル選択完了指示信号をセル選択制御信号とし
て生成する。セル選択活性化制御回路は、遅延回路の出
力信号に応答してメモリセル選択動作を非活性化するセ
ル選択非活性化信号をセル選択活性化制御信号として生
成する。
検出回路は、アドレス信号の変化に応答してワンショッ
トのパルス信号をアドレス変化検出信号として生成す
る。セル選択制御信号生成回路は、このアドレス変化検
出信号の前縁に応答してメモリセルの選択動作の完了を
指示するセル選択完了指示信号をセル選択制御信号とし
て生成する。セル選択活性化制御回路は、遅延回路の出
力信号に応答してメモリセル選択動作を非活性化するセ
ル選択非活性化信号をセル選択活性化制御信号として生
成する。
【００２１】これに代えて、好ましくは、アドレス変化
検出回路は、アドレス信号の変化に応答してワンショッ
トのパルス信号をアドレス変化検出信号として生成す
る。セル選択制御信号生成回路は、アドレス変化検出信
号の後縁に応答してメモリセルの選択動作の活性化を指
示するセル選択指示信号を生成するセル選択指示信号生
成回路と、アドレス変化検出信号の前縁に応答してメモ
リセルの選択動作の完了を指示するセル選択完了指示信
号を生成するセル選択完了指示信号生成回路とを含む。
遅延回路は、セル選択指示信号を遅延する第１の遅延回
路と、セル選択完了指示信号を遅延する第２の遅延回路
とを含む。セル選択活性化制御回路は、第１の遅延回路
の出力信号に応答してメモリセル選択動作を活性化する
セル選択活性化信号を活性化しかつ第２の遅延回路の出
力信号に従ってセル選択活性化信号を非活性化する。マ
スク回路は、セル選択指示信号とセル選択完了指示信号
のいずれかの活性化に応答してアドレス信号のアドレス
変化検出回路への転送を禁止する。
検出回路は、アドレス信号の変化に応答してワンショッ
トのパルス信号をアドレス変化検出信号として生成す
る。セル選択制御信号生成回路は、アドレス変化検出信
号の後縁に応答してメモリセルの選択動作の活性化を指
示するセル選択指示信号を生成するセル選択指示信号生
成回路と、アドレス変化検出信号の前縁に応答してメモ
リセルの選択動作の完了を指示するセル選択完了指示信
号を生成するセル選択完了指示信号生成回路とを含む。
遅延回路は、セル選択指示信号を遅延する第１の遅延回
路と、セル選択完了指示信号を遅延する第２の遅延回路
とを含む。セル選択活性化制御回路は、第１の遅延回路
の出力信号に応答してメモリセル選択動作を活性化する
セル選択活性化信号を活性化しかつ第２の遅延回路の出
力信号に従ってセル選択活性化信号を非活性化する。マ
スク回路は、セル選択指示信号とセル選択完了指示信号
のいずれかの活性化に応答してアドレス信号のアドレス
変化検出回路への転送を禁止する。
【００２２】好ましくは、セル選択制御回路は、メモリ
セルの選択動作が行なわれているときには、この選択動
作が完了するまでセル選択制御信号の生成を待ち合わせ
る仲裁回路を含む。
セルの選択動作が行なわれているときには、この選択動
作が完了するまでセル選択制御信号の生成を待ち合わせ
る仲裁回路を含む。
【００２３】好ましくは、動作モード指示信号生成回路
は、与えられたアドレス信号の変化に応答してワンショ
ットのパルス信号の形態でアドレス変化検出信号を動作
モード指示信号として生成するアドレス変化検出回路を
含む。マスク回路は、このアドレス変化検出信号のセル
選択制御信号生成回路への転送を禁止する。
は、与えられたアドレス信号の変化に応答してワンショ
ットのパルス信号の形態でアドレス変化検出信号を動作
モード指示信号として生成するアドレス変化検出回路を
含む。マスク回路は、このアドレス変化検出信号のセル
選択制御信号生成回路への転送を禁止する。
【００２４】好ましくは、セル選択制御信号生成回路
は、アドレス変化検出信号の後縁に応答してメモリセル
選択動作の活性化を指示するメモリセル選択動作活性化
指示信号を生成する選択動作活性化指示信号生成回路
と、アドレス変化検出信号の前縁に応答して、メモリセ
ル選択動作の完了を指示するメモリセル選択動作完了指
示信号を生成する選択動作完了指示信号生成回路とを含
む。マスク回路は、メモリセル選択動作活性化指示信号
に応答して、アドレス変化検出信号の選択動作完了指示
信号生成回路への転送を禁止する。
は、アドレス変化検出信号の後縁に応答してメモリセル
選択動作の活性化を指示するメモリセル選択動作活性化
指示信号を生成する選択動作活性化指示信号生成回路
と、アドレス変化検出信号の前縁に応答して、メモリセ
ル選択動作の完了を指示するメモリセル選択動作完了指
示信号を生成する選択動作完了指示信号生成回路とを含
む。マスク回路は、メモリセル選択動作活性化指示信号
に応答して、アドレス変化検出信号の選択動作完了指示
信号生成回路への転送を禁止する。
【００２５】好ましくは、複数のメモリセルは行列状に
配列される。さらに、メモリセル選択動作活性化指示信
号の活性化に応答して、これらのメモリセルに対して、
行および列選択動作を時分割的に実行するメモリセル選
択回路がさらに設けられる。アドレス変化検出信号は、
メモリセルの行選択およびデータリストアに要する時間
以上の期間活性状態を維持する。
配列される。さらに、メモリセル選択動作活性化指示信
号の活性化に応答して、これらのメモリセルに対して、
行および列選択動作を時分割的に実行するメモリセル選
択回路がさらに設けられる。アドレス変化検出信号は、
メモリセルの行選択およびデータリストアに要する時間
以上の期間活性状態を維持する。
【００２６】この発明の第２の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルと、メモリ
セルの行を指定する行アドレス信号の変化を検出して行
アドレス変化検出信号を生成する行アドレス変化検出回
路と、メモリセルの列を指定する列アドレス信号の変化
を検出して列アドレス変化検出信号を生成する列アドレ
ス変化検出回路と、行アドレス変化検出信号に応答し
て、メモリセルの選択動作を活性／非活性化するアレイ
活性化信号を生成するアレイ活性化信号生成回路と、こ
のアレイ活性化信号と列アドレス変化検出信号のいずれ
かの活性化に応答して、メモリセルの列選択動作を活性
化する列選択活性化信号を生成する列選択制御信号生成
回路とを含む。
置は、行列状に配列される複数のメモリセルと、メモリ
セルの行を指定する行アドレス信号の変化を検出して行
アドレス変化検出信号を生成する行アドレス変化検出回
路と、メモリセルの列を指定する列アドレス信号の変化
を検出して列アドレス変化検出信号を生成する列アドレ
ス変化検出回路と、行アドレス変化検出信号に応答し
て、メモリセルの選択動作を活性／非活性化するアレイ
活性化信号を生成するアレイ活性化信号生成回路と、こ
のアレイ活性化信号と列アドレス変化検出信号のいずれ
かの活性化に応答して、メモリセルの列選択動作を活性
化する列選択活性化信号を生成する列選択制御信号生成
回路とを含む。
【００２７】好ましくは、行アドレス変化検出信号の活
性化に応答して、列アドレス変化検出信号を無効状態に
設定する列アドレス変化無効化回路が設けられる。
性化に応答して、列アドレス変化検出信号を無効状態に
設定する列アドレス変化無効化回路が設けられる。
【００２８】好ましくは、列選択制御信号生成回路は、
列選択活性化信号を所定期間活性化する。
列選択活性化信号を所定期間活性化する。
【００２９】好ましくは、列アドレス変化検出回路は、
列アドレス変化検出信号を所定期間活性化して列選択制
御信号生成回路へ与える。
列アドレス変化検出信号を所定期間活性化して列選択制
御信号生成回路へ与える。
【００３０】好ましくは、アレイ活性化信号生成回路
は、行アドレス変化検出信号の前縁に応答してアレイ活
性化信号を非活性化し、かつ行アドレス変化検出信号の
後縁に応答してアレイ活性化信号を活性化する。
は、行アドレス変化検出信号の前縁に応答してアレイ活
性化信号を非活性化し、かつ行アドレス変化検出信号の
後縁に応答してアレイ活性化信号を活性化する。
【００３１】また、好ましくは、アレイ活性化信号生成
回路は、メモリセル選択動作が行なわれているときに
は、このアレイ活性化信号の状態の変更を待ち合わせる
仲裁回路をさらに含む。
回路は、メモリセル選択動作が行なわれているときに
は、このアレイ活性化信号の状態の変更を待ち合わせる
仲裁回路をさらに含む。
【００３２】この発明の第３の観点に係る半導体記憶装
置は、複数のメモリセルと、これら複数のメモリセルの
アドレスを指定するアドレス信号の変化を検出してワン
ショットのアドレス変化検出信号を生成するアドレス変
化検出回路と、このアドレス変化検出信号のパルス幅を
変更するパルス幅変更回路と、パルス幅変更回路の出力
信号に応答して、メモリセル選択動作を制御するセル選
択制御信号を生成するセル選択制御信号生成回路とを含
む。
置は、複数のメモリセルと、これら複数のメモリセルの
アドレスを指定するアドレス信号の変化を検出してワン
ショットのアドレス変化検出信号を生成するアドレス変
化検出回路と、このアドレス変化検出信号のパルス幅を
変更するパルス幅変更回路と、パルス幅変更回路の出力
信号に応答して、メモリセル選択動作を制御するセル選
択制御信号を生成するセル選択制御信号生成回路とを含
む。
【００３３】好ましくは、パルス幅変更回路は、アドレ
ス変化検出信号の後縁に応答してセットされかつアドレ
ス変化検出信号の前縁に応答してリセットされるフリッ
プフロップで構成される。
ス変化検出信号の後縁に応答してセットされかつアドレ
ス変化検出信号の前縁に応答してリセットされるフリッ
プフロップで構成される。
【００３４】好ましくは、セル選択制御信号生成回路
は、パルス幅変更回路の出力するリセット信号に応答し
てセル選択制御信号を非活性化しかつパルス幅変更回路
の出力するセット信号に応答してセル選択制御信号を活
性化する。このセル選択制御信号の活性化時、メモリセ
ルの選択動作が活性化される。
は、パルス幅変更回路の出力するリセット信号に応答し
てセル選択制御信号を非活性化しかつパルス幅変更回路
の出力するセット信号に応答してセル選択制御信号を活
性化する。このセル選択制御信号の活性化時、メモリセ
ルの選択動作が活性化される。
【００３５】動作モード指示信号生成回路に対して、セ
ル選択制御信号に従って選択的に動作モード指示信号を
転送することにより、内部においてセル選択制御信号の
状態と動作モード指示信号が指示する動作モードによる
セル選択制御信号による状態変化とが衝突するのを防止
することができ、正確に内部動作を実行することができ
る。
ル選択制御信号に従って選択的に動作モード指示信号を
転送することにより、内部においてセル選択制御信号の
状態と動作モード指示信号が指示する動作モードによる
セル選択制御信号による状態変化とが衝突するのを防止
することができ、正確に内部動作を実行することができ
る。
【００３６】特に、この動作モード指示信号として、ア
ドレス変化検出信号を利用する場合には、そのアドレス
変化検出信号の前縁および後縁により内部動作リセット
と内部動作活性指示が指定され、内部動作の活性化およ
び内部動作の非活性化が同時に指定されるのを防止する
ことができる。これにより、ＳＲＡＭインターフェイス
のアドレス変化検知型インターフェイスで、正確に動作
する半導体記憶装置を実現することができる。
ドレス変化検出信号を利用する場合には、そのアドレス
変化検出信号の前縁および後縁により内部動作リセット
と内部動作活性指示が指定され、内部動作の活性化およ
び内部動作の非活性化が同時に指定されるのを防止する
ことができる。これにより、ＳＲＡＭインターフェイス
のアドレス変化検知型インターフェイスで、正確に動作
する半導体記憶装置を実現することができる。
【００３７】また行選択を制御する行アドレス変化検出
信号と列選択を制御する列アドレス変化検出信号とを利
用することにより、行を選択状態に維持した状態で連続
的に異なる列アドレスにアクセスすることができ、高速
アクセスモードをアドレス変化検知型インターフェイス
を有する半導体記憶装置において実現することができ
る。
信号と列選択を制御する列アドレス変化検出信号とを利
用することにより、行を選択状態に維持した状態で連続
的に異なる列アドレスにアクセスすることができ、高速
アクセスモードをアドレス変化検知型インターフェイス
を有する半導体記憶装置において実現することができ
る。
【００３８】また、アドレス変化検出信号のパルス幅を
変更することにより、アドレス信号のノイズによりアド
レス変化検出信号が不充分であっても、十分なパルス幅
のパルス信号を生成することができるため、アドレス信
号のノイズに対するマージンの大きいアドレス変化検知
型インターフェイスを備える半導体記憶装置を実現する
ことができる。
変更することにより、アドレス信号のノイズによりアド
レス変化検出信号が不充分であっても、十分なパルス幅
のパルス信号を生成することができるため、アドレス信
号のノイズに対するマージンの大きいアドレス変化検知
型インターフェイスを備える半導体記憶装置を実現する
ことができる。
【００３９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、制御入力端子群１０を介して与えられるチップイ
ネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライ
トイネーブル信号／ＷＥ、下位バイトイネーブル信号／
ＬＢおよび上位バイトイネーブル信号／ＵＢを受けて、
各種内部動作を制御する信号を生成する主制御回路２０
を含む。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、制御入力端子群１０を介して与えられるチップイ
ネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライ
トイネーブル信号／ＷＥ、下位バイトイネーブル信号／
ＬＢおよび上位バイトイネーブル信号／ＵＢを受けて、
各種内部動作を制御する信号を生成する主制御回路２０
を含む。
【００４０】チップイネーブル信号／ＣＥは、この半導
体記憶装置１が選択されて、データアクセスが可能な状
態に設定されたことを示す。出力イネーブル信号／ＯＥ
は、データ出力を指示する。ライトイネーブル信号／Ｗ
Ｅは、データの書込を指示する。
体記憶装置１が選択されて、データアクセスが可能な状
態に設定されたことを示す。出力イネーブル信号／ＯＥ
は、データ出力を指示する。ライトイネーブル信号／Ｗ
Ｅは、データの書込を指示する。
【００４１】この半導体記憶装置１は、一例として、１
６ビットのデータＤＱ０−ＤＱ１５を入出力する。下位
バイトイネーブル信号／ＬＢは、下位バイトデータＤＱ
０−ＤＱ７が有効であることを示す。上位バイトイネー
ブル信号／ＵＢは、上位バイトデータＤＱ８−ＤＱ１５
が有効であることを示す。
６ビットのデータＤＱ０−ＤＱ１５を入出力する。下位
バイトイネーブル信号／ＬＢは、下位バイトデータＤＱ
０−ＤＱ７が有効であることを示す。上位バイトイネー
ブル信号／ＵＢは、上位バイトデータＤＱ８−ＤＱ１５
が有効であることを示す。
【００４２】半導体記憶装置１は、さらに、主制御回路
２０の制御の下に、アドレス入力端子群１５を介して与
えられるアドレスビットＡ０−Ａ６を受けて内部列アド
レス信号ビットＡ０−Ａ６を生成する列アドレスバッフ
ァ２１と、行アドレス入力端子群１６を介して与えられ
る外部アドレスビットｅｘｔＡ７−ｅｘｔＡ２０をバッ
ファ処理して内部行アドレスビットＡ７−Ａ２０を生成
する行アドレスバッファ２２を含む。これらの外部アド
レスビットｅｘｔＡ０−ｅｘｔＡ２０は、同時に与えら
れ、通常のＳＲＡＭと同様、出力イネーブル信号／ＯＥ
またはライトイネーブル信号／ＷＥが、チップイネーブ
ル信号／ＣＥの活性化時活性化されると列アドレスバッ
ファ２１および行アドレスバッファ２２により取込まれ
て内部列アドレスビットＡ０−Ａ６および内部行アドレ
スビットＡ７−Ａ２０が生成される。
２０の制御の下に、アドレス入力端子群１５を介して与
えられるアドレスビットＡ０−Ａ６を受けて内部列アド
レス信号ビットＡ０−Ａ６を生成する列アドレスバッフ
ァ２１と、行アドレス入力端子群１６を介して与えられ
る外部アドレスビットｅｘｔＡ７−ｅｘｔＡ２０をバッ
ファ処理して内部行アドレスビットＡ７−Ａ２０を生成
する行アドレスバッファ２２を含む。これらの外部アド
レスビットｅｘｔＡ０−ｅｘｔＡ２０は、同時に与えら
れ、通常のＳＲＡＭと同様、出力イネーブル信号／ＯＥ
またはライトイネーブル信号／ＷＥが、チップイネーブ
ル信号／ＣＥの活性化時活性化されると列アドレスバッ
ファ２１および行アドレスバッファ２２により取込まれ
て内部列アドレスビットＡ０−Ａ６および内部行アドレ
スビットＡ７−Ａ２０が生成される。
【００４３】内部アドレスビットＡ０−Ａ２０は、ま
た、主制御回路２０へ与えられる。主制御回路２０は、
その内部構成は、後に詳細に説明するが、アドレスビッ
トＡ０−Ａ２０の変化に従ってメモリセル選択動作の開
始／終了の動作を制御する。すなわち、アドレス変化検
出信号ＡＴＤが、内部動作の開始／終了の起点信号とし
て用いられる。
た、主制御回路２０へ与えられる。主制御回路２０は、
その内部構成は、後に詳細に説明するが、アドレスビッ
トＡ０−Ａ２０の変化に従ってメモリセル選択動作の開
始／終了の動作を制御する。すなわち、アドレス変化検
出信号ＡＴＤが、内部動作の開始／終了の起点信号とし
て用いられる。
【００４４】半導体記憶装置１は、さらに、行列状に配
列される複数のメモリセルを有するメモリセルアレイ２
６と、行アドレスバッファ２２からの内部行アドレスビ
ットＡ７−Ａ２０をデコードし、メモリセルアレイ２６
のアドレス指定された行を選択状態へ駆動する行デコー
ダ２４と、列アドレスバッファ２１からの内部列アドレ
スビットＡ０−Ａ６をデコードし、メモリセルアレイ２
６のアドレス指定された列を選択する列選択信号を生成
する列デコーダ２３と、メモリセルアレイ２６の選択行
のメモリセルのデータの検知、増幅およびラッチを行な
うセンスアンプと、列デコーダ２３からの列選択信号に
従ってメモリセルアレイ２６のアドレス指定された列を
内部データバスＩＯＰに結合する入出力制御回路とを含
む。図１においては、センスアンプ入出力制御回路（列
選択回路）を１つのブロック２５で示す。
列される複数のメモリセルを有するメモリセルアレイ２
６と、行アドレスバッファ２２からの内部行アドレスビ
ットＡ７−Ａ２０をデコードし、メモリセルアレイ２６
のアドレス指定された行を選択状態へ駆動する行デコー
ダ２４と、列アドレスバッファ２１からの内部列アドレ
スビットＡ０−Ａ６をデコードし、メモリセルアレイ２
６のアドレス指定された列を選択する列選択信号を生成
する列デコーダ２３と、メモリセルアレイ２６の選択行
のメモリセルのデータの検知、増幅およびラッチを行な
うセンスアンプと、列デコーダ２３からの列選択信号に
従ってメモリセルアレイ２６のアドレス指定された列を
内部データバスＩＯＰに結合する入出力制御回路とを含
む。図１においては、センスアンプ入出力制御回路（列
選択回路）を１つのブロック２５で示す。
【００４５】半導体記憶装置１は、さらに、下位バイト
データ端子群１１に対して設けられる下位入力バッファ
２７および下位出力バッファ２８と、上位バイトデータ
端子群１２に対して設けられる上位入力バッファ２９お
よび上位出力バッファ３０を含む。
データ端子群１１に対して設けられる下位入力バッファ
２７および下位出力バッファ２８と、上位バイトデータ
端子群１２に対して設けられる上位入力バッファ２９お
よび上位出力バッファ３０を含む。
【００４６】下位入力バッファ２７は、下位バイトデー
タ端子群１１に与えられた下位バイトデータビットＤＱ
０−ＤＱ７を、活性化時、バッファ処理して下位内部書
込データビットを生成して内部データバスＩＯＰに伝達
する。下位出力バッファ２８は、活性化時、内部データ
バスＩＯＰに伝達されたデータから外部下位バイトデー
タビットＤＱ０−ＤＱ７を生成して下位バイトデータ端
子群１１へ伝達する。
タ端子群１１に与えられた下位バイトデータビットＤＱ
０−ＤＱ７を、活性化時、バッファ処理して下位内部書
込データビットを生成して内部データバスＩＯＰに伝達
する。下位出力バッファ２８は、活性化時、内部データ
バスＩＯＰに伝達されたデータから外部下位バイトデー
タビットＤＱ０−ＤＱ７を生成して下位バイトデータ端
子群１１へ伝達する。
【００４７】上位入力バッファ２９は、上位バイトデー
タ端子群１２に与えられた上位バイトデータビットＤＱ
８−ＤＱ１５を、活性化時、バッファ処理して上位内部
書込データビットを生成して内部データバスＩＯＰに伝
達する。上位出力バッファ３０は、活性化時、内部デー
タバスＩＯＰに伝達された内部上位バイトデータをバッ
ファ処理して、上位バイトデータビットＤＱ８−ＤＱ１
５を生成して、上位バイトデータ端子群１２に転送す
る。
タ端子群１２に与えられた上位バイトデータビットＤＱ
８−ＤＱ１５を、活性化時、バッファ処理して上位内部
書込データビットを生成して内部データバスＩＯＰに伝
達する。上位出力バッファ３０は、活性化時、内部デー
タバスＩＯＰに伝達された内部上位バイトデータをバッ
ファ処理して、上位バイトデータビットＤＱ８−ＤＱ１
５を生成して、上位バイトデータ端子群１２に転送す
る。
【００４８】この半導体記憶装置１は、さらに、主制御
回路２０からの内部チップイネーブル信号／ｉｎｔＣＥ
と内部ノーマルロウ活性化信号／ｉｎｔＲＥとを受け、
リフレッシュ実行可能時、リフレッシュ活性化信号／Ｒ
ＥＦＥを生成して主制御回路２０へ与えるリフレッシュ
制御回路４０を含む。
回路２０からの内部チップイネーブル信号／ｉｎｔＣＥ
と内部ノーマルロウ活性化信号／ｉｎｔＲＥとを受け、
リフレッシュ実行可能時、リフレッシュ活性化信号／Ｒ
ＥＦＥを生成して主制御回路２０へ与えるリフレッシュ
制御回路４０を含む。
【００４９】内部ノーマルロウ活性化信号／ｉｎｔＲＥ
は、内部でメモリセルアレイが選択状態にあることを示
す。すなわち、この内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥは、メモリセルアレイ２６が選択状態（初期状態
に復帰するリカバリ期間を含む）の間、活性状態に維持
され、１つのメモリサイクルの期間を決定する。
は、内部でメモリセルアレイが選択状態にあることを示
す。すなわち、この内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥは、メモリセルアレイ２６が選択状態（初期状態
に復帰するリカバリ期間を含む）の間、活性状態に維持
され、１つのメモリサイクルの期間を決定する。
【００５０】リフレッシュ活性化信号／ＲＥＦＥが活性
化されると、主制御回路２０は、メモリセルアレイ２０
のリフレッシュ動作を実行する。図１においては、この
リフレッシュのためのリフレッシュアドレスを発生する
回路および行アドレスバッファ２２からの内部行アドレ
スとリフレッシュアドレスとを切換えるためのマルチプ
レクサは、図面を簡略化するために示していない。
化されると、主制御回路２０は、メモリセルアレイ２０
のリフレッシュ動作を実行する。図１においては、この
リフレッシュのためのリフレッシュアドレスを発生する
回路および行アドレスバッファ２２からの内部行アドレ
スとリフレッシュアドレスとを切換えるためのマルチプ
レクサは、図面を簡略化するために示していない。
【００５１】リフレッシュ制御回路４０は、タイマを含
み、このタイマの計時動作に従って所定の間隔でリフレ
ッシュ要求を発行する。このリフレッシュ要求は、外部
から与えられるデータアクセス指示と非同期で発行され
る。リフレッシュ制御回路４０において、リフレッシュ
要求と内部チップイネーブル信号／ｉｎｔＣＥと内部ノ
ーマルロウ活性化信号／ｉｎｔＲＥとに従ってリフレッ
シュ活性化信号／ＲＥＦＥを生成することにより、リフ
レッシュ動作とノーマルデータアクセスとの競合を防止
する。
み、このタイマの計時動作に従って所定の間隔でリフレ
ッシュ要求を発行する。このリフレッシュ要求は、外部
から与えられるデータアクセス指示と非同期で発行され
る。リフレッシュ制御回路４０において、リフレッシュ
要求と内部チップイネーブル信号／ｉｎｔＣＥと内部ノ
ーマルロウ活性化信号／ｉｎｔＲＥとに従ってリフレッ
シュ活性化信号／ＲＥＦＥを生成することにより、リフ
レッシュ動作とノーマルデータアクセスとの競合を防止
する。
【００５２】主制御回路２０は、さらに、リフレッシュ
活性化信号／ＲＥＦＥの活性化時データアクセス指示が
与えられたとき、このリフレッシュが完了するまでノー
マルデータアクセスを待ち合わせる制御を行なう。通
常、データアクセス指示は、チップイネーブル信号／Ｃ
Ｅ、ライトイネーブル信号／ＷＥおよび出力イネーブル
信号／ＯＥを活性状態に設定することにより指定され
る。本実施の形態１においては、そのときに与えられる
アドレス信号の変化を検出してアドレス変化検出信号を
生成し、このアドレス変化検出信号に従ってノーマルロ
ウ活性化信号／ｉｎｔＲＥの活性／非活性を制御する。
活性化信号／ＲＥＦＥの活性化時データアクセス指示が
与えられたとき、このリフレッシュが完了するまでノー
マルデータアクセスを待ち合わせる制御を行なう。通
常、データアクセス指示は、チップイネーブル信号／Ｃ
Ｅ、ライトイネーブル信号／ＷＥおよび出力イネーブル
信号／ＯＥを活性状態に設定することにより指定され
る。本実施の形態１においては、そのときに与えられる
アドレス信号の変化を検出してアドレス変化検出信号を
生成し、このアドレス変化検出信号に従ってノーマルロ
ウ活性化信号／ｉｎｔＲＥの活性／非活性を制御する。
【００５３】図２は、図１に示すリフレッシュ制御回路
４０の構成を示す図である。図２において、リフレッシ
ュ制御回路４０は、リフレッシュ要求が発行されたこと
を示すリフレッシュフラグＲＥＦＬＧを生成する指令信
号活性化回路５０と、内部チップイネーブル信号／ｉｎ
ｔＣＥおよび内部ノーマルロウ活性化信号／ｉｎｔＲＥ
を受け、リフレッシュ実行可能判定期間を決定するリフ
レッシュウィンドウ信号ＲＥＦＷＩＮを生成する判定回
路６０と、指令信号活性化回路５０からのリフレッシュ
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮとに従ってリフレッシュ活性化信号／ＲＥＦＥを
生成するリフレッシュ活性化回路を含む。
４０の構成を示す図である。図２において、リフレッシ
ュ制御回路４０は、リフレッシュ要求が発行されたこと
を示すリフレッシュフラグＲＥＦＬＧを生成する指令信
号活性化回路５０と、内部チップイネーブル信号／ｉｎ
ｔＣＥおよび内部ノーマルロウ活性化信号／ｉｎｔＲＥ
を受け、リフレッシュ実行可能判定期間を決定するリフ
レッシュウィンドウ信号ＲＥＦＷＩＮを生成する判定回
路６０と、指令信号活性化回路５０からのリフレッシュ
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮとに従ってリフレッシュ活性化信号／ＲＥＦＥを
生成するリフレッシュ活性化回路を含む。
【００５４】リフレッシュ活性化回路は、リフレッシュ
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮを受けるＮＡＮＤ回路４１と、ＮＡＮＤ回路４１
の出力信号を反転するインバータ４２と、ＮＡＮＤ回路
４１の出力信号／ＲＥＦＳＦを所定時間遅延する遅延回
路４３と、インバータ４２の出力信号φＡ１と遅延回路
４３の出力信号とを受けて信号／ＲＥＦＳを生成するＮ
ＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号／ＲＥ
ＦＳの活性化に応答してセットされるセット／リセット
フリップフロップ４５と、セット／リセットフリップフ
ロップ４５の出力信号をバッファ処理してリフレッシュ
活性化信号／ＲＥＦＥを生成するバッファ回路４８と、
バッファ回路４８の出力するリフレッシュ活性化信号Ｒ
ＥＦＥを所定時間遅延してセット／リセットフリップフ
ロップ４５をリセットするリセット信号φＡ２を生成す
る遅延回路４９を含む。
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮを受けるＮＡＮＤ回路４１と、ＮＡＮＤ回路４１
の出力信号を反転するインバータ４２と、ＮＡＮＤ回路
４１の出力信号／ＲＥＦＳＦを所定時間遅延する遅延回
路４３と、インバータ４２の出力信号φＡ１と遅延回路
４３の出力信号とを受けて信号／ＲＥＦＳを生成するＮ
ＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号／ＲＥ
ＦＳの活性化に応答してセットされるセット／リセット
フリップフロップ４５と、セット／リセットフリップフ
ロップ４５の出力信号をバッファ処理してリフレッシュ
活性化信号／ＲＥＦＥを生成するバッファ回路４８と、
バッファ回路４８の出力するリフレッシュ活性化信号Ｒ
ＥＦＥを所定時間遅延してセット／リセットフリップフ
ロップ４５をリセットするリセット信号φＡ２を生成す
る遅延回路４９を含む。
【００５５】インバータ、遅延回路４３およびＮＡＮＤ
回路４４により、ＮＡＮＤ回路４１の出力信号／ＲＥＦ
ＳＦの立下がりに応答してワンショットのパルス信号を
生成するワンショットパルス発生回路が構成される。
回路４４により、ＮＡＮＤ回路４１の出力信号／ＲＥＦ
ＳＦの立下がりに応答してワンショットのパルス信号を
生成するワンショットパルス発生回路が構成される。
【００５６】リフレッシュフラグＲＥＦＬＧは、指令信
号活性化回路５０において、所定の周期でリフレッシュ
要求が発行されるとセットされ、リフレッシュ動作が完
了するとリセットされる。したがって、このリフレッシ
ュフラグＲＥＦＬＧが立っているときには、リフレッシ
ュを実行すべきであることが示される。
号活性化回路５０において、所定の周期でリフレッシュ
要求が発行されるとセットされ、リフレッシュ動作が完
了するとリセットされる。したがって、このリフレッシ
ュフラグＲＥＦＬＧが立っているときには、リフレッシ
ュを実行すべきであることが示される。
【００５７】図３は、図２に示すリフレッシュ制御回路
４０の動作を概略的に示す図である。この図３において
は、内部ノーマルロウ活性化信号／ｉｎｔＲＥの状態は
考慮していない。判定回路６０は、内部でのデータアク
セス完了時において、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥが非活性化されると、リフレッシュウィンドウ
信号ＲＥＦＷＩＮを所定時間Ｈレベルに設定し、リフレ
ッシュが、このデータアクセスに続いて実行可能か否か
を判定する期間を設定する。
４０の動作を概略的に示す図である。この図３において
は、内部ノーマルロウ活性化信号／ｉｎｔＲＥの状態は
考慮していない。判定回路６０は、内部でのデータアク
セス完了時において、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥが非活性化されると、リフレッシュウィンドウ
信号ＲＥＦＷＩＮを所定時間Ｈレベルに設定し、リフレ
ッシュが、このデータアクセスに続いて実行可能か否か
を判定する期間を設定する。
【００５８】データアクセス完了時において、判定回路
６０からのリフレッシュウィンドウ信号ＲＥＦＷＩＮが
所定期間Ｈレベルとなる。このとき、指令信号活性化回
路５０からのリフレッシュフラグＲＥＦＬＧがＬレベル
であれば、ＮＡＮＤ回路４１の出力信号／ＲＥＦＳＦ
は、Ｈレベルを維持し、セット／リセットフリップフロ
ップ４５の状態は変化しない。したがって、リフレッシ
ュ活性化信号／ＲＥＦＥもＨレベルを維持し、リフレッ
シュは実行されない。
６０からのリフレッシュウィンドウ信号ＲＥＦＷＩＮが
所定期間Ｈレベルとなる。このとき、指令信号活性化回
路５０からのリフレッシュフラグＲＥＦＬＧがＬレベル
であれば、ＮＡＮＤ回路４１の出力信号／ＲＥＦＳＦ
は、Ｈレベルを維持し、セット／リセットフリップフロ
ップ４５の状態は変化しない。したがって、リフレッシ
ュ活性化信号／ＲＥＦＥもＨレベルを維持し、リフレッ
シュは実行されない。
【００５９】指令信号活性化回路５０の内部で、リフレ
ッシュ要求が発行されると、リフレッシュフラグＲＥＦ
ＬＧがＨレベルに立上がる。データアクセス完了時にお
いて、判定回路６０からのリフレッシュウィンドウ信号
ＲＥＦＷＩＮがＨレベルに立上がる。リフレッシュフラ
グＲＥＦＬＧがＨレベルであれば、ＮＡＮＤ回路４１の
出力信号／ＲＥＦＳＦがＨレベルとなり、応じて、イン
バータ４２の出力信号φＡ１がＨレベルとなる。遅延回
路４３の出力信号は、このときにはＨレベルであるた
め、ＮＡＮＤ回路４０の出力信号／ＲＥＦＳがＬレベル
となり、セット／リセットフリップフロップ４５がセッ
トされ、リフレッシュ活性化信号／ＲＥＦＥがＨレベル
となる。このリフレッシュ活性化信号／ＲＥＦＥの活性
化期間中に、内部でリフレッシュが実行される。
ッシュ要求が発行されると、リフレッシュフラグＲＥＦ
ＬＧがＨレベルに立上がる。データアクセス完了時にお
いて、判定回路６０からのリフレッシュウィンドウ信号
ＲＥＦＷＩＮがＨレベルに立上がる。リフレッシュフラ
グＲＥＦＬＧがＨレベルであれば、ＮＡＮＤ回路４１の
出力信号／ＲＥＦＳＦがＨレベルとなり、応じて、イン
バータ４２の出力信号φＡ１がＨレベルとなる。遅延回
路４３の出力信号は、このときにはＨレベルであるた
め、ＮＡＮＤ回路４０の出力信号／ＲＥＦＳがＬレベル
となり、セット／リセットフリップフロップ４５がセッ
トされ、リフレッシュ活性化信号／ＲＥＦＥがＨレベル
となる。このリフレッシュ活性化信号／ＲＥＦＥの活性
化期間中に、内部でリフレッシュが実行される。
【００６０】遅延回路４９の遅延時間が経過すると、遅
延回路４９の出力信号φＡ２がＬレベルとなり、応じて
セット／リセットフリップフロップ４５がリセットさ
れ、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
てリフレッシュが完了する。このリフレッシュ活性化信
号／ＲＥＦＥの非活性化に応答して、指令信号活性化回
路５０においてリフレッシュフラグＲＥＦＬＧを非活性
化し、待ち合わせ中のリフレッシュが存在しないことが
示される。
延回路４９の出力信号φＡ２がＬレベルとなり、応じて
セット／リセットフリップフロップ４５がリセットさ
れ、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
てリフレッシュが完了する。このリフレッシュ活性化信
号／ＲＥＦＥの非活性化に応答して、指令信号活性化回
路５０においてリフレッシュフラグＲＥＦＬＧを非活性
化し、待ち合わせ中のリフレッシュが存在しないことが
示される。
【００６１】したがって、内部においてデータアクセス
が実行されているときには、このデータアクセス完了時
にリフレッシュウィンドウ信号ＲＥＦＷＩＮを活性化し
てリフレッシュフラグＲＥＦＬＧの状態を判定する。こ
の判定結果に従ってリフレッシュを実行することによ
り、データアクセス実行中にリフレッシュ要求が発行さ
れても、そのリフレッシュはデータアクセス完了まで待
ち合わせることになり、リフレッシュとデータアクセス
との競合を防止することができる。
が実行されているときには、このデータアクセス完了時
にリフレッシュウィンドウ信号ＲＥＦＷＩＮを活性化し
てリフレッシュフラグＲＥＦＬＧの状態を判定する。こ
の判定結果に従ってリフレッシュを実行することによ
り、データアクセス実行中にリフレッシュ要求が発行さ
れても、そのリフレッシュはデータアクセス完了まで待
ち合わせることになり、リフレッシュとデータアクセス
との競合を防止することができる。
【００６２】図４は、図２に示す指令信号活性化回路５
０の構成の一例を示す図である。図４において、指令信
号活性化回路５０は、所定の周期でリフレッシュサイク
ル信号（リフレッシュ要求）／ＲＥＦＣＹＣを生成する
タイマ回路５１と、リフレッシュ活性化信号／ＲＥＦＥ
を反転するインバータ５７と、インバータ５７の出力信
号を所定時間遅延する遅延回路５８と、遅延回路５８の
出力信号とリフレッシュ活性化信号／ＲＥＦＥを受ける
ＮＡＮＤ回路５５と、リフレッシュサイクル信号／ＲＥ
ＦＣＹＣの活性化（立下がり）に応答してセットされか
つＮＡＮＤ回路５５の出力信号の活性化（立下がり）に
応答してリセットされるフリップフロップ５２と、フリ
ップフロップ５２の出力信号を反転してリフレッシュフ
ラグＲＥＦＬＧを生成するインバータ５６を含む。
０の構成の一例を示す図である。図４において、指令信
号活性化回路５０は、所定の周期でリフレッシュサイク
ル信号（リフレッシュ要求）／ＲＥＦＣＹＣを生成する
タイマ回路５１と、リフレッシュ活性化信号／ＲＥＦＥ
を反転するインバータ５７と、インバータ５７の出力信
号を所定時間遅延する遅延回路５８と、遅延回路５８の
出力信号とリフレッシュ活性化信号／ＲＥＦＥを受ける
ＮＡＮＤ回路５５と、リフレッシュサイクル信号／ＲＥ
ＦＣＹＣの活性化（立下がり）に応答してセットされか
つＮＡＮＤ回路５５の出力信号の活性化（立下がり）に
応答してリセットされるフリップフロップ５２と、フリ
ップフロップ５２の出力信号を反転してリフレッシュフ
ラグＲＥＦＬＧを生成するインバータ５６を含む。
【００６３】インバータ５７、遅延回路５８およびＮＡ
ＮＤ回路５５は、立上がりワンショットパルス発生回路
を構成し、リフレッシュ活性化信号／ＲＥＦＥの非活性
化に応答して遅延回路５８の有する遅延時間のパルス幅
を有するワンショットのパルス信号を生成する。
ＮＤ回路５５は、立上がりワンショットパルス発生回路
を構成し、リフレッシュ活性化信号／ＲＥＦＥの非活性
化に応答して遅延回路５８の有する遅延時間のパルス幅
を有するワンショットのパルス信号を生成する。
【００６４】タイマ回路５１は、たとえばリングオシレ
ータと、このリングオシレータの発振信号をカウントす
るカウンタ回路とで構成され、カウント値が所定値に到
達するごとに、リフレッシュサイクル信号／ＲＥＦＣＹ
Ｃを活性化する。
ータと、このリングオシレータの発振信号をカウントす
るカウンタ回路とで構成され、カウント値が所定値に到
達するごとに、リフレッシュサイクル信号／ＲＥＦＣＹ
Ｃを活性化する。
【００６５】セット／リセットフリップフロップ５２
は、リフレッシュサイクル信号／ＲＥＦＣＹＣが活性化
されるとセットされてリフレッシュフラグＲＥＦＬＧを
セットし、リフレッシュ活性化信号／ＲＥＦＥが非活性
化されるとリフレッシュフラグＲＥＦＬＧをリセットす
る。このリフレッシュフラグＲＥＦＬＧを用いて図２に
示す判定回路６０からのリフレッシュウィンドウ信号Ｒ
ＥＦＷＩＮに基づいてリフレッシュの実行可否を判定す
ることにより、リフレッシュとデータアクセスの競合を
防止するための第１の対策を実現する。
は、リフレッシュサイクル信号／ＲＥＦＣＹＣが活性化
されるとセットされてリフレッシュフラグＲＥＦＬＧを
セットし、リフレッシュ活性化信号／ＲＥＦＥが非活性
化されるとリフレッシュフラグＲＥＦＬＧをリセットす
る。このリフレッシュフラグＲＥＦＬＧを用いて図２に
示す判定回路６０からのリフレッシュウィンドウ信号Ｒ
ＥＦＷＩＮに基づいてリフレッシュの実行可否を判定す
ることにより、リフレッシュとデータアクセスの競合を
防止するための第１の対策を実現する。
【００６６】図５は、図２に示す判定回路６０の構成の
一例を示す図である。図５において、判定回路６０は、
内部ノーマルロウ活性化信号／ｉｎｔＲＥを受けるイン
バータ６２と、インバータ６２の出力信号を遅延する遅
延回路６４と、遅延回路６４の出力信号と内部ノーマル
ロウ活性化信号／ｉｎｔＲＥを受けるＡＮＤ回路６６
と、ＡＮＤ回路６６の出力信号と内部チップイネーブル
信号／ｉｎｔＣＥとを受けてリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＯＲ回路６８を含む。
一例を示す図である。図５において、判定回路６０は、
内部ノーマルロウ活性化信号／ｉｎｔＲＥを受けるイン
バータ６２と、インバータ６２の出力信号を遅延する遅
延回路６４と、遅延回路６４の出力信号と内部ノーマル
ロウ活性化信号／ｉｎｔＲＥを受けるＡＮＤ回路６６
と、ＡＮＤ回路６６の出力信号と内部チップイネーブル
信号／ｉｎｔＣＥとを受けてリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＯＲ回路６８を含む。
【００６７】インバータ６２、遅延回路６４およびＡＮ
Ｄ回路６６により、内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥの立上がりに応答してワンショットのパルスを発
生するワンショットパルス発生回路が形成される。この
内部ノーマルロウ活性化信号／ｉｎｔＲＥは、データア
クセスが実行されるときに活性化され、内部のメモリア
レイ活性化期間が完了すると、Ｈレベルに立上がり、デ
ータアクセスが完了したことが示される。したがって、
この内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性状
態（Ｌレベル）のときには、内部においてメモリセルア
レイが選択状態にあるかまたは初期状態（プリチャージ
状態）に復帰していないことが示される。
Ｄ回路６６により、内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥの立上がりに応答してワンショットのパルスを発
生するワンショットパルス発生回路が形成される。この
内部ノーマルロウ活性化信号／ｉｎｔＲＥは、データア
クセスが実行されるときに活性化され、内部のメモリア
レイ活性化期間が完了すると、Ｈレベルに立上がり、デ
ータアクセスが完了したことが示される。したがって、
この内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性状
態（Ｌレベル）のときには、内部においてメモリセルア
レイが選択状態にあるかまたは初期状態（プリチャージ
状態）に復帰していないことが示される。
【００６８】図６に示すように、内部チップイネーブル
信号／ｉｎｔＣＥがＬレベルであり、この半導体記憶装
置が選択状態のときに内部でデータアクセス完了時に、
リフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期間Ｈ
レベルに設定されて、リフレッシュを実行すべきかどう
かを判定するタイミングが与えられる。
信号／ｉｎｔＣＥがＬレベルであり、この半導体記憶装
置が選択状態のときに内部でデータアクセス完了時に、
リフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期間Ｈ
レベルに設定されて、リフレッシュを実行すべきかどう
かを判定するタイミングが与えられる。
【００６９】内部チップイネーブル信号／ｉｎｔＣＥが
Ｈレベルのときには、ＯＲ回路６８からのリフレッシュ
ウィンドウ信号ＲＥＦＷＩＮはＨレベルである。したが
って、半導体記憶装置が非選択状態であり、データアク
セスが行なわれていないときには、図４に示すタイマ回
路５１からのリフレッシュサイクル信号／ＲＥＦＣＹＣ
に従ってリフレッシュが実行される。
Ｈレベルのときには、ＯＲ回路６８からのリフレッシュ
ウィンドウ信号ＲＥＦＷＩＮはＨレベルである。したが
って、半導体記憶装置が非選択状態であり、データアク
セスが行なわれていないときには、図４に示すタイマ回
路５１からのリフレッシュサイクル信号／ＲＥＦＣＹＣ
に従ってリフレッシュが実行される。
【００７０】図７は、この発明の実施の形態１に従う主
制御回路２０の構成を概略的に示す図である。図７にお
いて、主制御回路２０は、アドレス変化検出信号ＡＴＤ
の後縁に応答してワンショットのパルスを発生する後縁
パルス発生回路１２４と、アドレス変化検出信号ＡＴＤ
の前縁（立上がり）に応答してワンショットのパルス信
号を生成する前縁パルス発生回路１２６と、リフレッシ
ュ制御回路４０の出力するリフレッシュ活性化信号／Ｒ
ＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲＥを受
ける複合ＡＮＤゲート１７０と、後縁パルス発生回路１
２４の出力するパルス信号／ＳＥＴＦを、複合ＡＮＤゲ
ート１７０の出力信号の非活性化までシフトさせて出力
するシフタ１２５と、シフタ１２５の出力信号／ＳＥＴ
０を所定時間遅延する遅延回路１２７と、前縁パルス発
生回路１２６の出力するパルス信号／ＲＳＴＦの活性化
を、遅延リストア期間信号／ＲＳＴＲＤの非活性化まで
シフトさせるシフタ１３０と、遅延回路１２７の出力信
号／ＳＥＴに応答してセットされかつシフタ１３０から
のリセット信号／ＲＳＴに応答してリセットされるフリ
ップフロップ１２８を含む。
制御回路２０の構成を概略的に示す図である。図７にお
いて、主制御回路２０は、アドレス変化検出信号ＡＴＤ
の後縁に応答してワンショットのパルスを発生する後縁
パルス発生回路１２４と、アドレス変化検出信号ＡＴＤ
の前縁（立上がり）に応答してワンショットのパルス信
号を生成する前縁パルス発生回路１２６と、リフレッシ
ュ制御回路４０の出力するリフレッシュ活性化信号／Ｒ
ＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲＥを受
ける複合ＡＮＤゲート１７０と、後縁パルス発生回路１
２４の出力するパルス信号／ＳＥＴＦを、複合ＡＮＤゲ
ート１７０の出力信号の非活性化までシフトさせて出力
するシフタ１２５と、シフタ１２５の出力信号／ＳＥＴ
０を所定時間遅延する遅延回路１２７と、前縁パルス発
生回路１２６の出力するパルス信号／ＲＳＴＦの活性化
を、遅延リストア期間信号／ＲＳＴＲＤの非活性化まで
シフトさせるシフタ１３０と、遅延回路１２７の出力信
号／ＳＥＴに応答してセットされかつシフタ１３０から
のリセット信号／ＲＳＴに応答してリセットされるフリ
ップフロップ１２８を含む。
【００７１】アドレス変化検出信号ＡＴＤは、アドレス
信号の変化に応答してＡＴＤ回路１４６により、ワンシ
ョットのパルス信号の形態で生成される。複合ＡＮＤゲ
ート１７０は、リフレッシュ活性化信号／ＲＥＦＥおよ
び内部ノーマルロウ活性化信号／ｉｎｔＲＥのいずれか
がＬレベルのときにＬレベルの信号を出力する。シフタ
１２５は、この複合ＡＮＤゲート１７０の出力信号がＬ
レベルのとき、後縁パルス発生回路１２４の出力パルス
／ＳＥＴＦが活性化されると、複合ＡＮＤゲート１７０
の出力信号がＨレベルとなるまでその出力信号／ＳＥＴ
０の活性化を待ち合わせる。
信号の変化に応答してＡＴＤ回路１４６により、ワンシ
ョットのパルス信号の形態で生成される。複合ＡＮＤゲ
ート１７０は、リフレッシュ活性化信号／ＲＥＦＥおよ
び内部ノーマルロウ活性化信号／ｉｎｔＲＥのいずれか
がＬレベルのときにＬレベルの信号を出力する。シフタ
１２５は、この複合ＡＮＤゲート１７０の出力信号がＬ
レベルのとき、後縁パルス発生回路１２４の出力パルス
／ＳＥＴＦが活性化されると、複合ＡＮＤゲート１７０
の出力信号がＨレベルとなるまでその出力信号／ＳＥＴ
０の活性化を待ち合わせる。
【００７２】シフタ１３０も同様である。遅延リストア
期間信号／ＲＳＴＲＤがＨレベルとなると、内部が、プ
リチャージ状態に復帰したことが示される。したがっ
て、内部でメモリセルが選択されている場合には、シフ
タ１２５は、内部が非選択状態（プリチャージ状態）に
復帰するまでその出力信号／ＳＥＴ０の活性化を待ち合
わせる。同様、シフタ１３０は、遅延リストア期間信号
／ＲＳＴＲＤがＨレベルとなり、内部が確実にプリチャ
ージ状態に復帰したときに、そのリセット信号／ＲＳＴ
を活性化する。
期間信号／ＲＳＴＲＤがＨレベルとなると、内部が、プ
リチャージ状態に復帰したことが示される。したがっ
て、内部でメモリセルが選択されている場合には、シフ
タ１２５は、内部が非選択状態（プリチャージ状態）に
復帰するまでその出力信号／ＳＥＴ０の活性化を待ち合
わせる。同様、シフタ１３０は、遅延リストア期間信号
／ＲＳＴＲＤがＨレベルとなり、内部が確実にプリチャ
ージ状態に復帰したときに、そのリセット信号／ＲＳＴ
を活性化する。
【００７３】したがって、アドレス変化検出信号ＡＴＤ
が発生されると、遅延リストア期間信号／ＲＳＴＲＤが
非活性されてからリセット信号／ＲＳＴが活性化されて
内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化さ
れた後、信号／ＳＥＴ０が活性化されて、再度内部ノー
マルロウ活性化信号／ｉｎｔＲＥが活性化されて新たな
メモリサイクルに入る。
が発生されると、遅延リストア期間信号／ＲＳＴＲＤが
非活性されてからリセット信号／ＲＳＴが活性化されて
内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化さ
れた後、信号／ＳＥＴ０が活性化されて、再度内部ノー
マルロウ活性化信号／ｉｎｔＲＥが活性化されて新たな
メモリサイクルに入る。
【００７４】リフレッシュ実行時にアドレス変化検出信
号ＡＴＤが発生されると、先ず、リセット信号／ＲＳＴ
が活性化される。リフレッシュ動作時においては、ノー
マルロウ活性化信号／ｉｎｔＲＥが非活性状態にあるた
め、リセット信号／ＲＳＴが活性化されても、リフレッ
シュ動作には影響しない。このリフレッシュ動作が完了
し、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
ると、シフタ１２５の出力信号／ＳＥＴ０が活性化され
て内部ノーマル労活性化信号／ｉｎｔＲＥが活性化され
て、メモリサイクルが開始される。
号ＡＴＤが発生されると、先ず、リセット信号／ＲＳＴ
が活性化される。リフレッシュ動作時においては、ノー
マルロウ活性化信号／ｉｎｔＲＥが非活性状態にあるた
め、リセット信号／ＲＳＴが活性化されても、リフレッ
シュ動作には影響しない。このリフレッシュ動作が完了
し、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
ると、シフタ１２５の出力信号／ＳＥＴ０が活性化され
て内部ノーマル労活性化信号／ｉｎｔＲＥが活性化され
て、メモリサイクルが開始される。
【００７５】フリップフロップ１２８は、交差結合され
るＮＡＮＤゲート１２８ａおよび１２８ｂを含む。ＮＡ
ＮＤゲート１２８ａの第１の入力に、遅延回路１２７か
らのセット信号／ＳＥＴが与えられ、ＮＡＮＤゲート１
２８ｂの第２の入力に、リセット信号／ＲＥＳＴが与え
られる。ＮＡＮＤゲート１２８の出力が、ＮＡＮＤゲー
ト１２８ｂの第１の入力に接続され、ＮＡＮＤゲート１
２８ｂの出力がＮＡＮＤゲート１２８ａの第２の入力に
接続される。ＮＡＮＤゲート１２８ｂから、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが出力される。
るＮＡＮＤゲート１２８ａおよび１２８ｂを含む。ＮＡ
ＮＤゲート１２８ａの第１の入力に、遅延回路１２７か
らのセット信号／ＳＥＴが与えられ、ＮＡＮＤゲート１
２８ｂの第２の入力に、リセット信号／ＲＥＳＴが与え
られる。ＮＡＮＤゲート１２８の出力が、ＮＡＮＤゲー
ト１２８ｂの第１の入力に接続され、ＮＡＮＤゲート１
２８ｂの出力がＮＡＮＤゲート１２８ａの第２の入力に
接続される。ＮＡＮＤゲート１２８ｂから、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが出力される。
【００７６】主制御回路２０は、さらに、内部ノーマル
ロウ活性化信号／ｉｎｔＲＥの前縁（立下がり）に応答
してワンショットのパルス信号を生成する前縁パルス発
生回路１３１と、前縁パルス発生回路１３１の出力パル
スの後縁を遅延してパルス幅を拡張する後縁遅延回路１
３２と、後縁遅延回路１３２の出力パルス信号の後縁を
さらに遅延してパルス幅を拡大してリストア期間信号／
ＲＳＴＲを生成する後縁遅延回路１３３と、後縁遅延回
路１３２の出力信号の前縁に応答してワンショットのパ
ルス信号を生成する前縁パルス発生回路１３４と、この
前縁パルス発生回路１３４の出力パルスと後縁を遅延す
る後縁遅延回路１３５と、後縁遅延回路１３３および１
３５の出力信号を受けて遅延リストア期間信号／ＲＥＳ
ＲＤを生成する複合ＡＮＤゲート１３６を含む。
ロウ活性化信号／ｉｎｔＲＥの前縁（立下がり）に応答
してワンショットのパルス信号を生成する前縁パルス発
生回路１３１と、前縁パルス発生回路１３１の出力パル
スの後縁を遅延してパルス幅を拡張する後縁遅延回路１
３２と、後縁遅延回路１３２の出力パルス信号の後縁を
さらに遅延してパルス幅を拡大してリストア期間信号／
ＲＳＴＲを生成する後縁遅延回路１３３と、後縁遅延回
路１３２の出力信号の前縁に応答してワンショットのパ
ルス信号を生成する前縁パルス発生回路１３４と、この
前縁パルス発生回路１３４の出力パルスと後縁を遅延す
る後縁遅延回路１３５と、後縁遅延回路１３３および１
３５の出力信号を受けて遅延リストア期間信号／ＲＥＳ
ＲＤを生成する複合ＡＮＤゲート１３６を含む。
【００７７】前縁パルス発生回路１３４の出力パルス
は、コラム活性化信号／ＣＤＥとして、列選択に関連す
る回路を活性化するために用いられる。後縁遅延回路１
３５の出力するパルス信号は、コラムリカバリ期間信号
ＣＯＬＲＷＡＣＴであり、列系回路の初期状態へのリカ
バリ期間を確保する。
は、コラム活性化信号／ＣＤＥとして、列選択に関連す
る回路を活性化するために用いられる。後縁遅延回路１
３５の出力するパルス信号は、コラムリカバリ期間信号
ＣＯＬＲＷＡＣＴであり、列系回路の初期状態へのリカ
バリ期間を確保する。
【００７８】したがって、内部ノーマルロウ活性化信号
／ｉｎｔＲＥは、内部で行が選択状態にある期間（プリ
チャージへのリカバリ期間を含む）を規定し、非活性化
されると、内部が、初期状態に復帰していることを示
す。
／ｉｎｔＲＥは、内部で行が選択状態にある期間（プリ
チャージへのリカバリ期間を含む）を規定し、非活性化
されると、内部が、初期状態に復帰していることを示
す。
【００７９】メモリセルは、ＤＲＡＭセルであり、デー
タが破壊的に読出される。リストア期間信号／ＲＳＴＲ
は、メモリセルデータが読出され、その読出データがメ
モリセルに再書込されるまでの期間（リストア期間）を
規定する。
タが破壊的に読出される。リストア期間信号／ＲＳＴＲ
は、メモリセルデータが読出され、その読出データがメ
モリセルに再書込されるまでの期間（リストア期間）を
規定する。
【００８０】この図７に示す構成においては、シフタ１
２５および１３０により、内部でリストア動作が行なわ
れる期間またはコラムリカバリ期間中に次のデータアク
セス指示が与えられた場合には、そのリストア動作また
はコラムリカバリ期間が完了するまで次のデータアクセ
スの受付を待ち合わせる。これにより、内部を確実に初
期状態に復帰させた後に、次の動作に入ることができ、
内部データの破壊を防止することができる。
２５および１３０により、内部でリストア動作が行なわ
れる期間またはコラムリカバリ期間中に次のデータアク
セス指示が与えられた場合には、そのリストア動作また
はコラムリカバリ期間が完了するまで次のデータアクセ
スの受付を待ち合わせる。これにより、内部を確実に初
期状態に復帰させた後に、次の動作に入ることができ、
内部データの破壊を防止することができる。
【００８１】主制御回路２０は、さらに、シフタ１２５
の出力信号／ＳＥＴ０の前縁（立下がり）に応答してワ
ンショットのパルス信号を生成する前縁パルス発生回路
１４０と、前縁パルス発生回路１４０の出力信号を反転
してマスク信号ＭＡＳＫを生成するインバータ１４２
と、インバータ１４２の出力するマスク信号をＭＡＳＫ
がＨレベルのときに非導通状態となるトランスミッショ
ンゲート１４４と、トランスミッションゲート１４４を
介して与えられる内部アドレス信号ＩＮＴＡ（外部アド
レス信号ビットＡ０−Ａ２０）の変化に応答してワンシ
ョットのパルスの形態でアドレス変化検出信号ＡＴＤを
生成するＡＴＤ回路１４６を含む。
の出力信号／ＳＥＴ０の前縁（立下がり）に応答してワ
ンショットのパルス信号を生成する前縁パルス発生回路
１４０と、前縁パルス発生回路１４０の出力信号を反転
してマスク信号ＭＡＳＫを生成するインバータ１４２
と、インバータ１４２の出力するマスク信号をＭＡＳＫ
がＨレベルのときに非導通状態となるトランスミッショ
ンゲート１４４と、トランスミッションゲート１４４を
介して与えられる内部アドレス信号ＩＮＴＡ（外部アド
レス信号ビットＡ０−Ａ２０）の変化に応答してワンシ
ョットのパルスの形態でアドレス変化検出信号ＡＴＤを
生成するＡＴＤ回路１４６を含む。
【００８２】したがって、このシフタ１２５からの信号
／ＳＥＴ０がＬレベルとなり、前縁パルス発生回路１４
０が、ワンショットのパルス信号を生成してマスク信号
ＭＡＳＫがＨレベルとなると、ＡＴＤ回路１４６への内
部アドレス信号ＩＮＴＡの転送は禁止される。後に詳細
に説明するように、セット／リセットフリップフロップ
１２８に対して、セット信号／ＳＥＴとリセット信号Ｒ
ＳＴが同時に与えられる状態が生じるのを防止し、内部
動作を確実にリセット状態に設定した後に、次の新たな
動作に入る。
／ＳＥＴ０がＬレベルとなり、前縁パルス発生回路１４
０が、ワンショットのパルス信号を生成してマスク信号
ＭＡＳＫがＨレベルとなると、ＡＴＤ回路１４６への内
部アドレス信号ＩＮＴＡの転送は禁止される。後に詳細
に説明するように、セット／リセットフリップフロップ
１２８に対して、セット信号／ＳＥＴとリセット信号Ｒ
ＳＴが同時に与えられる状態が生じるのを防止し、内部
動作を確実にリセット状態に設定した後に、次の新たな
動作に入る。
【００８３】図８は、図７に示すシフタ１２５および１
３０の構成の一例を示す図である。シフタ１２５および
１３０は、同一構成を有するため、図８においては、シ
フタ１５０を、代表的に示す。
３０の構成の一例を示す図である。シフタ１２５および
１３０は、同一構成を有するため、図８においては、シ
フタ１５０を、代表的に示す。
【００８４】図８において、シフタ１５０は、入力ＩＮ
Ａに与えられる信号（／ＳＥＴＦまたは／ＲＳＴＦ）を
受けるインバータ１５０ａと、インバータ１５０ａの出
力信号と入力ＩＮＡに与えられる信号とに従って選択的
に導通し、導通時、入力ＩＮＢに与えられる信号を複合
ＡＮＤゲート１７０の出力信号または遅延リストア期間
信号（／ＲＳＴＲＴ）を伝達するＣＭＯＳトランスミッ
ションゲート１５０ｂと、ＣＭＯＳトランスミッション
ゲート１５０ｂを介して与えられた信号を反転するイン
バータ１５０ｃと、インバータ１５０ｃと半並行に接続
されて、インバータ１５０ｃの出力信号をインバータ１
５０ｃの入力に伝達するインバータ１５０ｄと、インバ
ータ１５０ａの出力信号と入力ＩＮＡに与えられる信号
とに従って選択的に導通するＣＭＯＳトランスミッショ
ンゲート１５０ｅを含む。
Ａに与えられる信号（／ＳＥＴＦまたは／ＲＳＴＦ）を
受けるインバータ１５０ａと、インバータ１５０ａの出
力信号と入力ＩＮＡに与えられる信号とに従って選択的
に導通し、導通時、入力ＩＮＢに与えられる信号を複合
ＡＮＤゲート１７０の出力信号または遅延リストア期間
信号（／ＲＳＴＲＴ）を伝達するＣＭＯＳトランスミッ
ションゲート１５０ｂと、ＣＭＯＳトランスミッション
ゲート１５０ｂを介して与えられた信号を反転するイン
バータ１５０ｃと、インバータ１５０ｃと半並行に接続
されて、インバータ１５０ｃの出力信号をインバータ１
５０ｃの入力に伝達するインバータ１５０ｄと、インバ
ータ１５０ａの出力信号と入力ＩＮＡに与えられる信号
とに従って選択的に導通するＣＭＯＳトランスミッショ
ンゲート１５０ｅを含む。
【００８５】ＣＭＯＳトランスミッションゲート１５０
ｂおよび１５０ｅは、互いに相補的に導通し、ＣＭＯＳ
トランスミッションゲート１５０ｅは、導通時、インバ
ータ１５０ｃの出力信号を通過させる。ＣＭＯＳトラン
スミッションゲート１５０ａは、入力ＩＮＡに与えられ
た信号がＬレベルとなると非導通状態となり、ＣＭＯＳ
トランスミッションゲート１５０ｅは、入力ＩＮＡの信
号がＨレベルとなると非導通状態となる。
ｂおよび１５０ｅは、互いに相補的に導通し、ＣＭＯＳ
トランスミッションゲート１５０ｅは、導通時、インバ
ータ１５０ｃの出力信号を通過させる。ＣＭＯＳトラン
スミッションゲート１５０ａは、入力ＩＮＡに与えられ
た信号がＬレベルとなると非導通状態となり、ＣＭＯＳ
トランスミッションゲート１５０ｅは、入力ＩＮＡの信
号がＨレベルとなると非導通状態となる。
【００８６】シフタ１５０は、さらに、ＣＭＯＳトラン
スミッションゲート１５０ｅからの信号を反転するイン
バータ１５０ｆと、インバータ１５０ｆとラッチ回路を
構成するインバータ１５０ｇを含む。このインバータ１
５０ｆからの信号／ＳＨＩＦＴにより、入力ＩＮＡに与
えられた信号（／ＳＥＴＦまたは／ＲＳＴＦ）の伝達タ
イミングをシフトさせるか否かが指定される。
スミッションゲート１５０ｅからの信号を反転するイン
バータ１５０ｆと、インバータ１５０ｆとラッチ回路を
構成するインバータ１５０ｇを含む。このインバータ１
５０ｆからの信号／ＳＨＩＦＴにより、入力ＩＮＡに与
えられた信号（／ＳＥＴＦまたは／ＲＳＴＦ）の伝達タ
イミングをシフトさせるか否かが指定される。
【００８７】すなわち、ＣＭＯＳトランスミッションゲ
ート１５０ｂおよび１５０ｅと、インバータ１５０ｃ、
１５０ｄ、１５０ｆおよび１５０ｇにより、入力ＩＮＡ
に与えられた信号の活性化時、入力ＩＮＢに与えられた
信号が活性状態にあるか否かの判定が行なわれ、その判
定結果に従ってシフト制御信号／ＳＨＩＦＴが生成され
る。
ート１５０ｂおよび１５０ｅと、インバータ１５０ｃ、
１５０ｄ、１５０ｆおよび１５０ｇにより、入力ＩＮＡ
に与えられた信号の活性化時、入力ＩＮＢに与えられた
信号が活性状態にあるか否かの判定が行なわれ、その判
定結果に従ってシフト制御信号／ＳＨＩＦＴが生成され
る。
【００８８】シフタ１５０は、さらに、シフト制御信号
／ＳＨＩＦＴを反転するインバータ１５０ｈと、入力Ｉ
ＮＢに与えられる信号の後縁（立上がり）に応答してワ
ンショットのパルス信号を生成いする後縁パルス発生回
路１５０ｍと、シフト制御信号／ＳＨＩＦＴと後縁パル
ス発生回路１５０ｍの出力信号を受けるＮＯＲゲート１
５０ｊと、インバータ１５０ｈの出力信号と入力ノード
ＩＮＡに与えられる信号とを受けるＮＯＲゲート１５０
ｉと、ＮＯＲゲート１５０ｉおよび１５０ｊの出力信号
を受けて出力ノードＯＴに出力信号（／ＳＥＴ０または
／ＲＳＴ）を生成するＮＯＲ回路１５０ｋを含む。
／ＳＨＩＦＴを反転するインバータ１５０ｈと、入力Ｉ
ＮＢに与えられる信号の後縁（立上がり）に応答してワ
ンショットのパルス信号を生成いする後縁パルス発生回
路１５０ｍと、シフト制御信号／ＳＨＩＦＴと後縁パル
ス発生回路１５０ｍの出力信号を受けるＮＯＲゲート１
５０ｊと、インバータ１５０ｈの出力信号と入力ノード
ＩＮＡに与えられる信号とを受けるＮＯＲゲート１５０
ｉと、ＮＯＲゲート１５０ｉおよび１５０ｊの出力信号
を受けて出力ノードＯＴに出力信号（／ＳＥＴ０または
／ＲＳＴ）を生成するＮＯＲ回路１５０ｋを含む。
【００８９】シフト制御信号／ＳＨＩＦＴがＬレベルの
ときには、後縁パルス発生回路１５０ｍの出力信号に従
って出力ノードＯＴに信号が生成される。一方、シフト
制御信号／ＳＨＩＦＴがＨレベルのときには、入力ノー
ドＩＮＡに与えられた信号に従って出力ノードＯＴに信
号が生成される。この出力ノードＯＴの信号／ＳＥＴま
たは／ＲＳＴにより、内部ロウ活性化信号／ｉｎｔＲＥ
の活性／非活性が設定される。
ときには、後縁パルス発生回路１５０ｍの出力信号に従
って出力ノードＯＴに信号が生成される。一方、シフト
制御信号／ＳＨＩＦＴがＨレベルのときには、入力ノー
ドＩＮＡに与えられた信号に従って出力ノードＯＴに信
号が生成される。この出力ノードＯＴの信号／ＳＥＴま
たは／ＲＳＴにより、内部ロウ活性化信号／ｉｎｔＲＥ
の活性／非活性が設定される。
【００９０】図９（Ａ）および図９（Ｂ）は、図８に示
すシフタ１５０の動作を示すタイミング図である。以
下、図９（Ａ）および図９（Ｂ）を参照して、図８に示
すシフタ１５０の動作について簡単に説明する。
すシフタ１５０の動作を示すタイミング図である。以
下、図９（Ａ）および図９（Ｂ）を参照して、図８に示
すシフタ１５０の動作について簡単に説明する。
【００９１】図９（Ａ）に示すように、入力ノードＩＮ
Ｂに与えられる信号がＬレベルのときに、入力ノードＩ
ＮＡに与えられた信号が活性化される場合を考える。入
力ノードＩＮＡに与えられる信号がＨレベルの期間、Ｃ
ＭＯＳトランスミッションゲート１５０ｂが導通状態、
ＣＭＯＳトランスミッションゲート１５０ｅは非導通状
態であり、インバータ１５０ｃの出力信号は、入力ノー
ドＩＮＢに与えられる信号に従ってＨレベルとなる。
Ｂに与えられる信号がＬレベルのときに、入力ノードＩ
ＮＡに与えられた信号が活性化される場合を考える。入
力ノードＩＮＡに与えられる信号がＨレベルの期間、Ｃ
ＭＯＳトランスミッションゲート１５０ｂが導通状態、
ＣＭＯＳトランスミッションゲート１５０ｅは非導通状
態であり、インバータ１５０ｃの出力信号は、入力ノー
ドＩＮＢに与えられる信号に従ってＨレベルとなる。
【００９２】次いで、入力ノードＩＮＡに与えられる信
号がＬレベルとなる。ＣＭＯＳトランスミッションゲー
ト１５０ｂが非導通状態、ＣＭＯＳトランスミッション
ゲート１５０ｅが導通状態となり、インバータ１５０ｆ
からのシフト制御信号／ＳＨＩＦＴがＬレベルとなる。
入力ノードＩＮＡに与えられる信号がＨレベルとなる
と、ＣＭＯＳトランスミッションゲート１５０ｅが非導
通状態となり、インバータ１５０ｆおよび１５０ｇによ
り、シフト制御信号／ＳＨＩＦＴがＬレベルを維持す
る。
号がＬレベルとなる。ＣＭＯＳトランスミッションゲー
ト１５０ｂが非導通状態、ＣＭＯＳトランスミッション
ゲート１５０ｅが導通状態となり、インバータ１５０ｆ
からのシフト制御信号／ＳＨＩＦＴがＬレベルとなる。
入力ノードＩＮＡに与えられる信号がＨレベルとなる
と、ＣＭＯＳトランスミッションゲート１５０ｅが非導
通状態となり、インバータ１５０ｆおよび１５０ｇによ
り、シフト制御信号／ＳＨＩＦＴがＬレベルを維持す
る。
【００９３】シフト制御信号／ＳＨＩＦＴがＬレベルと
なると、ＮＯＲゲート１５０ｉは、入力ノードＩＮＡの
信号がＬレベルとなっても、Ｌレベルの信号を出力す
る。一方、後縁パルス発生回路１５０ｍが、入力ノード
ＩＮＢの信号の後縁（立上がり）に応答してワンショッ
トのパルス信号を生成し、ＮＯＲゲート１５０ｊが、こ
の後縁パルス発生回路１５０ｍの出力信号に従って出力
ノードＯＴにワンショットのパルス信号（Ｌレベルの信
号）を生成する。
なると、ＮＯＲゲート１５０ｉは、入力ノードＩＮＡの
信号がＬレベルとなっても、Ｌレベルの信号を出力す
る。一方、後縁パルス発生回路１５０ｍが、入力ノード
ＩＮＢの信号の後縁（立上がり）に応答してワンショッ
トのパルス信号を生成し、ＮＯＲゲート１５０ｊが、こ
の後縁パルス発生回路１５０ｍの出力信号に従って出力
ノードＯＴにワンショットのパルス信号（Ｌレベルの信
号）を生成する。
【００９４】したがって、入力ノードＩＮＡの信号が立
下がるときに、入力ノードＩＮＢの信号がＬレベルであ
れば、出力ノードＯＴの信号の活性化は、入力ノードＩ
ＮＢの信号の非活性化までシフトされる。
下がるときに、入力ノードＩＮＢの信号がＬレベルであ
れば、出力ノードＯＴの信号の活性化は、入力ノードＩ
ＮＢの信号の非活性化までシフトされる。
【００９５】一方、図９（Ｂ）に示すように、入力ノー
ドＩＮＡに与えられる信号がＬレベルに立下がるとき
に、入力ノードＩＮＢに与えられる信号がＨレベルのと
きには、シフト制御信号／ＳＨＩＦＴは、Ｈレベルを維
持する。したがって、この場合には、図８に示すインバ
ータ１５０ｈの出力信号がＬレベルとなるため、入力ノ
ードＩＮＡの信号の立下がりに応答してＮＯＲゲート１
５０ｉの出力信号がＨレベルとなり、応じてＮＯＲゲー
ト１５０ｋからの出力ノードＯＴに対する信号がＬレベ
ルとなる。
ドＩＮＡに与えられる信号がＬレベルに立下がるとき
に、入力ノードＩＮＢに与えられる信号がＨレベルのと
きには、シフト制御信号／ＳＨＩＦＴは、Ｈレベルを維
持する。したがって、この場合には、図８に示すインバ
ータ１５０ｈの出力信号がＬレベルとなるため、入力ノ
ードＩＮＡの信号の立下がりに応答してＮＯＲゲート１
５０ｉの出力信号がＨレベルとなり、応じてＮＯＲゲー
ト１５０ｋからの出力ノードＯＴに対する信号がＬレベ
ルとなる。
【００９６】したがって、入力ノードＩＮＡに与えられ
る信号の立下がり時における入力ノードＩＮＢの信号の
論理レベルに応じて、シフタ１５０の出力信号の活性化
タイミングが選択的にシフトされ、セット／リセットフ
リップフロップ１２８のセット／リセットタイミングが
調整される。シフタ１５０は、入力ノードＩＮＡに与え
られる信号がＨレベルからＬレベルに立下がり、データ
アクセスを指示するときには、入力ノードＩＮＢに与え
られる信号の論理レベルを判定し、メモリセル行が選択
状態にあるかを判定して、シフト制御信号／ＳＨＩＦＴ
をその判定結果に基づいて生成する。
る信号の立下がり時における入力ノードＩＮＢの信号の
論理レベルに応じて、シフタ１５０の出力信号の活性化
タイミングが選択的にシフトされ、セット／リセットフ
リップフロップ１２８のセット／リセットタイミングが
調整される。シフタ１５０は、入力ノードＩＮＡに与え
られる信号がＨレベルからＬレベルに立下がり、データ
アクセスを指示するときには、入力ノードＩＮＢに与え
られる信号の論理レベルを判定し、メモリセル行が選択
状態にあるかを判定して、シフト制御信号／ＳＨＩＦＴ
をその判定結果に基づいて生成する。
【００９７】このシフト制御信号／ＳＨＩＦＴに従って
入力ノードＩＮＡに与えられる信号および入力ノードＩ
ＮＢに与えられる信号の非活性化時に生成される信号の
一方を選択する。
入力ノードＩＮＡに与えられる信号および入力ノードＩ
ＮＢに与えられる信号の非活性化時に生成される信号の
一方を選択する。
【００９８】シフタ１２５の出力信号／ＳＥＴ０に従っ
て、遅延回路１２７を介して、セット／リセットフリッ
プフロップ１２８がセットされる。このセット／リセッ
トフリップフロップ１２８からの内部ノーマルロウ活性
化信号／ｉｎｔＲＥに従ってデータアクセス動作が活性
化される。したがって、メモリセル行選択中に、データ
アクセス指示が与えられても、内部で選択行が非選択状
態へ駆動された後に、新たにデータアクセスを行なうこ
とができる。これにより、たとえばリフレッシュ動作と
データアクセス動作の競合を回避することができる。ま
た、内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性状
態のときにフリップフロップ１２８がセットされ、その
後にリセットされるのを防止することができ、確実に前
のサイクルのデータアクセスが完了した後に、新たなデ
ータアクセスサイクルに入ることができる。
て、遅延回路１２７を介して、セット／リセットフリッ
プフロップ１２８がセットされる。このセット／リセッ
トフリップフロップ１２８からの内部ノーマルロウ活性
化信号／ｉｎｔＲＥに従ってデータアクセス動作が活性
化される。したがって、メモリセル行選択中に、データ
アクセス指示が与えられても、内部で選択行が非選択状
態へ駆動された後に、新たにデータアクセスを行なうこ
とができる。これにより、たとえばリフレッシュ動作と
データアクセス動作の競合を回避することができる。ま
た、内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性状
態のときにフリップフロップ１２８がセットされ、その
後にリセットされるのを防止することができ、確実に前
のサイクルのデータアクセスが完了した後に、新たなデ
ータアクセスサイクルに入ることができる。
【００９９】また、同様に、シフタ１３０により、リセ
ット指示が与えられたときには、遅延リストア期間信号
／ＲＳＴＲＤが非活性状態のときに、シフタ１３０から
のリセット信号／ＲＳＴが活性化されて内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが非活性化される。したがっ
て、プリチャージ状態へのリカバリ期間中に、内部ノー
マルロウ活性化信号／ｉｎｔＲＥが非活性化されて、こ
のリカバリ動作が中断されるのを防止することができ
る。
ット指示が与えられたときには、遅延リストア期間信号
／ＲＳＴＲＤが非活性状態のときに、シフタ１３０から
のリセット信号／ＲＳＴが活性化されて内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが非活性化される。したがっ
て、プリチャージ状態へのリカバリ期間中に、内部ノー
マルロウ活性化信号／ｉｎｔＲＥが非活性化されて、こ
のリカバリ動作が中断されるのを防止することができ
る。
【０１００】図１０は、図７に示す主制御回路２０のメ
モリセル選択動作の信号波形を示す図である。図１０に
おいて、マスク信号ＭＡＳＫについては図面を簡略化す
るために示していない。以下、この図１０を参照して、
図７に示す主制御回路２０の動作について説明する。
モリセル選択動作の信号波形を示す図である。図１０に
おいて、マスク信号ＭＡＳＫについては図面を簡略化す
るために示していない。以下、この図１０を参照して、
図７に示す主制御回路２０の動作について説明する。
【０１０１】いま、リカバリ動作が完了せずに、遅延リ
カバリ期間信号／ＲＳＴＲＤが活性状態のときに、アド
レス変化検出信号ＡＴＤが発生された状態を考える。こ
の状態においては、前縁パルス発生回路１２６からのリ
セットファースト信号／ＲＳＴＦが、アドレス変化検出
信号ＡＴＤに応答してＨレベルからＬレベルに立下が
る。しかしながら、遅延リカバリ期間信号／ＲＳＴＲＤ
はＬレベルであるため、シフタ１３０は、リセット信号
／ＲＳＴの活性化タイミングをシフトする。したがっ
て、遅延リストア期間信号／ＲＳＴＲＤがＨレベルとな
った後に、、シフタ１３０からのリセット信号／ＲＳＴ
が活性化されてセット／リセットフリップフロップ１２
８がリセットされる。
カバリ期間信号／ＲＳＴＲＤが活性状態のときに、アド
レス変化検出信号ＡＴＤが発生された状態を考える。こ
の状態においては、前縁パルス発生回路１２６からのリ
セットファースト信号／ＲＳＴＦが、アドレス変化検出
信号ＡＴＤに応答してＨレベルからＬレベルに立下が
る。しかしながら、遅延リカバリ期間信号／ＲＳＴＲＤ
はＬレベルであるため、シフタ１３０は、リセット信号
／ＲＳＴの活性化タイミングをシフトする。したがっ
て、遅延リストア期間信号／ＲＳＴＲＤがＨレベルとな
った後に、、シフタ１３０からのリセット信号／ＲＳＴ
が活性化されてセット／リセットフリップフロップ１２
８がリセットされる。
【０１０２】このリセット信号／ＲＳＴの活性化に応答
してセット／リセットフリップフロップ１２８からの内
部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
てＨレベルとなる。応じて、複合ＡＮＤゲート１７０の
出力信号がＨレベルとなる。アドレス変化検出信号ＡＴ
Ｄが立下がり、後縁パルス発生回路１２４からのセット
ファースト信号／ＳＴＥＦが活性状態となると、シフタ
１２５からの信号（セット制御信号）／ＳＥＴ０が活性
化される。
してセット／リセットフリップフロップ１２８からの内
部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
てＨレベルとなる。応じて、複合ＡＮＤゲート１７０の
出力信号がＨレベルとなる。アドレス変化検出信号ＡＴ
Ｄが立下がり、後縁パルス発生回路１２４からのセット
ファースト信号／ＳＴＥＦが活性状態となると、シフタ
１２５からの信号（セット制御信号）／ＳＥＴ０が活性
化される。
【０１０３】このシフタ１２５からのセット制御信号／
ＳＥＴ０は、遅延回路１２７を介してフリップフロップ
１２８へセット信号／ＳＥＴとして与えられる。したが
って、リセット信号ＲＳＴとセット信号／ＳＥＴが、と
もに活性状態となり、このセット信号／ＳＥＴによるセ
ット／リセットフリップフロップ１２８の不完全なセッ
ト状態指定が生じるのを防止することができる。すなわ
ち、リセット信号／ＲＳＴがＨレベルの非活性状態とな
った後に、遅延回路１２７からのセット信号／ＳＥＴが
活性化されて、フリップフロップ１２８がセットされ、
内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され
る。これにより正確に、次のアドレスＡＤ１に従ったデ
ータ読出動作（データアクセスがデータ読出の場合）を
実行する。
ＳＥＴ０は、遅延回路１２７を介してフリップフロップ
１２８へセット信号／ＳＥＴとして与えられる。したが
って、リセット信号ＲＳＴとセット信号／ＳＥＴが、と
もに活性状態となり、このセット信号／ＳＥＴによるセ
ット／リセットフリップフロップ１２８の不完全なセッ
ト状態指定が生じるのを防止することができる。すなわ
ち、リセット信号／ＲＳＴがＨレベルの非活性状態とな
った後に、遅延回路１２７からのセット信号／ＳＥＴが
活性化されて、フリップフロップ１２８がセットされ、
内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され
る。これにより正確に、次のアドレスＡＤ１に従ったデ
ータ読出動作（データアクセスがデータ読出の場合）を
実行する。
【０１０４】なお、以下の説明においては、データアク
セスとしては、データ読出が指定される状態を想定す
る。
セスとしては、データ読出が指定される状態を想定す
る。
【０１０５】アドレスＡＤ１へのアクセス中に、リフレ
ッシュサイクル信号／ＲＥＦＣＹＣが活性化され、リフ
レッシュフラグＲＥＦＬＧがセットされた状態を考え
る。
ッシュサイクル信号／ＲＥＦＣＹＣが活性化され、リフ
レッシュフラグＲＥＦＬＧがセットされた状態を考え
る。
【０１０６】アクセスサイクル時においては、ノーマル
ロウ活性化信号／ｉｎｔＲＥの活性化に応答して、前縁
パルス発生回路１３１がワンショットのパルス信号を生
成し、応じてリストア期間信号／ＲＳＴＲが活性化され
る。このリストア期間信号／ＲＳＴＲの活性化に従っ
て、遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。内部ノーマルロウ活性化信号／ｉｎｔＲＥの活性化
により、内部でメモリセル行の選択が行なわれ、選択メ
モリセルのデータのリストア動作が行なわれることが示
される。リストア期間信号／ＲＳＴＲは、後縁遅延回路
１３２および１３３の有する遅延時間の間活性状態に維
持される。このリストア期間信号／ＲＳＴＲにより、メ
モリセルのデータのリストア完了までに必要な期間が確
保される。
ロウ活性化信号／ｉｎｔＲＥの活性化に応答して、前縁
パルス発生回路１３１がワンショットのパルス信号を生
成し、応じてリストア期間信号／ＲＳＴＲが活性化され
る。このリストア期間信号／ＲＳＴＲの活性化に従っ
て、遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。内部ノーマルロウ活性化信号／ｉｎｔＲＥの活性化
により、内部でメモリセル行の選択が行なわれ、選択メ
モリセルのデータのリストア動作が行なわれることが示
される。リストア期間信号／ＲＳＴＲは、後縁遅延回路
１３２および１３３の有する遅延時間の間活性状態に維
持される。このリストア期間信号／ＲＳＴＲにより、メ
モリセルのデータのリストア完了までに必要な期間が確
保される。
【０１０７】一方、後縁遅延回路１３２の出力信号がＨ
レベルに立上がると、前縁パルス発生回路１０４からの
コラム活性化信号／ＣＤＥが活性化され、列選択動作が
行なわれる。この後縁遅延回路１３２の出力信号の立上
がりにより、センス動作が完了し、コラムインターロッ
ク期間が終了したことが示される。
レベルに立上がると、前縁パルス発生回路１０４からの
コラム活性化信号／ＣＤＥが活性化され、列選択動作が
行なわれる。この後縁遅延回路１３２の出力信号の立上
がりにより、センス動作が完了し、コラムインターロッ
ク期間が終了したことが示される。
【０１０８】コラム活性化信号／ＣＤＥの活性化に従っ
て列選択が行なわれ、この期間、列アクセス活性化信号
ＣＯＬＲＷＡＣＴは活性状態（Ｌレベル）を維持する。
て列選択が行なわれ、この期間、列アクセス活性化信号
ＣＯＬＲＷＡＣＴは活性状態（Ｌレベル）を維持する。
【０１０９】後縁遅延回路１３５が維持する遅延時間が
経過すると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴ
が非活性化され、応じて遅延リストア期間信号／ＲＳＴ
ＲＤが非活性化され、シフタ１３０がリセット信号／Ｒ
ＳＴを活性化し、内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥを非活性化する。これにより、アドレスＡＤ１に対
するデータアクセスサイクルが完了する。
経過すると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴ
が非活性化され、応じて遅延リストア期間信号／ＲＳＴ
ＲＤが非活性化され、シフタ１３０がリセット信号／Ｒ
ＳＴを活性化し、内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥを非活性化する。これにより、アドレスＡＤ１に対
するデータアクセスサイクルが完了する。
【０１１０】この内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥの非活性化に応答して、図５に示す判定回路６０か
らのリフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期
間活性化され、リフレッシュを実行すべきかの判定が行
なわれる。リフレッシュフラグＲＥＦＬＧがＨレベルで
あるため、図２に示すリフレッシュセット信号／ＲＥＦ
Ｓが所定期間Ｌレベルとなり、応じてセット／リセット
フリップフロップ４５がセットされて、リフレッシュ活
性化信号／ＲＥＦＥが活性化されてリフレッシュ動作が
実行される。
ＲＥの非活性化に応答して、図５に示す判定回路６０か
らのリフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期
間活性化され、リフレッシュを実行すべきかの判定が行
なわれる。リフレッシュフラグＲＥＦＬＧがＨレベルで
あるため、図２に示すリフレッシュセット信号／ＲＥＦ
Ｓが所定期間Ｌレベルとなり、応じてセット／リセット
フリップフロップ４５がセットされて、リフレッシュ活
性化信号／ＲＥＦＥが活性化されてリフレッシュ動作が
実行される。
【０１１１】このリフレッシュ活性化信号／ＲＥＦＥの
活性化期間中に次のアドレスＡＤ２に対するアクセス指
示が与えられると、シフタ１２５がシフト動作を行な
い、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
た後、セット制御信号／ＳＥＴ０を活性化する。このセ
ット制御信号／ＳＥＴ０が活性化されて所定期間経過後
に、セット信号／ＳＥＴが活性化されて、セット／リセ
ットフリップフロップ１２８がセットされて内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが活性化される。応じ
て、リストア信号／ＲＳＴＲが活性化され、また遅延リ
ストア期間信号／ＲＳＴＲＤが活性化されて、アドレス
ＡＤ２に従って、メモリセル行および列の選択動作が実
行され、データの読出（出力イネーブル信号ＯＥの活性
化時）が実行される。
活性化期間中に次のアドレスＡＤ２に対するアクセス指
示が与えられると、シフタ１２５がシフト動作を行な
い、リフレッシュ活性化信号／ＲＥＦＥが非活性化され
た後、セット制御信号／ＳＥＴ０を活性化する。このセ
ット制御信号／ＳＥＴ０が活性化されて所定期間経過後
に、セット信号／ＳＥＴが活性化されて、セット／リセ
ットフリップフロップ１２８がセットされて内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが活性化される。応じ
て、リストア信号／ＲＳＴＲが活性化され、また遅延リ
ストア期間信号／ＲＳＴＲＤが活性化されて、アドレス
ＡＤ２に従って、メモリセル行および列の選択動作が実
行され、データの読出（出力イネーブル信号ＯＥの活性
化時）が実行される。
【０１１２】この内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥの非活性化の制御を、遅延リストア期間信号／ＲＳ
ＴＲＤで行なうことにより、同期およびコラム系のプリ
チャージ期間を確保することができ、確実にリストア動
作およびリカバリ動作が完了した後に、次の動作を実行
することができる。
ＲＥの非活性化の制御を、遅延リストア期間信号／ＲＳ
ＴＲＤで行なうことにより、同期およびコラム系のプリ
チャージ期間を確保することができ、確実にリストア動
作およびリカバリ動作が完了した後に、次の動作を実行
することができる。
【０１１３】また、この遅延回路１２７を設けることに
より、連続するアクセスサイクル時においてリセット信
号／ＲＳＥＴとセット信号／ＳＥＴが同時に活性化され
るのを防止することができ、確実に、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが非活性化された後に、フリッ
プフロップ１２８をセットして、再び内部ノーマルロウ
活性化信号／ｉｎｔＲＥを活性化することができる。次
に、このマスク信号ＭＡＳＫの機能について説明する。
より、連続するアクセスサイクル時においてリセット信
号／ＲＳＥＴとセット信号／ＳＥＴが同時に活性化され
るのを防止することができ、確実に、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが非活性化された後に、フリッ
プフロップ１２８をセットして、再び内部ノーマルロウ
活性化信号／ｉｎｔＲＥを活性化することができる。次
に、このマスク信号ＭＡＳＫの機能について説明する。
【０１１４】図１１は、図７に示す回路のマスク信号Ｍ
ＡＳＫに関連する部分の動作を示す信号波形図である。
以下、図１１を参照して、図７に示す回路のアドレスマ
スク動作について説明する。
ＡＳＫに関連する部分の動作を示す信号波形図である。
以下、図１１を参照して、図７に示す回路のアドレスマ
スク動作について説明する。
【０１１５】外部アドレス信号ＥＸＴＡＤＤに従って内
部でアドレスＡＤ０に対するデータアクセス（データ読
出）が行なわれるときに、リフレッシュサイクル信号／
ＲＥＦＣＹＣが活性化された状態を考える。この場合、
次に外部アドレス信号ＥＸＴＡＤＤが、アドレスＡＤ１
に変化すると、このときマスク信号ＭＡＳＫはＬレベル
であり、トランスミッションゲート１４４は導通状態に
あるため、ＡＴＤ回路１４６が、ワンショットのアドレ
ス変化検出信号ＡＴＤを発生する。このアドレス変化検
出信号ＡＴＤの立上がりに応答して、前縁パルス発生回
路１２６からのリセットファースト信号／ＲＳＴＦが活
性化される。シフタ１３０は、このアドレスＡＤ０アク
セス時の遅延リストア期間信号／ＲＳＴＲＤが非活性化
されると、リセット信号／ＲＳＴを活性化する。応じて
フリップフロップ１２８がリセットされて、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが非活性化される。
部でアドレスＡＤ０に対するデータアクセス（データ読
出）が行なわれるときに、リフレッシュサイクル信号／
ＲＥＦＣＹＣが活性化された状態を考える。この場合、
次に外部アドレス信号ＥＸＴＡＤＤが、アドレスＡＤ１
に変化すると、このときマスク信号ＭＡＳＫはＬレベル
であり、トランスミッションゲート１４４は導通状態に
あるため、ＡＴＤ回路１４６が、ワンショットのアドレ
ス変化検出信号ＡＴＤを発生する。このアドレス変化検
出信号ＡＴＤの立上がりに応答して、前縁パルス発生回
路１２６からのリセットファースト信号／ＲＳＴＦが活
性化される。シフタ１３０は、このアドレスＡＤ０アク
セス時の遅延リストア期間信号／ＲＳＴＲＤが非活性化
されると、リセット信号／ＲＳＴを活性化する。応じて
フリップフロップ１２８がリセットされて、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが非活性化される。
【０１１６】リフレッシュフラグが、リフレッシュサイ
クル信号／ＲＥＦＣＹＣに従ってセットされているた
め、リフレッシュ制御回路４０がリフレッシュ活性化信
号／ＲＥＦＥを活性化し、リフレッシュ動作が実行され
る。アドレス変化検出信号ＡＴＤの立下がり（後縁）に
応答して、後縁パルス発生回路１２４がセットファース
ト信号／ＳＥＴＦを活性化する。リフレッシュ活性化信
号／ＲＥＦＥが活性状態にあるため、シフタ１２５は、
このリフレッシュ動作が完了するまで、セット制御信号
／ＳＥＴ０の活性化を待ち合わせる。リフレッシュ動作
が完了すると、シフタ１２５からのセット制御信号／Ｓ
ＥＴ０が活性化される。このセット制御信号／ＳＥＴ０
の活性化に応答して、前縁パルス発生回路１４０が、ワ
ンショットのパルス信号を生成し、応じてマスク信号Ｍ
ＡＳＫが所定期間Ｈレベルとなる。マスク信号ＭＡＳＫ
がＨレベルの期間、トランスミッションゲート１４４は
非導通状態である。したがってこのマスク信号ＭＡＳＫ
がＨレベルの間に、外部アドレスＥＸＴＡＤＤがＡＤ１
からＡＤ２に変化しても、アドレス変化検出信号ＡＴＤ
は発生されない。このセット制御信号／ＳＥＴ０に従っ
てセット信号／ＳＥＴが活性化され、フリップフロップ
１２８がセットされて、アドレスＡＤ１に対するデータ
アクセスが実行される。したがって、内部ノーマルロウ
活性化信号／ｉｎｔＲＥの活性化時に、リセット信号／
ＲＳＴが活性化されてセット／リセットフリップフロッ
プ１２８においてセット動作とリセット動作が衝突する
のを防止することができ、正確に内部動作を実行するこ
とができる。
クル信号／ＲＥＦＣＹＣに従ってセットされているた
め、リフレッシュ制御回路４０がリフレッシュ活性化信
号／ＲＥＦＥを活性化し、リフレッシュ動作が実行され
る。アドレス変化検出信号ＡＴＤの立下がり（後縁）に
応答して、後縁パルス発生回路１２４がセットファース
ト信号／ＳＥＴＦを活性化する。リフレッシュ活性化信
号／ＲＥＦＥが活性状態にあるため、シフタ１２５は、
このリフレッシュ動作が完了するまで、セット制御信号
／ＳＥＴ０の活性化を待ち合わせる。リフレッシュ動作
が完了すると、シフタ１２５からのセット制御信号／Ｓ
ＥＴ０が活性化される。このセット制御信号／ＳＥＴ０
の活性化に応答して、前縁パルス発生回路１４０が、ワ
ンショットのパルス信号を生成し、応じてマスク信号Ｍ
ＡＳＫが所定期間Ｈレベルとなる。マスク信号ＭＡＳＫ
がＨレベルの期間、トランスミッションゲート１４４は
非導通状態である。したがってこのマスク信号ＭＡＳＫ
がＨレベルの間に、外部アドレスＥＸＴＡＤＤがＡＤ１
からＡＤ２に変化しても、アドレス変化検出信号ＡＴＤ
は発生されない。このセット制御信号／ＳＥＴ０に従っ
てセット信号／ＳＥＴが活性化され、フリップフロップ
１２８がセットされて、アドレスＡＤ１に対するデータ
アクセスが実行される。したがって、内部ノーマルロウ
活性化信号／ｉｎｔＲＥの活性化時に、リセット信号／
ＲＳＴが活性化されてセット／リセットフリップフロッ
プ１２８においてセット動作とリセット動作が衝突する
のを防止することができ、正確に内部動作を実行するこ
とができる。
【０１１７】マスク信号ＭＡＳＫがＬレベルに立下がる
と、トランスミッションゲート１４４が導通し、ＡＴＤ
回路１４６に次のアドレスが与えられ、ＡＴＤ回路１４
６がアドレス変化検出信号ＡＴＤを活性化する。このア
ドレス変化検出信号ＡＴＤの前縁（立上がり）に応答し
て、前縁パルス発生回路１２６が、リセットファースト
信号／ＲＳＴＦを活性化する。データアクセスが完了
し、遅延リストア期間信号／ＲＳＴＲＤが非活性化され
ると、シフタ１３０が、リセットファースト信号／ＲＳ
ＴＦに従ってリセット信号／ＲＳＴを非活性化し、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥが非
活性化されると、シフタ１２５がセット制御信号／ＳＥ
Ｔ０を再び活性化する。遅延回路１２７の有する遅延時
間の後、再びセット信号／ＳＥＴが活性化されて、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが活性化される。
応じてアドレスＡＤ２に対するデータアクセスが実行さ
れる。
と、トランスミッションゲート１４４が導通し、ＡＴＤ
回路１４６に次のアドレスが与えられ、ＡＴＤ回路１４
６がアドレス変化検出信号ＡＴＤを活性化する。このア
ドレス変化検出信号ＡＴＤの前縁（立上がり）に応答し
て、前縁パルス発生回路１２６が、リセットファースト
信号／ＲＳＴＦを活性化する。データアクセスが完了
し、遅延リストア期間信号／ＲＳＴＲＤが非活性化され
ると、シフタ１３０が、リセットファースト信号／ＲＳ
ＴＦに従ってリセット信号／ＲＳＴを非活性化し、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥが非
活性化されると、シフタ１２５がセット制御信号／ＳＥ
Ｔ０を再び活性化する。遅延回路１２７の有する遅延時
間の後、再びセット信号／ＳＥＴが活性化されて、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが活性化される。
応じてアドレスＡＤ２に対するデータアクセスが実行さ
れる。
【０１１８】したがって図１１に示すように、リフレッ
シュ完了時において、アドレスＡＤ１からアドレスＡＤ
２への変化に応答してアドレス変化検出信号ＡＴＤが活
性化された場合、セット信号／ＳＥＴとリセット信号／
ＲＳＴがともに活性化される可能性が生じる（図１１に
おいて破線で示す）。しかしながら、マスク信号ＭＡＳ
Ｋを用いることにより、このセット信号／ＳＥＴの活性
化時、リセット信号／ＲＳＴが活性化されるのを防止す
ることができ、正確に、セット／リセットフリップフロ
ップ１２８のセット／リセットを行なうことができる。
シュ完了時において、アドレスＡＤ１からアドレスＡＤ
２への変化に応答してアドレス変化検出信号ＡＴＤが活
性化された場合、セット信号／ＳＥＴとリセット信号／
ＲＳＴがともに活性化される可能性が生じる（図１１に
おいて破線で示す）。しかしながら、マスク信号ＭＡＳ
Ｋを用いることにより、このセット信号／ＳＥＴの活性
化時、リセット信号／ＲＳＴが活性化されるのを防止す
ることができ、正確に、セット／リセットフリップフロ
ップ１２８のセット／リセットを行なうことができる。
【０１１９】図１２は、この発明の実施の形態１に従う
半導体記憶装置のアドレス信号入力部の構成を概略的に
示す図である。図１２において、アドレス信号入力部
は、外部アドレス信号ＥＸＴＡＤＤをバッファ処理して
内部アドレス信号ＩＮＴＡＤを生成するバッファ回路１
６０と、セットファースト信号／ＳＥＴＦの活性化に応
答してバッファ回路１６０からの内部アドレス信号ＩＮ
ＴＡＤを取込みラッチする転送ラッチ回路１６２と、セ
ット制御信号／ＳＥＴ０の活性化に応答して転送ラッチ
回路１６２の出力するアドレス信号を取込みラッチする
転送ラッチ回路１６４を含む。
半導体記憶装置のアドレス信号入力部の構成を概略的に
示す図である。図１２において、アドレス信号入力部
は、外部アドレス信号ＥＸＴＡＤＤをバッファ処理して
内部アドレス信号ＩＮＴＡＤを生成するバッファ回路１
６０と、セットファースト信号／ＳＥＴＦの活性化に応
答してバッファ回路１６０からの内部アドレス信号ＩＮ
ＴＡＤを取込みラッチする転送ラッチ回路１６２と、セ
ット制御信号／ＳＥＴ０の活性化に応答して転送ラッチ
回路１６２の出力するアドレス信号を取込みラッチする
転送ラッチ回路１６４を含む。
【０１２０】バッファ回路１６０からの内部アドレス信
号ＩＮＴＡＤは、図７に示すトランスミッションゲート
１４４へ与えられる。転送ラッチ回路１６４からのアド
レス信号は、行および列のアドレスデコード回路または
アドレスラッチ回路へ与えられる。転送ラッチ回路１６
２および１６４はそれぞれ、トランスミッションゲート
とインバータラッチでたとえば構成される（図８参
照）。
号ＩＮＴＡＤは、図７に示すトランスミッションゲート
１４４へ与えられる。転送ラッチ回路１６４からのアド
レス信号は、行および列のアドレスデコード回路または
アドレスラッチ回路へ与えられる。転送ラッチ回路１６
２および１６４はそれぞれ、トランスミッションゲート
とインバータラッチでたとえば構成される（図８参
照）。
【０１２１】図１３は、図１２に示すアドレス信号入力
部の動作を示すタイミング図である。以下、図１３を参
照して、図１２に示すアドレス信号入力部の動作につい
て簡単に説明する。
部の動作を示すタイミング図である。以下、図１３を参
照して、図１２に示すアドレス信号入力部の動作につい
て簡単に説明する。
【０１２２】外部アドレス信号ＥＸＴＡＤＤは、アドレ
スＡＤ０からアドレスＡＤ１に変化すると、セットファ
ースト信号／ＳＥＴＦが活性化される。応じて、転送ラ
ッチ回路１６２が、バッファ回路１６０からのアドレス
信号を取込みラッチする。したがってこの転送ラッチ回
路１６２の出力するアドレス信号は、アドレスＡＤ１を
示す。
スＡＤ０からアドレスＡＤ１に変化すると、セットファ
ースト信号／ＳＥＴＦが活性化される。応じて、転送ラ
ッチ回路１６２が、バッファ回路１６０からのアドレス
信号を取込みラッチする。したがってこの転送ラッチ回
路１６２の出力するアドレス信号は、アドレスＡＤ１を
示す。
【０１２３】セット制御信号／ＳＥＴ０は、内部でリフ
レッシュが実行されているかまたはメモリセルに対する
データアクセスが行なわれている場合には、メモリセル
選択動作が完了するまで活性化されない（シフタ１２５
による）。内部でメモリセル選択動作が完了すると、セ
ット制御信号／ＳＥＴ０が活性化され、転送ラッチ回路
１６４が、この転送ラッチ回路１６２の出力するアドレ
ス信号を取込む。したがって転送ラッチ回路１６４から
のアドレスは、アドレスＡＤ１となる。このとき、セッ
ト制御信号／ＳＥＴ０の活性化に従ってマスク信号が生
成されており、このマスク信号の非活性化に応答して、
アドレス変化検出信号ＡＴＤが活性化され、セットファ
ースト信号／ＳＥＴＦが活性化される。
レッシュが実行されているかまたはメモリセルに対する
データアクセスが行なわれている場合には、メモリセル
選択動作が完了するまで活性化されない（シフタ１２５
による）。内部でメモリセル選択動作が完了すると、セ
ット制御信号／ＳＥＴ０が活性化され、転送ラッチ回路
１６４が、この転送ラッチ回路１６２の出力するアドレ
ス信号を取込む。したがって転送ラッチ回路１６４から
のアドレスは、アドレスＡＤ１となる。このとき、セッ
ト制御信号／ＳＥＴ０の活性化に従ってマスク信号が生
成されており、このマスク信号の非活性化に応答して、
アドレス変化検出信号ＡＴＤが活性化され、セットファ
ースト信号／ＳＥＴＦが活性化される。
【０１２４】このセットファースト信号／ＳＥＴＦの活
性化に応答して、転送ラッチ回路１６２が、バッファ回
路１５０からのアドレス信号を取込みラッチする。した
がってこの状態においては、転送ラッチ回路１６２の出
力するアドレス信号はアドレスＡＤ２となる。アドレス
ＡＤ１に対するデータアクセスが完了すると、セット制
御信号／ＳＥＴ０が活性化され、転送ラッチ回路１６４
が動作し、アドレスＡＤ２をアドレスデコード回路へ与
える。
性化に応答して、転送ラッチ回路１６２が、バッファ回
路１５０からのアドレス信号を取込みラッチする。した
がってこの状態においては、転送ラッチ回路１６２の出
力するアドレス信号はアドレスＡＤ２となる。アドレス
ＡＤ１に対するデータアクセスが完了すると、セット制
御信号／ＳＥＴ０が活性化され、転送ラッチ回路１６４
が動作し、アドレスＡＤ２をアドレスデコード回路へ与
える。
【０１２５】したがって、内部でメモリセル選択動作が
実行されているときに、次の動作開始を待ち合わせる場
合においても、正確に次の内部動作に対応するアドレス
信号をデコード回路へ与えて、メモリセルを選択してデ
ータアクセスを行なうことができる。
実行されているときに、次の動作開始を待ち合わせる場
合においても、正確に次の内部動作に対応するアドレス
信号をデコード回路へ与えて、メモリセルを選択してデ
ータアクセスを行なうことができる。
【０１２６】図１４は、図１に示す集積回路２０に含ま
れる制御信号発生部の構成を概略的に示す図である。図
１４において、主制御回路２０は、内部ノーマルロウ活
性化信号／ｉｎｔＲＥとリフレッシュ活性化信号／ＲＥ
ＦＥを受ける複合ＡＮＤゲート１７０と、複合ＡＮＤゲ
ート１７０の出力信号／ＲＡＣＴに従ってロウデコーダ
およびセンスアンプなどの行系回路に対する制御信号を
生成する行系制御回路９２と、行系制御回路９２の制御
のもとに選択的に活性化され、列デコーダ、内部データ
書込／読出回路およびデータ入出力回路などの列系回路
の動作を制御する列系制御回路１７４を含む。
れる制御信号発生部の構成を概略的に示す図である。図
１４において、主制御回路２０は、内部ノーマルロウ活
性化信号／ｉｎｔＲＥとリフレッシュ活性化信号／ＲＥ
ＦＥを受ける複合ＡＮＤゲート１７０と、複合ＡＮＤゲ
ート１７０の出力信号／ＲＡＣＴに従ってロウデコーダ
およびセンスアンプなどの行系回路に対する制御信号を
生成する行系制御回路９２と、行系制御回路９２の制御
のもとに選択的に活性化され、列デコーダ、内部データ
書込／読出回路およびデータ入出力回路などの列系回路
の動作を制御する列系制御回路１７４を含む。
【０１２７】この列系制御回路１７４は、リフレッシュ
活性化信号／ＲＥＦＥの活性化時においては、列選択動
作が禁止される。
活性化信号／ＲＥＦＥの活性化時においては、列選択動
作が禁止される。
【０１２８】行系制御回路１７２は、データアクセス動
作時、メモリセルの行選択に関連する動作を制御し、ロ
ウデコーダの活性化、ワード線の選択状態への駆動、セ
ンスアンプの活性化を所定のシーケンスで実行する。そ
のセンスアンプによるセンス動作が完了すると、列系制
御回路１７４が活性化されて列選択動作を実行する。こ
の列系制御回路１７４の活性化が、コラム活性化信号／
ＣＤＥにより決定される。データの書込および読出は、
外部からのライトイネーブル信号／ＷＥおよび出力イネ
ーブル信号／ＯＥにより決定される。
作時、メモリセルの行選択に関連する動作を制御し、ロ
ウデコーダの活性化、ワード線の選択状態への駆動、セ
ンスアンプの活性化を所定のシーケンスで実行する。そ
のセンスアンプによるセンス動作が完了すると、列系制
御回路１７４が活性化されて列選択動作を実行する。こ
の列系制御回路１７４の活性化が、コラム活性化信号／
ＣＤＥにより決定される。データの書込および読出は、
外部からのライトイネーブル信号／ＷＥおよび出力イネ
ーブル信号／ＯＥにより決定される。
【０１２９】この図１４に示すように、内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥまたはリフレッシュ活性化信
号／ＲＥＦＥが活性化されると、アレイ活性化信号／Ｒ
ＡＣＴが活性化されて、内部で行選択動作が実行され
る。内部ノーマルロウ活性化信号／ｉｎｔＲＥとリフレ
ッシュ活性化信号／ＲＥＦＥの同時活性化が防止されて
おり、リフレッシュ動作およびデータアクセス動作の一
方のみが実行される。
ウ活性化信号／ｉｎｔＲＥまたはリフレッシュ活性化信
号／ＲＥＦＥが活性化されると、アレイ活性化信号／Ｒ
ＡＣＴが活性化されて、内部で行選択動作が実行され
る。内部ノーマルロウ活性化信号／ｉｎｔＲＥとリフレ
ッシュ活性化信号／ＲＥＦＥの同時活性化が防止されて
おり、リフレッシュ動作およびデータアクセス動作の一
方のみが実行される。
【０１３０】なお、好ましくは、リフレッシュ活性化信
号／ＲＥＦＥおよび内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥは、内部が初期状態（プリチャージ状態）に復帰
した後に非活性化される。確実に内部が初期状態に復帰
した後に次の動作を開始することができる。したがっ
て、いわゆるＲＡＳプリチャージ期間中に次の動作に入
るのを確実に防止することができ、初期状態復帰動作が
中断されてデータが破壊されるのを確実に防止すること
ができる。
号／ＲＥＦＥおよび内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥは、内部が初期状態（プリチャージ状態）に復帰
した後に非活性化される。確実に内部が初期状態に復帰
した後に次の動作を開始することができる。したがっ
て、いわゆるＲＡＳプリチャージ期間中に次の動作に入
るのを確実に防止することができ、初期状態復帰動作が
中断されてデータが破壊されるのを確実に防止すること
ができる。
【０１３１】［変更例］図１５は、この発明の実施の形
態１の変更例の構成を概略的に示す図である。図１５に
おいては、セットファースト信号／ＳＥＴＦをシフトす
るシフタ１２５の入力ＩＮＢに、リフレッシュ制御回路
４０からのリフレッシュ活性化信号／ＲＥＦＥが与えら
れる。この図１５に示す制御回路の他の構成は、図１に
示す主制御回路の構成と同じであり、対応する部分には
同一参照番号を付しその詳細な説明は省略する。
態１の変更例の構成を概略的に示す図である。図１５に
おいては、セットファースト信号／ＳＥＴＦをシフトす
るシフタ１２５の入力ＩＮＢに、リフレッシュ制御回路
４０からのリフレッシュ活性化信号／ＲＥＦＥが与えら
れる。この図１５に示す制御回路の他の構成は、図１に
示す主制御回路の構成と同じであり、対応する部分には
同一参照番号を付しその詳細な説明は省略する。
【０１３２】図１５に示す主制御回路２０の構成におい
ては、内部でリフレッシュ動作が実行されているときに
は、アドレス信号が変化しても、リフレッシュが完了す
るまで、アドレス信号に対するデータアクセスは待ち合
わせられる。この場合、リフレッシュ完了時において、
シフタ１２５からのセット制御信号／ＳＥＴ０が活性化
される。このときに、アクセス変化検出信号ＡＴＤが発
生されると、セット／リセットフリップフロップ１２８
のセット／リセット動作が重畳し、正確に内部動作を設
定することができない。
ては、内部でリフレッシュ動作が実行されているときに
は、アドレス信号が変化しても、リフレッシュが完了す
るまで、アドレス信号に対するデータアクセスは待ち合
わせられる。この場合、リフレッシュ完了時において、
シフタ１２５からのセット制御信号／ＳＥＴ０が活性化
される。このときに、アクセス変化検出信号ＡＴＤが発
生されると、セット／リセットフリップフロップ１２８
のセット／リセット動作が重畳し、正確に内部動作を設
定することができない。
【０１３３】しかしながら、このセット制御信号／ＳＥ
Ｔ０が発生されて、セット／リセットフリップフロップ
１２８をセットするときには、マスク信号ＭＡＳＫを活
性化しており、メモリセル選択動作完了までリセット信
号／ＲＳＴが活性化されるのを待ち合わせることができ
る。
Ｔ０が発生されて、セット／リセットフリップフロップ
１２８をセットするときには、マスク信号ＭＡＳＫを活
性化しており、メモリセル選択動作完了までリセット信
号／ＲＳＴが活性化されるのを待ち合わせることができ
る。
【０１３４】したがって、この図１５に示す主制御回路
２０の構成においても、たとえばリフレッシュ動作完了
時において、フリップフロップ１２８のセット動作およ
びリセット動作が重なり合うのを防止することができ
る。
２０の構成においても、たとえばリフレッシュ動作完了
時において、フリップフロップ１２８のセット動作およ
びリセット動作が重なり合うのを防止することができ
る。
【０１３５】以上のように、この発明の実施の形態１に
従えば、内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化時においては、アドレス変化検出信号の発生をマス
クしており、内部ノーマルロウ活性化信号の活性化と非
活性化に対する動作指示が重なり合うのを防止すること
ができ、確実に内部動作を開始させることができる。
従えば、内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化時においては、アドレス変化検出信号の発生をマス
クしており、内部ノーマルロウ活性化信号の活性化と非
活性化に対する動作指示が重なり合うのを防止すること
ができ、確実に内部動作を開始させることができる。
【０１３６】［実施の形態２］図１６は、この発明の実
施の形態２に従う主制御回路の構成を概略的に示す図で
ある。図１６に示す主制御回路２０の構成は、以下の点
において、図１５に示す主制御回路とその構成が異なっ
ている。
施の形態２に従う主制御回路の構成を概略的に示す図で
ある。図１６に示す主制御回路２０の構成は、以下の点
において、図１５に示す主制御回路とその構成が異なっ
ている。
【０１３７】すなわち、シフタ１３０とセット／リセッ
トフリップフロップ１２８の間に、遅延回路１８０が配
置される。また、シフタ１３０の出力するリセット制御
信号／ＲＳＴ０の前縁（立下がり）に応答してワンショ
ットのパルス信号を生成する前縁パルス発生回路１８２
と、前縁パルス発生回路１４０および１８２の出力信号
を受ける複合ＡＮＤゲート１８４が設けられる。複合Ａ
ＮＤゲート１８４の出力信号がマスク信号ＭＡＳＫを生
成するインバータ１４２へ与えられる。図１６に示す主
制御回路の他の構成は、図１５に示す主制御回路の構成
と同じであり、対応するものには同一参照番号を付し、
その詳細説明は省略する。
トフリップフロップ１２８の間に、遅延回路１８０が配
置される。また、シフタ１３０の出力するリセット制御
信号／ＲＳＴ０の前縁（立下がり）に応答してワンショ
ットのパルス信号を生成する前縁パルス発生回路１８２
と、前縁パルス発生回路１４０および１８２の出力信号
を受ける複合ＡＮＤゲート１８４が設けられる。複合Ａ
ＮＤゲート１８４の出力信号がマスク信号ＭＡＳＫを生
成するインバータ１４２へ与えられる。図１６に示す主
制御回路の他の構成は、図１５に示す主制御回路の構成
と同じであり、対応するものには同一参照番号を付し、
その詳細説明は省略する。
【０１３８】図１６に示す主制御回路の構成の場合、セ
ット／リセットフリップフロップ１２８のセット時およ
びリセット時に前縁パルス発生回路１４０および１８２
によりワンショットパルス信号を生成してマスク信号Ｍ
ＡＳＫを生成する。したがって内部動作完了時および内
部動作開始時において、このセット／リセットフリップ
フロップのセット動作とリセット動作が重なり合うのを
防止することができる。
ット／リセットフリップフロップ１２８のセット時およ
びリセット時に前縁パルス発生回路１４０および１８２
によりワンショットパルス信号を生成してマスク信号Ｍ
ＡＳＫを生成する。したがって内部動作完了時および内
部動作開始時において、このセット／リセットフリップ
フロップのセット動作とリセット動作が重なり合うのを
防止することができる。
【０１３９】図１７は、図１６に示す主制御回路２０の
セットおよびリセット時の動作を示す信号波形図であ
る。以下、図１７を参照して、図１６に示す主制御回路
２０の内部動作セット／リセット時の動作について説明
する。
セットおよびリセット時の動作を示す信号波形図であ
る。以下、図１７を参照して、図１６に示す主制御回路
２０の内部動作セット／リセット時の動作について説明
する。
【０１４０】いま、遅延リストア期間信号／ＲＳＴＲＤ
はＨレベルであり、内部がプリチャージ状態にある状態
を考える。リフレッシュ活性化信号／ＲＥＦＥは、Ｈレ
ベルである。
はＨレベルであり、内部がプリチャージ状態にある状態
を考える。リフレッシュ活性化信号／ＲＥＦＥは、Ｈレ
ベルである。
【０１４１】外部アドレス信号ＥＸＴＡＤＤが、アドレ
スＡＤ０に変化すると、このときには、マスク信号ＭＡ
ＳＫはＬレベルであるため、トランスミッションゲート
１４４は導通状態にあり、ＡＴＤ回路１４６により、ア
ドレス変化検出信号ＡＴＤが発生される。このアドレス
変化検出信号ＡＴＤの立上がりに応答して、前縁パルス
発生回路１２６が、リセットファースト信号／ＲＳＴＦ
を活性化し、応じてシフタ１３０からのリセット制御信
号／ＲＳＴ０が、遅延リストア期間信号／ＲＳＴＲＤが
Ｈレベルであるため、活性化される。このリセット制御
信号／ＲＳＴ０の活性化に応答して、前縁パルス発生回
路１８２がワンショットのパルス信号を発生し、応じて
マスク信号ＭＡＳＫが活性化される。
スＡＤ０に変化すると、このときには、マスク信号ＭＡ
ＳＫはＬレベルであるため、トランスミッションゲート
１４４は導通状態にあり、ＡＴＤ回路１４６により、ア
ドレス変化検出信号ＡＴＤが発生される。このアドレス
変化検出信号ＡＴＤの立上がりに応答して、前縁パルス
発生回路１２６が、リセットファースト信号／ＲＳＴＦ
を活性化し、応じてシフタ１３０からのリセット制御信
号／ＲＳＴ０が、遅延リストア期間信号／ＲＳＴＲＤが
Ｈレベルであるため、活性化される。このリセット制御
信号／ＲＳＴ０の活性化に応答して、前縁パルス発生回
路１８２がワンショットのパルス信号を発生し、応じて
マスク信号ＭＡＳＫが活性化される。
【０１４２】また、アドレス変化検出信号ＡＴＤが立下
がると、後縁パルス発生回路１２４からのセットファー
スト信号／ＳＥＴＦが活性化される。リフレッシュ活性
化信号ＲＥＦＥは非活性状態にあるため、応じてシフタ
１２５からのセット制御信号／ＳＥＴ０が活性化され
る。このセット制御信号／ＳＥＴ０の活性化に応答し
て、また前縁パルス活性回路１４０が活性化され、マス
ク信号ＭＡＳＫのＨレベル期間が延長される。マスク信
号ＭＡＳＫの活性化期間は、アドレス変化検出信号ＡＴ
Ｄのパルス幅と同程度またはそれ以下に設定される。
がると、後縁パルス発生回路１２４からのセットファー
スト信号／ＳＥＴＦが活性化される。リフレッシュ活性
化信号ＲＥＦＥは非活性状態にあるため、応じてシフタ
１２５からのセット制御信号／ＳＥＴ０が活性化され
る。このセット制御信号／ＳＥＴ０の活性化に応答し
て、また前縁パルス活性回路１４０が活性化され、マス
ク信号ＭＡＳＫのＨレベル期間が延長される。マスク信
号ＭＡＳＫの活性化期間は、アドレス変化検出信号ＡＴ
Ｄのパルス幅と同程度またはそれ以下に設定される。
【０１４３】セット制御信号／ＳＥＴ０が活性化される
と、所定時間経過後に遅延回路１２７の出力信号によ
り、セット信号／ＳＥＴが活性化され、遅延リストア期
間信号／ＲＳＴＲＤが活性化されて内部のメモリセル選
択動作が開始される。
と、所定時間経過後に遅延回路１２７の出力信号によ
り、セット信号／ＳＥＴが活性化され、遅延リストア期
間信号／ＲＳＴＲＤが活性化されて内部のメモリセル選
択動作が開始される。
【０１４４】リセット信号／ＲＳＴとセット信号／ＳＥ
Ｔは、アドレス変化検出信号ＡＴＤのパルス幅に相当す
る時間差を有しており、セット／リセットフリップフロ
ップ１２８は確実にセットされる。
Ｔは、アドレス変化検出信号ＡＴＤのパルス幅に相当す
る時間差を有しており、セット／リセットフリップフロ
ップ１２８は確実にセットされる。
【０１４５】遅延リストア期間信号／ＲＳＴＲＤがＬレ
ベルの期間に、アドレス信号ＥＸＴＡＤＤが、アドレス
ＡＤ０からアドレスＡＤ１に変化した状態を考える。マ
スク信号ＭＡＳＫはＬレベルであり、トランスミッショ
ンゲート１４４は導通状態であり、このアドレス変化に
よりアドレス変化検出信号ＡＴＤが発生され、応じて前
縁パルス発生回路１２６により、リセットファースト信
号／ＲＳＴＦが活性化される。遅延リストア期間信号／
ＲＳＴＲＤはＬレベルであるため、シフタ１３０はリセ
ット制御信号／ＲＳＴ０の活性化を待ち合わせる。
ベルの期間に、アドレス信号ＥＸＴＡＤＤが、アドレス
ＡＤ０からアドレスＡＤ１に変化した状態を考える。マ
スク信号ＭＡＳＫはＬレベルであり、トランスミッショ
ンゲート１４４は導通状態であり、このアドレス変化に
よりアドレス変化検出信号ＡＴＤが発生され、応じて前
縁パルス発生回路１２６により、リセットファースト信
号／ＲＳＴＦが活性化される。遅延リストア期間信号／
ＲＳＴＲＤはＬレベルであるため、シフタ１３０はリセ
ット制御信号／ＲＳＴ０の活性化を待ち合わせる。
【０１４６】アドレス変化検出信号ＡＴＤの立下がりに
応答して、後縁パルス発生回路１２４からのセットファ
ースト信号／ＳＥＴＦが活性化され、応じてセット制御
信号／ＳＥＴ０が活性化され、マスク信号ＭＡＳＫがＨ
レベルに設定される。このセット制御信号／ＳＥＴ０の
活性化に応答して、遅延回路１２７の出力信号にしたが
ってセット信号／ＳＥＴが活性化される。このとき、フ
リップフロップ１２８がセット状態にあり、内部状態は
変化しない。
応答して、後縁パルス発生回路１２４からのセットファ
ースト信号／ＳＥＴＦが活性化され、応じてセット制御
信号／ＳＥＴ０が活性化され、マスク信号ＭＡＳＫがＨ
レベルに設定される。このセット制御信号／ＳＥＴ０の
活性化に応答して、遅延回路１２７の出力信号にしたが
ってセット信号／ＳＥＴが活性化される。このとき、フ
リップフロップ１２８がセット状態にあり、内部状態は
変化しない。
【０１４７】また、セット制御信号／ＳＥＴ０の活性化
に応答してマスク信号ＭＡＳＫが、再びＨレベルに設定
される。
に応答してマスク信号ＭＡＳＫが、再びＨレベルに設定
される。
【０１４８】セット信号／ＳＥＴが活性化された後に、
遅延リストア期間信号／ＲＳＴＲＤがＨレベルに立上が
ると、シフタ１３０は、リセット制御信号／ＲＳＴ０を
活性化する。前縁パルス活性回路１８２は、このリセッ
ト制御信号／ＲＳＴ０の活性化に応答してワンショット
のパルス信号を発生し、マスク信号ＭＡＳＫをＨレベル
に設定する。
遅延リストア期間信号／ＲＳＴＲＤがＨレベルに立上が
ると、シフタ１３０は、リセット制御信号／ＲＳＴ０を
活性化する。前縁パルス活性回路１８２は、このリセッ
ト制御信号／ＲＳＴ０の活性化に応答してワンショット
のパルス信号を発生し、マスク信号ＭＡＳＫをＨレベル
に設定する。
【０１４９】この遅延リストア期間信号／ＲＳＴＲＤが
Ｈレベルに立上がり、リセット信号／ＲＳＴが活性化さ
れるときに、外部アドレス信号ＥＸＴＡＤＤがアドレス
ＡＤ１からアドレスＡＤ２へ変化した状態を考える。こ
のときには、マスク信号ＭＡＳＫがＨレベルにあり、ト
ランスミッションゲート１４４は非導通状態にあるた
め、アドレス変化検出信号ＡＴＤの発生は遮断される。
リセット信号／ＲＳＴにより、セット／リセットフリッ
プフロップ１２８がリセット状態に設定された後に、マ
スク信号ＭＡＳＫがＬレベルに立下がる。応じて、トラ
ンスミッションゲート１４４が導通し、アドレス信号Ａ
Ｄ２がＡＴＤ回路１４６へ与えられ、アドレス変化検出
信号ＡＴＤが活性化される。
Ｈレベルに立上がり、リセット信号／ＲＳＴが活性化さ
れるときに、外部アドレス信号ＥＸＴＡＤＤがアドレス
ＡＤ１からアドレスＡＤ２へ変化した状態を考える。こ
のときには、マスク信号ＭＡＳＫがＨレベルにあり、ト
ランスミッションゲート１４４は非導通状態にあるた
め、アドレス変化検出信号ＡＴＤの発生は遮断される。
リセット信号／ＲＳＴにより、セット／リセットフリッ
プフロップ１２８がリセット状態に設定された後に、マ
スク信号ＭＡＳＫがＬレベルに立下がる。応じて、トラ
ンスミッションゲート１４４が導通し、アドレス信号Ａ
Ｄ２がＡＴＤ回路１４６へ与えられ、アドレス変化検出
信号ＡＴＤが活性化される。
【０１５０】このアドレス変化検出信号ＡＴＤの活性化
に応答して、前縁パルス発生回路１２６により、リセッ
トファースト信号／ＲＳＴＦが発生され、シフタ１３０
が外部リセット信号／ＲＳＴ０を活性化する。応じて、
マスク信号ＭＡＳＫが再びＨレベルに設定され、アドレ
ス信号の転送をマスクする。所定時間経過後に、リセッ
ト信号／ＲＳＴがＬレベルに立下がり、セット／リセッ
トフリップフロップがリセットされる。アドレス変化検
出信号ＡＴＤの立下がりに応答して、後縁パルス発生回
路１２４からのセットファースト信号／ＳＥＴＦがＬレ
ベルに立下がり、応じて、シフタ１２５からのセット制
御信号／ＳＥＴ０が活性化され、再び、前縁パルス発生
回路１４０によりマスク信号ＭＡＳＫが生成される。
に応答して、前縁パルス発生回路１２６により、リセッ
トファースト信号／ＲＳＴＦが発生され、シフタ１３０
が外部リセット信号／ＲＳＴ０を活性化する。応じて、
マスク信号ＭＡＳＫが再びＨレベルに設定され、アドレ
ス信号の転送をマスクする。所定時間経過後に、リセッ
ト信号／ＲＳＴがＬレベルに立下がり、セット／リセッ
トフリップフロップがリセットされる。アドレス変化検
出信号ＡＴＤの立下がりに応答して、後縁パルス発生回
路１２４からのセットファースト信号／ＳＥＴＦがＬレ
ベルに立下がり、応じて、シフタ１２５からのセット制
御信号／ＳＥＴ０が活性化され、再び、前縁パルス発生
回路１４０によりマスク信号ＭＡＳＫが生成される。
【０１５１】セット制御信号／ＳＥＴ０が活性化された
後、所定期間経過後に、遅延回路１２７の出力信号によ
りセット／リセットフリップフロップ１２８がセットさ
れ、遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。このセット時には、リセット信号／ＲＳＴは、既に
Ｈレベルに復帰しており、確実にセット／リセットフリ
ップフロップ１２８は、セットされる。
後、所定期間経過後に、遅延回路１２７の出力信号によ
りセット／リセットフリップフロップ１２８がセットさ
れ、遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。このセット時には、リセット信号／ＲＳＴは、既に
Ｈレベルに復帰しており、確実にセット／リセットフリ
ップフロップ１２８は、セットされる。
【０１５２】したがって、内部でリカバリ動作が行なわ
れているときにマスク信号ＭＡＳＫを活性化しており、
この期間アドレス変化検出信号ＡＴＤが発生されるのを
防止することができ、セット／リセットフリップフロッ
プ１２８のセット動作とリセット動作が競合するのを防
止することができる。
れているときにマスク信号ＭＡＳＫを活性化しており、
この期間アドレス変化検出信号ＡＴＤが発生されるのを
防止することができ、セット／リセットフリップフロッ
プ１２８のセット動作とリセット動作が競合するのを防
止することができる。
【０１５３】なお、図１７に示す動作波形において、ア
ドレスＡＤ０に対するデータアクセスが行なわれた後
に、アドレスＡＤ２に対するデータアクセスが行なわれ
てもよい。すなわち、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥにしたがって外部アドレス信号のラッチを行な
うことにより、ショートサイクルのアドレスＡＤ１に対
するデータアクセスを無視することができる。またこれ
に代えて、実施の形態１と同様、信号／ＳＥＴＦおよび
／ＳＥＴ０により、外部アドレス信号を順次ラッチ転送
して、アドレスＡＤ０、ＡＤ１およびＡＤ２に対し順次
アクセスが行なわれてもよい。
ドレスＡＤ０に対するデータアクセスが行なわれた後
に、アドレスＡＤ２に対するデータアクセスが行なわれ
てもよい。すなわち、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥにしたがって外部アドレス信号のラッチを行な
うことにより、ショートサイクルのアドレスＡＤ１に対
するデータアクセスを無視することができる。またこれ
に代えて、実施の形態１と同様、信号／ＳＥＴＦおよび
／ＳＥＴ０により、外部アドレス信号を順次ラッチ転送
して、アドレスＡＤ０、ＡＤ１およびＡＤ２に対し順次
アクセスが行なわれてもよい。
【０１５４】［変更例］図１８は、この発明の実施の形
態２に従う半導体記憶装置の変更例の構成を概略的に示
す図である。この図１８に示す主制御回路２０の構成に
おいては、マスク信号ＭＡＳＫを生成するために、リセ
ット制御信号／ＲＳＴ０に代えて、遅延リストア期間信
号／ＲＳＴＲＤが用いられる。すなわち、後縁パルス発
生回路１８８に対し、遅延リストア期間信号／ＲＳＴＲ
Ｄが与えられる。前縁パルス発生回路１４０および後縁
パルス発生回路１８８の出力パルス信号が、複合ＡＮＤ
ゲート１８４へ与えられる。
態２に従う半導体記憶装置の変更例の構成を概略的に示
す図である。この図１８に示す主制御回路２０の構成に
おいては、マスク信号ＭＡＳＫを生成するために、リセ
ット制御信号／ＲＳＴ０に代えて、遅延リストア期間信
号／ＲＳＴＲＤが用いられる。すなわち、後縁パルス発
生回路１８８に対し、遅延リストア期間信号／ＲＳＴＲ
Ｄが与えられる。前縁パルス発生回路１４０および後縁
パルス発生回路１８８の出力パルス信号が、複合ＡＮＤ
ゲート１８４へ与えられる。
【０１５５】図１８に示す構成の他の構成は、図１６に
示す構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
示す構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
【０１５６】図１９は、図１８に示す主制御回路２０の
動作を示す信号波形図である。以下、図１９を参照し
て、図１８に示す主制御回路２０のセット／リセット時
の動作について説明する。
動作を示す信号波形図である。以下、図１９を参照し
て、図１８に示す主制御回路２０のセット／リセット時
の動作について説明する。
【０１５７】今、遅延リストア期間信号／ＲＳＴＲＤが
Ｈレベルであり、またマスク信号ＭＡＳＫもＬレベルで
ある初期状態を考える。リフレッシュ活性化信号／ＲＥ
ＦＥはＨレベルである。外部アドレス信号ＥＸＴＡＤＤ
がアドレスＡＤ０に変化すると、トランスミッションゲ
ート１４４は導通状態にあるため、ＡＴＤ回路１４６か
ら、アドレス変化検出信号ＡＴＤが発生される。このア
ドレス変化検出信号ＡＴＤの前縁（立上がり）に応答し
て、前縁パルス発生回路１２６からのリセットファース
ト信号／ＲＳＴＦが活性化され、応じて、シフタ１３０
からのリセット制御信号／ＲＳＴ０が活性化される。所
定時間経過後に、遅延回路１８０によりリセット信号／
ＲＳＴが活性化される。
Ｈレベルであり、またマスク信号ＭＡＳＫもＬレベルで
ある初期状態を考える。リフレッシュ活性化信号／ＲＥ
ＦＥはＨレベルである。外部アドレス信号ＥＸＴＡＤＤ
がアドレスＡＤ０に変化すると、トランスミッションゲ
ート１４４は導通状態にあるため、ＡＴＤ回路１４６か
ら、アドレス変化検出信号ＡＴＤが発生される。このア
ドレス変化検出信号ＡＴＤの前縁（立上がり）に応答し
て、前縁パルス発生回路１２６からのリセットファース
ト信号／ＲＳＴＦが活性化され、応じて、シフタ１３０
からのリセット制御信号／ＲＳＴ０が活性化される。所
定時間経過後に、遅延回路１８０によりリセット信号／
ＲＳＴが活性化される。
【０１５８】一方、アドレス変化検出信号ＡＴＤの立下
がりに応答して、後縁パルス発生回路１２４により、セ
ットファースト信号／ＳＥＴＦが活性化され、次いでセ
ット制御信号／ＳＥＴ０が活性化される。このセット制
御信号／ＳＥＴ０の活性化に応答してマスク信号ＭＡＳ
Ｋが所定期間Ｈレベルとなり、トランスミッションゲー
ト１４４が非導通状態となる。所定期間経過後に、セッ
ト信号／ＳＥＴが活性化され、遅延リストア期間信号／
ＲＳＴＲＤがＬレベルとなる。セット信号／ＳＥＴとリ
セット信号／ＲＳＴは、アドレス変化検出信号ＡＴＤの
パルス幅の時間差を有しており、セット／リセットフリ
ップフロップ１２８は、確実にセットすることができ
る。
がりに応答して、後縁パルス発生回路１２４により、セ
ットファースト信号／ＳＥＴＦが活性化され、次いでセ
ット制御信号／ＳＥＴ０が活性化される。このセット制
御信号／ＳＥＴ０の活性化に応答してマスク信号ＭＡＳ
Ｋが所定期間Ｈレベルとなり、トランスミッションゲー
ト１４４が非導通状態となる。所定期間経過後に、セッ
ト信号／ＳＥＴが活性化され、遅延リストア期間信号／
ＲＳＴＲＤがＬレベルとなる。セット信号／ＳＥＴとリ
セット信号／ＲＳＴは、アドレス変化検出信号ＡＴＤの
パルス幅の時間差を有しており、セット／リセットフリ
ップフロップ１２８は、確実にセットすることができ
る。
【０１５９】内部でメモリセルの選択動作（データアク
セス動作）が完了すると、遅延リストア期間信号／ＲＳ
ＴＲＤがＨレベルに立上がる。このリストア遅延期間信
号／ＲＳＴＲＤの立上がりに応答して後縁パルス発生回
路１８８が、ワンショットのパルス信号を生成し、応じ
てマスク信号ＭＡＳＫがＨレベルとなる。このマスク信
号ＭＡＳＫがＨレベルの間に、外部アドレス信号ＥＸＴ
ＡＤＤが、アドレスＡＤ０からアドレスＡＤ１に変化し
ても、トランスミッションゲート１４４は非導通状態に
あるため、アドレス変化検出信号ＡＴＤは発生されな
い。
セス動作）が完了すると、遅延リストア期間信号／ＲＳ
ＴＲＤがＨレベルに立上がる。このリストア遅延期間信
号／ＲＳＴＲＤの立上がりに応答して後縁パルス発生回
路１８８が、ワンショットのパルス信号を生成し、応じ
てマスク信号ＭＡＳＫがＨレベルとなる。このマスク信
号ＭＡＳＫがＨレベルの間に、外部アドレス信号ＥＸＴ
ＡＤＤが、アドレスＡＤ０からアドレスＡＤ１に変化し
ても、トランスミッションゲート１４４は非導通状態に
あるため、アドレス変化検出信号ＡＴＤは発生されな
い。
【０１６０】遅延リストア期間信号／ＲＳＴＲＤがＨレ
ベルに立上がり、内部が確実に初期状態に復帰した後
に、マスク信号ＭＡＳＫがＬレベルに立下がり、トラン
スミッションゲート１４４が導通する。このトランスミ
ッションゲート１４４の導通に応答して、ＡＴＤ回路１
４６がアドレス変化検出信号ＡＴＤを発生する。このア
ドレス変化検出信号ＡＴＤの立上がりに応答して、前縁
パルス発生回路１２６からのリセットファースト信号／
ＲＳＴＦが活性化され、次いで、シフタ１３０からのリ
セット制御信号／ＲＳＴ０が活性化される。所定時間経
過後に、リセット信号／ＲＳＴが活性化され、セット／
リセットフリップフロップ１２８がリセットされ、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。
ベルに立上がり、内部が確実に初期状態に復帰した後
に、マスク信号ＭＡＳＫがＬレベルに立下がり、トラン
スミッションゲート１４４が導通する。このトランスミ
ッションゲート１４４の導通に応答して、ＡＴＤ回路１
４６がアドレス変化検出信号ＡＴＤを発生する。このア
ドレス変化検出信号ＡＴＤの立上がりに応答して、前縁
パルス発生回路１２６からのリセットファースト信号／
ＲＳＴＦが活性化され、次いで、シフタ１３０からのリ
セット制御信号／ＲＳＴ０が活性化される。所定時間経
過後に、リセット信号／ＲＳＴが活性化され、セット／
リセットフリップフロップ１２８がリセットされ、内部
ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。
【０１６１】一方、アドレス変化検出信号ＡＴＤの後縁
（立下がり）に応答して、後縁パルス発生回路１２４か
らのセットファースト信号／ＳＥＴＦが活性化され、次
いでシフタ１２５からのセット制御信号／ＳＥＴ０が活
性化される。このセット制御信号／ＳＥＴ０の活性化に
応答して前縁パルス発生回路１４０からワンショットン
のパルス信号が生成され、応じて所定期間マスク信号Ｍ
ＡＳＫがＨレベルとなる。この後、セット信号／ＳＥＴ
が活性状態へ駆動され、セット／リセットフリップフロ
ップ１２８がセットされ、内部ノーマルロウ活性化信号
／ｉｎｔＲＥがＬレベルに立下がり、メモリセル選択動
作が実行される。またこのとき、遅延リストア期間信号
／ＲＳＴＲＤがＬレベルに立下がる。
（立下がり）に応答して、後縁パルス発生回路１２４か
らのセットファースト信号／ＳＥＴＦが活性化され、次
いでシフタ１２５からのセット制御信号／ＳＥＴ０が活
性化される。このセット制御信号／ＳＥＴ０の活性化に
応答して前縁パルス発生回路１４０からワンショットン
のパルス信号が生成され、応じて所定期間マスク信号Ｍ
ＡＳＫがＨレベルとなる。この後、セット信号／ＳＥＴ
が活性状態へ駆動され、セット／リセットフリップフロ
ップ１２８がセットされ、内部ノーマルロウ活性化信号
／ｉｎｔＲＥがＬレベルに立下がり、メモリセル選択動
作が実行される。またこのとき、遅延リストア期間信号
／ＲＳＴＲＤがＬレベルに立下がる。
【０１６２】このセット動作時においては、マスク信号
ＭＡＳＫがＨレベルであるため、アドレス変化検出信号
ＡＴＤは発生せず、リセット信号／ＲＳＴは、確実に非
活性状態に保持される。
ＭＡＳＫがＨレベルであるため、アドレス変化検出信号
ＡＴＤは発生せず、リセット信号／ＲＳＴは、確実に非
活性状態に保持される。
【０１６３】したがって、この内部でのプリチャージ状
態復帰を示す遅延リストア期間信号／ＲＳＴＲＤを用い
てマスク信号ＭＡＳＫを生成することにより、内部での
リカバリ期間中にアドレス変化検出信号ＡＴＤが発生さ
れるのを防止することができる。また、アドレスＡＤ０
からアドレスＡＤ１への変化が、遅延リストア期間信号
／ＲＳＴＲＤのＬレベル期間中に生じる場合には、リセ
ット信号／ＲＳＴは、遅延リストア期間信号／ＲＳＴＲ
Ｄが非活性状態へ駆動されてから、活性化される。この
ときにはマスク信号ＭＡＳＫがＨレベルであり、アドレ
ス変化検出信号ＡＴＤは発生されず、セット／リセット
フリップフロップのセット動作およびリセット動作の競
合を防止することができる。
態復帰を示す遅延リストア期間信号／ＲＳＴＲＤを用い
てマスク信号ＭＡＳＫを生成することにより、内部での
リカバリ期間中にアドレス変化検出信号ＡＴＤが発生さ
れるのを防止することができる。また、アドレスＡＤ０
からアドレスＡＤ１への変化が、遅延リストア期間信号
／ＲＳＴＲＤのＬレベル期間中に生じる場合には、リセ
ット信号／ＲＳＴは、遅延リストア期間信号／ＲＳＴＲ
Ｄが非活性状態へ駆動されてから、活性化される。この
ときにはマスク信号ＭＡＳＫがＨレベルであり、アドレ
ス変化検出信号ＡＴＤは発生されず、セット／リセット
フリップフロップのセット動作およびリセット動作の競
合を防止することができる。
【０１６４】この実施の形態２においても、図７に示す
構成と同様、セット制御信号／ＳＥＴ０を生成するシフ
タ１２５の入力ノードＩＮＢへ、リフレッシュ活性化信
号／ＲＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを受ける複合ＡＮＤゲートの出力信号が与えられても
よい。
構成と同様、セット制御信号／ＳＥＴ０を生成するシフ
タ１２５の入力ノードＩＮＢへ、リフレッシュ活性化信
号／ＲＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを受ける複合ＡＮＤゲートの出力信号が与えられても
よい。
【０１６５】以上のように、この発明の実施の形態２に
従えば、内部状態リセット時においても、アドレス変化
検出信号の発生をマスクしており、内部状態が初期状態
へ復帰する期間中にアドレス変化検出信号が発生される
のを防止することができ、内部ノーマルロウ活性化信号
のセット／リセットを正確に行なうことができる。
従えば、内部状態リセット時においても、アドレス変化
検出信号の発生をマスクしており、内部状態が初期状態
へ復帰する期間中にアドレス変化検出信号が発生される
のを防止することができ、内部ノーマルロウ活性化信号
のセット／リセットを正確に行なうことができる。
【０１６６】［実施の形態３］図２０は、この発明の実
施の形態３に従う主制御回路２０の構成を概略的に示す
図である。図２０に示す主制御回路２０の構成において
は、ＡＴＤ回路１４６に対し、常時内部アドレス信号Ｉ
ＮＴＡが与えられる。このＡＴＤ回路１４６からのアド
レス変化検出信号ＡＴＤは、後縁パルス発生回路１２４
へ与えられる。一方、前縁パルス発生回路１２６へは、
トランスミッションゲート１４４を介してアドレス変化
検出信号ＡＴＤが与えられる。このトランスミッション
ゲート１４４の導通／非導通を制御するマスク信号ＭＡ
ＳＫは、セット制御信号／ＳＥＴ０を受ける前縁パルス
発生回路１４０と、この前縁パルス発生回路１４０の出
力信号を受けるインバータ１４２とにより生成される。
施の形態３に従う主制御回路２０の構成を概略的に示す
図である。図２０に示す主制御回路２０の構成において
は、ＡＴＤ回路１４６に対し、常時内部アドレス信号Ｉ
ＮＴＡが与えられる。このＡＴＤ回路１４６からのアド
レス変化検出信号ＡＴＤは、後縁パルス発生回路１２４
へ与えられる。一方、前縁パルス発生回路１２６へは、
トランスミッションゲート１４４を介してアドレス変化
検出信号ＡＴＤが与えられる。このトランスミッション
ゲート１４４の導通／非導通を制御するマスク信号ＭＡ
ＳＫは、セット制御信号／ＳＥＴ０を受ける前縁パルス
発生回路１４０と、この前縁パルス発生回路１４０の出
力信号を受けるインバータ１４２とにより生成される。
【０１６７】図２０に示す主制御回路の他の構成は、図
１５に示す主制御回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
１５に示す主制御回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
【０１６８】この図２０に示す構成において、ＡＴＤ回
路１４６は、活性化期間がリストア期間以上のアドレス
変化検出信号ＡＴＤを生成する。このリストア期間につ
いては後に詳細に説明する。
路１４６は、活性化期間がリストア期間以上のアドレス
変化検出信号ＡＴＤを生成する。このリストア期間につ
いては後に詳細に説明する。
【０１６９】図２１は、図２０に示す主制御回路の動作
を示す信号波形図である。以下、図２１を参照して、図
２０に示す主制御回路の動作について説明する。
を示す信号波形図である。以下、図２１を参照して、図
２０に示す主制御回路の動作について説明する。
【０１７０】外部アドレス信号ＥＸＴＡＤＤがアドレス
ＡＤ０からアドレスＡＤ１に変化すると、ＡＴＤ回路１
４６から、アドレス変化検出信号ＡＴＤが発生される。
このとき、マスク信号ＭＡＳＫはＬレベルであるため、
トランスミッションゲート１４４は導通状態にある。し
たがって、アドレス変化検出信号ＡＴＤの前縁（立上が
り）に従って、前縁パルス発生回路１２６がリセットフ
ァースト信号／ＲＳＴＦを活性化する。リストア信号／
ＲＳＴＲＤはＨレベルにあるため、シフタ１３０が、こ
のリセットファースト信号／ＲＳＴＦに従ってリセット
信号ＲＳＴを活性化し、セット／リセットフリップフロ
ップ１２８をリセットする。
ＡＤ０からアドレスＡＤ１に変化すると、ＡＴＤ回路１
４６から、アドレス変化検出信号ＡＴＤが発生される。
このとき、マスク信号ＭＡＳＫはＬレベルであるため、
トランスミッションゲート１４４は導通状態にある。し
たがって、アドレス変化検出信号ＡＴＤの前縁（立上が
り）に従って、前縁パルス発生回路１２６がリセットフ
ァースト信号／ＲＳＴＦを活性化する。リストア信号／
ＲＳＴＲＤはＨレベルにあるため、シフタ１３０が、こ
のリセットファースト信号／ＲＳＴＦに従ってリセット
信号ＲＳＴを活性化し、セット／リセットフリップフロ
ップ１２８をリセットする。
【０１７１】前のサイクルにおいて、リフレッシュサイ
クル信号／ＲＥＦＣＹＣが活性化されていると、次のサ
イクル期間においては、リフレッシュ動作が実行され
る。リフレッシュ動作期間中において、アドレス変化検
出信号ＡＴＤがＬレベルに立下がると、後縁パルス発生
回路１２４からのセットファースト信号／ＳＥＴＦが活
性化される。
クル信号／ＲＥＦＣＹＣが活性化されていると、次のサ
イクル期間においては、リフレッシュ動作が実行され
る。リフレッシュ動作期間中において、アドレス変化検
出信号ＡＴＤがＬレベルに立下がると、後縁パルス発生
回路１２４からのセットファースト信号／ＳＥＴＦが活
性化される。
【０１７２】リフレッシュ動作が完了し、リフレッシュ
活性化信号／ＲＥＦＥが非活性化されると、シフタ１２
５からのセット信号／ＳＥＴ０が活性化され、応じて前
縁パルス発生回路１４０およびインバータ１４２により
マスク信号ＭＡＳＫが発生される。このマスク信号ＭＡ
ＳＫは、単にＡＴＤ回路１４６からのアドレス変化検出
信号ＡＴＤの前縁パルス発生回路１２６への転送を禁止
しているだけである。したがって、外部アドレス信号Ｅ
ＸＴＡＤＤがアドレスＡＤ１からアドレスＡＤ２に変化
すると、再びアドレス変化検出信号ＡＴＤがＨレベルに
立上がる。このアドレス変化検出信号ＡＴＤが立上がっ
ても、マスク信号ＭＡＳＫはＨレベルであるため、パル
ス発生回路１２６に対するアドレス変化検出信号ＡＴＤ
の転送はマスクされる。したがって、次いで、アドレス
ＡＤ１に対するデータ読出動作は実行される。
活性化信号／ＲＥＦＥが非活性化されると、シフタ１２
５からのセット信号／ＳＥＴ０が活性化され、応じて前
縁パルス発生回路１４０およびインバータ１４２により
マスク信号ＭＡＳＫが発生される。このマスク信号ＭＡ
ＳＫは、単にＡＴＤ回路１４６からのアドレス変化検出
信号ＡＴＤの前縁パルス発生回路１２６への転送を禁止
しているだけである。したがって、外部アドレス信号Ｅ
ＸＴＡＤＤがアドレスＡＤ１からアドレスＡＤ２に変化
すると、再びアドレス変化検出信号ＡＴＤがＨレベルに
立上がる。このアドレス変化検出信号ＡＴＤが立上がっ
ても、マスク信号ＭＡＳＫはＨレベルであるため、パル
ス発生回路１２６に対するアドレス変化検出信号ＡＴＤ
の転送はマスクされる。したがって、次いで、アドレス
ＡＤ１に対するデータ読出動作は実行される。
【０１７３】マスク信号ＭＡＳＫがＬレベルに立下がる
と、アドレス変化検出信号ＡＴＤが前縁パルス発生回路
１２６に転送され、リセットファースト信号／ＲＳＴＦ
が活性化される。このアドレスＡＤ１に対するデータア
クセス動作が完了すると、リセット信号／ＲＳＴが活性
化されて、セット／リセットフリップフロップがリセッ
トされる。
と、アドレス変化検出信号ＡＴＤが前縁パルス発生回路
１２６に転送され、リセットファースト信号／ＲＳＴＦ
が活性化される。このアドレスＡＤ１に対するデータア
クセス動作が完了すると、リセット信号／ＲＳＴが活性
化されて、セット／リセットフリップフロップがリセッ
トされる。
【０１７４】次いで、アドレス変化検出信号ＡＴＤがＬ
レベルに立下がると、再び、セットファースト信号／Ｓ
ＥＴＦおよびセット制御信号／ＳＥＴ０が活性化される
（アドレスＡＤ１に対するデータアクセスが完了してい
るとき）。したがって再びセット信号／ＳＥＴが活性化
されると、アドレスＡＤ２に対するアクセス動作が開始
される。アドレスＡＤ２に対するデータアクセス中にマ
スク信号ＭＡＳＫが立下がり、リセットファースト信号
／ＲＳＴＦが活性化される。したがってアドレスＡＤ２
に対するデータアクセスが完了すると、リセット信号／
ＲＳＴが活性化される。
レベルに立下がると、再び、セットファースト信号／Ｓ
ＥＴＦおよびセット制御信号／ＳＥＴ０が活性化される
（アドレスＡＤ１に対するデータアクセスが完了してい
るとき）。したがって再びセット信号／ＳＥＴが活性化
されると、アドレスＡＤ２に対するアクセス動作が開始
される。アドレスＡＤ２に対するデータアクセス中にマ
スク信号ＭＡＳＫが立下がり、リセットファースト信号
／ＲＳＴＦが活性化される。したがってアドレスＡＤ２
に対するデータアクセスが完了すると、リセット信号／
ＲＳＴが活性化される。
【０１７５】図２１に示すように、アドレス変化検出信
号ＡＴＤがマスクされると、リセット信号の発生をマス
クして、リセット信号／ＲＳＴの発生タイミングをシフ
トしている。したがって、各アクセスサイクルにおい
て、アドレス変化検出信号ＡＴＤの立下がりに応答して
データアクセス動作を開始することができる。この場
合、セット信号／ＳＥＴに関しては、アドレス変化検出
信号ＡＴＤは何らマスクされていないため、アドレス信
号の変化時点から、アドレス変化検出信号ＡＴＤが有す
るパルス幅の期間が経過した後に、セット制御信号／Ｓ
ＥＴ０が活性化されて、次いで、セット信号／ＳＥＴが
活性化される。したがって、アドレス変化検出信号ＡＴ
Ｄをマスクして、リセット動作およびセット動作両者を
マスクする場合に比べて、リセット動作を行なう期間を
なくしてセット動作をすぐに行なうことができ、内部動
作開始タイミングを早くすることができる。
号ＡＴＤがマスクされると、リセット信号の発生をマス
クして、リセット信号／ＲＳＴの発生タイミングをシフ
トしている。したがって、各アクセスサイクルにおい
て、アドレス変化検出信号ＡＴＤの立下がりに応答して
データアクセス動作を開始することができる。この場
合、セット信号／ＳＥＴに関しては、アドレス変化検出
信号ＡＴＤは何らマスクされていないため、アドレス信
号の変化時点から、アドレス変化検出信号ＡＴＤが有す
るパルス幅の期間が経過した後に、セット制御信号／Ｓ
ＥＴ０が活性化されて、次いで、セット信号／ＳＥＴが
活性化される。したがって、アドレス変化検出信号ＡＴ
Ｄをマスクして、リセット動作およびセット動作両者を
マスクする場合に比べて、リセット動作を行なう期間を
なくしてセット動作をすぐに行なうことができ、内部動
作開始タイミングを早くすることができる。
【０１７６】また、アドレス変化検出信号ＡＴＤのパル
ス幅を、リストア期間以上に設定することにより、以下
の利点が得られる。すなわち、マスク信号ＭＡＳＫがＬ
レベルに立下がると、リセットファースト信号／ＲＳＴ
Ｆがアドレス変化検出信号ＡＴＤに従って活性化され
る。このときには既に、アドレス変化検出信号ＡＴＤの
立上がりに応答してセット動作が行なわれており、内部
ノーマルロウ活性化信号／ｉｎｔＲＥを生成するセット
／リセットフリップフロップ１２８のセット動作および
リセット動作が衝突することはない。したがって、リセ
ット制御信号／ＲＳＴ０をトリガとして、マスク信号Ｍ
ＡＳＫを生成する必要がない。また、アドレス変化検出
信号ＡＴＤをリストア期間以上確保することにより、ア
ドレス信号がリストア期間より短いサイクルで変化する
場合には、このショートサイクルのアドレス信号を無視
することができ、アドレスノイズスキューの影響を受け
ることなく正常に与えられるアドレス信号に従ってデー
タアクセスを行なうことができる。
ス幅を、リストア期間以上に設定することにより、以下
の利点が得られる。すなわち、マスク信号ＭＡＳＫがＬ
レベルに立下がると、リセットファースト信号／ＲＳＴ
Ｆがアドレス変化検出信号ＡＴＤに従って活性化され
る。このときには既に、アドレス変化検出信号ＡＴＤの
立上がりに応答してセット動作が行なわれており、内部
ノーマルロウ活性化信号／ｉｎｔＲＥを生成するセット
／リセットフリップフロップ１２８のセット動作および
リセット動作が衝突することはない。したがって、リセ
ット制御信号／ＲＳＴ０をトリガとして、マスク信号Ｍ
ＡＳＫを生成する必要がない。また、アドレス変化検出
信号ＡＴＤをリストア期間以上確保することにより、ア
ドレス信号がリストア期間より短いサイクルで変化する
場合には、このショートサイクルのアドレス信号を無視
することができ、アドレスノイズスキューの影響を受け
ることなく正常に与えられるアドレス信号に従ってデー
タアクセスを行なうことができる。
【０１７７】また、マスク信号ＭＡＳＫがデータアクセ
ス動作期間中にＬレベルに立下がっても、リセット動作
はそのデータアクセス完了時に実行されるため、正確な
データアクセスが保証される。
ス動作期間中にＬレベルに立下がっても、リセット動作
はそのデータアクセス完了時に実行されるため、正確な
データアクセスが保証される。
【０１７８】また、マスク信号ＭＡＳＫのパルス幅も、
このリストア期間程度に設定されてもよい。
このリストア期間程度に設定されてもよい。
【０１７９】また、図２０に示す構成においても、図７
に示す構成のように、リフレッシュ活性化信号／ＲＥＦ
Ｅと内部ノーマルロウ活性化信号／ｉｎｔＲＥを受ける
複合ＡＮＤゲートの出力信号がセット制御信号／ＳＥＴ
０を生成するシフタ１２５の入力ノードＩＮＢに与えら
れてもよい。この構成の場合には、内部でメモリセルが
選択状態にある状態でアドレス変化検出信号ＡＴＤが発
生されても確実に内部が初期状態に復帰した後に次のア
ドレスに対するアクセスを開始することができる。した
がって、この構成の場合には、たとえば、図２１に示す
信号波形においてアドレス変化検出信号ＡＴＤがリセッ
ト信号／ＲＳＴの活性化時に立下がっても、フリップフ
ロップ１２８のセット動作とリセット動作が重畳して行
われるのを確実に防止することができる。次に、リスト
ア期間について説明する。
に示す構成のように、リフレッシュ活性化信号／ＲＥＦ
Ｅと内部ノーマルロウ活性化信号／ｉｎｔＲＥを受ける
複合ＡＮＤゲートの出力信号がセット制御信号／ＳＥＴ
０を生成するシフタ１２５の入力ノードＩＮＢに与えら
れてもよい。この構成の場合には、内部でメモリセルが
選択状態にある状態でアドレス変化検出信号ＡＴＤが発
生されても確実に内部が初期状態に復帰した後に次のア
ドレスに対するアクセスを開始することができる。した
がって、この構成の場合には、たとえば、図２１に示す
信号波形においてアドレス変化検出信号ＡＴＤがリセッ
ト信号／ＲＳＴの活性化時に立下がっても、フリップフ
ロップ１２８のセット動作とリセット動作が重畳して行
われるのを確実に防止することができる。次に、リスト
ア期間について説明する。
【０１８０】図２２は、この発明に従う半導体記憶装置
の要部の構成を概略的に示す図である。図２２におい
て、図１に示すメモリアレイ２６、センスアンプ／入出
力制御回路２５、および行選択に関連する動作を行なう
行系回路、この行系回路の動作を制御する行系制御回路
の構成を概略的に示す。
の要部の構成を概略的に示す図である。図２２におい
て、図１に示すメモリアレイ２６、センスアンプ／入出
力制御回路２５、および行選択に関連する動作を行なう
行系回路、この行系回路の動作を制御する行系制御回路
の構成を概略的に示す。
【０１８１】図２２において、メモリアレイ２６におい
て、メモリセルＭＣが行列状に配列される。メモリセル
ＭＣの各行に対応してワード線ＷＬが配置され、メモリ
セルＭＣの各列に対応してビット線ＢＬおよびＺＢＬが
配置される。図２２においては、１つのメモリセルＭＣ
を代表的に示す。
て、メモリセルＭＣが行列状に配列される。メモリセル
ＭＣの各行に対応してワード線ＷＬが配置され、メモリ
セルＭＣの各列に対応してビット線ＢＬおよびＺＢＬが
配置される。図２２においては、１つのメモリセルＭＣ
を代表的に示す。
【０１８２】メモリセルＭＣは、情報を電荷の形態で格
納するメモリセルキャパシタＭＱと、対応のワード線Ｗ
Ｌ上の信号に従ってメモリセルキャパシタＭＱのストレ
ージノードＳＮを対応のビット線ＢＬまたはＺＢＬに接
続するアクセストランジスタＭＴを含む。
納するメモリセルキャパシタＭＱと、対応のワード線Ｗ
Ｌ上の信号に従ってメモリセルキャパシタＭＱのストレ
ージノードＳＮを対応のビット線ＢＬまたはＺＢＬに接
続するアクセストランジスタＭＴを含む。
【０１８３】ビット線ＢＬおよびＺＢＬが対をなして配
設される。ビット線ＢＬおよびＺＢＬの対に対し、活性
化時、これらのビット線ＢＬおよびＺＢＬを所定電圧Ｖ
ＢＬにプリチャージしかつイコライズするビット線イコ
ライズ回路２３０と、活性化時、ビット線ＢＬおよびＺ
ＢＬの電位を差動増幅しかつラッチするセンスアンプ２
３２と、列選択信号ＣＳＬに従って導通し、導通時、ビ
ット線ＢＬおよびＺＢＬを内部データ線ＩＯおよびＺＩ
Ｏに接続する列選択ゲート２３４が設けられる。センス
アンプ２３２および列選択ゲート２３４が、図１に示す
センスアンプ／入出力制御回路２５のブロックの構成要
素に対応する。
設される。ビット線ＢＬおよびＺＢＬの対に対し、活性
化時、これらのビット線ＢＬおよびＺＢＬを所定電圧Ｖ
ＢＬにプリチャージしかつイコライズするビット線イコ
ライズ回路２３０と、活性化時、ビット線ＢＬおよびＺ
ＢＬの電位を差動増幅しかつラッチするセンスアンプ２
３２と、列選択信号ＣＳＬに従って導通し、導通時、ビ
ット線ＢＬおよびＺＢＬを内部データ線ＩＯおよびＺＩ
Ｏに接続する列選択ゲート２３４が設けられる。センス
アンプ２３２および列選択ゲート２３４が、図１に示す
センスアンプ／入出力制御回路２５のブロックの構成要
素に対応する。
【０１８４】行系回路は、ロウアドレスラッチ指示信号
ＲＡＬの活性化時、与えられたアドレス信号ＡＤを取込
み内部ワード線アドレス信号ＲＡを生成するアドレスラ
ッチ２４０と、リフレッシュ制御回路４０からのリフレ
ッシュアドレス信号ＲＦＡＤとアドレスラッチ２４０か
らの内部ロウアドレス信号ＲＡの一方を選択するマルチ
プレクサ１４１と、ロウアドレスデコードイネーブル信
号ＲＡＢＥの活性化時、マルチプレクサ１４１を介して
与えられたロウアドレス信号をデコードするロウデコー
ド回路１４２と、ワード線駆動タイミング信号ＲＸの活
性化に応答して、ロウデコード回路１４２の出力信号に
従ってアドレス指定されたワード線を選択状態へ駆動す
るワード線駆動回路２４３を含む。
ＲＡＬの活性化時、与えられたアドレス信号ＡＤを取込
み内部ワード線アドレス信号ＲＡを生成するアドレスラ
ッチ２４０と、リフレッシュ制御回路４０からのリフレ
ッシュアドレス信号ＲＦＡＤとアドレスラッチ２４０か
らの内部ロウアドレス信号ＲＡの一方を選択するマルチ
プレクサ１４１と、ロウアドレスデコードイネーブル信
号ＲＡＢＥの活性化時、マルチプレクサ１４１を介して
与えられたロウアドレス信号をデコードするロウデコー
ド回路１４２と、ワード線駆動タイミング信号ＲＸの活
性化に応答して、ロウデコード回路１４２の出力信号に
従ってアドレス指定されたワード線を選択状態へ駆動す
るワード線駆動回路２４３を含む。
【０１８５】アドレスラッチ２４０は、実施の形態１に
おける図１２に示す転送ラッチ回路の後段に設けられて
もよい。また、実施の形態１における転送ラッチ回路が
アドレスラッチ２４０に代えて用いられてもよい。
おける図１２に示す転送ラッチ回路の後段に設けられて
もよい。また、実施の形態１における転送ラッチ回路が
アドレスラッチ２４０に代えて用いられてもよい。
【０１８６】この行系回路には、ビット線プリチャージ
／イコライズ回路２３０およびセンスアンプ２３２も含
まれ、これらの行系回路が、行系制御回路（図４に示す
行系制御回路１７２に対応）により制御される。
／イコライズ回路２３０およびセンスアンプ２３２も含
まれ、これらの行系回路が、行系制御回路（図４に示す
行系制御回路１７２に対応）により制御される。
【０１８７】行系制御回路は、内部ノーマルロウ活性化
信号／ｉｎｔＲＥの活性化に応答してアドレスラッチ指
示信号ＲＡＬを活性化するアドレスラッチ制御回路２５
０と、アドレスラッチ制御回路２５０の出力信号とリフ
レッシュ活性化信号／ＲＥＦＥの一方の活性化に応答し
て活性化信号を生成するゲート回路２５１と、ゲート回
路２５１の出力信号の活性化に応答してロウアドレスデ
コードイネーブル信号ＲＡＤＥを活性化するロウデコー
ド制御回路２５２と、ロウデコード制御回路２５２から
のロウアドレスデコードイネーブル信号ＲＡＤＥの活性
化に応答してビット線イコライズ指示信号ＢＬＥＱを非
活性化するビット線イコライズ制御回路２５３と、ビッ
ト線イコライズ制御回路２５３からのビット線イコライ
ズ指示信号ＢＬＥＱの非活性化に応答して、ワード線駆
動タイミング信号ＲＸを活性化するワード線制御回路２
５４と、ワード線駆動タイミング信号ＲＸの活性化に応
答して、所定期間経過後にセンスアンプ活性化信号ＳＥ
を活性化するセンス制御回路２５５を含む。
信号／ｉｎｔＲＥの活性化に応答してアドレスラッチ指
示信号ＲＡＬを活性化するアドレスラッチ制御回路２５
０と、アドレスラッチ制御回路２５０の出力信号とリフ
レッシュ活性化信号／ＲＥＦＥの一方の活性化に応答し
て活性化信号を生成するゲート回路２５１と、ゲート回
路２５１の出力信号の活性化に応答してロウアドレスデ
コードイネーブル信号ＲＡＤＥを活性化するロウデコー
ド制御回路２５２と、ロウデコード制御回路２５２から
のロウアドレスデコードイネーブル信号ＲＡＤＥの活性
化に応答してビット線イコライズ指示信号ＢＬＥＱを非
活性化するビット線イコライズ制御回路２５３と、ビッ
ト線イコライズ制御回路２５３からのビット線イコライ
ズ指示信号ＢＬＥＱの非活性化に応答して、ワード線駆
動タイミング信号ＲＸを活性化するワード線制御回路２
５４と、ワード線駆動タイミング信号ＲＸの活性化に応
答して、所定期間経過後にセンスアンプ活性化信号ＳＥ
を活性化するセンス制御回路２５５を含む。
【０１８８】ビット線イコライズ制御回路２５３からの
ビット線イコライズ指示信号ＢＬＥＱは、ビット線イコ
ライズ回路２３０へ与えられ、センス制御回路２５５か
らのセンスアンプ活性化信号ＳＥは、センスアンプ２３
２へ与えられる。センス制御回路２５５からのセンスア
ンプ活性化信号ＳＥが活性化されると、先に、図１０に
おいて示すように、リストア期間信号／ＲＳＴＲの活性
化に従って列系制御回路１５６からのコラム活性化信号
ＣＤＥが活性化されて、列系回路２４５が動作する。
ビット線イコライズ指示信号ＢＬＥＱは、ビット線イコ
ライズ回路２３０へ与えられ、センス制御回路２５５か
らのセンスアンプ活性化信号ＳＥは、センスアンプ２３
２へ与えられる。センス制御回路２５５からのセンスア
ンプ活性化信号ＳＥが活性化されると、先に、図１０に
おいて示すように、リストア期間信号／ＲＳＴＲの活性
化に従って列系制御回路１５６からのコラム活性化信号
ＣＤＥが活性化されて、列系回路２４５が動作する。
【０１８９】この列系制御回路２５６は、図２０に示す
前縁パルス発生回路１３４を含んでもよく、また、列系
制御回路２５６が、コラム活性化信号／ＣＤＥとセンス
制御回路２５５の出力信号とに従ってコラム活性化信号
またはコラム制御信号を生成してもよい。従って図２２
においてはコラム活性化信号として正論理の制御信号Ｃ
ＤＥを示す。
前縁パルス発生回路１３４を含んでもよく、また、列系
制御回路２５６が、コラム活性化信号／ＣＤＥとセンス
制御回路２５５の出力信号とに従ってコラム活性化信号
またはコラム制御信号を生成してもよい。従って図２２
においてはコラム活性化信号として正論理の制御信号Ｃ
ＤＥを示す。
【０１９０】列系回路２４５は、コラムデコーダ、内部
データ線イコライズ回路、内部書込回路、および内部読
出回路を含む。図２２においては、列系回路２４５から
列選択信号ＣＳＬが生成される構成を代表的に示す。
データ線イコライズ回路、内部書込回路、および内部読
出回路を含む。図２２においては、列系回路２４５から
列選択信号ＣＳＬが生成される構成を代表的に示す。
【０１９１】列系回路２４５は、内部書込回路および内
部読出回路として、内部書込データを生成して選択メモ
リセルへ書込むライトドライバ、および選択メモリセル
からの読出データを増幅するプリアンプを含む。列選択
ゲート２３４が、この列系回路２４５に含まれてもよ
い。
部読出回路として、内部書込データを生成して選択メモ
リセルへ書込むライトドライバ、および選択メモリセル
からの読出データを増幅するプリアンプを含む。列選択
ゲート２３４が、この列系回路２４５に含まれてもよ
い。
【０１９２】列系制御回路２５６は、リフレッシュ活性
化信号／ＲＥＦＥの活性化時、リセット状態に維持さ
れ、列選択動作が禁止される。
化信号／ＲＥＦＥの活性化時、リセット状態に維持さ
れ、列選択動作が禁止される。
【０１９３】行系制御回路を初期化するリセット回路と
して、遅延リストア期間信号／ＲＳＴＲＤとリフレッシ
ュ活性化信号／ＲＥＦＥとを受けるゲート回路２５７が
設けられる。このゲート回路２５７の出力信号に従って
ロウデコード制御回路２５２からセンス制御回路２５５
までの各制御回路が所定のシーケンスでリセットされ
る。
して、遅延リストア期間信号／ＲＳＴＲＤとリフレッシ
ュ活性化信号／ＲＥＦＥとを受けるゲート回路２５７が
設けられる。このゲート回路２５７の出力信号に従って
ロウデコード制御回路２５２からセンス制御回路２５５
までの各制御回路が所定のシーケンスでリセットされ
る。
【０１９４】このリセットシーケンスとして、まずワー
ド線駆動タイミング信号ＲＸが非活性化され、次いでセ
ンスアンプ活性化信号ＳＥが非活性化される。その後、
ビット線イコライズ指示信号ＢＬＥＱが活性化されてビ
ット線のイコライズ／プリチャージが実行され、その後
ロウデコード動作が停止される。このロウデコード動作
の非活性化に応答して、内部ノーマルロウ活性化信号／
ｉｎｔＲＥが非活性化される。内部ノーマルロウ活性化
信号／ｉｎｔＲＥは、内部状態を示す信号であり、内部
が初期状態に復帰したときに非活性化される。
ド線駆動タイミング信号ＲＸが非活性化され、次いでセ
ンスアンプ活性化信号ＳＥが非活性化される。その後、
ビット線イコライズ指示信号ＢＬＥＱが活性化されてビ
ット線のイコライズ／プリチャージが実行され、その後
ロウデコード動作が停止される。このロウデコード動作
の非活性化に応答して、内部ノーマルロウ活性化信号／
ｉｎｔＲＥが非活性化される。内部ノーマルロウ活性化
信号／ｉｎｔＲＥは、内部状態を示す信号であり、内部
が初期状態に復帰したときに非活性化される。
【０１９５】また、リフレッシュ活性化信号／ＲＥＦＥ
は、内部がリフレッシュ状態にあることを示す。したが
って、図２２において括弧内において示すように、リフ
レッシュ活性化信号／ＲＥＦＥが活性化されてから所定
期間経過後にリフレッシュ動作を内部で完了させるリフ
レッシュリストア期間信号／ＲＦＲＳＴＤを用いて行系
制御回路のリセットが実行される。このリフレッシュリ
ストア期間信号／ＲＦＲＳＴＤの非活性化に応答してリ
フレッシュ活性化信号／ＲＥＦＥが非活性化されて、リ
フレッシュ状態からの解放が示され、次のデータアクセ
スが許可される。
は、内部がリフレッシュ状態にあることを示す。したが
って、図２２において括弧内において示すように、リフ
レッシュ活性化信号／ＲＥＦＥが活性化されてから所定
期間経過後にリフレッシュ動作を内部で完了させるリフ
レッシュリストア期間信号／ＲＦＲＳＴＤを用いて行系
制御回路のリセットが実行される。このリフレッシュリ
ストア期間信号／ＲＦＲＳＴＤの非活性化に応答してリ
フレッシュ活性化信号／ＲＥＦＥが非活性化されて、リ
フレッシュ状態からの解放が示され、次のデータアクセ
スが許可される。
【０１９６】このリフレッシュストア期間信号／ＲＦＲ
ＳＴＤは、リストア活性化信号／ＲＥＦＥよりも早いタ
イミングで変化する信号であればよく、図２に示すバッ
ファ４８の前段すなわちフリップフロップ４５の出力信
号が、このリフレッシュリストア期間信号／ＲＦＲＳＴ
Ｄとして用いられてもよい。
ＳＴＤは、リストア活性化信号／ＲＥＦＥよりも早いタ
イミングで変化する信号であればよく、図２に示すバッ
ファ４８の前段すなわちフリップフロップ４５の出力信
号が、このリフレッシュリストア期間信号／ＲＦＲＳＴ
Ｄとして用いられてもよい。
【０１９７】図２３は、図２２に示す回路の動作を示す
タイミング図である。以下、図２３を参照して、図２２
に示す構成の動作について説明する。通常データアクセ
ス動作時においては、データアクセス指示に従って内部
ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され、応
じて遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化に応答してアドレスラッチ制御回路２５０からのロ
ウアドレスラッチ指示信号ＲＡＬが活性化され、アドレ
スラッチ２４０が与えられた信号をラッチしてロウアド
レス信号ＲＡを生成する。
タイミング図である。以下、図２３を参照して、図２２
に示す構成の動作について説明する。通常データアクセ
ス動作時においては、データアクセス指示に従って内部
ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され、応
じて遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化に応答してアドレスラッチ制御回路２５０からのロ
ウアドレスラッチ指示信号ＲＡＬが活性化され、アドレ
スラッチ２４０が与えられた信号をラッチしてロウアド
レス信号ＲＡを生成する。
【０１９８】次いで、ゲート回路２５１の出力信号の活
性化に従ってロウデコード制御回路２５２の出力するロ
ウアドレスデコードイネーブル信号ＲＡＤＥが活性化さ
れ、次いでビット線イコライズ指示信号ＢＬＥＱが非活
性化される。ロウデコード回路２４２がデコード動作を
開始し、またビット線ＢＬおよびＺＢＬのイコライズ動
作が停止し、ビット線ＢＬおよびＺＢＬはプリチャージ
電圧ＶＢＬでフローティング状態となる。
性化に従ってロウデコード制御回路２５２の出力するロ
ウアドレスデコードイネーブル信号ＲＡＤＥが活性化さ
れ、次いでビット線イコライズ指示信号ＢＬＥＱが非活
性化される。ロウデコード回路２４２がデコード動作を
開始し、またビット線ＢＬおよびＺＢＬのイコライズ動
作が停止し、ビット線ＢＬおよびＺＢＬはプリチャージ
電圧ＶＢＬでフローティング状態となる。
【０１９９】次いで、ワード線制御回路２５４からのワ
ード線駆動タイミング信号ＲＸが活性化され、ワード線
駆動回路２４３により、ロウデコード回路２４２の出力
するワード線選択信号に従って、アドレス指定された行
のワード線ＷＬが選択状態へ駆動される。
ード線駆動タイミング信号ＲＸが活性化され、ワード線
駆動回路２４３により、ロウデコード回路２４２の出力
するワード線選択信号に従って、アドレス指定された行
のワード線ＷＬが選択状態へ駆動される。
【０２００】次いで、センス制御回路２５５が所定のタ
イミングでセンスアンプ活性化信号ＳＥを活性化し、セ
ンスアンプ２３２がビット線ＢＬおよびＺＢＬに読出さ
れたデータを検知し増幅しかつラッチする。行選択動作
が開始されてからセンスアンプ活性化信号ＳＥが活性化
されて、ビット線ＢＬおよびＺＢＬの電位が確定し、メ
モリセルＭＣに元のデータが書込まれるまでの期間がリ
ストア期間であり、リストア期間信号／ＲＳＴＲによ
り、この期間が確保される。
イミングでセンスアンプ活性化信号ＳＥを活性化し、セ
ンスアンプ２３２がビット線ＢＬおよびＺＢＬに読出さ
れたデータを検知し増幅しかつラッチする。行選択動作
が開始されてからセンスアンプ活性化信号ＳＥが活性化
されて、ビット線ＢＬおよびＺＢＬの電位が確定し、メ
モリセルＭＣに元のデータが書込まれるまでの期間がリ
ストア期間であり、リストア期間信号／ＲＳＴＲによ
り、この期間が確保される。
【０２０１】センスアンプ活性化信号ＳＥが活性化され
ていわゆるコラムインターロック期間が経過すると、コ
ラム活性化信号ＣＤＥが活性化され、列系回路が動作
し、列選択動作が行なわれてデータのアクセスが行なわ
れる。このコラム活性化信号ＣＤＥは、先の図７に示す
ように、前縁パルス発生回路１３４から生成されるワン
ショットのパルス信号に対応する信号であり、所定時間
が経過すると、列選択動作が終了する。このコラム活性
化信号ＣＤＥが非活性化されてからコラム系の回路の初
期状態への復帰が行なわれ、コラムリカバリ期間が始ま
る。
ていわゆるコラムインターロック期間が経過すると、コ
ラム活性化信号ＣＤＥが活性化され、列系回路が動作
し、列選択動作が行なわれてデータのアクセスが行なわ
れる。このコラム活性化信号ＣＤＥは、先の図７に示す
ように、前縁パルス発生回路１３４から生成されるワン
ショットのパルス信号に対応する信号であり、所定時間
が経過すると、列選択動作が終了する。このコラム活性
化信号ＣＤＥが非活性化されてからコラム系の回路の初
期状態への復帰が行なわれ、コラムリカバリ期間が始ま
る。
【０２０２】コラム活性化信号／ＣＤＥまたはＣＤＥが
非活性化されると、コラムリカバリ期間信号ＣＯＬＲＷ
ＡＣＴがコラムリカバリ期間経過後に非活性化され、遅
延リストア期間信号／ＲＳＴＲＤが非活性化される。
非活性化されると、コラムリカバリ期間信号ＣＯＬＲＷ
ＡＣＴがコラムリカバリ期間経過後に非活性化され、遅
延リストア期間信号／ＲＳＴＲＤが非活性化される。
【０２０３】この行系制御信号の初期化シーケンスにお
いて、まずワード線制御回路２５４がリセットされ、ワ
ード線駆動タイミング信号ＲＸが非活性化される。次い
で、センス制御回路２５５が非活性化され、センスアン
プ活性化信号ＳＥが非活性化され、センスアンプ２３２
が非活性化される。
いて、まずワード線制御回路２５４がリセットされ、ワ
ード線駆動タイミング信号ＲＸが非活性化される。次い
で、センス制御回路２５５が非活性化され、センスアン
プ活性化信号ＳＥが非活性化され、センスアンプ２３２
が非活性化される。
【０２０４】次いで、ビット線イコライズ指示信号ＢＬ
ＥＱが活性化され、ビット線ＢＬおよびＺＢＬの電源電
圧および接地電圧レベルの電位をイコライズする。この
ビット線電位のイコライズが始まると、ロウデコード制
御回路２１２がリセットされ、ロウアドレスデコードイ
ネーブル信号ＲＡＤＥが非活性化される。次いで内部ノ
ーマルロウ活性化信号／ｉｎｔＲＥが非活性化される。
応じてアドレスラッチ２４０のラッチ動作が完了し、次
のアドレスを受入れる状態となる。
ＥＱが活性化され、ビット線ＢＬおよびＺＢＬの電源電
圧および接地電圧レベルの電位をイコライズする。この
ビット線電位のイコライズが始まると、ロウデコード制
御回路２１２がリセットされ、ロウアドレスデコードイ
ネーブル信号ＲＡＤＥが非活性化される。次いで内部ノ
ーマルロウ活性化信号／ｉｎｔＲＥが非活性化される。
応じてアドレスラッチ２４０のラッチ動作が完了し、次
のアドレスを受入れる状態となる。
【０２０５】このコラム活性化信号／ＣＤＥが非活性化
されてから内部ノーマルロウ活性化信号／ｉｎｔＲＥが
非活性状態に駆動されるまでの期間がリカバリ期間であ
り、遅延リストア期間信号／ＲＳＴＲＤによりこの期間
の誤動作が防止される。
されてから内部ノーマルロウ活性化信号／ｉｎｔＲＥが
非活性状態に駆動されるまでの期間がリカバリ期間であ
り、遅延リストア期間信号／ＲＳＴＲＤによりこの期間
の誤動作が防止される。
【０２０６】リフレッシュ動作時において、リフレッシ
ュ活性化信号／ＲＥＦＥが活性化され、ロウデコード制
御回路２５２からのロウアドレスデコードイネーブル信
号ＲＡＤＥが活性化される。リフレッシュ動作時におい
ては、マルチプレクサ２４１が、リフレッシュアドレス
ＲＦＡＤを選択してロウデコード回路２４２へ与えてい
る。次いで、通常のデータアクセス時と同様にして、ワ
ード線制御回路２５４およびセンス制御回路２５５が順
次活性化され、ワード線駆動回路２４３によりリフレッ
シュアドレスに対応するワード線が選択状態へ駆動さ
れ、このリフレッシュ行に接続するメモリセルのデータ
のセンスアンプ２３２によるセンス、増幅および再書込
が行なわれる。
ュ活性化信号／ＲＥＦＥが活性化され、ロウデコード制
御回路２５２からのロウアドレスデコードイネーブル信
号ＲＡＤＥが活性化される。リフレッシュ動作時におい
ては、マルチプレクサ２４１が、リフレッシュアドレス
ＲＦＡＤを選択してロウデコード回路２４２へ与えてい
る。次いで、通常のデータアクセス時と同様にして、ワ
ード線制御回路２５４およびセンス制御回路２５５が順
次活性化され、ワード線駆動回路２４３によりリフレッ
シュアドレスに対応するワード線が選択状態へ駆動さ
れ、このリフレッシュ行に接続するメモリセルのデータ
のセンスアンプ２３２によるセンス、増幅および再書込
が行なわれる。
【０２０７】リフレッシュ動作時において、リフレッシ
ュリストア期間信号／ＲＦＲＳＴＤを生成し、所定時間
経過後に、ワード線駆動タイミング信号ＲＸを非活性化
し、次いでセンスアンプ活性化信号ＳＥを非活性化す
る。この後、ビット線イコライズ指示信号ＢＬＥＱを活
性化してビット線を所定電圧レベルにイコライズした
後、ロウデコード制御回路２５２を非活性化する。この
後、リフレッシュ活性化信号／ＲＥＦＥを非活性化す
る。
ュリストア期間信号／ＲＦＲＳＴＤを生成し、所定時間
経過後に、ワード線駆動タイミング信号ＲＸを非活性化
し、次いでセンスアンプ活性化信号ＳＥを非活性化す
る。この後、ビット線イコライズ指示信号ＢＬＥＱを活
性化してビット線を所定電圧レベルにイコライズした
後、ロウデコード制御回路２５２を非活性化する。この
後、リフレッシュ活性化信号／ＲＥＦＥを非活性化す
る。
【０２０８】したがって、リフレッシュ動作時におい
て、リフレッシュ時のいわゆるリストア期間が完了する
と、ワード線は非選択状態へ駆動される。リフレッシュ
リストア期間信号／ＲＦＲＳＴＤがＨレベルに立上がっ
てからリフレッシュ活性化信号／ＲＥＦＥが非活性化さ
れるまでの期間は、リフレッシュ時のリカバリ期間とな
る。
て、リフレッシュ時のいわゆるリストア期間が完了する
と、ワード線は非選択状態へ駆動される。リフレッシュ
リストア期間信号／ＲＦＲＳＴＤがＨレベルに立上がっ
てからリフレッシュ活性化信号／ＲＥＦＥが非活性化さ
れるまでの期間は、リフレッシュ時のリカバリ期間とな
る。
【０２０９】ロウアドレスデコードイネーブル信号ＲＡ
ＤＥが非活性化されてから内部ノーマルロウ活性化信号
／ｉｎｔＲＥまたはリフレッシュ活性化信号／ＲＥＦＥ
を非活性化する場合、信号の応答関係を直接利用して、
これらの信号を非活性化してもよく、また、単に遅延回
路の遅延時間を調整することにより、これらの信号の非
活性化が実現されてもよい。たとえば、リフレッシュ活
性化信号／ＲＥＦＥの場合には、図２に示す構成におい
て、遅延回路４９の出力信号φＡ２を、リフレッシュリ
ストア期間信号／ＲＦＲＳＴＤとして利用し、セット／
リセットフリップフロップ４５を、ロウアドレスデコー
ドイネーブル信号ＲＡＤＥの立下がりに応答してリセッ
トする構成が用いられれば、図２３に示すリフレッシュ
時の信号波形を容易に得ることができる。
ＤＥが非活性化されてから内部ノーマルロウ活性化信号
／ｉｎｔＲＥまたはリフレッシュ活性化信号／ＲＥＦＥ
を非活性化する場合、信号の応答関係を直接利用して、
これらの信号を非活性化してもよく、また、単に遅延回
路の遅延時間を調整することにより、これらの信号の非
活性化が実現されてもよい。たとえば、リフレッシュ活
性化信号／ＲＥＦＥの場合には、図２に示す構成におい
て、遅延回路４９の出力信号φＡ２を、リフレッシュリ
ストア期間信号／ＲＦＲＳＴＤとして利用し、セット／
リセットフリップフロップ４５を、ロウアドレスデコー
ドイネーブル信号ＲＡＤＥの立下がりに応答してリセッ
トする構成が用いられれば、図２３に示すリフレッシュ
時の信号波形を容易に得ることができる。
【０２１０】内部ノーマルロウ活性化信号／ｉｎｔＲＥ
およびリフレッシュ活性化信号／ＲＥＦＥは、内部の状
態を示し、この内部状態がリセットされるときにはほぼ
内部回路が初期状態に復帰しているため、次の動作サイ
クルのための内部動作制御信号の活性／非活性化を実行
する。これにより、いわゆるＤＲＡＭにおけるＲＡＳプ
リチャージ期間を確実に確保して、リフレッシュ完了
後、次のデータアクセスへ即座に入ることができる。こ
の場合、遅延リストア期間信号／ＲＳＴＲＤの非活性化
から内部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性
化までの時間が、いわゆるＲＡＳプリチャージ時間で規
定される時間幅であればよい。
およびリフレッシュ活性化信号／ＲＥＦＥは、内部の状
態を示し、この内部状態がリセットされるときにはほぼ
内部回路が初期状態に復帰しているため、次の動作サイ
クルのための内部動作制御信号の活性／非活性化を実行
する。これにより、いわゆるＤＲＡＭにおけるＲＡＳプ
リチャージ期間を確実に確保して、リフレッシュ完了
後、次のデータアクセスへ即座に入ることができる。こ
の場合、遅延リストア期間信号／ＲＳＴＲＤの非活性化
から内部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性
化までの時間が、いわゆるＲＡＳプリチャージ時間で規
定される時間幅であればよい。
【０２１１】なお、図２０に示す構成において、前縁パ
ルス発生回路１３２に対してリフレッシュ活性化信号／
ＲＥＦＥが与えられ、リフレッシュ動作時においてはコ
ラム活性化信号／ＣＤＥを非活性状態に維持するように
してもよい。
ルス発生回路１３２に対してリフレッシュ活性化信号／
ＲＥＦＥが与えられ、リフレッシュ動作時においてはコ
ラム活性化信号／ＣＤＥを非活性状態に維持するように
してもよい。
【０２１２】図２４は、図２３に示すメモリセルのスト
レージノードＳＮの電位変化を概略的に示す図である。
図２４においては、ストレージノードＳＮにＨレベルデ
ータが格納される電位ＳＮ＜Ｈ＞およびＬレベルデータ
が格納される場合の電位ＳＮ＜Ｌ＞を併せて示す。
レージノードＳＮの電位変化を概略的に示す図である。
図２４においては、ストレージノードＳＮにＨレベルデ
ータが格納される電位ＳＮ＜Ｈ＞およびＬレベルデータ
が格納される場合の電位ＳＮ＜Ｌ＞を併せて示す。
【０２１３】ワード線ＷＬが選択されると、選択メモリ
セルＭＣの記憶データに応じた電荷が、メモリセルキャ
パシタＭＱからビット線ＢＬまたはＺＢＬに伝達され
る。図２４においては、Ｈレベルデータ読出時のビット
線の信号波形を示す。アクセストランジスタＭＴが、ワ
ード線ＷＬが選択されて導通すると、ストレージノード
ＳＮとビット線ＢＬ（またはＺＢＬ）とが接続される。
ビット線ＢＬおよびＺＢＬは、たとえば中間電圧レベル
にイコライズされており、このビット線ＢＬ（またはＺ
ＢＬ）とストレージノードＳＮとの間に電荷が移動し、
ストレージノードＳＮの電位が変化する。
セルＭＣの記憶データに応じた電荷が、メモリセルキャ
パシタＭＱからビット線ＢＬまたはＺＢＬに伝達され
る。図２４においては、Ｈレベルデータ読出時のビット
線の信号波形を示す。アクセストランジスタＭＴが、ワ
ード線ＷＬが選択されて導通すると、ストレージノード
ＳＮとビット線ＢＬ（またはＺＢＬ）とが接続される。
ビット線ＢＬおよびＺＢＬは、たとえば中間電圧レベル
にイコライズされており、このビット線ＢＬ（またはＺ
ＢＬ）とストレージノードＳＮとの間に電荷が移動し、
ストレージノードＳＮの電位が変化する。
【０２１４】次いでセンスアンプ２３２を活性化して、
ビット線ＢＬおよびＺＢＬを電源電圧および接地電圧レ
ベルまで駆動とすることにより、アクセストランジスタ
を介してビット線ＢＬまたはＺＢＬの電荷がメモリセル
のストレージノードＳＮに伝達され、このストレージノ
ードＳＮの電位が元の電位ＳＮ＜Ｈ＞またはＳＮ＜Ｌ＞
に復帰する。このメモリセルＭＣのストレージノードＳ
Ｎの電位が、再び元の電位レベルに復帰するまでに要す
る期間がリストア期間であり、リストア期間信号／ＲＳ
ＴＲによりこの期間を保証する。
ビット線ＢＬおよびＺＢＬを電源電圧および接地電圧レ
ベルまで駆動とすることにより、アクセストランジスタ
を介してビット線ＢＬまたはＺＢＬの電荷がメモリセル
のストレージノードＳＮに伝達され、このストレージノ
ードＳＮの電位が元の電位ＳＮ＜Ｈ＞またはＳＮ＜Ｌ＞
に復帰する。このメモリセルＭＣのストレージノードＳ
Ｎの電位が、再び元の電位レベルに復帰するまでに要す
る期間がリストア期間であり、リストア期間信号／ＲＳ
ＴＲによりこの期間を保証する。
【０２１５】一方、ワード線ＷＬが、非選択状態へ駆動
されると、センスアンプ活性化信号ＳＥが非活性化され
る。次いで、ビット線イコライズ指示信号ＢＬＥＱが活
性化され、ビット線ＢＬおよびＺＢＬが所定のプリチャ
ージ電圧レベルにイコライズされる。データアクセス時
においては、ワード線ＷＬの非活性化前に列選択動作が
完了している。したがって、実際のコラムリカバリ時間
は、このワード線非活性化前から開始される。行系回路
のリセットに要する期間、すなわちロウリカバリ期間
は、このワード線ＷＬの非活性化を起点として始まる。
この半導体記憶装置のリカバリ期間は、信号ＣＯＬＲＷ
ＡＣＴおよび／ＲＳＴＲＤにより確保される。
されると、センスアンプ活性化信号ＳＥが非活性化され
る。次いで、ビット線イコライズ指示信号ＢＬＥＱが活
性化され、ビット線ＢＬおよびＺＢＬが所定のプリチャ
ージ電圧レベルにイコライズされる。データアクセス時
においては、ワード線ＷＬの非活性化前に列選択動作が
完了している。したがって、実際のコラムリカバリ時間
は、このワード線非活性化前から開始される。行系回路
のリセットに要する期間、すなわちロウリカバリ期間
は、このワード線ＷＬの非活性化を起点として始まる。
この半導体記憶装置のリカバリ期間は、信号ＣＯＬＲＷ
ＡＣＴおよび／ＲＳＴＲＤにより確保される。
【０２１６】したがって、過渡的な状態であるリストア
動作またはリカバリ動作中に、データアクセス完了指示
（またはリフレッシュ完了指示）が与えられても、確実
に、これらのリストア期間またはリカバリ期間の完了後
に次のデータアクセスを行なうことができ、リストア動
作またはコラムリカバリ動作を途中で中止することがな
く、データ破壊が生じるのを防止することができる。
動作またはリカバリ動作中に、データアクセス完了指示
（またはリフレッシュ完了指示）が与えられても、確実
に、これらのリストア期間またはリカバリ期間の完了後
に次のデータアクセスを行なうことができ、リストア動
作またはコラムリカバリ動作を途中で中止することがな
く、データ破壊が生じるのを防止することができる。
【０２１７】以上のように、この発明の実施の形態３に
従えば、内部ノーマルロウ活性化信号をリセットするた
めのパルス信号を生成する前縁パルス発生回路に対し、
アドレス変化検出信号ＡＴＤの転送を内部ノーマルロウ
活性化信号のセット時マスクをかけるように構成してお
り、内部動作開始タイミングを早くすることができる。
また、リセット時に、このアドレス変化検出信号ＡＴＤ
に対するマスクをかける必要がなく、内部リセット信号
発生タイミングを早くすることができる。
従えば、内部ノーマルロウ活性化信号をリセットするた
めのパルス信号を生成する前縁パルス発生回路に対し、
アドレス変化検出信号ＡＴＤの転送を内部ノーマルロウ
活性化信号のセット時マスクをかけるように構成してお
り、内部動作開始タイミングを早くすることができる。
また、リセット時に、このアドレス変化検出信号ＡＴＤ
に対するマスクをかける必要がなく、内部リセット信号
発生タイミングを早くすることができる。
【０２１８】［実施の形態４］図２５は、この発明の実
施の形態４に従う主制御回路２０の構成を概略的に示す
図である。図２５においては、以下の点が、図７に示す
主制御回路の構成と異なる。すなわち、後縁パルス発生
回路１２４および前縁パルス発生回路１２６に対して
は、行アドレス信号の変化を検出したときに活性化され
る行アドレス変化検出信号ＲＡＴＤが与えられる。ま
た、シフタ１２５の出力信号が直接、セット／リセット
フリップフロップ１２８へ与えられる。
施の形態４に従う主制御回路２０の構成を概略的に示す
図である。図２５においては、以下の点が、図７に示す
主制御回路の構成と異なる。すなわち、後縁パルス発生
回路１２４および前縁パルス発生回路１２６に対して
は、行アドレス信号の変化を検出したときに活性化され
る行アドレス変化検出信号ＲＡＴＤが与えられる。ま
た、シフタ１２５の出力信号が直接、セット／リセット
フリップフロップ１２８へ与えられる。
【０２１９】また、コラム活性化信号を生成するための
前縁パルス発生回路１３４と列リストア期間信号ＣＯＬ
ＲＷＡＣＴを生成する後縁遅延回路１３５の間に、複合
ＡＮＤゲート２７４が設けられる。この複合ＡＮＤゲー
ト２７４からコラム活性化信号／ＣＤＥが出力される。
この複合ＡＮＤゲート２７４に対しては、列アドレス変
化検出信号ＣＡＴＤを受けるインバータ２７０と、イン
バータ２７０の出力信号と行アドレス変化検出信号ＲＡ
ＴＤを受けるＯＲ回路２７２とが設けられる。複合ＡＮ
Ｄゲート２７４に対しては、このＯＲゲート２７２の出
力信号と前縁パルス発生回路１３４の出力信号とが与え
られる。
前縁パルス発生回路１３４と列リストア期間信号ＣＯＬ
ＲＷＡＣＴを生成する後縁遅延回路１３５の間に、複合
ＡＮＤゲート２７４が設けられる。この複合ＡＮＤゲー
ト２７４からコラム活性化信号／ＣＤＥが出力される。
この複合ＡＮＤゲート２７４に対しては、列アドレス変
化検出信号ＣＡＴＤを受けるインバータ２７０と、イン
バータ２７０の出力信号と行アドレス変化検出信号ＲＡ
ＴＤを受けるＯＲ回路２７２とが設けられる。複合ＡＮ
Ｄゲート２７４に対しては、このＯＲゲート２７２の出
力信号と前縁パルス発生回路１３４の出力信号とが与え
られる。
【０２２０】この図２５に示す主制御回路２０の他の構
成は、図７に示す主制御回路の構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
成は、図７に示す主制御回路の構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
【０２２１】この図２５に示す主制御回路２０の構成に
おいては、行アドレス信号から生成される行アドレス変
化検出信号ＲＡＴＤは、通常動作モード時のロウ系動作
を制御するために用いる。一方、列アドレス信号から生
成される列アドレス変化検出信号ＣＡＴＤは、列系動作
の制御のためにのみ使用する。したがって、行アドレス
を固定したままで、列アドレスをＣＡ１→ＣＡ２→ＣＡ
３と切換えると、同一行を選択状態において、順次列を
選択してアクセスするページ動作を実現することができ
る。
おいては、行アドレス信号から生成される行アドレス変
化検出信号ＲＡＴＤは、通常動作モード時のロウ系動作
を制御するために用いる。一方、列アドレス信号から生
成される列アドレス変化検出信号ＣＡＴＤは、列系動作
の制御のためにのみ使用する。したがって、行アドレス
を固定したままで、列アドレスをＣＡ１→ＣＡ２→ＣＡ
３と切換えると、同一行を選択状態において、順次列を
選択してアクセスするページ動作を実現することができ
る。
【０２２２】リフレッシュ制御は、ロウ系動作にのみ関
連するため、行アドレス信号が変化する場合、リフレッ
シュの有無により行アクセス開始のタイミングがシフト
するものの、列系回路において連続的に異なる列をアク
セスするページ動作は、リフレッシュと競合しない。し
たがって、ページアクセスは、リフレッシュの影響を受
けることがなく、高速アクセスを実現することができ
る。
連するため、行アドレス信号が変化する場合、リフレッ
シュの有無により行アクセス開始のタイミングがシフト
するものの、列系回路において連続的に異なる列をアク
セスするページ動作は、リフレッシュと競合しない。し
たがって、ページアクセスは、リフレッシュの影響を受
けることがなく、高速アクセスを実現することができ
る。
【０２２３】図２６は、図２５に示す主制御回路の動作
を示すタイミング図である。以下、図２６を参照して、
図２５に示す主制御回路の動作について簡単に説明す
る。
を示すタイミング図である。以下、図２６を参照して、
図２５に示す主制御回路の動作について簡単に説明す
る。
【０２２４】行アドレスＲＡ０に対するアクセス時にお
いて、リフレッシュサイクル信号／ＲＥＦＣＹＣが活性
化された状態を考える。行アドレスが、アドレスＲＡ０
からアドレスＲＡ１に変化すると、行アドレス変化検出
信号ＲＡＴＤおよび列アドレス変化検出信号ＣＡＴＤが
活性化される。この行アドレス変化検出信号ＲＡＴＤの
立上がりに応答して前縁パルス発生回路１２６およびシ
フタ１３０により、リセット信号／ＲＳＴが活性化さ
れ、セット／リセットフリップフロップ１２８からの内
部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。
いて、リフレッシュサイクル信号／ＲＥＦＣＹＣが活性
化された状態を考える。行アドレスが、アドレスＲＡ０
からアドレスＲＡ１に変化すると、行アドレス変化検出
信号ＲＡＴＤおよび列アドレス変化検出信号ＣＡＴＤが
活性化される。この行アドレス変化検出信号ＲＡＴＤの
立上がりに応答して前縁パルス発生回路１２６およびシ
フタ１３０により、リセット信号／ＲＳＴが活性化さ
れ、セット／リセットフリップフロップ１２８からの内
部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化され
る。
【０２２５】リフレッシュ制御回路４０においては、こ
の内部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化
に応答して、リフレッシュ活性化信号／ＲＥＦＥを活性
化する。したがって、このときには、行アドレス変化検
出信号ＲＡＴＤの立下がりに応答して後縁パルス発生回
路１２４からのセットファースト信号／ＳＥＤＦが活性
化されても、シフタ１２５の出力するセット信号／ＳＥ
Ｔの活性化は、このリフレッシュ動作が完了するまで待
ち合わせられる。
の内部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化
に応答して、リフレッシュ活性化信号／ＲＥＦＥを活性
化する。したがって、このときには、行アドレス変化検
出信号ＲＡＴＤの立下がりに応答して後縁パルス発生回
路１２４からのセットファースト信号／ＳＥＤＦが活性
化されても、シフタ１２５の出力するセット信号／ＳＥ
Ｔの活性化は、このリフレッシュ動作が完了するまで待
ち合わせられる。
【０２２６】リフレッシュ動作が完了し、リフレッシュ
活性化信号／ＲＥＦＥが非活性化されると、シフタ１２
５からのセット信号／ＳＥＴが活性化されセット／リセ
ットフリップフロップ１２８がセットされて、内部ノー
マルロウ活性化信号／ｉｎｔＲＥが活性化され、行アド
レスＲＡ１に対応するワード線の選択および列アドレス
ＣＡ０に対する列選択動作が実行される。
活性化信号／ＲＥＦＥが非活性化されると、シフタ１２
５からのセット信号／ＳＥＴが活性化されセット／リセ
ットフリップフロップ１２８がセットされて、内部ノー
マルロウ活性化信号／ｉｎｔＲＥが活性化され、行アド
レスＲＡ１に対応するワード線の選択および列アドレス
ＣＡ０に対する列選択動作が実行される。
【０２２７】このとき、行アドレス変化検出信号ＲＡＴ
Ｄの活性化時においては、ＯＲ回路２７２の出力信号は
Ｈレベルであり、列アドレス変化検出信号ＣＡＴＤは、
この正規サイクル時においては無視される。したがっ
て、通常の行選択が行なわれ、コラムインターロック期
間が終了した後に、前縁パルス発生回路１３４の出力す
るパルス信号に従ってコラム活性化信号／ＣＤＥが活性
化される（コラムインターロック期間経過後においては
列アドレス変化検出信号ＣＡＴＤはＬレベルであり、イ
ンバータ２７０の出力信号がＨレベルとなり、ＯＲ回路
２７２の出力信号はＨレベルである）。したがって、こ
の正規サイクル時においては、行アドレス変化検出信号
ＲＡＴＤの立下がりをトリガとして、行および列選択動
作が実施される。
Ｄの活性化時においては、ＯＲ回路２７２の出力信号は
Ｈレベルであり、列アドレス変化検出信号ＣＡＴＤは、
この正規サイクル時においては無視される。したがっ
て、通常の行選択が行なわれ、コラムインターロック期
間が終了した後に、前縁パルス発生回路１３４の出力す
るパルス信号に従ってコラム活性化信号／ＣＤＥが活性
化される（コラムインターロック期間経過後においては
列アドレス変化検出信号ＣＡＴＤはＬレベルであり、イ
ンバータ２７０の出力信号がＨレベルとなり、ＯＲ回路
２７２の出力信号はＨレベルである）。したがって、こ
の正規サイクル時においては、行アドレス変化検出信号
ＲＡＴＤの立下がりをトリガとして、行および列選択動
作が実施される。
【０２２８】次いで、この行アドレスＲＡ１を維持した
状態で、列アドレス（ＣＯＬ）を順次ＣＡ１、ＣＡ２お
よびＣＡ３と変化させる。各列アドレス信号の変化に従
って列アドレス変化検出信号ＣＡＴＤが活性化され、応
じて、複合ＡＮＤゲート２７４からのコラム活性化信号
／ＣＤＥが所定期間活性化される。このコラム活性化信
号／ＣＤＥの活性化に従って、列アドレス信号ＣＡ１、
ＣＡ２およびＣＡ３に従って列選択動作が行なわれ、デ
ータアクセスが行なわれる。したがって、この列アドレ
スＣＡ１−ＣＡ３に対しては、ページモードで高速でデ
ータのアクセス（データ読出）を行なうことができる。
状態で、列アドレス（ＣＯＬ）を順次ＣＡ１、ＣＡ２お
よびＣＡ３と変化させる。各列アドレス信号の変化に従
って列アドレス変化検出信号ＣＡＴＤが活性化され、応
じて、複合ＡＮＤゲート２７４からのコラム活性化信号
／ＣＤＥが所定期間活性化される。このコラム活性化信
号／ＣＤＥの活性化に従って、列アドレス信号ＣＡ１、
ＣＡ２およびＣＡ３に従って列選択動作が行なわれ、デ
ータアクセスが行なわれる。したがって、この列アドレ
スＣＡ１−ＣＡ３に対しては、ページモードで高速でデ
ータのアクセス（データ読出）を行なうことができる。
【０２２９】次いで、行アドレス信号が、行アドレスＲ
Ａ１からアドレスＲＡ２に変化すると、行アドレス変化
検出信号ＲＡＴＤが活性化される。このときには、また
列アドレス信号ＣＯＬも変化しており、列アドレス変化
検出信号ＣＡＴＤも活性化される様に示す。しかしなが
ら、列アドレス信号ＣＯＬが、特に変化しなくてもよ
い。
Ａ１からアドレスＲＡ２に変化すると、行アドレス変化
検出信号ＲＡＴＤが活性化される。このときには、また
列アドレス信号ＣＯＬも変化しており、列アドレス変化
検出信号ＣＡＴＤも活性化される様に示す。しかしなが
ら、列アドレス信号ＣＯＬが、特に変化しなくてもよ
い。
【０２３０】行アドレス変化検出信号ＲＡＴＤの活性化
に従って、内部ノーマルロウ活性化信号／ｉｎｔＲＥが
非活性化される。列アドレスＣＡ３のアクセス時におい
てリフレッシュサイクル信号／ＲＥＦＣＹＣが活性化さ
れており、内部ノーマルロウ活性化信号／ｉｎｔＲＥの
非活性化に応答して、リフレッシュ制御回路４０からの
リフレッシュ活性化信号／ＲＥＦＥが活性化されて、リ
フレッシュ動作が実行される。
に従って、内部ノーマルロウ活性化信号／ｉｎｔＲＥが
非活性化される。列アドレスＣＡ３のアクセス時におい
てリフレッシュサイクル信号／ＲＥＦＣＹＣが活性化さ
れており、内部ノーマルロウ活性化信号／ｉｎｔＲＥの
非活性化に応答して、リフレッシュ制御回路４０からの
リフレッシュ活性化信号／ＲＥＦＥが活性化されて、リ
フレッシュ動作が実行される。
【０２３１】リフレッシュサイクルは、正規サイクルの
アクセス時間に対してのみ影響を及ぼしており、ページ
アクセスモードに対しては何ら影響を及ぼしていないた
め、高速で、データアクセスを行なうことができる。特
に、アドレス変化検出信号を利用しており、アドレス変
化検知型ＳＲインターフェイスに対して互換性を有する
ページモード動作が可能なリフレッシュ制御フリーのＤ
ＲＡＭを実現することができる。
アクセス時間に対してのみ影響を及ぼしており、ページ
アクセスモードに対しては何ら影響を及ぼしていないた
め、高速で、データアクセスを行なうことができる。特
に、アドレス変化検出信号を利用しており、アドレス変
化検知型ＳＲインターフェイスに対して互換性を有する
ページモード動作が可能なリフレッシュ制御フリーのＤ
ＲＡＭを実現することができる。
【０２３２】なお、図２５に示す構成において、列アド
レス変化検出信号ＣＡＴＤが、コラムインターロック期
間中に非活性状態に復帰する構成の場合、列系回路は動
作が禁止されるため、この期間にコラム活性化信号／Ｃ
ＤＥが活性化されても特に問題がない場合には、複合Ａ
ＮＤゲート２７４に対して直接列アドレス変化堅守すつ
信号ＣＡＴＤが与えられてもよい。
レス変化検出信号ＣＡＴＤが、コラムインターロック期
間中に非活性状態に復帰する構成の場合、列系回路は動
作が禁止されるため、この期間にコラム活性化信号／Ｃ
ＤＥが活性化されても特に問題がない場合には、複合Ａ
ＮＤゲート２７４に対して直接列アドレス変化堅守すつ
信号ＣＡＴＤが与えられてもよい。
【０２３３】また、列アドレス変化検出信号ＣＡＴＤ
が、列系リストア期間信号ＣＯＬＲＷＡＣＴの活性化時
には、シフト動作を行うシフタを介してコラム活性化信
号／ＣＤＥを生成するように構成されてもよい。このシ
フタとしては、シフタ１２５および１３０と同様の構成
のシフタを用い、入力ノードＩＮＢに列リストア期間信
号ＣＯＬＷＡＣＴを与え、入力ノードＩＮＡに列アドレ
ス変化検出信号ＣＡＴＤを与える。列選択動作が初期状
態に復帰した後に確実に次の列選択動作が実行される。
が、列系リストア期間信号ＣＯＬＲＷＡＣＴの活性化時
には、シフト動作を行うシフタを介してコラム活性化信
号／ＣＤＥを生成するように構成されてもよい。このシ
フタとしては、シフタ１２５および１３０と同様の構成
のシフタを用い、入力ノードＩＮＢに列リストア期間信
号ＣＯＬＷＡＣＴを与え、入力ノードＩＮＡに列アドレ
ス変化検出信号ＣＡＴＤを与える。列選択動作が初期状
態に復帰した後に確実に次の列選択動作が実行される。
【０２３４】なお、列アドレス変化検出信号ＣＡＴＤの
パルス幅は、前縁パルス発生回路１３４が発生するパル
ス信号のパルス幅と同程度に設定される。
パルス幅は、前縁パルス発生回路１３４が発生するパル
ス信号のパルス幅と同程度に設定される。
【０２３５】図２７は、この発明の実施の形態４におけ
る主制御回路２０の要部の構成を概略的に示す図であ
る。図２７においては、図１４に示す行系制御回路１７
２および列系制御回路１７４に対応する部分の構成を示
す。
る主制御回路２０の要部の構成を概略的に示す図であ
る。図２７においては、図１４に示す行系制御回路１７
２および列系制御回路１７４に対応する部分の構成を示
す。
【０２３６】図２７において、行系制御回路は、内部行
アドレス信号ＲＡの変化に応答してワンショットのパル
ス信号を、行アドレス変化検出信号ＲＡＴＤとして生成
するＲＡＴＤ回路３００を含む。この行アドレス変化検
出信号ＲＡＴＤに従って、内部ノーマルロウ活性化信号
／ｉｎｔＲＥが活性化される。この内部ノーマルロウ活
性化信号／ｉｎｔＲＥに従って、図２２に示す行系制御
回路が動作する。この行系回路としては、アドレスラッ
チ指示信号ＲＡＬに従って行アドレス信号ＲＡをラッチ
するロウアドレスラッチ３０２を代表的に示す。ロウア
ドレスラッチ３０２は、図２２に示すアドレスラッチ２
４０に対応し、このロウアドレスラッチ３０２が出力す
る内部行アドレス信号が、図２２に示すマルチプレクサ
を介してロウデコード回路２４２へ与えられる。
アドレス信号ＲＡの変化に応答してワンショットのパル
ス信号を、行アドレス変化検出信号ＲＡＴＤとして生成
するＲＡＴＤ回路３００を含む。この行アドレス変化検
出信号ＲＡＴＤに従って、内部ノーマルロウ活性化信号
／ｉｎｔＲＥが活性化される。この内部ノーマルロウ活
性化信号／ｉｎｔＲＥに従って、図２２に示す行系制御
回路が動作する。この行系回路としては、アドレスラッ
チ指示信号ＲＡＬに従って行アドレス信号ＲＡをラッチ
するロウアドレスラッチ３０２を代表的に示す。ロウア
ドレスラッチ３０２は、図２２に示すアドレスラッチ２
４０に対応し、このロウアドレスラッチ３０２が出力す
る内部行アドレス信号が、図２２に示すマルチプレクサ
を介してロウデコード回路２４２へ与えられる。
【０２３７】列系回路は、内部列アドレス信号ＣＡの変
化に応答してワンショットのパルス信号を、列アドレス
変化検出信号ＣＡＴＤとして生成するＣＡＴＤ回路３０
４と、列アドレス変化検出信号ＣＡＴＤに応答して列ア
ドレスラッチ指示信号ＣＡＬを生成するアドレスラッチ
制御回路３１０を含む。このアドレスラッチ制御回路３
１０からの列アドレスラッチ指示信号ＣＡＬに従って、
コラムアドレスラッチ３０６が、内部列アドレス信号Ｃ
Ａをラッチする。このコラムアドレスラッチ３０６のラ
ッチする列アドレス信号は、コラムデコード回路３０８
へ与えられる。このコラムデコード回路３０８は、図２
２に示す列系回路２４５に含まれる。
化に応答してワンショットのパルス信号を、列アドレス
変化検出信号ＣＡＴＤとして生成するＣＡＴＤ回路３０
４と、列アドレス変化検出信号ＣＡＴＤに応答して列ア
ドレスラッチ指示信号ＣＡＬを生成するアドレスラッチ
制御回路３１０を含む。このアドレスラッチ制御回路３
１０からの列アドレスラッチ指示信号ＣＡＬに従って、
コラムアドレスラッチ３０６が、内部列アドレス信号Ｃ
Ａをラッチする。このコラムアドレスラッチ３０６のラ
ッチする列アドレス信号は、コラムデコード回路３０８
へ与えられる。このコラムデコード回路３０８は、図２
２に示す列系回路２４５に含まれる。
【０２３８】列系制御回路は、さらに、リフレッシュ活
性化信号／ＲＥＦＥとコラム活性化信号／ＣＤＥに従っ
てコラムデコードイネーブル信号ＣＡＤＥを生成するコ
ラムデコーダ制御回路３１２と、コラムデコーダ制御回
路３１２の出力信号と出力イネーブル信号／ＯＥとに従
って所定のタイミングでプリアンプイネーブル信号ＰＡ
Ｅを生成するプリアンプ制御回路３１４と、出力イネー
ブル信号／ＯＥと内部チップイネーブル信号／ＣＥとに
従って出力制御信号を生成する出力制御回路３１８を含
む。
性化信号／ＲＥＦＥとコラム活性化信号／ＣＤＥに従っ
てコラムデコードイネーブル信号ＣＡＤＥを生成するコ
ラムデコーダ制御回路３１２と、コラムデコーダ制御回
路３１２の出力信号と出力イネーブル信号／ＯＥとに従
って所定のタイミングでプリアンプイネーブル信号ＰＡ
Ｅを生成するプリアンプ制御回路３１４と、出力イネー
ブル信号／ＯＥと内部チップイネーブル信号／ＣＥとに
従って出力制御信号を生成する出力制御回路３１８を含
む。
【０２３９】コラムデコーダ制御回路３１２からのコラ
ムデコードイネーブル信号ＣＡＤＥに従ってコラムデコ
ード回路３０８がデコード動作を行ない、コラムアドレ
スラッチ３０６からの列アドレス信号に従ってアドレス
指定された列を選択する列選択信号ＣＳＬを活性化す
る。
ムデコードイネーブル信号ＣＡＤＥに従ってコラムデコ
ード回路３０８がデコード動作を行ない、コラムアドレ
スラッチ３０６からの列アドレス信号に従ってアドレス
指定された列を選択する列選択信号ＣＳＬを活性化す
る。
【０２４０】データ読出部は、プリアンプイネーブル信
号ＰＡＥの活性化に応答して与えられたメモリセルデー
タの増幅動作を行なうプリアンプ３１６と、出力制御回
路３１８からの出力制御信号に従って、プリアンプ３１
６からの内部読出データＲＤｉをバッファ処理して外部
読出データＱを生成する出力回路３２０を含む。
号ＰＡＥの活性化に応答して与えられたメモリセルデー
タの増幅動作を行なうプリアンプ３１６と、出力制御回
路３１８からの出力制御信号に従って、プリアンプ３１
６からの内部読出データＲＤｉをバッファ処理して外部
読出データＱを生成する出力回路３２０を含む。
【０２４１】プリアンプ制御回路３１４は、コラムデコ
ードイネーブル信号ＣＡＤが活性化されると、所定のタ
イミングでプリアンプイネーブル信号ＰＡＥを活性化す
る。
ードイネーブル信号ＣＡＤが活性化されると、所定のタ
イミングでプリアンプイネーブル信号ＰＡＥを活性化す
る。
【０２４２】出力制御回路３１８は、内部出力イネーブ
ル信号／ＯＥ（／ｉｎｔＯＥ）と内部チップイネーブル
信号／ＣＥ（／ｉｎｔＣＥ）がともに活性状態のとき
に、所定のタイミングで、出力制御信号を活性化する。
ル信号／ＯＥ（／ｉｎｔＯＥ）と内部チップイネーブル
信号／ＣＥ（／ｉｎｔＣＥ）がともに活性状態のとき
に、所定のタイミングで、出力制御信号を活性化する。
【０２４３】コラムデコード回路３０８からの列選択信
号ＣＳＬによりメモリセルが選択され、メモリセルのデ
ータがプリアンプに伝達されるとプリアンプ３１６が活
性化される。プリアンプ３１６の活性化の後に、出力回
路３２０が活性化される。
号ＣＳＬによりメモリセルが選択され、メモリセルのデ
ータがプリアンプに伝達されるとプリアンプ３１６が活
性化される。プリアンプ３１６の活性化の後に、出力回
路３２０が活性化される。
【０２４４】図２７においては、データ書込経路は示し
ていない。しかしながら、このデータ書込経路において
は、チップイネーブル信号／ＣＥとライトイネーブル信
号／ＷＥとに従って入力制御信号を生成する入力制御回
路と、コラムデコード制御回路３１２の出力信号と内部
ライトイネーブル信号／ｉｎｔＷＥとに従ってライトド
ライバイネーブル信号を生成する書込制御回路とが書込
制御回路として設けられる。
ていない。しかしながら、このデータ書込経路において
は、チップイネーブル信号／ＣＥとライトイネーブル信
号／ＷＥとに従って入力制御信号を生成する入力制御回
路と、コラムデコード制御回路３１２の出力信号と内部
ライトイネーブル信号／ｉｎｔＷＥとに従ってライトド
ライバイネーブル信号を生成する書込制御回路とが書込
制御回路として設けられる。
【０２４５】入力回路が、入力制御信号に従って与えら
れたデータを取込み内部書込データを生成し、ライトド
ライバが活性化時、書込データに従って内部データ線を
駆動して選択メモリセルへ書込データを伝達する。
れたデータを取込み内部書込データを生成し、ライトド
ライバが活性化時、書込データに従って内部データ線を
駆動して選択メモリセルへ書込データを伝達する。
【０２４６】図２７に示すように、コラムアドレス変化
検出信号ＣＡＴＤに従って列アドレス信号のラッチ動作
を制御することにより、ページモード動作時において列
アドレス信号が変化したときに、コラムアドレスラッチ
３０６により、与えられた列アドレス信号をラッチし
て、内部で順次列選択動作を行なうことができる。
検出信号ＣＡＴＤに従って列アドレス信号のラッチ動作
を制御することにより、ページモード動作時において列
アドレス信号が変化したときに、コラムアドレスラッチ
３０６により、与えられた列アドレス信号をラッチし
て、内部で順次列選択動作を行なうことができる。
【０２４７】なお、アドレスラッチ制御回路３１０に対
しては、行アドレス変化検出信号ＲＡＴＤと列アドレス
変化検出信号ＣＡＴＤの論理和をとった信号が活性化タ
イミング信号として与えられてもよい。ページ切換時に
異なるページ（ワード線）の同一列をアクセスする場合
においても、正確に、列アドレス信号の取込を行なうこ
とができる。
しては、行アドレス変化検出信号ＲＡＴＤと列アドレス
変化検出信号ＣＡＴＤの論理和をとった信号が活性化タ
イミング信号として与えられてもよい。ページ切換時に
異なるページ（ワード線）の同一列をアクセスする場合
においても、正確に、列アドレス信号の取込を行なうこ
とができる。
【０２４８】また、図２５に示す構成においては、複合
ＡＮＤゲート１７０の出力信号が、セット信号／ＳＥＴ
を生成するシフタ１２５の入力ＩＮＢへ与えられてい
る。しかしながら、リフレッシュ制御回路４０の出力す
るリフレッシュ活性化信号／ＲＥＦＥが、シフタ１２５
の入力ノードＩＮＢへ与えられてもよい。
ＡＮＤゲート１７０の出力信号が、セット信号／ＳＥＴ
を生成するシフタ１２５の入力ＩＮＢへ与えられてい
る。しかしながら、リフレッシュ制御回路４０の出力す
るリフレッシュ活性化信号／ＲＥＦＥが、シフタ１２５
の入力ノードＩＮＢへ与えられてもよい。
【０２４９】以上のように、この発明の実施の形態４に
従えば、行アドレス信号および列アドレス信号それぞれ
に対して、アドレス変化検出信号を生成して、行アドレ
ス変化検出信号に従って内部正規ノーマルロウ活性化信
号を生成し、また列アドレス変化検出信号に従ってコラ
ム活性化信号／ＣＤＥを生成しており、ページモードで
動作することのできる、ＳＲＡＭインターフェイスと互
換性を有するインターフェイスを持つＤＲＡＭを実現す
ることができる。
従えば、行アドレス信号および列アドレス信号それぞれ
に対して、アドレス変化検出信号を生成して、行アドレ
ス変化検出信号に従って内部正規ノーマルロウ活性化信
号を生成し、また列アドレス変化検出信号に従ってコラ
ム活性化信号／ＣＤＥを生成しており、ページモードで
動作することのできる、ＳＲＡＭインターフェイスと互
換性を有するインターフェイスを持つＤＲＡＭを実現す
ることができる。
【０２５０】なお、実施の形態４に示す主制御回路の構
成において、実施の形態１から３のいずれかの構成が組
合わせて用いられてもよい。
成において、実施の形態１から３のいずれかの構成が組
合わせて用いられてもよい。
【０２５１】［実施の形態５］図２８は、この発明の実
施の形態５に従う主制御回路２０の構成を概略的に示す
図である。図２８に示す主制御回路２０の構成において
は、セットファースト信号／ＳＥＴＦを受けるシフタ１
２５と内部ノーマルロウ活性化信号／ｉｎｔＲＥを生成
するセット／リセットフリップフロップ１２８の間に
は、遅延回路は設けられない。セットファースト信号／
ＳＥＴＦを生成する後縁パルス発生回路１２４およびリ
セットファースト信号／ＲＳＴＦを生成する前縁パルス
発生回路１２６に対しては、セット／リセットフリップ
フロップ３５４からのアドレス変化検出信号ＡＴＤが与
えられる。
施の形態５に従う主制御回路２０の構成を概略的に示す
図である。図２８に示す主制御回路２０の構成において
は、セットファースト信号／ＳＥＴＦを受けるシフタ１
２５と内部ノーマルロウ活性化信号／ｉｎｔＲＥを生成
するセット／リセットフリップフロップ１２８の間に
は、遅延回路は設けられない。セットファースト信号／
ＳＥＴＦを生成する後縁パルス発生回路１２４およびリ
セットファースト信号／ＲＳＴＦを生成する前縁パルス
発生回路１２６に対しては、セット／リセットフリップ
フロップ３５４からのアドレス変化検出信号ＡＴＤが与
えられる。
【０２５２】このセット／リセットフリップフロップ３
５４に対しては、アドレス変化検出ファースト信号ＡＴ
ＤＦをそれぞれ受ける前縁パルス発生回路３５０および
後縁パルス発生回路３５２が設けられる。前縁パルス発
生回路３５０は、このアドレス変化検出ファースト信号
ＡＴＤＦの前縁に応答してワンショットのパルス信号／
ＲＳＴＦＦを生成してセット／リセットフリップフロッ
プ３５４をリセットする。後縁パルス発生回路３５２
は、アドレス変化検出ファースト信号ＡＴＤＦの後縁に
応答してワンショットのパルス信号／ＳＥＴＦＦを生成
して、セット／リセットフリップフロップ３５４をセッ
トする。
５４に対しては、アドレス変化検出ファースト信号ＡＴ
ＤＦをそれぞれ受ける前縁パルス発生回路３５０および
後縁パルス発生回路３５２が設けられる。前縁パルス発
生回路３５０は、このアドレス変化検出ファースト信号
ＡＴＤＦの前縁に応答してワンショットのパルス信号／
ＲＳＴＦＦを生成してセット／リセットフリップフロッ
プ３５４をリセットする。後縁パルス発生回路３５２
は、アドレス変化検出ファースト信号ＡＴＤＦの後縁に
応答してワンショットのパルス信号／ＳＥＴＦＦを生成
して、セット／リセットフリップフロップ３５４をセッ
トする。
【０２５３】アドレス変化検出信号ＡＴＤは、セット／
リセットフリップフロップ３５４がリセットされるとＨ
レベルに立上がり、セット／リセットフリップフロップ
３５４がセットされるとＬレベルに立下がる。
リセットフリップフロップ３５４がリセットされるとＨ
レベルに立上がり、セット／リセットフリップフロップ
３５４がセットされるとＬレベルに立下がる。
【０２５４】図２８に示す主制御回路２０の他の構成
は、図７に示す主制御回路の構成と同じであり、対応す
る部分には同一参照番号を付し、その詳細説明は省略す
る。
は、図７に示す主制御回路の構成と同じであり、対応す
る部分には同一参照番号を付し、その詳細説明は省略す
る。
【０２５５】図２９は、図２８に示す主制御回路のアド
レス変化検出信号ＡＴＤを発生する部分の動作を示す信
号波形図である。以下、図２９を参照して、この主制御
回路２０のアドレス変化検出信号ＡＴＤの発生動作につ
いて簡単に説明する。
レス変化検出信号ＡＴＤを発生する部分の動作を示す信
号波形図である。以下、図２９を参照して、この主制御
回路２０のアドレス変化検出信号ＡＴＤの発生動作につ
いて簡単に説明する。
【０２５６】アドレス変化検出ファースト信号ＡＴＤＦ
がＨレベルに立上がると、前縁パルス発生回路３５０が
パルス信号／ＲＳＴＦＦをＬレベルに立下げ、セット／
リセットフリップフロップ３５４をリセットする。応じ
て、アドレス変化検出信号ＡＴＤがＨレベルに立上が
る。
がＨレベルに立上がると、前縁パルス発生回路３５０が
パルス信号／ＲＳＴＦＦをＬレベルに立下げ、セット／
リセットフリップフロップ３５４をリセットする。応じ
て、アドレス変化検出信号ＡＴＤがＨレベルに立上が
る。
【０２５７】アドレス変化検出ファースト信号ＡＴＤＦ
がＬレベルに立下がると、後縁パルス発生回路３５２が
出力するパルス信号／ＳＥＴＦＦがＬレベルとなる。こ
のとき、パルス信号／ＲＳＴＦＦがＬレベルに立下が
り、アドレス変化検出信号ＡＴＤはＨレベルを維持す
る。パルス信号／ＲＳＴＦＦがＨレベルとなり、かつパ
ルス信号／ＳＥＴＦＦがＬレベルとなると、セット／リ
セットフリップフロップ３５４がセット状態となり、ア
ドレス変化検出信号ＡＴＤがＬレベルとなる。
がＬレベルに立下がると、後縁パルス発生回路３５２が
出力するパルス信号／ＳＥＴＦＦがＬレベルとなる。こ
のとき、パルス信号／ＲＳＴＦＦがＬレベルに立下が
り、アドレス変化検出信号ＡＴＤはＨレベルを維持す
る。パルス信号／ＲＳＴＦＦがＨレベルとなり、かつパ
ルス信号／ＳＥＴＦＦがＬレベルとなると、セット／リ
セットフリップフロップ３５４がセット状態となり、ア
ドレス変化検出信号ＡＴＤがＬレベルとなる。
【０２５８】したがって、アドレスノイズなどにより、
アドレス変化検出ファースト信号ＡＴＤＦのパルス幅が
ノイズ程度の幅であっても、このセット／リセットフリ
ップフロップ３５４により、十分な幅を有するアドレス
変化検出信号ＡＴＤを生成することができる。これによ
り、内部ノーマルロウ活性化信号／ｉｎｔＲＥのセット
／リセットを制御するセット信号／ＳＥＴおよびリセッ
ト信号／ＲＳＴを正確に生成することができる。
アドレス変化検出ファースト信号ＡＴＤＦのパルス幅が
ノイズ程度の幅であっても、このセット／リセットフリ
ップフロップ３５４により、十分な幅を有するアドレス
変化検出信号ＡＴＤを生成することができる。これによ
り、内部ノーマルロウ活性化信号／ｉｎｔＲＥのセット
／リセットを制御するセット信号／ＳＥＴおよびリセッ
ト信号／ＲＳＴを正確に生成することができる。
【０２５９】また、この図２８に示す構成の場合、図２
９に示すように、アドレス変化検出ファースト信号ＡＴ
ＤＦのパルス幅に応じて、アドレス変化検出信号ＡＴＤ
のパルス幅が異なる。しかしながら、前縁パルス発生回
路３５０および後縁パルス発生回路３５２が発生するパ
ルス信号／ＲＳＴＦＦおよび／ＳＥＴＦＦのパルス幅を
十分なパルス幅に設定することにより、セット／リセッ
トフリップフロップ３５４からのアドレス変化検出信号
ＡＴＤのパルス幅を、最小限、パルス信号／ＲＳＴＦＦ
のパルス幅に設定することができる。
９に示すように、アドレス変化検出ファースト信号ＡＴ
ＤＦのパルス幅に応じて、アドレス変化検出信号ＡＴＤ
のパルス幅が異なる。しかしながら、前縁パルス発生回
路３５０および後縁パルス発生回路３５２が発生するパ
ルス信号／ＲＳＴＦＦおよび／ＳＥＴＦＦのパルス幅を
十分なパルス幅に設定することにより、セット／リセッ
トフリップフロップ３５４からのアドレス変化検出信号
ＡＴＤのパルス幅を、最小限、パルス信号／ＲＳＴＦＦ
のパルス幅に設定することができる。
【０２６０】なお、アドレス検出ファースト信号ＡＴＤ
Ｆは、内部アドレス信号ＩＮＴＡＤを受けるアドレス変
化検出回路により生成される。
Ｆは、内部アドレス信号ＩＮＴＡＤを受けるアドレス変
化検出回路により生成される。
【０２６１】［変更例］図３０は、この発明の実施の形
態５の変更例の構成を概略的に示す図である。図３０に
示す構成においては、セット／リセットフリップフロッ
プ３５４の次段に、さらにセット／リセットフリップフ
ロップ３５４の出力パルスＡＴＤＦ１の前縁に応答して
ワンショットのパルス信号を生成する前縁パルス発生回
路３６０と、前縁パルス発生回路３６０の出力パルス信
号の後縁を遅延する後縁遅延回路３６２とが設けられ
る。後縁遅延回路３６２からアドレス変化検出信号ＡＴ
Ｄが出力されて、図２８に示すパルス発生回路１２４お
よび１２６へ与えられる。
態５の変更例の構成を概略的に示す図である。図３０に
示す構成においては、セット／リセットフリップフロッ
プ３５４の次段に、さらにセット／リセットフリップフ
ロップ３５４の出力パルスＡＴＤＦ１の前縁に応答して
ワンショットのパルス信号を生成する前縁パルス発生回
路３６０と、前縁パルス発生回路３６０の出力パルス信
号の後縁を遅延する後縁遅延回路３６２とが設けられ
る。後縁遅延回路３６２からアドレス変化検出信号ＡＴ
Ｄが出力されて、図２８に示すパルス発生回路１２４お
よび１２６へ与えられる。
【０２６２】この図３０に示す構成の場合、セット／リ
セットフリップフロップ３５４がリセットされ、その出
力信号ＡＴＤＦ１が活性化されると、アドレス変化検出
信号ＡＴＤを活性化する。このアドレス変化検出信号Ａ
ＴＤの活性化期間は、前縁パルス発生回路３６０の出力
するパルス信号のパルス幅と後縁遅延回路３６２の有す
る遅延時間とにより決定される。したがって、アドレス
変化検出ファースト信号ＡＴＤＦのパルス幅にかかわら
ず、一定のパルス幅を有するアドレス変化検出信号ＡＴ
Ｄを生成することができる。
セットフリップフロップ３５４がリセットされ、その出
力信号ＡＴＤＦ１が活性化されると、アドレス変化検出
信号ＡＴＤを活性化する。このアドレス変化検出信号Ａ
ＴＤの活性化期間は、前縁パルス発生回路３６０の出力
するパルス信号のパルス幅と後縁遅延回路３６２の有す
る遅延時間とにより決定される。したがって、アドレス
変化検出ファースト信号ＡＴＤＦのパルス幅にかかわら
ず、一定のパルス幅を有するアドレス変化検出信号ＡＴ
Ｄを生成することができる。
【０２６３】後縁遅延回路３６２の有する遅延時間とし
て、たとえばリストア期間以上の期間に設定することに
より、アドレススキューなどにより、ショートサイクル
でアドレス信号が変化して、アドレス変化検出ファース
ト信号ＡＴＤＦが活性化される場合においても、後縁遅
延回路３６０により、このショートサイクルのアドレス
信号を無視することが可能となり、所定時間以上の期間
の時間幅を有する正常サイクルで与えられるアドレス信
号に対してのみ、データアクセスを行なうことができ
る。
て、たとえばリストア期間以上の期間に設定することに
より、アドレススキューなどにより、ショートサイクル
でアドレス信号が変化して、アドレス変化検出ファース
ト信号ＡＴＤＦが活性化される場合においても、後縁遅
延回路３６０により、このショートサイクルのアドレス
信号を無視することが可能となり、所定時間以上の期間
の時間幅を有する正常サイクルで与えられるアドレス信
号に対してのみ、データアクセスを行なうことができ
る。
【０２６４】この発明の実施の形態５においても、先の
実施の形態１から４のいずれかの構成と組合わせて用い
られてもよい。
実施の形態１から４のいずれかの構成と組合わせて用い
られてもよい。
【０２６５】以上のように、この発明の実施の形態５に
従えば、アドレス変化検出回路の出力信号をセット／リ
セットフリップフロップで受けて、アドレス変化検出信
号を生成しており、このアドレス変化検出回路の出力パ
ルス幅が、微小であっても、正常なパルス幅を有するア
ドレス変化検出信号を生成することができ、ノイズの影
響を受けることなく正確に、アドレス変化を内部動作の
起点として内部動作を行なわせることができる。
従えば、アドレス変化検出回路の出力信号をセット／リ
セットフリップフロップで受けて、アドレス変化検出信
号を生成しており、このアドレス変化検出回路の出力パ
ルス幅が、微小であっても、正常なパルス幅を有するア
ドレス変化検出信号を生成することができ、ノイズの影
響を受けることなく正確に、アドレス変化を内部動作の
起点として内部動作を行なわせることができる。
【０２６６】
【発明の効果】以上のように、この発明に従えば、アド
レス信号の変化を起点として内部動作を行なわせてお
り、アドレス変化検知型インターフェイスを有するリフ
レッシュ制御フリーのＤＲＡＭを実現することができ
る。
レス信号の変化を起点として内部動作を行なわせてお
り、アドレス変化検知型インターフェイスを有するリフ
レッシュ制御フリーのＤＲＡＭを実現することができ
る。
【０２６７】すなわち、動作モード指示信号に応答して
生成されるセル選択制御信号を遅延し、この遅延セル選
択制御信号に従ってメモリセル選択動作を制御するセル
選択活性化制御信号を生成し、セル選択制御信号に従っ
て動作モード指示信号のセル選択制御信号生成回路への
転送を禁止することにより、セル選択活性化制御信号を
活性／非活性化する動作の競合が生じるのを防止するこ
とができ、安定に内部動作を行なうことができる。
生成されるセル選択制御信号を遅延し、この遅延セル選
択制御信号に従ってメモリセル選択動作を制御するセル
選択活性化制御信号を生成し、セル選択制御信号に従っ
て動作モード指示信号のセル選択制御信号生成回路への
転送を禁止することにより、セル選択活性化制御信号を
活性／非活性化する動作の競合が生じるのを防止するこ
とができ、安定に内部動作を行なうことができる。
【０２６８】また、この動作モード指示信号をアドレス
信号の変化を検出して生成し、このアドレス変化検出回
路へのアドレス信号の転送をセル選択制御信号に従って
禁止することにより、アドレス変化時においてセル選択
活性化制御信号の状態を変化させるのを防止することが
できる。
信号の変化を検出して生成し、このアドレス変化検出回
路へのアドレス信号の転送をセル選択制御信号に従って
禁止することにより、アドレス変化時においてセル選択
活性化制御信号の状態を変化させるのを防止することが
できる。
【０２６９】また、アドレス変化検出信号の後縁に応答
してメモリセルの選択動作の活性化を指示するセル選択
指示信号をセル選択制御信号として生成し、この遅延回
路の出力信号に応答してセル選択動作を活性化すること
により、内部動作完了時にセル選択指示信号が非活性化
されるのとこのセル選択動作活性化信号の活性化が競合
するのを防止することができ、確実に、内部状態を、ア
ドレス信号の変化に従って設定することができる。
してメモリセルの選択動作の活性化を指示するセル選択
指示信号をセル選択制御信号として生成し、この遅延回
路の出力信号に応答してセル選択動作を活性化すること
により、内部動作完了時にセル選択指示信号が非活性化
されるのとこのセル選択動作活性化信号の活性化が競合
するのを防止することができ、確実に、内部状態を、ア
ドレス信号の変化に従って設定することができる。
【０２７０】また、アドレス変化検出信号の前縁に応答
してメモリセル選択動作の完了を指示するセル選択完了
指示信号をセル選択制御信号として生成し、この遅延回
路の出力信号に従ってセル選択動作を非活性化するセル
選択活性化信号を生成することにより、このセル選択活
性化信号の活性化および非活性化が競合するの防止する
ことができ、アドレス信号の変化を内部動作のトリガと
して用いても正確に内部動作を行なうことができる。
してメモリセル選択動作の完了を指示するセル選択完了
指示信号をセル選択制御信号として生成し、この遅延回
路の出力信号に従ってセル選択動作を非活性化するセル
選択活性化信号を生成することにより、このセル選択活
性化信号の活性化および非活性化が競合するの防止する
ことができ、アドレス信号の変化を内部動作のトリガと
して用いても正確に内部動作を行なうことができる。
【０２７１】また、アドレス変化検出信号に前縁に応答
してメモリセルの選択動作完了指示信号を生成し、かつ
この後縁に応答してメモリセル選択動作活性化指示信号
とを生成し、このセル選択指示信号およびセル選択完了
指示信号のいずれかの活性化時に、アドレス信号のアド
レス変化検出回路への転送を禁止することにより、内部
動作状態変更時に、アドレス信号に従って逆の動作が指
定されるのを防止することができ、正確に、アドレス信
号の変化を動作起点として内部動作を行なわせることが
できる。
してメモリセルの選択動作完了指示信号を生成し、かつ
この後縁に応答してメモリセル選択動作活性化指示信号
とを生成し、このセル選択指示信号およびセル選択完了
指示信号のいずれかの活性化時に、アドレス信号のアド
レス変化検出回路への転送を禁止することにより、内部
動作状態変更時に、アドレス信号に従って逆の動作が指
定されるのを防止することができ、正確に、アドレス信
号の変化を動作起点として内部動作を行なわせることが
できる。
【０２７２】また、このセル選択制御回路に、メモリセ
ル選択動作が行なわれているとき、その選択動作が完了
するまでセル選択制御信号の生成を待ち合わせる仲裁回
路を有しており、内部動作実行時に、別の指示により、
内部動作が中断されるのを防止することができる。
ル選択動作が行なわれているとき、その選択動作が完了
するまでセル選択制御信号の生成を待ち合わせる仲裁回
路を有しており、内部動作実行時に、別の指示により、
内部動作が中断されるのを防止することができる。
【０２７３】また、アドレス変化検出信号を動作モード
指示信号としてセル選択制御信号への転送をセル選択制
御信号に従って禁止することにより、内部動作変更時
に、新たな動作指示が与えられるのを防止でき、内部動
作が競合するのを防止することができる。
指示信号としてセル選択制御信号への転送をセル選択制
御信号に従って禁止することにより、内部動作変更時
に、新たな動作指示が与えられるのを防止でき、内部動
作が競合するのを防止することができる。
【０２７４】また、アドレス変化検出信号の後縁および
前縁にそれぞれ応答してメモリセル選択動作活性化指示
およびメモリセル選択動作完了指示を生成する場合、こ
のメモリセル選択動作活性化指示に応答してアドレス変
化検出信号の選択動作完了指示信号生成部への転送を禁
止することにより、たとえばリフレッシュ動作完了時に
内部動作実行時、メモリセル選択動作の活性化とメモリ
セル選択動作の非活性化が競合するのを防止することが
でき、安定に内部動作を開始させることができる。
前縁にそれぞれ応答してメモリセル選択動作活性化指示
およびメモリセル選択動作完了指示を生成する場合、こ
のメモリセル選択動作活性化指示に応答してアドレス変
化検出信号の選択動作完了指示信号生成部への転送を禁
止することにより、たとえばリフレッシュ動作完了時に
内部動作実行時、メモリセル選択動作の活性化とメモリ
セル選択動作の非活性化が競合するのを防止することが
でき、安定に内部動作を開始させることができる。
【０２７５】また、アドレス変化検出信号の活性化期間
を、メモリセルの行選択に要する時間すなわちメモリセ
ルデータのセンスリストア動作完了に要する時間以上に
設定することにより、メモリセル選択動作活性化信号の
活性／非活性化動作が競合するのを防止することができ
る。
を、メモリセルの行選択に要する時間すなわちメモリセ
ルデータのセンスリストア動作完了に要する時間以上に
設定することにより、メモリセル選択動作活性化信号の
活性／非活性化動作が競合するのを防止することができ
る。
【０２７６】また、アレイ活性化信号とアドレス変化検
出信号のいずれかの活性化に応答してメモリセルの列選
択動作を活性化する列選択活性化信号を生成するととも
に、メモリアレイ活性化信号を行アドレス変化検出信号
に従って生成することにより、同一行を選択状態にして
異なる列へ連続的にアクセスすることができ、ページモ
ード動作が可能となり、高速アクセスが実現される。
出信号のいずれかの活性化に応答してメモリセルの列選
択動作を活性化する列選択活性化信号を生成するととも
に、メモリアレイ活性化信号を行アドレス変化検出信号
に従って生成することにより、同一行を選択状態にして
異なる列へ連続的にアクセスすることができ、ページモ
ード動作が可能となり、高速アクセスが実現される。
【０２７７】また、この行アドレス変化検出信号の活性
化時、列アドレス変化検出信号を無効状態に設定するこ
とにより、正確に、行選択後に列選択を行なうことがで
きる。
化時、列アドレス変化検出信号を無効状態に設定するこ
とにより、正確に、行選択後に列選択を行なうことがで
きる。
【０２７８】また、列選択活性化信号は、所定期間のみ
活性化することにより、内部で、列選択動作を完了させ
て、内部で、正確に、列選択動作期間を確保することが
できる。
活性化することにより、内部で、列選択動作を完了させ
て、内部で、正確に、列選択動作期間を確保することが
できる。
【０２７９】また、この列アドレス変化検出信号の活性
化期間幅を、所定期間確保することにより、確実に、列
アドレス変化検出時、十分に列選択を行なうことができ
る。
化期間幅を、所定期間確保することにより、確実に、列
アドレス変化検出時、十分に列選択を行なうことができ
る。
【０２８０】また、行アドレス変化検出信号の前縁に応
答してアレイ活性化信号を非活性化しかつ行アドレス変
化検出信号の後縁に応答してアレイ活性化信号の活性化
を行なうことにより、行アドレスの変化に応答して行の
選択／非選択を行なうことができる。
答してアレイ活性化信号を非活性化しかつ行アドレス変
化検出信号の後縁に応答してアレイ活性化信号の活性化
を行なうことにより、行アドレスの変化に応答して行の
選択／非選択を行なうことができる。
【０２８１】また、アレイ活性化信号の活性化に対し、
メモリセル選択動作が行なわれるときには、このアレイ
選択動作完了までアレイ活性化信号の活性化を待ち合わ
せることにより、内部でたとえばリフレッシュ実行時に
おいてデータアクセスが開始されるのを防止することが
でき、データの破壊を防止することができる。
メモリセル選択動作が行なわれるときには、このアレイ
選択動作完了までアレイ活性化信号の活性化を待ち合わ
せることにより、内部でたとえばリフレッシュ実行時に
おいてデータアクセスが開始されるのを防止することが
でき、データの破壊を防止することができる。
【０２８２】また、アドレス変化検出信号のパルス幅を
変更し、このパルス幅変更回路の出力信号に従ってメモ
リセル選択動作を制御するセル選択制御信号を生成する
ことにより、正確に、所望のパルス幅のアドレス変化検
出信号を生成して内部動作を行なわせることができる。
変更し、このパルス幅変更回路の出力信号に従ってメモ
リセル選択動作を制御するセル選択制御信号を生成する
ことにより、正確に、所望のパルス幅のアドレス変化検
出信号を生成して内部動作を行なわせることができる。
【０２８３】このアドレス変化検出信号のパルス幅変更
を、アドレス変化検出信号の後縁および前縁に応答して
それぞれセットおよびリセットされるフリップフロップ
を用いて行なうことにより、確実に、パルス幅変更を行
なうことができる。
を、アドレス変化検出信号の後縁および前縁に応答して
それぞれセットおよびリセットされるフリップフロップ
を用いて行なうことにより、確実に、パルス幅変更を行
なうことができる。
【０２８４】また、このパルス幅変更回路の出力するセ
ット信号に従ってセル選択制御信号を活性化してメモリ
セル選択動作を実行することにより、正確に、アドレス
ノイズ等の影響を受けることなく、アドレス変化に従っ
て、所望のパルス幅のアドレス変化検出信号を生成して
安定にメモリセル選択動作を行なうことができる。
ット信号に従ってセル選択制御信号を活性化してメモリ
セル選択動作を実行することにより、正確に、アドレス
ノイズ等の影響を受けることなく、アドレス変化に従っ
て、所望のパルス幅のアドレス変化検出信号を生成して
安定にメモリセル選択動作を行なうことができる。
【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
を概略的に示す図である。
【図２】 図１に示すリフレッシュ制御回路の構成を概
略的に示す図である。
略的に示す図である。
【図３】 図２に示すリフレッシュ制御回路の動作を示
す信号波形図である。
す信号波形図である。
【図４】 図２に示す指令信号活性化回路の構成の一例
を示す図である。
を示す図である。
【図５】 図２に示す判定回路の構成の一例を示す図で
ある。
ある。
【図６】 図５に示す判定回路の動作を示す信号波形図
である。
である。
【図７】 この発明の実施の形態１に従う主制御回路の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図８】 図７に示すシフタの構成の一例を示す図であ
る。
る。
【図９】 （Ａ）および（Ｂ）は、図８に示すシフタの
動作を示す信号波形図である。
動作を示す信号波形図である。
【図１０】 図７に示す主制御回路の動作を示す信号波
形図である。
形図である。
【図１１】 図７に示す主制御回路のセット／リセット
動作時の動作を示す信号波形図である。
動作時の動作を示す信号波形図である。
【図１２】 この発明の実施の形態１におけるアドレス
入力部の構成の一例を示す図である。
入力部の構成の一例を示す図である。
【図１３】 図１２に示すアドレス入力部の動作を示す
タイミング図である。
タイミング図である。
【図１４】 この発明の実施の形態１に従う主制御回路
の行および列系制御部の構成を概略的に示す図である。
の行および列系制御部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態１の変更例の主制御
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図１６】 この発明の実施の形態２に従う主制御回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１７】 図１６に示す主制御回路の動作を示す信号
波形図である。
波形図である。
【図１８】 この発明の実施の形態２の変更例の主制御
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図１９】 図１８に示す主制御回路の動作を示す信号
波形図である。
波形図である。
【図２０】 この発明の実施の形態３に従う主制御回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２１】 図２０に示す主制御回路の動作を示す信号
波形図である。
波形図である。
【図２２】 この発明の実施の形態３における半導体記
憶装置の要部の構成をより具体的に示す図である。
憶装置の要部の構成をより具体的に示す図である。
【図２３】 図２２に示す回路の動作を示す信号波形図
である。
である。
【図２４】 図２２に示す構成のメモリセル選択時の動
作を示す信号波形図である。
作を示す信号波形図である。
【図２５】 この発明の実施の形態４に従う主制御回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２６】 図２５に示す主制御回路の動作を示す信号
波形図である。
波形図である。
【図２７】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２８】 この発明の実施の形態５に従う主制御回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２９】 図２８に示す主制御回路のアドレス変化検
出信号発生部の動作を示す信号波形図である。
出信号発生部の動作を示す信号波形図である。
【図３０】 この発明の実施の形態５の変更例を示す図
である。
である。
１ 半導体記憶装置、２０ 主制御回路、２１ 列アド
レスバッファ、２２行アドレスバッファ、２６ メモリ
セルアレイ、４０ リフレッシュ制御回路、１２４ 後
縁パルス発生回路、１２５，１３０ シフタ、１２７
遅延回路、１２８ セット／リセットフリップフロッ
プ、１２６，１３１，１３４ 前縁パルス発生回路、１
３２，１３３，１３５ 後縁遅延回路、１４０ 前縁パ
ルス発生回路、１４２ インバータ、１４４ トランス
ミッションゲート、１４６ ＡＴＤ回路、１８２ 前縁
パルス発生回路、１８４ 複合ＡＮＤゲート、２７０
インバータ、２７２ ＯＲゲート、２７４ 複合ＡＮＤ
ゲート、３５０ 前縁パルス発生回路、３５２ 後縁パ
ルス発生回路、３５４ セット／リセットフリップフロ
ップ。
レスバッファ、２２行アドレスバッファ、２６ メモリ
セルアレイ、４０ リフレッシュ制御回路、１２４ 後
縁パルス発生回路、１２５，１３０ シフタ、１２７
遅延回路、１２８ セット／リセットフリップフロッ
プ、１２６，１３１，１３４ 前縁パルス発生回路、１
３２，１３３，１３５ 後縁遅延回路、１４０ 前縁パ
ルス発生回路、１４２ インバータ、１４４ トランス
ミッションゲート、１４６ ＡＴＤ回路、１８２ 前縁
パルス発生回路、１８４ 複合ＡＮＤゲート、２７０
インバータ、２７２ ＯＲゲート、２７４ 複合ＡＮＤ
ゲート、３５０ 前縁パルス発生回路、３５２ 後縁パ
ルス発生回路、３５４ セット／リセットフリップフロ
ップ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 築出 正樹
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5M024 AA22 AA40 AA50 BB07 BB22
BB27 BB35 BB36 BB39 DD62
DD63 DD87 EE05 EE15 EE23
GG01 PP01 PP02 PP07
Claims (18)
- 【請求項１】 複数のメモリセル、 動作モード指示信号を生成する動作モード指示信号生成
回路、 前記動作モード指示信号に応答して、セル選択制御信号
を生成するセル選択制御信号生成回路、 前記セル選択制御信号を遅延する遅延回路、 前記遅延回路の出力信号に応答して、前記複数のメモリ
セルの選択動作を制御するセル選択活性化制御信号を生
成するセル選択活性化制御信号生成回路、および前記セ
ル選択制御信号に応答して、前記動作モード指示信号の
前記セル選択制御信号生成回路への転送を禁止するマス
ク回路を備える、半導体記憶装置。 - 【請求項２】 前記動作モード指示信号生成回路は、与
えられたアドレス信号の変化を検出して前記動作モード
指示信号を生成するアドレス変化検出回路を備え、 前記マスク回路は、前記セル選択制御信号に応答して、
前記アドレス変化検出回路への前記アドレス信号の転送
を禁止する、請求項１記載の半導体記憶装置。 - 【請求項３】 前記アドレス変化検出回路は、前記アド
レス信号の変化に応答してワンショットのパルス信号を
前記アドレス変化検出信号として生成し、 前記セル選択制御信号生成回路は、前記アドレス変化検
出信号の後縁に応答して前記メモリセルの選択動作の活
性化を指示するセル選択指示信号を前記セル選択制御信
号として生成し、 前記セル選択活性化制御回路は、前記遅延回路の出力信
号に応答してセル選択動作を活性化するセル選択活性化
信号を前記セル選択活性化制御信号として生成する、請
求項２記載の半導体記憶装置。 - 【請求項４】 前記アドレス変化検出回路は、前記アド
レス信号の変化に応答してワンショットのパルス信号を
前記アドレス変化検出信号として生成し、 前記セル選択制御信号生成回路は、前記アドレス変化検
出信号の前縁に応答して前記メモリセルの選択動作の完
了を指示するセル選択完了指示信号を前記セル選択制御
信号として生成し、 前記セル選択活性化制御回路は、前記遅延回路の出力信
号に応答してメモリセル選択動作を非活性化するセル選
択非活性化信号を前記セル選択活性化制御信号を生成す
る、請求項２記載の半導体記憶装置。 - 【請求項５】 前記アドレス変化検出回路は、前記アド
レス信号の変化に応答してワンショットのパルス信号を
前記アドレス変化検出信号として生成し、 前記セル選択制御信号生成回路は、 前記アドレス変化検出信号の後縁に応答して前記メモリ
セルの選択動作の活性化を指示するセル選択指示信号を
生成するセル選択指示信号生成回路と、 前記アドレス変化検出信号の前縁に応答して前記メモリ
セルの選択動作の完了を指示するセル選択完了指示信号
を生成するセル選択完了指示信号生成回路とを含み、 前記遅延回路は、 前記セル選択指示信号を遅延する第１の遅延回路と、 前記セル選択完了指示信号を遅延する第２の遅延回路と
を含み、 前記セル選択活性化制御回路は、 前記第１の遅延回路の出力信号に応答してメモリセル選
択動作を活性化するセル選択活性化信号を活性化しかつ
前記第２の遅延回路の出力信号に従って前記セル選択活
性化信号を非活性化し、 前記マスク回路は、前記セル選択指示信号と前記セル選
択完了指示信号のいずれかの活性化に応答して前記アド
レス信号の前記アドレス変化検出回路への転送を禁止す
る、請求項２記載の半導体記憶装置。 - 【請求項６】 前記セル選択制御回路は、前記メモリセ
ルの選択動作が行なわれているときには該選択動作が完
了するまで前記セル選択制御信号の生成を待ち合わせる
仲裁回路を備える、請求項１記載の半導体記憶装置。 - 【請求項７】 前記動作モード指示信号生成回路は、与
えられたアドレス信号の変化に応答してワンショットの
パルス信号のアドレス変化検出信号を前記動作モード指
示信号として生成するアドレス変化検出回路を備え、 前記マスク回路は、前記アドレス変化検出信号の前記セ
ル選択制御信号生成回路への転送を禁止する、請求項１
記載の半導体記憶装置。 - 【請求項８】 前記セル選択制御信号生成回路は、 前記アドレス変化検出信号の後縁に応答してメモリセル
選択動作の活性化を指示するメモリセル選択動作活性化
指示信号を生成する選択動作活性化指示信号生成回路
と、 前記アドレス変化検出信号の前縁に応答して、前記メモ
リセル選択動作の完了を指示するメモリセル選択動作完
了指示信号を生成する選択動作完了指示信号生成回路と
を備え、 前記マスク回路は、前記メモリセル選択動作活性化指示
信号に応答して、前記アドレス変化検出信号の前記選択
動作完了指示信号生成回路への転送を禁止する、請求項
７記載の半導体記憶装置。 - 【請求項９】 前記複数のメモリセルは行列状に配列さ
れ、 前記半導体記憶装置は、さらに、前記メモリセル選択動
作活性化指示信号の活性化に応答して前記メモリセルに
対して行および列選択動作を時分割的に実行するメモリ
セル選択回路をさらに備え、 前記アドレス変化検出信号は、前記メモリセルの行選択
から選択メモリセルの記憶データのリストアに要する時
間以上の期間の活性状態を有する、請求項８記載の半導
体記憶装置。 - 【請求項１０】 行列状に配列される複数のメモリセ
ル、 前記メモリセルの行を指定する行アドレス信号の変化を
検出して行アドレス変化検出信号を生成する行アドレス
変化検出回路、 前記メモリセルの列を指定する列アドレス信号の変化を
検出して列アドレス変化検出信号を生成する列アドレス
変化検出回路、 前記行アドレス変化検出信号に応答して、前記メモリセ
ルの選択動作を活性／非活性化するアレイ活性化信号を
生成するアレイ活性化信号生成回路、および前記アレイ
活性化信号と前記列アドレス変化検出信号のいずれかの
活性化に応答して、前記メモリセルの列選択動作を活性
化する列選択活性化信号を生成する列選択制御信号生成
回路とを備える、半導体記憶装置。 - 【請求項１１】 前記行アドレス変化検出信号の活性化
に応答して、前記列アドレス変化検出信号を無効状態に
設定する列アドレス変化無効化回路をさらに備える、請
求項１０記載の半導体記憶装置。 - 【請求項１２】 前記列選択制御信号生成回路は、前記
列選択活性化信号を所定期間活性化する、請求項１０記
載の半導体記憶装置。 - 【請求項１３】 前記列アドレス変化検出回路は、前記
列アドレス変化検出信号を前記所定期間活性化して前記
列選択制御信号生成回路へ与える、請求項１２記載の半
導体記憶装置。 - 【請求項１４】 前記アレイ活性化信号生成回路は、前
記行アドレス変化検出信号の前縁に応答して前記アレイ
活性化信号を非活性化し、かつ前記行アドレス変化検出
信号の後縁に応答して前記アレイ活性化信号を活性化す
る、請求項１０記載の半導体記憶装置。 - 【請求項１５】 前記アレイ活性化信号生成回路は、メ
モリセル選択動作が行なわれているときには、前記アレ
イ活性化信号の状態の変更を待ち合わせる仲裁回路をさ
らに備える、請求項１４記載の半導体記憶装置。 - 【請求項１６】 複数のメモリセル、 前記複数のメモリセルのメモリセルのアドレスを指定す
るアドレス信号の変化を検出してワンショットのアドレ
ス変化検出信号を生成するアドレス変化検出回路、 前記アドレス変化検出信号のパルス幅を変更するパルス
幅変更回路、および前記パルス幅変更回路の出力信号に
応答して、前記メモリセル選択動作を制御するセル選択
制御信号を生成するセル選択制御信号生成回路を備え
る、半導体記憶装置。 - 【請求項１７】 前記パルス幅変更回路は、前記アドレ
ス変化検出信号の後縁に応答してセットされかつ前記ア
ドレス変化検出信号の前縁に応答してリセットされるフ
リップフロップを備える、請求項１６記載の半導体記憶
装置。 - 【請求項１８】 前記セル選択制御信号生成回路は、前
記パルス幅変更回路の出力するリセット信号に応答して
前記セル選択制御信号を非活性化しかつ前記パルス幅変
更回路の出力するセット信号に応答して前記セル選択制
御信号を活性化し、前記セル選択制御信号の活性化時メ
モリセルの選択動作が活性化される、請求項１７記載の
半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002114504A JP2003317472A (ja) | 2002-04-17 | 2002-04-17 | 半導体記憶装置 |
| US10/342,289 US6813211B2 (en) | 2002-04-17 | 2003-01-15 | Fully hidden refresh dynamic random access memory |
| TW092104515A TWI223263B (en) | 2002-04-17 | 2003-03-04 | Semiconductor memory device |
| KR10-2003-0015963A KR100524844B1 (ko) | 2002-04-17 | 2003-03-14 | 완전 히든 리프레쉬 다이나믹 랜덤 액세스 메모리 |
| US10/920,421 US6891770B2 (en) | 2002-04-17 | 2004-08-18 | Fully hidden refresh dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002114504A JP2003317472A (ja) | 2002-04-17 | 2002-04-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003317472A true JP2003317472A (ja) | 2003-11-07 |
Family
ID=29207659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002114504A Pending JP2003317472A (ja) | 2002-04-17 | 2002-04-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6813211B2 (ja) |
| JP (1) | JP2003317472A (ja) |
| KR (1) | KR100524844B1 (ja) |
| TW (1) | TWI223263B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294228A (ja) * | 2005-04-07 | 2006-10-26 | Hynix Semiconductor Inc | コラム経路回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297080A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100541653B1 (ko) * | 2003-10-16 | 2006-01-10 | 삼성전자주식회사 | 반도체 장치의 신호 송수신 방법 |
| CN108490741A (zh) * | 2004-06-09 | 2018-09-04 | 株式会社尼康 | 曝光装置及元件制造方法 |
| US7233538B1 (en) | 2004-08-02 | 2007-06-19 | Sun Microsystems, Inc. | Variable memory refresh rate for DRAM |
| JP2006294216A (ja) * | 2005-03-15 | 2006-10-26 | Renesas Technology Corp | 半導体記憶装置 |
| KR100682174B1 (ko) * | 2005-05-18 | 2007-02-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 페이지 액세스 회로 |
| US7313047B2 (en) * | 2006-02-23 | 2007-12-25 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
| JP2008021340A (ja) * | 2006-07-10 | 2008-01-31 | Toshiba Microelectronics Corp | 半導体装置 |
| US20080270683A1 (en) * | 2007-04-25 | 2008-10-30 | International Business Machines Corporation | Systems and methods for a dram concurrent refresh engine with processor interface |
| US7701801B2 (en) * | 2007-06-12 | 2010-04-20 | International Business Machines Corporation | Programmable pulsewidth and delay generating circuit for integrated circuits |
| JP2011023085A (ja) * | 2009-07-17 | 2011-02-03 | Toshiba Corp | 半導体記憶装置 |
| US8576653B2 (en) | 2011-07-01 | 2013-11-05 | United Microelectronics Corp. | Hidden refresh method and operating method for pseudo SRAM |
| KR102162804B1 (ko) * | 2014-01-15 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| US9928895B2 (en) | 2016-02-03 | 2018-03-27 | Samsung Electronics Co., Ltd. | Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof |
| US11226767B1 (en) | 2020-09-30 | 2022-01-18 | Micron Technology, Inc. | Apparatus with access control mechanism and methods for operating the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035790A (ja) | 1989-06-01 | 1991-01-11 | Nec Corp | データ表示装置 |
| JP2820157B2 (ja) | 1989-09-20 | 1998-11-05 | 富士通株式会社 | 半導体メモリ装置 |
| JP3155545B2 (ja) * | 1990-09-07 | 2001-04-09 | シャープ株式会社 | メモリのリフレッシュ制御回路 |
| JP2982928B2 (ja) | 1992-04-01 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| JP3862333B2 (ja) * | 1996-12-10 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH11339468A (ja) | 1998-03-23 | 1999-12-10 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
| US6275437B1 (en) * | 2000-06-30 | 2001-08-14 | Samsung Electronics Co., Ltd. | Refresh-type memory with zero write recovery time and no maximum cycle time |
| JP2002117670A (ja) * | 2000-10-04 | 2002-04-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4208170B2 (ja) * | 2000-12-07 | 2009-01-14 | パナソニック株式会社 | 半導体装置 |
| JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002352598A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2002
- 2002-04-17 JP JP2002114504A patent/JP2003317472A/ja active Pending
-
2003
- 2003-01-15 US US10/342,289 patent/US6813211B2/en not_active Expired - Fee Related
- 2003-03-04 TW TW092104515A patent/TWI223263B/zh not_active IP Right Cessation
- 2003-03-14 KR KR10-2003-0015963A patent/KR100524844B1/ko not_active IP Right Cessation
-
2004
- 2004-08-18 US US10/920,421 patent/US6891770B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294228A (ja) * | 2005-04-07 | 2006-10-26 | Hynix Semiconductor Inc | コラム経路回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6813211B2 (en) | 2004-11-02 |
| US20030198090A1 (en) | 2003-10-23 |
| KR100524844B1 (ko) | 2005-10-28 |
| KR20030082365A (ko) | 2003-10-22 |
| US20050018529A1 (en) | 2005-01-27 |
| US6891770B2 (en) | 2005-05-10 |
| TW200305881A (en) | 2003-11-01 |
| TWI223263B (en) | 2004-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7061828B2 (en) | Fully-hidden refresh dynamic random access memory | |
| TWI303422B (en) | Dynamic semiconductor memory with improved refresh mechanism | |
| US6741515B2 (en) | DRAM with total self refresh and control circuit | |
| JP4249412B2 (ja) | 半導体記憶装置 | |
| US7301842B2 (en) | Synchronous pseudo static random access memory | |
| JP4014669B2 (ja) | 同期型半導体記憶装置 | |
| US20110141795A1 (en) | Multi-port memory based on dram core | |
| JP2003317472A (ja) | 半導体記憶装置 | |
| US20050207254A1 (en) | Detection circuit for mixed asynchronous and synchronous memory operation | |
| JP2001357670A (ja) | 半導体記憶装置 | |
| JPH1196760A (ja) | 半導体記憶装置 | |
| KR100535131B1 (ko) | 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 | |
| JP2002352597A (ja) | 半導体記憶装置 | |
| KR100642395B1 (ko) | 반도체 장치 | |
| JP2001067878A (ja) | 半導体記憶装置 | |
| JP2001167574A (ja) | 半導体記憶装置 | |
| JP2002367368A (ja) | 半導体記憶装置 | |
| JP4562468B2 (ja) | 半導体記憶装置 | |
| JP2003317470A (ja) | 半導体記憶装置 | |
| JP2002093196A (ja) | 同期型半導体記憶装置 | |
| JP2006252768A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |