JP2001167574A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セルフリフレッシュモード時の電流消費を仕
様値ｔＲＣを増大させることなく分散することのできる
多バンク半導体記憶装置を提供する。 【解決手段】 バンクを複数の組に分割し、セルフリフ
レッシュモード時これらのバンクの活性化タイミングを
異ならせる。また、複数組のバンクに対する組単位での
リフレッシュが中断されたときには、カウントアップ信
号発生回路（３５）からのカウントアップ指示信号発生
動作を停止させ、内部アドレスカウンタ（３６）からの
リフレッシュアドレス更新を停止させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、記憶データの周期的なリフレッシュが必
要なダイナミック型半導体記憶装置に関する。より特定
的には、この発明は、多バンク構成のダイナミック型半
導体記憶装置のリフレッシュ制御部の構成に関する。

【０００２】

【従来の技術】図３１は、従来の半導体記憶装置の全体
の構成を概略的に示す図である。図３１において、半導
体記憶装置は、メモリセルＭＣが行列状に配列されるメ
モリアレイ１を含む。このメモリアレイ１において、メ
モリセルＭＣの各行に対応してワード線ＷＬが配置さ
れ、メモリセルＭＣの各列に対応してビット線対が配置
される。図３１においては、ビット線対のうちの一方の
ビット線ＢＬを示す。メモリセルＭＣは、ワード線ＷＬ
とビット線対の交差部に対応して配置され、かつ対応の
ビット線対の一方のビット線（ＢＬまたは／ＢＬ）に接
続される。

【０００３】図３１に示す半導体記憶装置は、さらに、
外部から与えられる制御信号を受けて内部制御信号を生
成する制御信号入力バッファ２を含む。この制御信号入
力バッファ２は、外部からのチップセレクト信号ｅｘ
ｔ．／ＣＳを受けるＣＳバッファ２ａと、外部からのロ
ウアドレスストローブ信号ｅｘｔ．／ＲＡＳを受けるＲ
ＡＳバッファ２ｂと、外部からのコラムアドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳを受けるＣＡＳバッファ２ｃ
と、外部からのライトイネーブル信号ｅｘｔ．／ＷＥを
受けるＷＥバッファ２ｄと、外部からのクロックイネー
ブル信号ｅｘｔ．ＣＫＥを受けるＣＫＥバッファ２ｅを
含む。チップセレクト信号ｅｘｔ．／ＣＳは、この半導
体記憶装置が選択されたことを示す。この半導体記憶装
置は、後に説明するようにクロック信号に同期して動作
するクロック同期型半導体記憶装置であり、クロックイ
ネーブル信号ｅｘｔ．ＣＫＥは、次のクロックサイクル
における内部クロック信号の発生を制御する。制御信号
ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／
ＷＥの、クロック信号の立上がりエッジにおける論理状
態の組合せにより、動作モードが指定され、これらの制
御信号の論理状態の組合せを、コマンドと称す。

【０００４】この半導体記憶装置は、さらに、外部から
のアドレス信号ｅｘｔ．Ａｄｄを受けて内部アドレスを
生成するアドレスバッファ３と、外部クロック信号ｅｘ
ｔ．ＣＬＫを受けるＣＬＫバッファ４と、ＣＫＥバッフ
ァ２ａからの内部クロックイネーブル信号とＣＬＫバッ
ファ４からのクロック信号とに従って内部クロック信号
を発生する内部クロック発生回路５と、内部クロック発
生回路５からの内部クロック信号の立上がりエッジで制
御信号入力バッファ２から与えられた制御信号の論理レ
ベルを判定し、動作モードを指定する信号を発生するコ
マンドデコーダ６と、コマンドデコーダ６からのモード
レジスタセットモード指示に応答して活性化され、アド
レスバッファ３からの所定のアドレスビットを入力する
モードレジスタ７と、内部クロック発生回路５からの内
部クロック信号とコマンドデコーダ６からの動作モード
指示信号とモードレジスタ７からの動作パラメータデー
タとに従って指定された動作モードを実行するための内
部制御信号を生成する内部制御回路８を含む。モードレ
ジスタ７には、この半導体記憶装置のデータ入出力モー
ド、バースト長、およびＣＡＳレイテンシなどを示す情
報が格納される。内部制御回路８は、この内部クロック
発生回路５からの内部クロック信号に同期して、各種内
部制御信号を生成する。

【０００５】この半導体記憶装置は、さらに、内部制御
回路８の制御の下に活性化され、アドレスバッファ３か
ら与えられた内部ロウアドレス信号をデコードし、メモ
リアレイ１のアドレス指定された行に対応するワード線
を選択状態へ駆動するためのロウデコーダ９と、内部制
御回路８の制御の下に活性化され、活性化時メモリアレ
イ１の選択行上のメモリセルのデータの検知および増幅
を行なうセンスアンプ１０と、内部制御回路８の制御の
下に動作し、アドレスバッファ３からの内部コラムアド
レス信号をデコードし、メモリセルアレイ１のアドレス
指定された列を選択するためのコラムデコーダ１１を含
む。センスアンプ１０は、このメモリアレイ１の各列に
対応して設けられるセンスアンプ回路を含み、コラムデ
コーダ１１からの列選択信号に従って、このセンスアン
プ１０に含まれるアドレス指定された列に対応するセン
スアンプ回路が内部データ線（Ｉ／Ｏ線）１２に結合さ
れる。

【０００６】この半導体記憶装置は、さらに、データ読
出モード時内部制御回路８の制御の下に活性化され、内
部データ線１２上に伝達されたメモリセルデータを増幅
するプリアンプ１３と、内部制御回路８の下に動作し、
プリアンプ１３により増幅された内部読出データを内部
クロック信号に同期して転送するリードレジスタ１４
と、内部制御回路８の制御の下に活性化され、リードレ
ジスタ１４から伝達されるデータを内部クロック信号に
同期して順次出力する出力バッファ１５と、外部からの
書込データｅｘｔ．ＤＱを受けて内部クロック発生回路
５からの内部クロック信号に同期してラッチするデータ
インバッファ１６と、内部制御回路８の制御の下に活性
化され、データインバッファ１６からの書込データを増
幅して内部データ線（Ｉ／Ｏ線）１２を介してメモリア
レイ１の選択メモリセルへ伝達するライトドライバ１７
と、外部からのデータマスク指示信号ｅｘｔ．ＤＱＭを
受けて出力バッファ１５およびライトドライバ１７へ内
部データマスク指示信号を与えるＤＱＭバッファ１８を
含む。ＤＱＭバッファ１８からの内部データマスク指示
信号が活性状態となると、データの出力またはデータの
書込にマスクが掛けられる。

【０００７】この図３１に示す半導体記憶装置は、内部
の動作タイミングが、内部クロック発生回路５からの内
部クロック信号により決定されており、制御信号間のタ
イミングマージンは考慮する必要がなく、内部クロック
信号に対するタイミングマージンのみを考慮することが
要求されるだけであり、応じてタイミングマージンを小
さくでき、高速動作が可能となる。また、データの入出
力は、内部クロック発生回路５からの内部クロック信号
に同期して行なわれており、応じてデータの入出力速度
が、この内部クロック発生回路５からの内部クロック信
号、すなわち外部クロック信号ｅｘｔ．ＣＬＫにより決
定され、高速のデータの入出力（転送）が可能となる。

【０００８】この半導体記憶装置のメモリセルＭＣは、
１トランジスタ／１キャパシタ型のダイナミックメモリ
セルであり、キャパシタのリーク電流による記憶データ
の消失を防止するために定期的にリフレッシュ動作を行
なって、メモリセルデータの再書込を行なう必要があ
る。単にメモリセルＭＣの記憶データの保持を行なう動
作モード時においては、内部でリフレッシュアドレスを
生成し、このリフレッシュアドレスに従ってメモリセル
を選択して記憶データのリフレッシュ、すなわち再書込
を行なうセルフリフレッシュが実行される。

【０００９】図３２は、図３１に示すメモリアレイ１お
よび内部制御回路８の概略構成を示す図である。図３２
においてメモリアレイ１は、２つのバンクＢ０およびＢ
１に分割される。内部制御回路８は、これらのバンクＢ
０およびＢ１それぞれに対応して設けられ、対応のバン
クＢ０およびＢ１を、コマンドデコーダからの動作モー
ド指示信号に従って選択的に活性化するバンク制御回路
８ａおよび８ｂを含む。これらのバンク制御回路８ａお
よび８ｂは、互いに独立に活性／非活性化され、図３１
に示すアドレスバッファ３からのバンクアドレス信号に
従って一方が指定され、コマンドデコーダ６からの動作
モード指示信号に従って指定された動作を実行する。こ
の図３２に示すようにメモリアレイ１をバンクＢ０およ
びＢ１に分割することにより、バンクＢ０へのデータア
クセス時、バンクＢ１においてメモリセル行を選択する
動作を並行して行なうことができ、インターリーブ態様
でバンクＢ０およびＢ１へアクセスすることにより、高
速のデータ転送が実現される。

【００１０】セルフリフレッシュモード時においては、
リフレッシュ制御回路８ｃの制御の下にこれらのバンク
Ｂ０およびＢ１において同時にリフレッシュ動作が実行
される。バンクＢ０およびＢ１を交互にリフレッシュす
る場合、外部ロジックがリフレッシュ指示を通常動作モ
ード時に与えるオートリフレッシュモード時、各バンク
を、所定のリフレッシュサイクルでリフレッシュを行な
うためには、リフレッシュ指示動作を実際のリフレッシ
ュサイクルの１／２のサイクルで発行する必要があり、
処理の待ち時間が長くなる。また、バンクＢ０およびＢ
１を交互にリフレッシュした場合、１つのバンクに対す
るリフレッシュ動作完了後、セルフリフレッシュモード
が解除されるセルフリフレッシュイグジットコマンドが
与えられたとき、他方のバンクは、リフレッシュされな
いままであり、セルフリフレッシュモード時におけるリ
フレッシュサイクルが異なり、また記憶データの安定な
保持を保証することができなくなる。したがって、通
常、セルフリフレッシュモード時においては、バンクＢ
０およびＢ１共通にリフレッシュ動作が行なわれる。

【００１１】図３３は、バンク制御回路８ａおよび８ｂ
の要部の構成を概略的に示す図である。図３３において
は、バンク制御回路８ａおよび８ｂの入力部の構成を共
通に示す。図３３において入力部は、対応のバンクのメ
モリアレイを選択状態へ駆動する動作を指示するアクテ
ィブコマンドＡＣＴに応答してセットされかつアレイプ
リチャージコマンドＰＲＧに応答してリセットされるセ
ット／リセットフリップフロップ１９と、図３２に示す
リフレッシュ制御回路８ｃからのリフレッシュアレイ活
性化指示信号ＲＡＳＲとセット／リセットフリップフロ
ップ１９の出力信号を受けて、ロウ系回路を駆動する内
部アレイ活性化指示信号ＲＡＳを生成するＯＲ回路２０
を含む。

【００１２】このＯＲ回路２０からの内部アレイ活性化
指示信号ＲＡＳに従って対応のバンクのロウ系回路が所
定のシーケンスで動作する。このアクティブコマンドＡ
ＣＴおよびプリチャージコマンドＰＲＧはバンクアドレ
スとともに与えられ、バンクアドレスにより指定された
バンクにおいてのみ、セット／リセットフリップフロッ
プ１９が動作する（アクティブコマンドＡＣＴおよびプ
リチャージコマンドＰＲＧがそれぞれバンクアドレスと
組合せて与えられる）。一方、リフレッシュ制御回路８
ｃ（図３３参照）からは、リフレッシュアレイ活性化指
示信号ＲＡＳＲが各バンクに共通に与えられる。したが
ってバンクＢ０およびＢ１において共通に内部アレイ活
性化指示信号ＲＡＳに従ってロウ系回路が動作し、メモ
リセルの行選択動作が実行される。

【００１３】図３４は、この内部制御回路８のリフレッ
シュ動作に関連する部分の構成をより詳細に示す図であ
る。図３４において、コマンドデコーダ６は、制御信号
入力バッファからの制御信号ＣＳ、ＣＫＥ、ＲＡＳ、Ｃ
ＡＳおよびＷＥと内部クロック信号ＣＬＫを受け、内部
クロック信号ＣＬＫの立上がりエッジでこれらの制御信
号の状態が、セルフリフレッシュモードを指定するセル
フリフレッシュエントリコマンドのとき、セルフリフレ
ッシュモード指示信号ＺＳＥＬＦを活性状態へ駆動し、
セルフリフレッシュモード完了を示すセルフリフレッシ
ュイグジットコマンドが与えられたときには、セルフリ
フレッシュ完了指示信号ＥＸＩＴを活性化するコマンド
デコーダ回路２１を含む。

【００１４】リフレッシュ制御回路８ｃは、コマンドデ
コーダ回路２１からの指示信号ＺＳＥＬＦおよびＥＸＩ
Ｔに従ってセルフリフレッシュ活性化信号ＲＦＳを発生
するＲＦＳ信号発生回路２３と、ＲＦＳ信号発生回路２
３からのセルフリフレッシュ活性化信号ＲＦＳの活性状
態の間、所定の周期でリフレッシュ要求を発生するリフ
レッシュ周期制御回路２５と、リフレッシュ周期制御回
路２５からのリフレッシュ要求に従って所定のパルス幅
を有するリフレッシュアレイ活性化信号ＺＲＡＳＲを発
生するＲＡＳＲ信号発生回路２４と、このＲＡＳＲ信号
発生回路２４からのリフレッシュアレイ活性化信号ＺＲ
ＡＳＲの活性化に応答してカウントアップ信号ＺＣＮＴ
ＵＰを発生するアドレス更新回路２２と、このアドレス
更新回路２２からのカウントアップ指示信号ＺＣＮＴＵ
Ｐに従ってそのカウント値を更新（増分）してリフレッ
シュアドレスＱＡＤＤ＜０：ｍ＞を発生する内部アドレ
スカウンタ２７を含む。

【００１５】ＲＦＳ信号発生回路２３は、セルフリフレ
ッシュモード指示信号ＺＳＥＬＦが活性化されると、リ
フレッシュ活性化信号ＲＦＳを活性化し、セルフリフレ
ッシュモード完了指示信号ＥＸＩＴが活性化されると、
ＲＡＳＲ信号発生回路２４からのリフレッシュアレイ活
性化信号ＺＲＡＳＲが非活性状態のＨレベルとなった後
に、リフレッシュ活性化信号ＲＦＳを非活性化する。１
つのリフレッシュ動作サイクルが完了した後に、セルフ
リフレッシュ動作モードを終了させる。

【００１６】バンクＢ０に対するバンク制御回路８ａ
は、ＲＡＳＲ信号発生回路２４からのリフレッシュアレ
イ活性化信号ＺＲＡＳＲの活性化に応答してロウアドレ
スラッチ指示信号ＺＱＡＬおよびワード線活性化信号Ｒ
ＸＴを活性化するロウ系制御信号発生回路２６ａを含
み、バンク制御回路８ｂは、ＲＡＳＲ信号発生回路２４
からのリフレッシュアレイ活性化信号ＺＲＡＳＲの活性
化に応答してロウアドレスラッチ指示信号ＺＱＡＬおよ
びワード線活性化信号ＲＸＴを活性化するロウ系制御信
号発生回路２６ｂを含む。

【００１７】図３１に示すロウデコーダ９は、ロウアド
レス発生部９ａと、ワード線を選択状態へ駆動するワー
ド線活性化回路９ｂを含む。このロウアドレス発生部９
ａは、内部アドレスカウンタ２７からのリフレッシュア
ドレスＱＡＤＤ＜０：ｍ＞と図３１に示すアドレス入力
バッファからの内部ロウアドレスの一方を受ける。リフ
レッシュモード時においては、図示しないマルチプレク
サにより内部アドレスカウンタ２７からのリフレッシュ
アドレスＱＡＤＤ＜０：ｍ＞が選択されて、ロウアドレ
ス発生部９ａへ与えられる。ロウアドレス発生部９ａ
は、バンクＢ０およびＢ１に対応してそれぞれ設けら
れ、それぞれがロウ系制御信号発生回路２６ａおよび２
６ｂからのロウアドレスラッチ指示信号ＺＱＡＬに応答
して与えられたアドレスビットを取込みかつラッチする
ロウアドレス発生回路２８ａおよび２８ｂを含む。

【００１８】ワード線活性化信号９ｂは、ロウアドレス
発生回路２８ａおよび２８ｂからの内部ロウアドレスビ
ットＲＡ＜０：ｍ＞をデコードし、ロウ系制御信号発生
回路２６ａおよび２６ｂからのワード線活性化信号ＲＸ
Ｔに従ってアドレス指定されたワード線を選択状態へ駆
動するＷＬ活性化回路２９ａおよび２９ｂを含む。バン
クＢ０およびＢ１それぞれにおいては、ワード線ＷＬ＿
０＜０：Ｍ＞およびＷＬ＿１＜０：Ｍ＞が設けられ、ア
ドレス指定された行に対応するワード線が選択状態へ駆
動される。ここで、Ｍ＝２^m+1−１である。

【００１９】通常動作モード時においては、これらのバ
ンクＢ０およびＢ１それぞれに対して設けられる回路
は、互いに独立に動作する。しかしながら、セルフリフ
レッシュモード時においては、ＲＡＳＲ信号発生回路２
４からのリフレッシュアレイ活性化信号ＺＲＡＳＲに従
ってロウ系制御信号発生回路２６ａおよび２６ｂが動作
し、応じてバンクＢ０およびＢ１においてリフレッシュ
アドレスが指定するワード線が選択状態へ駆動され、こ
の選択ワード線に接続されるメモリセルデータが読出さ
れてセンスアンプにより検知、増幅、および再書込され
てメモリセルの記憶データのリフレッシュが実行され
る。

【００２０】次に、この図３４に示す回路の動作を図３
５に示すタイミングチャート図を参照して説明する。

【００２１】時刻ｔａにおいて外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジでセルフリフレッシュエン
トリコマンドが与えられる。このセルフリフレッシュエ
ントリコマンドに従って、図３４に示すコマンドデコー
ダ回路２１からのセルフリフレッシュモード指示信号Ｚ
ＳＥＬＦが所定期間Ｌレベルとなり、応じてＲＦＳ信号
発生回路２３からのリフレッシュ活性化信号ＲＦＳが活
性状態のＨレベルへ立上がる。このリフレッシュ活性化
信号ＲＦＳが活性状態のＨレベルに立上がると、コマン
ドデコーダ回路２１は、セルフリフレッシュ完了指示信
号ＥＸＩＴをＨレベルに立上げ、応じて補のセルフリフ
レッシュ完了指示信号ＺＥＸＩＴをＬレベルの活性状態
に設定する。

【００２２】リフレッシュ周期制御回路２５は、このＲ
ＦＳ信号発生回路２３からのリフレッシュ活性化信号Ｒ
ＦＳの活性化に従ってリフレッシュ要求を発生する。Ｒ
ＡＳＲ信号発生回路２４は、ＲＦＳ信号発生回路２３か
らのリフレッシュ活性化信号ＲＦＳの活性化に応答し
て、リフレッシュアレイ活性化信号ＺＲＡＳＲをＬレベ
ルの活性状態へ駆動する。応じてアドレス更新回路２２
が、カウントアップ指示信号ＺＣＮＴＵＰをＬレベルの
活性状態へ駆動し、内部アドレスカウンタ２７のカウン
ト値を更新し、リフレッシュアドレスＱＡＤＤ＜０：ｍ
＞が応じて更新される。この内部アドレスカウンタ２７
からのリフレッシュアドレスＱＡＤＤ＜０：ｍ＞は、リ
フレッシュ活性化信号ＲＦＳの活性化時、アドレス入力
バッファからの外部アドレスに代えて、図示しないマル
チプレクサ回路を介してロウアドレス発生回路２８ａお
よび２８ｂへ与えられる。

【００２３】ＲＡＳＲ信号発生回路２４からのリフレッ
シュアレイ活性化信号ＺＲＡＳＲの活性化に応答して、
ロウ系制御信号発生回路２６ａおよび２６ｂがともに活
性化され、ロウアドレス発生回路２８ａおよび２８ｂに
対しロウアドレスラッチ指示信号ＺＱＡＬを与える。こ
のロウアドレスラッチ指示信号ＺＱＡＬの活性化に応答
して、ロウアドレス発生回路２８ａおよび２８ｂが、内
部アドレスカウンタ２７から与えられたリフレッシュア
ドレスＱＡＤＤ＜０：ｍ＞を取込み、リフレッシュアド
レスＲＡ＜０：ｍ＞を並行して生成する。図３５におい
ては、このリフレッシュアドレスＲＡ＜０：ｍ＞が、ア
ドレス♯００００を規定している状態が一例として示さ
れる。ロウ系制御信号発生回路２６ａおよび２６ｂは、
リフレッシュアレイ活性化信号ＺＲＡＳＲの活性化に応
答して、所定のタイミングでワード線活性化信号ＲＸＴ
を活性状態へ駆動する。応じて、ＷＬ活性回路２９ａお
よび２９ｂにおいては、ロウアドレス発生回路２８ａお
よび２８ｂから与えられたリフレッシュアドレスＲＡ＜
０：ｍ＞をデコードし、ワード線活性化信号ＲＸＴに従
って、アドレス指定されたワード線を選択状態へ駆動す
る。図３５においては、バンクＢ０およびバンクＢ１に
おいて、ワード線ＷＬ＿０＜０＞およびＷＬ＿１＜０＞
が選択状態へ駆動された状態が一例として示される。

【００２４】このＲＡＳＲ信号発生回路２４からのリフ
レッシュアレイ活性化信号ＺＲＡＳＲは、所定の時間幅
を有するワンショットのパルス信号であり、メモリセル
データのリフレッシュに必要とされる時間、活性状態と
される。所定時間が経過すると、このリフレッシュアレ
イ活性化信号ＺＲＡＳＲが非活性状態のＨレベルへ立上
がり、またカウントアップ指示信号ＺＣＮＴＵＰが非活
性状態となり、またワード線ラッチ指示信号ＺＱＡＬお
よびワード線活性化信号ＲＸＴが非活性状態となり、１
つのリフレッシュ動作サイクルが完了する。ロウアドレ
ス発生回路２８ａおよび２８ｂは、ラッチ状態となり、
リフレッシュアドレスＲＡ＜０：ｍ＞をラッチする。

【００２５】リフレッシュ周期制御回路２５は、このリ
フレッシュ活性化信号ＲＦＳの活性化時カウント動作を
行ない、所定の周期で、リフレッシュ要求を発生する。
所定時間が経過すると、リフレッシュ周期制御回路２５
がリフレッシュ要求を発生し、応じてＲＡＳＲ信号発生
回路２４がリフレッシュアレイ活性化信号ＺＲＡＳＲを
活性状態へ駆動する。応じて内部アドレスカウンタ２７
からのリフレッシュアドレスＱＡＤＤ＜０：ｍ＞が、ア
ドレス更新回路２２からのカウントアップ指示信号ＺＣ
ＮＴＵＰに従って更新され、再び新たなリフレッシュア
ドレスに従ってリフレッシュ動作が実行される。

【００２６】このリフレッシュ動作期間内において、セ
ルフリフレッシュイグジットコマンドが与えられ、セル
フリフレッシュモード完了が時刻ｔｂにおいて指定され
ると、コマンドデコーダ回路２１は、セルフリフレッシ
ュ完了指示信号ＺＥＸＩＴを、Ｈレベルの活性状態へ駆
動する。ＲＦＳ信号発生回路２３は、このセルフリフレ
ッシュ完了指示信号ＥＸＩＴ（またはＺＥＸＩＴ）の非
活性化に応答して、ＲＡＳＲ信号発生回路２４からのリ
フレッシュアレイ活性化信号ＺＲＡＳＲがＨレベルの活
性状態となった後に、リフレッシュ活性化信号ＲＦＳを
非活性状態のＬレベルへ駆動する。したがってセルフリ
フレッシュイグジットコマンドが時刻ｔｂに与えられて
も、そのとき行なわれているリフレッシュ動作は停止さ
れず、新たなリフレッシュアドレス♯０００１に対して
ワード線ＷＬ＿０＜１＞およびＷＬ＿１＜１＞が選択さ
れて、この選択ワード線に接続されるメモリセルのリフ
レッシュが行なわれることになる。このリフレッシュ動
作が完了した後に、セルフリフレッシュモードが完了す
る。

【００２７】時刻ｔｃにおいて、再び、セルフリフレッ
シュエントリコマンドが与えられると、先の時刻ｔａか
らの動作と同様の動作が行なわれ、このときには、内部
アドレスカウンタ２７のカウント値が更新され、また新
たなリフレッシュアドレスＱＡＤＤ＜０：ｍ＞に従っ
て、次のワード線ＷＬ＿０＜２＞およびＷＬ＿１＜２＞
が選択状態へ駆動され、それらのワード線に接続される
メモリセルのデータのリフレッシュが実行される。

【００２８】セルフリフレッシュエントリコマンドが与
えられると、バンクＢ０およびＢ１において同時にメモ
リセルデータのリフレッシュが実行され、外部のロジッ
クが、オートリフレッシュコマンドを通常動作モード時
印加する場合においても、内部アドレスカウンタ２７か
らのリフレッシュアドレスに従って各バンクに対しリフ
レッシュ動作を行なうことができ、外部ロジックは、リ
フレッシュ時のバンクアドレスの管理をする必要がな
く、多バンク構成においてもリフレッシュ動作を確実に
実行することができる。

【００２９】

【発明が解決しようとする課題】図３６は、１つのワー
ド線ＷＬと１対のビット線ＢＬ，／ＢＬに関連する部分
の構成を概略的に示す図である。図３６において、ＷＬ
発生回路２９（２９ａ，２９ｂ）は、内部ロウアドレス
ビットＲＡ＜０：ｍ＞をデコードするロウデコード回路
２９ｒｄと、ワード線活性化信号ＲＸＴとロウデコード
回路２９ｒｄの出力信号とに従ってワード線ＷＬを選択
状態へ駆動するワード線ドライブ回路２９ｗｄを含む。

【００３０】ビット線ＢＬおよび／ＢＬには、ＳＡ制御
回路ＳＣＴＬからのセンス活性化信号φＳＥの活性化時
ビット線ＢＬおよび／ＢＬの電位を差動増幅しかつラッ
チするセンスアンプ回路ＳＡと、ビット線分離ゲートお
よびビット線イコライズ回路などのビット線（ＢＬ）周
辺回路ＢＰＨが設けられる。センスアンプ回路ＳＡへ
は、アレイ電源電圧Ｖｃｃａおよび接地電圧Ｖｓｓが与
えられ、ビット線ＢＬおよび／ＢＬは、メモリセルＭＣ
の記憶データに応じて、アレイ電源電圧Ｖｃｃａおよび
接地電圧Ｖｓｓレベルに駆動される。

【００３１】従来のセルフリフレッシュモード時におい
ては、バンクＢ０およびＢ１において同時にワード線Ｗ
Ｌが選択されている。したがって図３６に示すロウデコ
ード回路２９ｒｄおよびワード線ドライブ回路２９ｗｄ
が同時に動作し、またワード線活性化信号ＲＸＴを発生
する回路も同時に動作する。したがって、図３７に示す
ように、ワード線ＷＬ選択時の電源電流Ｉｃのピーク電
流が増加し、これらの回路の動作電源電圧（周辺電源電
圧Ｖｃｃｐ）レベルが低下し、これらの周辺電源電圧Ｖ
ｃｃｐを動作電源電圧として動作する回路の動作マージ
ンが小さくなり、誤動作が生じる可能性がある。

【００３２】また、センスアンプ回路ＳＡを活性化する
ためのＳＡ制御回路ＳＣＴＬは、アレイ活性化信号ＲＡ
Ｓの活性化に応答してセンス活性化信号φＳＥを活性状
態へ駆動している。したがって、バンクに同時にワード
線選択動作を行なわせる場合には、これらのバンクすべ
てにおいても同時にセンス活性化信号φＳＥが活性化さ
れ、センスアンプ回路ＳＡ動作時におけるピーク電流
は、図３７に示すように、通常動作モード時よりも大き
くなり、基板電流などの基板ノイズにより、メモリセル
アレイと同一基板領域に形成された回路またはアレイ電
源電圧Ｖｃｃａを一方動作電源電圧として動作する回路
が誤動作する可能性がある。

【００３３】このような消費電流の集中を分散させるた
めに、各バンクごとにワード線ＷＬの活性化タイミング
をずらせ、応じて電流消費を分散させることが考えられ
る。しかしながら、図３５に示すように、セルフリフレ
ッシュイグジットコマンドが与えられてから、次にセル
フリフレッシュエントリコマンドが与えられるまでに
は、仕様値で決められる時間ｔＲＣが必要とされる。こ
れは、セルフリフレッシュエントリコマンドと異なる通
常のアクセスコマンド（アクティブコマンド）の場合も
同様である。確実に、内部回路がプリチャージ状態とな
ったときに次の動作モードをこの半導体記憶装置に行な
わせるために、仕様値ｔＲＣが設けられている。

【００３４】しかしながら、図３８に示すように、この
ワード線ＷＬの活性化タイミングを、各バンクごとに異
ならせる場合、応じてアレイ活性化信号ＲＡＳ０および
ＲＡＳ１の活性化タイミングが異なる。したがって、全
体としてのセルフリフレッシュ動作期間が長くなる。こ
の状態においてセルフリフレッシュイグジットコマンド
が印加された場合、仕様値ｔＲＣが経過しても、まだ内
部でのセルフリフレッシュ動作が完了していない場合が
考えられる。この場合、内部回路はすべて確実に初期状
態にプリチャージされていないため、この新たなセルフ
リフレッシュエントリコマンドによるセルフリフレッシ
ュ動作において誤動作が生じる可能性がある。たとえ
ば、セルフリフレッシュ動作時ラッチ状態にあるロウア
ドレス発生回路が新たなリフレッシュエントリコマンド
により、スルー状態となり新たなリフレッシュアドレス
を取込んだ場合、選択中のワード線と新たなリフレッシ
ュアドレスのワード線とが衝突することになり、新たな
リフレッシュ動作を現在実行中のリフレッシュ動作を正
確に実行することができなくなる。

【００３５】特に、バンクの数が多くなった場合、この
ようなワード線活性化タイミングをずらせる場合、実際
のリフレッシュ動作を行なう期間が長くなり、たとえば
７０ｎｓに設定されている仕様値ｔＲＣ内において、内
部でリフレッシュ動作が完了していない状態が生じる可
能性がより増大する。

【００３６】この発明の目的は、ピーク電流、電流消費
および仕様値ｔＲＣを増大させることなく正確にメモリ
セルデータのリフレッシュを行なうことのできる半導体
記憶装置を提供することである。

【００３７】この発明の他の目的は、リフレッシュ動作
時の電流消費を分散させることができかつリフレッシュ
動作を中断しても記憶データの消失の生じることのない
半導体記憶装置を提供することである。

【００３８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有しかつ複数のバンクに分割されるメモリアレイを備
える。これら複数のバンクは、各々が１以上のバンクを
含む複数の組に分割される。

【００３９】請求項１に係る半導体記憶装置は、さら
に、リフレッシュすべきメモリセルを指定するリフレッ
シュアドレスを発生するリフレッシュアドレス発生手段
と、リフレッシュモード指示に応答して所定の周期でリ
フレッシュ要求を発生するリフレッシュ要求発生回路
と、複数のバンク各々に対応して設けられ、活性化時リ
フレッシュアドレス発生手段からのリフレッシュアドレ
スに従って対応のバンクのアドレス指定されたメモリセ
ルのデータのリフレッシュを行なうための複数のリフレ
ッシュ回路とを備える。これら複数のリフレッシュ回路
の各々は、活性化時リフレッシュアドレス発生手段から
のリフレッシュアドレスを取込みかつ出力し、かつ非活
性化時ラッチ状態となるラッチ回路を含む。

【００４０】請求項１に係る半導体記憶装置は、さら
に、リフレッシュモード指示またはリフレッシュ要求に
応答して複数の組のバンクを組単位で互いに異なるタイ
ミングで活性化するためのリフレッシュ活性化手段と、
少なくとも複数の組のバンクのリフレッシュ完了に応答
してリフレッシュアドレス手段のリフレッシュアドレス
を更新するリフレッシュアドレス更新手段と、リフレッ
シュモード完了指示に応答してリフレッシュ要求発生手
段を非活性化するためのリフレッシュ非活性化手段を備
える。このリフレッシュ非活性化手段は、リフレッシュ
活性化手段からの複数の組のバンクに対するリフレッシ
ュ活性化信号のすべての非活性状態とリフレッシュモー
ド完了指示とに応答してリフレッシュ要求発生手段を非
活性化する手段を含む。

【００４１】請求項２に係る半導体記憶装置は、請求項
１のリフレッシュアドレス更新手段は複数の組のリフレ
ッシュ非完了時、リフレッシュアドレス発生手段に、そ
のときのリフレッシュアドレスを保持させる。

【００４２】請求項３に係る半導体記憶装置は、請求項
１のリフレッシュ活性化手段は、リフレッシュ要求発生
手段からのリフレッシュ要求に応答して、所定のシーケ
ンスで複数の組のバンクを組単位で順次活性化する手段
を含む。

【００４３】請求項４に係る半導体記憶装置は、請求項
１のリフレッシュ活性化手段が、活性化期間が互いに重
なり合わないように複数の組のバンクを組単位で活性化
する手段を含む。

【００４４】請求項５に係る半導体記憶装置は、請求項
１の装置において、複数の組は、各々１つのバンクを含
む。

【００４５】請求項６に係る半導体記憶装置は、複数の
組が、各々、所定数のバンクを含む。

【００４６】請求項７に係る半導体記憶装置は、通常動
作モード時互いに独立に活性／非活性化される複数のバ
ンクに分割されるメモリアレイを備える。複数のバンク
は複数の組に分割される。

【００４７】この請求項７にかかる半導体記憶装置は、
さらに、リフレッシュモード時活性化され、所定の周期
でリフレッシュ要求を発生するリフレッシュ周期制御回
路と、リフレッシュ要求に応答して所定の時間幅を有す
るリフレッシュ活性化信号を発生するアレイ活性化信号
発生回路と、リフレッシュ活性化信号に応答して複数の
バンクに対するバンク活性化信号を発生するバンク活性
化回路を備える。バンク活性化回路は複数の組の組ごと
にバンク活性化信号の活性化タイミングを異ならせかつ
複数の組のバンクを組単位で所定のシーケンスで各リフ
レッシュ要求ごとに活性化するための手段をむ。

【００４８】請求項７に係る半導体記憶装置は、さら
に、複数のバンクに共通に設けられ、リフレッシュメモ
リセルを指定するリフレッシュアドレスを発生するリフ
レッシュアドレスカウンタと、複数のバンク各々に対応
して設けられ、バンク活性化回路からの対応のバンク活
性化信号に応答して活性化され、リフレッシュアドレス
カウンタからのリフレッシュアドレスを取込みかつラッ
チし、該取込んだリフレッシュアドレスに従って対応の
バンクのメモリセル行を選択する選択回路を備える。こ
の選択回路は非活性化時取込んだリフレッシュアドレス
をラッチする状態となる。

【００４９】請求項７に係る半導体記憶装置は、さら
に、リフレッシュモードを指示するリフレッシュモード
指示に応答してリフレッシュ周期制御回路を活性化して
リフレッシュモードおよびかつリフレッシュモードの完
了の指示とバンク活性化回路からのバンク活性化信号の
すべての非活性状態とに応答してリフレッシュ周期制御
回路を非活性化するリフレッシュモード制御回路と、少
なくとも複数の組に対するバンク活性化信号がすべて活
性化されるとリフレッシュアドレスカウンタのリフレッ
シュアドレスを更新するためのアドレス更新回路を備え
る。

【００５０】バンクの組単位でリフレッシュを行なうこ
とにより、リフレッシュ動作時の電流消費を分散させる
ことができる。また、全バンクのリフレッシュ完了後に
リフレッシュアドレスを更新しかつ全バンクのリフレッ
シュ非完了時リフレッシュアドレス発生回路がアドレス
ラッチ状態となっており、全バンクのリフレッシュ完了
前にリフレッシュモードが中断されても、次のリフレッ
シュ指示により、中断時のリフレッシュアドレスに従っ
てリフレッシュを行なうことができる。したがって、全
バンクにおいて、リフレッシュ周期が異ならず、メモリ
セルデータが消失するのを防止することができる。ま
た、リフレッシュモードを全バンクのリフレッシュが完
了する前に中断することが可能となり、仕様値ｔＲＣが
増大するのを抑制することができる。

【００５１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１においては、２つのバンク
Ｂ０およびＢ１に対するリフレッシュ制御回路およびロ
ウ系回路の構成を示す。コマンドデコーダ６は、内部ク
ロック信号ＣＬＫの立上がりに同期して、制御信号Ｃ
Ｓ、ＣＫＥ、ＲＡＳ、ＣＡＳおよびＷＥの組合せのコマ
ンドがセルフリフレッシュモードを指示するセルフリフ
レッシュエントリコマンドであるかセルフリフレッシュ
モードの完了を指示するセルフリフレッシュイグジット
コマンドであるかを判定するコマンドデコーダ回路３０
を含む。コマンドデコーダ回路３０は、セルフリフレッ
シュエントリコマンドが与えられたとき、セルフリフレ
ッシュ指示信号ＺＳＥＬＦを所定期間活性状態のＬレベ
ルへ駆動する。セルフリフレッシュイグジットコマンド
が与えられたときには、コマンドデコーダ回路３０は、
後に説明するバンクＢ０のリフレッシュ状態にあること
を示すリフレッシュ状態指示信号ＲＦＳ０の非活性化後
セルフリフレッシュ完了指示信号ＥＸＩＴをＨレベルへ
駆動する。コマンドデコーダ回路３０はまた、セルフリ
フレッシュエントリモードが与えられたときには、リフ
レッシュ状態指示信号ＲＦＳ０がＨレベルとなると、こ
のリフレッシュ完了指示信号ＥＸＩＴをＬレベルの非活
性状態に設定する。

【００５２】リフレッシュ制御回路８ｃは、コマンドデ
コーダ回路３０からのセルフリフレッシュモード指示信
号ＺＳＥＬＦとセルフリフレッシュモード完了指示信号
ＥＸＩＴと、後に説明するバンク活性化指示信号ＺＲＡ
ＳＲ０およびＺＲＡＳＲ１に従ってバンクＢ０がリフレ
ッシュ状態にあることを示すリフレッシュ状態指示信号
ＲＡＦＳ０とバンクＢ０およびＢ１がともにリフレッシ
ュ状態にあることを示す全バンクリフレッシュ状態指示
信号ＲＦＳＯＲとを生成するＲＦＳ信号発生回路３１
と、ＲＦＳ信号発生回路３１からのバンクＢ０リフレッ
シュ状態指示信号ＲＦＳ０の活性化に応答して活性化さ
れ、所定の周期でリフレッシュ要求φｒｅｑを生成する
リフレッシュ周期制御回路３２と、ＲＦＳ信号発生回路
３１からのバンクＢ０リフレッシュ状態指示信号ＲＦＳ
０の活性化時、リフレッシュ要求φｒｅｑに従って所定
の時間幅を有するメインバンク活性化信号ＺＲＡＳＲＭ
を発生するＲＡＳＲ信号発生回路３３と、ＲＡＳＲ信号
発生回路３３からのメインバンク活性化信号ＺＲＡＳＲ
ＭをバンクＢ０およびＢ１それぞれに対し互いに異なる
時間遅延してバンクＢ０およびＢ１それぞれに対するバ
ンク活性化信号ＺＲＡＳＲ０およびＺＲＡＳＲ１を生成
するＲＡＳＲ遅延回路３４を含む。

【００５３】このＲＡＳＲ遅延回路３４は、ＲＦＳ信号
発生回路３１からの全バンクリフレッシュ状態指示信号
ＲＦＳＯＲの非活性化時、バンクＢ１に対するバンク活
性化信号ＺＲＡＳＲ１の活性化を停止する。これによ
り、バンクＢ０に対するリフレッシュ動作時にセルフリ
フレッシュイグジットコマンドが与えられたとき、この
バンクＢ０に対するリフレッシュ動作完了後、セルフリ
フレッシュ動作を完了し、バンクＢ１に対するリフレッ
シュ動作は行なわない。このように、バンク活性化信号
は１つのバンクに対するリフレッシュ動作完了後非活性
状態となるため、セルフリフレッシュイグジットコマン
ド印加後、バンクＢ０またはＢ１の活性化完了後、この
半導体記憶装置は全バンクがプリチャージ状態となり、
セルフリフレッシュイグジットコマンド印加後、１つの
バンクのリフレッシュ動作に要する時間経過後、半導体
記憶装置は内部がすべてプリチャージ状態となり、仕様
値ｔＲＣがたとえば７０ｎｓと短くても、１つのバンク
のリフレッシュに要求される時間は、これより短く、十
分仕様値を満たすことができる。

【００５４】リフレッシュ制御回路８ｃは、さらに、バ
ンク活性化信号ＺＲＡＳＲ０およびＺＲＡＳＲ１がとも
に活性化されると、次のリフレッシュ要求に応答して活
性化されるバンク活性化信号ＺＲＡＳＲ０に従ってカウ
ントアップ信号ＺＣＮＴＵＰを活性化するカウントアッ
プ信号発生回路３５と、カウントアップ信号ＺＣＮＴＵ
Ｐの活性化に応答してカウント動作を行ない、そのカウ
ント値をリフレッシュアドレスＱＡＤＤ＜０：ｍ＞とし
て出力する内部アドレスカウンタ３６を含む。このカウ
ントアップ信号発生回路３５は、たとえば、バンク活性
化信号ＺＲＡＳＲ０の活性化時セットされ、かつバンク
活性化信号ＺＲＡＳＲ１の活性化時リセットされるフリ
ップフロップを含み、リセット状態のときにバンク活性
化信号ＺＲＡＳＲ０が活性化されるとカウントアップ信
号ＺＣＮＴＵＰを活性状態のＬレベルへ駆動する。

【００５５】したがって、たとえばバンクＢ０のリフレ
ッシュ完了後リフレッシュが中断し、バンク活性化信号
ＺＲＡＳＲ１が非活性状態のときには、カウントアップ
信号ＺＣＮＴＵＰは、発生されず、内部アドレスカウン
タ３６はカウント動作を行なわず、リフレッシュアドレ
スＱＡＤＤ＜０：ｍ＞はリフレッシュ中断前の値を保持
する。新たにリフレッシュメモリコマンドが与えられて
バンク活性化信号ＺＲＡＳＲ０が活性化されても、この
カウントアップ信号発生回路３５は、リセット状態とさ
れていないため、カウントアップ信号は発生せず、中断
時のリフレッシュアドレスに従って再びバンクＢ０から
順次リフレッシュを実行する。

【００５６】ＲＡＳＲ遅延回路３４からのバンク活性化
信号ＺＲＡＳＲ０およびＺＲＡＳＲ１は、バンク制御回
路８ａおよび８ｂに含まれるロウ系制御信号発生回路２
６ａおよび２６ｂへそれぞれ与えられる。ロウ系制御信
号発生回路２６ａはバンク活性化信号ＺＲＡＳＲ０の活
性化に応答してワード線活性化信号ＲＸＴ０および図示
しないセンスアンプ活性化信号を活性状態へ駆動する。
同様、ロウ系制御信号発生回路２６ｂは、バンク活性化
信号ＺＲＡＳＲ１の活性化に応答してワード線活性化信
号ＲＸＴ１および図示しないセンスアンプ活性化信号を
活性状態へ駆動する。ロウ系制御信号発生回路２６ａお
よび２６ｂはまた、バンク活性化信号ＺＲＡＳＲ０およ
びＺＲＡＳＲ１の活性化に応答してアドレスラッチ指示
信号ＺＱＡＬ０およびＺＱＡＬ１をそれぞれ生成する。

【００５７】内部アドレスカウンタ３６からのリフレッ
シュアドレスＱＡＤＤ＜０：ｍ＞は、ロウアドレス発生
部９ａに含まれるロウアドレス発生回路２８ａおよび２
８ｂへそれぞれ与えられる。したがって、これらのロウ
アドレス発生回路２８ａおよび２８ｂは、互いに異なる
タイミングで活性化されるアドレスラッチ指示信号ＺＱ
ＡＬ０およびＺＱＡＬ１に従って内部アドレスカウンタ
３６からのリフレッシュアドレスＱＡＤＤ＜０：ｍ＞を
取込みラッチする。これらのロウアドレス発生回路２８
ａおよび２８ｂは、その内部構成は後に詳細に説明する
が、対応のバンク活性化信号が非活性状態のときには、
先の活性化時に与えられたリフレッシュアドレスを維持
する。ロウアドレス発生回路２８ａおよび２８ｂからの
内部ロウアドレスビットＲＡ０＜０：ｍ＞およびＲＡ１
＜０：ｍ＞は、それぞれワード線ドライブ回路９ｂに含
まれるＷＬ活性回路２９ａおよびＷＬ活性回路２９ｂへ
与えられる。

【００５８】ＷＬ活性回路２９ａは、バンクＢ０のワー
ド線ＷＬ＿０＜０：Ｍ＞のうちのアドレス指定された行
に対応するワード線を選択状態へワード線活性化信号Ｒ
ＸＴ０に従って駆動する。ＷＬ活性回路２９ｂは、ロウ
系制御信号発生回路２６ｂからのワード線活性化信号Ｒ
ＸＴ１とロウアドレス発生回路２８ｂから与えられるロ
ウアドレスビットＲＡ１＜０：ｍ＞に従って、バンクＢ
０に含まれるワード線ＷＬ＿１＜０：Ｍ＞のうちのアド
レス指定された行に対するワード線を選択状態へ駆動す
る。

【００５９】なお、これらのロウ系制御信号発生回路２
６ａおよび２６ｂは、バンク活性化信号ＺＲＡＳＲ０お
よびＺＲＡＳＲ１の活性化時バンクアドレス信号にかか
わらず、ワード線活性化信号ＲＸＴ０およびＲＸＴ１な
らびにアドレスラッチ指示信号ＺＱＡＬ０およびＺＱＡ
Ｌ１を活性状態へ駆動する（これは、図３３の構成を利
用する）。

【００６０】バンク活性化信号ＺＲＡＳＲ０およびＺＲ
ＡＳＲ１の活性化タイミングが異なるとき、特にこれら
のバンク活性化信号ＺＲＡＳＲ０およびＺＲＡＳＲ１の
活性化時間が互いに重なり合わない場合、１つのバンク
においてのみリフレッシュを行なうことができ、電流消
費が集中するのを防止することができ、内部電源電圧の
変動を抑制することができる。同様、センスアンプ回路
のセンス動作時におけるピーク電流も増大するのを防止
でき、基板電流による基板ノイズが回路動作に悪影響を
防止することができる。

【００６１】したがってこれらのバンク制御回路８ａお
よび８ｂならびにロウデコーダ９ａ，９ｂの構成は、先
の図５４に示す構成と同様の構成であり、単にこれらの
回路を活性化する信号の基本信号であるバンク活性化Ｚ
ＲＡＳＲ０およびＺＲＡＳＲ１の活性化タイミングが従
来と異なる。以下各部の構成について詳細に説明し、そ
の後、全体としての動作について説明する。

【００６２】［コマンドデコーダ回路３０の構成］図２
は、図１に示すコマンドデコーダ回路３０の構成を示す
図である。図２において、コマンドデコーダ回路３０
は、内部クロック信号ＣＬＫとロウアドレスストローブ
信号ＲＡＳとコラムアドレスストローブ信号ＣＡＳと補
のライトイネーブル信号ＺＷＥを受けるＮＡＮＤ回路４
０と、内部クロック信号ＣＬＫとチップセレクト信号Ｃ
Ｓと補のクロックイネーブル信号ＺＣＫＥを受けるＮＡ
ＮＤ回路４１と、ＮＡＮＤ回路４０および４１の出力信
号を受ける２入力ＮＯＲ回路４２と、ＮＯＲ回路４２の
出力信号を反転してセルフリフレッシュモード指示信号
ＺＳＥＬＦを発生するインバータ４３を含む。補のライ
トイネーブル信号ＺＷＥおよび補のクロックイネーブル
信号ＺＣＫＥは、それぞれ、外部ライトイネーブル信号
ｅｘｔ．ＷＥ、および外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥの反転信号である。

【００６３】コマンドデコーダ回路３０は、さらに、補
のクロックイネーブル信号ＺＣＫＥを所定時間遅延する
遅延回路４４と、遅延回路４４の出力信号と補のクロッ
クイネーブル信号ＺＣＫＥを受けるＮＡＮＤ回路４５
と、ＮＡＮＤ回路４５の出力信号を反転するインバータ
４６と、インバータ４６の出力信号とバンクＢ０のリフ
レッシュ状態指示信号ＲＦＳ０を受けてリフレッシュ完
了指示信号ＥＸＩＴを発生するＮＡＮＤ回路４７を含
む。次に、この図２に示すコマンドデコーダ回路３０の
動作を図３に示すタイミングチャート図を参照して説明
する。

【００６４】セルフリフレッシュエントリコマンドが印
加されるとき、外部クロック信号ｅｘｔ．ＣＬＫの立上
がりエッジにおいてチップセレクト信号ＣＳ、ロウアド
レスストローブ信号ＲＡＳおよびコラムアドレスストロ
ーブ信号ＣＡＳがＨレベルに設定され、かつライトイネ
ーブル信号ＷＥがＬレベル、すなわち補のライトイネー
ブル信号ＺＷＥがＨレベルに設定される。クロックイネ
ーブル信号ＺＣＫＥは次サイクルにおいて内部クロック
信号ＣＬＫの発生を許可する信号であり、セルフリフレ
ッシュエントリコマンド印加時、Ｈレベルに設定され
る。したがって、ＮＡＮＤ回路４０および４１の出力信
号が内部クロック信号ＣＬＫの立上がりに同期してＬレ
ベルとなり、応じてＮＯＲ回路４２の出力信号がＨレベ
ルとなり、したがってインバータ４３からのセルフリフ
レッシュモード指示信号ＺＳＥＬＦがＬレベルの活性状
態となる。後に説明するように、このセルフリフレッシ
ュモード指示信号ＺＳＥＬＦの活性化に応答して、バン
クＢ０のリフレッシュ状態指示信号ＲＦＳ０がＨレベル
の活性状態へ駆動される。セルフリフレッシュモード時
においては、通常、消費電力を低減するため、外部クロ
ック信号ｅｘｔ．ＣＬＫの発生は停止される。内部にお
いてリフレッシュモード指示信号ＺＳＥＬＦの活性化に
応答して各バンクのリフレッシュ動作が実行される。

【００６５】セルフリフレッシュイグジットコマンドが
印加されるときには、外部クロック信号ｅｘｔ．ＣＬＫ
は再び印加される。このセルフリフレッシュイグジット
コマンド印加時においては、ロウアドレスストローブ信
号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳおよび
補のライトイネーブル信号ＺＷＥは、セルフリフレッシ
ュエントリコマンドと別の論理状態に設定される。クロ
ックイネーブル信号ＺＣＬＫがＬレベルとなり、インバ
ータ回路４６の出力信号がＨレベルとなる。バンクＢ０
がリフレッシュ状態にある間、リフレッシュ状態指示信
号ＲＦＳ０はＨレベルの活性状態である。したがって、
ＮＡＮＤ回路４７がインバータとして動作し、インバー
タ４６からの出力信号を反転し、セルフリフレッシュ完
了指示信号ＥＸＩＴをＨレベルへ立上げる。そのセルフ
リフレッシュ完了指示信号ＥＸＩＴがＨレベルへ駆動さ
れると、応じて、バンクＢ０のリフレッシュ状態指示信
号ＲＦＳ０がＬレベルの非活性状態へ駆動され、以降、
セルフリフレッシュ完了指示信号ＥＸＩＴが、Ｌレベル
に固定される。

【００６６】バンクＢ０のリフレッシュ状態指示信号Ｒ
ＦＳ０をコマンドデコーダ回路３０のＮＡＮＤ回路３７
へ与えておくことにより、通常動作モード時においてセ
ルフリフレッシュ状態指示信号ＲＦＳ０がＬレベルのと
きに、クロックイネーブル信号ＺＣＫＥがＬレベルの活
性状態へ駆動されても、確実に、このセルフリフレッシ
ュ完了指示信号ＥＸＩＴはＨレベルに保持され、誤った
セルフリフレッシュ完了指示信号が発生するのを防止す
ることができる。

【００６７】［ＲＦＳ信号発生回路３１の構成］図４
は、図１に示すＲＦＳ信号発生回路３１の構成を示す図
である。図４において、ＲＦＳ信号信号発生回路３１
は、バンクＢ０のリフレッシュ状態指示信号ＲＦＳ０を
所定期間遅延する遅延回路４８と、バンクＢ０に対する
バンク活性化信号ＺＲＡＳＲ０を所定時間遅延する遅延
回路４９と、遅延回路４８および４９の出力信号とリフ
レッシュ完了指示信号ＥＸＩＴを受けるＮＡＮＤ回路５
０と、セルフリフレッシュモード指示信号ＺＳＥＬＦの
活性化時セットされ、かつＮＡＮＤ回路５０の出力信号
のＬレベルのときにリセットされるフリップフロップを
構成するＮＡＮＤ回路５１および５２と、ＮＡＮＤ回路
５２の出力信号を反転してバンクＢ０に対するリフレッ
シュ状態指示信号ＲＦＳ０を生成するインバータ５３を
含む。ＮＡＮＤ回路５１は、セルフリフレッシュ指示信
号ＺＳＥＬＦとＮＡＮＤ回路５２の出力信号を受ける。
ＮＡＮＤ回路５２は、ＮＡＮＤ回路５１の出力信号とＮ
ＡＮＤ回路５０の出力信号を受ける。

【００６８】このＲＦＳ信号発生回路３１は、さらに、
バンクＢ１に対するリフレッシュ状態指示信号ＲＦＳ１
を所定時間遅延する遅延回路５４と、バンクＢ０のバン
ク活性化信号ＺＲＡＳＲ１を所定時間遅延する遅延回路
５５と、これらの遅延回路５４および５５の出力信号と
リフレッシュ完了指示信号ＥＸＩＴを受けるＮＡＮＤ回
路５６と、セルフリフレッシュモード指示信号ＺＳＥＬ
Ｆの活性化に応答してセットされかつＮＡＮＤ回路５６
の出力信号がＬレベルのときリセットされるフリップフ
ロップを構成するＡＮＤ回路５７および５８と、ＮＡＮ
Ｄ回路５８の出力信号を反転してバンクＢ１に対するリ
フレッシュ状態指示信号ＲＦＳ１を生成するインバータ
５９と、インバータ５３および５９の出力信号を受ける
ＮＯＲ回路６０と、ＮＯＲ回路６０の出力信号を反転し
て全バンクリフレッシュ状態指示信号ＲＦＳＯＲを生成
するインバータ回路６１を含む。ＮＡＮＤ回路５７は、
リフレッシュモード指示信号ＺＳＥＬＦとＮＡＮＤ回路
５８の出力信号とを受ける。ＮＡＮＤ回路５８は、ＮＡ
ＮＤ回路５７の出力信号とＮＡＮＤ回路５６の出力信号
とを受ける。次に、この図４に示すＲＦＳ信号発生回路
３１の動作を図５に示す信号波形図を参照して説明す
る。

【００６９】セルフリフレッシュエントリコマンドが印
加されると、セルフリフレッシュモード指示信号ＺＳＥ
ＬＦが所定時間Ｌレベルの活性状態となり、ＮＡＮＤ回
路５１および５７の出力信号がＨレベルとなる。半導体
記憶装置においては、まだセルフリフレッシュは実行さ
れていないため、リフレッシュ状態指示信号ＲＦＳ０お
よびＲＦＳ１はともにＬレベルであり、遅延回路４８お
よび５４の出力信号がＬレベルであり、応じてＮＡＮＤ
回路５０および５６の出力信号はそれぞれＨレベルであ
る。したがってセルフリフレッシュモード指示信号ＺＳ
ＥＬＦの活性化に応答してＮＡＮＤ回路５２および５８
の出力信号がそれぞれ、Ｌレベルへ駆動され、応じてイ
ンバータ回路５３および５９からのリフレッシュ状態指
示信号ＲＦＳ０およびＲＦＳ１がＨレベルへ駆動され、
バンクＢ０およびＢ１がセルフリフレッシュ状態に入っ
たことが知らされる。応じて、インバータ６１からの全
バンクリフレッシュ状態指示信号ＲＦＳＯＲもＨレベル
の活性状態へ駆動される。リフレッシュ状態指示信号Ｒ
ＦＳ０がＨレベルに立上がると、図２に示すように、補
のクロックイネーブル信号ＺＣＫＥを受ける遅延回路４
４の有する遅延時間Ｄが経過した後に、セルフリフレッ
シュ完了指示信号ＥＸＩＴがＬレベルに立下がり、この
半導体記憶装置がリフレッシュモードに入ったことが設
定される。

【００７０】このリフレッシュ状態において、所定のシ
ーケンスでバンク活性化信号ＺＲＳＲ０およびＺＲＳＲ
１がそれぞれ所定期間Ｌレベルの活性状態へ駆動され、
バンクＢ０およびＢ１がそれぞれ互いに異なるタイミン
グでリフレッシュ動作を実行する。

【００７１】セルフリフレッシュイグジットコマンドが
印加されると、セルフリフレッシュ完了指示信号ＥＸＩ
ＴがＨレベルに立上がる。次いで、バンク活性化信号Ｚ
ＲＡＳＲ０およびＺＲＡＳＲ１およびリフレッシュ状態
指示信号ＲＦＳ０およびＲＦＳ１がＬレベルとなり、応
じて全バンクリフレッシュ状態指示信号ＲＦＳＯＲがＬ
レベルの非活性状態となり、内部がプリチャージ状態に
復帰する。

【００７２】リフレッシュ状態指示信号ＲＦＳ０および
ＲＦＳ１は、それぞれ対応のバンク活性化信号ＺＲＡＳ
Ｒ０およびＺＲＡＳＲ１がＨレベルのときに、Ｌレベル
へ駆動される（セルフリフレッシュモード解除時）。し
たがって、たとえばバンク活性化信号ＺＲＡＳＲ０がＬ
レベルの活性状態のときに、セルフリフレッシュイグジ
ットコマンドが与えられ、セルフリフレッシュ完了指示
信号ＥＸＩＴがＨレベルに立上がっても、このバンクＢ
０に対するバンク活性化信号ＺＲＡＳＲ０がＨレベルの
活性状態となるまで、リフレッシュ状態指示信号ＲＦＳ
０はＨレベルの活性状態を維持する。バンクＢ０におい
て、リフレッシュ動作が完了した後に、セルフリフレッ
シュモードの解除が実行される。

【００７３】［ＲＡＳＲ信号発生回路３３の構成］図６
（Ａ）は、図１に示すＲＡＳＲ信号発生回路３３の構成
の一例を示す図である。図６（Ａ）において、ＲＡＳＲ
信号発生回路３３は、リフレッシュ状態指示信号ＲＦＳ
０を受けて所定時間遅延しかつ反転する遅延／反転回路
３３ａと、遅延／反転回路３３ａの出力信号とリフレッ
シュ状態指示信号ＲＦＳ０とを受けるＡＮＤ回路３３ｂ
と、ＡＮＤ回路３３ｂの出力信号とリフレッシュ要求信
号φｒｅｑを受けるＯＲ回路３３ｃと、ＯＲ回路３３ｃ
の出力信号の立上がりに応答して所定時間Ｌレベルの活
性状態となるメインバンク活性化信号ＺＲＡＳＲＭを発
生するワンショットパルス発生回路３３ｄを含む。次
に、この図６（Ａ）に示すＲＡＳＲ信号発生回路３３の
動作を図６（Ｂ）に示す信号波形図を参照して説明す
る。

【００７４】セルフリフレッシュモードが指示され、セ
ルフリフレッシュモード指示信号ＺＳＥＬＦが活性状態
となると、リフレッシュ状態指示信号ＲＦＳ０がＨレベ
ルの活性状態へ立上がる。遅延／反転回路３３ａおよび
ＡＮＤ回路３３ｂは、ワンショットパルス発生回路を構
成しており、このリフレッシュ状態指示信号ＲＦＳ０の
立上がりに応答して、ＡＮＤ回路３３ｂからの出力信号
がＨレベルに所定時間立上がる。応じてＯＲ回路３３ｃ
の出力信号がＨレベルに立上がり、ワンショットパルス
発生回路３３ｄからのメインバンク活性化信号ＺＲＡＳ
ＲＭがＬレベルの活性状態となる。

【００７５】一方、このリフレッシュ状態指示信号ＲＦ
Ｓ０の活性状態の間、所定周期で、図１に示すリフレッ
シュ周期制御回路３２からリフレッシュ要求φｒｅｑが
生成される。このリフレッシュ要求に応答して、ワンシ
ョットパルス発生回路３３ｄが、メインバンク活性化信
号ＺＲＡＳＲＭを活性化する。したがって、セルフリフ
レッシュモードが指定されると、このリフレッシュモー
ド指示（リフレッシュ要求）に従って、所定の周期でメ
インバンク活性化信号ＺＲＡＳＲＭが活性化されて内部
でリフレッシュ動作が実行される。最初のリフレッシュ
はリフレッシュ状態指示信号ＲＦＳ０の活性化に応答し
て実行される。

【００７６】［ＲＡＳＲ遅延回路３４の構成］図７
（Ａ）は、図１に示すＲＡＳＲ遅延回路３４の構成を示
す図である。図７（Ａ）において、ＲＡＳＲ遅延回路３
４は、メインバンク活性化信号ＺＲＡＳＲＭを受けるイ
ンバータ６２と、インバータ６２の出力信号を反転して
バンクＢ０に対する活性化信号ＺＲＡＳＲ０を発生する
インバータ６３と、メインバンク活性化信号ＺＲＡＳＲ
Ｍを所定時間遅延する遅延回路６４と、遅延回路６４の
出力信号を反転するインバータ６５と、インバータ６５
の出力信号と全バンクリフレッシュ状態指示信号ＲＦＳ
ＯＲとを受けてバンクＢ１に対するバンク活性化信号Ｚ
ＲＡＳＲ１を発生するＮＡＮＤ回路６６を含む。インバ
ータ６２および６３は、バッファ回路を構成する。次
に、この図７（Ａ）の動作を、図７（Ｂ）に示す信号波
形図を参照して説明する。

【００７７】セルフリフレッシュモードが指示される
と、セルフリフレッシュモード指示信号の活性化に従っ
て全バンクリフレッシュ状態指示信号ＲＦＳＯＲがＨレ
ベルに立上がり、ＮＡＮＤ回路６６がインバータとして
動作する。また、セルフリフレッシュモードが指示され
ると、図６（Ａ）に示すＲＡＳＲ信号発生回路３３か
ら、ワンショットのパルスが発生され、メインバンク活
性化信号ＺＲＡＳＲＭがＬレベルの活性状態となり、応
じてバンクＢ０に対するバンク活性化信号ＺＲＡＳＲ０
がＬレベルの活性状態となる。バンク活性化信号ＺＲＡ
ＳＲ０が活性状態となった後、遅延回路６４が有する遅
延時間が経過すると、バンクＢ１に対するバンク活性化
信号ＺＲＡＳＲ１が活性化される。これらのバンク活性
化信号ＺＲＡＳＲ０およびＺＲＡＳＲ１の活性化期間が
互いに重なり合わないように遅延回路６４の遅延時間が
設定される。すなわち、遅延回路６４が有する遅延時間
は、メインバンク活性化信号ＺＲＡＳＲＭの活性化期間
よりも長くされる。所定時間が経過すると、再び、ＲＡ
ＳＲ信号発生回路３３からのメインバンク活性化信号Ｚ
ＲＡＳＲＭが活性化され、応じてバンク活性化信号ＺＲ
ＡＳＲ０およびＺＲＡＳＲ１が順次活性化される。

【００７８】メインバンク活性化信号ＺＲＡＳＲＭの活
性状態のときにセルフリフレッシュイグジットコマンド
が与えられた場合を想定する。このときに、バンク活性
化信号ＺＲＡＳＲ０が活性状態にあり、このバンク活性
化信号ＺＲＡＳＲ０が非活性状態となると、図４に示す
ように、ＲＦＳ信号発生回路３１からのリフレッシュ状
態指示信号ＲＦＳ０が非活性化され、応じて全バンクリ
フレッシュ状態指示信号ＲＦＳＯＲがＬレベルの非活性
状態となる。バンクＢ１に対するリフレッシュ状態指示
信号ＲＦＳ１は、図４に示すように、セルフリフレッシ
ュイグジットコマンドが与えられると非活性化される。
このバンク活性化信号ＺＲＡＳＲ０の非活性化により、
全バンクリフレッシュ状態指示信号ＲＦＳＯＲが非活性
化されると、ＮＡＮＤ回路６６が出力するバンク活性化
信号ＺＲＡＳＲ１はＨレベルの非活性状態に固定され
る。したがって、このバンクＢ０のリフレッシュ動作期
間中にセルフリフレッシュイグジットコマンドが与えら
れた場合、このバンクＢ０に対するリフレッシュ動作完
了後、即座にセルフリフレッシュモードが解除され、バ
ンクＢ１に対するリフレッシュ動作は行なわれない。

【００７９】バンクＢ１のリフレッシュ動作期間中にセ
ルフリフレッシュイグジットコマンドが与えられた場合
には、このバンクＢ１に対するリフレッシュ動作完了後
セルフリフレッシュモードが解除される（信号ＲＦＳＯ
ＲがＬレベルの非活性状態となる）。

【００８０】したがって、この図７（Ａ）に示すよう
に、リフレッシュ動作中にセルフリフレッシュイグジッ
トコマンドが与えられた場合、その対応のバンクのリフ
レッシュ動作が完了後セルフリフレッシュモードが解除
される。したがって１つのバンクのリフレッシュ期間経
過後には、この半導体記憶装置の内部はプリチャージ状
態に復帰し、バンク活性化信号ＺＲＡＳＲ０およびＺＲ
ＡＳＲ１が互いに重なり合うように活性化された場合の
ようにリフレッシュ期間が長くなるのを防止することが
でき、セルフリフレッシュモード解除後の次のコマンド
を印加するまでに必要とされる仕様値ｔＲＣを短くする
ことができる。

【００８１】［ロウ系制御信号発生回路２６ａおよび２
６ｂの構成］図８（Ａ）は、図１に示すロウ系制御信号
発生回路２６ａの構成を示す図である。図８（Ａ）にお
いて、ロウ系制御信号発生回路２６ａは、バンク活性化
信号ＺＲＡＳＲ０を受けるインバータ６７と、インバー
タ６７の出力信号を反転してアドレスラッチ指示信号Ｚ
ＱＡＬ０を生成するインバータ６８と、インバータ６８
の出力信号を反転してワード線活性化信号ＲＸＴ０を生
成するインバータ６９を含む。インバータ６８の出力信
号は、また立下がり遅延パルスの形でセンスアンプ制御
回路へ与えられる。

【００８２】図８（Ｂ）は、図１に示すバンクＢ１に対
するロウ系制御信号発生回路２６ｂの構成を示す図であ
る。図８（Ｂ）において、ロウ系制御信号発生回路２６
ｂは、バンク活性化信号ＺＲＡＳＲ１を受けるインバー
タ７０と、インバータ７０の出力信号を反転してアドレ
スラッチ指示信号ＺＱＡＬ１を生成するインバータ７１
と、インバータ７１の出力信号を反転してワード線活性
化信号ＲＸＴ１を生成するインバータ７２を含む。イン
バータ７１の出力信号はまた、その立下がりが遅延され
て、バンクＢ１のセンスアンプ回路の動作を制御するセ
ンスアンプ制御回路へセンスアンプ活性化信号として与
えられる。次に、この図８（Ａ）および（Ｂ）に示すロ
ウ系制御信号発生回路２６ａおよび２６ｂの動作を図８
（Ｃ）に示す信号波形図を参照して説明する。

【００８３】図８（Ｃ）においては、１つのロウ系制御
信号発生回路の動作を示す。バンク活性化信号ＺＲＡＳ
Ｒ（ＺＲＡＳＲ０またはＺＲＡＳＲ１）が活性化される
と、応じてアドレスラッチ指示信号ＺＱＡＬ（ＺＱＡＬ
０またはＺＱＡＬ１）がＬレベルの活性状態となる（イ
ンバータ６７および６８ならびに７０および７１は、遅
延バッファとして動作する）。次に、後に説明するよう
に、ロウアドレス発生回路２８ａまたは２８ｂが、内部
アドレスカウンタ３６からのリフレッシュアドレスＱＡ
ＤＤ＜０：ｍ＞を取込みラッチする。

【００８４】次いで、インバータ６９または７２からの
ワード線活性化信号ＲＸＴ（ＲＸＴ０またはＲＸＴ１）
が活性化され、リフレッシュアドレスに従って、アドレ
ス指定されたワード線ＷＬの電位がワード線活性化信号
ＲＸＴに従って上昇する。このワード線ＷＬに接続され
るメモリセルデータが、対応のビット線ＢＬまたは／Ｂ
Ｌに読出される。図８（Ｃ）においては、Ｈレベルのメ
モリセルデータが読出された場合の動作波形を一例とし
て示す。

【００８５】ワード線ＷＬが選択され、ビット線ＢＬお
よび／ＢＬに十分な大きさの読出電圧が生じると、図示
しないセンスアンプ制御回路によりセンスアンプ回路が
活性化されてセンス動作を行ない、ビット線ＢＬおよび
／ＢＬの電圧差を増幅し、ビット線ＢＬおよび／ＢＬを
メモリセルデータに応じて電源電圧Ｖｃｃａおよび接地
電圧Ｖｓｓを電圧レベルに駆動する。ビット線ＢＬおよ
び／ＢＬの電圧差が電源電圧および接地電圧レベルに拡
大されると、メモリセルから読出されたデータが元のメ
モリセルに書込まれリストア動作（再書込）が行なわ
れ、メモリセルデータのリフレッシュが行なわれる。

【００８６】所定時間が経過すると、バンク活性化信号
ＺＲＡＳＲがＨレベルの非活性化状態となり、アドレス
ラッチ指示信号ＺＱＡＬがＨレベルとなり、またワード
線活性化信号ＲＸＴがＬレベルの非活性状態となる。ア
ドレスラッチ指示信号ＺＱＡＬがＨレベルとなると、後
に説明するように、ロウアドレス発生回路２８ａおよび
２８ｂはラッチ状態となり、リフレッシュアドレスを保
持する、またはリセットされる。

【００８７】ワード線活性化信号ＲＸＴの非活性化に応
答して選択ワード線ＷＬがＬレベルの非活性状態とな
り、またセンスアンプ回路が非活性化され、ビット線Ｂ
Ｌおよび／ＢＬはプリチャージ電圧（中間電圧レベル）
に復帰する。これにより１つのリフレッシュ動作サイク
ルが完了する。

【００８８】［カウントアップ信号発生回路］図９
（Ａ）は、図１に示すカウントアップ信号発生回路３５
の構成を示す図である。図９（Ａ）において、カウント
アップ信号発生回路３５は、バンク活性化信号ＺＲＡＳ
Ｒ０を遅延する遅延回路７３と、遅延回路７３の出力信
号を反転するインバータ７４と、インバータ７４の出力
信号とバンク活性化信号ＺＲＡＳＲ０を受けて信号φ０
を出力するＮＡＮＤ回路７５と、バンク活性化信号ＺＲ
ＡＳＲ１を所定時間遅延する遅延回路７６と、遅延回路
７６の出力信号を反転するインバータ７７と、インバー
タ７７の出力信号とバンク活性化信号ＺＲＡＳＲ１を受
けて信号φ１を出力するＮＡＮＤ回路７８と、フリップ
フロップを構成するＮＡＮＤ回路７９および８０を含
む。ＮＡＮＤ回路７９は、信号φ０とＮＡＮＤ回路８０
の出力信号とを受ける。ＮＡＮＤ回路８０は、信号φ１
と電源投入検出信号ＺＰＯＲとＮＡＮＤ回路７９の出力
信号とを受ける。電源投入検出信号ＺＰＯＲは、この半
導体記憶装置の電源投入時、所定期間Ｌレベルとなり、
内部回路をリセットするために用いられる。通常動作モ
ード時においては、電源投入検出信号ＺＰＯＲはＨレベ
ルに固定される。

【００８９】カウントアップ信号発生回路３５は、さら
に、ＮＡＮＤ回路７９の出力信号とバンク活性化信号Ｚ
ＲＡＳＲ０を受けるＮＯＲ回路８１と、ＮＯＲ回路８１
の出力信号を反転してカウントアップ指示信号ＺＣＮＴ
ＵＰを生成するインバータ８２を含む。

【００９０】遅延回路７３、インバータ７４およびＮＡ
ＮＤ回路７５は、ワンショットパルス発生回路を構成
し、バンク活性化信号ＺＲＡＳＲ０の立上がりに応答し
て信号φ０を所定時間Ｌレベルに駆動する。同様、遅延
回路７６、インバータ７７およびＮＡＮＤ回路７８は、
バンク活性化信号ＺＲＡＳＲ１の立上がりに応答してワ
ンショットのパルスを発生するワンショットパルス発生
回路を構成する。このＮＡＮＤ回路７８の出力信号φ１
は、バンク活性化信号ＺＲＡＳＲ１の立上がりに応答し
て所定期間Ｌレベルに駆動される。次に、図９（Ａ）に
示すカウントアップ信号発生回路３５の動作を図９
（Ｂ）に示す信号波形図を参照して説明する。

【００９１】初期状態においては、信号φ０がＨレベル
であり、電源投入検出信号ＺＰＯＲの活性化（Ｌレベ
ル）に応答してＮＡＮＤ回路８０の出力信号がＨレベル
となり、ＮＡＮＤ回路７９の出力ノードＮＤはＬレベル
に設定される。カウントアップ指示信号ＺＣＮＴＵＰは
Ｈレベルにある。

【００９２】セルフリフレッシュエントリコマンドＥＮ
０が与えられると、まずバンク活性化信号ＺＲＡＳＲ０
がＬレベルの活性状態へ駆動される。ノードＮＤがＬレ
ベルであるため、ＮＯＲ回路８１の出力信号がＨレベル
となり、応じてインバータ８２からのカウントアップ指
示信号ＺＣＮＴＵＰがＬレベルの活性状態へ駆動され
る。応じて、図１に示す内部アドレスカウンタ３６がカ
ウント動作を行ない、そのカウント値を更新（増分）す
る。

【００９３】バンクＢ０のリフレッシュ動作が完了し、
バンク活性化信号ＺＲＡＳＲ０がＨレベルに立上がる
と、ＮＡＮＤ回路７５からの信号φ０がＬレベルとな
り、応じてノードＮＤがＨレベルにセットされる。ま
た、バンク活性化信号ＺＲＡＳＲ０がＨレベルに立上が
ると、ＮＯＲ回路８１の出力信号がＬレベルとなり、応
じてカウントアップ指示信号ＺＣＮＴＵＰがＨレベルに
立上がる。続いて、バンク活性化信号ＺＲＡＳＲ１がＬ
レベルの活性状態へ駆動され、バンクＢ１のリフレッシ
ュが行なわれる。バンクＢ１のリフレッシュが完了する
と、バンク活性化信号ＺＲＡＳＲ１がＨレベルに立上が
り、応じてＮＡＮＤ回路７８からの信号φ１がＬレベル
となる。信号φ０は、Ｈレベルにあるため、信号φ１の
立下がりに応答して、ＮＡＮＤ回路７９からノードＮＤ
への出力信号がＬレベルに立下がる。バンク活性化信号
ＺＲＡＳＲ０は、この状態ではＨレベルであり、カウン
トアップ指示信号ＺＣＮＴＵＰはＨレベルを維持する。

【００９４】再び所定期間が経過すると、バンク活性化
信号ＺＲＡＳＲ０がＬレベルの活性状態となり、ノード
ＮＤがＬレベルであるため、カウントアップ指示信号Ｚ
ＣＮＴＵＰがＬレベルとなり、図１に示す内部アドレス
カウンタ３６のカウント値が更新され、新たなリフレッ
シュアドレスが生成されてリフレッシュが実行される。
バンク活性化信号ＺＲＡＳＲ０がＨレベルに立下がる
と、応じて信号φ０がＬレベルに所定期間立下がり、ノ
ードＮＤがＨレベルとなる。続いて、バンク活性化信号
ＺＲＡＳＲ１が活性状態へ駆動される。このバンク活性
化信号ＺＲＡＳＲ１の活性状態のときにセルフリフレッ
シュイグジットコマンドＥＸ０が与えられたとき、バン
ク活性化信号ＺＲＡＳＲ１の非活性化により、図４に示
す全バンクリフレッシュ状態指示信号ＲＦＳＯＲが非活
性状態となる。このバンク活性化信号ＺＲＡＳＲ１の非
活性化に応答して信号φ１が所定期間Ｌレベルとなり、
応じてノードＮＤがＬレベルに立下がる。

【００９５】この状態で、セルフリフレッシュエントリ
コマンドＥＮ１が与えられると、ノードＮＤがＬレベル
であり、バンク活性化信号ＺＲＡＳＲ０が活性化に応答
してカウントアップ指示信号ＺＣＮＴＵＰがＬレベルと
なり、新たなリフレッシュアドレスが生成され、この新
たなリフレッシュアドレスに従ってリフレッシュが実行
される。続いて、バンク活性化信号ＺＲＡＳＲ１がＬレ
ベルの活性状態となり、信号φ１がバンクＢ１のリフレ
ッシュ動作完了後、バンク活性化信号ＺＲＡＳＲ１の立
上がりに応答してＬレベルに所定期間立下がり、応じて
ノードＮＤがＬレベルに駆動される。

【００９６】次にバンク活性化信号ＺＲＡＳＲ０が活性
状態になり、バンクＢ０のセルフリフレッシュが実行さ
れているときにセルフリフレッシュイグジットコマンド
ＥＸ１が与えられると、バンク活性化信号ＺＲＡＳＲ０
の非活性化に応答して、半導体記憶装置の内部がプリチ
ャージ状態となる。このバンク活性化信号ＺＲＡＳＲ０
の非活性化に応答して信号φ０が所定期間Ｌレベルとな
り、応じてノードＮＤがＨレベルに駆動される。またカ
ウントアップ指示信号ＺＣＮＴＵＰが、バンク活性化信
号ＺＲＡＳＲ０の非活性化に応答してＨレベルに立上が
る。

【００９７】バンク活性化信号ＺＲＡＳＲ１は非活性状
態を維持し、バンクＢ１に対するリフレッシュは行なわ
れない。

【００９８】この状態で、セルフリフレッシュエントリ
コマンドＥＮ２が与えられてバンク活性化信号ＺＲＡＳ
Ｒ０がＬレベルの活性状態となっても、ノードＮＤはＨ
レベルにあり、カウントアップ指示信号ＺＣＮＴＵＰは
Ｈレベルを維持する（ＮＯＲ回路８１の出力信号がＬレ
ベルである）。セルフリフレッシュエントリコマンドＥ
Ｎが与えられても、カウントアップ指示信号ＺＣＮＴＵ
ＰはＨレベルにあり、図１に示す内部アドレスカウンタ
３６はカウント値更新動作は行なわず、先のセルフリフ
レッシュエントリコマンドＥＮ１により更新した内部リ
フレッシュアドレスを維持しており、したがって先のサ
イクルリフレッシュと同じリフレッシュアドレスを用い
てバンクＢ０、およびＢ１に対するリフレッシュが実行
される。

【００９９】［ロウアドレス発生回路２８ａ，２８ｂの
構成］図１０は、図１に示すロウアドレス発生回路２８
ａおよび２８ｂの構成を示す図である。図１０におい
て、ロウアドレス発生回路２８ａは、アドレスラッチ指
示信号ＺＱＡＬ０を受けるインバータ８３と、インバー
タ８３の出力信号とアドレスラッチ指示信号ＺＱＡＬ０
とに従って活性化され、内部アドレスカウンタ３６から
のリフレッシュアドレスＱＡＤＤ＜０：ｍ＞を反転する
トライステートインバータバッファ回路８４と、トライ
ステートインバータバッファ回路８４の出力信号を反転
して内部ロウアドレスビットＲＡ０＜０：ｍ＞を生成す
るインバータ回路８５と、インバータ回路８５の出力信
号を反転してインバータ回路８５の入力へ伝達するイン
バータ回路８６を含む。トライステートインバータバッ
ファ回路８４は、アドレスラッチ指示信号ＺＱＡＬ０が
Ｌレベルのときに活性化され、インバータ回路として動
作し、かつアドレスラッチ指示信号ＺＱＡＬ０がＨレベ
ルのときに非活性化されて出力ハイインピーダンス状態
となる。これらのインバータ回路８４−８６は、リフレ
ッシュアドレスＱＡＤＤ＜０：ｍ＞の各ビットに対して
設けられるインバータを含む。

【０１００】ロウアドレス発生回路２８ｂは、アドレス
ラッチ指示信号ＺＱＡＬ１を反転するインバータ８７
と、アドレスラッチ指示信号ＺＱＡＬ１とインバータ回
路８７の出力信号とに応答して活性化され、リフレッシ
ュアドレスＱＡＤＤ＜０：ｍ＞を反転するトライステー
トインバータバッファ回路８８と、トライステートイン
バータバッファ回路８８の出力信号を反転して内部ロウ
アドレスビットＲＡ１＜０：ｍ＞を生成するインバータ
回路８９と、インバータ回路８９の出力信号を反転して
インバータ回路８９の入力部へ伝達するインバータ回路
９０を含む。このトライステートインバータバッファ回
路８８は、アドレスラッチ指示信号ＺＱＡＬ１がＬレベ
ルのときに活性化され、インバータ回路として動作し、
アドレスラッチ指示信号ＺＱＡＬ１がＨレベルのとき非
活性化されて出力ハイインピーダンス状態となる。イン
バータ回路８５および８６が、ラッチ回路を構成し、ま
たインバータ回路８９および９０が、ラッチ回路を構成
する。次に、図１０に示すロウアドレス発生回路２８ａ
および２８ｂの動作を図１１に示す信号波形図を参照し
て説明する。

【０１０１】カウントアップ指示信号ＺＣＮＴＵＰが活
性化されると、図１に示す内部アドレスカウンタ３６の
カウント値が更新され、新たなリフレッシュアドレスＡ
Ｄ０が指定される。カウントアップ指示信号ＺＣＮＴＵ
Ｐが活性化されたときには、バンクＢ０に対するリフレ
ッシュが行なわれ、アドレスラッチ指示信号ＺＱＡＬ０
がＬレベルの活性状態となる。応じて、トライステート
インバータバッファ回路８４が活性化され、このリフレ
ッシュアドレスビットＱＡＤＤ＜０：ｍ＞を取込みラッ
チし、内部ロウアドレスＲＡ０＜０：ｍ＞として、この
内部リフレッシュアドレスビットＱＡＤＤ＜０：ｍ＞が
指定するアドレスＡＤ０を指定する。

【０１０２】ついで、バンクＢ１に対するリフレッシュ
が行なわれるとき、バンクＢ１に対するバンク活性化信
号の活性化に応答して、アドレスラッチ指示信号ＺＱＡ
Ｌ１がＬレベルの活性状態となり、トライステートイン
バータバッファ回路８８が内部アドレスカウンタ３６か
らのリフレッシュアドレスビットＱＡＤＤ＜０：ｍ＞を
取込みラッチし、リフレッシュアドレスＡＤ０を指定す
る状態に内部ロウアドレスビットＲＡ１＜０：ｍ＞が設
定される。

【０１０３】以降、カウントアップ指示信号ＺＣＮＴＵ
Ｐが活性化されるごとに、リフレッシュアドレスが更新
され、ロウアドレス発生回路２８ａおよび２８ｂが応じ
て与えられたリフレッシュアドレスを取込みラッチす
る。カウントアップ指示信号ＺＣＮＴＵＰが活性化され
ない場合には、リフレッシュアドレスＱＡＤＤ＜０：ｍ
＞の値が変化しない。カウントアップ指示信号ＺＣＮＴ
ＵＰが活性化されるのは、すべてのバンクのリフレッシ
ュが完了した状態において次に新たにリフレッシュを行
なうリフレッシュ指示（オートリフレッシュ指示を含
む）が与えられたときである。したがって、バンクＢ１
のリフレッシュ前に、セルフリフレッシュイグジットコ
マンドが与えられた場合には、リフレッシュアドレスは
変更されず、中断されたリフレッシュアドレスに従って
再びリフレッシュがバンクＢ０から実行される。

【０１０４】次に、この発明の実施の形態１に従う半導
体記憶装置のセルフリフレッシュモード時の動作につい
て図１２および図１３を参照して説明する。図１２にお
いて、時刻ｔｄにおいてセルフリフレッシュエントリコ
マンドが与えられると、外部クロック信号ｅｘｔＣＬＫ
の立上がりに同期して、セルフリフレッシュ活性化指示
信号ＺＳＥＬＦがＬレベルの活性状態へ所定期間駆動さ
れる（図２参照）。このセルフリフレッシュ指示信号Ｚ
ＳＥＬＦの活性化に応答して、図４に示すように、ＲＦ
Ｓ信号発生回路３からのリフレッシュ状態指示信号ＲＦ
Ｓ０およびＲＦＳ１がともに活性状態へ駆動される。リ
フレッシュ状態指示信号ＲＦＳ０がＨレベルへ駆動され
ると、コマンドデコーダ回路６においては、図２に示す
ように、クロックイネーブル信号ＺＣＫＥがＨレベルと
なって所定時間経過後、リフレッシュ完了指示信号ＥＸ
ＩＴがＬレベルに立下がる。

【０１０５】また、セルフリフレッシュ指示信号ＺＳＥ
ＬＦの活性化に応答して、セルフリフレッシュ状態指示
信号ＲＦＳ０が活性化されると、ＲＡＳＲ信号発生回路
３３からのメインバンク活性化信号ＺＲＡＳＲＭが、図
６（Ｅ）に示すように、Ｌレベルに立下がる。メインバ
ンク活性化信号ＺＲＡＳＲＭの活性化に応答して、ＲＡ
ＳＲ遅延回路３４からのバンクＢ０に対するバンク活性
化信号ＺＲＡＳＲ０が図７（Ａ）に示すようにＬレベル
の活性状態へ駆動される。このバンク活性化信号ＺＲＡ
ＳＲ０の活性化に応答して、カウントアップ信号発生回
路３５は、図９（Ａ）に示すように、カウントアップ指
示信号ＺＣＮＴＵＰをＬレベルに駆動し、応じて内部ア
ドレスカウンタ３６からのリフレッシュアドレスＱＡＤ
Ｄ＜０：ｍ＞が更新される。

【０１０６】また、このバンク活性化信号ＺＲＡＳＲ０
の活性化に応答して、ロウアドレスラッチ指示信号ＺＱ
ＡＬ０が活性化され、リフレッシュアドレスＱＡＤＤ＜
０：ｍ＞がロウアドレス発生回路２８ａにより取込まれ
（図１０参照）、バンクＢ０に対する内部ロウアドレス
ビットＲＡ０＜０：ｍ＞が、リフレッシュアドレス♯０
０００を指定する状態に設定される。また、このバンク
活性化信号ＲＡＳＲ０の活性化に応答して、ロウ系制御
信号発生回路２６ａが、図８（Ａ）に示すようにワード
線活性化信号ＲＸＴ０を活性状態へ駆動する。このワー
ド線活性化信号ＲＸＴ０の活性化に応答して、ＷＬ活性
化回路２９ａが、アドレス指定されたワード線ＷＬ０＜
０＞を選択状態へ駆動する。

【０１０７】このバンクＢ０に対するリフレッシュ動作
が完了すると、カウントアップ信号発生回路３５におい
ては、その内部ノードＮＤが図９（Ａ）に示すように、
Ｈレベルに設定される。次いで、ＲＡＳＲ遅延回路３４
からのバンク活性化信号ＺＲＡＳＲ１が、図７（Ａ）に
示すように活性状態へ駆動されて、バンクＢ０に対する
アドレスラッチ信号ＺＱＡＬ１が活性化され、内部アド
レスカウンタ３６からのリフレッシュアドレスビットＱ
ＡＤＤ＜０：ｍ＞を取込み、ロウアドレス発生回路２８
ｂからの内部ロウアドレスビットＲＡ１＜０：ｍ＞がア
ドレス♯００００を指定する状態となる。このバンク活
性化信号ＺＲＡＳＲ１の活性化に応答して、ロウ系制御
信号発生回路２６Ｂは、またワード線活性化信号ＲＸＴ
１を活性状態へ駆動する（図８（Ｂ）参照）。したがっ
て、このバンクＢ１において、アドレス指定されたワー
ド線ＷＬ１＜０＞が選択され、対応のセンスアンプ回路
が活性化されて、このワード線ＷＬ１＜０＞に接続され
るメモリセルのデータのリフレッシュが実行される。

【０１０８】バンクＢ１に対するリフレッシュ動作が完
了し、バンク活性化信号ＺＲＡＳＲ１が非活性状態とな
ると、カウントアップ信号発生回路３５においては、図
９（Ａ）に示すように、ノードＮＤがＬレベルにリセッ
トされる。所定期間が経過すると、リフレッシュ周期制
御回路３２からのリフレッシュ周期φｒｅｑが活性化さ
れ、ＲＡＳＲ信号発生回路３３が、図６（Ａ）に示すよ
うに、メインバンク活性化信号ＺＲＡＳＲＭを活性化す
る。メインバンク活性化信号ＺＲＡＳＲＭの活性化に応
答してバンク活性化信号ＺＲＡＳＲ０が活性化され、応
じて図９（Ａ）に示すように、カウントアップ指示信号
ＺＣＮＴＵＰがＬレベルの活性状態へ駆動され（ノード
ＮＤはＬレベル）、内部アドレスカウンタ３６からのリ
フレッシュアドレスビットＱＡＤＤ＜０：ｍ＞の値が増
分され、次のアドレス♯０００１を指定する状態に設定
される。以後、先のリフレッシュ動作と同様にして、バ
ンクＢ０およびＢ１に対するリフレッシュが、リフレッ
シュアドレス♯０００１に対して実行される。

【０１０９】このバンクＢ０およびＢ１に対するリフレ
ッシュ動作が完了した後、時刻ｔｅにおいてセルフリフ
レッシュイグジットコマンドが印加される。このセルフ
リフレッシュイグジットコマンドが印加されると、図２
に示すように、クロックイネーブル信号ＺＣＫＥの活性
化に応答して、セルフリフレッシュ完了指示信号ＥＦＩ
ＴがＨレベルに立上がる。応じて、ＲＦＳ信号発生回路
３１において、このセルフリフレッシュ完了指示信号Ｅ
ＸＩＴの活性化に応答して、図４に示すように、リフレ
ッシュ状態指示信号ＲＦＳ０およびＲＦＳ１がＬレベル
の非活性状態となり、またＲＦＳ信号発生回路３１から
の全バンクリフレッシュ状態指示信号ＲＦＳＯＲが非活
性状態のＬレベルに駆動される。カウントアップ信号発
生回路３５においては、バンクＢ１に対するバンク活性
化信号ＺＲＡＳＲ１の非活性化時、内部のフリップフロ
ップ（図９（Ａ）に示すＮＡＮＤ回路７９，８０）がリ
セット状態に設定されている。内部アドレスカウンタ３
６からのリフレッシュアドレスビットＱＡＤＤ＜０：ｍ
＞は、アドレス♯００００１を指定する状態に維持され
る。

【０１１０】時刻ｔｆにおいて、再びセルフリフレッシ
ュエントリコマンドが印加されると、リフレッシュ活性
化指示信号ＺＳＥＬＦが活性化され、再び、リフレッシ
ュ状態指示信号ＲＦＳ０およびＲＦＳ１がＨレベルの活
性状態へ駆動され、応じて、セルフリフレッシュ完了指
示信号ＥＸＩＴがＬレベルに駆動される。以降、再び、
先の時刻ｔｄにおけるセルフリフレッシュエントリコマ
ンド印加時と同様の動作が実行される。このとき、バン
ク活性化信号ＺＲＡＳＲ０の活性化に応答して、カウン
トアップ指示信号ＺＣＮＴＵＰが活性化され、内部アド
レスカウンタ３６のカウント値が増分され、リフレッシ
ュアドレスビットＱＡＤＤ＜０：ｍ＞が、アドレス♯０
００２を指定する状態に設定され、以降、このアドレス
♯０００２に対するリフレッシュ動作がバンクＢ０およ
びＢ１において実行される。

【０１１１】次に、バンクＢ０およびＢ１に対して、リ
フレッシュアドレスが指定する行に対応するワード線Ｗ
Ｌ０＜２＞およびＷＬ１＜２＞が選択状態へ駆動され、
これらの選択ワード線に接続されるメモリセルのデータ
のリフレッシュが実行される。

【０１１２】次に、図１４および図１５を参照して、リ
フレッシュ動作時にセルフリフレッシュイグジットコマ
ンドが印加された場合の動作について説明する。図１４
において、時刻ｔｇにおいてセルフリフレッシュエント
リコマンドが印加されると、先の図１２に示す動作と同
様、バンク活性化信号ＺＲＡＳＲ０およびＺＲＡＳＲ１
が活性化され、リフレッシュアドレス♯００００に従っ
てバンクＢ０およびＢ１においてワード線が選択されて
リフレッシュが実行される。

【０１１３】時刻ｔｈにおいて、バンクＢ０に対するリ
フレッシュ動作期間中にセルフリフレッシュイグジット
コマンドが印加された場合、リフレッシュ状態指示信号
ＲＦＳ０がＨレベルの活性状態であり、セルフリフレッ
シュイグジットコマンドに従って、図２に示すように、
セルフリフレッシュ完了指示信号ＥＦＩＴがＨレベルに
立上がり、応じて、図４に示すように、ＲＦＳ信号発生
回路３１において、ＮＡＮＤ回路５６の入力信号はすべ
てＨレベルとなり、応じてリフレッシュ状態指示信号Ｒ
ＦＳ１がＬレベルの非活性状態となる。バンクＢ０のリ
フレッシュ動作が完了し、バンク活性化信号ＺＲＡＳＲ
０が非活性状態となると、図４に示すようにＲＦＳ信号
発生回路３１において、ＮＡＮＤ回路５０の入力信号は
すべてＨレベルとなり、応じてリフレッシュ状態指示信
号ＲＦＳ０がＬレベルに立下がり、応じて全バンクリフ
レッシュ状態指示信号ＲＦＳＯＲがＬレベルに立下が
る。したがってこのＲＦＳ信号発生回路３１からの全バ
ンクリフレッシュ状態指示信号ＲＦＳＯＲがＬレベルの
非活性状態となると、ＲＡＳＲ遅延回路３４において
は、図７（Ａ）に示すように、ＮＡＮＤ回路６６がディ
スエーブル状態とされ、バンクＢ１に対するバンク活性
化信号ＺＲＡＳＲ１は、Ｈレベルの非活性状態を維持す
る。

【０１１４】一方、カウントアップ信号発生回路３５に
おいては、図９（Ａ）に示すように、ノードＮＤが、バ
ンク活性化信号ＺＲＡＳＲ０の非活性化に応答してセッ
トされてＨレベルになる。したがって、この場合には、
バンクＢ０においてワード線ＷＬ０＜１＞に接続される
メモリセルのデータのリフレッシュのみが実行されてい
る。

【０１１５】次に、図１５に示すように、時刻ｔｉにお
いて再びセルフリフレッシュエントリコマンドが印加さ
れると、セルフリフレッシュ指示信号ＺＳＥＬＦがＬレ
ベルの活性状態とされ、リフレッシュ状態指示信号ＲＦ
Ｓ０およびＲＦＳ１がＨレベルへ駆動され、またリフレ
ッシュ完了指示信号ＥＸＩＴがＬレベルに立下がる。こ
のセルフリフレッシュ指示信号ＺＳＥＬＦの活性化に応
答してメインバンク活性化信号ＺＲＡＳＲＭが活性化さ
れ、応じてバンクＢ０に対するバンク活性化信号ＺＲＡ
ＳＲ０が活性化される。このとき、カウントアップ信号
発生回路３５においては、図９（Ａ）に示すノードＮＤ
がＨレベルにセットされており、バンク活性化信号ＺＲ
ＡＳＲ０がＬレベルに駆動されても、ＮＯＲ回路８１の
出力信号はＬレベルであり、カウントアップ指示信号Ｚ
ＣＮＴＵＰはＨレベルを維持する。したがって内部アド
レスカウンタ３６のカウント動作は行なわれず、リフレ
ッシュアドレスは更新されない。したがって、アドレス
ラッチ指示信号ＺＱＡＬ０がＬレベルの活性状態となっ
ても、ロウアドレス発生回路２８ａの出力するロウアド
レスビットＲＡ０＜０：ｍ＞の指定するリフレッシュア
ドレスは変化せず、このリフレッシュアドレス♯０００
１に対するリフレッシュ動作が実行される。一方、バン
クＢ１に対するバンク活性化信号ＺＲＡＳＲ１が活性化
されると、ロウアドレス発生回路２８ｂは、ロウ系制御
信号発生回路２６ｂからのアドレスラッチ指示信号ＺＱ
ＡＬ１に応答してこの内部アドレスカウンタ３６からの
リフレッシュアドレスビットＱＡＤＤ＜０：ｍ＞を取込
み、リフレッシュアドレス♯０００１に対するリフレッ
シュを実行する。したがって、時刻ｔｈにおけるセルフ
リフレッシュイグジットコマンドの印加により、リフレ
ッシュが中断されたバンクＢ１に対するアドレス♯００
０１に対するリフレッシュが実行される。このバンク活
性化信号ＺＲＡＳＲ１が非活性化されると、図９（Ａ）
に示すようにカウントアップ信号発生回路３５において
内部ノードＮＤがＬレベルにリセットされ、次のバンク
活性化信号ＺＲＡＳＲ０の活性化に応答してカウントア
ップ指示信号ＺＣＮＴＵＰが活性化されて内部アドレス
カウンタ３６のカウント値が増分され、次のリフレッシ
ュアドレス♯０００２が指定される。以降、所定の周期
でリフレッシュ動作が実行される。

【０１１６】上述のように、バンクのリフレッシュタイ
ミングを異ならせることにより、セルフリフレッシュイ
グジットコマンドが１つのバンクにおいてリフレッシュ
動作中に印加されても、そのバンクのリフレッシュ動作
完了後に半導体記憶装置の内部をプリチャージ状態に復
帰させることができる。したがって、このバンク活性化
信号ＺＲＡＳＲＭの活性化期間ｔＲＡＳ経過後には、半
導体記憶装置はプリチャージ状態となり、次のセルフリ
フレッシュエントリコマンドまたはアクティブコマンド
を受付けることができる。

【０１１７】また、セルフリフレッシュモードにおいて
リフレッシュが中断されても、リフレッシュが行なわれ
ないバンクに対しては次のセルフリフレッシュ動作サイ
クル時にセルフリフレッシュが行なわれるように構成し
ており、仮に、通常動作モード時にオートリフレッシュ
が印加されても、この内部アドレスカウンタ３６のカウ
ント値が更新されないため（オートリフレッシュ指示コ
マンド印加時において、セルフリフレッシュ指示信号Ｚ
ＳＥＬＦが再び活性状態となるように構成されればよ
い）、リフレッシュが中断されたメモリセルのリフレッ
シュサイクルが長くなるのを防止でき、この記憶データ
の消失が生じるのを防止することができる。

【０１１８】なお、上述の発明においては、バンクＢ０
およびＢ１のリフレッシュが実行されたとき、次に再び
バンクＢ０に対するリフレッシュが行なわれるときに内
部アドレスカウンタ３６のカウント値を更新している。
しかしながら、このバンクＢ１のリフレッシュ動作完了
後に、内部アドレスカウンタ３６のカウント値を更新す
るように構成されてもよい。すなわち、バンクＢ１に対
するバンク活性化信号ＺＲＡＳＲ１の立上がりに応答し
てカウントアップ指示信号ＺＣＮＴＵＰを活性状態へ駆
動するように構成されてもよい。バンクＢ１のリフレッ
シュが実行されない場合、内部アドレスカウンタ３６の
カウント値が更新されず、次のセルフリフレッシュエン
トリコマンド印加時には、中断されたリフレッシュアド
レスから再びリフレッシュを実行することができる。ま
た、ロウアドレス発生回路２６ａおよび２６ｂもバンク
活性化信号の非活性化時リセットされてもよい。

【０１１９】以上のように、この発明の実施の形態１に
従えば、２つのバンクを有する半導体記憶装置におい
て、バンクのリフレッシュ期間を互いに異ならせ、かつ
セルフリフレッシュイグジットコマンドによりリフレッ
シュ動作が中断された場合、リフレッシュアドレスの更
新を停止させるように構成しているため、セルフリフレ
ッシュイグジットコマンド印加後、１つのバンクのリフ
レッシュに要する時間経過後には、この半導体記憶装置
をプリチャージ状態へ移行することができ、仕様値ｔＲ
Ｃが長くなるのを防止することができる。また、バンク
のリフレッシュタイミングを異ならせており、電流消費
を分散させることができ、内部回路を安定に動作させる
ことができる。また、リフレッシュが中断された場合に
は、次のリフレッシュ動作時に同じリフレッシュアドレ
スからリフレッシュを行なうように構成されており、リ
フレッシュが中断されてメモリセルのリフレッシュサイ
クルが不必要に長くなるのを防止でき、記憶データの消
失を防止することができる。

【０１２０】［実施の形態２］図１６は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６に示す半導体記憶装置において
は、バンクＢ０−Ｂｎが設けられる。これらのバンクＢ
０−Ｂｎそれぞれのワード線ＷＬ０＜０：Ｍ＞−ＷＬｎ
＜０：Ｍ＞をそれぞれ駆動するために、バンクそれぞれ
に対応して設けられるＷＬ活性化回路を含むＷＬ活性回
路群１００が設けられる。このＷＬ活性回路群１００の
ＷＬ活性回路をそれぞれ駆動するために、バンクＢ０−
Ｂｎそれぞれに対して設けられるロウ系制御信号発生回
路を含むロウ系制御信号発生回路群９６と、ロウ系制御
信号発生回路群９６に含まれるロウ系制御信号発生回路
からのアドレスラッチ指示信号ＺＱＡＬ０−ＺＱＡＬｎ
に応答して内部アドレスカウンタ３６からのリフレッシ
ュアドレスビットＱＡＤＤ＜０：ｍ＞を取込み、ＷＬ活
性回路群１００に含まれる対応のＷＬ活性回路へ内部ア
ドレスビットＲＡ０＜０：ｍ＞−ＲＡｎ＜０：ｍ＞を与
えるロウアドレス発生回路を含むロウアドレス発生回路
群９９が設けられる。

【０１２１】ロウ系制御信号発生回路群９６に含まれる
ロウ系制御信号発生回路（バンク制御回路）は、それぞ
れ、ＲＡＳＲ遅延回路９５からのバンク活性化信号ＺＲ
ＡＳＲ０−ＺＲＡＳＲｎの活性化に応答して、ワード線
活性化信号ＲＸＴ０−ＲＸＴｎおよびアドレスラッチ指
示信号ＺＱＡＬ０−ＺＱＡＬｎを活性化する。

【０１２２】リフレッシュ制御回路は、コマンドデコー
ダ回路３０からのセルフリフレッシュ指示信号ＺＳＥＬ
Ｆとリフレッシュ完了指示信号ＥＸＩＴとバンク活性化
信号ＺＲＡＳＲ０−ＺＲＡＳＲｎを受け、バンクＢ０の
リフレッシュ状態指示信号ＲＦＳ０を生成しかつ全バン
クのリフレッシュ状態を示す全バンクリフレッシュ状態
指示信号ＲＦＳＯＲを発生するＲＦＳ信号発生回路９２
と、バンクリフレッシュ状態指示信号ＲＦＳ０の活性化
に応答して起動され所定の周期でリフレッシュ要求φｒ
ｅｑを発生するリフレッシュ制御回路３２と、バンクリ
フレッシュ状態指示信号ＲＦＳ０とリフレッシュ要求φ
ｒｅｑとに従ってメインバンク活性化信号ＺＲＡＳＲＭ
を生成するＲＡＳ信号発生回路３３と、バンク活性化信
号ＺＲＡＳＲ０およびＺＲＡＳＲｎに従ってカウントア
ップ指示信号ＺＣＮＴＵＰを発生する内部アドレスカウ
ントアップ信号発生回路９７と、ＲＡＳＲ信号発生回路
３３からのメインバンク活性化信号ＺＲＡＳＲＭとＲＦ
Ｓ信号発生回路９２からの全バンクリフレッシュ状態指
示信号ＲＦＳＯＲに従ってバンク活性化信号ＺＲＡＳＲ
０−ＺＲＡＳＲｎをそれぞれ互いに異なるタイミングで
活性化するＲＡＳＲ遅延回路９５を含む。

【０１２３】このＲＡＳＲ遅延回路９５は、その構成は
後に詳細に説明するが、バンク活性化信号ＺＲＡＳＲ０
から順次バンク活性化信号を活性化し、最終にバンク活
性化信号ＺＲＡＳＲｎを活性化する。カウントアップ信
号発生回路９７は、バンク活性化信号ＺＲＡＳＲ０が非
活性化されるとセットされ、かつバンク活性化信号ＺＲ
ＡＳＲｎが非活性化されるとリセットされるフリップフ
ロップを含み、リセット状態においてバンク活性化信号
ＺＲＡＳＲ０が活性化されるとカウントアップ指示信号
ＺＣＮＴＵＰを活性化する。したがって、バンクＺＲＡ
ＳＲ０−ＺらＳＲｎがすべてリフレッシュされ、次に新
たにバンクＢ０に対するリフレッシュが行なわれるとき
にカウントアップ指示信号ＺＣＮＴＵＰが活性化され
る。このカウントアップ指示信号ＺＣＮＴＵＰの活性化
に応答して内部アドレスカウンタ３６がそのリフレッシ
ュアドレスビットＱＡＤＤ＜０：ｍ＞の値を更新（増
分）する。

【０１２４】ＲＡＳＲ遅延回路９５は、全バンクリフレ
ッシュ状態指示信号ＲＦＳＯＲが非活性化されると、以
降のバンク活性化信号の活性化を禁止する。このときに
は、リフレッシュ動作が、途中で中断されるため、バン
ク活性化信号ＺＲＡＳＲｎが活性化されない。内部アド
レスカウントアップ信号発生回路９７はセット状態を維
持し、カウントアップ指示信号ＺＣＮＴＵＰは、新たに
リフレッシュを行なうためにバンク活性化信号ＺＲＡＳ
Ｒ０が活性化されても活性化されず、内部アドレスカウ
ンタ３６の出力するリフレッシュアドレスは変化しな
い。したがって、この実施の形態２においても、リフレ
ッシュ中断時においては、中断されたリフレッシュアド
レスから再びリフレッシュが実行される。

【０１２５】コマンドデコーダ回路３０、ＲＡＳＲ信号
発生回路３３の構成は図１において示した第１の実施の
形態におけるものと同じである。内部アドレスカウンタ
３６も、実施の形態１と同様、カウント回路で構成さ
れ、カウントアップ指示信号ＺＣＮＴＵＰの活性化時そ
のカウント値が更新される。ロウ系制御信号発生回路群
９６、ロウアドレス発生回路群９９およびＷＬ活性回路
群１００は、バンクＢ０−Ｂｎに対応してそれぞれ設け
られる回路を含み、各回路の構成は実施の形態１と同様
である。次に、実施の形態１と異なる部分の具体的構成
について順次説明する。

【０１２６】［ＲＦＳ信号発生回路９２の構成］図１７
は、図１６に示すＲＦＳ信号発生回路９２の構成を示す
図である。図１７においては、リフレッシュ状態指示信
号ＲＦＳｉ（ｉ＝０〜ｎ）に対するリフレッシュ状態指
示信号発生部の構成を代表的に示す。このリフレッシュ
状態指示信号ＲＦＳｉを発生する部分は、リフレッシュ
状態指示信号ＲＦＳｉを遅延する遅延回路１０１と、バ
ンク活性化信号ＺＲＡＳＲｉを遅延する遅延回路１０２
と、セルフリフレッシュ完了指示信号ＥＸＩＴと遅延回
路１０１および１０２の出力信号とを受けるＮＡＮＤ回
路１０３と、セルフリフレッシュ指示信号ＺＳＥＬＦの
活性化に応答してセットされかつＮＡＮＤ回路１０３の
出力信号がＬレベルのときにリセットされるフリップフ
ロップを構成するＮＡＮＤ回路１０４および１０５と、
ＮＡＮＤ回路１０５の出力信号を反転してリフレッシュ
状態指示信号ＲＦＳｉを生成するインバータ１０６を含
む。ＮＡＮＤ回路１０４は、セルフリフレッシュ指示信
号ＺＳＥＬＦとＮＡＮＤ回路１０５の出力信号とを受け
る。ＮＡＮＤ回路１０５は、ＮＡＮＤ回路１０４の出力
信号とＮＡＮＤ回路１０３の出力信号とを受ける。

【０１２７】このリフレッシュ状態指示信号ＲＦＳｉを
発生する部分の構成は、先の実施の形態１において図４
を参照して説明した回路と同じ構成である。バンクそれ
ぞれに対応して、このリフレッシュ状態指示信号発生部
が設けられる。すなわち、リフレッシュ状態指示信号Ｒ
ＦＳｉは、対応のバンクＢｉのリフレッシュ状態が解除
されると、すなわちバンク活性化信号ＺＲＡＳＲｉおよ
びセルフリフレッシュ完了指示信号ＥＸＩＴがともにＨ
レベルとなると、Ｈレベルの活性状態からＬレベルの非
活性状態へ駆動され、対応のバンクのリフレッシュモー
ドが解除されることを示す。このセルフリフレッシュ状
態指示信号ＲＦＳｉは、セルフリフレッシュ指示信号Ｚ
ＳＥＬＦの活性化に応答してセットされてＨレベルに駆
動される。

【０１２８】ＲＦＳ信号発生回路９２は、さらに、バン
クＢ０−Ｂｎに対応するリフレッシュ状態指示信号ＲＦ
Ｓ０−ＲＦＳｎを受けるＮＯＲ回路１１５と、ＮＯＲ回
路１１５の出力信号を反転して全バンクリフレッシュ状
態指示信号ＲＦＳＯＲを生成するインバータ１１６を含
む。この全バンクリフレッシュ状態指示信号ＲＦＳＯＲ
は、リフレッシュ状態指示信号ＲＦＳ０−ＲＦＳｎがす
べてＬレベルの非活性状態のときＬレベルへ駆動され
る。すなわち、この全バンクリフレッシュ状態指示信号
ＲＦＳＯＲは、全バンクがリフレッシュモードから解除
されて半導体記憶装置の内部がプリチャージ状態になっ
たときにＬレベルの活性状態とされ、少なくとも１つの
バンクにおいてリフレッシュ動作が行なわれている場合
には、Ｈレベルの活性状態を維持する。この全バンクリ
フレッシュ状態指示信号ＲＦＳＯＲを利用して、リフレ
ッシュ中断時において、活性状態のバンク活性化信号以
降の活性化を禁止する。

【０１２９】なお、遅延回路１０１および１０２の遅延
時間は２−３ｎｓ程度であり、信号のレーシングが生じ
るのを防止する。

【０１３０】［ＲＡＳＲ遅延回路９５の構成］図１８
は、図１６に示すＲＡＳＲ遅延回路９５の構成を示す図
である。図１８において、このＲＡＳＲ遅延回路９５
は、バンク活性化信号ＺＲＡＳＲ０−ＺＲＡＳＲｎそれ
ぞれに対応して並列に設けられる回路部分を含む。バン
ク活性化信号ＺＲＡＳＲ０を発生する回路部分は、ＲＡ
ＳＲ信号発生回路３３からのメインバンク活性化信号Ｚ
ＲＡＳＲＭを受けるインバータ１２７と、インバータ１
２７の出力信号を反転してバンク活性化信号ＺＲＡＳＲ
０を生成するインバータ１２８を含む。バンク活性化信
号ＺＲＡＳＲ１を発生する回路部分は、メインバンク活
性化信号ＺＲＡＳＲＭを所定時間遅延する遅延回路１２
９と、遅延回路１２９の出力信号を反転するインバータ
１３０と、インバータ１３０の出力信号と全バンクリフ
レッシュ状態指示信号ＲＦＳＯＲとを受けてバンク活性
化信号ＺＲＡＳＲ１を生成するＮＡＮＤ回路１３１を含
む。

【０１３１】以降、バンク活性化信号の番号が１つ増分
されるごとに遅延回路が１段増分される。この遅延回路
は、メインバンク活性化信号ＺＲＡＳＲＭの活性化期間
以上の遅延時間を有する。

【０１３２】バンク活性化信号ＺＲＡＳＲｎ−１を発生
する回路部分は、メインバンク活性化信号ＺＲＡＳＲＭ
を受ける（ｎ−１）段の縦続接続される遅延回路１３２
…１３３と、遅延回路１３３の出力信号を反転するイン
バータ１３４と、インバータ１３４の出力信号と全バン
クリフレッシュ状態指示信号ＲＦＳＯＲを受けてバンク
活性化信号ＺＲＡＳＲｎ−１を発生するＮＡＮＤ回路１
３５を含む。

【０１３３】バンク活性化信号ＺＲＡＳＲｎを発生する
回路部分は、ｎ段の縦続接続される遅延回路１３６…１
３７および１３８と、遅延回路１３８の出力信号を反転
するインバータ１３９と、インバータ１３９の出力信号
と全バンクリフレッシュ状態指示信号ＲＦＳＯＲを受け
てバンク活性化信号ＺＲＡＳＲｎを生成するＮＡＮＤ回
路１４０を含む。全バンクリフレッシュ状態指示信号Ｒ
ＦＳＯＲがＬレベルのときには、バンク活性化信号ＺＲ
ＡＳＲ１−ＺＲＡＳＲｎはすべてＨレベルの非活性状態
に固定される。

【０１３４】すなわち、図１９に示すように、バンク活
性化信号ＺＲＡＳＲ０−ＺＲＡＳＲｊは、この順に活性
化され、バンク活性化信号ＺＲＡＳＲｋの活性化期間中
に、セルフリフレッシュイグジットコマンドが与えられ
た場合を考える。バンク活性化信号ＺＲＡＳＲ０がＨレ
ベルであり、このセルフリフレッシュイグジットコマン
ドの印加により、セルフリフレッシュ完了指示信号ＥＸ
ＩＴがＨレベルに立上がる（図２参照）。セルフリフレ
ッシュ完了指示信号ＥＸＩＴの立上がりに応答して、リ
フレッシュ状態指示信号ＲＦＳ０−ＲＦＳｎがすべてＬ
レベルに立下がる（図１７参照）。バンク活性化信号Ｚ
ＲＡＳＲｋが非活性状態となると、バンクＢｋに対する
リフレッシュ動作が完了し、バンクＢｋのリフレッシュ
状態指示信号ＲＦＳｋがＬレベルに立下がる（図１７参
照）。応じて、全バンクリフレッシュ状態指示信号ＲＦ
ＳＯＲがＬレベルとなる。

【０１３５】この全バンクリフレッシュ状態指示信号Ｒ
ＦＳＯＲがＬレベルとなると、図１８に示すように、Ｎ
ＡＮＤ回路１３１、１３５および１４０がディスエーブ
ル状態とされ、バンク活性化信号ＺＲＡＳＲ１−ＺＲＡ
ＳＲｎがすべてＨレベルに固定される。これにより、バ
ンクのリフレッシュ動作を中断させることができる。セ
ルフリフレッシュイグジットコマンド印加時、全バンク
のリフレッシュが完了するまで待ち合わせる必要がな
く、バンク数が増大しても、仕様値ｔＲＣが増大するの
を防止することができる（１つのバンクのリフレッシュ
動作完了まで待ち合わせればよいだけであるため）。

【０１３６】［カウントアップ信号発生回路９７の構
成］図２０は、図１６に示す内部アドレスカウントアッ
プ信号発生回路９７の構成を示す図である。図２０にお
いて、カウントアップ信号発生回路９７は、バンク活性
化信号ＺＲＡＳＲ０を遅延する遅延回路１５３と、遅延
回路１５３の出力信号を反転するインバータ１５４と、
インバータ１５４の出力信号とバンク活性化信号ＺＲＡ
ＳＲ０を受けるＮＡＮＤ回路１５５と、バンク活性化信
号ＺＲＡＳＲｎを遅延する遅延回路１５６と、遅延回路
１５６の出力信号を反転するインバータ１５７と、イン
バータ１５７の出力信号とバンク活性化信号ＺＲＡＳＲ
ｎとを受けるＮＡＮＤ回路１５８と、フリップフロップ
を構成するＮＡＮＤ回路１５９および１６０を含む。Ｎ
ＡＮＤ回路１５９は、ＮＡＮＤ回路１５５の出力信号と
ＮＡＮＤ回路１６０の出力信号とを受ける。ＮＡＮＤ回
路１６０は、ＮＡＮＤ回路１５８の出力信号とＮＡＮＤ
回路１５９の出力信号と電源投入検出信号ＺＰＯＲとを
受ける。

【０１３７】カウントアップ信号発生回路９７は、さら
に、ＮＡＮＤ回路１５９の出力信号とバンク活性化信号
ＺＲＡＳＲ０を受けるＮＯＲ回路１６１と、ＮＯＲ回路
１６１の出力信号を反転してカウントアップ指示信号Ｚ
ＣＮＴＵＰを生成するインバータ１６２を含む。

【０１３８】この図２０に示すカウントアップ信号発生
回路９７は、先の実施の形態１において図９（Ａ）を参
照して説明したカウントアップ信号発生回路と、バンク
活性化信号ＺＲＡＳＲ１に代えてバンク活性化信号ＺＲ
ＡＳＲｎが用いられる点が異なるだけである。したがっ
て、バンク活性化信号ＺＲＡＳＲｎが活性化され、この
バンクＢｎに対するリフレッシュ動作が完了すると、ノ
ードＮＤがＬレベルにリセットされる。したがって、バ
ンクＢ０−Ｂｎのリフレッシュ動作が中断された場合に
は、バンクＢｎのリフレッシュが実行されないため、バ
ンク活性化信号ＺＲＡＳＲｎはＨレベルを維持し、ＮＡ
ＮＤ回路１５９および１６０で構成されるフリップフロ
ップはリセットされずセット状態を維持する。

【０１３９】したがって、次のセルフリフレッシュエン
トリコマンドにより、バンク活性化信号ＺＲＡＳＲ０が
活性化されても、ノードＮＤはＨレベルを維持し、応じ
てカウントアップ指示信号ＺＣＮＴＵＰはＨレベルを維
持し、内部アドレスカウンタ３６はカウント動作を行な
わず、リフレッシュアドレスは更新されない。したがっ
て、中断されたリフレッシュアドレスから再び、リフレ
ッシュが所定のシーケンスですなわちバンクＢ０からバ
ンクＢｎに向って順次行なわれる。したがって、リフレ
ッシュ中断時においても、中断されたリフレッシュアド
レスからリフレッシュが実行されるため、リフレッシュ
が中断されたバンクのリフレッシュサイクルが長くなる
のを防止でき、安定に記憶データを保持することができ
る。

【０１４０】［ロウ系制御信号発生回路群９６の構成］
図２１は、図１６に示すロウ系制御信号発生回路群９６
に含まれる１つのバンクに対するロウ系制御信号発生回
路の構成を示す図である。図２１においては、バンクＢ
ｉに対して設けられるロウ系制御信号発生回路の構成を
代表的に示す。このロウ系制御信号発生回路は、バンク
活性化信号ＺＲＡＳＲｉを受けるインバータ１４１と、
インバータ１４１の出力信号を反転してアドレスラッチ
指示信号ＺＱＡＬｉを生成するインバータ１４２と、イ
ンバータ１４２の出力信号を反転してワード線活性化信
号ＲＸＴｉを生成するインバータ１４３を含む。この図
２１に示すロウ系制御信号発生回路がバンクＢ０−Ｂｎ
にそれぞれ対応して配置される。この図２１に示すロウ
系制御信号発生回路の構成は、先の実施の形態１におい
て図８（Ａ）および（Ｂ）において示した回路と同じで
ある。このロウ系制御信号発生回路は、またセンスアン
プを活性化するためのセンスアンプ活性化信号を、バン
ク活性化信号ＺＲＡＳＲｉの活性化に応答して発生す
る。したがって、このバンク活性化信号ＺＲＡＳＲｉ
は、バンクＢ０−Ｂｎそれぞれに対して、活性化タイミ
ングが異ならされており、各バンク単位で、ワード線選
択タイミングをバンク数が増大しても互いに異ならせる
ことができる。

【０１４１】［ロウアドレス発生回路群９９の構成］図
２２は、図１６に示すロウアドレス発生回路群９９に含
まれる１つのバンクＢｉに対するロウアドレス発生回路
の構成を示す図である。図２２において、バンクＢｉ
（ｉ＝０−ｎ）に対するロウアドレス発生回路は、対応
のロウ系制御信号発生回路から与えられるバンクアドレ
スラッチ指示信号ＺＱＡＬｉを受けるインバータ１６３
と、インバータ１６３の出力信号とアドレスラッチ指示
信号ＺＱＡＬｉとに従がって選択的に活性化され、内部
アドレスカウンタ３６からのリフレッシュアドレスビッ
トＱＡＤＤ＜０：ｍ＞を反転するトライステートインバ
ータバッファ回路１６４と、このトライステートインバ
ータバッファ回路１６４の出力信号を反転してバンクＢ
ｉに対するロウアドレスビットＲＡｉ＜０：ｍ＞を生成
するインバータ回路１６５と、インバータ回路１６５の
出力信号を反転してインバータ回路１６５の入力部へ伝
達するインバータ回路１６６を含む。

【０１４２】この図２２に示すロウアドレス発生回路の
構成も、先の実施の形態１において図１０を参照して説
明したロウアドレス発生回路の構成と同じである。ラッ
チ指示信号ＺＱＡＬｉがＬレベルの活性状態となると、
トライステートインバータバッファ回路１６４が動作
し、リフレッシュアドレスビットＱＡＤＤ＜０：ｍ＞を
反転し、インバータ回路１６５および１６６がこのトラ
イステートインバータバッファ回路１６４の出力信号を
ラッチする。

【０１４３】バンクＢ０−Ｂｎそれぞれに対応してロウ
アドレス発生回路を設け、これらのロウアドレス発生回
路に対応のロウ系制御信号発生回路からのラッチ指示信
号ＺＱＡＬｉに従って選択的にラッチ動作をさせること
により、各バンク単位で互いに独立にロウ選択動作を行
なわせることができ、応じてリフレッシュタイミングを
異ならせてリフレッシュを行なわせることができる。

【０１４４】この実施の形態２における半導体記憶装置
のリフレッシュ動作は、実施の形態１のバンク数２を、
バンク数（ｎ＋１）に拡張した場合の動作と同じであ
る。リフレッシュ中断時においては、リフレッシュシー
ケンスにおける以降のバンク活性化信号が非活性化さ
れ、活性状態のバンク活性化信号の非活性化に応答し
て、この半導体記憶装置の内部がプリチャージ状態に復
帰する。このときには、図２０に示すカウントアップ信
号発生回路９７はノードＮＤがセット状態にあり、次に
セルフリフレッシュエントリコマンドが印加されても、
内部アドレスカウンタがカウント動作を行なわず、中断
されたリフレッシュアドレスからのリフレッシュが実行
される。

【０１４５】なお、この実施の形態２においても、所定
のシーケンスで活性化されるバンク活性化信号ＺＲＡＳ
Ｒ０−ＺＲＡＳＲｎのうち、この所定のシーケンスの最
後に活性化されるバンク活性化信号ＺＲＡＳＲｎが活性
化された後に非活性化されるとワンショットのパルス信
号を発生して内部アドレスカウンタにカウント動作を行
なわせるように構成してもよい。１つのリフレッシュシ
ーケンス完了時にリフレッシュアドレスの更新が行なわ
れ、次のリフレッシュシーケンスの開始を待つ。この場
合においても、同様の効果を得ることができる。

【０１４６】以上のように、この発明の実施の形態２に
従えば、バンク数が多い場合においても、各バンクごと
にリフレッシュタイミング（期間）を異ならせ、リフレ
ッシュ中断時においては１つのバンクのリフレッシュ完
了後（セルフリフレッシュイクジットコマンド印加時リ
フレッシュ動作を行なっている場合）、リフレッシュシ
ーケンスにおける以降のバンクの活性化を停止させてお
り、セルフリフレッシュイクジットコマンド印加後、速
いタイミングで、半導体記憶装置内部をプリチャージ状
態に復帰させることができ、仕様値ｔＲＣが増大するの
を抑制することができる。

【０１４７】また、バンクごとにリフレッシュタイミン
グを異ならせており、ワード線選択およびセンスアンプ
活性化タイミングも応じて異なっており、電流消費が分
散され、ピーク電流電源ノイズが生じ、回路が誤動作す
るのを防止することができる。

【０１４８】［実施の形態３］図２３は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。この実施の形態３においては、メモリ
アレイは、バンクＢ０−Ｂ２ｎ＋１に分割される。これ
らのバンクＢ０−Ｂ２ｎ＋１が、偶数バンクＢ０、Ｂ
２、…Ｂ２ｎと奇数バンクＢ１、Ｂ３、…Ｂ２ｎ＋１に
分割される。偶数バンクおよび奇数バンク単位でリフレ
ッシュタイミング（期間）を異ならせる。

【０１４９】バンクＢ０−Ｂ２ｎ＋１は、ワード線群Ｗ
Ｌ０＜０：Ｍ＞−ＷＬ２ｎ＋１＜０：Ｍ＞をそれぞれ含
む。ここで、Ｍは２^m+1−１である。

【０１５０】ＷＬ活性回路群１８８は、バンクＢ０−Ｂ
２ｎ＋１それぞれに対応して設けられるＷＬ活性回路を
含み、ロウアドレス発生回路群１８７から与えられるロ
ウアドレスＲＡ０＜０：ｍ＞−ＲＡ２ｎ＋１＜０：ｍ＞
をそれぞれ受け、ロウ系制御信号発生回路群１８４から
与えられるワード線活性化信号ＲＸＴ＿ＥＶＥＮおよび
ＲＸＴ＿ＯＤＤに従ってアドレス指定された行に対応す
るワード線を選択状態へ駆動する。リフレッシュ制御回
路は、外部からの制御ＣＳ、ＣＫＥ、ＲＡＳ、ＣＡＳお
よびＷＥの内部クロック信号ＣＬＫの立上がりエッジに
おける論理レベルに従ってセルフリフレッシュ指示信号
ＺＳＥＬＦを活性状態へ駆動し、かつ偶数バンクリフレ
ッシュ状態指示信号ＲＦＳ＿ＥＶＥＮとセルフリフレッ
シュイクジットコマンドとに従ってセルフリフレッシュ
完了指示信号ＥＸＩＴを生成するコマンドデコーダ回路
１７９と、このコマンドデコーダ回路１７９からのセル
フリフレッシュ指示信号ＺＳＥＬＦとセルフリフレッシ
ュ完了指示信号ＥＸＩＴと偶数バンク活性化信号ＺＲＡ
ＳＲ＿ＥＶＥＮと奇数バンク活性化信号ＺＲＡＳＲ＿Ｏ
ＤＤとに従って偶数バンクリフレッシュ状態指示信号Ｒ
ＦＳ＿ＥＶＥＮおよび全バンクリフレッシュ状態指示信
号ＲＦＳＯＲを生成するＲＦＳ信号発生回路１８０と、
ＲＦＳ信号発生回路１８０からの偶数バンクリフレッシ
ュ状態指示信号ＲＦＳ＿ＥＶＥＮの活性化に応答して起
動され所定の周期でセルフリフレッシュ要求を発生する
リフレッシュ周期制御回路１８２と、偶数バンクリフレ
ッシュ状態指示信号ＲＦＳ＿ＥＶＥＮとリフレッシュ周
期制御回路１８２からのリフレッシュ要求とに従ってメ
インバンク活性化信号ＺＲＡＳＲＭを生成するＲＡＳＲ
信号発生回路１８１と、ＲＡＳＲ信号発生回路１８１か
らのメインバンク活性化信号ＺＲＡＳＲＭに応答してそ
れぞれ活性化期間の異なる偶数バンク活性化信号ＺＲＡ
ＳＲ＿ＥＶＥＮと奇数バンク活性化信号ＺＲＡＳＲ＿Ｏ
ＤＤを生成するＲＡＳＲ遅延回路１８３と、偶数バンク
活性化信号ＺＲＡＳＲ＿ＥＶＥＮと奇数バンク活性化信
号ＺＲＡＳＲ＿ＯＤＤとに応答してカウントアップ指示
信号ＺＣＮＴＵＰを生成するカウントアップ信号発生回
路１８５と、このカウントアップ指示信号ＺＣＮＴＵＰ
に応答してカウント動作を行なってリフレッシュアドレ
スを生成する内部アドレスカウンタ３６を含む。

【０１５１】リフレッシュモード時においてリフレッシ
ュ要求が与えられた場合にはまず偶数バンクが活性化さ
れてリフレッシュが行なわれ、次いで奇数バンクが活性
化されてリフレッシュが行なわれる。このため、コマン
ドデコーダ回路１７９およびリフレッシュ周期制御回路
１８２へは、偶数バンクリフレッシュ状態指示信号ＲＦ
Ｓ＿ＥＶＥＮが与えられる。カウントアップ信号発生回
路１８５は、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥ
Ｎおよび奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤがと
もに活性化されたとき、次に偶数バンク活性化信号ＺＲ
ＡＳＲ＿ＥＶＥＮが活性化されるとカウントアップ指示
信号ＺＣＮＴＵＰを活性化する。

【０１５２】ＲＡＳＲ遅延回路１８３は、全バンクリフ
レッシュ状態指示信号ＲＦＳＯＲが活性化状態のとき、
所定のシーケンスで偶数バンク活性化信号ＺＲＡＳＲ＿
ＥＶＥＮおよび奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤ
Ｄを活性化し、全バンクリフレッシュ状態指示信号ＲＦ
ＳＯＲが非活性状態のときには、奇数バンク活性化信号
ＺＲＡＳＲ＿ＯＤＤを非活性状態に維持する。

【０１５３】ロウ系回路は、ＲＡＳＲ遅延回路１８３か
らの偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥＮおよび
奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤに応答して、
偶数バンクアドレスラッチ指示信号ＺＱＡＬ＿ＥＶＥＮ
および奇数バンクアドレスラッチ指示信号ＺＱＡＬ＿Ｏ
ＤＤならびに偶数バンクワード線活性化信号ＲＸＴ＿Ｅ
ＶＥＮおよび奇数バンクワード線活性化信号ＲＸＴ＿Ｏ
ＤＤを生成するロウ系制御信号発生回路群１８４と、偶
数バンクアドレスラッチ指示信号ＺＱＡＬ＿ＥＶＥＮの
活性化時内部アドレスカウンタ３６からのリフレッシュ
アドレスビットＱＡＤＤ＜０：ｍ＞を取込み偶数バンク
に対するロウアドレスビットＲＡ０＜０：ｍ＞、ＲＡ２
＜０：ｍ＞…を生成しかつ奇数バンクアドレスラッチ指
示信号ＺＱＡＬ＿ＯＤＤの活性化時内部アドレスカウン
タ３６からのリフレッシュアドレスビットＱＡＤＤ＜
０：ｍ＞を取込み奇数バンクに対するロウアドレスビッ
トＲＡ１＜０：ｍ＞、ＲＡ３＜０：ｍ＞…を生成するロ
ウアドレス発生回路群１８７を含む。

【０１５４】ロウ系制御信号発生回路群１８４は、偶数
バンクに対して設けられるロウ系制御信号発生回路と奇
数バンクに対して設けられるロウ系制御信号発生回路と
を含む。ロウアドレス発生回路群１８７は、バンクＢ０
−Ｂ２ｎ＋１それぞれに対応して設けられるロウアドレ
ス発生回路を含み、偶数バンクアドレスラッチ指示信号
ＺＱＡＬ＿ＥＶＥＮおよび奇数バンクアドレスラッチ指
示信号ＺＱＡＬ＿ＯＤＤに応答して、偶数バンクのロウ
アドレス発生回路および奇数バンクのロウアドレス発生
回路がそれぞれ動作する。

【０１５５】ロウ系制御信号発生回路群１８４において
も、バンクＢ０−Ｂ２ｎ＋１それぞれに対応して設けら
れるロウ系制御信号発生回路が設けられており、ＲＡＳ
Ｒ遅延回路１８３からの偶数バンク活性化信号ＺＲＡＳ
Ｒ＿ＥＶＥＮおよび奇数バンク活性化信号ＺＲＡＳＲ＿
ＯＤＤに応答して、偶数バンクに対して設けられるロウ
系制御信号発生回路および奇数バンクに対して設けられ
るロウ系制御信号発生回路がそれぞれ活性化されて、対
応のロウアドレス発生回路およびＷＬ活性回路を活性化
するように構成されてもよい。

【０１５６】この実施の形態３においては、偶数バンク
および奇数バンクが活性化タイミング（期間）を異なら
せて活性化されてリフレッシュが行なわれている。すべ
てのバンクを同時に動作させる場合に比べて電力消費を
分散させることができ、電源ノイズの発生を抑制でき、
またピーク電流を低減することができる。

【０１５７】偶数バンクおよび奇数バンクに分割する際
の各制御回路の動作は、先の実施の形態１におけるバン
クＢ０およびＢ１に対する制御信号を、それぞれ偶数バ
ンクに対する制御信号および奇数バンクに対する制御信
号に置換えることにより得られる。したがって、セルフ
リフレッシュエントリコマンドが与えられた後、偶数バ
ンクおよび奇数バンクの順序で順次活性化されてリフレ
ッシュが行なわれる。奇数バンクのリフレッシュ前にセ
ルフリフレッシュイクジットコマンドが与えられたとき
には、カウントアップ信号発生回路１８５はセット状態
となり、次にセルフリフレッシュエントリコマンドまた
オートリフレッシュコマンドが与えられても、カウント
アップ指示信号ＺＣＮＴＵＰは活性化されず、内部アド
レスカウンタ３６は、セルフリフレッシュイクジットコ
マンドが与えられたときのカウント値を維持する。した
がって、リフレッシュが中断された場合においても、リ
フレッシュが中断された偶数バンクのリフレッシュアド
レスで次のリフレッシュ時にリフレッシュ動作が行なわ
れる。リフレッシュ動作がスキップされたリフレッシュ
アドレスに対するリフレッシュサイクルが長くなるのを
防止することができ、この記憶データが消失するのを防
止することができる。次に、各部の構成について説明す
る。

【０１５８】［ＲＦＳ信号発生回路１８０の構成］図２
４は、図２３に示すＲＦＳ信号発生回路１８０の構成を
示す図である。図２４において、ＲＦＳ信号発生回路１
８０は、偶数バンクリフレッシュ状態指示信号ＲＦＳ＿
ＥＶＥＮを所定時間（２−３ｎｓ程度）遅延する遅延回
路１８９と、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥ
Ｎを所定時間（２−３ｎｓ程度）遅延する遅延回路１９
０と、リフレッシュ完了指示信号ＥＸＩＴと遅延回路１
８９および１９０の出力信号を受けるＮＡＮＤ回路１９
１と、セルフリフレッシュ指示信号ＺＳＥＬＦの活性化
時セットされかつＮＡＮＤ回路１９１の出力信号がＬレ
ベルのときにリセットされるフリップフロップを構成す
るＮＡＮＤ回路１９２および１９３と、ＮＡＮＤ回路１
９３の出力信号を反転して偶数バンクリフレッシュ状態
指示信号ＲＦＳ＿ＥＶＥＮを生成するインバータ１９４
を含む。ＮＡＮＤ回路１９２は、セルフリフレッシュ指
示信号ＺＳＥＬＦとＮＡＮＤ回路１９３の出力信号とを
受ける。ＮＡＮＤ回路１９３は、ＮＡＮＤ回路１９２の
出力信号とＮＡＮＤ回路１９１の出力信号とを受ける。

【０１５９】ＲＦＳ信号発生回路１８０は、さらに、奇
数バンクリフレッシュ状態指示信号ＲＦＳ＿ＯＤＤを所
定時間（２−３ｎｓ程度）遅延する遅延回路１９５と、
奇数バンク性化信号ＺＲＡＳＲ＿ＯＤＤを所定時間（２
−３ｎｓ程度）遅延する遅延回路１９６と、セルフリフ
レッシュ完了指示信号ＥＸＩＴと遅延回路１９５および
１９６の出力信号とを受けるＮＡＮＤ回路１９７と、セ
ルフリフレッシュ指示信号ＺＳＥＬＦの活性化時セット
されかつＮＡＮＤ回路１９７の出力信号がＬレベルのと
きにリセットされるフリップフロップを構成するＮＡＮ
Ｄ回路１９８および１９９と、ＮＡＮＤ回路１９９の出
力信号を反転して奇数バンクリフレッシュ状態指示信号
ＲＦＳ＿ＯＤＤを生成するインバータ２００を含む。Ｎ
ＡＮＤ回路１９８はセルフリフレッシュ指示信号ＺＳＥ
ＬＦとＮＡＮＤ回路１９９の出力信号を受ける。ＮＡＮ
Ｄ回路１９９は、ＮＡＮＤ回路１９７および１９８の出
力信号を受ける。

【０１６０】ＲＦＳ信号発生回路１８０は、さらに、イ
ンバータ１９４および２００の出力信号を受けるＮＯＲ
回路２０１と、ＮＯＲ回路２０１の出力信号を反転して
全バンクリフレッシュ状態指示信号ＲＦＳＯＲを生成す
るインバータ２０２を含む。

【０１６１】この図２４に示すＲＦＳ信号発生回路１８
０は、実施の形態１において図４を参照して説明したＲ
ＦＳ信号発生回路と同様の構成である。すなわち、図４
の構成において、バンクＢ０およびＢ１に対する信号
を、偶数バンクおよび奇数バンクに対する信号に置換え
た構成と等価である。したがって、偶数バンクおよび奇
数バンクはともに非活性状態（プリチャージ状態）のと
きに、全バンクリフレッシュ状態指示信号ＲＦＳＯＲが
非活性状態のＬレベルとなる。セルフリフレッシュ指示
信号ＺＳＥＬＦが活性化されると、フリップフロップが
セットされ、偶数バンクリフレッシュ状態指示信号ＲＦ
Ｓ＿ＥＶＥＮおよび奇数バンクリフレッシュ状態指示信
号ＲＦＳ＿ＯＤＤが活性状態のＬレベルにセットされ
る。これらの偶数バンクリフレッシュ状態指示信号ＲＦ
Ｓ＿ＥＶＥＮおよび奇数バンクリフレッシュ状態指示信
号ＲＦＳ＿ＯＤＤは、それぞれ対応のバンク活性化信号
（ＺＲＡＳＲ＿ＥＶＥＮまたはＺＲＡＳＲ＿ＯＤＤ）の
非活性化とセルフリフレッシュ完了指示信号ＥＸＩＴの
活性状態（Ｈレベル）を条件としてＬレベルにリセット
される。

【０１６２】なお、セルフリフレッシュ完了指示信号Ｅ
ＸＩＴは、図２に詳細構成を示す実施の形態１における
コマンドデコーダ回路の構成において、リフレッシュ状
態指示信号ＲＦＳ０に代えて偶数バンクリフレッシュ状
態指示信号ＲＦＳ＿ＥＶＥＮを与えることにより生成さ
れる。

【０１６３】［ＲＡＳＲ遅延回路１８３の構成］図２５
は、図２３に示すＲＡＳＲ遅延回路１８３の構成を示す
図である。図２５において、ＲＡＳＲ遅延回路１８３
は、図２３に示すＲＡＳＲ信号発生回路１８１からのメ
インバンク活性化信号ＺＲＡＳＲＭを受けるインバータ
２０３と、インバータ２０３の出力信号を反転して偶数
バンク活性化信号ＺＲＡＳＲ＿ＥＶＥＮを生成するイン
バータと、メインバンク活性化信号ＺＲＡＳＲＭを遅延
する遅延回路２０５と、遅延回路２０５の出力信号を反
転するインバータ２０６と、インバータ２０６の出力信
号と全バンクリフレッシュ状態指示信号ＲＦＳＯＲとを
受けて奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤを生成
するＮＡＮＤ回路２０７を含む。この図２５に示すＲＡ
ＳＲ遅延回路１８３の構成は、実施の形態１における図
７（Ａ）に示すＲＡＳＲ遅延回路１８３の構成と等価で
あり、バンク活性化信号ＺＲＡＳＲ０およびＺＲＡＳＲ
１がそれぞれ、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶ
ＥＮおよび奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤに
置換えられる。したがって、偶数バンクのリフレッシュ
が行なわれる前に全バンクリフレッシュ状態指示信号Ｒ
ＡＳＯＲが非活性状態のＬレベルとなると、奇数バンク
活性化信号ＺＲＡＳＲ＿ＯＤＤはＨレベルの非活性状態
に固定され、奇数バンクに対するリフレッシュ動作は禁
止される。

【０１６４】このように、偶数バンクおよび奇数バンク
で互いにタイミングを異ならせてリフレッシュを行なう
場合、セルフリフレッシュイグジットコマンドが与えら
れてリフレッシュが中断される場合においても、最大、
偶数バンクに対するリフレッシュに要する時間経過後に
は、この半導体記憶装置はプリチャージ状態に復帰で
き、仕様値ｔＲＣを短くすることができる。

【０１６５】なお、ＲＡＳＲ信号発生回路１８１は、先
の実施の形態１において図６（Ａ）に示すように、リフ
レッシュ要求φｒｅｑおよび偶数バンクリフレッシュ状
態指示信号ＲＦＳ＿ＥＶＥＮに従ってワンショットパル
スの形でメインバンク活性化信号ＺＲＡＳＲＭを活性化
する。リフレッシュ周期制御回路１８２は、単に偶数バ
ンクリフレッシュ状態指示信号ＲＦＳ＿ＥＶＥＮの活性
化に応答して内蔵のタイマが起動され所定の周期でリフ
レッシュ要求を発生する。

【０１６６】［カウントアップ信号発生回路１８５の構
成］図２６は、図２３に示すカウントアップ信号発生回
路１８５の構成を示す図である。図２６において、カウ
ントアップ信号発生回路１８５は、偶数バンク活性化信
号ＺＲＡＳＲ＿ＥＶＥＮを遅延する遅延回路２０８と、
遅延回路２０８の出力信号を反転するインバータ２０９
と、インバータ２０９の出力信号と偶数バンク活性化信
号ＺＲＡＳＲ＿ＥＶＥＮを受けるＮＡＮＤ回路２１０
と、奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤを遅延す
る遅延回路２１１と、遅延回路２１１の出力信号を反転
するインバータ２１２と、インバータ２１２の出力信号
と奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤを受けるＮ
ＡＮＤ回路２１３と、ＮＡＮＤ回路２１０の出力信号が
ＬレベルのときにセットされかつＮＡＮＤ回路２１３の
出力信号がＬレベルのときにリセットされるフリップフ
ロップを構成するＮＡＮＤ回路２１４および２１５を含
む。ＮＡＮＤ回路２１４は、ＮＡＮＤ回路２１０の出力
信号とＮＡＮＤ回路２１５の出力信号とを受ける。ＮＡ
ＮＤ回路２１５は、ＮＡＮＤ回路２１４の出力信号とＮ
ＡＮＤ回路２１３の出力信号と電源投入検出信号ＺＰＯ
Ｒを受ける。

【０１６７】カウントアップ信号発生回路１８５は、さ
らに、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥＮとＮ
ＡＮＤ回路２１４の出力信号を受けるＮＯＲ回路２１６
と、ＮＯＲ回路２１６の出力信号を反転してカウントア
ップ指示信号ＺＣＮＴＵＰを発生するインバータ２１７
を含む。

【０１６８】この図２６に示すカウントアップ信号発生
回路１８５は、実施の形態１において図９（Ａ）におい
て示した回路と等価である。バンク活性化信号ＺＲＡＳ
Ｒ０およびＺＲＡＳＲ１を偶数バンク活性化信号ＺＲＡ
ＳＲ＿ＥＶＥＮおよび奇数バンク活性化信号ＺＲＡＳＲ
＿ＯＤＤに置換えることにより、この図２６に示すカウ
ントアップ信号発生回路１８５が得られる。したがっ
て、この図２６に示すカウントアップ信号発生回路１８
５においては、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶ
ＥＮが非活性化されるとノードＮＤがＨレベルにセット
され、かつ奇数バンク活性化信号ＺＲＡＳＲ＿ＯＤＤが
Ｈレベルに非活性化されるとノードＮＤがＬレベルにリ
セットされる。このノードＮＤのリセット状態において
偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥＮが活性化さ
れるとカウントアップ指示信号ＺＣＮＴＵＰが活性化さ
れる。ノードＮＤのセット状態において偶数バンク活性
化信号ＺＲＡＳＲ＿ＥＶＥＮが活性化されてもカウント
アップ指示信号ＺＣＮＴＵＰはＨレベルの非活性状態を
維持し、内部アドレスカウンタのリフレッシュアドレス
は更新されない。

【０１６９】［ロウ系制御信号発生回路群１８４の構
成］図２７は、図２３に示すロウ系制御信号発生回路区
群１８４の構成を示す図である。図２７において、ロウ
系制御信号発生回路群１８４は、偶数バンクに対する制
御信号を発生する回路部分と、奇数バンクに対する制御
信号を発生する回路部分とを含む。偶数バンクに対する
回路部分は、偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶＥ
Ｎを受けて偶数バンクアドレスラッチ指示信号ＺＱＡＬ
＿ＥＶＥＮを生成するバッファ回路２１８と、バッファ
回路２１８の出力信号を反転して偶数バンクワード線活
性化信号ＲＸＴ＿ＥＶＥＮを生成するインバータ２１９
を含む。

【０１７０】奇数バンクに対する回路部分は、奇数バン
ク活性化信号ＺＲＡＳＲ＿ＯＤＤを受けて奇数バンクア
ドレスラッチ指示信号ＺＱＡＬ＿ＯＤＤを生成するバッ
ファ回路２２０と、バッファ回路２２０の出力信号を反
転して奇数バンクワード線活性化信号ＲＸＴ＿ＯＤＤを
生成するインバータ２２１を含む。偶数バンク活性化信
号ＺＲＡＳＲ＿ＥＶＥＮの活性化時、偶数バンクがすべ
て並列に動作し、奇数バンク活性化信号ＺＲＡＳＲ＿Ｏ
ＤＤの活性化時、奇数バンクがすべて並列に動作する。

【０１７１】ロウアドレスラッチ回路群１８７において
は、後に説明するようにバンクＢ０−Ｂ２ｎ＋１それぞ
れに対応してロウアドレス発生回路が設けられており、
またＷＬ発生回路群１８８においてもバンクＢ０−Ｂ２
ｎ＋１それぞれに対応してＷＬ活性回路が設けられてい
る。これらのバンクそれぞれに対応して設けられる回路
へ、奇数バンク用の制御信号および偶数バンク用の制御
信号が与えられ、通常動作モード時に対応のバンク制御
回路から与えられる活性化信号と論理和をとってリフレ
ッシュモード時の動作が制御される。

【０１７２】［ロウ系制御信号発生回路群の変更例］図
２８は、この図２３に示すロウ系制御信号発生回路群１
８４の変更例を概略的に示す図である。図２８において
は、偶数バンクＢ２ｉに対応して設けられるロウ系制御
信号発生回路２２２と奇数バンクＢ２ｉ＋１に対応して
設けられるロウ系制御信号発生回路２２３を、ロウ系制
御信号発生回路群１８４は含む。ｉ＝０−ｎである。

【０１７３】すなわち、この図２８に示すロウ系制御信
号発生回路群１８４においては、バンクＢ０−Ｂ２ｉ＋
１それぞれに対応してロウ系制御信号発生回路が設けら
れる。偶数バンクに対して設けられたロウ系制御信号発
生回路２２２に対しては、偶数バンク活性化信号ＺＲＡ
Ｓ＿ＥＶＥＮが共通に与えられ、奇数バンクに対して設
けられるロウ系制御信号発生回路２２３に対しては、奇
数バンク活性化信号ＺＲＡＳ＿ＯＤＤが共通に与えられ
る。通常動作モード時においては、図示しないバンク活
性化信号発生回路からの制御信号に従ってこのロウ系制
御信号発生回路２２２および２２３は、互いに独立に活
性化され、バンク単位での行選択動作が行なわれる。セ
ルフリフレッシュモード時においては、偶数バンク活性
化信号ＺＲＡＳ＿ＥＶＥＮおよび奇数バンク活性化信号
ＺＲＡＳ＿ＯＤＤに従って奇数バンクおよび偶数バンク
単位でリフレッシュが実行される。

【０１７４】ロウ系制御信号発生回路２２２からのアド
レスラッチ指示信号ＺＱＡＬ２ｉが対応のロウアドレス
発生回路に与えられ、ワード線活性化信号ＲＸＴ２ｉ
が、対応のバンクＢ２ｉに対して設けられたＷＬ活性回
路へ与えられる。ロウ系制御信号発生回路２２３からの
アドレスラッチ指示信号ＺＱＡＬ２ｉ＋１は、対応のバ
ンクＢ２ｉ＋１に対して設けられるロウアドレス発生回
路へ与えられ、ワード線活性化信号ＲＸＴ２ｉ＋１も、
対応のバンクＢ２ｉ＋１に対して設けられたＷＬ活性回
路へ与えられる。ロウ系制御信号発生回路２２２および
２２３の構成は図２７に示す構成と同じである。バンク
個々に対してロウ系制御信号発生回路を設け、偶数バン
クおよび奇数バンク単位で活性化することにより、通常
動作モード時に使用されるロウ系制御信号発生回路をそ
のまま利用することができ、回路構成が簡略化される。

【０１７５】［ロウアドレス発生回路群１８７の構成］
図２９は、図２３に示すロウアドレス発生回路群１８７
の構成を示す図である。図２９において、ロウアドレス
発生回路群１８７は、バンクＢ０−Ｂ２ｎ＋１それぞれ
に対応して設けられ、それぞれ図２３に示す内部アドレ
スカウンタ３６からのリフレッシュアドレスビットＱＡ
ＤＤ＜０：ｍ＞を受けてロウアドレスビットＲＡ０＜
０：ｍ＞−ＲＡ２ｍ＋１＜０：ｍ＞を生成するロウアド
レス発生回路ＲＡＧ０−ＲＡＧ２ｎ＋１を含む。これら
のロウアドレス発生回路ＲＡＧ０−ＲＡＧ２ｎ＋１は同
一構成を有し、図２９においては、ロウアドレス発生回
路ＲＡＧ０に対してのみ参照番号をその構成要素に対し
て付す。ロウアドレス発生回路ＲＡＧ０は、偶数バンク
活性化信号ＺＱＡＬ＿ＥＶＥＮを受けるインバータ２２
４と、インバータ２２４の出力信号と偶数バンク活性化
信号ＺＱＡＬ＿ＥＶＥＮとに従って活性化され、活性化
時リフレッシュアドレスビットＱＡＤＤ＜０：ｍ＞を反
転するトライステートインバータバッファ回路２２５
と、トライステートインバータバッファ回路２２５の出
力信号を反転してロウアドレスビットＲＡ０＜０：ｍ＞
を生成するインバータ回路２２６と、インバータ回路２
２６の出力信号を反転してインバータ２２６の入力へ伝
達するインバータ回路２２７を含む。インバータ回路２
２６および２２７が、ラッチ回路を構成する。

【０１７６】偶数バンクに対して設けられるロウアドレ
ス発生回路ＲＡＧ０、ＲＡＧ２、…ＲＡＧ２ｎに対し偶
数バンクアドレスラッチ指示信号ＺＱＡＬ＿ＥＶＥＮが
与えられ、奇数バンクに対して設けられるロウアドレス
発生回路ＲＡＧ１、ＲＡＧ３、…ＲＡＧ２ｎ＋１に対し
奇数バンクアドレスラッチ指示信号ＺＱＡＮ＿ＯＤＤが
与えられる。これらのロウアドレス発生回路ＲＡＧ０−
ＲＡＧ２ｎ＋１は、対応のバンクアドレスラッチ指示信
号ＺＱＡＬ＿ＥＶＥＮまたはＺＱＡＬ＿ＯＤＤが活性状
態となると、トライステートインバータバッファ回路２
２５が動作し、リフレッシュアドレスビットＱＡＤＤ＜
０：ｍ＞を取込む。対応のバンクアドレスラッチ指示信
号ＺＱＡＬ＿ＥＶＥＮまたはＺＱＡＮ＿ＯＤＤが非活性
状態のときには、トライステートインバータバッファ回
路２２５が出力ハイインピーダンス状態となり、これら
のロウアドレス発生回路ＲＡＧ０−ＲＡＧ２ｎ＋１は、
ラッチ状態となる。これにより、偶数バンクおよび奇数
バンク単位でリフレッシュアドレスビットの取込みを行
なうことができる。

【０１７７】なお、このロウアドレス発生回路群１８７
においても、ロウアドレス発生回路ＲＡＧ０−ＲＡＧ２
ｎ＋１に対し対応のロウ系制御信号発生回路から、ラッ
チ指示信号ＺＱＡＬ０−ＺＱＡＬ２ｎ＋１が与えられて
もよい。この場合には、ロウ系制御信号発生回路群１８
４は、図２８に示すように各バンクに対して設けられる
ロウ系制御信号発生回路を備える。

【０１７８】図３０は、この発明の実施の形態３におけ
る半導体記憶装置のセルフリフレッシュモード時の動作
を示す信号波形図である。この図３０に示すように、セ
ルフリフレッシュエントリコマンドが与えられると、セ
ルフリフレッシュ指示信号ＺＳＥＬＦが活性状態へ駆動
され、応じてリフレッシュ状態指示信号ＺＲＦＳ＿ＥＶ
ＥＮが活性状態へ駆動され、応じて全バンクリフレッシ
ュ状態指示信号ＲＦＳＯＲがＨレベルへ駆動され、かつ
全バンクリフレッシュ状態指示信号ＲＦＳＯＲがＨレベ
ルへ駆動され、リフレッシュ完了指示信号ＥＸＩＴがＬ
レベルに立下がる。

【０１７９】次いで、ＲＡＳＲ信号発生回路１８１から
のメインバンク活性化信号ＺＲＡＳＲＭが活性状態へ駆
動され、応じてまず偶数バンク活性化信号ＺＲＡＳＲ＿
ＥＶＥＮが活性化される。この偶数バンク活性化信号Ｚ
ＲＡＳＲ＿ＥＶＥＮの活性化に応答してカウントアップ
指示信号ＺＣＮＴＵＰが活性化され、内部アドレスカウ
ンタ３６のカウント値が更新され、リフレッシュアドレ
スビットＱＡＤＤ＜０：ｍ＞のアドレスが更新される。

【０１８０】このアドレス更新と並行して、偶数バンク
活性化信号ＺＲＡＳＲ＿ＥＶＥＮの活性化に応答して偶
数バンクアドレスラッチ指示信号ＺＱＡＬ＿ＥＶＥＮが
活性化され、偶数バンクに対するロウアドレスＲＡ０＜
０：ｍ＞、ＲＡ２＜０：ｍ＞、…ＲＡ２ｎ＜０：ｍ＞の
ビット値が確定する。次いで、ワード線活性化信号ＲＸ
Ｔ＿ＥＶＥＮが偶数バンク活性化信号ＺＲＡＳＲ＿ＥＶ
ＥＮの活性化に応答して活性化され、偶数バンクにおい
てリフレッシュアドレスに対応するワード線ＷＬ２ｉ＜
０＞が選択状態へ駆動される。次いで、センスアンプが
活性化され、このリフレッシュアドレスにより指定され
たメモリセルのデータの検知、増幅および再書込が行な
われ、リフレッシュが実行される。

【０１８１】次いで、この偶数バンクのリフレッシュ動
作完了後、奇数バンクに対するバンク活性化信号ＺＲＡ
ＳＲ＿ＯＤＤが活性化され、応じて奇数バンクに対する
ロウアドレスビットＲＡ２ｉ＋１＜０：ｍ＞が確定状態
となる。次いで、ワード線活性化信号ＲＸＴ＿ＯＤＤが
活性化され、奇数バンクのリフレッシュアドレスにより
指定されるワード線ＷＬ２ｉ＋１＜０＞が選択状態へ駆
動され、次いでセンスアンプ回路が活性化されて奇数バ
ンクにおけるリフレッシュが並列に実行される。

【０１８２】以降、所定周期ごとに、図２３に示すリフ
レッシュ周期制御回路１８２からのリフレッシュ要求に
従って偶数バンクおよび奇数バンクに対しリフレッシュ
が実行される。

【０１８３】セルフリフレッシュイグジットコマンドが
与えられ、リフレッシュが中断された場合には、先の実
施の形態１および２と同様、カウントアップ指示信号Ｚ
ＣＮＴＵＰは次のリフレッシュサイクル時活性化され
ず、次のリフレッシュサイクル時においては、中断され
たリフレッシュアドレスから再びリフレッシュが実行さ
れる。

【０１８４】なお、この実施の形態３においても、リフ
レッシュアドレスの更新については、奇数バンクに対す
るリフレッシュ動作完了後、カウントアップ指示信号Ｚ
ＣＮＴＵＰが活性状態へ駆動される構成が用いられても
よい。また、偶数バンクおよび奇数バンクが活性化され
る順序が逆であってもよい。

【０１８５】以上のように、この発明の実施の形態３に
従えば、偶数バンクおよび奇数バンク単位でリフレッシ
ュタイミングを異ならされており、全バンクを同時にリ
フレッシュする場合に比べて、電流消費を分散させるこ
とができ、応じて電源ノイズによる誤動作を防止するこ
とができ、確実にリフレッシュを実行することができ
る。また分散リフレッシュにより、ピーク電流を低減す
ることができ、また電流消費の集中を抑制することがで
きる。

【０１８６】［他の適用例］クロック同期型半導体記憶
装置（ＳＤＲＡＭ）が示されている。クロック信号に同
期して動作する多バンク構成の半導体記憶装置でありか
つセルフリフレッシュ動作モードを有する半導体記憶装
置であれば本発明は適用可能である。

【０１８７】またバンクの配置については、１つのメモ
リアレイが複数のバンクに分割されてもよく、またバン
クごとにメモリマットが分散して配置される構成であっ
てもよく、特にそのバンクの配置については任意であ
り、複数のバンクが設けられていればよい。

【０１８８】また、ロウアドレス発生回路は、対応のバ
ンク活性化信号の非活性化時、初期状態にリセットされ
てもよい。

【０１８９】

【発明の効果】請求項１に係る発明に従えば、複数のバ
ンクに対するリフレッシュ動作において、これらの複数
のバンクを複数の組に分割し、少なくとも複数の組のバ
ンクリフレッシュ完了に応答してリフレッシュアドレス
発生手段のリフレッシュアドレスを更新するように構成
しており、また複数のバンクの組のリフレッシュタイミ
ングを異ならせており、リフレッシュ中断時においても
次のリフレッシュ指示時に、中断されたリフレッシュア
ドレスのリフレッシュを行なうことができ、またリフレ
ッシュ中断時即座に以降の組のバンクの活性化を停止さ
せることができ、即座にリフレッシュモードを解除して
次の動作モードに備えることができ、電流消費の分散を
仕様値ｔＲＣを増大させることなく実現することができ
る。

【０１９０】請求項２に係る発明に従えば、リフレッシ
ュアドレスは、リフレッシュモード解除時複数のバンク
の組のリフレッシュ非完了時にはその中断時のリフレッ
シュアドレスを保持するように構成しており、容易に次
リフレッシュサイクルにおいて中断されたリフレッシュ
アドレスに従って複数のバンクの組のリフレッシュを行
なうことができる。

【０１９１】請求項３に係る発明に従えば、リフレッシ
ュ指示印加時、所定のシーケンスで複数のバンクの組を
組単位で順次活性化しており、複数のバンクの組の活性
化タイミングを単に順次ずらせるだけでよく、分散リフ
レッシュ動作を容易に実現することができる。またリフ
レッシュ完了指示コマンド印加時、以降のバンクのリフ
レッシュ停止を容易に実現することができる。またリフ
レッシュ完了指示コマンド印加時、容易に全バンクがリ
フレッシュ完了を行なったか否かの判定を行なうことが
できる。

【０１９２】請求項４に係る発明に従えば、複数のバン
クの組は、活性化期間が互いに重なり合わないように活
性化しており、リフレッシュ中断時においても、容易に
高速で内部プリチャージ状態に復帰できる（１つのリフ
レッシュ実行期間が、１つのバンクのリフレッシュ実行
期間と等価であるため）。

【０１９３】請求項５に係る発明に従えば、複数のバン
クそれぞれの活性化タイミングを異ならせており、バン
ク数増大時においても、大幅にピーク電流を低減するこ
とができる。

【０１９４】請求項６に係る発明に従えば、所定数のバ
ンクを１つの組としてリフレッシュを行なっており、バ
ンク数および動作条件に応じてリフレッシュ動作を適当
に分散させることができ、電流消費およびリフレッシュ
サイクル（リフレッシュ間隔）を考慮して複数のバンク
を複数の組に分割して分散リフレッシュを行なうことが
できる。

【０１９５】請求項７に係る発明に従えば、リフレッシ
ュモード時には、少なくとも複数のバンクの組のリフレ
ッシュ完了に従ってリフレッシュアドレスを更新して複
数のバンクの組を所定のシーケンスで各リフレッシュタ
イミングを異ならせてリフレッシュを行なうように構成
しており、リフレッシュ動作を分散させてピーク電流消
費を低減でき、かつリフレッシュモード解除時において
も、短時間でリフレッシュモードを解除して内部をプリ
チャージ状態に復帰させることができる。またリフレッ
シュ中断時においても所定のシーケンスにおいて以降の
バンクの活性化を停止するだけでよく、制御が容易とな
り、またこの場合には、リフレッシュアドレスの更新を
行なわないため、次のリフレッシュモード時に、中断さ
れたリフレッシュアドレスからリフレッシュを再開させ
ることができ、リフレッシュが中断されたバンクのリフ
レッシュ間隔が長くなって記憶データが消失するのを防
止することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図２】 図１に示すコマンドデコーダ回路の構成を示
す図である。

【図３】 図２に示すコマンドデコーダ回路の動作を示
す信号波形図である。

【図４】 図１に示すＲＦＳ信号発生回路の構成を示す
図である。

【図５】 図４に示すＲＦＳ信号発生回路の動作を示す
信号波形図である。

【図６】 （Ａ）は図１に示すＲＡＳＲ信号発生回路の
構成を示し、（Ｂ）は、（Ａ）に示す回路の動作を示す
信号波形図である。

【図７】 （Ａ）は図１に示すＲＡＳＲ遅延回路の構成
を示し、（Ｂ）は、（Ａ）に示す回路の動作を示す信号
波形図である。

【図８】 （Ａ）および（Ｂ）は図１に示すロウ系制御
信号発生回路の構成を示し、（Ｃ）は（Ａ）および
（Ｂ）に示す回路の動作を示す信号波形図である。

【図９】 （Ａ）は図１に示すカウントアップ信号発生
回路の構成を示し、（Ｂ）は（Ａ）に示す回路の動作を
示す信号波形図である。

【図１０】 図１に示すロウアドレス発生回路の構成を
示す図である。

【図１１】 図１０に示す回路の動作を示す信号波形図
である。

【図１２】 この発明の実施の形態１に従う半導体記憶
装置の動作を示す信号波形図である。

【図１３】 この発明の実施の形態１に従う半導体記憶
装置の動作を示す信号波形図である。

【図１４】 この発明の実施の形態１に従う半導体記憶
装置のリフレッシュ中断時の動作を示す信号波形図であ
る。

【図１５】 この発明の実施の形態１のリフレッシュ中
断時の動作を示す信号波形図である。

【図１６】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１７】 図１６に示すＲＦＳ信号発生回路の構成を
示す図である。

【図１８】 図１６に示すＲＡＳＲ遅延回路の構成を示
す図である。

【図１９】 図１７および図１８に示す回路の動作を示
す信号波形図である。

【図２０】 図１６に示すカウントアップ信号発生回路
の構成を示す図である。

【図２１】 図１６に示すロウ系制御信号発生回路群の
構成を示す図である。

【図２２】 図１６に示すロウアドレス発生回路群の構
成を示す図である。

【図２３】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図２４】 図２３に示すＲＦＳ信号発生回路の構成を
示す図である。

【図２５】 図２３に示すＲＡＳＲ遅延回路の構成を示
す図である。

【図２６】 図２３に示すカウントアップ信号発生回路
の構成を示す図である。

【図２７】 図２３に示すロウ系制御信号発生回路群の
構成を示す図である。

【図２８】 図２３に示すロウ系制御信号発生回路群の
変更例を概略的に示す図である。

【図２９】 図２３に示すロウアドレス発生回路群の構
成を示す図である。

【図３０】 この発明の実施の形態３に従う半導体記憶
装置の動作を示す信号波形図である。

【図３１】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図３２】 図３１に示す内部制御回路の構成を概略的
に示す図である。

【図３３】 図３２に示すバンク制御回路の行系制御回
路の構成を概略的に示す図である。

【図３４】 従来の半導体記憶装置のリフレッシュ動作
に関連する部分の構成を概略的に示す図である。

【図３５】 従来の半導体記憶装置のリフレッシュモー
ド時の動作を示す信号波形図である。

【図３６】 従来の半導体記憶装置の行選択に関連する
部分の構成を概略的に示す図である。

【図３７】 従来の半導体記憶装置のセルフリフレッシ
ュモード時の問題点を説明するための図である。

【図３８】 従来の半導体記憶装置のリフレッシュモー
ド時の問題点を説明するための図である。

【符号の説明】

３０ コマンドデコーダ回路、３１ ＲＦＳ信号発生回
路、３２ リフレッシュ周期制御回路、３３ ＲＡＳＲ
信号発生回路、３４ ＲＡＳＲ遅延回路、３５カウント
アップ信号発生回路、８ａ，８ｂ バンク制御回路、８
ｃ リフレッシュ制御回路、２６ａ，２６ｂ ロウ系制
御信号発生回路、９ａ アドレスラッチ回路、９ｂ ワ
ード線ドライブ回路、２８ａ，２８ｂ ロウアドレス発
生回路、２９ａ，２９ｂ ＷＬ活性回路、９２ ＲＦＳ
信号発生回路、９５ ＲＡＳＲ遅延回路、９６ ロウ系
制御信号発生回路群、９７ カウントアップ信号発生回
路、９９ ロウアドレス発生回路群、１００ ＷＬ活性
回路群、１７９ コマンドデコーダ回路、１８０ ＲＦ
Ｓ信号発生回路、１８１ ＲＡＳＲ信号発生回路、１８
２ リフレッシュ周期制御回路、１８３ ＲＡＳＲ遅延
回路、１８４ ロウ系制御信号発生回路群、１８５ カ
ウントアップ信号発生回路、１８７ ロウアドレス発生
回路群、１８８ ＷＬ活性回路群。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々が行列状に配列される複数のメモリ
   セルを有しかつ複数のバンクに分割されるメモリアレイ
   を備え、前記複数のバンクは、各々が１以上のバンクを
   含む複数の組に分割され、さらに前記メモリアレイのリ
   フレッシュすべきメモリセルを指定するリフレッシュア
   ドレスを発生するためのリフレッシュアドレス発生手
   段、 リフレッシュモード指示に応答して、所定の周期でリフ
   レッシュ要求を発生するリフレッシュ要求発生回路、お
   よび前記複数のバンク各々に対応して設けられ、活性化
   時前記リフレッシュアドレス発生手段からのリフレッシ
   ュアドレスに従って対応のバンクのアドレス指定された
   メモリセルのデータをリフレッシュするための複数のリ
   フレッシュ回路を備え、前記複数のリフレッシュ回路の
   各々は、活性化時前記リフレッシュアドレス発生手段か
   らのリフレッシュアドレスを取込みかつ出力し、かつ非
   活性化時ラッチ状態となるラッチ回路を含み、さらに前
   記リフレッシュ要求またはリフレッシュモード指示に応
   答して前記複数の組のバンクを組単位で互いに異なるタ
   イミングで活性化するためのリフレッシュ活性化手段、 少なくとも前記複数の組のバンクのリフレッシュ動作完
   了に応答して前記リフレッシュアドレス発生手段のリフ
   レッシュアドレスを更新するためのリフレッシュアドレ
   ス更新手段、およびリフレッシュモード完了指示に応答
   して、前記リフレッシュ要求発生手段を非活性化するた
   めのリフレッシュ非活性化手段を備え、前記リフレッシ
   ュ非活性化手段は、前記リフレッシュ活性化手段からの
   前記複数の組のバンクに対するリフレッシュ活性化信号
   のすべての非活性状態と前記リフレッシュモード完了指
   示とに応答して前記リフレッシュ要求発生手段を非活性
   化する手段を含む、半導体記憶装置。
2. 【請求項２】 前記リフレッシュアドレス更新手段は、
   前記複数の組のリフレッシュ非完了時前記リフレッシュ
   アドレス発生手段にそのときのリフレッシュアドレスを
   保持させる、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記リフレッシュ活性化手段は、前記リ
   フレッシュ要求発生手段からのリフレッシュ要求に応答
   して、各前記リフレッシュ要求ごとに所定のシーケンス
   で前記複数の組のバンクを組単位で順次活性化するため
   の手段を含む、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記リフレッシュ活性化手段は、活性化
   期間が互いに重なり合わないように前記複数の組のバン
   クを組単位で活性化する手段を含む、請求項１記載の半
   導体記憶装置。
5. 【請求項５】 前記複数の組は、各々１つのバンクを含
   む、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記複数の組は、各々が、所定数のバン
   クを含む、請求項１記載の半導体記憶装置。
7. 【請求項７】 通常動作モード時互いに独立に活性／非
   活性化される複数のバンクに分割されるメモリアレイを
   備え、前記複数のバンクは複数の組に分割され、さらに
   リフレッシュモード時活性化され、所定の周期でリフレ
   ッシュ要求を発生するリフレッシュ周期制御回路、 前記リフレッシュ要求に応答して所定の時間幅を有する
   リフレッシュ活性化信号を発生するアレイ活性化信号発
   生回路、および前記リフレッシュ活性化信号に応答して
   前記複数のバンク各々に対するバンク活性化信号を発生
   するためのバンク活性化回路を備え、前記バンク活性化
   回路は、前記複数の組の組ごとにバンク活性化信号の活
   性化タイミングを異ならせかつ前記複数の組を組単位で
   所定のシーケンスで活性化するための手段を含み、さら
   に前記複数のバンクに共通に設けられ、リフレッシュさ
   れるべきメモリセルをアドレス指定するリフレッシュア
   ドレスを発生するリフレッシュアドレスカウンタ、 前記複数のバンク各々に対応して設けられ、前記バンク
   活性化回路からの対応のバンク活性化信号に応答して活
   性化され、前記リフレッシュアドレスカウンタからのリ
   フレッシュアドレスを取込みかつラッチし、該取込んだ
   リフレッシュアドレスに従って対応のバンクのメモリセ
   ルを選択するメモリセル選択回路を備え、前記選択回路
   は非活性化時該取込んだリフレッシュアドレスをラッチ
   する状態となり、 前記リフレッシュモードを指示するリフレッシュモード
   指示に応答して前記リフレッシュ周期制御回路を活性化
   しかつ前記リフレッシュモードの完了の指示と前記バン
   ク活性化回路からのバンク活性化信号のすべての非活性
   状態とに応答して前記リフレッシュ周期制御回路を非活
   性化するリフレッシュモード制御回路、および少なくと
   も前記複数の組に対するバンク活性化信号がすべて活性
   化されると前記リフレッシュアドレスカウンタのリフレ
   ッシュアドレスを更新するためのアドレス更新回路を備
   える、半導体記憶装置。