JP3569315B2 - 同期型半導体記憶装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は、外部クロック信号に同期して外部制御信号、外部アドレス信号および入力データを含む外部信号を取込む同期型半導体記憶装置（シンクロナス・ダイナミック・ランダム・アクセス・メモリ：ＳＤＲＡＭ）に関し、特に、高速でメモリセルデータのリフレッシュを行なうための構成に関する。
【０００２】
【従来の技術】
図１３は、従来の同期型半導体記憶装置（以下、ＳＤＲＡＭと称す）の全体の構成を概略的に示す図である。図１３において、ＳＤＲＡＭは、互いに独立にアドレス指定およびアクセスが可能な同じ構成を備える２つのメモリバンクＢＫＡおよびＢＫＢと、これら２つのメモリバンクＢＫＡおよびＢＫＢと外部データＤＱの入出力を行なうデータ入出力端子９と、メモリバンクＢＫＡおよびＢＫＢ両者に対し共通に設けられ、外部アドレス信号ＡＤから内部アドレス信号を生成するアドレスバッファ１０と、外部クロック信号（入力バッファ回路によりバッファ処理された信号であってもよい）ＣＬＫと、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥとアドレスバッファ１０からのバンクアドレス信号ＢＡとに従ってメモリバンクＢＫＡおよびＢＫＢの一方を活性状態としかつ活性状態とされたメモリバンクの動作を制御する信号を発生するバンク制御回路８とを含む。
【０００３】
メモリバンクＢＫＡは、行および列のマトリックス状に配列される複数のメモリセル（ダイナミック型メモリセル）を有するメモリアレイ１ａと、アドレスバッファ１０からの行アドレス信号ＲＡをラッチするＸバッファ２ａと、Ｘバッファ２ａからの行アドレス信号をデコードし、メモリアレイ１ａにおけるアドレス指定された行（ワード線）を選択状態とするＸデコーダ３ａと、アドレスバッファ１０からの列アドレス信号ＣＡをラッチするＹバッファ４ａと、Ｙバッファ４ａからの列アドレス信号をデコードし、メモリアレイ１ａにおけるアドレス指定された列（ビット線対）を選択する信号を発生するＹデコーダ５ａとを含む。
【０００４】
メモリアレイ１ａに対してはさらに、各列に対して設けられ、対応の列（ビット線対）上に読出されたメモリセルのデータの検知および増幅ならびにラッチを行なう複数のセンスアンプと、Ｙデコーダ５ａからの列選択信号に従ってメモリアレイ１ａの対応の列を選択して入出力回路７ａへ結合するＩＯゲート回路とを含む。図１３においては、複数のセンスアンプおよびＩＯゲートを１つのブロック６ａで示す。入出力回路７ａは、通常、複数の１ビットデータレジスタを含み、該クロック信号ＣＬＫに従ってこれらの複数の１ビットデータレジスタとデータ入出力端子９との間でデータの入出力を行なう。このデータ入出力動作については後に説明する。
【０００５】
メモリバンクＢＫＢは、メモリバンクＢＫＡと同様、メモリアレイ１ｂ、Ｘバッファ２ｂ、Ｘデコーダ３ｂ、Ｙバッファ４ｂ、Ｙデコーダ５ｂ、（センスアンプ＋ＩＯゲート）ブロック６ｂ、および入出力回路７ｂを含む。これらの要素の構成は、メモリバンクＢＫＡの対応の構成要素と同じである。
【０００６】
バンク制御回路８は、外部クロック信号（クロック入力バッファ回路が出力するクロック信号であってもよいため、以下単にクロック信号と称す）ＣＬＫの立上がりエッジにおける外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥの状態に従って、指定された動作モードを判別し、その判別結果に従って指定された動作モードに必要とされる内部制御信号を発生する。すなわち、このＳＤＲＡＭにおいては、外部からの動作モードの指定はコマンド（外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥの状態の組合わせ）により与えられる。バンク制御回路８は、また、アドレスバッファ１０から与えられるバンクアドレス信号ＢＡにより指定されたメモリバンクに対してのみこの内部制御信号を与える。図１３においては、バンク制御回路８が発生する内部制御信号として、メモリバンクＢＫＡの行選択に関連する動作を行なう行選択系回路（Ｘバッファ、Ｘデコーダ、およびセンスアンプ）を活性化する信号φＡＲと、メモリバンクＢＫＡにおける列選択に関連する動作およびデータ入出力に関連する動作を行なう列選択系回路（Ｙバッファ、Ｙデコーダ、および入出力回路）を制御する列選択系駆動信号φＡＣと、メモリバンクＢＫＢに対する行選択系駆動信号φＢＲと、メモリバンクＢＫＢに対する列選択系駆動信号φＢＣを代表的に示す。この内部制御信号については後に詳細に説明する。
【０００７】
アドレスバッファ１０は、クロック信号ＣＬＫに従って外部アドレス信号ＡＤを取込み内部アドレス信号およびバンクアドレス信号を生成するように示されているが、これはチップセレクト信号／ＣＳの活性状態の時のみバンク制御回路８の制御とともにアドレス信号を取込むように構成されてもよい。次に動作について簡単に説明する。
【０００８】
ＳＤＲＡＭにおいては、バンクアドレス信号ＢＡが指定するメモリバンクにおいて複数のメモリセルが同時に選択状態とされる（８ビットデータを入出力する場合には、通常６４ビットのメモリセルが選択状態とされる）。メモリサイクルの開始は、信号／ＣＳおよび／ＲＡＳをともにクロック信号ＣＬＫの立上がりエッジにおいてＬレベルとすることにより指定される。このレベルではＳＤＲＡＭはアクティブサイクルに入り、バンクアドレス信号ＢＡにより指定されたメモリバンクにおいて行選択系回路が活性化され、このときに与えられた行アドレス信号ＲＡに対応する行のメモリセルが選択され、この選択された１行のメモリセルデータがセンスアンプにより検知増幅される。データ書込モードであるかデータ読出モードであるかは、信号／ＣＳ、／ＣＡＳおよび／ＷＥにより決定される。データ読出が指定された場合には、アドレスバッファ１０からの内部列アドレス信号ＣＡに従って複数ビット（１つのデータ入出力端子に対して８ビット）のメモリセルが選択され、この選択された複数のメモリセルデータが入出力回路（７ａまたは７ｂ）に含まれる出力回路に同時に伝達される。次いで、クロック信号に同期して、この入出力回路（７ａまたは７ｂ）から順次データが読出される（ただし通常の読出動作モードのとき）。
【０００９】
データ書込時においては、クロック信号ＣＬＫに従って、データ入出力端子９へ与えられた入力データが指定されたメモリバンク（ＢＫＡまたはＢＫＢ）の入出力回路（７ａまたは７ｂ）の入力回路へ順次伝達され、この入出力回路（７ａまたは７ｂ）に格納される入力データがそれぞれ所定のタイミングで選択されたメモリセルへ順次または同時に伝達されて書込まれる。
【００１０】
図１４は、図１３に示すバンク制御回路の内部構成を概略的に示す図である。図１４においては、このバンク制御回路８における行選択系駆動信号を発生する部分の構成を示す。図１４において、バンク制御回路８は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥとクロック信号ＣＬＫに従ってアクティブサイクルが指定されたか否かを判別するアクティブモード検出回路１１と、クロック信号ＣＬＫとバンクアドレス信号ＢＡとに従って、バンクＢＫＡおよびＢＫＢのいずれが指定されたかを判別するバンク検出回路１２と、アクティブモード検出回路１１とバンク検出回路１２のそれぞれの出力に応答して、メモリバンクＢＫＡおよびメモリバンクＢＫＢに対する行選択系活性化信号／ＲＡＳＡＮ（φＡＲに対応）および／ＲＡＳＢＮ（信号φＢＲに対応）を生成するバンク活性化回路１３を含む。バンク活性化回路１３からの行選択系活性化信号／ＲＡＳＡＮは、メモリバンクＢＫＡのＸバッファ２ａおよびＸデコーダ３ａへ与えられる。バンク活性化回路１３からの行選択系活性化信号／ＲＡＳＢＮはメモリバンクＢＫＢのＸバッファ２ｂおよびＸデコーダ３ｂへ与えられる。Ｘデコーダ３ａからメモリバンクＢＫＡに含まれるワード線（１行のメモリセルが接続される）を選択するワード線駆動信号ＷＬＡが発生される。Ｘデコーダ３ｂからメモリバンクＢＫＢにおいて１行のメモリセル（ワード線）を選択するワード線選択信号ＷＬＢが発生される。
【００１１】
なお、図１４において、バンク活性化回路１３からの行選択系活性化信号／ＲＡＳＡＮ（／ＲＡＳＢＮ）はＸバッファ２ａ（２ｂ）およびＸデコーダ３ａ（３ｂ）へともに与えられるように示される。しかしながら、実際には、Ｘバッファ２ａ（２ｂ）およびＸデコーダ３ａ（３ｂ）の活性化タイミングは異なる。バンク活性化回路１３は、このバンク検出回路１２が検出した指定されたメモリバンクに対してのみこの行選択系活性化信号／ＲＡＳＡＮまたは／ＲＡＳＢＮを活性状態とする。これにより、指定されたメモリバンクにおいてのみ行選択動作が行なわれる。なお、このバンク活性化回路１３からの信号は、また対応のメモリバンクのセンスアンプへも与えられる。さらに、これらの行選択系活性化信号／ＲＡＳＡＮおよび／ＲＡＳＢＮは、それぞれメモリバンクＢＫＡおよびＢＫＢにおけるメモリサイクル開始指示信号として機能し、この信号／ＲＡＳＡＮおよびＲＡＳＢＮが活性状態とされたときにおいてのみ列選択系回路がイネーブル状態とされる。
【００１２】
図１５は、メモリアレイ１ａおよび１ｂに含まれるメモリセルの構成を示す図である。図１５において、メモリセルＭＣは、情報を電荷の形態で格納するキャパシタＣと、ワード線ＷＬ上の信号電位に応答して導通し、キャパシタＣをビット線ＢＬ（または／ＢＬ）に接続するトランスファーゲートＴＧを含む。ビット線ＢＬおよび／ＢＬは対をなして配設され、ビット線対ＢＬおよび／ＢＬとワード線ＷＬの交差部に対応して１つのメモリセルＭＣが配設される。図１６においては、ワード線ＷＬとビット線ＢＬの交差部に対応して配置されるメモリセルＭＣを一例として示す。この配置の場合には、ビット線ＢＬにメモリセルＭＣのデータが読出され、他方のビット線／ＢＬは所定のプリチャージ電位（中間電位）を維持し、センスアンプに対する基準電位を与える。センスアンプは、このビット線ＢＬおよび／ＢＬの電位差を増幅することにより、メモリセルＭＣのデータの検知、増幅およびラッチを行なう。
【００１３】
図１５に示すように、メモリセルＭＣは、キャパシタＣに電荷の形態で情報を格納する。したがってリーク電流などにより、キャパシタＣの蓄積電荷が失われる状態が生じ、これを防止するために、周期的にメモリセルＭＣの記憶データを再書込する必要が生じる。すなわち、メモリセルＭＣの記憶データをビット線ＢＬ（または／ＢＬ）へ読出し、センスアンプを活性化してこの読出されたデータを増幅した後再びメモリセルＭＣへ書込む。このメモリセルＭＣのデータの再書込動作はリフレッシュと呼ばれる。
【００１４】
図１６は、従来のＳＤＲＡＭにおけるリフレッシュに関連する部分の構成を示す図である。図１６において、バンクＡ（ＢＫＡ）に対して、メモリアレイ１ａのリフレッシュされるべきメモリセル（１行を単位とするメモリセル）を指定するリフレッシュアドレスを発生するアドレス発生回路２０ａと、リフレッシュモード指定信号／ＡＲに応答してアドレス発生回路２０ａからのリフレッシュアドレス信号とＸバッファ２ａからの内部アドレス信号の一方を選択するマルチプレクサ２１ａと、メモリバンクＢＫＡのリフレッシュ動作時に活性状態とされるリフレッシュ行選択系活性信号／ＲＡＳＡＲとリフレッシュモード以外の動作時（以下、通常動作モードと称す）メモリバンクＢＫＡが指定されたとき活性状態とされる行選択系駆動信号／ＲＡＳＡＮとを受け、一方が活性状態となると行選択系駆動信号／ＲＡＳＡを生成してＸデコーダ３ａおよびセンスアンプ回路６ａａへ与えるゲート回路２ａが設けられる。マルチプレクサ２１ａは、リフレッシュモード指定信号／ＡＲが活性状態にありリフレッシュモードを指定しているときにはアドレス発生回路２０ａからのリフレッシュアドレス信号を選択してＸデコーダ３ａへ与える。センスアンプ回路６ａａは、図１３に示すブロック６ａに含まれる。アドレス発生回路２０ａは、リフレッシュ行選択系活性信号／ＲＡＳＡＲに応答して活性化され、後に説明するリフレッシュアドレスカウンタからのリフレッシュアドレス信号Ｑ０〜Ｑ１０を取込みリフレッシュアドレス信号を生成する。Ｘバッファ２ａは、通常モード時にメモリバンクＢＫＡが選択状態とされたときに活性状態とされる信号／ＲＡＳＡＮに応答して活性化される。
【００１５】
メモリバンクＢＫＢに対しても、メモリバンクＢＫＡと同様に、信号／ＲＡＳＢＲに応答してリフレッシュアドレス信号を発生するアドレス発生回路２０ｂと、リフレッシュモード指定信号／ＡＲに応答してＸバッファ２ｂおよびアドレス発生回路２０ｂの出力の一方を選択してＸデコーダ３ｂへ与えるマルチプレクサ２１ｂと、行選択系活性化信号／ＲＡＳＢＲおよび／ＲＡＳＢＮを受けてメモリバンクＢＫＢの行選択系駆動信号／ＲＡＳＢを発生するゲート回路２２ｂが設けられる。ゲート回路２２ｂからの信号／ＲＡＳＢはＸデコーダ３ｂおよびセンスアンプ回路６ｂａに与えられる。なお、Ｘデコーダ（３ａまたは３ｂ）とセンスアンプ回路（６ａａまたは６ｂａ）の活性化タイミングは異なるが、図１６においては、図面を簡略化するためにＸデコーダ（３ａまたは３ｂ）およびセンスアンプ回路（６ａａまたは６ｂａ）は同じ信号を受けるように示される。次に動作について簡単に説明する。
【００１６】
ＳＤＲＡＭのリフレッシュ方式は、ＪＥＤＥＣ（ジョイント・エレクトロン・デバイス・エンジニアリング・カウンシル）で標準化されている。この標準化されたリフレッシュ方法においては、メモリバンクＢＫＡおよびＢＫＢが交互にリフレッシュされる。
【００１７】
リフレッシュモードの指定は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥをクロック信号ＣＬＫの立上がりにおいてすべてＬレベルとすることにより行なわれる。このリフレッシュモード指定に従って、ＳＤＲＡＭにおいては、後に説明するリフレッシュモード検出回路からリフレッシュモード指定信号／ＡＲが発生される（活性状態とされる）。活性状態のリフレッシュモード指定信号／ＡＲに応答して、マルチプレクサ２１ａおよび２１ｂは、アドレス発生回路２０ａおよび２０ｂの出力信号を選択する状態に設定される。
【００１８】
メモリバンクＢＫＡのリフレッシュ動作時には、リフレッシュ行選択系活性化信号／ＲＡＳＡＲが活性状態とされ、アドレス発生回路２０ａがリフレッシュ行アドレス信号を発生する。メモリバンクＢＫＢのためのリフレッシュ行選択系活性化信号／ＲＡＳＢＲは非活性状態にあり、アドレス発生回路２０ｂはリフレッシュアドレス信号を発生しない。またこのときゲート回路２２ａが、信号／ＲＡＳＡＲに応答して行選択系駆動信号／ＲＡＳＡを活性状態とする。これにより、アドレス発生回路２０ａからのリフレッシュ行アドレス信号に従ってメモリアレイ１ａ内の指定されたメモリセルデータがリフレッシュされる。メモリセルアレイ１ａにおいて選択される行（ワード線）の数はこのメモリアレイ１ａの構成により異なる。メモリアレイ１ａが複数のブロックを有する場合には、これら複数のメモリブロックのうちの所定数のブロックにおいて同時にリフレッシュが実行される。このとき、通常動作モード時に発生される行選択系活性化信号／ＲＡＳＡＮおよび／ＲＡＳＢＮはともに非活性状態にある。
【００１９】
メモリバンクＢＫＢのリフレッシュを行なう場合には、信号／ＲＡＳＢＲが活性状態とされ、信号／ＲＡＳＡＲは非活性状態とされる。また信号／ＲＡＳＡＮおよび／ＲＡＳＢＮは非活性状態にある。この場合には、ゲート回路２２ｂがメモリバンクＢＫＢに対する行選択系駆動信号／ＲＡＳＢを活性状態とし、アドレス発生回路２０ｂから発生されたリフレッシュアドレス信号に従ってメモリアレイ１ｂ内の指定されたメモリセルのデータのリフレッシュが実行される。
【００２０】
図１７は、図１６に示すリフレッシュ行選択系活性化信号を発生する構成を概略的に示す図である。図１７に示すリフレッシュ行選択系活性化信号発生回路は、図１３に示すバンク制御回路８に含まれる。
【００２１】
図１７において、リフレッシュ行選択系活性化信号発生回路は、クロック信号ＣＬＫの立上がりエッジで、外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳがリフレッシュモードを指定する状態に設定されているか否かを判別するリフレッシュモード検出回路３０と、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲに応答してそのカウント値が増分されるリフレッシュアドレスカウンタ３２とを含む。このリフレッシュアドレスカウンタ３２は、後に説明するように複数の１ビットカウンタを含み、最下位ビットのカウンタの出力がバンク指定信号ＢＣとして用いられる。残りの上位ビットがリフレッシュ行アドレス信号Ｑとして用いられる。
【００２２】
リフレッシュ行選択系活性化信号発生回路はさらに、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲとリフレッシュアドレスカウンタ３２からのリフレッシュバンクアドレス信号ＢＣとに従ってメモリバンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよびメモリバンクＢＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲを発生するリフレッシュバンク活性回路３４を含む。このリフレッシュバンク活性回路３４は、リフレッシュアドレスカウンタ３２からのリフレッシュバンクアドレス信号ＢＣが指定するメモリバンクに対してのみリフレッシュ行選択系活性化信号を活性状態とする。
【００２３】
リフレッシュモード検出回路３０は、外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、および／ＣＳがクロック信号ＣＬＫの立上がり時にすべてＬレベルに設定されたときにリフレッシュモードが指定されたと判定し、所定の時間幅を有するリフレッシュモード検出信号／ＡＲを活性状態とする。リフレッシュアドレスカウンタ３２は、以下にその構成について詳細に説明するが、リフレッシュモード検出信号／ＡＲの非活性化に応答してそのカウント値を１増分する。リフレッシュアドレスカウンタ３２の出力の最下位ビットをメモリバンク指定用の信号として利用することにより、メモリバンクＢＫＡおよびＢＫＢに対し交互にかつ同じ行アドレスのメモリセルをリフレッシュすることができる。
【００２４】
図１８（Ａ）は、図１７に示すリフレッシュアドレスカウンタ３２の構成を概略的に示す図である。図１８（Ａ）においてはリフレッシュ行アドレス信号が１１ビットＱ０〜Ｑ１０を有する場合が一例として示される。図１８において、リフレッシュアドレスカウンタ３２は、リフレッシュ検出信号／ＡＲの立上がりに応答してそのカウント値が増分される（出力ビットが反転する）１ビットカウンタ４０と、この１ビットカウンタ４０の出力信号（リフレッシュバンクアドレス信号ＢＣ）の変化に応答してそのカウント値が増分されるカスケード接続された１ビットカウンタ４１−０〜４１−１０を含む。カスケード接続された１ビットカウンタ４１−０〜４１−１０はリフレッシュ行アドレス信号ビットＱ０〜Ｑ１０をそれぞれ出力する。これらの１ビットカウンタ４１−０〜４１−１０は前段のカウンタの出力信号が立下がるとそのカウント値が１増分される（出力が反転する）。このような１ビットカウンタ４０、４１−０〜４１−１０の構成としては、非同期カウンタにおいて一般に用いられる１ビットカウンタの構成を利用することができる。図１８（Ｂ）は、この図１８（Ａ）に示すリフレッシュアドレスカウンタの動作を示す信号波形図である。以下、図１８（Ｂ）を参照してこの図１８（Ａ）に示すリフレッシュアドレスカウンタの動作について説明する。
【００２５】
最下位ビットに設けられた１ビットカウンタ４０は、リフレッシュモード検出信号／ＡＲの立上がりに応答してその出力信号すなわちリフレッシュバンクアドレス信号ＢＣを１増分する。リフレッシュモード検出信号／ＡＲは活性化時にＬレベルであり、リフレッシュサイクル期間を決定する。したがって、このリフレッシュモード検出信号／ＡＲが立上がると１つのリフレッシュサイクルが完了し、１ビットカウンタ４０からの出力信号すなわちリフレッシュバンクアドレス信号ＢＣが１増分される（状態が変化する）。リフレッシュバンクアドレス信号ＢＣがたとえば、０のときにバンクＡ（ＢＫＡ）を指定し、１のときにバンクＢ（ＢＫＢ）を指定する場合には、メモリバンクＢＫＡおよびＢＫＢが交互にリフレッシュされる。１ビットカウンタ４１−０〜４１−１０は、それぞれ前段のカウンタの出力信号の立下がりに応答してそのカウント値が１増分される（出力状態が反転する）。バンクアドレス信号ＢＣを発生する１ビットカウンタ４０の出力信号が立下がるのは２つのリフレッシュサイクル完了時ごとである。すなわち、２つのリフレッシュサイクルごとに、この１ビットカウンタ４１−０〜４１−１０からの出力信号（リフレッシュ行アドレス信号）Ｑ０〜Ｑ１０が１増分される。これにより、メモリバンクＢＫＡおよびＢＫＢにおいて同じ行アドレスを有するメモリセルのリフレッシュが交互に実行される。図１８（Ｂ）においては、最初の２つのリフレッシュサイクルにおいて、リフレッシュ行アドレス信号（０００）に対するリフレッシュが実行され、次の２つのリフレッシュサイクルにおいて、リフレッシュ行アドレス信号（００１）に対するメモリセルのリフレッシュが実行され、次いで（０１０）、（０１１）、…のリフレッシュ行アドレス信号に対応するメモリセルのリフレッシュが実行される状態が一例として示される。
【００２６】
図１９は、図１７に示すリフレッシュバンク活性回路３４の構成を示す図である。図１９において、リフレッシュバンク活性回路３４は、リフレッシュモード検出信号／ＡＲとリフレッシュバンクアドレス信号ＢＣを受けるＮＯＲゲート４３ａと、このＮＯＲゲート４３ａの出力を受けるインバータ４４ａを含む。インバータ４４ａからメモリバンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲが出力される。
【００２７】
リフレッシュバンク活性回路３４は、さらにリフレッシュバンクアドレス信号ＢＣを反転するインバータ回路４５と、インバータ回路４５の出力とリフレッシュモード検出信号／ＡＲを受けるＮＯＲゲート４３ｂと、ＮＯＲゲート４３ｂの出力を受けるインバータ４４ｂを含む。インバータ４４ｂからメモリバンクＢＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲが出力される。次に動作について簡単に説明する。
【００２８】
リフレッシュモードが指定されないときには、リフレッシュモード検出信号／ＡＲは非活性状態のＨレベルにある。このときには、ＮＯＲゲート４３ａおよび４３ｂの出力信号はともにＬレベルであり、したがってリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはともに非活性状態のＨレベルにある。
【００２９】
リフレッシュモードが指定されると、リフレッシュモード検出信号／ＡＲがＬレベルとなる。このときには、ＮＯＲゲート４３ａおよび４３ｂがインバータとして機能する。したがって、リフレッシュバンクアドレス信号ＢＣが０すなわちＬレベルの場合には、メモリバンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲがＬレベルとなり、一方、リフレッシュバンクアドレス信号ＢＣが１（Ｈレベル）の場合にはメモリバンクＢＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲが活性状態のＬレベルとされる。リフレッシュバンクアドレス信号ＢＣに従って、リフレッシュ行選択系活性化信号／ＲＡＳＢＲおよび／ＲＡＳＡＲの一方のみがリフレッシュサイクル時に活性状態とされる。
【００３０】
図２０は、図１６に示すアドレス発生回路２０ａおよび２０ｂの構成を概略的に示す図である。図２０（Ａ）において、アドレス発生回路２０ａは、リフレッシュアドレスカウンタ３２からのリフレッシュアドレス信号Ｑ（Ｑ０〜Ｑ１０）の各ビットに対応して設けられるラッチ機能を備えるアドレス発生器５０−０〜５０−１０を含む。アドレス発生器５０−０〜５０−１０の各々は、リフレッシュ行選択系活性化信号／ＲＡＳＡＲに応答して、対応のリフレッシュ行アドレス信号ビットをラッチし、リフレッシュ行アドレス信号ＲＡＤ０Ａ〜ＲＡＤ１０ａを生成する。図２０（Ｂ）に示すアドレス発生回路２０ｂも同様、リフレッシュアドレス信号ビットＱ０〜Ｑ１０それぞれに対応して設けられるアドレス発生器５０−０〜５０−１０を含む。このアドレス発生回路２０ｂに含まれるアドレス発生器５０−０〜５０−１０の各々は、リフレッシュ行選択系回路活性化信号／ＲＡＳＢＲに応答して対応のリフレッシュ行アドレス信号ビットをラッチし、メモリバンクＢＫＢに対するリフレッシュ行アドレス信号ＲＡＤ０Ｂ〜ＲＡＤ１０Ｂを生成する。
【００３１】
アドレス発生器５０−０〜５０−１０の構成は、通常のＤＲＡＭに用いられているアドレスラッチの構成を利用することができ、この構成の一例を図２１に示す。図２１において、メモリバンクＢＫＡに対するアドレス発生器の構成を示す。図２１において、アドレス発生器５０（５０−０〜５０〜１０）は、リフレッシュ行選択系活性化信号／ＲＡＳＡＲの活性化に応答して所定の期間Ｌレベルとなるパルス信号を発生するワンショットパルス信号発生回路５１と、このワンショットパルス発生回路５１の出力を反転するインバータ５２と、ワンショットパルス発生回路５１およびインバータ５２の出力に従って導通し、リフレッシュアドレスカウンタ３２（図１７参照）から与えられるリフレッシュ行アドレス信号ビットＱｉ（ｉ＝０〜１０）を通過させるトランスミッションゲート５３と、このトランスミッションゲート５３から与えられた信号をラッチする偶数段（図２１においては２段）のインバータで構成されるラッチ回路５４と、ラッチ回路５４のラッチする信号とリフレッシュ行選択系活性化信号／ＲＡＳＡＲを受けるＮＯＲゲート５５と、ＮＯＲゲート５５の出力を反転するインバータ５６を含む。インバータ５６からリフレッシュ行アドレス信号ビットＲＡＤｉＡが出力される。次に動作について簡単に説明する。
【００３２】
リフレッシュ行選択系活性化信号／ＲＡＳＡＲが非活性状態のＨレベルの場合には、ＮＯＲゲート５５の出力信号はラッチ回路５４のラッチデータに係わらずＬレベルとされ、リフレッシュ行アドレス信号ビットＲＡＤｉＡはＨレベルとされる。リフレッシュ行選択系活性化信号／ＲＡＳＡＲが活性状態のＬレベルに立下がると、ワンショットパルス発生回路５１が所定の時間幅を有するＬレベルのパルス信号を発生する。これによりトランスミッションゲート５３が導通し、リフレッシュアドレスカウンタ３２（図１７参照）から与えられたリフレッシュ行アドレス信号ビットＱｉが内部へ取込まれ、ラッチ回路５４によりラッチされる。所定時間が経過すると、このトランスミッションゲート５３は非導通状態とされる。ＮＯＲゲート５５は、信号／ＲＡＳＡＲがＬレベルにあるため、インバータとして機能し、したがって、インバータ５６からは、このリフレッシュ行アドレス信号ビットＱｉに対応する信号ＲＡＤｉＡが出力される。
【００３３】
なお図２１に示すアドレス発生器の構成は単なる一例であり、信号／ＲＡＳＡＲが非活性状態のＨレベルのときには、リフレッシュ行アドレス信号ＲＡＤｉＡがＬレベルに設定される構成が利用されてもよい。この図２１に示すアドレス発生器５０は、メモリバンクＢＫＡおよびＢＫＢそれぞれに設けられたアドレス発生回路２０ａおよび２０ｂにおいて利用される。
【００３４】
【発明が解決しようとする課題】
図２２は、リフレッシュサイクルが繰り返されるときの内部信号の波形を概略的に示す図である。以下、この図２２を参照して、リフレッシュサイクルが繰り返されるときの動作について簡単に説明する。
【００３５】
リフレッシュモードはクロック信号ＣＬＫの立上がりエッジで信号／ＣＳ、／ＲＡＳ、／ＷＥ、および／ＣＡＳをすべてＬレベルに設定することにより指定される。このリフレッシュモードの指定に応答して、内部でリフレッシュモード検出信号／ＡＲが所定期間活性状態のＬレベルとされる。リフレッシュアドレスカウンタの出力信号がすべて０にリセットされている場合には、まずバンクＢＫＡが指定され、バンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲが活性状態のＬレベルとされる。リフレッシュアドレスカウンタの出力するカウント値がすべて０であるため、リフレッシュ行アドレス信号ＲＡＤ０Ａ〜ＲＡＤ２Ａはすべて０であり、メモリバンクＢＫＡにおける行アドレスＡｄｄが０のメモリセルに対するリフレッシュが実行される。所定時間が経過すると、リフレッシュモード検出信号／ＡＲが非活性状態のＨレベルとなり、リフレッシュアドレスカウンタから出力するリフレッシュバンクアドレス信号ＢＣが増分される（状態が反転する）。またリフレッシュモード検出信号／ＡＲの非活性化に応答して、リフレッシュ行選択系活性化信号／ＲＡＳＡＲが非活性状態とされる。
【００３６】
次のサイクルにおいて再びリフレッシュモードが指定されると、リフレッシュモード検出信号／ＡＲが活性状態とされ、リフレッシュバンクアドレス信号ＢＣの値に従ってメモリバンクＢＫＢに対する行選択系活性化信号／ＲＡＳＢＲがＬレベルの活性状態とされる。このとき、リフレッシュアドレスカウンタの最下位ビットが増分されているだけであり、上位ビットＱ０〜Ｑ２（Ｑ１０）が増分されていないため、メモリバンクＢＫＢにおいて、行アドレスＡｄｄが０のメモリセルに対するリフレッシュが実行される。
【００３７】
メモリバンクＢＫＢに対するリフレッシュが完了すると、信号／ＡＲが非活性状態とされ、リフレッシュバンクアドレス信号ＢＣが増分され、メモリバンクＢＫＡを指定する状態に設定される。このメモリバンク指定信号ＢＣの立下がりに応答して行アドレス信号ビットＱ０が増分され、１となる。
【００３８】
次のサイクルでリフレッシュモードが指定されると、リフレッシュモード検出信号／ＡＲが活性状態のＬレベルとなり、０のリフレッシュバンクアドレス信号ＢＣに従ってメモリバンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲが活性状態のＬレベルとされる。これにより、行アドレス発生器２０ａがそのときのリフレッシュアドレスカウンタからの出力信号ビットＱ０〜Ｑ２をラッチし、リフレッシュ行アドレス信号ＲＡＤ０Ａ〜ＲＡＤ２Ａを出力する。したがってこのサイクルにおいては、行アドレスＡｄｄが１のメモリセルに対しメモリバンクＢＫＡにおいてリフレッシュが実行される。
【００３９】
次のサイクルにおいて再びリフレッシュモードが指定されると、そのときにはメモリバンク指定信号ＢＣが増分されて、メモリバンクＢＫＢ指定状態とされており、したがって、メモリバンクＢＫＢにおいて行アドレスＡｄｄが１のメモリセルに対するリフレッシュが実行される。以降この動作が繰り返される。すなわちバンクＢＡＫおよびＢＫＢが交互にリフレッシュされている。２つのリフレッシュサイクルにわたって同じリフレッシュ行アドレス信号が発生される。
【００４０】
なお、図２２に示す波形図おいては、リフレッシュ行アドレスを明確にするために少し簡略化しているが、リフレッシュアドレス発生回路が出力されるリフレッシュアドレス信号ＲＡＤ０Ａ〜ＲＡＤ１０ＡおよびＲＡＤ０Ｂ〜ＲＡＤ１０Ｂは、対応のリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲが非活性状態の場合に非活性状態のＨレベルまたはＬレベルに設定される（図２０および図２１参照）。また、図２２において動作波形図を簡略化するために、３ビットのリフレッシュ行アドレス信号のみを代表的に示している。
【００４１】
上述のように、ＪＥＤＥＣで標準化されたリフレッシュ方式のように、メモリバンクＢＫＡおよびＢＫＢを交互にリフレッシュする場合、すべてのメモリセルをリフレッシュするためには、メモリバンクＢＫＡおよびＢＫＢ両者を同時にリフレッシュする構成に比べて２倍の時間が必要となり、リフレッシュに要する時間が長くなるという問題が生じる。
【００４２】
メモリセルデータを正確に保持するためには、メモリセルはすべて、所定時間内に一度リフレッシュする必要がある。したがって、すべてのメモリセルを所定時間内に一度リフレッシュするためには、リフレッシュ間隔を短くしてリフレッシュする必要が生じる。この場合、リフレッシュのために外部処理装置であるプロセサが待ち状態となるクロックサイクル数が増加し、ＳＤＲＡＭの利用効率が低下し、応じてシステム全体の性能が低下する。
【００４３】
また、外部では、いずれのメモリバンクに対するリフレッシュが実行されているかは知ることができない（リフレッシュバンクアドレス信号は内部のカウンタにより発生されている）。一方のメモリバンクへのアクセス中に他方のメモリバンクにおいてリフレッシュを行なうといういわゆる「ヒドンリフレッシュ」方式は用いることはできないため、このような「ヒドンリフレッシュ方式」を用いたリフレッシュを行ない、実効的にリフレッシュに要する時間を短くすることはできない。また、当然このとき、メモリバンクＢＫＡおよびＢＫＢが外部から交互にアクセスされるいわゆるインタリーブ方式が利用されるとは限らないため、効率的にこのような「ヒドンリフレッシュ」方式を利用することはできない。
【００４４】
また、リフレッシュされるメモリバンクは、メモリバンクＢＫＡおよびＢＫＢのいずれか一方のみであり、常にリフレッシュされるメモリバンクの数は固定されており、ＳＤＲＡＭが使用されるアクティブモード時（信号／ＣＸＳの活性化時）と単にデータを保持することが要求されるデータ保持モード時（信号／ＣＳの非活性化時）のようなＳＤＲＡＭの使用状況に応じてリフレッシュされるメモリバンクの数を変更することができず、このＳＤＲＡＭの使用状況に応じて柔軟にリフレッシュされるメモリバンクの数を変更することはできないという問題があった。
【００４５】
それゆえ、この発明の目的は、効率的にメモリセルデータのリフレッシュを行なうことのできるＳＤＲＡＭを提供することである。
【００４６】
この発明の他の目的は、すべてのメモリセルをリフレッシュするのに要する時間を短縮することのできるＳＤＲＡＭを提供することである。
【００４７】
この発明のさらに他の目的は、同時にリフレッシュされるメモリバンクの数を容易に変更することのできるＳＤＲＡＭを提供することである。
【００４８】
【課題を解決するための手段】
請求項１に係るＳＤＲＡＭは、各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、前記メモリアレイのアドレス信号が指定する行の選択に関連する動作を行なう行選択系回路とを少なくとも含む複数のメモリバンクと、クロック信号に同期して取込まれた外部制御信号と外部アドレス信号とに従って、この外部アドレス信号に含まれるバンクアドレス信号が指定するメモリバンクの行選択系回路へバンクアドレス信号以外の外部アドレス信号から生成された内部アドレス信号を与えかつ該指定されたメモリバンクの行選択系回路を活性化する行選択系活性化信号を出力するバンク活性制御手段と、リフレッシュモードを指定する外部制御信号に応答して、リフレッシュされるべきメモリセルを指定するリフレッシュアドレスを発生して複数のメモリバンクの行選択系回路へ与えかつ複数のメモリバンクの行選択系回路を全て活性化するリフレッシュ行選択系活性化信号を出力するリフレッシュ制御手段と、各バンクに対応して設けられ、行選択系活性化信号とリフレッシュ行選択系活性化信号の一方の活性化に応答して、行選択系回路へ活性化信号を出力するゲート回路とを備える。
【００４９】
請求項２に係るＳＤＲＡＭは、各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、このメモリアレイのアドレス信号が指定する行の選択に関連する動作を行なう行選択系回路とを少なくとも含む複数のメモリバンクと、外部クロック信号に同期して取込まれたアクセス要求信号、バンクアドレス信号、およびアドレス信号に従って、このバンクアドレス信号が指定するメモリバンクの行選択系回路に対する行選択系活性化信号を活性化しかつこのアドレス信号に対応する内部アドレス信号をこの指定されたメモリバンクの行選択系回路へ与えるバンク活性制御手段と、外部クロック信号に同期して取込まれたリフレッシュ指示信号に応答して、リフレッシュされるべきメモリセルを指定するリフレッシュアドレス信号を発生して複数のメモリバンクのうちの２以上の所定数のメモリバンクの行選択系回路へ与えかつそれら２以上の所定数のメモリバンクの行選択系回路に対する行選択系活性化信号を同時に活性化するリフレッシュ制御手段と、各メモリバンクに対応して設けられ、各々がバンク制御活性制御回路およびリフレッシュ制御手段からの対応の行選択活性化信号の一方の活性化に応答して対応の行選択系回路に対して活性状態の活性化信号を出力する複数のゲート回路とを備える。
【００５０】
請求項３に係るＳＤＲＡＭは、各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、メモリアレイのアドレス信号が指定する行の選択に関連する動作を行なう行選択系回路とを少なくとも含む複数のメモリバンクと、外部クロック信号に同期して取込まれた外部制御信号と外部アドレス信号とに従って、この外部アドレス信号に含まれるバンクアドレス信号が指定するメモリバンクの行選択系回路へバンクアドレス信号以外の外部アドレス信号から生成された内部アドレス信号を与えかつ該バンクアドレス信号により指定されたメモリバンクの行選択系回路を活性化するバンク活性制御手段と、リフレッシュモードを指定する外部制御信号とリフレッシュされるべきバンク数を指定するリフレッシュバンク数指定信号とに応答して、複数のメモリバンクのうち、リフレッシュバンク数指定信号が示す数のメモリバンクの行選択系回路へリフレッシュされるべきメモリセルを指定するリフレッシュアドレス信号を与えかつこの行選択系回路を活性化するリフレッシュ活性化手段を含む。このリフレッシュ活性化手段は、メモリバンク数指定信号に従って、リフレッシュされるべきメモリバンクの行選択系回路を活性化するリフレッシュ行選択系活性化信号を発生するリフレッシュバンク活性化手段を含む。
【００５１】
請求項４に係るＳＤＲＡＭは、リフレッシュバンク活性化手段が、複数のメモリバンクのうち１つのメモリバンクを指定する第１のデコード信号を発生する第１のデコーダ手段と、複数のメモリバンクのうち２以上の所定数のメモリバンクを同時に指定する第２のデコード信号を発生する第２のデコーダ手段と、リフレッシュバンク数指定信号に従って、第１のデコード信号と第２のデコード信号の一方を選択する選択手段と、この選択手段により選択されたデコード信号に従って指定されたメモリバンクの行選択系回路を活性化する手段を含む。
【００５２】
請求項５に係るＳＤＲＡＭは、この第２のデコーダ手段が、複数のメモリバンクのうちの２以上全て未満のメモリバンクを同時に指定する第３のデコード信号を発生する手段と、複数のメモリバンク全てを同時に指定する第４のデコード信号を発生する手段とを含む。選択手段は、リフレッシュバンク数指定信号に従ってこれら第３および第４のデコード信号の一方を選択する手段を含む。
【００５３】
【作用】
請求項１のＳＤＲＡＭにおいては、複数のメモリブロックにおいて同時にリフレッシュが実行され、したがってすべてのメモリセルをリフレッシュするのに必要とされる時間を大幅に低減することができる。
【００５４】
請求項２のＳＤＲＡＭにおいては、複数のメモリバンクのうち２以上の所定数のメモリバンクにおいて同時にリフレッシュが実行されるため、すべてのメモリセルのリフレッシュに必要とされる時間を大幅に短縮することができる。また、２以上の所定数をメモリバンクすべての数未満とすることにより、すべてのメモリバンクを同時にリフレッシュする場合よりもリフレッシュ時の消費電流を低減することができ、システムが許容する消費電流条件を満足しつつすべてのメモリセルのリフレッシュに必要とされる時間を低減することができる。
【００５５】
請求項３のＳＤＲＡＭにおいては、メモリバンク数指定信号に応じて同時にリフレッシュが実行されるメモリバンクの数を設定することができ、使用条件（クロック信号周波数、動作モード（データ保持モード等））に応じてリフレッシュを受けるメモリバンクの数を適当な値に設定することができる。
【００５６】
請求項４に係るＳＤＲＡＭにおいては、リフレッシュが実行されるメモリバンクの数を選択手段により１と２以上の所定数との間で切換えることができ、ＳＤＲＡＭの動作状況（使用状況）に応じて適当な数に設定することができる。
【００５７】
請求項５のＳＤＲＡＭにおいては、２以上の所定数が複数のメモリバンクすべてと複数のメモリバンクの一部のメモリバンクのいずれかを示し、したがって複数のメモリバンクすべておよび複数のメモリバンクの一部のメモリバンクのいずれかにおいてリフレッシュを行なうことができ、ＳＤＲＡＭの使用状況に応じてより柔軟にリフレッシュされるメモリバンクの数を設定することができる。
【００５８】
【実施例】
［実施例１］
図１は、この発明の第１の実施例であるＳＤＲＡＭの要部の構成を示す図である。図１において、図１６に示す従来のＳＤＲＡＭの構成要素と対応する部分には同一の参照番号を付す。また、図１においてはノーマルモード時（リフレッシュモード以外のアクティブ動作モード）により発生される行選択系活性化信号／ＲＡＳＢＮおよび／ＲＡＳＡＮを発生するバンク制御回路およびアドレスバッファは図面を簡略化するために示していない。これらは図１６に示す構成と同様に設けられている。
【００５９】
図１において、リフレッシュ制御回路は、リフレッシュモード検出回路３０からのリフレッシュ検出信号／ＡＲに応答してそのカウント値が増分されるリフレッシュカウンタ６２と、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲに応答してこのリフレッシュカウンタ６２からのリフレッシュアドレス信号Ｑ０〜Ｑ１０をラッチしてリフレッシュ行アドレス信号ＲＡＤを発生するアドレス発生回路６１と、リフレッシュモード検出信号／ＡＲに応答して、アドレス発生回路６１からのリフレッシュ行アドレス信号ＲＡＤを対応の行選択系回路６０ａおよび６０ｂへ伝達するマルチプレクサ（ＭＵＸ）２１ａおよび２１ｂを含む。リフレッシュカウンタ６２は、単にリフレッシュされる行アドレスを指定する信号を発生するだけであり、メモリバンクを指定するリフレッシュバンクアドレスは発生しない（この構成については後に説明する）。マルチプレクサ２１ａおよび２１ｂはそれぞれ他方入力に対応のＸバッファ２ａおよび２ｂからの内部行アドレス信号ＲＡＡおよびＲＢＢを受ける。マルチプレクサ２１ａおよび２１ｂは、リフレッシュモード検出信号／ＡＲが活性状態のＬレベルのときのみこのＸバッファ２ａおよび２ｂからの内部行アドレス信号ＲＡＡ、ＲＢＢに代えてアドレス発生回路６１からのリフレッシュ行アドレス信号ＲＡＤを通過させる。行選択系回路６０ａおよび６０ｂは、Ｘデコーダおよびセンスアンプを含む。
【００６０】
Ｘバッファ２ａおよび２ｂからの内部行アドレス信号ＲＡＡおよびＲＢＢは、メモリアレイが複数のメモリブロックを含む場合、このアレイブロックを指定する信号とアレイブロック内の行（ワード線）を指定する信号両者を含む。アドレス発生回路６１から発生されるリフレッシュ行アドレス信号ＲＡＤは、リフレッシュ態様に応じてその構成が異なる。すなわち、メモリアレイが複数のメモリブロックを含み、複数のメモリブロックにおいて所定数のメモリブロックに同時にリフレッシュが実行される場合、このリフレッシュ行アドレス信号は所定数のメモリブロックを指定するブロック指定信号と各メモリブロック内におけるワード線を指定する信号両者を含む。
【００６１】
リフレッシュ制御回路はさらに、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲに応答して、メモリバンクＢＫＡおよびＢＫＢ両者に対し行選択動作を活性化する行選択系活性化信号／ＲＡＳＲを発生するリフレッシュバンク活性化回路６４と、リフレッシュバンク活性化回路６４からのリフレッシュ行選択系活性化信号／ＲＡＳＲとノーマル時に発生される行選択系活性化信号／ＲＡＳＡＮを受けるゲート回路６６ａと、リフレッシュ行選択系活性化信号／ＲＡＳＲとノーマル時に発生される行選択系活性化信号／ＲＡＳＢＮを受けるゲート回路６６ｂを含む。
【００６２】
リフレッシュバンク活性化回路６４は、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲをバッファ処理してリフレッシュ行選択系活性化信号／ＲＡＳＲを生成する。この場合、リフレッシュ行選択系活性化信号／ＲＡＳＲに変えてリフレッシュモード検出信号／ＡＲが直接利用されてもよい。
【００６３】
ゲート回路６６ａは、行選択系活性化信号／ＲＡＳＲおよび／ＲＡＳＡＮの一方の活性化に応答して活性状態とされる行選択系駆動信号ＲＡＳＡをメモリバンクＢＫＡに対して設けられた行選択系回路６０ａへ与える。ゲート回路６６ｂは、信号／ＲＡＳＲおよび／ＲＡＳＢＮの一方の活性化に応答しで活性状態とされる行選択系駆動信号／ＲＡＳＢを行選択系回路６０ｂへ与える。ゲート回路６６ａおよび６６ｂは、たとえばＮＡＮＤ回路により構成される。
【００６４】
図１に示す構成においては、メモリバンクＢＫＡおよびＢＫＢ両者に対し共通にリフレッシュ行アドレス信号を発生するアドレス発生器６１が設けられる。次に動作について簡単に説明する。
【００６５】
外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥのクロック信号ＣＬＫの立上がりエッジにおける状態に従ってリフレッシュモード検出回路３０がリフレッシュモードが指定されたことを検出し、リフレッシュモード検出信号／ＡＲを活性状態のＬレベルとする。これにより、リフレッシュカウンタ６２からのリフレッシュカウント値Ｑ０〜Ｑ１０がアドレス発生回路６１において取込まれ、リフレッシュ行アドレス信号ＲＡＤが発生される。リフレッシュモード検出信号／ＡＲの活性化に応答して、マルチプレクサ２１ａおよび２１ｂはアドレス発生回路６１からのリフレッシュ行アドレス信号ＲＡＤを選択して対応の行選択系回路６０ａおよび６０ｂへ与える。リフレッシュバンク活性化回路６４からのリフレッシュ行選択系活性化信号／ＲＡＳＲがこのリフレッシュモード検出信号／ＡＲの活性化に応答して活性化され、応じてゲート回路６６ａおよび６６ｂからの行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがともに活性状態とされる。これにより、行選択系回路６０ａおよび６０ｂが行選択動作およびセンス動作を実行し、このリフレッシュ行アドレス信号ＲＡＤが指定するメモリセルのリフレッシュが実行される。すなわちメモリバンクＢＫＡおよびＢＫＢ両者において同時にリフレッシュが実行される。
【００６６】
上述のように、メモリバンクＢＫＡおよびＢＫＢ両者において同時にリフレッシュを実行することにより、すべてのメモリセルをリフレッシュするのに必要とされる時間を低減することができる（１／２とすることができる）。次に、各部の構成について説明する。
【００６７】
図２（Ａ）は、図１に示すリフレッシュカウンタ６２の構成を概略的に示す図である。図２（Ａ）においてリフレッシュカウンタ６２は、カスケード接続された１ビットカウンタ７０および７１−１〜７１−１０を含む。初段の１ビットカウンタ７０は、リフレッシュモード検出信号／ＡＲを受ける。残りのカスケード接続された１ビットカウンタ７１−１〜７１−１０は、前段の１ビットカウンタの出力信号を受ける。１ビットカウンタ７０は、リフレッシュアドレス信号の最下位ビットＱ０を出力し、１ビットカウンタ７１−１〜７１−１０は、リフレッシュアドレス信号Ｑ１〜Ｑ１０をそれぞれ出力する。１ビットカウンタ７０は、リフレッシュモード検出信号／ＡＲの立上がりに応答してそのカウント値を増分する（出力状態を反転する）。残りの１ビットカウンタ７１−１〜７１−１０は、それぞれ入力信号の立下がりに応答してそのカウント値を増分する（出力状態を反転する）。１ビットカウンタ７０は、アップエッジトリガ型のフリップフロップで構成することができ、１ビットカウンタ７１−１〜７１−１０はダウンエッジ型フリップフロップで構成することができる。次にこの図２（Ａ）に示すリフレッシュカウンタ６２の動作をその動作波形図である図２（Ｂ）を参照して説明する。ただし、カウンタ６２のカウント値Ｑ１〜Ｑ１０はすべて０にリセットされているとする。
【００６８】
リフレッシュモード検出信号／ＡＲが活性状態のＬレベルとされると、このときには、１ビットカウンタ７０はカウント動作を行なわず、初期値を出力する。したがって、このリフレッシュサイクルにおいては行アドレス（０００）に対するリフレッシュがメモリバンクＢＫＡおよびＢＫＢ両者に対して実行される。このリフレッシュサイクルが完了するとリフレッシュモード検出信号／ＡＲがＨレベルに立上がる。このＨレベルへのリフレッシュモード検出信号／ＡＲの立上がりに応答して、１ビットカウンタ７０がカウント動作を行ない、その出力信号Ｑ０が１（Ｈレベル）となる。残りの１ビットカウンタ７１−１〜７１−１０はそのときのカウント値を維持する。次にリフレッシュモード検出信号／ＡＲがＬレベルに立下がると、リフレッシュカウンタ６２の出力は（００１）となり、メモリバンクＢＫＡおよびＢＫＢ両者においてこの行アドレス（００１）のメモリセルのリフレッシュが実行される。このリフレッシュサイクルが完了すると、リフレッシュモード検出信号／ＡＲがＨレベルに立上がり、応じて１ビットカウンタ７０の出力Ｑ０がＬレベルに立下がる。この１ビットカウンタ７０の出力信号Ｑ０の立下がりに応答して、次段の１ビットカウンタ７１−１がカウント動作を行ない、その出力信号Ｑ１が“１”に立上がる。この状態において、リフレッシュカウンタ６１の出力は（０１０）となる。次いでリフレッシュモードが指定され、この行アドレス（０１０）に存在するメモリセルに対するリフレッシュが実行される。以降、リフレッシュサイクルの完了するごとに、リフレッシュカウンタ６２のカウント値が１ずつ増分される。この図２（Ｂ）に示す信号波形図のビットＱ０〜Ｑ３の動作が、上位ビットのＱ４〜Ｑ１０に対してまで行なわれ、メモリバンクＢＫＡおよびＢＫＢに対するすべてのメモリセルに対するリフレッシュが実行される。
【００６９】
図３は、図１に示すアドレス発生回路６１の構成を示す図である。図３において、アドレス発生回路６１は、リフレッシュカウンタの出力信号Ｑ０〜Ｑ１０にそれぞれ対応して設けられるアドレス発生器７５−０〜７５−１０を含む。アドレス発生器７５−０〜７５−１０はすべてリフレッシュモード検出信号／ＡＲの活性化時にリフレッシュカウンタ６２の出力信号Ｑ０〜Ｑ１０を取込み、リフレッシュ行アドレス信号ＲＡＤ０〜ＲＡＤ１０を出力する。この図３に示すアドレス発生器７５−０〜７５−１０の構成は図２１に示すアドレス発生器の構成と同じ構成であってもよい。リフレッシュモード検出信号／ＡＲの活性化時（Ｌレベル）に与えられた信号をラッチして出力するとともに、リフレッシュモード検出信号／ＡＲの非活性化時には出力信号を非活性状態にする構成であれば、任意の構成を利用することができる。
【００７０】
図３に示すアドレス発生回路６１の構成においては、単にリフレッシュモード検出信号／ＡＲに従ってリフレッシュカウンタ６２の出力信号Ｑ０〜Ｑ１０のラッチおよび内部リフレッシュ行アドレス信号ＲＡＤ０〜ＲＡＤ１０の発生が行なわれている。これにより、メモリバンクＢＫＡおよびＢＫＢ両者に対し同時にリフレッシュ行アドレス信号を与えることができる。またメモリバンクＢＫＡおよびＢＫＢ両者に対し共通にアドレス発生回路６１を設けることができ、このメモリバンクＢＫＡおよびＢＫＢそれぞれに対しアドレス発生回路を設ける構成に比べてリフレッシュ制御回路の占有面積を低減することができる。
【００７１】
図４は、この発明の第１の実施例であるＳＤＲＡＭのリフレッシュサイクルを繰り返し実行した際の動作シーケンスを示す信号波形図である。図４に示すように、リフレッシュモード検出信号／ＡＲは、クロック信号ＣＬＫの立上がりエッジで外部制御信号／ＣＳ，／ＲＡＳ，／ＷＥ，／ＣＡＳをすへでＬレベルに設定することにより、活性状態のＬレベルとされる。このリフレッシュモード検出信号／ＡＲは所定の期間活性状態のＬレベルとされる。このリフレッシュモード検出信号／ＡＲが活性状態となる期間は、リフレッシュ動作が実行されるリフレッシュ期間を設定する。このリフレッシュモード検出信号／ＡＲの活性化に応答して、リフレッシュバンク活性化回路６４からのリフレッシュ行選択系活性化信号／ＲＡＳＲ（図１参照）が活性状態のＬレベルとされ、ゲート回路６６ａおよび６６ｂ（図１参照）からの行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがともに活性状態のＬレベルとされる。行アドレス発生回路６１からのアドレス信号に従ってメモリバンクＢＫＡおよびＢＫＢに対し同時にリフレッシュが実行される。リフレッシュサイクルごとにリフレッシュカウンタ６２のカウント値が１増分される。したがって行アドレスＡｄｄが０から始まって各リフレッシュサイクルごとに行アドレスが１増分されてメモリバンクＢＫＡおよびＢＫＢ両者に対しリフレッシュが実行される。
【００７２】
なお、図４に示す信号波形図において、アドレス発生回路６１から発生されるリフレッシュ行アドレス信号ＲＡＤ０〜ＲＡＤ２は、リフレッシュモード検出信号／ＡＲの非活性化時においてもその状態を維持しているように示される（図２１のＮＯＲゲートおよびインバータを省略すれば実現できる）。これは、リフレッシュモード検出信号／ＡＲの非活性化時にはアドレス発生回路６１が出力するリフレッシュ行アドレス信号ＲＡＤは非活性状態とされる構成が利用されてもよい（図２１に示す回路と同様の構成を利用することができる）。ここで、図４においては、図面を簡略化するために３ビットのカウンタ出力Ｑ０〜Ｑ２と３ビットリフレッシュ行アドレス信号ＲＡＤ０〜ＲＡＤ２のみを示しているが、これはそれぞれＱ０〜Ｑ１０およびＲＡＤ０〜ＲＡＤ１０に拡張しても同様の動作が繰り返されるだけである。図４においては、これらの示していないカウンタ出力信号Ｑ３〜Ｑ１０およびＲＡＤ３〜ＲＡＤ１０はすべて０であり変化しないため示していない。
【００７３】
以上のように、この発明の第１の実施例に従えば、複数のメモリバンクにおいて同時にリフレッシュを実行するように構成したため、すべてのメモリセルをリフレッシュするのに必要とされる時間を大幅に短縮することができる。特に、バンク数が４以上に増加した場合、特にこのリフレッシュ時間短縮効果は顕著となる。
【００７４】
［実施例２］
図５は、この発明の第２の実施例であるＳＤＲＡＭの要部の構成を示す図である。図５に示す構成においては、同時にリフレッシュを受けるメモリバンクの数を指定するリフレッシュバンク数指定信号発生回路８０と、このリフレッシュバンク数指定信号発生回路８０からのバンク数指定信号ＢＢＲに従ってそのカウント動作が変更されるリフレッシュカウンタ８２と、このリフレッシュカウンタ８２からのメモリバンクアドレス信号ＢＣとリフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲとリフレッシュバンク数指定信号発生回路８０からのバンク数指定信号ＢＢＲとに従ってリフレッシュされるべきメモリバンクへリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲを与えるリフレッシュバンク活性化回路８４が設けられる。
【００７５】
リフレッシュモード検出回路３０は、図１に示すリフレッシュモード検出回路３０と同じ構成を備え、外部制御信号（図５には示さず）に従ってリフレッシュモードが指定されたときにリフレッシュモード検出信号／ＡＲを活性状態のＬレベルとする。リフレッシュバンク数指定信号発生回路８０は、同時にリフレッシュを受けるメモリバンクの数を１または複数個の所定の値に設定する。リフレッシュカウンタ８２からのカウント値Ｑ０〜Ｑ１０は、図１に示すアドレス発生回路６１へ与えられる。リフレッシュカウンタ８２の構成については後に説明する。
【００７６】
リフレッシュバンク活性化回路８４は、メモリバンクが２または４以上の複数個存在する場合、１つのメモリバンクずつリフレッシュを行なうか、２以上の所定数のメモリバンクに対し同時にリフレッシュを行なうかを示すリフレッシュバンク数指定信号ＢＢＲに従ってこのリフレッシュ行選択系活性化信号の発生態様を切換える。リフレッシュバンク数指定信号に応じてリフレッシュを受けるメモリバンクの数を切換えることにより、ＳＤＲＡＭの動作状況に応じて最適な数およびリフレッシュ間隔をもってメモリセルのリフレッシュを行なうことができる。たとえばＳＤＲＡＭがアクセスを受けず、その記憶データを保持することが必要とされるだけの場合には、すべてのメモリセルがリフレッシュされる時間が長くなっても低消費電力性が要求される。このような場合には、１つのメモリバンクずつリフレッシュが実行される。ＳＤＲＡＭがアクセスされるノーマルサイクル時においては、外部プロセサのウェイトサイクル数低減のため複数のメモリバンクに対し同時にリフレッシュが実行される。このとき、ＳＤＲＡＭの動作周波数（クロック信号ＣＬＫの周波数）が高く高速動作が要求される場合には、すべてのメモリバンクを同時にリフレッシュし、クロック信号の周波数が比較的低い場合には所定数のメモリバンクを単位としてリフレッシュを行なう。これにより消費電力性および動作状況に応じて柔軟に対応してリフレッシュされるメモリバンクの数を設定することができる。以下具体的構成について説明する。
【００７７】
図６は、図５に示すリフレッシュバンク活性化回路の具体的構成を示す図である。図６に示す構成においては、メモリバンクの数は２つであり、リフレッシュを受けるメモリバンクの数が１つの場合とすべての場合の２つの構成を選択的に実現することができる。
【００７８】
図６において、リフレッシュバンク活性化回路８４は、リフレッシュカウンタ８２の最下位ビットとバンクアドレス信号ＢＣを受けるインバータ９１と、インバータ９１の出力を受ける３状態インバータバッファ９２ａと、リフレッシュバンクアドレス信号ＢＣを受ける３状態インバータバッファ９２ｂと、電源電位ＶＣＣ（論理１；Ｈレベル）を受ける３状態インバータバッファ９３ａおよび９３ｂと、リフレッシュモード検出回路３０からのリフレッシュモード検出信号／ＡＲと３状態インバータバッファ９２ａおよび９３ａの出力とを受ける２入力ＮＯＲゲート９３ｎと、ＮＯＲゲート９３ｎの出力を受けるインバータ９４ａと、リフレッシュモード検出信号／ＡＲと３状態インバータバッファ９２ｂおよび９３ｂの出力とを受けるＮＯＲゲート９３ｍと、ＮＯＲゲート９３ｍの出力を受けるインバータ９４ｂとを含む。インバータ９４ａからメモリバンクＢＫＡに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲが出力される。インバータ９４ｂからメモリバンクＢＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲが出力される。
【００７９】
３状態インバータバッファ９２ａおよび９２ｂは、バンク数指定信号ＢＢＲがＬレベル、かつ反転信号／ＢＢＲがＬレベルのときにインバータとして機能し、そうでない場合には出力ハイインピーダンス状態とされる。３状態インバータバッファ９３ａおよび９３ｂは、３状態インバータバッファ９２ａおよび９２ｂと相補的に動作状態とされる。
【００８０】
図６には、図１に示す行選択系回路６０ａおよび６０ｂへそれぞれ与えられる行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢを発生するゲート回路６６ａおよび６６ｂの構成も示される。ゲート回路６６ａ、行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＡＮを受けるＮＡＮＤゲート９６ａと、このＮＡＮＤゲート９６ａの出力を受けるインバータ９７ａを含む。ゲート回路６６ｂは、行選択系活性化信号／ＲＡＳＢＲおよび／ＲＡＳＢＮを受けるＮＡＮＤゲート９６ｂと、このＮＡＮＤゲート９６ｂの出力信号を受けるインバータ９７ｂを含む。次にこのリフレッシュバンク活性化回路の動作について簡単に説明する。
【００８１】
バンク数指定信号ＢＢＲはＬレベルのときには、リフレッシュされるバンクの数を１に設定し、Ｈレベルのときには同時にリフレッシュされるメモリバンクの数を２に指定する。
【００８２】
バンク数指定信号ＢＢＲは、外部からリフレッシュ時に特定のピン端子（たとえばリフレッシュ時に使用されないアドレス信号入力ピン）を介して与えられてもよく、特定の動作モードにより、専用のレジスタに設定される構成が利用されてもよい。信号ＢＢＲがＬレベルのときには、３状態インバータバッファ９３ｎおよび９３ｍは出力ハイインピーダンス状態とされる。一方、３状態インバータバッファ９２ａおよび９２ｂがインバータとして動作する。リフレッシュモード検出信号／ＡＲがＨレベルの場合には、行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはともに非活性状態のＨレベルである。リフレッシュモード検出信号ＡＲが活性状態のＬレベルとなると、ＮＯＲゲート９３ｎがインバータとして動作する。リフレッシュメモリバンクアドレス信号ＢＣは２つのインバータ９１および９２ａを介してＮＯＲゲート９３ｎへ与えられ、また１つのインバータ９２ｂを介してＮＯＲ９３ｍへ与えられる。したがって、信号ＢＢＲがＬレベルのときには、リフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはバンクアドレス信号ＢＣに従って一方のみが活性状態のＬレベルとされる。すなわちリフレッシュバンクアドレス信号ＢＣが０（Ｌレベルのとき）には行選択系活性化信号／ＲＡＳＡＲが活性状態のＬレベルとなり、リフレッシュバンクアドレス信号ＢＣがＨレベルのときには、メモリバンクＢＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲが活性状態のＬレベルとされる。リフレッシュモード時には信号／ＲＡＳＡＮおよび／ＲＡＳＢＮはともにＨレベルであり、したがって行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがゲート回路６６ａおよび６６ｂを介してそれぞれリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲにおいて活性状態とされる。これにより、リフレッシュバンクアドレス信号ＢＣが指定するメモリバンクに対してリフレッシュが実行される。
【００８３】
バンク数指定信号ＢＢＲがＨレベルのときには、３状態インバータバッファ９２ａおよび９２ｂが出力ハイインピーダンス状態とされ、３状態インバータバッファ９３ａおよび９３ｂが動作状態とされる。このときには、ＮＯＲゲート９３ｎおよび９３ｍへは電源電位ＶＣＣを反転した信号すなわちＬレベルの信号が与えられる。したがって、リフレッシュモード検出信号／ＡＲが活性状態のＬレベルとなるとリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはともに同時に活性状態とされる。したがって、メモリバンクＢＫＡおよびＢＫＢに対し同時にリフレッシュが実行される。
【００８４】
図７は、この図５に示すリフレッシュカウンタ８２の構成を示す図である。図７（Ａ）において、リフレッシュカウンタ８２は、リフレッシュモード検出信号／ＡＲの立上がりに応答してカウントアップ動作を行なうリフレッシュバンクアドレス信号ＢＣを出力する１ビットカウンタ９０と、バンク数指定信号ＢＢＲがＬレベルのときに導通状態とされて１ビットカウンタ９０の出力を伝達する３状態バッファ９２と、３状態バッファ９２と並列に設けられてバンク数指定信号ＢＢＲがＨレベルのときに作動状態とされて、リフレッシュモード検出信号／ＡＲを反転する３状態インバータバッファ９３と、３状態インバータバッファ９３および３状態バッファ９２の出力信号の立下がりに応答してカウントアップ動作を行なうカスケード接続された１ビットカウンタ９１−０〜９１−１０を含む。カスケード接続された１ビットカウンタ９１−１〜９１−１０は、それぞれ前段の１ビットカウンタ９１−０〜９１−９（図示せず）の出力信号の立下がりに応答してカウントアップ動作を実行する。１ビットカウンタ９１−０〜９１−１０からカウント値Ｑ０〜Ｑ１０がそれぞれ出力される。次このリフレッシュカウンタの動作について簡単に説明する。
【００８５】
図７（Ｂ）に示すように、バンク数指定信号ＢＢＲがＬレベルのときには、３状態インバータバッファ９３が出力ハイインピーダンス状態とされ、１ビットカウンタ９０の出力はバッファ９２を介して１ビットカウンタ９１−０へ伝達される。この状態においてはリフレッシュモード検出信号／ＡＲの立上がり（リフレッシュサイクル完了）に応答してリフレッシュバンクアドレス信号ＢＣが変化し、１ビットカウンタ９１−０の出力信号Ｑ０は、このリフレッシュバンクアドレス信号ＢＣの立下がりに応答してその状態が変化する。したがって、従来と同様、バンクＢＫＡおよびＢＫＢが交互にリフレッシュされる。
【００８６】
図７（Ｃ）に示すように、バンク数指定信号ＢＢＲがＨレベルの場合には、３状態バッファ９２が出力ハイインピーダンス状態とされ、１ビットカウンタ９０の出力は１ビットカウンタ９１−０へは伝達されない。一方、３状態インバータバッファ９３が動作状態とされ、リフレッシュモード検出信号／ＡＲを反転して１ビットカウンタ９１−０へ伝達する。すなわち、リフレッシュモード検出信号／ＡＲの立上がり（リフレッシュサイクル完了）に応答して１ビットカウンタ９１−０のカウント値Ｑ０がカウントアップ（状態変化）される。したがって、カウント値Ｑ０〜Ｑ１０からなる２進数は、このリフレッシュモード検出信号／ＡＲの非活性化ごとに１増分される。すなわち、各リフレッシュサイクル完了時にリフレッシュアドレス信号が１変化する。次に全体の動作について説明する。
【００８７】
図８は、バンクＢＫＡおよびＢＫＢを交互にリフレッシュするときの内部信号の波形を示す図である。この動作モード時においては、バンク数指定信号ＢＢＲはＬレベルに設定される。リフレッシュモード検出信号／ＡＲが立下がると、リフレッシュバンクアドレス信号ＢＣに従って、まずメモリバンクＢＫＡに対する行選択系駆動信号／ＲＡＳＡが活性状態のＬレベルとされる。このときリフレッシュカウンタの出力Ｑ０〜Ｑ２（Ｑ３ないしＱ１０も同様に変化するが、図示のサイクルにおいては、これらはすべて０であり、変化しないため示していない）は、すべて０であり、バンクＢＫＡの行アドレスＡｄｄが０のメモリセルに対するリフレッシュが実行される。リフレッシュサイクルが完了すると、リフレッシュモード検出信号／ＡＲが非活性状態のＨレベルとなり、応じてリフレッシュバンクアドレス信号ＢＣがＨに立上がり、また行選択系駆動信号／ＲＡＳＡが非活性状態のＨレベルとされる。
【００８８】
次いでリフレッシュモード検出信号／ＡＲが活性状態のＬレベルとなると、今度はメモリバンクＢＫＢに対する行選択系駆動信号／ＲＡＳＢが活性状態のＬレベルとされる（リフレッシュバンクアドレス信号ＢＣはＨレベル「１」である）。このときも、リフレッシュカウンタのカウント値Ｑ０〜Ｑ２はまだ変化していないため、メモリバンクＢＫＢの行アドレスＡｄｄが０のメモリセルに対するリフレッシュが実行される。
【００８９】
このリフレッシュサイクルが完了すると、信号／ＡＲの立上がりに応答して、メモリバンクアドレス信号ＢＣがＬレベルに立下がり、応じてリフレッシュカウンタのカウント値Ｑ０がＨレベル１に立上がる。
【００９０】
次に新しくリフレッシュサイクルが指定されると、バンクＢＫＡの行アドレスＡｄｄが１のメモリセルに対するリフレッシュ動作が実行される。次のリフレッシュサイクルにおいては、単にリフレッシュバンクアドレス信号ＢＣが変化するだけであり、同様にメモリバンクＢＫＢの行アドレスＡｄｄが１のメモリセルに対するリフレッシュが実行される。以降メモリバンクＢＫＡおよびＢＫＢが交互にリフレッシュされる。２つのリフレッシュサイクルごとにリフレッシュカウンタのカウント値Ｑ０〜Ｑ１０が１増分される。
【００９１】
図９は、メモリバンクＢＫＡおよびＢＫＢを同時にリフレッシュする際の内部信号の波形を示す図である。２つのメモリバンクを同時に指定する場合には、バンク数指定信号ＢＢＲはＨレベルに指定される。この状態において、リフレッシュメモリバンクアドレス信号ＢＣはリフレッシュサイクル完了時にその状態が変化する。このとき、また図７（Ｃ）に示すように、リフレッシュモード検出信号／ＡＲの立上がりに応答してリフレッシュカウンタのカウント値Ｑ０の状態が変化する。信号ＢＢＲがＨレベルのときには、リフレッシュメモリバンクアドレス信号ＢＣは無視されており、メモリバンクＢＫＡおよびＢＫＢ両者に対する行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがともに同時に活性状態とされる。リフレッシュサイクル完了時にリフレッシュカウンタのカウント値Ｑ０〜Ｑ１０の２進数が１増分されるため、各リフレッシュサイクル時ごとにリフレッシュアドレスが１増分されて別の行アドレスに対するリフレッシュがメモリバンクＢＫＡおよびＢＫＢに対して同時に実行される。
【００９２】
上述のようにバンク数指定信号ＢＢＲにより、リフレッシュバンクアドレス信号の有効／無効を決定するとともに、リフレッシュアドレスカウンタのカウント動作を変更することにより、容易に所望の数のメモリバンクに対しリフレッシュを実行することができる。
【００９３】
なお、図８および図９に示す波形図においては、メモリバンクＡおよびメモリバンクＢに対してそれぞれ別々にリフレッシュ行アドレス信号ＲＡＤＡおよびＲＡＤＢが発生されるように示される。しかしながら１つのアドレス発生回路から２つのメモリバンクＢＫＡおよびＢＫＢ両者に対し同時にリフレッシュアドレス信号が与えられても、メモリバンクＢＫＡおよびＢＫＢにおいて行選択系回路は対応の行選択系駆動信号／ＲＡＳＡまたは／ＲＡＳＢが活性状態のときにのみ動作するため、何ら問題は生じない。
【００９４】
［変更例］
図１０は、この発明の第２の実施例の変更例の構成を示す図である。図１０においてはリフレッシュカウンタの構成を示す。図１０において、リフレッシュカウンタ８２は、リフレッシュモード検出信号／ＡＲを受ける１ビットカウンタ９５と、バンク数指定信号ＢＢＲ１の活性化時に１ビットカウンタ９５の出力を次段の１ビットカウンタ９６−０へ伝達する３状態バッファ９７と、バンク数指定信号ＢＢＲ２の活性化時にリフレッシュモード検出信号／ＡＲを反転して次段の１ビットカウンタ９６−０へ伝達する３状態インバータバッファ９８と、１ビットカウンタ９６−０と１ビットカウンタ９６−１の間に設けられる３状態バッファ１００と、バンク数指定信号ＢＢＲの活性化時に動作し、リフレッシュモード検出信号／ＡＲを反転して１ビットカウンタ９６−１の入力部へ伝達する３状態インバータバッファ９９と、バッファ１００および９９の出力を受けるようにカスケード接続される１ビットカウンタ９６−１〜９６−１０を含む。
【００９５】
１ビットカウンタ９６−１〜９６−１０からリフレッシュ行アドレス信号Ｑ１〜Ｑ１０が出力される。これら１ビットカウンタ９６−０〜９６−１０はその入力に与えられる信号の立下がりに応答してカウンタ動作を行ないその出力状態を変化させる。３状態バッファ１００は、バンク数指定信号ＢＢＲ４の非活性化時に動作状態とされ、バンク数指定信号ＢＢＲ４の活性化時には出力ハイインピーダンス状態とされる。バンク数指定信号ＢＢＲ１は、リフレッシュされるメモリバンクの数が１であることを示し、バンク数指定信号ＢＢＲ２は、リフレッシュされるメモリバンクの数が２であることを示し、バンク数指定信号ＢＢＲ４は、リフレッシュされるメモリバンクの数が４であることを示す。ビットＢＣおよびＱ０がバンクアドレスとして用いられ、ビットＱ１〜Ｑ１０がリフレッシュアドレスとして用いられる。次に動作について簡単に説明する。
【００９６】
バンク数指定信号ＢＢＲ１が活性状態のときには、バッファ９７が動作状態とされ、３状態インバータバッファ９８および９９が出力ハイインピーダンス状態とされる。このときまた３状態バッファ１００は動作状態とされ、１ビットカウンタ９６−０の出力信号を１ビットカウンタ９６−１の入力部へ伝達する。この状態は、図７（Ｂ）に示す状態と同じであり、バンクアドレス信号ＢＣがリフレッシュモード検出信号／ＡＲの非活性化に応答してその状態が変化する。バンクアドレス信号ＢＣがＬレベルに立下がるごとにカウント値Ｑ０〜Ｑ１０が増分される。バンクアドレス信号ＢＣおよびカウント値Ｑ０が４つのメモリバンクのうちの１つのメモリバンクを特定するために利用される。したがって、後に説明するように、この２ビットＢＣ，Ｑ０の値はリフレッシュサイクルごとに変化し、４つのメモリバンクが順次指定され、順次指定されたメモリバンクにおいてリフレッシュが実行される。４つのメモリバンクが順次すべて指定されたときに、１ビットカウンタ９０−０の出力信号がＬレベルに立下がり、応じて１ビットカウンタ９６−１の出力信号Ｑ１がＨレベルに立上がる。すなわち４つのメモリバンクに対し順番に同じ行アドレスにおいてリフレッシュが実行される。
【００９７】
バンク数指定信号ＢＢＲ２が活性状態のときには３状態バッファ９７が出力ハイインピーダンス状態とされ、また３状態インバータバッファ９９は出力ハイインピーダンス状態とされる。３状態インバータバッファ９８がリフレッシュモード検出信号／ＡＲを反転して１ビットカウンタ９６−０の入力部へ伝達する。このとき３状態バッファ１００は動作状態にあり、１ビットカウンタ９６−０の出力信号を１ビットカウンタ９６−１の入力部へ伝達する。この状態は、図７（Ｃ）の状態に対応する。２つのメモリバンクが同時に指定される。このとき、バンクアドレス信号ＢＣとカウント値ビットＱ０は同じ変化を行なう（図９参照）。したがってこの２ビットの値の０および１に従って４つのメモリバンクのうちの２つのメモリバンクを同時に指定することができる。２つのリフレッシュサイクルごとに１ビットカウンタ９６−１の出力信号Ｑ１が変化する。これにより、２バンク単位でリフレッシュを実行することができる。
【００９８】
バンク数指定信号ＢＢＲ４が活性状態のときには、バッファ９７、９８および１００はすべて出力ハイインピーダンス状態とされる。３状態インバータバッファ９９がリフレッシュモード検出信号／ＡＲを反転して１ビットカウンタ９６−１の入力部へ伝達する。この状態においては、カウント値Ｑ１〜Ｑ１０がリフレッシュサイクル完了に応答して１増分される。このバンク数指定信号ＢＢＲ４の活性化時にはバンクアドレス信号ＢＣおよびＱ０は無視され、すべてのメモリバンクが同時に活性状態とされる。これにより、４つのメモリバンクを同時にリフレッシュすることができる。
【００９９】
図１１（Ａ）はこのバンク数指定信号に従い各メモリバンク（４つ）に対する行選択系活性化信号を発生するための構成を示す図である。図１１（Ａ）において、リフレッシュバンク活性化回路８４は、リフレッシュカウンタ８２からの２ビットの信号ＢＣおよびＱ０を一時的に格納するレジスタ（これは特に設けられなくてもよい）１０１と、バンク数指定信号発生回路８０からのバンク数指定信号ＢＢＲ（ＢＢＲ１、ＢＢＲ２、およびＢＢＲ４）とレジスタ１０１からの２ビットの信号ＢＣおよびＱ０に従って各メモリバンクＢＫＡ〜ＢＫＤに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲ、／ＲＡＳＢＲ、／ＲＡＳＣＲ、および／ＲＡＳＤＲを出力するデコード回路１０２を含む。
【０１００】
図１１（Ｂ）は図１１（Ａ）に示すデコード回路１０２の論理を一覧にして示す図である。図１１（Ｂ）において、デコード回路１０２は、１ビットの信号ＢＣおよびＱ０が（０，０）、（１，０）、（０，１）、および（１，１）に従ってそれぞれメモリバンクＢＫＡ、メモリバンクＢＫＢ、メモリバンクＢＫＣ、およびメモリバンクＢＫＤを活性状態とする。
【０１０１】
バンク数指定信号ＢＢＲ２が活性状態のとき、デコード回路１０２は、２ビットのうちの信号（ＢＣ，Ｑ０）の（０，０）および（１，１）にそれぞれ対応してメモリバンクＢＫＡ，ＢＫＢおよびメモリバンクＢＫＣ，ＢＫＤをそれぞれ活性状態とする。
【０１０２】
バンク数指定信号ＢＢＲ４が活性状態のときには、デコード回路１０２は、メモリバンクＢＫＡ，ＢＫＢ，ＢＫＣ，およびＢＫＤをすべて活性状態とする。
【０１０３】
図１２は、図１１に示すデコード回路１０２の構成を概略的に示す図である。図１２（Ａ）において、デコード回路１０２は、レジスタ１０１からの２ビットの信号ＢＣおよびＱ０をデコードし、出力信号線１２０ａおよび１２０ｂの一方を選択状態（Ｈレベル）とするデコーダ１１０と、レジスタ１２０からの２ビット信号ＢＣおよびＱ０をデコードし、４本の出力信号線１２２ａ〜１２２ｄのうちの１本を選択状態（Ｈレベル）とするデコーダ１１２と、電源電圧ＶＣＣ（Ｈレベル）を伝達する信号線１２４と、メモリバンクＢＫＡ〜ＢＫＤそれぞれに対応して設けられ、バンク数指定信号ＢＢＲに従ってデコーダ１１０の出力とデコーダ１１２の出力と電源電圧発生部１１１の出力のいずれかを選択するセレクタ１１４ａ，１１４ｂ，１１４ｃ，１１４ｄと、セレクタ１１４ａ〜１１４ｄそれぞれに対応して設けられ、リフレッシュモード検出信号ＡＲの活性化時（Ｈレベル）のときに対応のセレクタ１１４ａ〜１１４ｄの出力を反転して対応のメモリバンクに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲ、／ＲＡＳＢＲ、／ＲＡＳＣＲ、および／ＲＡＳＤＲをそれぞれ発生するＮＡＮＤゲート１１６ａ、１１６ｂ、１１６ｃ、および１１６ｄを含む。
【０１０４】
セレクタ１１４ａは、信号線１２０ａ、１２２ａ、および１２４上の信号を受ける。セレクタ１１４ｂは、信号線１２０ａ、１２２ｂおよび１２４上の信号を受ける。セレクタ１１４ｃは、信号線１２０ｂ、１２２ｃ、および１２４上の信号を受ける。セレクタ１１４ｄは、信号線１２０ｂ、１２０ｄ、および１２４上の信号を受ける。セレクタ１１４ａ〜１１４ｄは、この３ビットのバンク数指定信号ＢＢＲ（ＢＢＲ１〜ＢＢＲ４）に従って３本の対応の信号線４５上の信号電位のうちのいずれかを選択して出力する。
【０１０５】
図１２（Ｂ）はセレクタ１１４ａ〜１１４ｄの構成を概略的に示す図である。図１２（Ｂ）においては、１つのセレクタの構成のみを代表的に示す。セレクタ１１４ａ〜１１４ｄはそれぞれ同じ構成を備える。
【０１０６】
図１２（Ｂ）において、セレクタ１１４（１１４ａ〜１１４ｄ）は、信号線１２２（１２２ａ〜１２２ｄのいずれか）とバンク数指定信号ＢＢＲ１を受けるＡＮＤゲート１３２ａと、信号線１２０（１２０ａまたは１２０ｂ）上の信号とバンク数指定信号ＢＢＲ２を受けるＡＮＤゲート１３２ｂと、信号線１２４上の信号とバンク数指定信号ＢＢＲ４を受けるＡＮＤ回路１３２ｃを含む。これらのＡＮＤゲート１３２ａ〜１３２ｃの出力信号は出力信号線１３５にワイヤードＯＲ接続される。次に動作について簡単に説明する。
【０１０７】
図１２（Ａ）に示すデコーダ１１０は、２つのメモリバンクを同時に指定する。デコーダ１１２は、４つのメモリバンクのうちの１つを指定する。電源電圧発生部１１１は、４つのメモリバンクを同時に指定する信号を発生する。セレクタ１１４ａ〜１１４ｄは、バンク数指定信号に従って、３本の入力信号線のうちの１つを選択する。バンク数指定信号ＢＢＲ１が活性状態のＨレベルのとき、ＡＮＤゲート１３２ｂおよび１３２ｃの出力信号はＬレベルとなる（バンク数指定信号ＢＢＲ１、ＢＢＲ２、およびＢＢＲ４が同時にＨレベルとなることはなく常に１つのみが活性状態のＨレベルとされる）。したがってこの場合には、デコーダ１１２の出力信号線１２２ａ〜１２２ｄの信号電位に従ってセレクタ１１４ａ〜１１４ｄのいずれかの出力信号がＨレベルとされる。リフレッシュモード検出信号ＡＲが活性状態のＨレベルとされると、選択状態とされたセレクタ１１４ａ〜１１４ｄに対応するＮＡＮＤゲート１１６ａ〜１１６ｄの出力信号のみがＬレベルとされる。これにより１つのメモリバンクのみが活性状態とされる。
【０１０８】
バンク数指定信号ＢＢＲ２が活性状態のＨレベルとされたときには、ＡＮＤ回路１３２ａおよび１３２ｃは出力信号がＬレベルとされる。その場合には、デコーダ１１０の出力信号に従って２つのメモリバンクが同時に選択状態とされる。
【０１０９】
バンク数指定信号ＢＢＲ４が選択状態とされたときには、信号線１２４上の電位はＨレベルであり、セレクタ１１４ａ〜１１４ｄの出力信号はすべてＨレベルとされる。したがってリフレッシュモード検出信号ＡＲが活性状態のＨレベルとなると、４つのメモリバンクＢＫＡ〜ＢＫＤに対するリフレッシュ行選択系活性化信号／ＲＡＳＡＲ〜／ＲＡＳＤＲがすべて活性状態のＬレベルとされる。
【０１１０】
なお、図１２（Ｂ）に応じてセレクタ１１４の構成として、単にバンク数指定信号ＢＢＲ１、ＢＢＲ２、およびＢＢＲ４に対して対応の信号線を出力信号線１３５へ伝達するトランスファーゲート（またはトランスミッションゲート）が利用されてもよい。
【０１１１】
以上のように、この発明の第２の実施例に従えば、リフレッシュを受けるメモリバンクの数を任意の数に設定することができ、ＳＤＲＡＭの動作状況に応じてリフレッシュを受けるメモリバンクの数を設定することができ、ＳＤＲＡＭの動作状況に柔軟に対応するリフレッシュ方式を実現することができる。
【０１１２】
【発明の効果】
請求項１に係る発明に従えば、リフレッシュモードが指定されたとき複数のメモリバンクをすべて同時にリフレッシュを実行するように構成したため、すべてのメモリセルをリフレッシュするために必要とされる時間を大幅に低減することができ、リフレッシュ間隔を短くする必要がなく、外部処理装置のウェイトサイクル数が低減され、システム性能を改善することができる。
【０１１３】
請求項２に係る発明に従えば、複数のメモリバンクのうち、２以上の所定数のメモリバンクを同時にリフレッシュするように構成したため、リフレッシュ時における消費電流を大幅に増加させることなくすべてのメモリセルがリフレッシュされるのに必要とされる時間を低減することができる。
【０１１４】
請求項３に係る発明に従えば、リフレッシュを受けるメモリバンクの数を１個バンク数指定信号に従って設定することができるように構成したため、ＳＤＲＡＭの動作状況（使用状況）および適用分野に応じて最適なリフレッシュを受けるメモリバンクの数を設定することができ、動作環境に応じて最適なリフレッシュを受けるメモリバンクの数を設定することができる。
【０１１５】
請求項４に係る発明に従えば、リフレッシュを受けるメモリバンクの数が１または２以上の所定数のいずれかに設定するように構成したため、ＳＤＲＡＭの動作環境において柔軟に対応してリフレッシュを受けるメモリバンクの数を最適な数に設定することができる。
【０１１６】
請求項５に係る発明に従えば、リフレッシュをされるメモリバンクの数が、１個、２以上の所定数およびすべてのいずれかに設定することができるため、より柔軟にＳＤＲＡＭの動作環境（使用状況）に応じて必要な数のメモリバンクのリフレッシュを実行することができ、動作環境（使用状況）に応じたリフレッシュ構成を柔軟に構築することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例である同期型半導体記憶装置の要部の構成を示す図である。
【図２】図１に示すリフレッシュカウンタの構成および動作波形を示す図である。
【図３】図１に示すアドレス発生回路の構成を概略的に示す図である。
【図４】この発明の第１の実施例である同期型半導体記憶装置の動作を示す信号波形図である。
【図５】この発明の第２の実施例である同期型半導体記憶装置の要部の構成を概略的に示す図である。
【図６】図５に示すリフレッシュバンク活性化回路の構成を具体的に示す図である。
【図７】図５に示すリフレッシュカウンタの構成および動作態様を概略的に示す図である。
【図８】この発明の第２の実施例である同期型半導体記憶装置におけるメモリバンクを交互にリフレッシュする際の動作を示す信号波形図である。
【図９】この発明の第２の実施例である同期型半導体記憶装置においてメモリバンクを同時にリフレッシュする際の動作波形を示す図である。
【図１０】この発明の第２の実施例の変更例で用いられるリフレッシュカウンタの構成を示す図である。
【図１１】この発明の第２の実施例の変更例において用いられるリフレッシュバンク活性化回路の構成およびその論理を示す図である。
【図１２】図１１に示すデコード回路の構成を示す図である。
【図１３】従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図１４】従来の同期型半導体記憶装置における行選択系活性化信号発生部の構成を概略的に示す図である。
【図１５】従来の同期型半導体記憶装置に含まれるメモリセルの構成を概略的に示す図である。
【図１６】従来の同期型半導体記憶装置におけるリフレッシュおよびノーマルモードにおける行選択系の構成を概略的に示す図である。
【図１７】従来の同期型半導体記憶装置におけるリフレッシュ制御回路の構成を概略的に示す図である。
【図１８】図１７に示すリフレッシュアドレスカウンタの構成および動作を概略的に示す図である。
【図１９】図１７に示すリフレッシュバンク活性回路の構成を概略的に示す図である。
【図２０】図１６に示すアドレス発生回路の構成を概略的に示す図である。
【図２１】図２０に示すアドレス発生器の構成の一例を示す図である。
【図２２】従来の同期型半導体記憶装置におけるリフレッシュモード時における動作を示す信号波形図である。
【符号の説明】
２ａ，２ｂ Ｘバッファ、３ａ，３ｂ Ｘデコーダ、６ａａ，６ｂｂ センスアンプ回路、８ バンク制御回路、１１ アクティブモード検出回路、１２ バンク検出回路、１３ バンク活性化回路、３０ リフレッシュモード検出回路、６０ａ，６０ｂ 行選択系回路、６１ アドレス発生回路、６２ リフレッシュカウンタ、６４ リフレッシュバンク活性化回路、６６ａ，６６ｂ ゲート回路、８５ リフレッシュバンク数指定信号発生回路、８２ リフレッシュカウンタ、８４ リフレッシュバンク活性化回路、１０２ デコーダ回路。

Claims (5)

1. 外部から与えられる所定のパルス幅および周期を有する外部クロック信号に同期して、外部制御信号および外部アドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、
   各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、前記メモリアレイのアドレス信号が指定する行の選択に関連する動作を行なう行選択系回路とを少なくとも含む複数のメモリバンクと、
   前記外部制御信号と前記外部アドレス信号とに従って、前記外部アドレス信号に含まれるバンクアドレス信号が指定するメモリバンクの行選択系回路へ前記バンクアドレス信号以外の外部アドレス信号から生成された内部アドレス信号を与えかつ該指定されたメモリバンクの行選択系回路を活性化する行選択系活性化信号を出力するバンク活性制御手段と、
   リフレッシュモードを指定する前記外部制御信号に応答して、リフレッシュされるべきメモリセルを指定するリフレッシュアドレスを発生して前記複数のメモリバンクの行選択系回路へ与えかつ前記複数のメモリバンクの行選択系回路を全て活性化するリフレッシュ行選択系活性化信号を出力するリフレッシュ制御手段と、
   各前記バンクに対応して設けられ、前記行選択系活性化信号と前記リフレッシュ行選択系活性化信号の一方の活性化に応答して、前記行選択系回路へ活性化信号を出力するゲート回路とを備える、同期型半導体記憶装置。
2. 各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、前記メモリアレイのアドレス信号が指定する行の選択に関連する動作を行う行選択系回路とを少なくとも含む複数のメモリバンクと、
   所定のパルス幅および周期を有する外部クロック信号に同期して取込まれたアクセス要求信号、バンクアドレス信号およびアドレス信号に従って、前記バンクアドレス信号が指定するメモリバンクの行選択系回路に対する行選択系活性化信号を活性化しかつ前記アドレス信号に対応する内部アドレス信号を該指定されたメモリバンクの行選択系回路へ与えるバンク活性制御手段と、
   前記外部クロック信号に同期して取込まれたリフレッシュ指示信号に応答して、リフレッシュされるべきメモリセルを指定するリフレッシュアドレス信号を発生して前記複数のメモリバンクのうちの２以上の所定数のメモリバンクの行選択系回路へ与えかつ前記２以上の所定数のメモリバンクの行選択系回路に対する行選択系活性化信号を同時に活性化するリフレッシュ制御手段と、
   各前記メモリバンクに対応して設けられ、各々が前記バンク制御活性制御回路および前記リフレッシュ制御手段からの対応の行選択活性化信号の一方の活性化に応答して対応の行選択系回路に対して活性状態の活性化信号を出力する複数のゲート回路とを備える、同期型半導体記憶装置。
3. 外部から与えられる所定のパルス幅および周期を有する外部クロック信号に同期して、外部制御信号および外部アドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、
   各々が、行列状に配列される複数のメモリセルを有するメモリアレイと、前記メモリアレイのアドレス信号が指定する行の選択に関連する動作を行なう行選択系回路とを少なくとも含む複数のメモリバンクと、
   前記外部制御信号と前記外部アドレス信号とに従って、前記外部アドレス信号に含まれるバンクアドレス信号が指定するメモリバンクの行選択系回路へ前記バンクアドレス信号以外の外部アドレス信号から生成された内部アドレス信号を与えかつ該指定されたメモリバンクの行選択系回路を活性化するバンク活性制御手段と、
   リフレッシュモードを指定する前記外部制御信号とリフレッシュされるべきバンク数を指定するリフレッシュバンク数指定信号とに応答して、前記複数のメモリバンクのうち、前記リフレッシュバンク数指定信号が示す数のメモリバンクの行選択系回路へ、リフレッシュされるべきメモリセルを指定するリフレッシュアドレス信号を与えかつ該行選択系回路を活性化するリフレッシュ活性化手段とを備え、前記リフレッシュ活性化手段は、前記メモリバンク数指定信号に従って、リフレッシュされるべきメモリバンクの行選択系回路を活性化するリフレッシュ行選択系活性化信号を発生するリフレッシュバンク活性化手段を含む、同期型半導体記憶装置。
4. 前記リフレッシュバンク活性化手段は、
   前記複数のメモリバンクのうち１つのメモリバンクを指定する第１のデコード信号を発生する第１のデコーダ手段と、
   前記複数のメモリバンクのうち２以上の所定数のメモリバンクを同時に指定する第２のデコード信号を発生する第２のデコーダ手段と、
   前記リフレッシュバンク数指定信号に従って、前記第１のデコード信号と前記第２のデコード信号の一方を選択する選択手段と、
   前記選択手段により選択されたデコード信号に従って指定されたメモリバンクの行選択系回路を活性化する手段とを含む、請求項３記載の同期型半導体記憶装置。
5. 前記第２のデコーダ手段は、前記複数のメモリバンクのうち前記複数よりも少ない数のメモリバンクを同時に指定する第３のデコード信号を発生する手段と、
   前記複数のメモリバンクを同時に指定する第４のデコード信号を発生する手段とを備え、
   前記選択手段は、前記リフレッシュバンク数指定信号に従って前記第３および第４のデコード信号の一方を選択する手段を含む、請求項４記載の同期型半導体記憶装置。

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