JP4470185B2 - 半導体記憶装置 - Google Patents
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Description
この外部のDRAMコントローラによりリフレッシュを制御されるDRAM側から考えると、最低でも7.8μsの頻度で入力されるオートリフレッシュコマンドにより、DRAMの内部でリフレッシュ動作を行い、全てのメモリセルのデータを保持しなければならない。
このような、従来のリフレッシュ動作を行う半導体記憶装置の、一例としてのブロック図を図5に示す。ここでは、メモリバンクとして、BANK0からBANK7の、8つのメモリバンクがある場合について説明する。
また、コマンドデコーダ140は、コマンドCMDとしてACTコマンドが入力された場合には、DRAMに入力するアドレスとして、アドレスレシーバ130を介して外部から入力されたアドレスA0−A13を選択することを示す信号であるACTA信号を、Xアドレスセレクタ/Xアドレスバッファ160に出力する。
なお、ここでは、Xアドレスカウンタ122の持つXアドレスXADDの値が0であり、全てのメモリバンクでXアドレスXADD=0のワードがリフレッシュされる場合について説明する。
メモリバンクであるBANK0からBANK7の各々は、入力されたXアドレスXADDと、入力されたリフレッシュ制御信号REF0からREF7とに基づいて、それぞれのメモリバンク内のセルをリフレッシュする。
図6は、リフレッシュコマンドREFを受け取ると、8つのメモリバンク全てを同時にリフレッシュする場合のタイミングチャートである。図6に示す動作においては、8つのメモリバンク全てを同時にリフレッシュするため、ピーク電流に起因するノイズの問題(または、電流の問題)がある。
図8は、リフレッシュコマンドREFを受け取ると、一定の時間が経過する毎に、メモリバンクを1つずつのリフレッシュする場合のタイミングチャートである。
図7および図8に示す動作においては、図6に示す動作と比較して、同時にリフレッシュするメモリバンク数が少なくなるため、ピーク電流に起因するノイズの問題(または、電流の問題)が低減される。
以上の、図6から図8に説明した動作においては、いずれも、1回のリフレッシュコマンドREFの入力に応じて、各メモリバンクについて、それぞれ1本ずつのワード線をリフレッシュしている。
例として1Gbit(64Mbit×16)のDDR2DRAMでは、ワード線本数ROWアドレス8192本×8BANK分=64K本についてリフレッシュを行う場合を考えると、全てのワード線がリフレッシュされるのに要する時間は7.8us×64K/nとなるので、次の式1を満たさなければならない。
tREF≧7.8us×64K/n・・・(式1)
このことを逆にいうと、ワード本数nが16本の場合には、データ保持時間tREFが32ms必要であり、また、ワード本数nが8本の場合には、データ保持時間tREFが64ms以上必要である、ということである。
例えば、リフレッシュワード本数nを1本ずつ時分割で動作させるようとすると、1本あたりのリフレッシュ時間をtRCとして、次の式2を満たさなければならない。
n×tRC≦tRFC・・・(式2)
この式2について、リフレッシュを1本ずつ時分割で動作させるようとすると、tRCとtRFCとの仕様規格により、リフレッシュワード本数nは大きくとも3程度にしか設定することができないため、全てのメモリセルのデータを保持することが出来ない。
例えば、図10はその関係を表したグラフになる。図10では、消費電流はリフレッシュワード本数n=8のときを100%とした相対値にしている。この図5から分かるように、リフレッシュワード本数nを、データ保持時間tREF実力に応じて任意に変えることが出来れば、データ保持時間tREFの値に応じながら、最小となるリフレッシュワード本数nを選択することにより、その消費電流を抑えることが可能になる。
請求項6に記載の発明は、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタ回路を備える、ことを特徴とする請求項5に記載の半導体記憶装置である。
請求項7に記載の発明は、外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、を備え、前記内部リフレッシュ信号の出力回数は、一回の前記リフレッシュ命令信号に対応して、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であり、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタを備え、前記リフレッシュ回数カウンタ回路は、前記内部リフレッシュ信号を入力し、カウントアップするか否かを予め設定された回数情報と比較する比較部を備える、ことを特徴とする半導体記憶装置である。
請求項8に記載の発明は、前記比較部は、前記リフレッシュ回数カウンタ回路の出力と、前記回数情報とを比較する比較回路を備える、ことを特徴とする請求項7に記載の半導体記憶装置である。
請求項9に記載の発明は、前記リフレッシュコマンド発生回路は、前記リフレッシュ命令信号に対応して生成された複数の遅延信号を、前記リフレッシュ回数カウンタ回路の出力信号により選択し、前記内部リフレッシュ信号として出力する、ことを特徴とする請求項5から請求項8のいずれかに記載の半導体記憶装置である。
請求項10に記載の発明は、更に、前記内部リフレッシュ信号に対応してバンクアドレスと前記バンク内のワード線アドレスを生成するアドレスカウンタを備える、ことを特徴とする請求項5から請求項9のいずれかに記載の半導体記憶装置である。
請求項11に記載の発明は、前記アドレスカウンタは、前記バンクを指定するアドレスを下位とし、前記ワード線を指定するアドレスを上位とする構成である、ことを特徴とする請求項10に記載の半導体記憶装置である。
なお、実施の形態においては、コマンドレシーバ/デコーダ40から出力されるリフレッシュ実行信号MREFおよびMACT信号は、予め定められた一定幅のパルス信号(「H」レベルまたは「L」レベル)である。
リフレッシュコマンド発生回路10は、リフレッシュ実行信号MREFをコマンドレシーバ/デコーダ40から入力されると、その内部で予め定められた所定の間隔で、かつ、その内部で予め定められた所定の回数(n回)で、リフレッシュコマンドREFA信号を、カウンタ回路20およびリフレッシュ動作制御回路50に出力する。
なお、リフレッシュコマンド発生回路10およびリフレッシュ回数制御回路11の構成と詳細は、図2および図3を用いて後述する。
また、バンクアドレスカウンタ21は、バンクアドレスBADDを、リフレッシュ動作制御回路50へ出力し、また、Xアドレスカウンタ22は、XアドレスXADDを、Xアドレスセレクタ/バッファ回路60に出力する。
また、Xアドレスカウンタ22は、リフレッシュの制御対象とするメモリバンクのワード数の値がその内部に設定されており、設定されたメモリバンクのワード数の値までXアドレスXADDをカウントし、設定されたメモリバンクのワード数の値でXアドレスXADDの値を0に戻し、再度XアドレスXADDをカウントする。
実施の形態においては、リフレッシュ動作制御回路50は、メモリバンク0_100のリフレッシュを制御するリフレッシュ制御信号REF0、メモリバンク1_110のリフレッシュを制御するリフレッシュ制御信号REF1、…、メモリバンク7_170のリフレッシュを制御するリフレッシュ制御信号REF7を出力し、それぞれのリフレッシュ制御信号REFiの出力は、それぞれのメモリバンクに入力される。
まず、リフレッシュ動作制御回路50が、リフレッシュ制御信号REFiを、対応するメモリバンクに出力する。各メモリバンクは、リフレッシュ動作制御回路50からリフレッシュ制御信号REFiを入力され、リフレッシュ処理が完了した後、または、一定期間が経過した後、リフレッシュ処理が完了したことを示す信号であるリフレッシュ処理完了信号をリフレッシュ動作制御回路50に出力する。リフレッシュ動作制御回路50は、リフレッシュ処理完了信号が各メモリバンクから入力されたことに応じて、各メモリバンクに対応して出力していたリフレッシュ制御信号REFiの出力を停止することにより、リフレッシュ動作制御回路50は、リフレッシュ制御信号REFiをリフレッシュ処理に必要な期間の長さに合わせて出力する。
また、Xアドレスセレクタ/バッファ回路60は、MACT信号をコマンドレシーバ/デコーダ40から入力された場合には、つまり外部のDRAMコントローラからのコマンドCMDがACTコマンドの場合には、アドレスレシーバ30を介して入力される外部アドレスA0−A13を選択し、選択した外部アドレスA0−A13を各メモリバンクヘ出力する。
また、その他回路ブロック102は、リフレッシュ制御信号REF0信号をリフレッシュ動作制御回路50から入力されたことに応じて、Xアドレスラッチ回路101から出力されるアドレスで指定されるワード線に対するメモリセルのリフレッシュ動作を実行する。
ブロック110からブロック170は、それぞれメモリバンク1からメモリバンク7用の回路であり、それぞれブロック100と同様の構成と機能を有する。
まず、リフレッシュコマンド発生回路10は、リフレッシュコマンドを発生するための起動信号であるリフレッシュ実行信号MREFの入力を受けて、この信号の状態がL⇒Hとなると、その後所定のタイミングであらかじめ定められた回数だけ、リフレッシュコマンドREFA信号をパルス信号として出力するような回路である。このリフレッシュコマンド発生回路10の一例としての回路を、図2を用いて説明する。
リフレッシュ実行信号MREFはリフレッシュタイミング生成回路12へ入力される。リフレッシュタイミング生成回路12は、リフレッシュ実行信号MREFのL⇒Hの変化を受けて、1shotパルス信号P1,P2,P3,…,Pm(P1〜Pm)を所定の時間間隔で次々と出力するような構成としている。
また、1shot回路(21_1〜21_m)は、それぞれ、ワンショット回路であり、所定の時間間隔のパルスを出力する回路である。1shot回路(21_1〜21_m)により、1shotパルス信号P1〜Pmは、所定の時間長を有するパルスとして、出力される。
例えば、物理的な複数のヒューズで、切断されているヒューズと、切断されていないヒューズとの組み合わせによりリフレッシュ回数が設定されており、組み合わされたヒューズによる各電圧がリフレッシュ回数制御回路11に入力されることにより、リフレッシュ回数制御回路11は、リフレッシュ回数が設定される。
または、ROMなどの不揮発性の記憶媒体による電気的なビット情報に、ビット情報が、HレベルかLレベルであるかの組み合わせで記憶されており、ROMなどの不揮発性の記憶媒体から電気的なビット情報が、リフレッシュ回数制御回路11に入力されることにより、リフレッシュ回数制御回路11は、リフレッシュ回数が設定される。
入力信号RCNT<n:0>およびセレクト信号RSEL<n:0>は、それぞれのbit毎にEXOR(排他的論理和)回路300〜30nに入力される。次に、それぞれのEXOR回路300〜30nの出力が、NOR回路310に入力される。NOR回路310の出力が、RCNTRST信号である。
まず、入力信号RCNT<n:0>およびセレクト信号RSEL<n:0>は、それぞれ、カウント数の最下位bit信号をRCNT0、RSEL0とし、最上位bit信号をRCNTn,RSELnとする。また、ここではn=3として、それぞれ4bit信号の構成とする。
リフレッシュ回数制御回路11からのHであるRCNTRST信号を入力されることにより、リフレッシュ回数カウンタ回路14は、カウンタ値を0に戻す。そのために、リフレッシュ回数制御回路11のカウンタ値は、11の後は12にならず0に戻る。
そのため、最初のリフレッシュコマンドREFA信号が入力されることにより、リフレッシュ動作制御回路50は、リフレッシュ制御信号REF6をメモリバンク6に出力し、Xアドレスセレクタ/バッファ回路60は、XアドレスXADDの値X=0000を各メモリバンクに出力する。そのため、メモリバンク6の、Xアドレスの値X=0000のワードがリフレッシュされる。
また、バンクアドレスカウンタ21のバンクアドレスBADDが桁上がりし、バンクアドレスカウンタ21がXアドレスカウンタ22へ桁上がり信号を出力するため、Xアドレスカウンタ22もカウントアップし、Xアドレスカウンタ22はXアドレスの値として”0001”を出力する。
以降、外部のDRAMコントローラからオートリフレッシュコマンドが半導体制御装置に一定期間毎に入力されることにより、半導体制御装置のバンクアドレスカウンタ21とXアドレスカウンタ22との値が、この場合12ずつカウントアップすることにより、半導体制御装置は全てのメモリバンクの全てのワード線をリフレッシュする。
このリフレッシュ本数nは、(1)デバイスが持つtREF実力(メモリセルの記憶保持時間)、(2)全ワード本数N、(3)オートリフレッシュコマンドの入力間隔tREFi、で決定される。
なお、ここで全ワード本数Nとは、1つのメモリバンクのワード本数と、メモリバンクの数を乗算した値であり、リフレッシュ対象となるメモリバンクの全ワード本数である。
tREFi×N/n (式3)
tREFi×N/n<tREF (式4)
ここで、記憶保持時間tREFの実力は、そのメモリバンクのデバイス毎に異なるので、これを測定し、以上の値を用いて、リフレッシュ本数nは次の式5を満たす自然数となる。
n>tREFi×N/tREF (式5)
ここでリフレッシュ本数nは、少なければ少ないほど、リフレッシュ時の電流が少ないので、リフレッシュ本数nとして、式5を満たすうち最小の自然数nを設定することが望ましい。
例えば、記憶保持時間tREF実力を測定し64msの場合は、リフレッシュ本数n>7.99となりリフレッシュ本数nを8に設定すればよい。また、記憶保持時間tREF=32msの場合は、リフレッシュ本数n>15.97でありリフレッシュ本数n=16に設定すればよい。
このような記憶保持時間tREFの場合においては、従来の技術により、n=8または16を設定することにより、消費電流の少ない設定が可能である。
しかしながら従来技術では、この記憶保持時間tREF=43msの場合においても、リフレッシュ本数n=8もしくは16というような8の倍数の設定しか出来ず、リフレッシュ本数n=8に設定するとメモリセルデータの保持が不可能であり、そのために、リフレッシュ本数n=16に設定せざるを得なかった。
本願発明の技術によりリフレッシュ本数n=12と設定した場合は、従来のリフレッシュ本数n=16と設定されたデバイスの電流と比較して、その電流は75%(=12/16)でよいこととなり、平均消費電流を低減することが出来るという効果を奏する。
なお、実施の形態の説明においては、8つのメモリバンクの場合についてのみ説明したが、これに限られるものではなく、本発明による半導休記憶装置は、任意の数のメモリバンク数に適応可能である。なお、制御対象とするメモリバンク数に応じて、バンクアドレスカウンタ21が桁上がりする数の設定値が、設定される。
20 カウンタ回路
22 Xアドレスカウンタ
21 バンクアドレスカウンタ
30 アドレスレシーバ
40 コマンドレシーバ/デコーダ
50 リフレッシュ動作制御回路
60 Xアドレスセレクタ/バッファ回路
Claims (11)
- 搭載する複数のメモリバンクをリフレッシュする半導体記憶装置であり、
外部からコマンドを受けてデコードし、前記デコードした結果がオートリフレッシュコマンドの場合にはリフレッシュ命令を出力するコマンドレシーバ/デコーダと、
前記リフレッシュ命令の入力に応じて、リフレッシュするワード数として予め設定された回数でリフレッシュコマンドを出力するリフレッシュコマンド発生回路と、
前記リフレッシュコマンドの入力毎に、メモリバンクとワード線を指定するアドレスをカウントアップするリフレッシュアドレスカウンタと、
を有し、
前記リフレッシュコマンド発生回路は、一回の前記リフレッシュ命令信号に対応して、前記リフレッシュコマンドを出力すべき前記予め設定された回数を制御するリフレッシュ回数制御回路を含み、
前記予め設定された回数は、前記複数のメモリバンクのそれぞれに対するリフレッシュを行なうと共に、前記リフレッシュアドレスカウンタのワード線を指定するカウント値を変えた上で、一つ以上であって前記複数のメモリバンクの数未満の前記メモリバンクに対し更にリフレッシュを行う回数である
ことを特徴とする半導体記憶装置。 - 前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数が、前記メモリバンクの記憶保持時間、前記メモリバンクの全ワード本数および前記オートリフレッシュコマンドの入力間隔、により決定される、ことを特徴とする請求項1に記載の半導体記憶装置。
- 前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数を設定する設定回路を有する、ことを特徴とする請求項1または請求項2に記載の半導体記憶装置。
- 前記リフレッシュアドレスカウンタは、少なくとも前記リフレッシュコマンドの入力毎に前記複数のメモリバンクの中からメモリバンクを選択するメモリバンクアドレスをカウントアップし、前記メモリバンクの数で桁上がりするメモリバンクアドレスカウンタと、
前記桁上がりに応じて前記メモリバンクのワード線を選択するXアドレスをカウントアップするXアドレスカウンタと、を備え、
前記リフレッシュコマンドが入力されたことに応じて、前記メモリバンクアドレスカウンタから入力されるメモリバンクアドレスで選択されるメモリバンクのリフレッシュ動作を制御するリフレッシュ制御回路と、
前記リフレッシュコマンドが入力されたことに応じて、前記Xアドレスカウンタから入力されるXアドレスを選択し前記複数のメモリバンクに出力するXアドレスセレクタ/バッファと、を有することを特徴とする請求項1から請求項3に記載の半導体記憶装置。 - 外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、
前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、
を備え、
一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の前記出力回数は、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数である
ことを特徴とする半導体記憶装置。 - 前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタ回路を備える、ことを特徴とする請求項5に記載の半導体記憶装置。
- 外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、
前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、
を備え、
前記内部リフレッシュ信号の出力回数は、一回の前記リフレッシュ命令信号に対応して、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であり、
前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタを備え、
前記リフレッシュ回数カウンタ回路は、前記内部リフレッシュ信号を入力し、カウントアップするか否かを予め設定された回数情報と比較する比較部を備える、
ことを特徴とする半導体記憶装置。 - 前記比較部は、前記リフレッシュ回数カウンタ回路の出力と、前記回数情報とを比較する比較回路を備える、ことを特徴とする請求項7に記載の半導体記憶装置。
- 前記リフレッシュコマンド発生回路は、前記リフレッシュ命令信号に対応して生成された複数の遅延信号を、前記リフレッシュ回数カウンタ回路の出力信号により選択し、前記内部リフレッシュ信号として出力する、ことを特徴とする請求項5から請求項8のいずれかに記載の半導体記憶装置。
- 更に、前記内部リフレッシュ信号に対応してバンクアドレスと前記バンク内のワード線アドレスを生成するアドレスカウンタを備える、ことを特徴とする請求項5から請求項9のいずれかに記載の半導体記憶装置。
- 前記アドレスカウンタは、前記バンクを指定するアドレスを下位とし、前記ワード線を指定するアドレスを上位とする構成である、ことを特徴とする請求項10に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006320160A JP4470185B2 (ja) | 2006-11-28 | 2006-11-28 | 半導体記憶装置 |
US11/986,537 US7760572B2 (en) | 2006-11-28 | 2007-11-21 | Semiconductor memory device and refresh control method |
US12/813,685 US7961543B2 (en) | 2006-11-28 | 2010-06-11 | Semiconductor memory device and refresh control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006320160A JP4470185B2 (ja) | 2006-11-28 | 2006-11-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008135113A JP2008135113A (ja) | 2008-06-12 |
JP4470185B2 true JP4470185B2 (ja) | 2010-06-02 |
Family
ID=39559863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006320160A Expired - Fee Related JP4470185B2 (ja) | 2006-11-28 | 2006-11-28 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7760572B2 (ja) |
JP (1) | JP4470185B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5405007B2 (ja) * | 2007-07-20 | 2014-02-05 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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KR102419535B1 (ko) * | 2016-03-18 | 2022-07-13 | 에스케이하이닉스 주식회사 | 메모리 장치 |
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3569315B2 (ja) | 1994-09-01 | 2004-09-22 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP4000206B2 (ja) * | 1996-08-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
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US7699184B2 (en) * | 2005-05-02 | 2010-04-20 | Rehrig Pacific Company | Bottle carrier |
-
2006
- 2006-11-28 JP JP2006320160A patent/JP4470185B2/ja not_active Expired - Fee Related
-
2007
- 2007-11-21 US US11/986,537 patent/US7760572B2/en not_active Expired - Fee Related
-
2010
- 2010-06-11 US US12/813,685 patent/US7961543B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008135113A (ja) | 2008-06-12 |
US20100246304A1 (en) | 2010-09-30 |
US7760572B2 (en) | 2010-07-20 |
US7961543B2 (en) | 2011-06-14 |
US20080181041A1 (en) | 2008-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090821 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091216 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
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