KR20160023274A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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임유리
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Abstract

메모리 장치는 다수의 메모리 블록; 상기 다수의 메모리 블록이 모두 리프레시될 때마다 변경되고, 노멀 리프레시에 사용되는 카운팅 어드레스를 생성하는 어드레스 카운팅부; 상기 메모리 블록에서 추가로 리프레시가 필요한 워드라인의 어드레스인 타겟 어드레스 - 상기 타겟 어드레스는 타겟 리프레시에 사용됨 - 를 생성하는 타겟 어드레스 생성부; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 블록이 서로 다른 시점에 제1노멀 리프레시되도록 제어하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 상기 타겟 리프레시 되도록 제어하고, 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY INCLUDING THE SAME}
본 특허문헌은 메모리 장치 및 메모리 시스템에 관한 것이다.
메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
리프레시 동작은 메모리 콘트롤러로부터 메모리로 리프레시 커맨드이 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레시 커맨드을 입력한다. 데이터 유지 시간이란 메모리 셀의 데이터가 리프레시 동작 없이 유지될 수 있는 시간을 나타낼 수 있다. 메모리 장치에 포함된 메모리 셀들은 어떤 기준 이상의 데이터 유지 시간을 가지도록 설계되므로, 이러한 기준을 고려하여 리프레시 동작의 간격이 결정될 수 있다.
그런데 어떤 메모리 셀들이 내부적인 요인 또는 외부적인 요인에 의해서 상술한 기준에 미치지 못하는 데이터 유지 시간을 가지는 경우, 해당 메모리 셀의 데이터가 리프레시되지 못하고 열화될 가능성이 있어 문제가 될 수 있다. 여기서 내부적인 요인이란 메모리 셀에 결함이 있는 경우로, 예를 들면 메모리 셀의 셀 캐패시터의 용량이 작거나 메모리 셀의 셀 트랜지스터의 누설전류가 큰 경우 등이 있을 수 있다. 또한 외부적인 요인이랑 메모리 셀에 저장된 전하량이 해당 메모리 셀이 연결된 워드라인에 인접한 워드라인의 액티브-프리차지에 의해 영향을 받는 경우를 들 수 있다.
도 1은 상술한 외부적 요인의 일 예를 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면이다. 'BL'은 비트라인이다.
도 1을 참조하면, 'WLK-1', 'WLK', 'WLK+1'은 셀 어레이 내에서 나란히 배치된 3개 워드라인이다. 'ATTACK_WL'가 표시된 'WLK'는 액티브 횟수가 많거나, 액티브 빈도가 높거나, 또는 액티브 시간이 긴 워드라인이고, 'WLK-1' 및 'WLK+1'은 'WLK'와 인접하게 배치된 워드라인이다. 'CELL_K-1', 'CELL_K', 'CELL_K+1'은 각각 'WLK-1', 'WLK', 'WLK+1'에 연결된 메모리 셀이다. 메모리 셀(CELL_K-1, CELL_K, CELL_K+1)은 셀 트랜지스터(TR_K-1, TR_K, TR_K+1) 및 셀 캐패시터(CAP_K-1, CAP_K, CAP_K+1)를 포함한다.
도 1에서 'WLK'가 많이 액티브 되거나, 자주 액티브되거나 또는 긴 시간 동안 액티브 되는 경우 'WLK'의 전압이 자주 토글하거나 긴 시간 동안 높은 전압으로 유지되어, 'WLK'와 'WLK-1' 및 'WLK+1' 사이에 발생하는 커플링 현상으로 인해 'WLK-1' 및 'WLK+1'에 연결된 메모리 셀들(CELL_K-1, CELL_K+1)에 저장된 데이터에도 영향을 미칠 수 있다. 이러한 영향은 메모리 셀에 저장된 데이터가 유지될 수 있는 시간을 감소시킬 수 있다.
본 발명의 일 실시예는 노멀 리프레시 동작시 다수의 메모리 블록이 리프레시되는 순서를 변경하여, 노멀 리프레시 및 타겟 리프레시를 수행하는데 필요한 시간을 줄일 수 있는 메모리 장치 및 메모리 시스템을 제공한다.
또한 본 발명의 일 실시예는 타겟 리프레시를 통해 오류를 줄인 메모리 장치 및 메모리 시스템을 제공한다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 블록; 상기 다수의 메모리 블록이 모두 리프레시될 때마다 변경되고, 노멀 리프레시에 사용되는 카운팅 어드레스를 생성하는 어드레스 카운팅부; 상기 메모리 블록에서 추가로 리프레시가 필요한 워드라인의 어드레스인 타겟 어드레스 - 상기 타겟 어드레스는 타겟 리프레시에 사용됨 - 를 생성하는 타겟 어드레스 생성부; 및 리프레시 커맨드에 응답하여 상기 다수의 메모리 블록이 서로 다른 시점에 제1노멀 리프레시되도록 제어하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 상기 타겟 리프레시 되도록 제어하고, 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 내지 제N메모리 블록; 및
리프레시 커맨드에 응답하여 제1노멀 리프레시에서 상기 제1 내지 제N메모리 블록이 정순서로 리프레시되도록 제어하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 타겟 리프레시되도록 제어하고, 제2노멀 리프레시에서 상기 제1 내지 제N블록이 상기 정순서와 반대인 역순서로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있고, 상기 제1 및 제2노멀 리프레시는 메모리 블록의 워드라인들을 차례로 리프레시하는 것이고, 타겟 리프레시는 메모리 블록에서 추가로 리프레시가 필요한 워드라인을 리프레시하는 것일 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 다수의 메모리 블록을 포함하고, 리프레시 커맨드에 응답하여 상기 다수의 메모리 블록을 서로 다른 시점에 제1노멀 리프레시하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록을 타겟 리프레시하고, 상기 제2노멀 리프레시에서 상기 다수의 메모리 블록을 제2노멀 리프레시하되, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 가장 나중에 리프레시되도록 제어하는 메모리 장치; 및 상기 메모리 장치에 주기적으로 상기 리프레시 커맨드를 인가하는 메모리 콘트롤러를 포함할 수 있다.
본 기술은 노멀 리프레시 동작시 다수의 메모리 블록이 리프레시되는 순서를 변경함으로써 타겟 리프레시를 수행하는데 필요한 시간을 확보하여, 메모리 장치 및 메모리 시스템에서 노멀 리프레시 및 타겟 리프레시를 수행하는데 걸리는 시간을 줄일 수 있다.
또한 본 기술은 타겟 리프레시를 통해 메모리 장치 및 메모리 시스템에서 데이터 보유 시간이 부족한 메모리 셀들로 인해 발생하는 오류를 줄일 수 있다.
도 1은 상술한 외부적 요인의 일 예를 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면,
도 2는 어드밴스드 리프레시(Advanced Refresh: AR)를 설명하기 위한 도면,
도 3은 타겟 리프레시(Target Refresh: TR)를 설명하기 위한 도면,
도 4a, b는 어드밴스드 리프레시 및 타겟 리프레시를 함께 수행하는 경우 메모리의 동작을 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 6은 도 5의 메모리 장치의 리프레시 동작을 설명하기 위한 도면,
도 7은 리프레시 제어부(540)의 구성도,
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 어드밴스드 리프레시(Advanced Refresh: AR)를 설명하기 위한 도면이다. 첫번째(210)는 AR이 아닌 리프레시 동작을 나타낸 도면이고, 두번째(210)는 AR 동작을 나타낸 도면이다. 도 2는 4개의 메모리 블록(BK0 - BK3)을 포함하는 메모리 장치의 리프레시 동작을 나타낸 도면이며, REF_BK0 - REF_BK3는 각각 대응하는 메모리 블록이 리프레시되는 것(액티브-프리차지)을 나타낼 수 있다.
AR이 아닌 리프레시(210)의 경우 리프레시 커맨드가 입력될 때마다 1회의 리프레시가 수행될 수 있다. REF_BK0 - REF_BK3가 1회 활성화되는 것은 1회의 리프레시에 대응할 수 있다. 반면에, 어드밴스드 리프레시(220)의 경우 리프레시 커맨드가 입력될 때마다 2회의 리프레시가 수행될 수 있다. 리프레시 커맨드(221, 222)가 입력될 때마다 REF_BK0 - REF_BK3가 2회 활성화되는 것은 1회의 리프레시 커맨드(221, 222)에 응답하여 2회의 리프레시가 수행되는 것을 나타낸다.
도 2를 참조하면, AR이 아닌 리프레시(210)의 경우 리프레시 커맨드가 입력될 때마다 리프레시 대상 블록에서 1개의 워드라인이 리프레시되고, 어드밴스드 리프레시 동작(220)의 경우 리프레시 커맨드가 입력될 때마다 대상 블록에서 2개의 워드라인이 리프레시되는 것을 확인할 수 있다. 이와 같이, 어드밴스드 리프레시는 리프레시 횟수를 증가시켜서(또는 리프레시 간격을 줄여) 메모리 셀의 데이터 보유 시간(data retention time)이 줄어드는 경우에도 메모리 셀의 데이터가 유지될 수 있도록 할 수 있다.
도 2에서 REF_BK0 - REF_BK3이 각각 약간의 시간차이를 두고 활성화되는 것을 확인할 수 있는데, 약간의 시간차이를 두고 활성화되는 것을 확인할 수 있는데, 이는 리프레시 동작에 의한 순간 전류(peak current)를 줄이기 위함이다. 이러한 리프레시 방식을 파일드(PILED) 리프레시 방식이라고 하는데, 도 2의 경우 4회에 걸쳐서 활성화되므로 4-파일드 리프레시 방식이라고 한다.
참고로 도 2에서는 리프레시 커맨드(REF) 입력 1회당 평균 리프레시 횟수가 2회인 경우에 대해 도시하였으나, 리프레시 커맨드(REF) 입력 1회당 평균 리프레시 횟수는 설계에 따라 달라질 수 있다. 예를 들어, 리프레시 커맨드(REF)가 1회, 2회 및 3회째 입력되는 경우 1회의 리프레시가 수행되고, 리프레시 커맨드(REF)가 4회째 입력되는 경우 2회의 리프레시가 수행되는 경우, 리프레시 커맨드(REF) 1회당 평균 리프레시 횟수는 1.25(5/4: 리프레시 커맨드가 4회 입력되는 동안 5회의 리프레시가 수행됨)일 수 있다.
도 3은 타겟 리프레시(Target Refresh: TR)를 설명하기 위한 도면이다. 도 3에는 블록에 포함된 다수의 워드라인(WL0 - WLN)을 도시하였다.
도 3을 참조하면, 일반적인 리프레시(타겟 리프레시가 아닌 리프레시를 나타냄, 이하 노멀 리프레시라 함)의 경우 리프레시 커맨드가 입력될 때마다 1개 이상의 워드라인이 리프레시되되, 워드라인0(WL0) 내지 워드라인N(WLN)가 차례로 리프레시될 수 있다(화살표(301) 방향으로 리프레시가 진행됨). 또한 워드라인N(WLN)의 리프레시가 완료된 후에는 다시 워드라인0(WL0)부터 차례대로 리프레시될 수 있다.
타겟 리프레시의 경우 설정된 조건에 따라 노멀 리프레시 진행과 관계 없이 선택된 워드라인이 리프레시될 수 있다(302, 303). 이때 타겟 리프레시되는 워드라인들은 노멀 리프레시만으로는 데이터를 유지하기 어려워서 추가의 리프레시를 필요로하는 워드라인일 수 있다. 따라서 타겟 리프레시의 경우 리프레시되는 워드라인들이 연속적이지 않고, 리프레시 커맨드가 입력될 때마다 다른 워드라인이 리프레시될 수 있다.
한편, 도 1의 설명에서 상술한 문제점을 해결하기 위해 타겟 리프레시를 사용하는 경우 설정된 조건에 따라 도 1의 워드라인K(WLK)를 검출하고, 검출 결과를 이용하여 타겟 어드레스를 생성하고, 이를 이용하여 워드라인K-1(WLK-1) 및 워드라인K+1(WLK+1)을 타겟 리프레시할 수 있다.
도 4a, b는 어드밴스드 리프레시 및 타겟 리프레시를 함께 수행하는 경우 메모리의 동작을 설명하기 위한 도면이다.
도 4a를 참조하면, 메모리 장치는 어드레스 카운팅부(410), 타겟 어드레스 생성부(420), 리프레시 제어부(430) 및 각각 다수의 워드라인(WL0 - WLN)을 포함하는 메모리 블록(BK0 - BK3)을 포함할 수 있다. 도 4b는 메모리 장치의 동작을 나타내는 파형도이다. REF1_BK0 - REF1_BK3는 각각 대응하는 메모리 블록(BK0 - BK3)의 노멀 리프레시 동작을 나타내고, REF2_BK0 - REF2_BK3는 각각 대응하는 메모리 블록(BK0 - BK3)의 타겟 리프레시 동작을 수 있다.
리프레시 제어부(430)는 리프레시 커맨드(REF)가 입력(401 - 404)될 때마다 각각의 메모리 블록(BK0 - BK3)이 2회씩 노멀 리프레시(NR1, NR2)되도록 제어하고, 리프레시 커맨드(REF)가 입력(401 - 404)될 때마다 메모리 블록들(BK0 - BK3)이 하나씩 차례로 타겟 리프레시(TR1, TR2)되도록 제어할 수 있다. 첫번째로 리프레시 커맨드(REF)가 입력(401)되면 BK0가 타겟 리프레시되도록 제어하고, 두번째로 리프레시 커맨드(REF)가 입력(402)되면 BK1가 타겟 리프레시되도록 제어하고, 세번째로 리프레시 커맨드(REF)가 입력(403)되면 BK2가 타겟 리프레시되도록 제어하고, 네번째로 리프레시 커맨드(REF)가 입력(404)되면 BK3가 타겟 리프레시되도록 제어할 수 있다.
한편, 노멀 리프레시(NR1, NR2)에서 워드라인을 선택하기 위해 사용되는 어드레스는 어드레스 카운팅부(410)에서 생성된 카운팅 어드레스(CA)이고, 타겟 리프레시(TR1, TR2)에서 워드라인을 선택하기 위해 사용되는 어드레스는 타겟 어드레스 생성부(420)에서 생성된 타겟 어드레스(TA0 - TA3)일 수 있다.
어드레스 카운팅부(410)는 각 메모리 블록(BK0 - BK3)에서 워드라인들이 차례로 리프레시되도록 모든 메모리 블록(BK0 - BK3)의 리프레시가 완료될 때마다 카운팅 어드레스(CA)의 값을 1씩 증가시킬 수 있다. 여기서 모든 메모리 블록(BK0 - BK3)의 리프레시가 완료될 때마다 카운팅 어드레스(CA)를 업데이트하기 위해 어드레스 카운팅부(410)는 메모리 블록들 중 마지막으로 리프레시가 완료되는 BK3의 리프레시를 제어하는 신호 REF1_BK3가 비활성화될 때마다(403, 404)에 응답하여 카운팅 어드레스(CA)의 값을 1씩 증가시킬 수 있다. 또한 어드레스의 값을 1씩 증가시킨다는 것은 이번에 K번 워드라인이 선택되었다면, 다음번에는 N+1번 워드라인이 선택되도록 카운팅 어드레스(CA)를 변화시킨다는 것을 나타낼 수 있다.
타겟 어드레스 생성부(420)는 도 3의 설명에서 상술한 WLK의 어드레스를 검출하여 저장하고 있다가 REF2_BK0 - REF2_BK3가 활성화되면, 각각 활성화된 신호에 대응하는 타겟 어드레스(TA0 - TA3)를 생성 및 출력할 수 있다. 예를 들어, BK0 - BK3에서 검출된 어드레스가 각각 WLK1 - WLK4(K1 내지 K4는 각각 다른 값일 수 있음)라고 하자. 타겟 어드레스 생성부(420)는 REF2_BK0 - REF2_BK3가 첫번째로 활성화되면 각각 WLK1-1 - WLK4-1에 대응하는 어드레스를 생성하여 출력하고, 두번째로 활성화되면 각각 WLK1+1 - WLK4+1에 대응하는 어드레스를 생성하여 출력할 수 있다.
메모리 블록(BK0 - BK3)은 REF1_BK0 - REF1_BK3가 활성화된 경우 카운팅 어드레스(CA)에 대응하는 워드라인을 리프레시하고, REF2_BK0 - REF2_BK3가 활성화된 경우 대응하는 타겟 어드레스(TA0 - TA3)에 대응하는 워드라인을 리프레시할 수 있다. 이때 첫번째 리프레시 동작에서 마지막으로 리프레시되는 메모리 블록(BK3)의 리프레시가 완료된 후에 카운팅 어드레스(CA)의 업데이트가 수행될 수 있다. 노멀 리프레시의 두번째 리프레시는 카운팅 어드레스(CA)의 업데이트가 완료된 후에 시작될 수 있다. 또한 타겟 리프레시는 타겟 리프레시가 수행되는 메모리 블록의 두번째 리프레시가 완료되고 소정의 시간이 지난 후에 시작되어야 한다. 따라서 리프레시 커맨드(401 - 404)에 대응하는 노멀 및 타겟 리프레시 동작이 모두 완료되는데 상당한 시간이 필요하다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 5를 참조하면, 메모리 장치는 커맨드 수신부(501), 어드레스 수신부(502), 커맨드 디코더(510), 어드레스 카운팅부(520), 타겟 어드레스 생성부(530), 리프레시 제어부(540) 및 다수의 메모리 블록(BK0 - BK3)을 포함할 수 있다.
커맨드 수신부(501)는 메모리 장치의 외부로부터 입력되는 커맨드(CMD)를 수신할 수 있다. 커맨드(CMD)는 다수의 신호들을 포함할 수 있는데, 커맨드(CMD)에 포함되는 신호들에는 칩 선택 신호(CS: Chip Select), 액티브 신호(ACT: Active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable)가 있을 수 있다.
어드레스 수신부(502)는 메모리 장치 외부로부터 입력되는 멀티 비트 신호인 어드레스(ADD)를 수신할 수 있다. 어드레스(ADD)에는 로우(row) 어드레스와 컬럼(column) 어드레스가 있을 수 있다. 로우 어드레스와 컬럼 어드레스는 동일한 패드를 통해 입력될 수 있으며, 로우 어드레스 스트로브 신호에 동기되어 입력되는 어드레스는 메모리 장치에 의해 로우 어드레스로 인식되고, 컬럼 어드레스 스트로브 신호에 동기되어 입력되는 어드레스는 메모리 장치에 의해 컬럼 어드레스로 인식될 수 있다.
커맨드 디코더(510)는 커맨드 수신부(501)를 통해 수신된 커맨드(CMD)를 디코딩해 내부 커맨드인 액티브 커맨드(ACT), 프리차지 커맨드(PRE) 및 리프레시 커맨드(REF)를 생성할 수 있다. 커맨드 디코더(510)는 상술한 커맨드들(ACT, PRE, REF) 중 커맨드(CMD)를 구성하는 신호들의 조합이 대응하는 커맨드를 활성화할 수 있다. 커맨드 디코더(510)는 커맨드(CMD) 뿐만이 아니라 어드레스(ADD)의 일부를 입력받아 디코딩에 사용할 수도 있으며, 한 싸이클이 아닌 여러 싸이클에 걸쳐 입력된 커맨드(CMD)의 조합을 디코딩에 사용할 수도 있다.
리프레시 제어부(540)는 리프레시 커맨드(REF)에 응답하여 메모리의 리프레시 동작을 제어한다. 리프레시 동작의 제어는 각 메모리 블록(BK0 - BK3)에 대응하는 제1 및 제2리프레시 신호(REF1_BK0 - REF1_BK3, REF2_BK0 - REF2_BK3)들을 활성화하는 것에 의해 이루어질 수 있다. 여기서 제1리프레시 신호들(REF1_BK0 - REF1_BK3)은 대응하는 메모리 블록(BK0 - BK3)의 노멀 리프레시를 제어하기 위한 신호이고, 제2리프레시 신호들(REF2_BK0 - REF2_BK3)은 대응하는 뱅크(BK0 - BK3)의 타겟 리프레시를 제어하기 위한 신호일 수 있다.
리프레시 제어부(540)는 리프레시 커맨드(REF)에 대응한 첫번째 노멀 리프레시(이하 제1노멀 리프레시)에서 다수의 메모리 블록(BK0 - BK3)이 서로 다른 시점에 리프레시되도록 제어할 수 있다. 여기서 다수의 메모리 블록(BK0 - BK3)이 서로 다른 시점에 리프레시된다는 것은 다수의 메모리 블록(BK0 - BK3)의 리프레시가 서로 다른 시점에 시작되고, 서로 다른 시점에 완료되는 것을 나타낼 수 있다. 이러한 리프레시는 상술한 파일드 리프레시에 대응할 수 있다.
리프레시 제어부(540)는 제1노멀 리프레시에서 가장 먼저 리프레시되는 블록이 타겟 리프레시되도록 제어할 수 있다. 또한 리프레시 제어부(540)는 리프레시 커맨드에 대응한 두번째 노멀 리프레시(이하 제2노멀 리프레시)에서 메모리 블록들(BK0 - BK3)이 서로 다른 시점에 리프레시되도록 제어하되, 제1노멀 리프레시에서 가장 먼저 리프레시된 메모리 블록이 가장 나중에 리프레시되도록 제어할 수 있다. 특히 제2노멀 리프레시에서 메모리 블록들(BK0 - BK3)이 리프레시되는 순서는 제1노멀 리프레시에서 메모리 블록들(BK0 - BK3)이 리프레시되는 순서와 반대일 수 있다.
리프레시 제어부(540)는 메모리 블록들(BK0 - BK3) 중 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록을 리프레시 커맨드(REF)가 인가될 때마다 변경할 수 있다. 또한 리프레시 제어부(540)는 타겟 리프레시되는 메모리 블록을 리프레시 커맨드(REF)가 인가될 때마다 변경할 수 있다. 리프레시 제어부(540)는 제1노멀 리프레시에서 가장 나중에 리프레시되는 메모리 블록의 리프레시가 완료되면 타겟 리프레시가 시작되도록 제어할 수 있다. 메모리 장치의 리프레시 동작에 대한 자세한 설명은 도 6의 설명에서 후술한다.
어드레스 카운팅부(520)는 카운팅을 통해 노멀 리프레시에 사용되는 카운팅 어드레스(CA)를 생성할 수 있다. 어드레스 카운팅부(520)는 모든 메모리 블록(BK0 - BK3)의 리프레시가 완료될 때마다 카운팅을 수행하여 카운팅 어드레스(CA)의 값을 1씩 증가시킬 수 있다. 이를 위해 어드레스 카운팅부(520)는 메모리 블록(BK0 - BK3) 중 가장 마지막에 리프레시되는 메모리 블록의 리프레시 신호(REF1_LAST)의 비활성화에 응답하여 카운팅 어드레스(CA)를 변경할 수 있다. 여기서 어드레스의 값을 1씩 증가시킨다는 것은 이번에 K번 워드라인이 선택되었다면, 다음번에는 N+1번 워드라인이 선택되도록 카운팅 어드레스(CA)를 변화시킨다는 것을 나타낼 수 있다.
타겟 어드레스 생성부(530)는 타겟 리프레시에 사용되는 타겟 어드레스(TA0 - TA3)를 생성할 수 있다. 타겟 어드레스 생성부(530)는 상술한 내부적 또는 외부적 요인으로 인해 타겟 리프레시가 필요한 워드라인을 생성할 수 있다.
예를 들어, 타겟 어드레스 생성부(530)에는 결함으로 인해 다른 메모리 셀들보다 데이터 보유 시간이 짧은 메모리 셀들이 연결된 워드라인의 어드레스가 미리 저장될 수 있다. 이후 타겟 리프레시에서 저장된 워드라인의 어드레스를 타겟 어드레스(TA0 - TA3)로써 출력될 수 있다. 또한 타겟 어드레스 생성부(530)는 액티브 횟수가 많거나, 액티브 빈도가 높거나 또는 액티브 시간이 긴 워드라인의 어드레스를 검출 및 저장하고, 타겟 리프레시에서 이러한 워드라인에 인접한 워드라인에 대응하는 어드레스를 타겟 어드레스(TA0 - TA3)로써 출력할 수 있다. 이때 타겟 어드레스 생성부(530)는 검출 및 저장된 어드레스가 K번 워드라인의 어드레스라면, K-1번 워드라인 및 K+1번 워드라인의 어드레스를 생성하여 타겟 어드레스(TA0 - TA3)로써 출력할 수 있다.
타겟 어드레스 생성부(530)는 제2리프레시 신호(REF2_BK0 - REF2_BK3)가 중 하나 이상의 제2리프레시 신호가 활성화되면, 활성화된 제2리프레시 신호에 대응하는 메모리 블록의 타겟 어드레스를 출력할 수 있다. 타겟 어드레스 생성부(530)는 제2리프레시 신호(REF2_BK0 - REF2_BK3)가 첫번째로 활성화되면, 상술한 K-1번 워드라인의 어드레스를 출력하고, 두번째로 활성화되면 상술한 K+1번 워드라인의 어드레스를 출력할 수 있다.
참고로, 타겟 어드레스 생성부(530)는 각 뱅크의 각 워드라인의 액티브 횟수, 액티브 히스토리 또는 각 워드라인의 액티브 시간 등을 저장하고, 이를 기준 정보(기준 횟수, 기준 빈도 또는 기준 시간)와 비교하여, 액티브 횟수가 기준횟수보다 많거나 액티브 빈도가 기준 빈도보다 높거나 액티브 시간이 기준 시간보다 긴 워드라인의 어드레스(ADD)를 저장할 수 있다. 이를 위해 타겟 어드레스 생성부(530)는 액티브 커맨드(ACT) 및 어드레스(ADD)를 입력받아 워드라인 검출에 사용할 수 있다. 어드레스(ADD)에는 BK0 - BK3 중 메모리 블록을 선택하기 위한 어드레스(예를 들어, 뱅크 어드레스(bank address) 등)와 메모리 블록 내에서 워드라인을 선택하기 위한 어드레스(예를 들어, 로우 어드레스(row address) 등)가 포함될 수 있다.
여기서 액티브 히스토리란 액티브 커맨드(ACT)의 순차 입력에 따라 액티브된 워드라인의 내역에 관한 정보일 수 있다. 예를 들어, 1 내지 P번째 액티브 동작에서 각각 어떤 뱅크의 어떤 워드라인이 액티브되었는지 나타내는 정보일 수 있다. 액티브 빈도란 설정된 횟수의 액티브 동작 동안 특정 뱅크의 특정 워드라인이 액티브된 횟수에 대응할 수 있다. 예를 들어, 뱅크X의 액티브 히스토리가 [표 1]과 같다고 하자.
액티브 차수 1 2 3 4 5 6 7 8 9 10 11 12
액티브 워드라인 번호 7 1 5 34 7 56 23 12 7 7 43 53
위 경우에서, 액티브 동작 3회마다(1 - 3, 4 - 6, 7 - 9, 10 - 12) 7번 워드라인이 1회 액티브되는 것을 확인할 수 있는데 이 경우 7번 워드라인의 액티브 빈도는 액티브 동작 3회당 1회라고 나타낼 수 있다.
타겟 어드레스 생성부(530)는 상술한 예에 한정되지 않고, 액티브 동작과 관련하여 인접한 워드라인에 연결된 메모리 셀의 데이터에 영향을 줄 수 있는 조건을 만족시키는 워드라인의 어드레스를 저장하고, 이러한 워드라인에 인접한 워드라인의 어드레스를 타겟 어드레스로 생성할 수 있다.
다수의 메모리 블록(BK0 - BK3)은 각각 다수의 메모리 셀이 연결된 다수의 워드라인을 포함할 수 있다. 도 5에서는 간략한 도시를 위해 워드라인 및 메모리 셀의 도시는 생략하였다. 블록들(BK0 - BK3)은 대응하는 제1리프레시 신호(REF1_BK0 - REF1_BK3)가 활성화되면 카운팅 어드레스(CA)에 대응하는 워드라인을 리프레시하고, 대응하는 제2리프레시 신호(REF2_BK0 - REF2_BK3)가 활성화되면 대응하는 타겟 어드레스(TA0 - TA3)에 대응하는 워드라인을 리프레시할 수 있다. 다수의 메모리 블록(BK0 - BK3)은 액티브 커맨드(ACT)가 인가되면 입력된 어드레스(ADD)에 대응하는 워드라인을 액티브하고, 프리차지 커맨드(PRE)가 인가되면 액티브된 워드라인을 프리차지할 수 있다.
도 6은 도 5의 메모리 장치의 리프레시 동작을 설명하기 위한 도면이다.
도 6에서 REF1_BK0 - REF1_BK3는 각각 리프레시 제어부(540)의 제어에 의해 메모리 블록들(BK0 - BK3)이 노멀 리프레시되는 것을 나타내고, REF2_BK0 - REF2_BK3는 각각 리프레시 제어부(540)의 제어에 의해 메모리 블록들(BK0 - BK3)이 타겟 리프레시되는 것을 나타낼 수 있다.
(1) 리프레시 커맨드(REF)가 1회째 인가되면(601), 제1노멀 리프레시(NR1)에서 BK0, BK1, BK2, BK3가 순서대로 리프레시될 수 있다. 제1노멀 리프레시(NR1)에서 가장 나중에 리프레시되는 메모리 블록(BK3)의 리프레시가 완료되면 제1노멀 리프레시(NR1)에서 가장 먼저 리프레시되는 메모리 블록(BK0)이 타겟 리프레시(TR1, TR2)될 수 있다. 제2노멀 리프레시(NR2)에서 BK3, BK2, BK1, BK0가 순서대로 리프레시될 수 있다.
(2) 리프레시 커맨드(REF)가 2회째 인가되면(602), 제1노멀 리프레시(NR1)에서 BK1, BK2, BK3, BK0가 순서대로 리프레시될 수 있다. 제1노멀 리프레시(NR1)에서 가장 나중에 리프레시되는 메모리 블록(BK0)의 리프레시가 완료되면 제1노멀 리프레시(NR1)에서 가장 먼저 리프레시되는 메모리 블록(BK1)이 타겟 리프레시(TR1, TR2)될 수 있다. 제2노멀 리프레시(NR2)에서 BK0, BK3, BK2, BK1가 순서대로 리프레시될 수 있다.
(3) 리프레시 커맨드(REF)가 3회째 인가되면(603), 제1노멀 리프레시(NR1)에서 BK2, BK3, BK0, BK1가 순서대로 리프레시될 수 있다. 제1노멀 리프레시(NR1)에서 가장 나중에 리프레시되는 메모리 블록(BK1)의 리프레시가 완료되면 제1노멀 리프레시(NR1)에서 가장 먼저 리프레시되는 메모리 블록(BK2)이 타겟 리프레시(TR1, TR2)될 수 있다. 제2노멀 리프레시(NR2)에서 BK1, BK0, BK3, BK2가 순서대로 리프레시될 수 있다.
(4) 리프레시 커맨드(REF)가 4회째 인가되면(604), 제1노멀 리프레시(NR1)에서 BK3, BK0, BK1, BK2가 순서대로 리프레시될 수 있다. 제1노멀 리프레시(NR1)에서 가장 나중에 리프레시되는 메모리 블록(BK2)의 리프레시가 완료되면 제1노멀 리프레시(NR1)에서 가장 먼저 리프레시되는 메모리 블록(BK3)이 타겟 리프레시(TR1, TR2)될 수 있다. 제2노멀 리프레시(NR2)에서 BK2, BK1, BK0, BK3가 순서대로 리프레시될 수 있다. 이후 리프레시 커맨드가 인가되면, (1) - (4)의 리프레시 동작시 반복하여 수행될 수 있다.
상술한 (1) - (4) 리프레시 커맨드(REF)에 응답한 리프레시 동작에서, 제1노멀 리프레시에서 가장 먼저 리프레시된 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되며, 제1노멀 리프레시와 제2노멀 리프레시의 사이에 타겟 리프레시가되는 것을 확인할 수 있다.
리프레시 커맨드(401)에 대응하는 리프레시 동작과 관련된 도면의 도시를 참조하면, 도 5의 메모리 장치는 제1노멀 리프레시와 제2노멀 리프레시 사이에 타겟 리프레시를 수행할 수 있다. 따라서 카운팅 어드레스(CA)를 타겟 리프레시(TR1, TR2) 중에 업데이트함으로써, 카운팅 어드레스(CA)를 업데이트할 시간을 따로 확보할 필요가 없다. 또한 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록(BK0)을 제2노멀 리프레시에서 가장 나중에 리프레시하되, 그 사이에 해당 블록(BK0)에 대한 타겟 리프레시를 수행함으로써, 타겟 리프레시를 수행하기 위한 시간을 충분히 확보할 수 있다.
도 5 및 도 6에서는 제1노멀 리프레시에 가장 먼저 리프레시되는 메모리 블록이 BK0, BK1, BK2, BK3의 순서로 변경되고, 제1노멀 리프레시와 제2노멀 리프레시에서 각 메모리 블록이 리프레시되는 순서가 반대인 경우에 대해 설명하였으나, 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록의 변경되는 순서는 설계에 따라 달라질 수 있다. 또한 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되고, 해당 메모리 블록에 대해 타겟 리프레시가되도록 설계되면, 각 메모리 블록이 리프레시되는 순서는 제1 및 제2노멀 리프레시에서 정반대일 필요는 없다.
도 7은 리프레시 제어부(540)의 구성도이다.
도 7을 참조하면, 제1 및 제2리프레시 카운팅부(710, 720), 리프레시 신호 선택부(730), 제1리프레시 제어부(740) 및 제2리프레시 제어부(750)를 포함할 수 있다.
제1리프레시 카운팅부(710)는 리프레시 커맨드(REF)에 응답하여 리프레시 동작이 완료될 때마다 카운팅을 수행하여 제1리프레시 카운팅 정보(REF<0:1>)를 생성할 수 있다. REFS는 메모리 장치가 리프레시 동작을 수행하는 동안 활성화되는 신호로, 리프레시 커맨드(REF)에 응답하여 활성화되며 설정된 시간이 지나면 비활성화될 수 있다. 메모리 장치는 리프레시 커맨드(REF)에 응답하여 REFS가 활성화된 구간에서 제1 및 제2노멀 리프레시 및 타겟 리프레시를 수행할 수 있다.
제1리프레시 카운팅 정보(REF<0:1>)는 현재 수행되고 있는 리프레시가 몇 회째 입력된 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시인지 나타낼 수 있다. 참고로 제1리프레시 카운팅부(710)는 RST신호가 활성화되면 초기화되며, 초기화된 상태에서 REF<0:1>로 '00'을 출력할 수 있다. 예를 들어, REF<0:1>이 '00'이면 해당 리프레시는 1회째 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시이고, REF<0:1>이 '10'이면 해당 리프레시는 2회째 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시이고, REF<0:1>이 '01'이면 해당 리프레시는 3회째 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시이고, REF<0:1>이 '11'이면 해당 리프레시는 4회째 리프레시 커맨드(REF)에 응답하여 수행되는 리프레시일 수 있다. 4회째 리프레시 커맨드(REF)에 응답하여 리프레시 동작이 완료되면, REF<0:1>은 '00'으로 초기화될 수 있다.
제2리프레시 카운팅부(720)는 REF1_LAST가 비활성화될 때마다 카운팅을 수행하여 제2리프레시 카운팅 정보(REF<2>)를 생성할 수 있다. 제2리프레시 카운팅 정보(REF<2>)는 현재 수행되고 있는 리프레시가 제1 및 제2노멀 리프레시 중 어떤 리프레시인지 나타낼 수 있다. 참고로 제2리프레시 카운팅부(710)는 RST신호가 활성화되면 초기화되며, 초기화된 상태에서 REF<2>로 '0'을 출력할 수 있다. 예를 들어, REF<2>가 '0'이면 현재 수행되고 있는 리프레시는 제1노멀 리프레시이고, REF<2>가 '1'이면 현재 수행되고 있는 리프레시는 제2노멀 리프레시일 수 있다. 제2리프레시가 완료되면 REF<2>은 '0'으로 초기화될 수 있다.
리프레시 신호 선택부(730)는 리프레시 카운팅 정보(REF<0:2>)에 응답하여 REF1_BK0 - REF1_BK3 중 가장 나중에 비활성화되는 신호를 선택하여 REF1_LAST로 출력할 수 있다. 리프레시 신호 선택부(730)는 REF<0:2>가 '000'이면 REF1_BK3를 선택하여 REF1_LAST로 출력하고, '100'이면 REF1_BK0를 선택하여 REF1_LAST로 출력할 수 있다(각각 1회째 REF에 대응한 제1 및 제2노멀 리프레시). 또한 REF<0:2>가 '100'이면 REF1_BK0를 선택하여 REF1_LAST로 출력하고, '101'이면 REF1_BK1를 선택하여 REF1_LAST로 출력할 수 있다(각각 2회째 REF에 대응한 제1 및 제2노멀 리프레시). 또한 REF<0:2>가 '010'이면 REF1_BK1를 선택하여 REF1_LAST로 출력하고, '011'이면 REF1_BK2를 선택하여 REF1_LAST로 출력할 수 있다(각각 3회째 REF에 대응한 제1 및 제2노멀 리프레시). 또한 REF<0:2>가 '110'이면 REF1_BK2를 선택하여 REF1_LAST로 출력하고, '111'이면 REF1_BK3를 선택하여 REF1_LAST로 출력할 수 있다(각각 3회째 REF에 대응한 제1 및 제2노멀 리프레시).
제1리프레시 제어부(740)는 REF1_BK0 - REF1_BK3를 생성하되, 리프레시 카운팅 정보(REF<0:2>)에 응답하여 결정되는 순서로 REF1_BK0 - REF1_BK3를 활성화 및 비활성화할 수 있다.
제1리프레시 제어부(740)는 REF<2>가 '0'인 경우 리프레시 커맨드(REF)가 인가되면 REF1_BK0 - REF1_BK3를 서로 다른 시점에 활성화할 수 있다. 이때 REF<0:1>가 '00'이면 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3의 순서로 활성화하고, REF<0:1>가 '10'이면 REF1_BK1, REF1_BK2, REF1_BK3, REF1_BK0의 순서로 활성화하고, 이때 REF<0:1>가 '01'이면 REF1_BK2, REF1_BK3, REF1_BK0, REF1_BK1의 순서로 활성화하고, 이때 REF<0:1>가 '11'이면 REF1_BK3, REF1_BK0, REF1_BK1, REF1_BK2의 순서로 활성화할 수 있다.
또한 제1리프레시 제어부(740)는 REF<2>가 '1'인 경우 REF1_LAST가 비활성화된 후 설정된 시간이 지나면 REF1_BK0 - REF1_BK3를 서로 다른 시점에 활성화할 수 있다. 이때 REF<0:1>가 '00'이면 REF1_BK3, REF1_BK2, REF1_BK1, REF1_BK0의 순서로 활성화하고, REF<0:1>가 '10'이면 REF1_BK0, REF1_BK3, REF1_BK2, REF1_BK1의 순서로 활성화하고, 이때 REF<0:1>가 '01'이면 REF1_BK1, REF1_BK0, REF1_BK3, REF1_BK2의 순서로 활성화하고, 이때 REF<0:1>가 '11'이면 REF1_BK2, REF1_BK1, REF1_BK0, REF1_BK3의 순서로 활성화할 수 있다. 여기서 설정된 시간은 REF1_LAST가 비활성화된 후 타겟 리프레시를 수행하는데 필요한 시간에 의해 결정될 수 있다.
제2리프레시 제어부(740)는 REF2_BK0 - REF2_BK3를 생성하되, REF1_LAST가 비활성화되면 REF2_BK0 - REF2_BK3 중 하나를 1회 이상 활성화할 수 있다. 여기서 활성화되는 신호는 리프레시 카운팅 정보(REF<0:2>)에 응답하여 결정될 수 있다. 제2리프레시 제어부(740)는 REF<2>가 0인 경우, 이때 REF<0:1>가 '00'이면 REF2_BK0를 1회 이상 활성화하고, REF<0:1>가 '10'이면 REF2_BK1을 1회 이상 활성화하고, REF<0:1>가 '01'이면 REF2_BK2를 1회 이상 활성화하고, REF<0:1>가 '11'이면 REF2_BK3을 1회 이상 활성화할 수 있다. 제2리프레시 제어부(740)는 REF<2>가 REF<2>가 1인 경우 REF1_LAST가 비활성화되어도 REF2_BK0 - REF2_BK3를 활성화하지 않을 수 있다.
상술한 내용을 바탕으로, 리프레시 제어부(540)의 전체 동작에 대해 설명하면 다음과 같다.
(1) 리프레시 커맨드가 1회째 입력된 경우
REF<0:1>은 '00'이므로 제1리프레시 제어부(740)에 의해 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3 순서로 활성화된다. REF<0:2>은 '000'이므로 리프레시 신호 선택부(730)는 REF1_BK3를 선택하여 REF1_LAST로 출력한다. 제2리프레시 제어부(740)는 REF<0:2>은 '000'에서 REF1_LAST(REF1_BK3)가 비활성화되면 REF2_BK0를 1회 이상 활성화할 수 있다. REF1_LAST(REF1_BK3)가 비활성화된 후 설정된 시간이 지나면 REF<2>는 '0'에서 '1'로 카운팅된다. 제1리프레시 제어부(740)는 REF1_LAST(REF1_BK3)가 비활성화된 후 설정된 시간이 지나면 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3을 서로 다른 시점에 활성화한다. 이때 REF<0:2>는 '001'이므로 제1리프레시 제어부(740)에 의해 REF1_BK3, REF1_BK2, REF1_BK1, REF1_BK0 순서로 활성화된다. REF<0:2>은 '001'이므로 리프레시 신호 선택부(730)는 REF1_BK0를 선택하여 REF1_LAST로 출력한다. 리프레시 동작이 완료되어 REFS가 비활성화되면 REF<0:1>이 '10'으로 카운팅된다.
(2) 리프레시 커맨드가 2회째 입력된 경우
REF<0:1>은 '10'이므로 제1리프레시 제어부(740)에 의해 REF1_BK1, REF1_BK2, REF1_BK3, REF1_BK0 순서로 활성화된다. REF<0:2>은 '100'이므로 리프레시 신호 선택부(730)는 REF1_BK0를 선택하여 REF1_LAST로 출력한다. 제2리프레시 제어부(740)는 REF<0:2>은 '100'에서 REF1_LAST(REF1_BK0)가 비활성화되면 REF2_BK1를 1회 이상 활성화할 수 있다. REF1_LAST(REF1_BK0)가 비활성화된 후 설정된 시간이 지나면 REF<2>는 '0'에서 '1'로 카운팅된다. 제1리프레시 제어부(740)는 REF1_LAST(REF1_BK0)가 비활성화된 후 설정된 시간이 지나면 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3을 서로 다른 시점에 활성화한다. 이때 REF<0:2>는 '101'이므로 제1리프레시 제어부(740)에 의해 REF1_BK0, REF1_BK3, REF1_BK2, REF1_BK1 순서로 활성화된다. REF<0:2>은 '101'이므로 리프레시 신호 선택부(730)는 REF1_BK1를 선택하여 REF1_LAST로 출력한다. 리프레시 동작이 완료되어 REFS가 비활성화되면 REF<0:1>이 '01'으로 카운팅된다.
(1) 리프레시 커맨드가 3회째 입력된 경우
REF<0:1>은 '01'이므로 제1리프레시 제어부(740)에 의해 REF1_BK2, REF1_BK3, REF1_BK0, REF1_BK1 순서로 활성화된다. REF<0:2>은 '010'이므로 리프레시 신호 선택부(730)는 REF1_BK1를 선택하여 REF1_LAST로 출력한다. 제2리프레시 제어부(740)는 REF<0:2>은 '010'에서 REF1_LAST(REF1_BK1)가 비활성화되면 REF2_BK2를 1회 이상 활성화할 수 있다. REF1_LAST(REF1_BK1)가 비활성화된 후 설정된 시간이 지나면 REF<2>는 '0'에서 '1'로 카운팅된다. 제1리프레시 제어부(740)는 REF1_LAST(REF1_BK1)가 비활성화된 후 설정된 시간이 지나면 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3을 서로 다른 시점에 활성화한다. 이때 REF<0:2>는 '011'이므로 제1리프레시 제어부(740)에 의해 REF1_BK1, REF1_BK0, REF1_BK3, REF1_BK2 순서로 활성화된다. REF<0:2>은 '011'이므로 리프레시 신호 선택부(730)는 REF1_BK2를 선택하여 REF1_LAST로 출력한다. 리프레시 동작이 완료되어 REFS가 비활성화되면 REF<0:1>이 '11'으로 카운팅된다.
(1) 리프레시 커맨드가 4회째 입력된 경우
REF<0:1>은 '11'이므로 제1리프레시 제어부(740)에 의해 REF1_BK3, REF1_BK0, REF1_BK1, REF1_BK2 순서로 활성화된다. REF<0:2>은 '110'이므로 리프레시 신호 선택부(730)는 REF1_BK2를 선택하여 REF1_LAST로 출력한다. 제2리프레시 제어부(740)는 REF<0:2>은 '110'에서 REF1_LAST(REF1_BK2)가 비활성화되면 REF2_BK3를 1회 이상 활성화할 수 있다. REF1_LAST(REF1_BK2)가 비활성화된 후 설정된 시간이 지나면 REF<2>는 '0'에서 '1'로 카운팅된다. 제1리프레시 제어부(740)는 REF1_LAST(REF1_BK2)가 비활성화된 후 설정된 시간이 지나면 REF1_BK0, REF1_BK1, REF1_BK2, REF1_BK3을 서로 다른 시점에 활성화한다. 이때 REF<0:2>는 '111'이므로 제1리프레시 제어부(740)에 의해 REF1_BK2, REF1_BK1, REF1_BK0, REF1_BK3 순서로 활성화된다. REF<0:2>은 '111'이므로 리프레시 신호 선택부(730)는 REF1_BK3를 선택하여 REF1_LAST로 출력한다. 리프레시 동작이 완료되어 REFS가 비활성화되면 REF<0:1>이 '00'으로 카운팅된다.
리프레시 제어부(540)는 상술한 구성을 이용하여, 제1노멀 리프레시에서 가장 먼저 리프레시된 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되도록 제어하고, 해당 메모리 블록이 타겟 리프레시되도록 제어할 수 있다. 또한 리프레시 커맨드(REF)가 인가될 때마다 타겟 리프레시되는 메모리 블록이 변경되도록 할 수 있다.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 8에 도시된 바와 같이, 메모리 시스템은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함할 수 있다.
메모리 콘트롤러(810)는 메모리 장치에 커맨드(CMDs)와 어드레스(ADDs)를 입력하는 것에 의해 메모리 장치(820)의 동작을 제어하고, 리드 및 라이트 동작시에 메모리 장치와 데이터(DATA)를 주고 받을 수 있다. 메모리 장치(820)에 액티브, 프리차지 및 리프레시 커맨드을 인가하는 것은 커맨드(CMDs)를 전송하는 것에 의해 이루어질 수 있다. 리프레시 동작시에는 메모리 장치(820)가 내부적으로 생성한 카운팅 어드레스(CNT_ADD)가 사용되므로, 메모리 콘트롤러(810)가 메모리 장치(820)로 어드레스(ADDs)를 전송할 필요는 없다.
메모리 장치(820, 도 7)는 메모리 콘트롤러(810)로부터 커맨드(CMDs)를 통해 인가되는 리프레시 커맨드에 응답해 리프레시 동작을 수행한다. 이때 리프레시 동작의 수행 방법은 도 4 내지 도 7의 설명에서 상술한 바와 같다. 여기서 메모리 콘트롤러(810)는 리프레시 커맨드를 주기적으로 메모리 장치(820)에 인가할 수 있다.한편, 메모리 콘트롤러(810)로부터 액티브 커맨드를 메모리 장치(820)가 인가된 후 리드 및 라이트 커맨드이 인가되어, 메모리 장치(820)와 메모리 콘트롤러(810)와 데이터(DATA)를 주고 받을 수 있다. 위 동작이 완료된 후 메모리 콘트롤러(810)로부터 메모리 장치(820)로 프리차지 커맨드가 인가되어 액티브된 워드라인이 프리차지될 수 있다.
메모리 장치(820)는 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록을 제2노멀 리프레시에서 가장 나중에 리프레시하고, 해당 메모리 블록을 타겟 리프레시함으로써 노멀 리프레시와 타겟 리프레시를 모두 수행하면서, 리프레시에 필요한 시간을 최소화할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (27)

  1. 다수의 메모리 블록;
    상기 다수의 메모리 블록이 모두 리프레시될 때마다 변경되고, 노멀 리프레시에 사용되는 카운팅 어드레스를 생성하는 어드레스 카운팅부;
    상기 메모리 블록에서 추가로 리프레시가 필요한 워드라인의 어드레스인 타겟 어드레스 - 상기 타겟 어드레스는 타겟 리프레시에 사용됨 - 를 생성하는 타겟 어드레스 생성부; 및
    리프레시 커맨드에 응답하여 상기 다수의 메모리 블록이 서로 다른 시점에 제1노멀 리프레시되도록 제어하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 상기 타겟 리프레시 되도록 제어하고, 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 제2노멀 리프레시에서 가장 나중에 리프레시되도록 제어하는 리프레시 제어부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가될 때마다 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 변경되도록 제어하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가될 때마다 상기 타겟 리프레시되는 메모리 블록이 변경되도록 제어하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 제1노멀 리프레시에서 가장 나중에 리프레시되는 메모리 블록의 리프레시가 완료된 후에 상기 타겟 리프레시가 시작되도록 제어하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 타겟 어드레스는
    다른 워드라인보다 데이터 보유 시간(data retention time)이 짧은 워드라인의 어드레스인 메모리 장치.
  6. 제 1항에 있어서,
    상기 타겟 어드레스는
    액티브 횟수가 기준횟수 이상이거나, 액티브 빈도가 기준빈도 이상이거나, 액티브 시간이 기준시간 이상인 워드라인에 인접한 워드라인의 어드레스인 메모리 장치.
  7. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 제2노멀 리프레시에서 상기 다수의 메모리 블록이 리프레시되는 순서가 상기 제1노멀 리프레시에서 상기 다수의 메모리 블록이 리프레시되는 순서와 서로 반대가 되도록 제어하는 메모리 장치.
  8. 제 1항에 있어서,
    상기 어드레스 카운팅부는
    상기 제1 및 제2노멀 리프레시에서 가장 나중에 리프레시되는 메모리 블록의 리프레시가 완료되면 상기 카운팅 어드레스를 변경하는 메모리 장치.
  9. 제 8항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 동작시 카운팅을 수행하여 생성된 리프레시 카운팅 정보에 응답하여 상기 다수의 메모리 블록의 상기 노멀 리프레시를 제어하는 신호 중 가장 나중에 리프레시되는 메모리 블록의 상기 노멀 리프레시를 제어하는 신호를 선택하는 선택부를 포함하고,
    상기 어드레스 카운팅부는
    상기 선택부에서 선택된 제어신호에 응답하여 상기 카운팅 어드레스를 변경하는 메모리 장치.
  10. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 동작시 카운팅을 수행하여 생성된 리프레시 카운팅 정보에 응답하여 상기 제1노멀 리프레시에서 상기 다수의 메모리 블록을 리프레시하는 순서, 상기 다수의 메모리 블록 중 타겟 리프레시를 수행할 메모리 블록 및 상기 제2노멀 리프레시에서 상기 다수의 메모리 블록을 리프레시하는 순서를 결정하는 메모리 장치.
  11. 제 1항에 있어서,
    상기 리프레시 제어부는
    상기 제2노멀 리프레시에서 상기 다수의 메모리 블록이 리프레시되는 순서가 상기 제1노멀 리프레시에서 상기 다수의 메모리 블록이 리프레시되는 순서와 서로 반대가 되도록 제어하는 메모리 장치.
  12. 제1 내지 제N메모리 블록; 및
    리프레시 커맨드에 응답하여 제1노멀 리프레시에서 상기 제1 내지 제N메모리 블록이 정순서로 리프레시되도록 제어하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 타겟 리프레시되도록 제어하고, 제2노멀 리프레시에서 상기 제1 내지 제N블록이 상기 정순서와 반대인 역순서로 리프레시되도록 제어하는 리프레시 제어부를 포함하고,
    상기 제1 및 제2노멀 리프레시는 메모리 블록의 워드라인들을 차례로 리프레시하는 것이고, 타겟 리프레시는 메모리 블록에서 추가로 리프레시가 필요한 워드라인을 리프레시하는 것인 메모리 장치.
  13. 제 12항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가될 때마다 상기 정순서가 변경되도록 제어하는 메모리 장치.
  14. 제 12항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가될 때마다 상기 타겟 리프레시되는 메모리 블록이 변경되도록 제어하는 메모리 장치.
  15. 제 12항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 동작시 카운팅을 수행하여 리프레시 카운팅 정보를 생성하는 메모리 장치.
  16. 제 14항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 카운팅 정보에 응답하여 상기 정순서 및 상기 타겟 리프레시되는 메모리 블록이 결정되도록 제어하는 메모리 장치.
  17. 제 12항에 있어서,
    상기 리프레시 제어부는
    상기 제1노멀 리프레시에서 가장 나중에 리프레시되는 메모리 블록의 리프레시가 완료된 후에 상기 타겟 리프레시가 시작되도록 제어하는 메모리 장치.
  18. 제 12항에 있어서,
    상기 추가로 리프레시가 필요한 워드라인은
    다른 워드라인보다 데이터 보유 시간(data retention time)이 짧은 워드라인인 메모리 장치.
  19. 제 12항에 있어서,
    상기 추가로 리프레시가 필요한 워드라인은
    액티브 횟수가 기준횟수 이상이거나, 액티브 빈도가 기준빈도 이상이거나, 액티브 시간이 기준시간 이상인 워드라인에 인접한 워드라인인 메모리 장치.
  20. 다수의 메모리 블록을 포함하고, 리프레시 커맨드에 응답하여 상기 다수의 메모리 블록을 서로 다른 시점에 제1노멀 리프레시하고, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록을 타겟 리프레시하고, 상기 제2노멀 리프레시에서 상기 다수의 메모리 블록을 제2노멀 리프레시하되, 상기 제1노멀 리프레시에서 가장 먼저 리프레시되는 메모리 블록이 가장 나중에 리프레시되도록 제어하는 메모리 장치; 및
    상기 메모리 장치에 주기적으로 상기 리프레시 커맨드를 인가하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  21. 제 20항에 있어서,
    상기 제1 및 제2노멀 리프레시는 메모리 블록의 워드라인들을 차례로 리프레시하는 것이고, 타겟 리프레시는 메모리 블록에서 추가로 리프레시가 필요한 워드라인을 리프레시하는 것인 메모리 시스템.
  22. 제 20항에 있어서,
    상기 메모리 장치는
    상기 제1노멀 리프레시에서 상기 다수의 메모리 블록을 정순서로 리프레시하고, 상기 제2노멀 리프레시에서 상기 다수의 메모리 블록을 상기 정순서와 반대인 역순서로 리프레시하되,
    상기 리프레시 커맨드가 인가될 때마다 상기 정순서 및 상기 타겟 리프레시한는 메모리 블록을 변경하는 메모리 시스템.
  23. 제 20항에 있어서,
    상기 메모리 장치는
    상기 리프레시 커맨드의 인가에 대응하는 수행되는 리프레시 동작을 이용해 카운팅을 수행하여 리프레시 카운팅 정보를 생성하고,
    상기 리프레시 카운팅 정보에 응답하여 상기 정순서 및 상기 타겟 리프레시하는 메모리 블록을 결정하는 메모리 시스템.
  24. 제 20항에 있어서,
    상기 추가로 리프레시가 필요한 워드라인은
    다른 워드라인보다 데이터 보유 시간(data retention time)이 짧은 워드라인인 메모리 시스템.
  25. 제 20항에 있어서,
    상기 추가로 리프레시가 필요한 워드라인은
    액티브 횟수가 기준횟수 이상이거나, 액티브 빈도가 기준빈도 이상이거나, 액티브 시간이 기준시간 이상인 워드라인에 인접한 워드라인인 메모리 시스템.
  26. 제 20항에 있어서,
    상기 메모리 장치는
    상기 추가 리프레시가 필요한 워드라인에 대한 정보를 생성하는 메모리 시스템.
  27. 제 20항에 있어서,
    상기 메모리 콘트롤러는
    상기 추가 리프레시가 필요한 워드라인에 대한 정보를 생성하여 상기 메모리 장치로 인가하는 메모리 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018982A (ko) * 2016-08-11 2018-02-22 에스케이하이닉스 주식회사 메모리 콘트롤러 및 이를 포함하는 메모리 시스템
KR20180024556A (ko) * 2016-08-30 2018-03-08 에스케이하이닉스 주식회사 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132243A (ko) * 2015-05-08 2016-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102420640B1 (ko) * 2016-03-17 2022-07-15 에스케이하이닉스 주식회사 반도체장치
JP6924524B2 (ja) * 2016-04-08 2021-08-25 ウルトラメモリ株式会社 半導体記憶装置
KR102469065B1 (ko) * 2016-06-03 2022-11-23 에스케이하이닉스 주식회사 메모리 장치
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102455027B1 (ko) * 2016-09-05 2022-10-17 에스케이하이닉스 주식회사 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치
JP6765941B2 (ja) * 2016-11-22 2020-10-07 理想科学工業株式会社 半導体メモリ管理装置
US10304516B1 (en) * 2017-12-22 2019-05-28 Nanya Technology Corporation DRAM for storing data and method of operating the same
JP6576480B2 (ja) 2018-01-16 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのデータリフレッシュ方法
CN110390976B (zh) * 2018-04-19 2021-06-08 华邦电子股份有限公司 存储器装置及其数据更新方法
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법
US12056371B2 (en) 2021-12-01 2024-08-06 Samsung Electronics Co., Ltd. Memory device having reduced power noise in refresh operation and operating method thereof
CN117198358A (zh) * 2022-05-30 2023-12-08 长鑫存储技术有限公司 一种刷新地址产生电路

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856568B1 (en) * 2000-04-25 2005-02-15 Multi Level Memory Technology Refresh operations that change address mappings in a non-volatile memory
JP4001724B2 (ja) * 2001-03-29 2007-10-31 富士通株式会社 半導体記憶装置
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2003132677A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6920523B2 (en) * 2002-10-07 2005-07-19 Infineon Technologies Ag Bank address mapping according to bank retention time in dynamic random access memories
KR100653688B1 (ko) * 2004-04-29 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템
US7088633B2 (en) * 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
US7184350B2 (en) * 2004-05-27 2007-02-27 Qualcomm Incorporated Method and system for providing independent bank refresh for volatile memories
US7079440B2 (en) * 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
JP4200969B2 (ja) * 2004-12-03 2008-12-24 セイコーエプソン株式会社 半導体装置及び電子機器
JP4299849B2 (ja) * 2006-08-22 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
JP2008165847A (ja) * 2006-12-26 2008-07-17 Elpida Memory Inc 半導体メモリ装置、半導体装置、メモリシステム及びリフレッシュ制御方法
US20090109755A1 (en) * 2007-10-24 2009-04-30 Mori Edan Neighbor block refresh for non-volatile memory
JP2010170596A (ja) * 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置
KR101577721B1 (ko) * 2010-07-09 2015-12-29 삼성전자주식회사 메모리 시스템 및 그것의 리프레쉬 방법
JP2012033228A (ja) * 2010-07-30 2012-02-16 Elpida Memory Inc 半導体装置および半導体装置の制御方法
US8284615B2 (en) 2010-12-28 2012-10-09 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory device
CN102221973B (zh) * 2011-06-28 2013-02-13 鸿富锦精密工业（深圳）有限公司 电子书阅读器及其翻页控制方法
US8498167B1 (en) * 2012-01-20 2013-07-30 Elite Semiconductor Memory Technology, Inc. Temperature-dependent self-refresh timing circuit for semiconductor memory device
US8909874B2 (en) * 2012-02-13 2014-12-09 International Business Machines Corporation Memory reorder queue biasing preceding high latency operations
KR20130117424A (ko) 2012-04-17 2013-10-28 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로
KR101975029B1 (ko) * 2012-05-17 2019-08-23 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR101977665B1 (ko) * 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR102003894B1 (ko) * 2012-09-20 2019-07-25 에스케이하이닉스 주식회사 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템
US9355704B2 (en) * 2012-12-28 2016-05-31 Mediatek Inc. Refresh method for switching between different refresh types based on at least one parameter of volatile memory and related memory controller
KR102122892B1 (ko) * 2013-09-25 2020-06-15 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9396786B2 (en) * 2013-09-25 2016-07-19 SK Hynix Inc. Memory and memory system including the same
US9329802B2 (en) * 2013-11-11 2016-05-03 Qualcomm Incorporated Fail safe refresh of data stored in NAND memory device
KR102124973B1 (ko) * 2013-12-11 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
JP5981906B2 (ja) * 2013-12-17 2016-08-31 京セラドキュメントソリューションズ株式会社 画像形成装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018982A (ko) * 2016-08-11 2018-02-22 에스케이하이닉스 주식회사 메모리 콘트롤러 및 이를 포함하는 메모리 시스템
KR20180024556A (ko) * 2016-08-30 2018-03-08 에스케이하이닉스 주식회사 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템

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