JP4200969B2 - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

Info

Publication number
JP4200969B2
JP4200969B2 JP2004351692A JP2004351692A JP4200969B2 JP 4200969 B2 JP4200969 B2 JP 4200969B2 JP 2004351692 A JP2004351692 A JP 2004351692A JP 2004351692 A JP2004351692 A JP 2004351692A JP 4200969 B2 JP4200969 B2 JP 4200969B2
Authority
JP
Japan
Prior art keywords
refresh
clock
controller
pll circuit
dram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004351692A
Other languages
English (en)
Other versions
JP2006164357A (ja
Inventor
淳 小日向
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004351692A priority Critical patent/JP4200969B2/ja
Priority to US11/291,386 priority patent/US7330928B2/en
Publication of JP2006164357A publication Critical patent/JP2006164357A/ja
Application granted granted Critical
Publication of JP4200969B2 publication Critical patent/JP4200969B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

本発明は、半導体装置及びこれを含む電子機器に関する。
従来より、バッテリで動作する携帯電話機（広義には、電子機器）に搭載される半導体装置には、低消費電力で動作することが強く要求されている。その一方で、携帯電話機において画像処理や通信処理等の高度な情報処理が必要とされ、増大する処理データを保持するメモリの大容量化が進んでいる。このような携帯機器に搭載される半導体装置には、例えばダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）が内蔵される。この場合、適宜スタンバイモードに移行して、不要な消費電力の削減が図られることがある。
一般的に、半導体装置を動作させるために該半導体装置にクロックを与える必要がある。１つの方法として、外部から直接、目的とする周波数のクロックを与えることが考えられる。また別の方法として、半導体装置にＰＬＬ（Phased Locked Loop）回路を内蔵させ、外部から与えた低周波数のクロックを逓倍して、目的とする周波数のクロックを生成することが考えられる。使いやすさの面を考慮して、半導体装置にＰＬＬ回路を内蔵させる方法が採用されることが多い。
ところで、ＤＲＡＭにデータを保持させる場合、保持データを消失させないためにリフレッシュ動作が必要となる。ところが、ＰＬＬ回路でクロックを生成する場合、低消費電力を目的としてスタンバイモードに移行したとしても、ＰＬＬ回路やＤＲＡＭのリフレッシュ動作を行うためのリフレッシュコントローラの電力消費が無視できなくなってきている。
このようなＤＲＡＭのリフレッシュ動作に伴う消費電力の削減を図る技術が、例えば特許文献１に開示されている。この技術では、ＤＲＡＭのリフレッシュ動作として、ＲＡＳオンリ・リフレッシュモードやＣＡＳビフォアＲＡＳリフレッシュモードにおけるリフレッシュ動作時の消費電流に比べて、セルフリフレッシュモードにおけるリフレッシュ動作時の消費電流が小さいことに着目している。そして、メモリが使用中か未使用中かを検出して、使用中にはＲＡＳオンリ・リフレッシュモードやＣＡＳビフォアＲＡＳリフレッシュモードでリフレッシュ動作を行い、未使用中にはセルフリフレッシュモードでリフレッシュ動作を行うことで、保持データを消失させることなく低消費電力化を図る。
特開平６−６０６４５号公報
しかしながら、セルフリフレッシュモードの機能を有さないＤＲＡＭに対して上記の技術を用いることができない。従って、セルフリフレッシュモードを有さないＤＲＡＭを内蔵する半導体装置では、例えば上述のようにＰＬＬ回路にクロックを生成させ、該クロックに基づいてＤＲＡＭのリフレッシュ動作が行われる。そのため、常にＰＬＬ回路を動作させる必要が生じ、ＤＲＡＭへのアクセスが不要でデータだけを保持させたい場合でもＰＬＬ回路やリフレッシュコントローラを動作させるため、余分な電流を消費していた。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＰＬＬ回路を内蔵した場合でもリフレッシュ動作が必要なメモリのデータを消失させることなく低消費電力化を実現できる半導体装置、及びこれを内蔵する電子機器を提供することにある。
上記課題を解決するために本発明は、
周期的なリフレッシュ動作によりデータが保持される揮発性メモリと、
入力クロックを逓倍して、該入力クロックの周波数より高い周波数を有する動作クロックを出力する第１のＰＬＬ回路と、
前記動作クロックに同期して動作する回路ブロックと、
前記揮発性メモリに対してリフレッシュ動作を要求するための第１及び第２のリフレッシュコントローラと、
前記回路ブロックの前記揮発性メモリへのアクセス要求及び前記第１のリフレッシュコントローラからのリフレッシュ要求を調停し、前記アクセス要求及び前記リフレッシュ要求のいずれか１つに対応して前記揮発性メモリへのアクセス制御を行うメモリコントローラとを含み、
前記第１のＰＬＬ回路が動作する第１のモードでは、
前記第１のリフレッシュコントローラが、前記動作クロックに同期して動作して、記メモリコントローラに対し、前記揮発性メモリに対するリフレッシュ要求を行い、
前記第１のＰＬＬ回路の動作が停止する第２のモードでは、
前記第１のリフレッシュコントローラ及び前記メモリコントローラへの前記動作クロックの供給を停止し、前記第２のリフレッシュコントローラが、前記入力クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行う半導体装置に関係する。
本発明においては、第１のリフレッシュコントローラとは、別個に第２のリフレッシュコントローラが設けられている。第１のリフレッシュコントローラが、第１のＰＬＬ回路が動作する第１のモードにおいて揮発性メモリに対するリフレッシュ要求を行うのに対し、第２のリフレッシュコントローラは、第１のＰＬＬ回路の動作が停止する第２のモードにおいて、リフレッシュ要求を行う。この第２のモードでは、第１のリフレッシュコントローラ及びメモリコントローラへの動作クロックの供給を停止する。そのため、第２のリフレッシュコントローラは、入力クロックに同期して動作すると共に、メモリコントローラをバイパスして、揮発性メモリに対して直接リフレッシュ要求を行う。このように高周波数の動作クロックを停止させ、低周波数の入力クロックに同期する回路のみが動作するため、低消費電力化を図ることができる。
また、第１のリフレッシュコントローラと別個に、第２のモード用に第２のリフレッシュコントローラを設けることで、第２のモードにおいて必要最小限の回路のみを動作させることができる。
例えば揮発性メモリのリフレッシュ期間が一定であるとすると、高周波数の動作クロックに同期する第１のリフレッシュコントローラは、低周波数の入力クロックに同期する第２のリフレッシュコントローラに比べて、リフレッシュ期間を計時するための付加回路（カウント値を保持する余分なビット数のフリップフロップ）が必要となる。従って、第１のリフレッシュコントローラが入力クロックに同期して動作する場合、余分な付加回路まで動作してしまい、無駄な電力が消費される。或いは、余計な制御を行う必要がある。そのため、本発明のように第２のリフレッシュコントローラを別個に設けることで、制御及び構成を簡素化し、より一層の低消費電力化を図ることができる。
また本発明に係る半導体装置では、
前記第１のＰＬＬ回路の逓倍率より低い逓倍率を有し、前記入力クロックを逓倍して、該入力クロックの周波数より高く且つ前記動作クロックの周波数より低いリフレッシュ用クロックを出力する第２のＰＬＬ回路を含み、
前記第２のモードでは、
前記第２のリフレッシュコントローラが、前記リフレッシュ用クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行うことができる。
本発明においては、第１のＰＬＬ回路とは別個に、第２のリフレッシュコントローラ用に第２のＰＬＬ回路が設けられる。そして、第２のＰＬＬ回路の逓倍率が、第１のＰＬＬ回路の逓倍率より低い。そのため、第１及び第２のＰＬＬ回路に同じ入力クロックを与えると、第１のＰＬＬ回路の出力クロックの周波数より、第２のＰＬＬ回路の出力クロックの周波数が低い。従って、第１のＰＬＬ回路に比べて、第２のＰＬＬ回路の方がより消費電力が小さくできる。
例えば入力クロックの周波数が低く、該入力クロックに同期して第２のリフレッシュコントローラが、揮発性メモリのリフレッシュ期間内にリフレッシュ要求を行うことができない場合がある。本発明によれば、消費電力をそれ程上げることなく、第２のモードにおけるリフレッシュ動作を実現させることができるようになる。
また本発明に係る半導体装置では、
前記揮発性メモリの記憶領域が複数のブロックに分割される場合に、ブロック毎にリフレッシュするか否かを指定するための制御情報が設定されるレジスタを含み、
前記第２のリフレッシュコントローラからのリフレッシュ要求に基づいて、前記制御情報により指定された前記揮発性メモリのブロックのみリフレッシュ動作を行うことができる。
本発明によれば、メモリブロック毎に、リフレッシュ動作を省略できるようになるので、第１及び第２のモードにおいて、より一層の低消費電力化を図ることができるようになる。
また本発明に係る半導体装置では、
前記第１のＰＬＬ回路を起動させるための第１のＰＬＬ回路動作制御レジスタを含み、
前記第１のＰＬＬ回路動作制御レジスタが、
前記動作クロック及び前記入力クロックと非同期でアクセスされるレジスタであり、
前記第２のモードにおいて前記第１のＰＬＬ回路動作制御レジスタがアクセスされたことを条件に、前記第１のＰＬＬ回路が起動することができる。
また本発明は、
周期的なリフレッシュ動作によりデータが保持される揮発性メモリと、
入力クロックを逓倍して、該入力クロックの周波数より高い周波数を有する動作クロックを出力する第１のＰＬＬ回路と、
前記動作クロックに同期して動作する回路ブロックと、
前記揮発性メモリに対してリフレッシュ動作を要求するためのリフレッシュコントローラと、
前記回路ブロックの前記揮発性メモリへのアクセス要求及び前記リフレッシュコントローラからのリフレッシュ要求を調停し、前記アクセス要求及び前記リフレッシュ要求の１つに対応して前記揮発性メモリへのアクセス制御を行うメモリコントローラとを含み、
前記第１のＰＬＬ回路が動作する第１のモードでは、
前記リフレッシュコントローラが、前記動作クロックに同期して動作し、前記揮発性メモリに対してリフレッシュ要求を行い、
前記第１のＰＬＬ回路の動作が停止する第２のモードでは、
前記リフレッシュコントローラが、前記入力クロックに同期して動作し、前記揮発性メモリに対してリフレッシュ要求を行う半導体装置に関係する。
本発明によれば、第１のＰＬＬ回路の動作を停止させた状態でも、揮発性メモリのリフレッシュ動作を実現できる。そのため、第２のモードにおいて、ＰＬＬ回路の大きな電力消費を回避し、低消費電力化を図ることができる。
また本発明に係る半導体装置では、
前記第１のＰＬＬ回路の逓倍率より低い逓倍率を有し、前記入力クロックを逓倍して、該入力クロックの周波数より高く且つ前記動作クロックの周波数より低いリフレッシュ用クロックを出力する第２のＰＬＬ回路を含み、
前記第２のモードでは、
前記リフレッシュコントローラが、前記リフレッシュ用クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行うことができる。
本発明においては、第１のＰＬＬ回路とは別個に、第２のリフレッシュコントローラ用に第２のＰＬＬ回路が設けられる。そして、第２のＰＬＬ回路の逓倍率が、第１のＰＬＬ回路の逓倍率より低い。そのため、第１及び第２のＰＬＬ回路に同じ入力クロックを与えると、第１のＰＬＬ回路の出力クロックの周波数より、第２のＰＬＬ回路の出力クロックの周波数が低い。従って、第１のＰＬＬ回路に比べて、第２のＰＬＬ回路の方がより消費電力が小さくできる。
例えば入力クロックの周波数が低く、該入力クロックに同期してリフレッシュコントローラが、揮発性メモリのリフレッシュ期間内にリフレッシュ要求を行うことができない場合がある。本発明によれば、消費電力をそれ程上げることなく、第２のモードにおけるリフレッシュ動作を実現させることができるようになる。
また本発明に係る半導体装置では、
前記揮発性メモリの記憶領域が複数のブロックに分割される場合に、ブロック毎にリフレッシュするか否かを指定するための制御情報が設定されるレジスタを含み、
前記メモリコントローラからのリフレッシュ要求に基づいて、前記制御情報により指定された前記揮発性メモリのブロックのみリフレッシュ動作を行うことができる。
本発明によれば、メモリブロック毎に、リフレッシュ動作を省略できるようになるので、第１及び第２のモードにおいて、より一層の低消費電力化を図ることができるようになる。
また本発明に係る半導体装置では、
前記第１のＰＬＬ回路を起動させるための第１のＰＬＬ回路動作制御レジスタを含み、
前記第１のＰＬＬ回路起動レジスタが、
前記動作クロック及び前記入力クロックと非同期でアクセスされるレジスタであり、
前記第２のモードにおいて前記第１のＰＬＬ回路動作制御レジスタがアクセスされたことを条件に、ＰＬＬ回路が起動することができる。
また本発明に係る半導体装置では、
前記揮発性メモリに、表示パネルを駆動する表示ドライバに供給される画像データが保持されてもよい。
また本発明は、上記のいずれか記載の半導体装置を含む電子機器に関係する。
また本発明は、
表示パネルと、
画像データに基づいて前記表示パネルを駆動する表示ドライバと、
前記表示ドライバに対し、前記揮発性メモリに保持されたデータを前記画像データとして供給する上記記載の半導体装置とを含む電子機器に関係する。
本発明によれば、ＰＬＬ回路を内蔵した場合でもリフレッシュ動作が必要なメモリのデータを消失させることなく低消費電力化を実現できる半導体装置を含む電子機器を提供できる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 半導体装置
図１に、以下で説明する半導体装置とホストとの関係を示す。
以下で説明する半導体装置１００は、周期的なリフレッシュ動作によりデータが保持される揮発性メモリとしてＤＲＡＭ１１０を含む。そして、半導体装置１００は、バス１２を介して中央演算処理装置（Central Processing Unit：ＣＰＵ）によって構成されるホスト１０と接続される。ホスト１０は、バス１２を介して、半導体装置１００に対してアクセス制御信号を出力し、ＤＲＡＭ１１０にデータを書き込むことができる。またホスト１０は、バス１２を介して、半導体装置１００に対してアクセス制御信号を出力し、ＤＲＡＭ１１０からデータを読み出すことができる。半導体装置１００は、ＤＲＡＭ１１０の保持データを消失させないためリフレッシュ動作を周期的に行う。
ホスト１０及び半導体装置１００には、低周波数（例えば３２ｋＨｚ）のシステムクロックが入力クロックＣＬＫＬとして供給される。そして、ホスト１０及び半導体装置１００は、入力クロックＣＬＫＬを逓倍した高周波数（例えば６０ＭＨｚ）の動作クロックＣＬＫＨに同期して動作するようになっている。
なお図１では、ホスト１０が半導体装置１００とバス１２を介して接続されているが、半導体装置１００がホスト１０を内蔵するようにしてもよい。
１．１ 第１の実施形態
図２に、第１の実施形態における半導体装置の構成例を示すブロック図を示す。
半導体装置１００は、揮発性メモリとしてのＤＲＡＭ１１０の他に、ＰＬＬ回路（第１のＰＬＬ回路）１２０を含む。ＰＬＬ回路１２０は、入力クロックＣＬＫＬを逓倍して、該入力クロックＣＬＫＬの周波数より高い周波数を有する動作クロックＣＬＫＨを出力する。また、半導体装置１００は、この動作クロックＣＬＫＨに同期して動作する回路ブロック（論路回路ブロック、組み合わせ回路ブロック）を含む。図２では、半導体装置１００が、第１及び第２の回路ブロック１３０、１３２を含み、各回路ブロックが動作クロックＣＬＫＨに同期して動作する。
更に半導体装置１００は、第１及び第２のリフレッシュコントローラ１４０、１５０と、メモリコントローラとしてのＤＲＡＭコントローラ１６０を含む。第１及び第２のリフレッシュコントローラ１４０、１５０は、ＤＲＡＭ１１０のリフレッシュ動作を行うためのものであり、第１及び第２のリフレッシュコントローラ１４０、１５０のうちどちらかの一方が、ＤＲＡＭ１１０のリフレッシュ動作を要求する。
ＤＲＡＭコントローラ１６０は、第１及び第２の回路ブロック１３０、１３２（回路ブロック）のＤＲＡＭ１１０へのアクセス要求と第１のリフレッシュコントローラ１４０からのリフレッシュ要求とを調停する。そしてＤＲＡＭコントローラ１６０は、アクセス要求及びリフレッシュ要求のうち、調停された要求の１つに対応してＤＲＡＭ１１０へのアクセス制御（リード制御、ライト制御、或いはリフレッシュ制御）を行う。このＤＲＡＭコントローラ１６０は、第２のリフレッシュコントローラ１５０からのリフレッシュ要求については調停しない。
そのため第１のリフレッシュコントローラ１４０は、動作クロックＣＬＫＨに同期して動作し、所定の期間（ＤＲＡＭ１１０のリフレッシュ期間）が経過したか否かを検出する。そして、該期間が経過したことを検出したとき、第１のリフレッシュコントローラ１４０は、ＤＲＡＭコントローラ１６０に対してリフレッシュ要求ＲＥＦＲＱを出力する。
一方、第２のリフレッシュコントローラ１５０は、入力クロックＣＬＫＬに同期して動作し、上記期間（ＤＲＡＭ１１０のリフレッシュ期間）が経過したか否かを検出する。そして、該期間が経過したことを検出したとき、第２のリフレッシュコントローラ１５０は、ＤＲＡＭ１６０のリフレッシュ動作を行うためのＤＲＡＭクロックＤＣＬＫＲ、アクセス制御信号ＣＮＴＲ（例えば、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）を出力する。
ＤＲＡＭコントローラ１６０は、第１及び第２の回路ブロック１３０、１３２からのアクセス要求ＲＱｃ１、ＲＱｃ２と第１のリフレッシュコントローラ１４０からのリフレッシュ要求ＲＥＦＲＱとを調停する。そしてＤＲＡＭコントローラ１６０は、アクセス要求ＲＱｃ１、ＲＱｃ２及びリフレッシュ要求ＲＥＦＲＱのうち、調停された要求の１つに対応してＤＲＡＭ１１０へのＤＲＡＭクロックＤＣＬＫ０、アクセス制御信号ＣＮＴ０（ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号）、アクセスアドレスＡＤを出力する。
ここでＤＲＡＭコントローラ１６０は、ＤＲＡＭ１１０への書き込み制御のとき、第１の回路ブロック１３０からのアクセスアドレスＡｃ１とデータＤｃ１、又は第２の回路ブロックからのアクセスアドレスＡｃ２とデータＤｃ２を、ＤＲＡＭ１１０のアクセスアドレスＡＤとデータＤとして出力する。
またＤＲＡＭコントローラ１６０は、ＤＲＡＭ１１０からの読み出し制御のとき、第１の回路ブロック１３０からのアクセスアドレスＡｃ１又は第２の回路ブロックからのアクセスアドレスＡｃ２を、ＤＲＡＭ１１０のアクセスアドレスＡＤとして出力する。そして、ＤＲＡＭ１１０からの読み出しデータＤを、第１の回路ブロック１３０へのデータＤｃ１、又は第２の回路ブロック１３２へのＤｃ２として出力する。
半導体装置１００は、ホストインタフェース（Interface：Ｉ／Ｆ）回路１７０を含む。ホストＩ／Ｆ回路１７０には、ホスト１０からのデータが入力される。このとき、ホストＩ／Ｆ回路１７０は、インタフェース処理（ホストとの間の受信処理や、信号のバッファリング）を行い、インタフェース処理後のデータをＤＲＡＭコントローラ１６０に供給する。また、ＤＲＡＭコントローラ１６０によってＤＲＡＭ１１０から読み出されたデータを、ホストＩ／Ｆ回路１７０を介してホスト１０に供給できるようになっている。この場合、ホストＩ／Ｆ回路１７０は、インタフェース処理（ホストとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後のデータをホスト１０に出力する。
更にホストＩ／Ｆ回路１７０は、ホスト１０によってアクセスされるレジスタ１８０を有し、該レジスタ１８０の設定値に対応した制御情報を出力する。半導体装置１００の各部は、この制御情報に基づいて制御される。
第１の実施形態における半導体装置１００は、ＰＬＬ回路１２０（第１のＰＬＬ回路）が動作する通常モード（第１のモード）と、ＰＬＬ回路１２０が動作しない（動作クロックＣＬＫＨを出力しない）スタンバイモード（第２のモード）とを有し、いずれかのモードに切り換えて動作できるようになっている。より具体的には、いずれのモードで動作するかは、レジスタ１８０の設定値に応じて生成された制御信号ＭＯＤＥにより指定される。
通常モードにおいて、半導体装置１００では、第１のリフレッシュコントローラ１４０が、動作クロックＣＬＫＨに同期して動作し、ＤＲＡＭ１１０に対してリフレッシュ要求を行うことができる。そして図２では、このリフレッシュ要求に対し、ＤＲＡＭコントローラ１６０によって調停された結果、実際にＤＲＡＭ１１０のリフレッシュ動作が行われることになる。
またスタンバイモードにおいて、半導体装置１００では、第１のリフレッシュコントローラ１４０及びＤＲＡＭコントローラ１６０への動作クロックＣＬＫＨの供給が停止される。そして、第２のリフレッシュコントローラ１５０が、入力クロックＣＬＫＬに同期して動作し、ＤＲＡＭコントローラ１６０をバイパスしてＤＲＡＭ１１０に対してリフレッシュ要求を行うことができる。
そのため半導体装置１００は、セレクタＳＥＬ１、ＳＥＬ２を含むことができる。
セレクタＳＥＬ１は、制御信号ＭＯＤＥによりにより通常モードが指定されたとき、ＤＲＡＭコントローラ１６０からＤＲＡＭクロックＤＣＬＫ０を、ＤＲＡＭ１１０へのＤＲＡＭクロックＤＣＬＫとして出力する。またセレクタＳＥＬ１は、制御信号ＭＯＤＥによりによりスタンバイモードが指定されたとき、第２のリフレッシュコントローラ１５０からのＤＲＡＭクロックＤＣＬＫＲを、ＤＲＡＭ１１０へのＤＲＡＭクロックＤＣＬＫとして出力する。
セレクタＳＥＬ２は、制御信号ＭＯＤＥによりにより通常モードが指定されたとき、ＤＲＡＭコントローラ１６０からアクセス制御信号ＣＮＴ０を、ＤＲＡＭ１１０へのアクセス制御信号ＣＮＴとして出力する。またセレクタＳＥＬ２は、制御信号ＭＯＤＥによりによりスタンバイモードが指定されたとき、第２のリフレッシュコントローラ１５０からのアクセス制御信号ＣＮＴＲを、ＤＲＡＭ１１０へのＤＲＡＭクロックＤＣＬＫとして出力する。
ここで、比較例との対比において、第１の実施形態における半導体装置１００の効果を説明する。
図３に、第１の実施形態の比較例における半導体装置の構成例のブロック図を示す。
但し、図３において、図２と同一部分には同一符号を付し、適宜説明を省略する。比較例における半導体装置３００が、図２に示す半導体装置１００と異なる第１の点は、半導体装置１００が第１及び第２のリフレッシュコントローラ１４０、１５０を有するのに対し、半導体装置３００はリフレッシュコントローラ３１０を有する点である。また半導体装置３００が半導体装置１００と異なる第２の点は、セレクタＳＥＬ１、ＳＥＬ２が省略され、ＤＲＡＭコントローラ１６０のみがＤＲＡＭ１１０のリフレッシュを行う点である。実際には、その他に、上記構成の違いに起因して各部を制御する制御信号も異なるため、ホストＩ／Ｆ回路３２０が有するレジスタの構成も異なる。
このような半導体装置３００では、通常モード及びスタンバイモードにおいて、リフレッシュコントローラ３１０がＤＲＡＭコントローラ１６０に対してリフレッシュ要求ＲＥＦＲＱを出力し続ける必要がある。そして、通常モード及びスタンバイモードにおいて、ＤＲＡＭコントローラ１６０が、ＤＲＡＭ１１０に対してリフレッシュ制御を行う。
即ち、スタンバイモードであっても、ＰＬＬ回路１２０は動作クロックＣＬＫＨを出力し、動作クロックＣＬＫＨがリフレッシュコントローラ３１０及びＤＲＡＭコントローラ１６０に対して供給される。そして、スタンバイモードであっても、リフレッシュコントローラ３１０及びＤＲＡＭコントローラ１６０が、動作クロックＣＬＫＨに同期して動作する。
これに対して、第１の実施形態では、スタンバイモードにおいて、ＰＬＬ回路１２０のみならずＤＲＡＭコントローラ１６０の動作を停止させて、ＤＲＡＭ１１０のリフレッシュを行うことができる。即ち、高周波数の動作クロックＣＬＫＨを停止させ、低周波数の入力クロックＣＬＫＬに同期する回路のみが動作するため、より一層の低消費電力化を図ることができる。
更に、第１の実施形態では、第１のリフレッシュコントローラ１４０と別個に、スタンバイモード用に第２のリフレッシュコントローラ１５０を設けることで、スタンバイモードにおいて必要最小限の回路のみを動作させることができる。
例えば第１及び第２のリフレッシュコントローラ１４０、１５０は、カウンタを用いて所定のリフレッシュ期間が経過したとき、ＤＲＡＭ１１０に対してリフレッシュ要求を行う。ここで第１のリフレッシュコントローラ１４０は、動作クロックＣＬＫＨに同期して動作し、第２のリフレッシュコントローラ１５０は、入力クロックＣＬＫＬに同期して動作する。ＤＲＡＭ１１０のリフレッシュ期間が一定であるとすると、第１のリフレッシュコントローラ１４０は、第２のリフレッシュコントローラ１５０に比べて、リフレッシュ期間を計時するためのカウンタのビット数や動作クロックの分周等の付加回路が必要となる。そのため、第１のリフレッシュコントローラ１４０（図３では、リフレッシュコントローラ３１０）が入力クロックＣＬＫＬに同期して動作する場合、これらの付加回路まで動作してしまい、無駄な電力が消費される。このように第１及び第２のリフレッシュコントローラ１４０、１５０の回路規模がそれ程大きくないことを考慮すると、第２のリフレッシュコントローラ１５０を別個に設けることで、スタンバイモードにおける低消費電力化を図ることができる。
以下、第１の実施形態における半導体装置１００の各部の構成例について具体的に説明する。
図４に、図２のＰＬＬ回路１２０の構成例のブロック図を示す。
ＰＬＬ回路１２０は、位相検出器１２２、ローパスフィルタ（Low Pass Filter：ＬＰＦ）１２４、電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）１２６、分周器１２８を含む。
位相検出器１２２は、入力クロックＣＬＫＬと分周器１２８からのループバッククロックとの位相差を検出する。即ち、位相検出器１２２は、入力クロックＣＬＫＬとループバッククロックとの位相差に対応した出力信号を出力する。ＬＰＦ１２４は、位相検出器１２２の出力信号のＡＣ成分を除去する。
ＶＣＯ１２６は、ＬＰＦ１２４の出力信号（ＡＣ成分が除去され、入力クロックＣＬＫＬとループバッククロックとの位相差に対応した電圧）に応じて周波数が変化する動作クロックＣＬＫＨを出力する。動作クロックＣＬＫＨは、分周器１２８にも供給される。分周器１２８は、所定の分周比で、入力クロックＣＬＫＬの周波数に近い周波数のループバッククロックを出力する。
以上のようにフィードバック制御された結果、ＰＬＬ回路１２０は、例えば３２ｋＨｚの入力クロックＣＬＫＬを逓倍して６０ＭＨｚの動作クロックＣＬＫＨを出力できる。
図５に、図２の第１のリフレッシュコントローラ１４０の構成例のブロック図を示す。
第１のリフレッシュコントローラ１４０は、ＤＲＡＭ１１０のリフレッシュ動作をＤＲＡＭコントローラ１６０に要求するためのリフレッシュ要求ＲＥＦＲＱを生成する。そのため、第１のリフレッシュコントローラ１４０は、カウンタ１４２、比較器１４４、カウンタ初期値レジスタ１４６を含む。
また第１のリフレッシュコントローラ１４０は、クロックゲーティング回路１４８、カウンタクロック生成回路１４９を含む。クロックゲーティング回路１４８は、ＰＬＬ回路１２０からの動作クロックＣＬＫＨのゲーティング処理を行う。より具体的には、第１のリフレッシュコントローラ１４０を起動状態に移行させるイネーブル信号ＥＮ１がアクティブのとき、クロックゲーティング回路１４８は、動作クロックＣＬＫＨをそのまま出力する。また、このイネーブル信号ＥＮ１がアクティブではないとき（非アクティブのとき）、クロックゲーティング回路１４８は、その出力を例えばＬレベルに固定する。
クロックゲーティング回路１４８の出力は、カウンタクロック生成回路１４９に供給される。カウンタクロック生成回路１４９は、カウンタ１４２及び比較器１４４を同期して動作させるカウンタクロックＣＯＣＬＫ１を生成する。このカウンタクロック生成回路１４９は、第１のリフレッシュコントローラ１４０のカウンタクロックの周波数設定信号ＳＥＴ１に基づいて、クロックゲーティング回路１４８の出力、又は該出力を分周した分周クロックのいずれかをカウンタクロックＣＯＣＬＫ１として出力する。
カウンタ１４２は、カウンタ初期値レジスタ１４６に設定されたカウンタ初期値を初期値として、カウンタクロックＣＯＣＬＫ１に同期してカウントダウンを行う。カウンタ１４２のカウント結果ＣＲＥＳ１は、比較器１４４に供給される。比較器１４４は、カウンタ１４２のカウント結果ＣＲＥＳ１が０になったか否かを検出し、０になったことを検出すると、リフレッシュ要求ＲＥＦＲＱをアクティブにして出力する。
このリフレッシュ要求ＲＥＦＲＱは、カウンタ１４２にも供給される。カウンタ１４２は、リフレッシュ要求ＲＥＦＲＱがアクティブになると、カウンタ初期値レジスタ１４６に設定されたカウンタ初期値をカウンタ１４２に設定する。
なお、図５において、カウンタ初期値レジスタ１４６に設定されるカウンタ初期値は、ホストＩ／Ｆ回路１７０を介して設定される。このカウンタ初期値レジスタ１４６は、動作クロックＣＬＫＨに同期してアクセスされる。またイネーブル信号ＥＮ１及びカウンタクロックの周波数設定信号ＳＥＴ１もまた、ホストＩ／Ｆ回路１７０のレジスタ１８０の設定値に基づいて生成される。
図６に、図５の第１のリフレッシュコントローラ１４０の動作例のタイミング図を示す。
図６では、リフレッシュ要求ＲＥＦＲＱがアクティブになったときに、カウンタ１４２には、カウンタ初期値Ｍ（Ｍは自然数）がカウンタ初期値としてロードされる。その後、カウンタ１４２は、カウンタクロックＣＯＣＬＫ１の立ち上がりエッジで、カウントダウンを行う。そして、カウント結果ＣＲＥＳ１が０になったとき、次のカウンタクロックＣＯＣＬＫ１の立ち上がりエッジでリフレッシュ要求ＲＥＦＲＱをアクティブにすると共に、カウンタ１４２には、カウンタ初期値Ｍがカウンタ初期値として再びロードされる。
図７に、図２の第２のリフレッシュコントローラ１５０の構成例のブロック図を示す。図７に示す第２のリフレッシュコントローラ１５０の構成は、図５に示す第１のリフレッシュコントローラ１４０の構成とほぼ同様である。即ち、第２のリフレッシュコントローラ１５０は、カウンタ１５２、比較器１５４、カウンタ初期値レジスタ１５６、クロックゲーティング回路１５８、カウンタクロック生成回路１５９を含む。第２のリフレッシュコントローラ１５０の各部の構成及び機能は、それぞれ第１のリフレッシュコントローラ１４０の対応する各部の構成及び機能と同様であるため説明は省略する。
図７に示す第２のリフレッシュコントローラ１５０が、図５に示す第１のリフレッシュコントローラ１４０と異なる点は、ＤＲＡＭ制御信号生成回路１９０有する点と、カウンタクロック生成回路１５９が生成したカウンタクロックＣＯＣＬＫ２をＤＲＡＭクロックＤＣＬＫＲとして出力する点である。また、カウンタ１５２とカウンタ初期値レジスタ１５６のビット数を削減できる。
ＤＲＡＭ制御信号生成回路１９０は、比較器１５４によりカウント結果ＣＲＥＳ２が０になったことが検出されたとき、ＤＲＡＭ１１０のリフレッシュ動作を行うためのアクセス制御信号を生成し、該アクセス制御信号を出力する。これにより、第２のリフレッシュコントローラ１５０は、ＤＲＡＭコントローラ１６０をバイパスしてＤＲＡＭ１１０に対してリフレッシュ要求を行って、リフレッシュ動作を行わせることができる。
なお、図７において、カウンタ初期値レジスタ１５６に設定されるカウンタ初期値がホストＩ／Ｆ回路１７０を介して設定される点も、第１のリフレッシュコントローラ１４０と同様である。このカウンタ初期値レジスタ１５６は、非同期レジスタである。またイネーブル信号ＥＮ２及びカウンタクロックの周波数設定信号ＳＥＴ２がホストＩ／Ｆ回路１７０のレジスタ１８０の設定値に基づいて生成される点も、第１のリフレッシュコントローラ１４０と同様である。
図８に、図２のホストＩ／Ｆ回路１７０の構成例のブロック図を示す。
ホストＩ／Ｆ回路１７０は、レジスタ１８０の他に、Ｉ／Ｆ回路１７２と同期化回路１７４とを含む。Ｉ／Ｆ回路１７２は、上述した受信インタフェース処理（ホストとの間の受信処理や、信号のバッファリング）を行う。またＩ／Ｆ回路１７２は、上述した送信インタフェース処理（ホストとの間の送信処理や、信号のバッファリング）を行う。同期化回路１７４は、Ｉ／Ｆ回路１７２でインタフェース処理されたライトデータＷＲ＿Ｄａｔａを、ＰＬＬ回路１２０からの動作クロックＣＬＫＨで同期化する。
レジスタ１８０は、非同期レジスタ部１８２と、同期レジスタ部１８４とを含む。非同期レジスタ部１８２は、動作クロックＣＬＫＨと非同期でアクセスされるレジスタ群を有する。同期レジスタ部１８４は、動作クロックＣＬＫＨに同期してアクセスされるレジスタ群を有する。アクセスされるレジスタは、アドレスデコーダ１７３によって判別される。
図９に、図８の非同期レジスタ部１８２の構成例のブロック図を示す。
非同期レジスタ部１８２は、動作モード設定レジスタ２００、ＰＬＬ周波数設定レジスタ２０２、第２のリフレッシュコントローラ動作制御レジスタ２０４、ＰＬＬ回路動作制御レジスタ２０６、第２のリフレッシュコントローラカウンタクロック設定レジスタ２０８を含むことができる。
動作モード設定レジスタ２００には、通常モード及びスタンバイモードのいずれかを指定する設定値が設定される。この設定値に基づいて制御信号ＭＯＤＥが生成される。
ＰＬＬ周波数設定レジスタ２０２には、ＰＬＬ回路１２０の出力レンジ内で調整可能な動作クロックＣＬＫＨの周波数を指定するための設定値が設定される。この設定値に基づいて生成された図示しない制御信号により、図４に示すＰＬＬ回路１２０が出力する動作クロックＣＬＫＨの周波数が定められる。
第２のリフレッシュコントローラ動作制御レジスタ２０４には、第２のリフレッシュコントローラ１５０の起動又は停止を指定する設定値が設定される。この設定値に基づいて、イネーブル信号ＥＮ２が生成される。
ＰＬＬ回路動作制御レジスタ２０６（第１のＰＬＬ回路動作制御レジスタ）には、ＰＬＬ回路１２０の起動又は停止を指定する設定値が設定される。この設定値に基づいて生成された図示しない制御信号により、図４に示すＰＬＬ回路１２０が起動又は停止するようになっている。
第２のリフレッシュコントローラカウンタクロック設定レジスタ２０８には、図７のカウンタクロック生成回路１５９において生成されるカウンタクロックの周波数を設定するための設定値が設定される。この設定値に基づいて、カウンタクロックの周波数設定信号ＳＥＴ２が生成される。
このようなレジスタは、動作クロックＣＬＫＨと非同期で、ホストからアクセスされる。
図１０に、図８の同期レジスタ部１８４の構成例のブロック図を示す。
同期レジスタ部１８４は、第１のリフレッシュコントローラ動作制御レジスタ２１０、第１のリフレッシュコントローラカウンタクロック設定レジスタ２１２を含むことができる。
第１のリフレッシュコントローラ動作制御レジスタ２１０には、第１のリフレッシュコントローラ１４０の起動又は停止を指定する設定値が設定される。この設定値に基づいて、イネーブル信号ＥＮ１が生成される。
第１のリフレッシュコントローラカウンタクロック設定レジスタ２１２には、図５のカウンタクロック生成回路１４９において生成されるカウンタクロックの周波数を設定するための設定値が設定される。この設定値に基づいて、カウンタクロックの周波数設定信号ＳＥＴ１が生成される。
同期レジスタ部１８４は、上記以外に、半導体装置１００を制御する各部の動作を設定するためのレジスタを含む。なお、同期レジスタ部１８４は、図５のカウンタ初期値レジスタ１４６及び図７のカウンタ初期値レジスタ１５６の少なくとも１つを含むことができる。
図１１に、図２のＤＲＡＭコントローラ１６０の構成例のブロック図を示す。
ＤＲＡＭコントローラ１６０は、ＤＲＡＭ１１０のリフレッシュ要求を含む、ＤＲＡＭ１１０に対する複数のアクセス要求を調停し、調停後の１つのリフレッシュ要求又はアクセス要求に対応したアクセス制御信号を生成する。このようなＤＲＡＭコントローラ１６０は、調停回路１６２、シーケンサ１６４、ＣＳ信号生成回路１６６−１、ＣＡＳ信号生成回路１６６−２、ＲＡＳ信号生成回路１６６−３、ＷＥ信号生成回路１６６−４を含む。
調停回路１６２は、プライオリティエンコーダ１６３を含む。プライオリティエンコーダ１６３は、第１のリフレッシュコントローラ１４０からのリフレッシュ要求ＲＥＦＲＱ、ホストＩ／Ｆ回路からのアクセス要求ＲＱｈ、第１の回路ブロック１３０からのアクセス要求ＲＱｃ１、第２の回路ブロック１３２からのアクセス要求ＲＱｃ２のうち、予め決められた優先順位に従って最も優先度の高い要求を選択する。そして、選択された要求の要求元に対して、アクノリッジ信号（ＡＣＫ、ＡＣＫｈ、ＡＣＫｃ１、ＡＣＫｃ２のいずれか）で通知する。
また、プライオリティエンコーダ１６３において選択された要求は、シーケンサ１６４にも通知される。シーケンサ１６４は、この調停によって選択された要求に対応した一連のシーケンスを実行する制御を行うことができる。より具体的には、シーケンサ１６４は、選択された要求に対応して、ＤＲＡＭ１１０をアクセスするためのアドレス、ライトデータ及びアクセス制御信号を生成する制御を行う。
ここで、ＤＲＡＭ１１０からのリードデータは、フリップフロップ（Ｆ／Ｆ）で取り込まれた後、調停回路１６２を介して、リード要求元に出力する。
ＣＳ信号生成回路１６６−１は、ＤＲＡＭ１１０のチップセレクト信号であるＣＳ信号を生成する。ＣＡＳ信号生成回路１６６−２は、ＤＲＡＭ１１０のカラムアドレスの取り込みタイミングを指定するＣＡＳ信号を生成する。ＲＡＳ信号生成回路１６６−３は、ＤＲＡＭ１１０のロウアドレスの取り込みタイミングを指定するＲＡＳ信号を生成する。ＷＥ信号生成回路１６６−４は、ＤＲＡＭ１１０に対するライト制御を行うかリード制御を行うかを指定するＷＥ信号を生成する。
このようなＤＲＡＭコントローラ１６０は、ＰＬＬ回路１２０から動作クロックＣＬＫＨに同期して動作する。そして、動作クロックＣＬＫＨ、又は動作クロックＣＬＫＨを分周した分周クロックのいずれかを、ＤＲＡＭクロックＤＣＬＫ０として出力する。
ＤＲＡＭコントローラ１６０が出力するＤＲＡＭクロックＤＣＬＫ０及びアクセス制御信号ＣＮＴ０（ＣＳ信号、ＣＡＳ信号、ＲＡＳ信号、ＷＥ信号）、或いは第２のリフレッシュコントローラ１５０からのＤＲＡＭクロックＤＣＬＫＲ及びアクセス制御信号ＣＮＴ０（ＣＳ信号、ＣＡＳ信号、ＲＡＳ信号、ＷＥ信号）が、ＤＲＡＭ１１０に対するＤＲＡＭクロック及びアクセス制御信号として出力される。
図１２に、ＤＲＡＭ１１０に対するライト制御時におけるＤＲＡＭクロック及びアクセス制御信号のタイミングの一例を示す。
図１２では、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号は、Ｌレベルがアクティブであり、Ｈレベルが非アクティブであるものとして説明する。
ＤＲＡＭクロックＤＣＬＫに同期して、例えばＤＲＡＭクロックＤＣＬＫの立ち下がりエッジでＣＳ信号及びＲＡＳ信号がＬレベルに変化すると、ＤＲＡＭ１１０は、ロウアドレスとして供給されたアドレスデータＲＡを取り込む。
続いて、例えばＤＲＡＭクロックＤＣＬＫの立ち下がりエッジでＣＳ信号及びＣＡＳ信号がＬレベルに変化すると、ＤＲＡＭ１１０は、カラムアドレスとして供給されたアドレスデータＣＡを取り込む。このタイミングで、ＷＥ信号もまたＬレベルに変化して、ライトデータＷＤ１が供給される。そのため、ＤＲＡＭ１１０では、ロウアドレスＲＡ及びカラムアドレスＣＡにより特定される書き込み領域にライトデータＷＤ１が書き込まれる。
次のクロックでは、ライトデータＷＤ２が供給される。そのため、ＤＲＡＭ１１０内で、カラムアドレスＣＡをインクリメントして、カラムアドレス（ＣＡ＋１）を生成する。そして、ＤＲＡＭ１１０では、ロウアドレスＲＡ及びカラムアドレス（ＣＡ＋１）により特定される書き込み領域にライトデータＷＤ２が書き込まれる。以下、同様にして、順次ライトデータＷＤ３、ＷＤ４が書き込まれる。
図１３に、ＤＲＡＭ１１０に対するリード制御時におけるＤＲＡＭクロック及びアクセス制御信号のタイミングの一例を示す。
図１３においても、図１２と同様に、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号は、Ｌレベルがアクティブであり、Ｈレベルが非アクティブであるものとして説明する。
ＤＲＡＭクロックＤＣＬＫに同期して、例えばＤＲＡＭクロックＤＣＬＫの立ち下がりエッジでＣＳ信号及びＲＡＳ信号がＬレベルに変化すると、ＤＲＡＭ１１０は、ロウアドレスとして供給されたアドレスデータＲＡを取り込む。
続いて、例えばＤＲＡＭクロックＤＣＬＫの立ち下がりエッジでＣＳ信号及びＣＡＳ信号がＬレベルに変化すると、ＤＲＡＭ１１０は、カラムアドレスとして供給されたアドレスデータＣＡを取り込む。このタイミングで、ＷＥ信号はＨレベルのままである。
従って、ＤＲＡＭ１１０は、ロウアドレスＲＡ及びカラムアドレスＣＡにより特定される読み出し領域からリードデータＲＤ１を出力する。
そして、次のクロックでは、ＤＲＡＭ１１０内で、カラムアドレスＣＡをインクリメントして、カラムアドレス（ＣＡ＋１）を生成し、ロウアドレスＲＡ及びカラムアドレス（ＣＡ＋１）により特定される読み出し領域からリードデータＲＤ２を出力する。以下、同様にして、順次リードデータＲＤ３、ＲＤ４を出力する。
図１４に、ＤＲＡＭ１１０に対するリフレッシュ制御時におけるＤＲＡＭクロック及びアクセス信号のタイミングの一例を示す。
図１４においても、図１２及び図１３と同様に、ＣＳ信号、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号は、Ｌレベルがアクティブであり、Ｈレベルが非アクティブであるものとして説明する。
第１の実施形態では、ＤＲＡＭ１１０が、その内部でリフレッシュ動作を行うリフレッシュ制御部を有している。従って、ＤＲＡＭコントローラ１６０及び第２のリフレッシュコントローラ１５０がＤＲＡＭ１１０に対してリフレッシュ動作を開始させる場合には、ＤＲＡＭ１１０に対して、リフレッシュ動作の開始を指示するリフレッシュコマンドを供給するだけでよい。即ち、ＤＲＡＭコントローラ１６０及び第２のリフレッシュコントローラ１５０がＤＲＡＭ１１０に対してリフレッシュアドレスを与える必要がなく、該リフレッシュアドレスは、ＤＲＡＭ１１０が内蔵するリフレッシュアドレスカウンタによって生成される。
ＤＲＡＭ１１０では、図１４に示すように、ＤＲＡＭクロックＤＣＬＫに同期して、例えばＤＲＡＭクロックＤＣＬＫの立ち下がりエッジでＣＳ信号、ＲＡＳ信号及びＣＡＳ信号がＬレベルに変化し、ＷＥ信号がＨレベルのとき、リフレッシュコマンドが入力されたものと判断される。そして、ＤＲＡＭ１１０では、このリフレッシュコマンドによりリフレッシュ動作の開始が指示されると、内部でリフレッシュ動作を行う。
即ち、ＤＲＡＭ１１０は、リフレッシュアドレスを生成する。そして、リフレッシュアドレスに対応したワードライン（図示せず）に接続されたメモリセルを選択して、各メモリセルに保持されたデータを一旦ＤＲＡＭ１１０の読み出しライン（図示せず）に出力する。読み出しラインに出力されたデータは、センスアンプによって増幅された後に、再び同じメモリセルに書き戻される。このようなＤＲＡＭ１１０の構成及び動作は、公知であるため詳細な説明を省略する。
なお第１の実施形態では、リフレッシュ制御部を有しているものとしたが、これに限定されるものではない。ＤＲＡＭ１１０がリフレッシュ制御部を有していない場合、ＤＲＡＭコントローラ１６０及び第２のリフレッシュコントローラ１５０が、上述のリフレッシュ動作を行うためのアドレスデータ、ＤＲＡＭクロック及びアクセス制御信号をＤＲＡＭ１１０に与えるようにしてもよい。
以上説明した構成の半導体装置１００において、通常モード（第１のモード）からスタンバイモード（第２のモード）に移行する場合のシーケンスについて説明する。
図１５に、半導体装置１００において通常モードからスタンバイモードに移行する場合のシーケンスの一例を示す。
通常モードでは、周期的に、第１のリフレッシュコントローラ１４０がＤＲＡＭコントローラ１６０に対してリフレッシュ要求を出力する。このとき、第２のリフレッシュコントローラ１５０は、クロックゲーティング回路１５８によってクロックが供給されず、その動作が停止している。
ここで、まずホスト１０が、半導体装置１００に対して、スタンバイモード設定コマンドを発行する（Ｓ１）。即ち、ホスト１０が、半導体装置１００の動作モード設定レジスタ２００に、スタンバイモードに移行するための設定値を設定する。これによって、制御信号ＭＯＤＥが変化し、例えばＤＲＡＭコントローラ１６０に対する第１及び第２の回路ブロック１３０、１３２からのアクセス要求とホストＩ／Ｆ回路１７０からのアクセス要求とが停止し、その後に第１のリフレッシュコントローラ１４０からのリフレッシュ要求ＲＥＦＲＱが停止する（Ｓ２）。
続いて、ホスト１０が、半導体装置１００に対して、ＰＬＬ回路停止コマンドを発行する（Ｓ３）。即ちホスト１０が、ＰＬＬ回路動作制御レジスタ２０６にアクセスして、ＰＬＬ回路１２０の動作を停止させるための設定値を設定する。これによって、ＰＬＬ回路１２０の動作が停止され、動作クロックＣＬＫＨもＨレベル又はＬレベルに固定される（Ｓ４）。従って、ＰＬＬ回路１２０の他に、第１及び第２の回路ブロック１３０、１３２、第１のリフレッシュコントローラ１４０、ＤＲＡＭコントローラ１６０及びホストＩ／Ｆ回路１７０の同期レジスタ部１８４の動作が停止する。
次に、ホスト１０が、半導体装置１００に対して、第２のリフレッシュコントローラ起動コマンドを発行する（Ｓ５）。即ちホスト１０が、非同期レジスタ部１８２の第２のリフレッシュコントローラ動作制御レジスタ２０４にアクセスして、第２のリフレッシュコントローラ１５０の起動を指示する。これにより、イネーブル信号ＥＮ２が変化し、第２のリフレッシュコントローラ１５０のクロックゲーティング回路１５８を介して、クロックの供給が開始される（Ｓ６）。
以上のシーケンスで、ホストＩ／Ｆ回路１７０のレジスタ１８０の非同期レジスタ部１８２、第２のリフレッシュコントローラ１５０及びＤＲＡＭ１１０のみが動作する状態（スタンバイモード状態）となる（Ｓ７）。
次に、半導体装置１００において、スタンバイモード（第２のモード）から通常モード（第１のモード）に移行する場合のシーケンスについて説明する。
図１６に、半導体装置１００においてスタンバイモードから通常モードに移行する場合のシーケンスの一例を示す。
スタンバイモードでは、ホストＩ／Ｆ回路１７０のレジスタ１８０の非同期レジスタ部１８２、第２のリフレッシュコントローラ１５０及びＤＲＡＭ１１０のみが動作する状態である。そして、周期的に、第２のリフレッシュコントローラ１５０がＤＲＡＭ１１０に対して、リフレッシュコマンドを出力する。
ここで、まずホスト１０が、半導体装置１００に対して、ＰＬＬ回路起動コマンドを発行する（Ｓ１０）。即ち、ホスト１０が、ＰＬＬ回路動作制御レジスタ２０６にアクセスして、ＰＬＬ回路１２０を起動させるための設定値を設定する。これによって、ＰＬＬ回路１２０の動作が開始され、動作クロックＣＬＫＨがＨレベルとＬレベルとに交互に変化するようになる（Ｓ１１）。従って、第１及び第２の回路ブロック１３０、１３２、第１のリフレッシュコントローラ１４０、ＤＲＡＭコントローラ１６０及びホストＩ／Ｆ回路１７０の動作が開始される。
次にホスト１０が、半導体装置１００に対して、第１のリフレッシュコントローラ起動コマンドを発行する（Ｓ１２）。即ち、ホスト１０が、同期レジスタ部１８４の第１のリフレッシュコントローラ動作制御レジスタ２１０にアクセスして、第１のリフレッシュコントローラ１４０の起動を指示する。これにより、イネーブル信号ＥＮ１が変化し、第１のリフレッシュコントローラ１４０のクロックゲーティング回路１４８を介して、クロックの供給が開始される（Ｓ１３）。このとき、第２のリフレッシュコントローラ動作制御レジスタ２０４にもアクセスされ、イネーブル信号ＥＮ２が変化し、第２のリフレッシュコントローラ１５０のクロックゲーティング回路１５８を介して、クロックの供給が停止される。
その後、ホスト１０が、半導体装置１００に対して、通常モード設定コマンドを発行する（Ｓ１４）。即ち、ホスト１０が、半導体装置１００の動作モード設定レジスタ２００に、通常モードに移行するための設定値を設定する。これによって、制御信号ＭＯＤＥが変化し、例えばＤＲＡＭコントローラ１６０に対する第１及び第２の回路ブロック１３０、１３２からのアクセス要求とホストＩ／Ｆ回路１７０からのアクセス要求とが開始される。なお、第２のリフレッシュコントローラ１５０の停止タイミングは、通常モード設定コマンドが設定された後であってもよい。
以上のシーケンスで、第２のリフレッシュコントローラ１５０を除く各部で、動作クロックＣＬＫＨに同期して動作が開始される状態（通常モード状態）となる。
なお、第１の実施形態の変形例として、ＤＲＡＭ１１０の記憶領域が複数のブロックに分割される場合に、ブロック毎にリフレッシュするか否かを指定するための制御情報により指定されたブロックに対してのみ、第２のリフレッシュコントローラ１５０からのリフレッシュ要求に対応したリフレッシュ動作を行うようにしてもよい。
図１７に、第１の実施形態の変形例における半導体装置の要部の構成例を模式的に示す。本変形例では、ＤＲＡＭ１１０の記憶領域が、第１〜第３のメモリブロックに分割されているものとする。また、メモリブロック毎にＤＲＡＭコントローラ１６０又は第２のリフレッシュコントローラ１５０からのリフレッシュ要求に基づくリフレッシュ動作をイネーブル又はディセーブルに設定するために、ＤＲＡＭクロックを、メモリブロック毎にマスク制御する。
このような制御を行うために、ホストＩ／Ｆ回路１７０の同期レジスタ部１８４は、上述したレジスタの他に、更にＭＥＭ１リフレッシュ制御レジスタ２２０、ＭＥＭ２リフレッシュ制御レジスタ２２２、ＭＥＭ３リフレッシュ制御レジスタ２２４を含むことができる。ＭＥＭ１リフレッシュ制御レジスタ２２０、ＭＥＭ２リフレッシュ制御レジスタ２２２、及びＭＥＭ３リフレッシュ制御レジスタ２２４には、ホスト１０が、各メモリブロックのリフレッシュ動作をイネーブル又はディセーブルに指定するための制御情報を設定する。
そして、各リフレッシュ制御レジスタの制御情報に基づいて、ＤＲＡＭクロックＤＣＬＫのマスク制御を行うことができる。この結果、ＤＲＡＭ１１０のメモリブロックＭＥＭ１では、ＭＥＭ１リフレッシュ制御レジスタ２２０の制御情報によりＤＲＡＭクロックＤＣＬＫをマスク制御したクロックが、ＤＲＡＭクロックとして供給される。また、ＤＲＡＭ１１０のメモリブロックＭＥＭ２では、ＭＥＭ２リフレッシュ制御レジスタ２２２の制御情報によりＤＲＡＭクロックＤＣＬＫをマスク制御したクロックが、ＤＲＡＭクロックとして供給される。更に、ＤＲＡＭ１１０のメモリブロックＭＥＭ３では、ＭＥＭ３リフレッシュ制御レジスタ２２４の制御情報によりＤＲＡＭクロックＤＣＬＫをマスク制御したクロックが、ＤＲＡＭクロックとして供給される。
こうすることで、メモリブロック毎に、リフレッシュ動作を省略できるようになるので、通常モードのみならずスタンバイモードにおいても、より一層の低消費電力化を図ることができるようになる。
１．２ 第２の実施形態
第１の実施形態では、第２のリフレッシュコントローラ１５０が、入力クロックＣＬＫＬに同期して動作し、ＤＲＡＭ１１０に対してリフレッシュコマンドを出力していた。第２の実施形態では、図２のＰＬＬ回路１２０を第１のＰＬＬ回路とし、新たに第２のＰＬＬ回路を設けている。
図１８に、第２の実施形態における半導体装置の構成例を示すブロック図を示す。但し、図１８において、図２と同一部分には同一符号を付し、適宜説明を省略する。
図１８に示す第２の実施形態における半導体装置４００が、図２の第１の実施形態における半導体装置１００と異なる点は、ＰＬＬ回路１２０に置き換えて第１のＰＬＬ回路４１０が設けられると共に、新たに第２のＰＬＬ回路４２０が追加されている点である。
第１のＰＬＬ回路４１０は、図２のＰＬＬ回路１２０と同じものであり、図４と同じ構成を有している。
第２のＰＬＬ回路４２０の構成もまた図４に示す構成を有する。しかしながら、第２のＰＬＬ回路４２０の逓倍率が、第１のＰＬＬ回路４１０の逓倍率より低い。そのため、第１及び第２のＰＬＬ回路４１０、４２０に同じ入力クロックＣＬＫＬを与えると、第１のＰＬＬ回路４１０の出力クロックの周波数より、第２のＰＬＬ回路４２０の出力クロックの周波数が低い。従って、第１のＰＬＬ回路４１０に比べて、第２のＰＬＬ回路４２０の方がより消費電力が小さくできる。
そのため、図１８において、第２のＰＬＬ回路４２０には、入力クロックＣＬＫＬが入力され、該入力クロックＣＬＫＬを逓倍したリフレッシュ用クロックＲＥＦＣＬＫを出力する。このリフレッシュ用クロックＲＥＦＣＬＫは、入力クロックＣＬＫＬの周波数より高く且つ動作クロックＣＬＫＨの周波数より低い。第２のリフレッシュコントローラ１５０には、図２の入力クロックＣＬＫＬに置き換えてリフレッシュ用クロックＲＥＦＣＬＫが供給される。
そして、第２の実施形態では、スタンバイモード（第２のモード）において、第２のリフレッシュコントローラ１５０が、リフレッシュ用クロックＲＥＦＣＬＫに同期して動作して、ＤＲＡＭコントローラ１６０をバイパスしてＤＲＡＭ１１０のリフレッシュ要求を行うことができる。
例えば入力クロックＣＬＫＬの周波数が低く、１周期がＴ０であるものとする。一方、ＤＲＡＭ１１０の保持データを消失させないためのリフレッシュ期間がＴ１であるものとする。ここで、Ｔ０がＴ１より長い場合には、第１の実施形態の構成では、第２のリフレッシュコントローラ１５０が入力クロックＣＬＫＬに同期してリフレッシュ要求を出力すると、リフレッシュ期間内にリフレッシュ要求を行うことができない。
これに対して、第２の実施形態では、第２のリフレッシュコントローラ１５０が、入力クロックＣＬＫＬより周波数が高いリフレッシュ用クロックＲＥＦＣＬＫに同期して動作できるので、リフレッシュ期間Ｔ１以内にリフレッシュ要求を行うことができる。
また、第１のＰＬＬ回路４１０が、入力クロックＣＬＫＬを逓倍して動作クロックＣＬＫＨ及びリフレッシュ用クロックＲＥＦＣＬＫを生成できるほどの出力レンジを有することは、困難である。そのため、第１のＰＬＬ回路４１０とは別個に、より逓倍率の低い第２のＰＬＬ回路４２０を設けることで、消費電力の削減を図ることができる。この場合、第２のＰＬＬ回路４２０は、通常モードで動作を停止、スタンバイモードで動作することが望ましい。
このような第２のＰＬＬ回路４２０の動作制御を行うためのレジスタを、第１の実施形態と同様に、ホストＩ／Ｆ回路１７０のレジスタ１８０に設けることができる。この場合、図９のＰＬＬ周波数設定レジスタ２０２及びＰＬＬ回路動作制御レジスタ２０６に相当する第２のＰＬＬ回路４２０用のレジスタを、非同期レジスタ部１８２に含ませることができる。
１．３ 第３の実施形態
第１の実施形態では、第１のリフレッシュコントローラ１４０とは別個に第２のリフレッシュコントローラ１５０を設けるようにしていたが、これに限定されるものではない。
図１９に、第３の実施形態における半導体装置の構成例を示すブロック図を示す
但し、図１９において、図２と同一部分には同一符号を付し、適宜説明を省略する。図１９に示す第３の実施形態における半導体装置４５０が、図２の第１の実施形態における半導体装置１００と異なる点は、第２のリフレッシュコントローラ１５０、セレクタＳＥＬ１、ＳＥＬ２が省略され、セレクタＳＥＬ３が追加されている点である。
セレクタＳＥＬ３は、制御信号ＭＯＤＥに基づいて、入力クロックＣＬＫＬ又は動作クロックＣＬＫＨを第１のリフレッシュコントローラ１４０（リフレッシュコントローラ）に供給する。より具体的には、制御信号ＭＯＤＥにより通常モード（第１のモード）が指定されたとき、動作クロックＣＬＫＨを第１のリフレッシュコントローラ１４０に供給する。また制御信号ＭＯＤＥによりスタンバイモード（第２のモード）が指定されたとき、入力クロックＣＬＫＬを第１のリフレッシュコントローラ１４０に供給する。
これにより、ＰＬＬ回路１２０が動作する通常モードでは、第１のリフレッシュコントローラ１４０が、動作クロックＣＬＫＨに同期して動作してＤＲＡＭ１１０のリフレッシュ要求を行うことができる。また、ＰＬＬ回路１２０の動作が停止するスタンバイモードでは、第１のリフレッシュコントローラ１４０が、入力クロックＣＬＫＬに同期して動作してＤＲＡＭ１１０のリフレッシュ要求を行うことができる。
第３の実施形態では、ＤＲＡＭコントローラ１６０と、第１のリフレッシュコントローラ１４０のうち通常モードとスタンバイモードで共通しない回路部分とがスタンバイモードでも動作してしまう場合がある。しかしながら、ＰＬＬ回路１２０の動作を停止させた上でＤＲＡＭ１１０の保持データを消失させないようにすることができ、ＰＬＬ回路１２０の消費電流を削減できるという効果がある。
１．４ 第４の実施形態
第３の実施形態では、スタンバイモードにおいて、第１のリフレッシュコントローラ１４０が、入力クロックＣＬＫＬに同期して動作し、ＤＲＡＭ１１０に対してリフレッシュコマンドを出力していた。第４の実施形態では、図１９のＰＬＬ回路１２０を第１のＰＬＬ回路とし、新たに第２のＰＬＬ回路が追加されている。
図２０に、第４の実施形態における半導体装置の構成例を示すブロック図を示す
但し、図２０において、図１９と同一部分には同一符号を付し、適宜説明を省略する。図２０に示す第４の実施形態における半導体装置５００が、図１９の第３の実施形態における半導体装置４５０と異なる点は、ＰＬＬ回路１２０に置き換えて第１のＰＬＬ回路５１０が設けられると共に、新たに第２のＰＬＬ回路５２０が設けられている点である。
第１のＰＬＬ回路５１０は、図２のＰＬＬ回路１２０と同じものであり、図４と同じ構成を有している。
第２のＰＬＬ回路５２０の構成もまた図４に示す構成を有する。しかしながら、第２のＰＬＬ回路５２０の逓倍率が、第１のＰＬＬ回路５１０の逓倍率より低い。そのため、上述のように、第１及び第２のＰＬＬ回路５１０、５２０に同じ入力クロックＣＬＫＬを与えると、第２のＰＬＬ回路５２０の方がより消費電力が小さくできる。
図２０において、第２のＰＬＬ回路５２０には、入力クロックＣＬＫＬが入力され、該入力クロックＣＬＫＬを逓倍したリフレッシュ用クロックＲＥＦＣＬＫを出力する。このリフレッシュ用クロックＲＥＦＣＬＫは、入力クロックＣＬＫＬの周波数より高く且つ動作クロックＣＬＫＨの周波数より低い。第１のリフレッシュコントローラ１４０には、制御信号ＭＯＤＥによりスタンバイモードが指定されているとき、図１９の入力クロックＣＬＫＬに置き換えてリフレッシュ用クロックＲＥＦＣＬＫが、ＳＥＬ３を介して供給される。
そして、第４の実施形態では、スタンバイモード（第２のモード）において、第１のリフレッシュコントローラ１４０が、リフレッシュ用クロックＲＥＦＣＬＫに同期して動作して、ＤＲＡＭコントローラ１６０に対してＤＲＡＭ１１０のリフレッシュ要求を行うことができる。
例えば入力クロックＣＬＫＬの周波数が低く、１周期がＴ０であるものとする。一方、ＤＲＡＭ１１０の保持データを消失させないためのリフレッシュ期間がＴ１であるものとする。ここで、Ｔ０がＴ１より長い場合には、第３の実施形態の構成では、第１のリフレッシュコントローラ１４０が入力クロックＣＬＫＬに同期してリフレッシュ要求を出力すると、リフレッシュ期間内にリフレッシュ要求を行うことができない。
これに対して、第４の実施形態では、第１のリフレッシュコントローラ１４０が、入力クロックＣＬＫＬより周波数が高いリフレッシュ用クロックＲＥＦＣＬＫに同期して動作できるので、リフレッシュ期間Ｔ１以内にリフレッシュ要求を行うことができる。
また、第１のＰＬＬ回路５１０が、入力クロックＣＬＫＬを逓倍して動作クロックＣＬＫＨ及びリフレッシュ用クロックＲＥＦＣＬＫを生成できるほどの出力レンジを有することは、困難である。そのため、第１のＰＬＬ回路５１０とは別個に、より逓倍率の低い第２のＰＬＬ回路５２０を設けることで、消費電力の削減を図ることができる。この場合、第２のＰＬＬ回路５２０は、通常モードで動作を停止、スタンバイモードで動作することが望ましい。
このような第２のＰＬＬ回路５２０の動作制御を行うためのレジスタを、第１〜第３の実施形態と同様に、ホストＩ／Ｆ回路１７０のレジスタ１８０に設けることができる。この場合、図９のＰＬＬ周波数設定レジスタ２０２及びＰＬＬ回路動作制御レジスタ２０６に相当する第２のＰＬＬ回路５２０用のレジスタを、非同期レジスタ部１８２に含ませることができる。
以上説明した第２〜第４の実施形態において、図１７に示したように、メモリブロック毎にリフレッシュ動作をイネーブル又はディセーブルに設定できることは言うまでもない。
２． 表示コントローラへの適用
上述の第１〜第４の実施形態における半導体装置は、表示システムを構成する表示コントローラに適用できる。
図２１に、上述の表示システムの構成例のブロック図を示す。図２１に示す表示システムが、電子機器に搭載される。
表示システム６００は、図１に示すホスト１０、表示コントローラ６１０、表示ドライバ６２０、表示パネル６３０を含む。ホスト１０は、ＣＰＵ（Central Processing Unit）及びメモリを有し、メモリに記憶されたプログラムを読み込んだＣＰＵが該プログラムに対応した処理を実行することで所定の機能を実現する。ここでは、ホスト１０が、表示パネル６３０に表示させる画像に対応した画像データを生成又は加工し、表示コントローラ６１０に供給する。
表示コントローラ６１０は、表示パネル６３０を駆動する表示ドライバ６２０にホスト１０からの画像データ、又は該画像データを加工処理した画像データを供給することができる。表示コントローラ６１０は、第１〜第４の実施形態のいずれかにおける半導体装置の機能及び構成を有する。
表示ドライバ６２０は、表示コントローラ６１０からの画像データに基づいて表示パネル６３０を駆動することができる。表示パネル６３０として、例えばアクティブマトリクス型或いは単純マトリクス型のＬＣＤパネルを採用できる。
このように表示コントローラ６１０は、ホスト１０及び表示ドライバ６２０の間に設けられ、表示コントローラ６１０がホスト１０に代わって例えば画像データの加工処理を行うことで、ホスト１０の処理負荷を軽減できる。
図２２に、図２１の表示コントローラ６１０の構成例のブロック図を示す。
図２２において、図２と同一部分には同一符号を付し、適宜説明を省略する。また図２２では、図２におけるセレクタＳＥＬ１、ＳＥＬ２の構成も簡略化して図示している。
図２２に示す表示コントローラ６１０は、図２の構成に加えて、ＬＣＤＩ／Ｆ回路（広義には表示ドライバインタフェース）６１２を含む。
ＬＣＤＩ／Ｆ回路６１２は、ＤＲＡＭ１１０から読み出された画像データを表示ドライバ６２０に出力する。ＬＣＤＩ／Ｆ回路６１８は、画像データのインタフェース処理（表示ドライバとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データを表示ドライバ６２０に出力する。ＬＣＤＩ／Ｆ回路６１２は、同期信号発生回路（図示せず）を含み、表示パネル６３０を駆動するための同期信号（垂直同期信号VSYNC、水平同期信号HSYNC、ドットクロックDCK等）を生成し、該同期信号を表示ドライバ６２０に供給することができる。
ＬＣＤＩ／Ｆ回路６１２もまた、ホストＩ／Ｆ回路１７０と同様に、ＤＲＡＭコントローラ１６０に対してアクセス要求を出力する。そして、ＤＲＡＭコントローラ１６０が、第１のリフレッシュコントローラ１４０からのリフレッシュ要求、ホストＩ／Ｆ回路１７０からのアクセス要求、ＬＣＤＩ／Ｆ回路６１２からのアクセス要求、第１又は第２の回路ブロック１３０、１３２からのアクセス要求の調停を行う。
なお、第１及び第２の回路ブロック１３０、１３２として、例えば、画像データの向きを回転させる画像回転処理回路、画像データの圧縮処理又は伸張処理を行う画像処理回路、画像データの画像サイズを縮小させる画像サイズ縮小回路、ＲＧＢフォーマットの画像データとＹＵＶフォーマットとの間の変換処理を行うフォーマット変換処理のいずれかを採用できる。
このような表示コントローラ６１０では、ＤＲＡＭ１１０に、表示パネル６３０に表示させるための例えば１画面分（或いは少なくとも１走査ライン分）の画像データが保持される。
図２２では、第１の実施形態における半導体装置１００を表示コントローラ６１０に適用した場合について説明したが、第２〜第４の実施形態における半導体装置を、同様に表示コントローラ６１０に適用できることは当然である。
図２３に、図２１の表示システムを含む電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
図２３において、図２１又は図２２と同一部分には同一符号を付し、適宜説明を省略する。
携帯電話機７００は、カメラモジュール７１０を含む。カメラモジュール７１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ６１０に供給する。
携帯電話機７００は、表示パネル６３０を含む。表示パネル６３０として、液晶表示パネルを採用できる。この場合、表示パネル６３０は、表示ドライバ６２０によって駆動される。表示パネル６３０は、複数の走査線、複数のデータ線、複数の画素を含む。表示ドライバ６２０は、複数の走査線の１又は複数本単位で走査線を選択する走査ドライバの機能を有すると共に、画像データに対応した電圧を複数のデータ線に供給するデータドライバの機能を有する。
表示コントローラ６１０は、表示ドライバ６２０に接続され、表示ドライバ６２０に対してＲＧＢフォーマットの画像データを供給する。画像データのＲＧＢフォーマットとＹＵＶフォーマットの間の変換は、表示コントローラ６１０内で行うことができる。
ホスト１０は、表示コントローラ６１０に接続される。ホスト１０は、表示コントローラ６１０を制御する。またホスト１０は、アンテナ７２０を介して受信された画像データを、変復調部７３０で復調した後、表示コントローラ６１０に供給できる。表示コントローラ６１０は、この画像データに基づき、表示ドライバ６２０により表示パネル６３０に表示させる。
ホスト１０は、カメラモジュール７１０で生成された画像データを変復調部７３０で変調した後、アンテナ７２０を介して他の通信装置への送信を指示できる。
ホスト１０は、操作入力部７４０からの操作情報に基づいて画像データの送受信処理、カメラモジュール７１０の撮像、表示パネルの表示処理を行う。
なお、図２３では、表示パネル６３０として液晶表示パネルを例に説明したが、これに限定されるものではない。表示パネル６３０は、エレクトロクミネッセンス、プラズマディスプレイ装置であってもよく、これらを駆動する表示ドライバに画像データを供給する表示コントローラに適用できる。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述のＤＲＡＭのリフレッシュ動作に適用されるものに限らず、リフレッシュ動作が必要なメモリに適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
半導体装置とホストとの関係を示す図。 第１の実施形態における半導体装置の構成例を示すブロック図。 第１の実施形態の比較例における半導体装置の構成例のブロック図。 図２のＰＬＬ回路の構成例のブロック図。 図２の第１のリフレッシュコントローラの構成例のブロック図。 図５の第１のリフレッシュコントローラの動作例のタイミング図。 図２の第２のリフレッシュコントローラの構成例のブロック図。 図２のホストＩ／Ｆ回路の構成例のブロック図。 図８の非同期レジスタ部の構成例のブロック図。 図８の同期レジスタ部の構成例のブロック図。 図２のＤＲＡＭコントローラの構成例のブロック図。 ＤＲＡＭに対するライト制御時におけるＤＲＡＭクロック及びアクセス制御信号のタイミングの一例を示す図。 ＤＲＡＭに対するリード制御時におけるＤＲＡＭクロック及びアクセス制御信号のタイミングの一例を示す図。 ＤＲＡＭに対するリフレッシュ制御時におけるＤＲＡＭクロック及びアクセス信号のタイミングの一例を示す図。 通常モードからスタンバイモードに移行する場合のシーケンスの一例を示す図。 スタンバイモードから通常モードに移行する場合のシーケンスの一例を示す図。 第１の実施形態の変形例における半導体装置の構成例の模式図。 第２の実施形態における半導体装置の構成例を示すブロック図。 第３の実施形態における半導体装置の構成例を示すブロック図。 第４の実施形態における半導体装置の構成例を示すブロック図。 表示システムの構成例のブロック図。 図２１の表示コントローラの構成例のブロック図。 図２１の表示システムを含む電子機器の構成例のブロック図。
符号の説明
１０ ホスト、 １２ バス、 １００ 半導体装置、 １１０ ＤＲＡＭ、
１２０ ＰＬＬ回路、 １３０ 第１の回路ブロック、 １３２ 第２の回路ブロック、
１４０ 第１のリフレッシュコントローラ、
１５０ 第２のリフレッシュコントローラ、 １６０ ＤＲＡＭコントローラ、
１７０ ホストＩ／Ｆ回路、 １８０ レジスタ、
Ａｃ１、Ａｃ２、Ａｈ、ＡＤ アクセスアドレス、 ＣＬＫＨ 動作クロック、
ＣＬＫＬ 入力クロック、 ＣＮＴ、ＣＮＴ０、ＣＮＴＲ アクセス制御信号、
Ｄ データ、 ＤＣＬＫ、ＤＣＬＫ０、ＤＣＬＫＲ ＤＲＡＭクロック、
Ｄｃ１、Ｄｃ２、Ｄｈ アクセスデータ、 ＭＯＤＥ 制御信号、
ＲＥＦＲＱ リフレッシュ要求、 ＲＱｈ、ＲＱｃ１、ＲＱｃ２ アクセス要求、
ＳＥＬ１、ＳＥＬ２ セレクタ

Claims (11)

  1. 周期的なリフレッシュ動作によりデータが保持される揮発性メモリと、
    入力クロックを逓倍して、該入力クロックの周波数より高い周波数を有する動作クロックを出力する第１のＰＬＬ回路と、
    前記動作クロックに同期して動作する回路ブロックと、
    前記揮発性メモリに対してリフレッシュ動作を要求するための第１及び第２のリフレッシュコントローラと、
    前記回路ブロックの前記揮発性メモリへのアクセス要求及び前記第１のリフレッシュコントローラからのリフレッシュ要求を調停し、前記アクセス要求及び前記リフレッシュ要求のいずれか１つに対応して前記揮発性メモリへのアクセス制御を行うメモリコントローラとを含み、
    前記第１のＰＬＬ回路が動作する第１のモードでは、
    前記第１のリフレッシュコントローラが、前記動作クロックに同期して動作して、記メモリコントローラに対し、前記揮発性メモリに対するリフレッシュ要求を行い、
    前記第１のＰＬＬ回路の動作が停止する第２のモードでは、
    前記第１のリフレッシュコントローラ及び前記メモリコントローラへの前記動作クロックの供給を停止し、前記第２のリフレッシュコントローラが、前記入力クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行うことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のＰＬＬ回路の逓倍率より低い逓倍率を有し、前記入力クロックを逓倍して、該入力クロックの周波数より高く且つ前記動作クロックの周波数より低いリフレッシュ用クロックを出力する第２のＰＬＬ回路を含み、
    前記第２のモードでは、
    前記第２のリフレッシュコントローラが、前記リフレッシュ用クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行うことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記揮発性メモリの記憶領域が複数のブロックに分割される場合に、ブロック毎にリフレッシュするか否かを指定するための制御情報が設定されるレジスタを含み、
    前記第２のリフレッシュコントローラからのリフレッシュ要求に基づいて、前記制御情報により指定された前記揮発性メモリのブロックのみリフレッシュ動作を行うことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれかにおいて、
    前記第１のＰＬＬ回路を起動させるための第１のＰＬＬ回路動作制御レジスタを含み、
    前記第１のＰＬＬ回路動作制御レジスタが、
    前記動作クロック及び前記入力クロックと非同期でアクセスされるレジスタであり、
    前記第２のモードにおいて前記第１のＰＬＬ回路動作制御レジスタがアクセスされたことを条件に、前記第１のＰＬＬ回路が起動することを特徴とする半導体装置。
  5. 周期的なリフレッシュ動作によりデータが保持される揮発性メモリと、
    入力クロックを逓倍して、該入力クロックの周波数より高い周波数を有する動作クロックを出力する第１のＰＬＬ回路と、
    前記動作クロックに同期して動作する回路ブロックと、
    前記揮発性メモリに対してリフレッシュ動作を要求するためのリフレッシュコントローラと、
    前記回路ブロックの前記揮発性メモリへのアクセス要求及び前記リフレッシュコントローラからのリフレッシュ要求を調停し、前記アクセス要求及び前記リフレッシュ要求の１つに対応して前記揮発性メモリへのアクセス制御を行うメモリコントローラとを含み、
    前記第１のＰＬＬ回路が動作する第１のモードでは、
    前記リフレッシュコントローラが、前記動作クロックに同期して動作し、前記揮発性メモリに対してリフレッシュ要求を行い、
    前記第１のＰＬＬ回路の動作が停止する第２のモードでは、
    前記リフレッシュコントローラが、前記入力クロックに同期して動作し、前記揮発性メモリに対してリフレッシュ要求を行うことを特徴とする半導体装置。
  6. 請求項５において、
    前記第１のＰＬＬ回路の逓倍率より低い逓倍率を有し、前記入力クロックを逓倍して、該入力クロックの周波数より高く且つ前記動作クロックの周波数より低いリフレッシュ用クロックを出力する第２のＰＬＬ回路を含み、
    前記第２のモードでは、
    前記リフレッシュコントローラが、前記リフレッシュ用クロックに同期して動作し、前記メモリコントローラをバイパスして前記揮発性メモリに対してリフレッシュ要求を行うことを特徴とする半導体装置。
  7. 請求項５又は６において、
    前記揮発性メモリの記憶領域が複数のブロックに分割される場合に、ブロック毎にリフレッシュするか否かを指定するための制御情報が設定されるレジスタを含み、
    前記メモリコントローラからのリフレッシュ要求に基づいて、前記制御情報により指定された前記揮発性メモリのブロックのみリフレッシュ動作を行うことを特徴とする半導体装置。
  8. 請求項５乃至７のいずれかにおいて、
    前記第１のＰＬＬ回路を起動させるための第１のＰＬＬ回路動作制御レジスタを含み、
    前記第１のＰＬＬ回路起動レジスタが、
    前記動作クロック及び前記入力クロックと非同期でアクセスされるレジスタであり、
    前記第２のモードにおいて前記第１のＰＬＬ回路動作制御レジスタがアクセスされたことを条件に、ＰＬＬ回路が起動することを特徴とする半導体装置。
  9. 請求項１乃至８のいずれかにおいて、
    前記揮発性メモリに、表示パネルを駆動する表示ドライバに供給される画像データが保持されることを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか記載の半導体装置を含むことを特徴とする電子機器。
  11. 表示パネルと、
    画像データに基づいて前記表示パネルを駆動する表示ドライバと、
    前記表示ドライバに対し、前記揮発性メモリに保持されたデータを前記画像データとして供給する請求項９記載の半導体装置とを含むことを特徴とする電子機器。
JP2004351692A 2004-12-03 2004-12-03 半導体装置及び電子機器 Expired - Fee Related JP4200969B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004351692A JP4200969B2 (ja) 2004-12-03 2004-12-03 半導体装置及び電子機器
US11/291,386 US7330928B2 (en) 2004-12-03 2005-12-01 Semiconductor device and electronic instrument

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004351692A JP4200969B2 (ja) 2004-12-03 2004-12-03 半導体装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2006164357A JP2006164357A (ja) 2006-06-22
JP4200969B2 true JP4200969B2 (ja) 2008-12-24

Family

ID=36575723

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004351692A Expired - Fee Related JP4200969B2 (ja) 2004-12-03 2004-12-03 半導体装置及び電子機器

Country Status (2)

Country Link
US (1) US7330928B2 (ja)
JP (1) JP4200969B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5123150B2 (ja) * 2008-12-10 2013-01-16 株式会社東芝 トリガー信号検出装置
US8495287B2 (en) 2010-06-24 2013-07-23 International Business Machines Corporation Clock-based debugging for embedded dynamic random access memory element in a processor core
US9824741B2 (en) * 2013-03-14 2017-11-21 Panasonic Intellectual Property Managment Co., Ltd. Refresh control device, wireless receiver, and semiconductor integrated circuit
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
EP3903315A4 (en) * 2018-12-28 2022-08-17 Micron Technology, Inc. REDUCING SYSTEM PERFORMANCE BASED ON STORAGE USE PATTERNS

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0660645A (ja) 1992-08-04 1994-03-04 Ricoh Co Ltd 節電型メモリ装置
JP4817510B2 (ja) * 2001-02-23 2011-11-16 キヤノン株式会社 メモリコントローラ及びメモリ制御装置
JP2002358231A (ja) * 2001-05-31 2002-12-13 Fujitsu Ltd メモリ制御システム
US7200711B2 (en) * 2002-08-15 2007-04-03 Network Appliance, Inc. Apparatus and method for placing memory into self-refresh state

Also Published As

Publication number Publication date
JP2006164357A (ja) 2006-06-22
US20060123188A1 (en) 2006-06-08
US7330928B2 (en) 2008-02-12

Similar Documents

Publication Publication Date Title
TW525051B (en) A method and apparatus to power up an integrated device from a low power state
US7657775B1 (en) Dynamic memory clock adjustments
EP1581856B1 (en) Memory controller considering processor power states
US6914852B2 (en) Multi-frequency synchronizing clock signal generator
TWI463302B (zh) 用於協調效能參數之方法及相關之系統單晶片及邏輯電路
US8115721B2 (en) Display data receiving circuit and display panel driver having changeable internal clock and sychronization mechanisms
US8645743B2 (en) Mechanism for an efficient DLL training protocol during a frequency change
US20070002036A1 (en) Display controller
JP4992140B2 (ja) 表示装置駆動用方法、表示装置駆動システム及び機械読取り自在記憶媒体
JP2009545770A (ja) グラフィックス・ソースを切り替えるための方法及び装置
US7330928B2 (en) Semiconductor device and electronic instrument
US7254729B2 (en) Processing system and memory module having frequency selective memory
JP3266110B2 (ja) ビデオコントローラ及びその消費電力制御回路
JP2006072597A (ja) データ処理装置及びデータ処理方法
JP2005157389A (ja) 信号処理装置及び方法
US20150378418A1 (en) Systems and methods for conserving power in a universal serial bus (usb)

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080929

R150 Certificate of patent or registration of utility model

Ref document number: 4200969

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees