JP2002358231A - メモリ制御システム - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C2211/4067—Refresh in standby or low power modes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 揮発性半導体メモリのインタフェースを有す
るメモリ制御システムにおいて、複雑なソフトウエア処
理をすることなくシステムをスリープ状態にする。 【解決手段】 プロセッサは、スリープ命令を取り込ん
だときに、自身の動作を停止するとともに内部パワーダ
ウン信号を出力する。パワーダウン制御回路は、プロセ
ッサから内部パワーダウン信号を受けたときに、システ
ムバスに接続された揮発性半導体メモリをセルフリフレ
ッシュモードに移行させるために制御信号を出力する。
このため、プロセッサがスリープ命令を取り込むだけ
で、半導体メモリをセルフリフレッシュモードに移行で
きる。半導体メモリをセルフリフレッシュモードに移行
する処理プログラムをプログラム中に書く必要はないた
め、ソフトウエアの処理が複雑になることが防止でき
る。この結果、プログラム開発者の負担を減らすことが
できる。
るメモリ制御システムにおいて、複雑なソフトウエア処
理をすることなくシステムをスリープ状態にする。 【解決手段】 プロセッサは、スリープ命令を取り込ん
だときに、自身の動作を停止するとともに内部パワーダ
ウン信号を出力する。パワーダウン制御回路は、プロセ
ッサから内部パワーダウン信号を受けたときに、システ
ムバスに接続された揮発性半導体メモリをセルフリフレ
ッシュモードに移行させるために制御信号を出力する。
このため、プロセッサがスリープ命令を取り込むだけ
で、半導体メモリをセルフリフレッシュモードに移行で
きる。半導体メモリをセルフリフレッシュモードに移行
する処理プログラムをプログラム中に書く必要はないた
め、ソフトウエアの処理が複雑になることが防止でき
る。この結果、プログラム開発者の負担を減らすことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、揮発性半導体メモ
リのインタフェースを有するメモリ制御システムに関す
る。
リのインタフェースを有するメモリ制御システムに関す
る。
【０００２】
【従来の技術】この種のメモリ制御システムとして、大
容量ハードディスクの制御装置あるいはネットワークの
データ制御装置等がある。このようなメモリ制御システ
ムは、データを転送しないときにスリープ状態になるこ
とで、消費電力を下げている。スリープ状態では、クロ
ック信号は停止し、システムを制御するプロセッサ（CP
U等）およびプロセッサに接続される制御回路の動作は
停止する。一般に、プロセッサは、スリープ命令を持っ
ており、スリープ命令をフェッチすることでクロック信
号の受信を停止し、自身をスリープ状態に移行する。プ
ロセッサがPLL（位相同期ループ；Phase Locked Loop）
を内蔵する場合、スリープ命令のフェッチによりPLLは
システムクロック信号の生成動作を停止する。システム
クロック信号が停止することで、システムクロック信号
を受けるプロセッサ内の制御回路およびチップ内の他の
制御コア、チップに接続される他のチップは動作を停止
し、システムはスリープ状態になる。
容量ハードディスクの制御装置あるいはネットワークの
データ制御装置等がある。このようなメモリ制御システ
ムは、データを転送しないときにスリープ状態になるこ
とで、消費電力を下げている。スリープ状態では、クロ
ック信号は停止し、システムを制御するプロセッサ（CP
U等）およびプロセッサに接続される制御回路の動作は
停止する。一般に、プロセッサは、スリープ命令を持っ
ており、スリープ命令をフェッチすることでクロック信
号の受信を停止し、自身をスリープ状態に移行する。プ
ロセッサがPLL（位相同期ループ；Phase Locked Loop）
を内蔵する場合、スリープ命令のフェッチによりPLLは
システムクロック信号の生成動作を停止する。システム
クロック信号が停止することで、システムクロック信号
を受けるプロセッサ内の制御回路およびチップ内の他の
制御コア、チップに接続される他のチップは動作を停止
し、システムはスリープ状態になる。
【０００３】
【発明が解決しようとする課題】ところで、メモリ制御
システムにDRAM等の揮発性半導体メモリが接続されてい
る場合、プロセッサがスリープ命令をフェッチし、シス
テムクロック信号の生成を停止しただけでは、メモリに
保持されている内容が消失してしまうという問題があっ
た。特に、メモリ制御システムにクロック同期式のSDRA
Mが接続されている場合、システムクロック信号が短時
間でも停止すると、SDRAMが誤動作し、保持しているデ
ータが破壊されてしまう。
システムにDRAM等の揮発性半導体メモリが接続されてい
る場合、プロセッサがスリープ命令をフェッチし、シス
テムクロック信号の生成を停止しただけでは、メモリに
保持されている内容が消失してしまうという問題があっ
た。特に、メモリ制御システムにクロック同期式のSDRA
Mが接続されている場合、システムクロック信号が短時
間でも停止すると、SDRAMが誤動作し、保持しているデ
ータが破壊されてしまう。
【０００４】上記不具合を防止するために、SDRAM等の
揮発性メモリが接続されたメモリ制御システムをスリー
プ状態にするときには、システムクロック信号を停止す
る前に、揮発性メモリをセルフリフレッシュモード等の
データ保持モードに移行する必要がある。具体的には、
プロセッサが実行するシステムプログラムにおいて、ス
リープ命令より前にSDRAMをセルフリフレッシュモード
に移行する処理プログラムを書いておき、プロセッサが
スリープ命令をフェッチする前に、予め揮発性メモリを
セルフリフレッシュモードに移行させる必要がある。
揮発性メモリが接続されたメモリ制御システムをスリー
プ状態にするときには、システムクロック信号を停止す
る前に、揮発性メモリをセルフリフレッシュモード等の
データ保持モードに移行する必要がある。具体的には、
プロセッサが実行するシステムプログラムにおいて、ス
リープ命令より前にSDRAMをセルフリフレッシュモード
に移行する処理プログラムを書いておき、プロセッサが
スリープ命令をフェッチする前に、予め揮発性メモリを
セルフリフレッシュモードに移行させる必要がある。
【０００５】このとき、システムプログラムがSDRAMに
格納される場合にも、セルフリフレッシュモードに移行
する処理プログラムおよびスリープ命令だけは、他のメ
モリに格納しておく必要がある。これは、SDRAM上に処
理プログラムおよびスリープ命令が格納されていると、
処理プログラムの実行によりSDRAMはセルフリフレッシ
ュモードに移行するため、スリープ命令の読み出しがで
きなくなるためである。すなわち、プロセッサはスリー
プ状態にならない。
格納される場合にも、セルフリフレッシュモードに移行
する処理プログラムおよびスリープ命令だけは、他のメ
モリに格納しておく必要がある。これは、SDRAM上に処
理プログラムおよびスリープ命令が格納されていると、
処理プログラムの実行によりSDRAMはセルフリフレッシ
ュモードに移行するため、スリープ命令の読み出しがで
きなくなるためである。すなわち、プロセッサはスリー
プ状態にならない。
【０００６】したがって、システムプログラムがSDRAM
に格納される場合には、SDRAMおよび別のメモリの両方
にシステムプログラムを格納しなくてはならず、ソフト
ウエアの処理が複雑になるという問題があった。特に、
プログラム開発者は、予めこれ等手順、タイミングを理
解した上でソフトウエアを開発しなくてはならないた
め、負担が大きい。
に格納される場合には、SDRAMおよび別のメモリの両方
にシステムプログラムを格納しなくてはならず、ソフト
ウエアの処理が複雑になるという問題があった。特に、
プログラム開発者は、予めこれ等手順、タイミングを理
解した上でソフトウエアを開発しなくてはならないた
め、負担が大きい。
【０００７】本発明の目的は、SDRAM等の揮発性メモリ
以外のメモリを要することなく、システムをスリープ状
態にできるメモリ制御システムを提供することにある。
さらに、本発明の目的は、複雑なソフトウエア処理をす
ることなくシステムをスリープ状態にできるメモリ制御
システムを提供することにある。
以外のメモリを要することなく、システムをスリープ状
態にできるメモリ制御システムを提供することにある。
さらに、本発明の目的は、複雑なソフトウエア処理をす
ることなくシステムをスリープ状態にできるメモリ制御
システムを提供することにある。
【０００８】
【課題を解決するための手段】請求項１のメモリ制御シ
ステムは、プロセッサおよびパワーダウン制御回路を有
している。プロセッサは、システムバスを介してプログ
ラムを取り込むことで動作する。プロセッサは、スリー
プ命令を取り込んだときに、自身の動作を停止するとと
もに内部パワーダウン信号を出力する。パワーダウン制
御回路は、プロセッサから内部パワーダウン信号を受け
たときに、システムバスに接続された揮発性半導体メモ
リをセルフリフレッシュモードに移行させるために制御
信号を出力する。このため、プロセッサが、システムの
動作中にスリープ命令を取り込むだけで、メモリ制御シ
ステムに接続された揮発性半導体メモリをセルフリフレ
ッシュモードに移行できる。揮発性半導体メモリをセル
フリフレッシュモードに移行する処理プログラムは、シ
ステムプログラム中に書く必要はない。システムプログ
ラムを複数のメモリ領域に格納する必要がなくなるた
め、ハードウエアにおけるメモリ部品点数を削減でき、
ソフトウエアの処理が複雑になることが防止できる。こ
の結果、開発コスト並びにプログラム開発者の負担を減
らすことができる。揮発性半導体メモリをセルフリフレ
ッシュモードに移行するためにソフトウエアの処理が不
要なため、揮発性半導体メモリを、従来に比べ短時間で
セルフリフレッシュモードに移行できる。
ステムは、プロセッサおよびパワーダウン制御回路を有
している。プロセッサは、システムバスを介してプログ
ラムを取り込むことで動作する。プロセッサは、スリー
プ命令を取り込んだときに、自身の動作を停止するとと
もに内部パワーダウン信号を出力する。パワーダウン制
御回路は、プロセッサから内部パワーダウン信号を受け
たときに、システムバスに接続された揮発性半導体メモ
リをセルフリフレッシュモードに移行させるために制御
信号を出力する。このため、プロセッサが、システムの
動作中にスリープ命令を取り込むだけで、メモリ制御シ
ステムに接続された揮発性半導体メモリをセルフリフレ
ッシュモードに移行できる。揮発性半導体メモリをセル
フリフレッシュモードに移行する処理プログラムは、シ
ステムプログラム中に書く必要はない。システムプログ
ラムを複数のメモリ領域に格納する必要がなくなるた
め、ハードウエアにおけるメモリ部品点数を削減でき、
ソフトウエアの処理が複雑になることが防止できる。こ
の結果、開発コスト並びにプログラム開発者の負担を減
らすことができる。揮発性半導体メモリをセルフリフレ
ッシュモードに移行するためにソフトウエアの処理が不
要なため、揮発性半導体メモリを、従来に比べ短時間で
セルフリフレッシュモードに移行できる。
【０００９】請求項２のメモリ制御システムでは、スリ
ープ命令を含むプログラムは、揮発性半導体メモリに格
納されている。上述したように、揮発性半導体メモリ
は、プロセッサによる制御ではなくパワーダウン制御回
路による制御でセルフリフレッシュモードに移行する。
このため、プロセッサがスリープ命令を取り込んだ後す
ぐにスリープ状態になっても、揮発性半導体メモリを確
実にセルフリフレッシュモードに移行できる。このよう
に、プロセッサによる処理とパワーダウン制御回路によ
る処理（セルフリフレッシュモードへの移行）とを独立
して行うことで、スリープ命令を含むプログラムを揮発
性半導体メモリに格納した場合にも、システムをスリー
プモードに確実に移行できる。また、プログラムを１つ
のメモリ領域にまとめて格納できるため、ハードウエア
におけるメモリ部品点数を削減でき、ソフトウエアの処
理が複雑になることが防止できる。
ープ命令を含むプログラムは、揮発性半導体メモリに格
納されている。上述したように、揮発性半導体メモリ
は、プロセッサによる制御ではなくパワーダウン制御回
路による制御でセルフリフレッシュモードに移行する。
このため、プロセッサがスリープ命令を取り込んだ後す
ぐにスリープ状態になっても、揮発性半導体メモリを確
実にセルフリフレッシュモードに移行できる。このよう
に、プロセッサによる処理とパワーダウン制御回路によ
る処理（セルフリフレッシュモードへの移行）とを独立
して行うことで、スリープ命令を含むプログラムを揮発
性半導体メモリに格納した場合にも、システムをスリー
プモードに確実に移行できる。また、プログラムを１つ
のメモリ領域にまとめて格納できるため、ハードウエア
におけるメモリ部品点数を削減でき、ソフトウエアの処
理が複雑になることが防止できる。
【００１０】請求項３および請求項６のメモリ制御シス
テムは、クロック制御回路を有している。クロック制御
回路は、例えば外部クロック信号と同じ位相のシステム
クロック信号を生成する位相同期ループ回路である。パ
ワーダウン制御回路は、揮発性半導体メモリがセルフリ
フレッシュモードに移行したことに応じてクロック禁止
信号を出力する。クロック制御回路は、クロック禁止信
号を受け、システムクロック信号の供給を停止する。こ
のため、クロック同期式の揮発性半導体メモリが接続さ
れるメモリ制御システムにおいて、揮発性半導体メモリ
を確実にセルフリフレッシュモードに移行し、システム
をスリープモードに移行できる。
テムは、クロック制御回路を有している。クロック制御
回路は、例えば外部クロック信号と同じ位相のシステム
クロック信号を生成する位相同期ループ回路である。パ
ワーダウン制御回路は、揮発性半導体メモリがセルフリ
フレッシュモードに移行したことに応じてクロック禁止
信号を出力する。クロック制御回路は、クロック禁止信
号を受け、システムクロック信号の供給を停止する。こ
のため、クロック同期式の揮発性半導体メモリが接続さ
れるメモリ制御システムにおいて、揮発性半導体メモリ
を確実にセルフリフレッシュモードに移行し、システム
をスリープモードに移行できる。
【００１１】請求項４のメモリ制御システムでは、パワ
ーダウン制御回路は、スリープ解除要求を受けて揮発性
半導体メモリをセルフリフレッシュモードから解除した
後、プロセッサに動作許可信号を出力する。スリープモ
ードからの解除時に、プロセッサは、動作許可信号を受
けた後、プログラムの取り込みを開始する。揮発性半導
体メモリがセルフリフレッシュモードから解除された
後、プロセッサが動作を開始するため、システムを確実
に動作できる。特に、スリープ命令を含むシステムプロ
グラムが、揮発性半導体メモリに格納されている場合、
システムがスリープモードを解除する際に、誤動作を防
止できる。
ーダウン制御回路は、スリープ解除要求を受けて揮発性
半導体メモリをセルフリフレッシュモードから解除した
後、プロセッサに動作許可信号を出力する。スリープモ
ードからの解除時に、プロセッサは、動作許可信号を受
けた後、プログラムの取り込みを開始する。揮発性半導
体メモリがセルフリフレッシュモードから解除された
後、プロセッサが動作を開始するため、システムを確実
に動作できる。特に、スリープ命令を含むシステムプロ
グラムが、揮発性半導体メモリに格納されている場合、
システムがスリープモードを解除する際に、誤動作を防
止できる。
【００１２】請求項５および請求項６のメモリ制御シス
テムは、クロック制御回路を有している。クロック制御
回路は、例えば外部クロック信号と同じ位相のシステム
クロック信号を生成する位相同期ループ回路である。パ
ワーダウン制御回路は、クロック許可信号を出力した
後、揮発性半導体メモリをセルフリフレッシュモードか
ら解除する。クロック制御回路は、パワーダウン制御回
路から出力されるクロック許可信号を受け、システムク
ロック信号の供給を開始する。このため、クロック同期
式の揮発性半導体メモリが接続されるメモリ制御システ
ムにおいて、揮発性半導体メモリを確実にセルフリフレ
ッシュモードから解除し、システムをスリープモードか
ら通常の動作モードに移行できる。
テムは、クロック制御回路を有している。クロック制御
回路は、例えば外部クロック信号と同じ位相のシステム
クロック信号を生成する位相同期ループ回路である。パ
ワーダウン制御回路は、クロック許可信号を出力した
後、揮発性半導体メモリをセルフリフレッシュモードか
ら解除する。クロック制御回路は、パワーダウン制御回
路から出力されるクロック許可信号を受け、システムク
ロック信号の供給を開始する。このため、クロック同期
式の揮発性半導体メモリが接続されるメモリ制御システ
ムにおいて、揮発性半導体メモリを確実にセルフリフレ
ッシュモードから解除し、システムをスリープモードか
ら通常の動作モードに移行できる。
【００１３】請求項７のメモリ制御システムでは、パワ
ーダウン制御回路は、揮発性半導体メモリを直接制御す
るメモリ制御回路と、このメモリ制御回路を制御するメ
イン制御回路とを有している。メイン制御回路は、内部
パワーダウン信号に応答してメモリ制御回路にパワーダ
ウン要求信号を出力する。メモリ制御回路は、パワーダ
ウン要求信号に応答して制御信号を出力するとともに、
揮発性半導体メモリがセルフリフレッシュモードに移行
したことに応答してメイン制御回路にパワーダウンアク
ノリッジ信号を出力する。パワーダウン制御回路を、揮
発性半導体メモリのみを制御するメモリ制御回路と、シ
ステム全体を制御するメイン制御回路とで構成し、両制
御回路を連係して動作させることで、より容易にメモリ
制御システムに接続された揮発性半導体メモリをセルフ
リフレッシュモードに移行できる。
ーダウン制御回路は、揮発性半導体メモリを直接制御す
るメモリ制御回路と、このメモリ制御回路を制御するメ
イン制御回路とを有している。メイン制御回路は、内部
パワーダウン信号に応答してメモリ制御回路にパワーダ
ウン要求信号を出力する。メモリ制御回路は、パワーダ
ウン要求信号に応答して制御信号を出力するとともに、
揮発性半導体メモリがセルフリフレッシュモードに移行
したことに応答してメイン制御回路にパワーダウンアク
ノリッジ信号を出力する。パワーダウン制御回路を、揮
発性半導体メモリのみを制御するメモリ制御回路と、シ
ステム全体を制御するメイン制御回路とで構成し、両制
御回路を連係して動作させることで、より容易にメモリ
制御システムに接続された揮発性半導体メモリをセルフ
リフレッシュモードに移行できる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明のメモリ制御システム
の一実施形態を示している。図中、太線で示した信号線
は、複数本で構成されていることを示している。メモリ
制御システムは、プリント基板上に搭載されたシングル
チップマイクロコンピュータ１０（以下、MCU（Micro C
ontroller Unit）と称する）により構成されている。MC
U１０には、複数のSDRAM１２（クロック同期式の揮発性
半導体メモリ）、ROM１４、RAM１６、およびI/O１８等
が接続されている。MCU１０とSDRAM１２とは、SDRAMバ
ス（システムバス）で接続されている。MCU１０とROM１
４、RAM１６、I/O１８とは、汎用バス（システムバス）
で接続されている。
用いて説明する。図１は、本発明のメモリ制御システム
の一実施形態を示している。図中、太線で示した信号線
は、複数本で構成されていることを示している。メモリ
制御システムは、プリント基板上に搭載されたシングル
チップマイクロコンピュータ１０（以下、MCU（Micro C
ontroller Unit）と称する）により構成されている。MC
U１０には、複数のSDRAM１２（クロック同期式の揮発性
半導体メモリ）、ROM１４、RAM１６、およびI/O１８等
が接続されている。MCU１０とSDRAM１２とは、SDRAMバ
ス（システムバス）で接続されている。MCU１０とROM１
４、RAM１６、I/O１８とは、汎用バス（システムバス）
で接続されている。
【００１５】MCU１０は、PLL（Phase locked loop）回
路２０、PD制御回路２２（メイン制御回路）、プロセッ
サ２４、SDRAM制御回路２６、および汎用バス制御回路
２８を有している。破線で囲ったPLL回路２０、PD制御
回路２２、プロセッサ２４は、プロセッサコアとして形
成されている。この実施形態では、PD制御回路２２およ
びSDRAM制御回路２６が、パワーダウン制御回路として
動作する。
路２０、PD制御回路２２（メイン制御回路）、プロセッ
サ２４、SDRAM制御回路２６、および汎用バス制御回路
２８を有している。破線で囲ったPLL回路２０、PD制御
回路２２、プロセッサ２４は、プロセッサコアとして形
成されている。この実施形態では、PD制御回路２２およ
びSDRAM制御回路２６が、パワーダウン制御回路として
動作する。
【００１６】PLL回路２０は、イネーブル信号ENの高レ
ベル期間に動作し、外部から供給されるクロック信号CL
KINの位相と同じ位相のシステムクロック信号CLKを生成
する。システムクロック信号CLKは、PD制御回路２２、
プロセッサ２４、SDRAM制御回路２６、および汎用バス
制御回路２８に供給されている。PD制御回路２２は、PL
L回路２０、プロセッサ２４、SDRAM制御回路２６を制御
し、システムをスリープモード（パワーダウンモード）
に移行させ、またはシステムをスリープモードから動作
モードに復帰させる。すなわち本発明では、メモリ制御
システムのスリープ制御は、プロセッサ２４（ソフトウ
エア）ではなく、PD制御回路２２が直接行う。PD制御回
路２２は、外部からウエイクアップ信号WKUP、プロセッ
サ２４から内部パワーダウン信号IPD、およびSDRAM制御
回路からパワーダウンアクノリッジ信号PDACKを受けて
いる。PD制御回路２２は、イネーブル信号EN、パワーダ
ウン信号PDOWN、内部ウエイクアップ信号WKUP、および
パワーダウン要求信号PDREQを出力している。これ等信
号の入出力タイミングは、図２で詳細に説明する。
ベル期間に動作し、外部から供給されるクロック信号CL
KINの位相と同じ位相のシステムクロック信号CLKを生成
する。システムクロック信号CLKは、PD制御回路２２、
プロセッサ２４、SDRAM制御回路２６、および汎用バス
制御回路２８に供給されている。PD制御回路２２は、PL
L回路２０、プロセッサ２４、SDRAM制御回路２６を制御
し、システムをスリープモード（パワーダウンモード）
に移行させ、またはシステムをスリープモードから動作
モードに復帰させる。すなわち本発明では、メモリ制御
システムのスリープ制御は、プロセッサ２４（ソフトウ
エア）ではなく、PD制御回路２２が直接行う。PD制御回
路２２は、外部からウエイクアップ信号WKUP、プロセッ
サ２４から内部パワーダウン信号IPD、およびSDRAM制御
回路からパワーダウンアクノリッジ信号PDACKを受けて
いる。PD制御回路２２は、イネーブル信号EN、パワーダ
ウン信号PDOWN、内部ウエイクアップ信号WKUP、および
パワーダウン要求信号PDREQを出力している。これ等信
号の入出力タイミングは、図２で詳細に説明する。
【００１７】プロセッサ２４は、通常の動作時にシステ
ム全体を制御する。具体的には、プロセッサ２４は、後
述するようにSDRAM１２に格納されたシステムプログラ
ムをSDRAMバスを介してフェッチすることで動作し、I/O
１８等を制御する。SDRAM制御回路２６は、プロセッサ
２４から供給されるアドレス信号ADDR、データ信号DAT
A、制御信号CNTをSDRAMバスのインタフェースに変換す
る。例えば、SDRAM制御回路２６は、プロセッサ２４か
ら指示に応じて、アドレス、コマンド等をSDRAMバスに
出力し、SDRAMから受けたデータをプロセッサ２４に出
力する。SDRAM制御回路２６は、システムクロック信号C
LKをSDRAM１２用のクロック信号SCLKとして出力する。
また、SDRAM制御回路２６は、PD制御回路２２からパワ
ーダウン要求信号PDREQの活性化を受けたときに、クロ
ックイネーブル信号CKEを非活性化してSDRAM１２をセル
フリフレッシュモードに移行する。SDRAM制御回路２６
は、パワーダウン要求信号PDREQの非活性化を受けたと
きに、クロックイネーブル信号CKEを活性化してSDRAM１
２をセルフリフレッシュモードから解除し、この後PD制
御回路２２にパワーダウンアクノリッジ信号PDACKを出
力する。このように、クロックイネーブル信号CKEは、S
DRAM１２をセルフリフレッシュモードに移行する制御信
号であるとともに、SDRAM１２をセルフリフレッシュモ
ードから解除する制御信号である。
ム全体を制御する。具体的には、プロセッサ２４は、後
述するようにSDRAM１２に格納されたシステムプログラ
ムをSDRAMバスを介してフェッチすることで動作し、I/O
１８等を制御する。SDRAM制御回路２６は、プロセッサ
２４から供給されるアドレス信号ADDR、データ信号DAT
A、制御信号CNTをSDRAMバスのインタフェースに変換す
る。例えば、SDRAM制御回路２６は、プロセッサ２４か
ら指示に応じて、アドレス、コマンド等をSDRAMバスに
出力し、SDRAMから受けたデータをプロセッサ２４に出
力する。SDRAM制御回路２６は、システムクロック信号C
LKをSDRAM１２用のクロック信号SCLKとして出力する。
また、SDRAM制御回路２６は、PD制御回路２２からパワ
ーダウン要求信号PDREQの活性化を受けたときに、クロ
ックイネーブル信号CKEを非活性化してSDRAM１２をセル
フリフレッシュモードに移行する。SDRAM制御回路２６
は、パワーダウン要求信号PDREQの非活性化を受けたと
きに、クロックイネーブル信号CKEを活性化してSDRAM１
２をセルフリフレッシュモードから解除し、この後PD制
御回路２２にパワーダウンアクノリッジ信号PDACKを出
力する。このように、クロックイネーブル信号CKEは、S
DRAM１２をセルフリフレッシュモードに移行する制御信
号であるとともに、SDRAM１２をセルフリフレッシュモ
ードから解除する制御信号である。
【００１８】汎用バス制御回路２８は、プロセッサ２４
から供給されるアドレス信号ADDR、データ信号DATA、制
御信号CNTを、汎用バスのインタフェースに変換する。
汎用バス制御回路２８は、汎用バスに出力されたデータ
信号等を受け、受けた信号をプロセッサ２４に出力す
る。図２は、上述したメモリ制御システムにおいて、シ
ステムをスリープモードに移行するとき、およびシステ
ムをスリープモードから解除するときの動作を示してい
る。この例では、図１に示したプロセッサ２４が実行す
るシステムプログラムは、SDRAM１２のみに格納されて
いる。
から供給されるアドレス信号ADDR、データ信号DATA、制
御信号CNTを、汎用バスのインタフェースに変換する。
汎用バス制御回路２８は、汎用バスに出力されたデータ
信号等を受け、受けた信号をプロセッサ２４に出力す
る。図２は、上述したメモリ制御システムにおいて、シ
ステムをスリープモードに移行するとき、およびシステ
ムをスリープモードから解除するときの動作を示してい
る。この例では、図１に示したプロセッサ２４が実行す
るシステムプログラムは、SDRAM１２のみに格納されて
いる。
【００１９】プロセッサ２４は、システムプログラムを
実行中、SDRAM１２からスリープ命令SLEEPをフェッチす
ると、内部動作を停止し（スリープ状態）、内部パワー
ダウン信号IPDを活性化する（図２（ａ））。PD制御回
路２２は、システムクロック信号CLKの立ち上がりに同
期して内部パワーダウン信号IPDの高レベルを取り込
み、パワーダウン要求信号PDREQを活性化する（図２
（ｂ））。
実行中、SDRAM１２からスリープ命令SLEEPをフェッチす
ると、内部動作を停止し（スリープ状態）、内部パワー
ダウン信号IPDを活性化する（図２（ａ））。PD制御回
路２２は、システムクロック信号CLKの立ち上がりに同
期して内部パワーダウン信号IPDの高レベルを取り込
み、パワーダウン要求信号PDREQを活性化する（図２
（ｂ））。
【００２０】SDRAM制御回路２６は、システムクロック
信号CLKの立ち上がりに同期してパワーダウン要求信号P
DREQの高レベルを取り込み、クロックイネーブル信号CK
Eを非活性化する（図２（ｃ））。ここで、SDRAM制御回
路２６は、パワーダウン要求信号PDREQの高レベルを取
り込んだ後すぐにクロックイネーブル信号CKEを非活性
化してもよく、SDRAM１２の全てのメモリセルに対して
オートリフレッシュを実行した後にクロックイネーブル
信号CKEを非活性化してもよい。
信号CLKの立ち上がりに同期してパワーダウン要求信号P
DREQの高レベルを取り込み、クロックイネーブル信号CK
Eを非活性化する（図２（ｃ））。ここで、SDRAM制御回
路２６は、パワーダウン要求信号PDREQの高レベルを取
り込んだ後すぐにクロックイネーブル信号CKEを非活性
化してもよく、SDRAM１２の全てのメモリセルに対して
オートリフレッシュを実行した後にクロックイネーブル
信号CKEを非活性化してもよい。
【００２１】SDRAM１２は、クロックイネーブル信号CKE
の非活性化を受け、セルフリフレッシュモードに移行す
る。SDRAM１２は、セルフリフレッシュモード中、内蔵
タイマによりリフレッシュコマンドを所定の周期で発生
し、メモリセルを自動的にリフレッシュする。このよう
に、プロセッサ２４とPD制御回路２２とが独立に動作す
るため、スリープ命令SLEEPを含むシステムプログラム
がSDRAM１２に格納され、プロセッサ２４がスリープ命
令SLEEPを取り込んだ後すぐにスリープ状態になって
も、SDRAM１２は、確実にセルフリフレッシュモードに
移行される。
の非活性化を受け、セルフリフレッシュモードに移行す
る。SDRAM１２は、セルフリフレッシュモード中、内蔵
タイマによりリフレッシュコマンドを所定の周期で発生
し、メモリセルを自動的にリフレッシュする。このよう
に、プロセッサ２４とPD制御回路２２とが独立に動作す
るため、スリープ命令SLEEPを含むシステムプログラム
がSDRAM１２に格納され、プロセッサ２４がスリープ命
令SLEEPを取り込んだ後すぐにスリープ状態になって
も、SDRAM１２は、確実にセルフリフレッシュモードに
移行される。
【００２２】SDRAM制御回路２６は、SDRAM１２がセルフ
リフレッシュモードに移行した後、パワーダウンアクノ
リッジ信号PDACKを活性化する（図２（ｄ））。PD制御
回路２２は、システムクロック信号CLKの立ち上がりに
同期してパワーダウンアクノリッジ信号PDACKの高レベ
ルを取り込み、パワーダウン信号PDOWNを外部に出力し
（図２（ｅ））、イネーブル信号ENを非活性化する（図
２（ｆ））。
リフレッシュモードに移行した後、パワーダウンアクノ
リッジ信号PDACKを活性化する（図２（ｄ））。PD制御
回路２２は、システムクロック信号CLKの立ち上がりに
同期してパワーダウンアクノリッジ信号PDACKの高レベ
ルを取り込み、パワーダウン信号PDOWNを外部に出力し
（図２（ｅ））、イネーブル信号ENを非活性化する（図
２（ｆ））。
【００２３】PLL回路２０は、イネーブル信号ENの非活
性化（低レベル）を受け、システムクロック信号CLKの
生成を停止する（図２（ｇ））。すなわち、低レベルの
イネーブル信号ENは、システムクロック信号CLKの供給
を停止するクロック禁止信号として作用する。システム
クロックCLKの停止により、SDRAM用のクロック信号SCLK
も発振を停止する。パワーダウン信号PDOWNの活性化を
受けた外部の制御回路は、クロック信号CLKINの供給を
停止する（図２（ｈ））。そして、システム全体がスリ
ープモードになる。
性化（低レベル）を受け、システムクロック信号CLKの
生成を停止する（図２（ｇ））。すなわち、低レベルの
イネーブル信号ENは、システムクロック信号CLKの供給
を停止するクロック禁止信号として作用する。システム
クロックCLKの停止により、SDRAM用のクロック信号SCLK
も発振を停止する。パワーダウン信号PDOWNの活性化を
受けた外部の制御回路は、クロック信号CLKINの供給を
停止する（図２（ｈ））。そして、システム全体がスリ
ープモードになる。
【００２４】このように、プロセッサ２４は、スリープ
命令SLEEPのフェッチに応じて内部パワーダウン信号IPD
を活性化し、PD制御回路２２は、内部パワーダウン信号
IPDを受けてSDRAM１２をセルフリフレッシュモードに移
行する。プロセッサ２４がスリープ命令SLEEPをフェッ
チするだけで、SDRAM１２がセルフリフレッシュモード
に移行し、システムがスリープモードに移行するため、
従来のようにSDRAM１２をセルフリフレッシュモードに
移行させる処理プログラム等、ソフトウエアによる処理
は不要である。したがって、システムプログラムをSDRA
M１２と他のメモリ（例えば図１のRAM１６）とに分割さ
せる必要はなく、プログラム開発者の負担は、軽減され
る。ソフトウエアによる処理が不要なため、SDRAMは、
従来に比べ短時間でセルフリフレッシュモードに移行さ
れる。
命令SLEEPのフェッチに応じて内部パワーダウン信号IPD
を活性化し、PD制御回路２２は、内部パワーダウン信号
IPDを受けてSDRAM１２をセルフリフレッシュモードに移
行する。プロセッサ２４がスリープ命令SLEEPをフェッ
チするだけで、SDRAM１２がセルフリフレッシュモード
に移行し、システムがスリープモードに移行するため、
従来のようにSDRAM１２をセルフリフレッシュモードに
移行させる処理プログラム等、ソフトウエアによる処理
は不要である。したがって、システムプログラムをSDRA
M１２と他のメモリ（例えば図１のRAM１６）とに分割さ
せる必要はなく、プログラム開発者の負担は、軽減され
る。ソフトウエアによる処理が不要なため、SDRAMは、
従来に比べ短時間でセルフリフレッシュモードに移行さ
れる。
【００２５】次に、スリープモードを解除するとき、外
部の制御回路は、クロック信号CLKINの供給を開始した
後（図２（ｉ））、ウエイクアップ信号WKUP（スリープ
解除要求の信号）を活性化する（図２（ｊ））。PD制御
回路２２は、ウエイクアップ信号WKUPの立ち上がりエッ
ジを受け、イネーブル信号ENを活性化する（図２
（ｋ））。
部の制御回路は、クロック信号CLKINの供給を開始した
後（図２（ｉ））、ウエイクアップ信号WKUP（スリープ
解除要求の信号）を活性化する（図２（ｊ））。PD制御
回路２２は、ウエイクアップ信号WKUPの立ち上がりエッ
ジを受け、イネーブル信号ENを活性化する（図２
（ｋ））。
【００２６】PLL回路２０は、イネーブル信号ENの活性
化（高レベル）を受け、システムクロック信号CLKの生
成を開始する（図２（ｌ））。すなわち、高レベルのイ
ネーブル信号ENは、システムクロック信号CLKの供給を
開始するクロック許可信号として作用する。PD制御回路
２２は、システムクロック信号CLKの発振が安定する期
間の経過後、パワーダウン要求信号PDREQを非活性化す
る（図２（ｍ））。SDRAM制御回路２６は、システムク
ロック信号CLKの立ち上がりに同期してパワーダウン要
求信号PDREQの低レベルを受け、クロックイネーブル信
号CKEを活性化する（図２（ｎ））。、SDRAM１２は、ク
ロックイネーブル信号CKEの活性化によりセルフリフレ
ッシュモードから通常のスタンバイモードに移行する。
化（高レベル）を受け、システムクロック信号CLKの生
成を開始する（図２（ｌ））。すなわち、高レベルのイ
ネーブル信号ENは、システムクロック信号CLKの供給を
開始するクロック許可信号として作用する。PD制御回路
２２は、システムクロック信号CLKの発振が安定する期
間の経過後、パワーダウン要求信号PDREQを非活性化す
る（図２（ｍ））。SDRAM制御回路２６は、システムク
ロック信号CLKの立ち上がりに同期してパワーダウン要
求信号PDREQの低レベルを受け、クロックイネーブル信
号CKEを活性化する（図２（ｎ））。、SDRAM１２は、ク
ロックイネーブル信号CKEの活性化によりセルフリフレ
ッシュモードから通常のスタンバイモードに移行する。
【００２７】SDRAM制御回路２６は、SDRAM１２がセルフ
リフレッシュモードから解除された後、パワーダウンア
クノリッジ信号PDACKを非活性化する（図２（ｏ））。P
D制御回路２２は、システムクロック信号CLKの立ち上が
りに同期してパワーダウンアクノリッジ信号PDACKの低
レベルを受け、パワーダウン信号PDOWNを非活性化し
（図２（ｐ））、内部ウエイクアップ信号IWK（プロセ
ッサ２４に対する動作許可信号）を活性化する（図２
（ｑ））。ここで、内部ウエイクアップ信号IWKは、プ
ロセッサ２４に対する動作許可信号である。外部の制御
回路は、パワーダウン信号PDOWNの非活性化を受け、メ
モリ制御システムがスリープ状態から解除されたことを
認識する。プロセッサ２４は、システムクロック信号CL
Kの立ち上がりに同期して内部ウエイクアップ信号IWKの
高レベルを受け、スリープモードを解除し、内部パワー
ダウン信号IPDを非活性化する（図２（ｒ））。プロセ
ッサ２４は、内部ウエイクアップ信号IWKの受信後、内
部動作を開始し、SDRAMからシステムプログラムを再び
フェッチする。そして、システムは、再び動作を開始す
る。
リフレッシュモードから解除された後、パワーダウンア
クノリッジ信号PDACKを非活性化する（図２（ｏ））。P
D制御回路２２は、システムクロック信号CLKの立ち上が
りに同期してパワーダウンアクノリッジ信号PDACKの低
レベルを受け、パワーダウン信号PDOWNを非活性化し
（図２（ｐ））、内部ウエイクアップ信号IWK（プロセ
ッサ２４に対する動作許可信号）を活性化する（図２
（ｑ））。ここで、内部ウエイクアップ信号IWKは、プ
ロセッサ２４に対する動作許可信号である。外部の制御
回路は、パワーダウン信号PDOWNの非活性化を受け、メ
モリ制御システムがスリープ状態から解除されたことを
認識する。プロセッサ２４は、システムクロック信号CL
Kの立ち上がりに同期して内部ウエイクアップ信号IWKの
高レベルを受け、スリープモードを解除し、内部パワー
ダウン信号IPDを非活性化する（図２（ｒ））。プロセ
ッサ２４は、内部ウエイクアップ信号IWKの受信後、内
部動作を開始し、SDRAMからシステムプログラムを再び
フェッチする。そして、システムは、再び動作を開始す
る。
【００２８】以上、本実施形態では、PD制御回路２２お
よびSDRAM制御回路２６は、プロセッサ２４からの内部
パワーダウン信号IPDを受けたとき、クロックイネーブ
ル信号CKEを非活性化し、SDRAM１２をセルフリフレッシ
ュモードに移行させた。このため、システムの動作中
に、プロセッサ２４がスリープ命令SLEEPをフェッチす
るだけで、ソフトウエアを介することなく、メモリ制御
システムに接続されたSDRAM１２をセルフリフレッシュ
モードに移行できる。
よびSDRAM制御回路２６は、プロセッサ２４からの内部
パワーダウン信号IPDを受けたとき、クロックイネーブ
ル信号CKEを非活性化し、SDRAM１２をセルフリフレッシ
ュモードに移行させた。このため、システムの動作中
に、プロセッサ２４がスリープ命令SLEEPをフェッチす
るだけで、ソフトウエアを介することなく、メモリ制御
システムに接続されたSDRAM１２をセルフリフレッシュ
モードに移行できる。
【００２９】SDRAM１２をセルフリフレッシュモードに
移行するためにソフトウエアの処理が不要なため、SDRA
M１２を、従来に比べ短時間でセルフリフレッシュモー
ドに移行できる。プロセッサ２４による処理とPD制御回
路２２による処理（セルフリフレッシュモードへの移
行）とを独立して行ったので、システムプログラム中に
SDRAM１２をセルフリフレッシュモードに移行する処理
プログラムを書く必要はない。また、システムプログラ
ムを複数のメモリ領域に格納する必要がないため、ソフ
トウエアの処理が複雑になることが防止できる。この結
果、プログラム開発者の負担を減らすことができる。
移行するためにソフトウエアの処理が不要なため、SDRA
M１２を、従来に比べ短時間でセルフリフレッシュモー
ドに移行できる。プロセッサ２４による処理とPD制御回
路２２による処理（セルフリフレッシュモードへの移
行）とを独立して行ったので、システムプログラム中に
SDRAM１２をセルフリフレッシュモードに移行する処理
プログラムを書く必要はない。また、システムプログラ
ムを複数のメモリ領域に格納する必要がないため、ソフ
トウエアの処理が複雑になることが防止できる。この結
果、プログラム開発者の負担を減らすことができる。
【００３０】PLL回路２０は、SDRAM１２がセルフリフレ
ッシュモードに移行された後にイネーブル信号ENの非活
性化を受け、システムクロック信号CLKの供給を停止し
た。このため、クロック同期式のSDRAM１２が接続され
るメモリ制御システムにおいて、SDRAM１２を確実にセ
ルフリフレッシュモードに移行し、システムをスリープ
モードに移行できる。
ッシュモードに移行された後にイネーブル信号ENの非活
性化を受け、システムクロック信号CLKの供給を停止し
た。このため、クロック同期式のSDRAM１２が接続され
るメモリ制御システムにおいて、SDRAM１２を確実にセ
ルフリフレッシュモードに移行し、システムをスリープ
モードに移行できる。
【００３１】プロセッサ２４は、PD制御回路２２からの
内部ウエイクアップ信号IWKを受けた後、システムプロ
グラムの取り込みを開始した。SDRAM１２がセルフリフ
レッシュモードから解除された後、プロセッサ２４が動
作を開始するため、システムを確実に動作できる。特
に、スリープ命令SLEEPを含むシステムプログラムが、S
DRAM１２に格納されている場合、システムがスリープモ
ードを解除する際に、誤動作を防止できる。
内部ウエイクアップ信号IWKを受けた後、システムプロ
グラムの取り込みを開始した。SDRAM１２がセルフリフ
レッシュモードから解除された後、プロセッサ２４が動
作を開始するため、システムを確実に動作できる。特
に、スリープ命令SLEEPを含むシステムプログラムが、S
DRAM１２に格納されている場合、システムがスリープモ
ードを解除する際に、誤動作を防止できる。
【００３２】PLL回路２０は、SDRAM１２がセルフリフレ
ッシュモードから解除される前にイネーブル信号ENの活
性化を受け、システムクロック信号CLKの供給を開始し
た。このため、クロック同期式のSDRAM１２が接続され
るメモリ制御システムにおいて、SDRAM１２を確実にセ
ルフリフレッシュモードから解除し、システムをスリー
プモードから通常の動作モードに移行できる。
ッシュモードから解除される前にイネーブル信号ENの活
性化を受け、システムクロック信号CLKの供給を開始し
た。このため、クロック同期式のSDRAM１２が接続され
るメモリ制御システムにおいて、SDRAM１２を確実にセ
ルフリフレッシュモードから解除し、システムをスリー
プモードから通常の動作モードに移行できる。
【００３３】なお、上述した実施形態では、プロセッサ
２４は、内部パワーダウン信号IPDを、スリープモード
に移行するとき高レベルにし、スリープモードの期間高
レベルを保持し、スリープモードから解除するとき低レ
ベルにした例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、プロセッサ２４
は、パルスの内部パワーダウン信号IPDを出力しても良
い。このとき、PD制御回路２２は、偶数回目の内部パワ
ーダウン信号IPDのパルスをスリープモードへの移行と
認識し、奇数回目の内部パワーダウン信号IPDのパルス
をスリープモードからの解除と認識すればよい。パワー
ダウン要求信号PDREQ、パワーダウンアクノリッジ信号P
DACKについても同様にパルス出力してもよい。
２４は、内部パワーダウン信号IPDを、スリープモード
に移行するとき高レベルにし、スリープモードの期間高
レベルを保持し、スリープモードから解除するとき低レ
ベルにした例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、プロセッサ２４
は、パルスの内部パワーダウン信号IPDを出力しても良
い。このとき、PD制御回路２２は、偶数回目の内部パワ
ーダウン信号IPDのパルスをスリープモードへの移行と
認識し、奇数回目の内部パワーダウン信号IPDのパルス
をスリープモードからの解除と認識すればよい。パワー
ダウン要求信号PDREQ、パワーダウンアクノリッジ信号P
DACKについても同様にパルス出力してもよい。
【００３４】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３５】
【発明の効果】請求項１のメモリ制御システムでは、シ
ステムの動作中に、プロセッサがスリープ命令を取り込
むだけで、メモリ制御システムに接続された揮発性半導
体メモリをセルフリフレッシュモードに移行できる。シ
ステムプログラム中に揮発性半導体メモリをセルフリフ
レッシュモードに移行する処理プログラムを書く必要は
ないため、ソフトウエアの処理が複雑になることが防止
できる。この結果、プログラム開発者の負担を減らすこ
とができる。揮発性半導体メモリをセルフリフレッシュ
モードに移行するための特別な半導体メモリが不要にな
るため、メモリ部品点数の削減が可能になる。
ステムの動作中に、プロセッサがスリープ命令を取り込
むだけで、メモリ制御システムに接続された揮発性半導
体メモリをセルフリフレッシュモードに移行できる。シ
ステムプログラム中に揮発性半導体メモリをセルフリフ
レッシュモードに移行する処理プログラムを書く必要は
ないため、ソフトウエアの処理が複雑になることが防止
できる。この結果、プログラム開発者の負担を減らすこ
とができる。揮発性半導体メモリをセルフリフレッシュ
モードに移行するための特別な半導体メモリが不要にな
るため、メモリ部品点数の削減が可能になる。
【００３６】請求項２のメモリ制御システムでは、プロ
セッサがスリープ命令を取り込んだ後すぐにスリープ状
態になっても、揮発性半導体メモリを確実にセルフリフ
レッシュモードに移行できる。プロセッサによる処理と
パワーダウン制御回路による処理とを独立して行えるた
め、スリープ命令を含むシステムプログラムを、揮発性
半導体メモリに格納した場合にも、システムを確実に動
作できる。この結果、プログラムを１つのメモリ領域に
まとめて格納でき、メモリ部品点数の削減とともに、ソ
フトウエアの処理が複雑になることが防止できる。
セッサがスリープ命令を取り込んだ後すぐにスリープ状
態になっても、揮発性半導体メモリを確実にセルフリフ
レッシュモードに移行できる。プロセッサによる処理と
パワーダウン制御回路による処理とを独立して行えるた
め、スリープ命令を含むシステムプログラムを、揮発性
半導体メモリに格納した場合にも、システムを確実に動
作できる。この結果、プログラムを１つのメモリ領域に
まとめて格納でき、メモリ部品点数の削減とともに、ソ
フトウエアの処理が複雑になることが防止できる。
【００３７】請求項３および請求項６のメモリ制御シス
テムでは、クロック同期式の揮発性半導体メモリが接続
されるメモリ制御システムにおいて、揮発性半導体メモ
リがセルフリフレッシュモードに移行した後、揮発性半
導体メモリに供給されるシステムクロック信号を停止す
ることで、揮発性半導体メモリを確実にセルフリフレッ
シュモードに移行し、システムをスリープモードに移行
できる。
テムでは、クロック同期式の揮発性半導体メモリが接続
されるメモリ制御システムにおいて、揮発性半導体メモ
リがセルフリフレッシュモードに移行した後、揮発性半
導体メモリに供給されるシステムクロック信号を停止す
ることで、揮発性半導体メモリを確実にセルフリフレッ
シュモードに移行し、システムをスリープモードに移行
できる。
【００３８】請求項４のメモリ制御システムでは、揮発
性半導体メモリがセルフリフレッシュモードから解除さ
れた後、プロセッサが動作を開始するため、システムを
確実に動作できる。特に、スリープ命令を含むシステム
プログラムが、揮発性半導体メモリに格納されている場
合、システムがスリープモードから解除する際に、誤動
作を防止できる。
性半導体メモリがセルフリフレッシュモードから解除さ
れた後、プロセッサが動作を開始するため、システムを
確実に動作できる。特に、スリープ命令を含むシステム
プログラムが、揮発性半導体メモリに格納されている場
合、システムがスリープモードから解除する際に、誤動
作を防止できる。
【００３９】請求項５および請求項６のメモリ制御シス
テムでは、クロック同期式の揮発性半導体メモリが接続
されるメモリ制御システムにおいて、システムクロック
信号が揮発性半導体メモリに供給された後に、揮発性半
導体メモリをセルフリフレッシュモードから解除でき
る。この結果、揮発性半導体メモリを確実にセルフリフ
レッシュモードから解除し、システムをスリープモード
から通常の動作モードに移行できる。
テムでは、クロック同期式の揮発性半導体メモリが接続
されるメモリ制御システムにおいて、システムクロック
信号が揮発性半導体メモリに供給された後に、揮発性半
導体メモリをセルフリフレッシュモードから解除でき
る。この結果、揮発性半導体メモリを確実にセルフリフ
レッシュモードから解除し、システムをスリープモード
から通常の動作モードに移行できる。
【００４０】請求項７のメモリ制御システムでは、メモ
リ制御回路とメイン制御回路とを連係して動作させるこ
とで、より容易にメモリ制御システムに接続された揮発
性半導体メモリをセルフリフレッシュモードに移行でき
る。
リ制御回路とメイン制御回路とを連係して動作させるこ
とで、より容易にメモリ制御システムに接続された揮発
性半導体メモリをセルフリフレッシュモードに移行でき
る。
【図１】本発明のメモリ制御システムの一実施形態を示
すブロック図である。
すブロック図である。
【図２】図１のメモリ制御システムの動作を示すタイミ
ング図である。
ング図である。
１０ シングルチップマイクロコンピュータ（MCU） １２ SDRAM １４ ROM １６ RAM １８ I/O ２０ PLL回路 ２２ PD制御回路（メイン制御回路） ２４ プロセッサ ２６ SDRAM制御回路 ２８ 汎用バス制御回路 ADDR アドレス信号 CKE クロックイネーブル信号 CLK システムクロック信号 CLKIN クロック信号 CNT 制御信号 DATA データ信号 EN イネーブル信号 IPD 内部パワーダウン信号 IWK 内部ウエイクアップ信号 PDACK パワーダウンアクノリッジ信号 PDOWN パワーダウン信号 PDREQ パワーダウン要求信号 SCLK クロック信号 WKUP ウエイクアップ信号
Claims (7)
- 【請求項１】 システムバスを介してプログラムを取り
込むことで動作し、スリープ命令を取り込んだときに、
自身の動作を停止するとともに内部パワーダウン信号を
出力するプロセッサと、 前記内部パワーダウン信号を受けたときに、前記システ
ムバスに接続された揮発性半導体メモリをセルフリフレ
ッシュモードに移行させるための制御信号を出力するパ
ワーダウン制御回路とを備えていることを特徴とするメ
モリ制御システム。 - 【請求項２】 請求項１記載のメモリ制御システムにお
いて、 前記スリープ命令を含む前記プログラムは、前記揮発性
半導体メモリに格納されていることを特徴とするメモリ
制御システム。 - 【請求項３】 請求項１記載のメモリ制御システムにお
いて、 前記パワーダウン制御回路から出力されるクロック禁止
信号を受け、システムクロック信号の供給を停止するク
ロック制御回路を備え、 前記パワーダウン制御回路は、前記揮発性半導体メモリ
が前記セルフリフレッシュモードに移行した後に前記ク
ロック禁止信号を出力することを特徴とするメモリ制御
システム。 - 【請求項４】 請求項１記載のメモリ制御システムにお
いて、 前記パワーダウン制御回路は、スリープ解除要求を受け
て前記揮発性半導体メモリを前記セルフリフレッシュモ
ードから解除した後、前記プロセッサに動作許可信号を
出力し、 前記プロセッサは、前記動作許可信号を受けた後、前記
プログラムの取り込みを開始することを特徴とするメモ
リ制御システム。 - 【請求項５】 請求項４記載のメモリ制御システムにお
いて、 前記パワーダウン制御回路から出力されるクロック許可
信号を受け、システムクロック信号の供給を開始するク
ロック制御回路を備え、 前記パワーダウン制御回路は、前記クロック許可信号を
出力した後、前記揮発性半導体メモリを前記セルフリフ
レッシュモードから解除することを特徴とするメモリ制
御システム。 - 【請求項６】 請求項２または請求項５記載のメモリ制
御システムにおいて、 前記クロック制御回路は、外部クロック信号と同じ位相
の前記システムクロック信号を生成する位相同期ループ
回路であることを特徴とするメモリ制御システム。 - 【請求項７】 請求項１記載のメモリ制御システムにお
いて、 前記パワーダウン制御回路は、前記揮発性半導体メモリ
を直接制御するメモリ制御回路と、該メモリ制御回路を
制御するメイン制御回路とを備え、 前記メイン制御回路は、前記内部パワーダウン信号に応
答して前記メモリ制御回路にパワーダウン要求信号を出
力し、 前記メモリ制御回路は、前記パワーダウン要求信号に応
答して前記制御信号を出力するとともに、前記揮発性半
導体メモリが前記セルフリフレッシュモードに移行した
ことに応答して前記メイン制御回路にパワーダウンアク
ノリッジ信号を出力することを特徴とするメモリ制御シ
ステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001164723A JP2002358231A (ja) | 2001-05-31 | 2001-05-31 | メモリ制御システム |
| US10/036,539 US6874095B2 (en) | 2001-05-31 | 2002-01-07 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001164723A JP2002358231A (ja) | 2001-05-31 | 2001-05-31 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002358231A true JP2002358231A (ja) | 2002-12-13 |
Family
ID=19007506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001164723A Withdrawn JP2002358231A (ja) | 2001-05-31 | 2001-05-31 | メモリ制御システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6874095B2 (ja) |
| JP (1) | JP2002358231A (ja) |
Cited By (6)
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