JP4934118B2 - 半導体記憶装置 - Google Patents
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Description
KAZUHIRO SAWADA et al., IEEE J0URNAL 0F SOLID‐STATE CIRCUITS, VOL. 23, N0, 1, FEBRUARY 1998, p12‐19
なお、この発明の以上に説明した構成要素は、可能な限り組み合わせることができる。
データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置において、行列状に配置される複数のメモリセルを含むメモリセルアレイに対して、動作状態では、データの書き込みと読み出しが行われる。メモリセルはDRAMにおけるメモリセルと同じものであり、メモリセルに対してリフレッシュ動作が必要である。半導体装置の内部では、リフレッシュ信号を発生するための周期を表すクロックサイクルが発生されていて、このクロックサイクルにより内部リフレッシュサイクル時間が規定される。メモリセル内のデータは、内部リフレッシュサイクル時間内に1回リフレッシュ動作を行うことにより保持される。この半導体記憶装置は、外部からの入力信号に依存せずリフレッシュ動作を行う。
図2は、発明の実施の形態1における外部リフレッシュ制御が不要な半導体記憶装置(DRAM)の全体構成を示す。この半導体記憶装置において、メモリセルアレイ26は、行列状に配置された複数のDRAMセルからなる。外部ピン10〜16として、SRAMと同じ制御ピンを備える。DRAMには、制御信号であるチップイネーブル信号/CEとアウトプットイネーブル信号/OEとライトイネーブル信号/WEと制御信号/LB、/UBとを受ける入力端子群10と、下位データ信号DQ0−DQ7が入出力される端子群11と、上位データ信号DQ8−DQ15が入出力される端子群12と、列アドレス信号A0−Am(mは1以上の自然数である)が入力される端子群15と、アドレス信号Am+1−An(nは1以上の自然数である)が入力される端子群16と、電源電圧VCCが与えられる電源端子13と、接地電圧GNDが与えられる接地端子14が設けられる。アドレスは、通常のDRAMとちがい、時分割方式ではない。リフレッシュ動作は、読出動作または書込動作の実施の後で実施する。さらに、外部からの制御なしにリフレッシュ動作を制御するリフレッシュ制御回路40を備え、リフレッシュ制御回路40の出力するリフレッシュ活性化信号/REFEを基にしてリフレッシュ動作を実施する。これにより、外部からのリフレッシュ制御は不要となる。
実施の形態1では、外部の/OEまたは/WEのトリガでメモリセルアレイ26のロウ系が制御される半導体記憶装置において、ロングサイクル内の/OEまたは/WEが"H"の期間に、または、ロングサイクルの終了後に、バーストリフレッシュを実施する。この動作は、半導体記憶装置内のロウ系が非活性である時にバーストリフレッシュ動作を実施することと等価であり、/OEまたは/WEのトリガの代わりに、半導体記憶装置内部が非活性時を示す信号であってもいっこうにかまわない。実施の形態2では、アドレスの変化に応じてメモリセルアレイ26のロウ系が制御されるアドレストリガ方式の構成の半導体記憶装置において、ロングサイクルでのバーストリフレッシュを実現する。
アドレストリガ方式の構成のDRAMに対する実施の形態2では、外部の/OEまたは/WEが"H"となるときにロングサイクルであれば、バーストリフレッシュを行う。ここで、/OEまたは/WEの"H"の期間はロングサイクル期間にスキップしたリフレッシュ回数だけバーストリフレッシュを実施しなければならず、ある程度の時間が必要となる。ロングサイクルが永遠に続く場合は、バーストリフレッシュをロングサイクルごとに実施しなければならない。しかし、突発的なロングサイクルならば、バーストリフレッシュを実施しなくてもデータ破壊は起こらない。
/OEが"H"となると、ロングサイクルであれば、バーストリフレッシュを実施するが、逆に/OEの"H"の期間の外部タイミングの制限が必要となる。そこで、実施の形態4では、図16のタイミングチャートに示すように、/OEが"L"の状態でバーストリフレッシュが必要と認識すると(バーストリフレッシュセット信号/B_RefSETが活性化されると)、/OEとは無関係に次サイクルのアドレス変化を基に、ロウ系がリセットされると(int/RASが立ち上がると)、これを基にしてバーストリフレッシュ活性信号/B_RefEを活性化して、バーストリフレッシュを開始する。バーストリフレッシュにおいて、ロングサイクルによってスキップした回数分リフレッシュ動作が完了したら、int/RASを立ち上げて、次サイクルに対するロウ系を活性化する。バーストリフレッシュに入るタイミングをアドレスの変化に同期することにより、ロングサイクル後の/OE="H"の期間という制限が不要になり、外部タイミングの自由度があがる。なお、この制御は、メモリセルアレイ26のロウ系が外部の/OEまたは/WEのトリガで制御される半導体記憶装置においても、アドレスの変化に応じて制御されるアドレストリガ方式の構成の半導体記憶装置においても、適用できる。
実施の形態4では、アドレス変化が長い期間変化しない状態が続いてロングサイクルと認識した後、内部ロウ系の非活性化よりバーストリフレッシュを実施していた。しかし、こうするとバーストリフレッシュが次サイクルより実施されるため、次サイクルのアクセス遅延が生じてしまう。これを解決するため、実施の形態5では、ロングサイクルと認識すると、アドレス変化を待たずに、これを基にして、自動的にロウ系を非活性化し、リフレッシュ期間信号Refwinを活性化する。この場合、通常のリフレッシュサイクルの周期trefで問題がない。従って、リフレッシュ期間信号Refwinが活性化されるため、Refcycに同期して通常のリフレッシュ動作が実施される(図17参照)。通常のリフレッシュ動作をスキップした分まとめてリフレッシュ動作を実施し、その回数分のリフレッシュ動作が終了すると、これを基にロウ系を再び活性化する。この制御により、ロングサイクル時に、/OEの立ち上がりに同期せずにリフレッシュ動作を実施するので、ロングサイクル後の/OE="H"の期間の制限が不要になり、外部タイミングの自由度があがる。
Claims (6)
- データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備え、
前記リフレッシュ制御回路は、
第1リフレッシュサイクルを発生する第1リフレッシュサイクル発生回路と、
第1リフレッシュサイクル時間より短い周期の第2リフレッシュサイクルを発生する第2リフレッシュサイクル発生回路と、
第1リフレッシュサイクル発生回路により第1リフレッシュサイクルを発生された後でリフレッシュ動作が可能になるとリフレッシュ動作を実行し、かつ、アドレスが変化しない状態が続き、第1リフレッシュサイクル発生回路により発生される第1リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になり内部ロウ系動作を終了した後に、第1リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて、第2リフレッシュサイクル発生回路により発生される第2リフレッシュサイクルを基にして連続的にリフレッシュ動作を実施するリフレッシュ実行回路とを備えることを特徴とする半導体記憶装置。 - 前記リフレッシュ実行回路は、さらに、第1リフレッシュサイクル時間より長い期間リフレッシュ動作をしていないことを検知する検知回路を備えることを特徴とする請求項1に記載された半導体記憶装置。
- 前記検知回路が、リフレッシュ動作が要求されている状態で第1リフレッシュサイクルをカウントするカウンタを備え、カウンタが内部リフレッシュサイクル時間以上第1リフレッシュサイクルをカウントした場合、前記長い期間であると検知することを特徴とする請求項1に記載された半導体記憶装置。
- 前記リフレッシュ実行回路は、アドレスが変化しない状態が続き、第1リフレッシュサイクル発生回路により発生される第1リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号非活性状態になると、第1リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第2リフレッシュサイクルを基にしてリフレッシュ動作を実施し、その回数分終了するとこれを基にロウ系を再活性することを特徴とする請求項1に記載された半導体記憶装置。
- 前記リフレッシュ実行回路は、第2リフレッシュサイクルを基にしてまとめて実施する前記リフレッシュ動作を、外部のアウトプットイネーブル信号またはライトイネーブル信号が、不活性化の後に所定期間より速く活性化された場合に実施しないことを特徴とする請求項1に記載された半導体記憶装置。
- データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス信号変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備え、
前記リフレッシュ制御回路は、
第1リフレッシュサイクルを発生する第1リフレッシュサイクル発生回路と、
第1リフレッシュサイクル時間より短い周期の第2リフレッシュサイクルを発生する第2リフレッシュサイクル発生回路と、
前記第1リフレッシュサイクルと前記第2リフレッシュサイクルのいづれに基づきリフレッシュを実行するかを切り換える切換回路、および、前記第1リフレッシュサイクルより長い期間リフレッシュ動作が実行されていないことを検知する検知回路を含み、前記切換回路の出力に応じて前記複数のメモリセルのリフレッシュを実行するリフレッシュ実行回路とを備え、
前記リフレッシュ実行回路は、前記検知回路が、第1リフレッシュサイクル発生回路により発生される前記第1リフレッシュサイクル時間より長い期間リフレッシュ動作が実行されていないことを検知した場合に、外部のアウトプットイネーブル信号またはライトイネーブル信号の非活性に応答して内部ロウ系動作を終了するととともに、前記切換回路を切り替えて、第1リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第2リフレッシュサイクルを基にしてリフレッシュ動作を実施することを特徴とする半導体記憶装置。
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