JP2008287887A

JP2008287887A - 半導体記憶装置

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Publication number: JP2008287887A
Application number: JP2008228435A
Authority: JP
Inventors: Masaki Tsukide; 正樹築出
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-09-05
Filing date: 2008-09-05
Publication date: 2008-11-27
Anticipated expiration: 2022-03-29
Also published as: JP4934118B2

Abstract

【課題】行列状に配置される複数のメモリセルを含むメモリセルアレイを備える半導体記憶装置において、リフレッシュ動作の安定性を確保する。
【解決手段】リフレッシュ制御回路において、リフレッシュ実行回路は、第１リフレッシュサイクルを発生された後でリフレッシュ動作が可能になるとリフレッシュ動作を実行する。また、アドレスが変化しない状態が続き、第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になり内部ロウ系動作を終了した後に、その長い期間内またはその長い期間の終了時に、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて、第２リフレッシュサイクルを基にして連続的にリフレッシュ動作を実施する。
【選択図】図３

Description

この発明は、半導体記憶装置に関し、さらに詳しくは、外部からの入力信号に依存せずリフレッシュ動作を行うことが可能な半導体記憶装置に関する。

携帯電話などの携帯端末においては、外部クロックの供給の必要のない非同期の汎用スタティック型半導体記憶装置(以下、ＳＲＡＭと称する)が広く採用されている。ＳＲＡＭはリフレッシュ動作が不要であることから、リフレッシュ動作中のメモリヘのアクセスをリフレッシュサイクルが終了するまで待つ制御などの複雑な制御が不要である。よってＳＲＡＭを用いれば、システム構成の簡略化が可能であり、ＳＲＡＭは携帯端末での使用に適していた。

しかし、近年では携帯端末の機能が大幅に向上してきており、携帯端末でも大容量のメモリ機能が必要になってきている。ＳＲＡＭのメモリセルサイズはダイナミック型半導体記憶装置(以下、ＤＲＡＭと称する)のメモリセルサイズと比較して１０倍程度あることから、ＳＲＡＭでは、大容量メモリになるとチップの価格が大幅に上昇し、その結果、携帯端末の価格が上昇してしまう。したがってメモリの単位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に使用する考えが生まれてきた。

ＤＲＡＭは、データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有し、リフレッシュ動作により記憶状態を維持する必要がある。したがって、ＤＲＡＭでは、リフレッシュ動作を行うための複雑なメモリ制御が必要である。よって、今までＳＲＡＭをメモリとしてシステムを設計してきた携帯端末メーカにとって、ＤＲＡＭをＳＲＡＭの代替メモリとして採用することは容易ではない。

このため、メモリ自体はＤＲＡＭだが外部的にはＳＲＡＭとして動作する新しい半導体記憶装置の開発が各半導体メーカで盛んに行われ始めた。この新しい半導体記憶装置に関しては、KAZUHIRO SAWADA et al., IEEE J0URNAL 0F SOLID‐STATE CIRCUITS, VOL. 23, N0, 1, FEBRUARY 1998, p12‐19にて報告されている。

この新しい半導体記憶装置は、内部のメモリセルはＤＲＡＭにおけるメモリセルと同じものを使用する。一方、この半導体記憶装置に入力される制御信号、アドレス信号などの外部インターフェースはＳＲＡＭとほぼ同じである。また、この半導体記憶装置のリフレッシュ動作は、従来のＤＲＡＭのリフレッシュ動作またはセルフリフレッシュ動作のように外部からの信号により制御されるものではなく、半導体記憶装置内部のリフレッシュ回路から周期的に出力されるリフレッシュ活性化信号に基づき行われる。以上に説明した新しい半導体記憶装置は、外部からの入力信号に依存せずリフレッシュ動作を行うことが可能であり、その機能に基づき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する。（「ヒドゥン」は、外部から隠されたとの意味である。）リフレッシュ回路は、リング発振器であるタイマ回路を含み、タイマ回路により周期的に出力されるサイクル信号に応答してリフレッシュ活性化信号を出力する。タイマ回路は常時サイクル信号を出力するため、この新しいＤＲＡＭは、読出動作または書込動作を実行可能な動作状態のときも、スタンバイ状態のときも周期的にリフレッシュ動作を実行する。この完全ヒドゥンリフレッシュ機能付ＤＲＡＭの開発により、携帯端末の高機能化への対応が可能となっている。

しかし、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でもスタンバイ状態でもリフレッシュ動作が実施されることから、リフレッシュ活性化信号と書込または読出動作の要求信号とが同じタイミングで活性化された場合、誤動作を引き起こす。これについて以下に説明する。

図１９は、完全ヒドゥンリフレッシュ機能付ＤＲＡＭで誤動作が起こる場合のタイミングチャートである。チップイネーブル信号/CEは、外部から入力される制御信号である。（以下の説明では、記号の前に付した記号／は負論理信号を表す。）チップイネーブル信号/CEが活性状態の場合は、ＤＲＡＭが動作状態となり、チップイネーブル信号/CEが非活性状態の場合は、ＤＲＡＭはスタンバイ状態となる。図１９に示したタイミングチャートにおいて、時刻t4まではチップイネーブル信号/CEは非活性状態(Ｈレベル)であることから、ＤＲＡＭはスタンバイ状態となっている。スタンバイ状態において、時刻t1、t3ではリフレッシュサイクル信号/Refcycの活性化に応答してリフレッシュ活性化信号/REFEが活性化され、リフレッシュ動作が行われる。一方、リフレッシュサイクル信号/Refcycが非活性状態である時刻t2では、リフレッシュ活性化信号/REFEが非活性状態のため、リフレッシュ動作を実施しない。続いて、時刻t4でチップイネーブル信号/CEが活性状態(Ｌレベル)となった時、ＤＲＡＭは動作状態となる。よって、時刻t5のように、リフレッシュ活性化信号/REFEが活性化されたときに、外部から書込または読出動作を要求する信号が入力される場合が生じる。このような場合に、ＤＲＡＭは誤動作を行う。

このような誤動作の発生を防止するため、従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭはアービトレーション回路を設置している。アービトレーション回路は、同期信号であるリフレッシュ活性化信号/REFEと外部から入力される書込または読出動作の要求信号とを比較し、その動作順序を調整する回路である。具体的には、リフレッシュ活性化信号/REFEと書込または読出動作の要求信号とが同じタイミングで活性化された場合、アービトレーション回路はより速く活性化した信号の動作を先に実行させ、その後、他方の信号の動作を実行させるように調整する。これによりリフレッシュ活性化信号/REFEと書込または読出動作の要求信号とが同じタイミングで活性化された場合でも、ＤＲＡＭの誤動作をある程度防止できる。

しかし、アービトレーション回路がリフレッシュ動作後に書込または読出動作を実施するように調整した場合、アクセス速度が大幅に遅れる確率が高くなる。また、リフレッシュ活性化信号/REFEと書込または読出動作の要求信号とが全く同じタイミングで活性化された場合は、アービトレーション回路で調整できなくなる。

以上の問題点により、従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の安定性を確保することが困難である。
KAZUHIRO SAWADA et al., IEEE J0URNAL 0F SOLID‐STATE CIRCUITS, VOL. 23, N0, 1, FEBRUARY 1998, p12‐19

この発明の目的は、データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置において、リフレッシュ動作の安定性を確保することである。

本発明に係る第１の半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備える。リフレッシュ制御回路は、第１リフレッシュサイクルを発生する第１リフレッシュサイクル発生回路と、第１リフレッシュサイクル時間より短い周期の第２リフレッシュサイクルを発生する第２リフレッシュサイクル発生回路と、第１リフレッシュサイクル発生回路により第１リフレッシュサイクルを発生された後でリフレッシュ動作が可能になるとリフレッシュ動作を実行し、かつ、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になり内部ロウ系動作を終了した後に、その長い期間内またはその長い期間の終了時に、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて、第２リフレッシュサイクル発生回路により発生される第２リフレッシュサイクルを基にして連続的にリフレッシュ動作を実施するリフレッシュ実行回路とを備える。

前記第１の半導体記憶装置において、好ましくは、前記リフレッシュ実行回路は、さらに、第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていないことを検知する検知回路を備える。好ましくは、前記検知回路は、リフレッシュ動作が要求されている状態で第１リフレッシュサイクルをカウントするカウンタを備え、カウンタが所定回数以上第１リフレッシュサイクルをカウントした場合、前記長い期間であると検知する。

前記第１の半導体記憶装置において、たとえば、前記リフレッシュ実行回路は、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号非活性状態になると、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施し、その回数分終了するとこれを基にロウ系を再活性する。

前記第１の半導体記憶装置において、好ましくは、前記リフレッシュ実行回路は、第２リフレッシュサイクルを基にしてまとめて実施する前記リフレッシュ動作を、外部のアウトプットイネーブル信号またはライトイネーブル信号の不活性化の後にて活性化するとともに、外部のアウトプットイネーブル信号またはライトイネーブル信号が、不活性化の後に所定期間より速く活性化された場合に実施しない。

本発明に係る第２の半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス信号変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置において、行列状に配置される複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備える。前記リフレッシュ制御回路は、第１リフレッシュサイクルを発生する第１リフレッシュサイクル発生回路と、第１リフレッシュサイクル時間より短い周期の第２リフレッシュサイクルを発生する第２リフレッシュサイクル発生回路と、前記第１リフレッシュサイクルと前記第２リフレッシュサイクルのいづれに基づきリフレッシュを実行するかを切り換える切換回路、および、前記第１リフレッシュサイクルより長い期間リフレッシュ動作が実行されていないことを検知する検知回路を含み、前記切換回路の出力に応じて前記複数のメモリセルのリフレッシュを実行するリフレッシュ実行回路とを備える。前記リフレッシュ実行回路は、前記検知回路が、第１リフレッシュサイクル発生回路により発生される前記第１リフレッシュサイクル時間より長い期間リフレッシュ動作が実行されていないことを検知した場合に、外部のアウトプットイネーブル信号またはライトイネーブル信号の非活性に応答して内部ロウ系動作を終了するととともに、前記切換回路を切り替えて、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施する。
なお、この発明の以上に説明した構成要素は、可能な限り組み合わせることができる。

アドレストリガ型の半導体記憶装置において、たとえば、リフレッシュ実行回路は、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になり、内部ロウ系動作を終了した後に、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてバーストリフレッシュを実施する。これにより、外部のアドレス変化を受けて内部ロウ系動作が開始される。これにより半導体記憶装置において、バーストリフレッシュが実行できる。

前記半導体記憶装置において、好ましくは、リフレッシュ実行回路は、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクルより長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になると、内部ロウ系動作を停止させる。これにより、バーストリフレッシュを早く実行できる。

前記半導体記憶装置において、好ましくは、リフレッシュ実行回路は、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクルより長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になると、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施し、その回数分終了するとこれを基にロウ系動作を再活性する。これにより、次サイクルの高速アクセスを実現できる。

前記半導体記憶装置において、たとえば、リフレッシュ実行回路は、アドレスが長い期間変化しない状態が続いた場合、その状態が認識された後に、次サイクルのアドレス変化を基にして、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施する。これにより、長い期間の後の/OE＝"Ｈ"の期間という制限がなくなり、外部タイミングの自由度が上がる。

前記半導体記憶装置において、好ましくは、前記リフレッシュ実行回路は、第２リフレッシュサイクルを基にしてまとめて実施する前記リフレッシュ動作を、外部のアウトプットイネーブル信号またはライトイネーブル信号が、不活性化の後に所定期間より速く活性化された場合に実施しない。これにより、突発的なロングサイクルではバーストリフレッシュを行わないので、大きなアクセス遅延が発生するという問題を回避できる。

以下、添付の図面を参照して本発明の実施の形態を説明する。なお、図面において、同じ参照記号は同一または同等のものを示す。
データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置において、行列状に配置される複数のメモリセルを含むメモリセルアレイに対して、動作状態では、データの書き込みと読み出しが行われる。メモリセルはＤＲＡＭにおけるメモリセルと同じものであり、メモリセルに対してリフレッシュ動作が必要である。半導体装置の内部では、リフレッシュ信号を発生するための周期を表すクロックサイクルが発生されていて、このクロックサイクルにより内部リフレッシュサイクル時間が規定される。メモリセル内のデータは、内部リフレッシュサイクル時間内に１回リフレッシュ動作を行うことにより保持される。この半導体記憶装置は、外部からの入力信号に依存せずリフレッシュ動作を行う。

外部からの入力信号に依存せずリフレッシュ動作を行うことが可能な半導体記憶装置において、リフレッシュ動作の安定性を確保するため、本発明者は、すでに、半導体記憶装置の状態に応じて、リフレッシュ動作を実行することを提案している。半導体記憶装置の状態とは、スタンバイ状態のときのほか、読出動作または書込動作を終了した後などである。しかし、この半導体記憶装置には、内部リフレッシュサイクル時間（たとえば数１０μsec）を越えた長い期間（ロングサイクル）で記憶装置を動作させることができないという問題がある。図１は、読出動作または書込動作の実施の後でリフレッシュ動作を実施する半導体記憶装置の場合に、チップがイネーブルであるときに（/CE＝"Ｌ"）、ロングサイクルでリフレッシュ動作が行われない状況の１例を示す。この例では、読出または書込状態が、内部リフレッシュサイクル時間trefより長い期間において続いていて、その間、リフレッシュ動作が行われない。その後、リフレッシュ期間信号Refwin＝"Ｈ"の立ち上がりでリフレッシュ動作が行われるが、読出動作または書込動作が長い間実施されていないため、データが破壊されてしまう。同様に、アドレスの変化に応じてメモリセルアレイ２６のロウ（Row）系を制御するアドレストリガ方式の構成の半導体記憶装置でも、/CE＝"Ｌ"の時にアドレスが長い間変化しないと、リフレッシュ動作を活性化する起点が存在しないためデータが破壊されてしまう。したがって、外部仕様として、/CE＝"Ｈ"の期間には制限が存在しないが、/CE＝"Ｌ"の期間中には内部リフレッシュサイクル時間内に必ず読出動作または書込動作、または、アドレス変化を実施するという制限が必要となる。

そこで、本発明では、外部からの入力信号に依存せずリフレッシュ動作を行うことが可能な半導体記憶装置において、内部リフレッシュサイクル時間より長いロングサイクルでもデータを破壊することなく動作を可能にする。リフレッシュ制御回路は、通常の（第１）リフレッシュサイクルを発生する回路と、それより速い周期の（第２）リフレッシュサイクルを発生する回路を備える。ロングサイクルでない場合(高速アクセスが必要な場合)は第１リフレッシュサイクルを基にしてリフレッシュ動作を実行する。一方、リフレッシュ制御回路は、内部リフレッシュサイクル時間を越えたロングサイクルがきた場合、必要期間（ロングサイクル内または終了時）において自動的に、第２リフレッシュサイクルを基にして、内部リフレッシュサイクルがスキップされた回数だけまとめて、リフレッシュ動作を連続的に実行する。（以下では、これをバーストリフレッシュという。）このように、半導体記憶装置は、外部信号に依存せずにリフレッシュ動作を制御できる。したがって、外部仕様の制限を設けなくてもよい。なお、ロングサイクルの認識は、以下に説明する実施の形態では自動的に行うが、半導体記憶装置の外部でロングサイクルを認識して、その結果を半導体装置に知らせてもよい。この場合、半導体記憶装置は、それに対応してリフレッシュ制御を実行する。

実施の形態１．
図２は、発明の実施の形態１における外部リフレッシュ制御が不要な半導体記憶装置（ＤＲＡＭ）の全体構成を示す。この半導体記憶装置において、メモリセルアレイ２６は、行列状に配置された複数のＤＲＡＭセルからなる。外部ピン１０〜１６として、ＳＲＡＭと同じ制御ピンを備える。ＤＲＡＭには、制御信号であるチップイネーブル信号/CEとアウトプットイネーブル信号/OEとライトイネーブル信号/WEと制御信号/LB、/UBとを受ける入力端子群１０と、下位データ信号ＤＱ_０−ＤＱ_７が入出力される端子群１１と、上位データ信号ＤＱ_８−ＤＱ_１５が入出力される端子群１２と、列アドレス信号Ａ_０−Ａ_ｍ(ｍは１以上の自然数である)が入力される端子群１５と、アドレス信号Ａ_ｍ＋1−Ａ_ｎ(ｎは1以上の自然数である)が入力される端子群１６と、電源電圧Ｖ_ＣＣが与えられる電源端子１３と、接地電圧GNDが与えられる接地端子１４が設けられる。アドレスは、通常のＤＲＡＭとちがい、時分割方式ではない。リフレッシュ動作は、読出動作または書込動作の実施の後で実施する。さらに、外部からの制御なしにリフレッシュ動作を制御するリフレッシュ制御回路４０を備え、リフレッシュ制御回路４０の出力するリフレッシュ活性化信号/REFEを基にしてリフレッシュ動作を実施する。これにより、外部からのリフレッシュ制御は不要となる。

ＤＲＡＭにおいて、制御回路２０は、端子群１１から入力される制御信号に応答して、書込動作モードや読出動作モードといったＤＲＡＭの所定の動作モードに相当する制御クロックを各ブロックに対して出力する。制御信号について説明すると、チップイネーブル信号/CEは、ＤＲＡＭを動作状態とする信号である。アウトプットイネーブル信号/OEは、ＤＲＡＭを読出動作モードに設定するとともに出力バッファを活性化させる信号である。ライトイネーブル信号/WEは、ＤＲＡＭを書込動作モードに設定する信号である。制御信号/LBは、下位ビット側のデータ端子群１１からデータの入出力を行うことを選択する信号であり、制御信号/UBは、上位ビット側のデータ端子群１２からデータの入出力を行うことを選択する信号である。なお、制御回路２０の構成は、リフレッシュ制御以外は従来のＤＲＡＭと同様である。

列（コラム）アドレスバッファ２１は、制御回路２０の出力に応じてアドレス信号Ａ_０−Ａ_ｍを受けて内部に伝達する。行（ロウ）アドレスバッファ２２は、制御回路２０の出力に応じてアドレス信号Ａ_ｍ＋１−Ａ_ｎを受けて内部に伝達する。列デコーダ２３は、列アドレスバッファ２１が出力する内部アドレス信号を制御回路２０の出力に応じて受け、列アドレスの指定を行う。行デコーダ２４は、行アドレスバッファ２２が出力する内部アドレス信号を制御回路２０の出力に応じて受け、行アドレスの指定を行う。メモリセルアレイ２６は、行列状に配置される複数のメモリセルからなる。センスアンプと入出力制御回路２５は、メモリセルアレイ２６への書込動作を行い、また、メモリセルアレイ２６からの出力を増幅し、読出動作を行う。

さらに、下位入力バッファ２７は、制御回路２０の出力に応じて端子群１１からデータ信号ＤＱ_０−ＤＱ_７を受けて、センスアンプおよび入出力制御回路２５に伝達する。下位出力バッファ２８は、制御回路２０の出力に応じてセンスアンプおよび入出力制御回路２５からの信号を受けて端子群１１にデータ信号を出力する。上位入力バッファ２９は、制御回路２０の出力に応じて端子群１２からデータ信号ＤＱ_８−ＤＱ_１５を受けて、センスアンプおよび入出力制御回路２５に伝達する。上位出力バッファ３０は、制御回路２０の出力に応じてセンスアンプおよび入出力制御回路２５からの信号を受けて端子群１２にデータ信号を出力する。

リフレッシュ制御回路４０は、外部からのリフレッシュ制御なしにリフレッシュ動作を制御する。リフレッシュ制御回路４０が、周期的に活性化される信号であるリフレッシュ活性化信号/REFEを制御回路２０へ出力すると、制御回路２０は、リフレッシュ活性化信号/REFEを受け、リフレッシュ動作を実施するために各ブロックヘ動作指示信号を出力する。以下に、リフレッシュ制御回路４０について詳しく説明する。

図３は、リフレッシュ制御回路４０の構成を示す。リフレッシュ制御回路４０において、リフレッシュフラグ発生回路１００は、チップ内部がリフレッシュ動作を要求しているかを示す信号（リフレッシュフラグRefflag）を発生する。(リフレッシュフラグRefflagが"Ｈ"の時はリフレッシュ要求ありを意味する。）リフレッシュ期間発生回路２００は、リフレッシュ動作が可能である期間（Window）を示すリフレッシュ期間信号Refwinを発生する。リフレッシュ活性化信号/REFEを発生する回路３００は、リフレッシュフラグRefflagとリフレッシュ期間信号Refwinの２つの信号よりリフレッシュ活性化を制御するリフレッシュ活性化信号(/REFE)を発生する。バーストリフレッシュ制御回路４００は、ロングサイクルと認識しリフレッシュ動作を複数回まとめて連続的に実行するバーストリフレッシュを制御する制御回路であり、バーストリフレッシュ活性化信号B_RefEを発生する。

リフレッシュフラグ発生回路１００は、通常時に所定の周期でリフレッシュサイクル(信号名：Refcyc１)を出力するリング発振器を基本構成としたノーマルリフレッシュトリガ発生回路１０２と、所定時期に複数回の連続的なリフレッシュ動作(バーストリフレッシュ)を実施する時のリフレッシュサイクル（信号名：Refcyc２）を発生するバーストリフレッシュトリガ発生回路１０４を備える。リフレッシュサイクルRefcyc１は通常のＤＲＡＭにおけるリフレッシュサイクル（内部リフレッシュサイクル時間）に対応する。バーストリフレッシュトリガ発生回路１０４は、図４に示すような構成を備え、通常のリフレッシュタイマの周期に比べ短い周期でまわるリング発振器となっている。また、バーストリフレッシュ（B_RefSET＝"Ｈ"）以外のモードの時にこのリング発振器を発振させないための制御機能が付加されていて、低消費化を図っている。スイッチ１０６は、２つのリフレッシュトリガ回路１０２、１０４のどちらかから出力される周期を選択する。どちらの周期を選択するかは、バーストリフレッシュ制御回路４００から発生するバーストリフレッシュ活性化信号/B_RefEで制御される。/B_RefEが活性化されると第２のリフレッシュトリガ回路１０４の周期が選択される。スイッチ１０６により選択されたリフレッシュサイクル信号Refcycを基に、フリップフロップ１０８とインバータ１１０を介してリフレッシュフラグRefflagを発生する。また、リフレッシュ動作が終了すればリフレッシュフラグRefflagを非活性とする。このため、リフレッシュ活性化信号/REFEが出されなくなると、所定時間だけ遅れてリフレッシュフラグの発生を停止する。すなわち、リフレッシュ活性化信号/REFE信号自体と、/REFE信号をインバータ１１２と遅延回路１１４を通した信号とをＮＡＮＤゲート１１６に入力し、その出力でフリップフロップ１０８をリセットする。

リフレッシュ動作の起点は、リフレッシュサイクル信号RefcycからセットされたリフレッシュフラグRefflagと、リフレッシュ動作が可能である期間を示すリフレッシュ期間信号Refwinがともに活性化した時である。リフレッシュ活性化信号/REFEを発生する回路３００において、リフレッシュフラグ発生回路１００によりRefcycからセットされたフラグRefflagと、リフレッシュ期間発生回路３００から発生されたRefwinとは、ともにＮＡＮＤゲート３０２に入力され、その出力信号は、直接インバータ３０４を介して、また遅延回路３０６を経てＮＡＮＤゲート３０８に入力されて、リフレッシュスタート信号/REFSを出力する。この信号はフリップフロップ３１０を経て、リフレッシュ活性化信号/REFEとして出力される。リフレッシュ活性化信号/REFEの出力に応じてリフレッシュ動作が実施される。リフレッシュ活性化信号/REFEは、インバータ３１２により反転され、リフレッシュ動作期間分、遅延回路３１４により遅延された後、フリップフロップ３１０に入力され、所定時間後にリセットされる。

なお、図５は、制御回路２０において、内部ライトイネーブル信号であるint/RE（または内部ライトイネーブル信号であるint/WE、内部アウトプットイネーブル信号であるint/OE信号）を発生する回路を示す。外部からのチップイネーブル信号CD#とライトイネーブル信号RE#（または、ライトイネーブル信号WE#またはアウトプットイネーブル信号/OE#）がいずれも"Ｌ"レベルであるときに、インバータを介して反転された信号がＮＡＮＤゲートに入力され、int/RE（またはint/WE、int/OE）信号を発生する。制御回路２０は、int/RE、int/WE、int/OE信号をリフレッシュ制御回路４０に送る。

図６は、バーストリフレッシュ制御回路４００の構成を示す。バーストリフレッシュ制御回路４００は、大きく分けてロングサイクルを自動検知しバーストリフレッシュをセットする回路と、バーストリフレッシュが終了したことを検知するバーストリフレッシュ停止回路から構成される。前者のロングサイクルの自動検知は、図７のタイムチャートを用いて説明すると、下記に示す原理で実現される。先に説明したように、リフレッシュ動作の起点は、リフレッシュサイクルRefcycからセットされたリフレッシュフラグRefflagと、リフレッシュ動作が可能である期間を示すリフレッシュ期間信号Refwinがともに活性化した時であり、リフレッシュ動作が終了すればRefflagを非活性とする。ロングサイクルは、通常のリフレッシュサイクルより長い周期の書込状態などがきた場合なので、通常のリフレッシュサイクルRefcyc１が２回以上カウントされるとロングサイクルであると認識できる。そこで、Refflagが活性化しているときに（Refflag＝"Ｈ"）、ＡＮＤゲート４０２によりRefcyc１の反転信号を出力し、カウンタ４０４によりカウントする。カウンタ４０４が２回以上カウントすると、ロングサイクルであると認識できるので、その段階でフリップフロップ４０６をセットし、バーストリフレッシュセット信号/B_RefSETを出力する。そして、内部信号int/REまたはint/WEが出力されていないという信号がＮＯＲゲート４０８から出されたときに（ロングサイクル内であって読出または書込の状態でないときに）、ＯＲゲート４１０を介して、バーストリフレッシュ活性化信号B_RefEとして出力する。これにより、リフレッシュ期間信号Refwinが活性化され、バーストリフレッシュが行われる。一方、バーストリフレッシュ停止回路４２０は、通常のリフレッシュ動作をスキップした分リフレッシュ動作が行われると、バーストリフレッシュが終了したと検知して、フリップフロップ４０６にリセット信号を出力する。

図８に示すように、バーストリフレッシュが終了したことを検知するバーストリフレッシュ停止回路４２０は、Refflag活性時（Refflag＝"Ｈ"）に通常のリフレッシュサイクル(Refcyc１)の回数をカウントするカウンタ４２２と、バーストリフレッシュを開始したとき、速いリフレッシュサイクルRefcyc２を基にリフレッシュ動作の回数をカウントするカウンタ４２４と備え、ＥＸＯＲゲート４２６は、この２つのカウント数が一致したときに、ワンショットパルス回路４２８を起動して、バーストリフレッシュを停止する停止信号/B_RefSTOPを発生する。これにより、通常のリフレッシュをスキップした分（カウンタ４２２のカウント値）、ロングサイクル内（/OEまたは/WEが活性でないとき）またはロングサイクル終了時に、まとめてリフレッシュ動作を実施できる。

図９は、リフレッシュ期間発生回路２００の構成を示す。int/CE＝"Ｈ"の時には、ＯＲゲート２０２を介してリフレッシュ期間信号Refwinを常時活性する。また、int/CE＝"Ｌ"の時は、バーストリフレッシュ期間(/B_RefE＝"Ｌ")はＯＲゲート２０２を介してリフレッシュ期間信号Refwinを活性化する。また、int/REとint/WEがどちらも活性でないとき（ＡＮＤゲート２０４の出力＝"Ｈ"）、ＡＮＤゲート２０６を介して、遅延回路２０８による所定の遅延時間、ＯＲゲート２０２を介してリフレッシュ期間信号Refwinを活性化する。このように、リフレッシュ期間信号Refwinは、ロングサイクル内またはその終了時に活性化される。これにより、バーストリフレッシュが活性化される。

上に説明した回路構成の半導体記憶装置の動作を説明する。まず、図１０を用いて、通常サイクル(通常のリフレッシュサイクルより短いサイクル)でリフレッシュ動作を行う場合のリフレッシュ制御回路４０の動作を説明する。ノーマルリフレッシュトリガ発生回路１０２から所定の周期でリフレッシュサイクル信号Refcyc１が出力され、これを基にリフレッシュフラグ発生回路１００によりリフレッシュ要求信号Refflagが活性化する。また、リフレッシュ期間発生回路２００は、リフレッシュフラグが活性化しているかどうかを確認する期間を示すリフレッシュ期間信号Refwinを、外部信号から読出または書込動作の終了後に活性化する。このRefwin信号とRefflag信号が共に活性化するタイミングを基に、リフレッシュ制御回路３００は、リフレッシュスタート信号/RefSを発生し、これをもとにリフレッシュ活性化信号/REFEを発生する。ここで、ロングサイクルとは認識されないため、バーストリフレッシュ活性化信号B_RefEが活性することがないため、Refcyc２も発生することなく、従来どおりの動作が実施される。

次に、図１１を用いて、ロングサイクル(通常のリフレッシュサイクルより長いサイクル)で読出または書込サイクルが実施された場合(/CE＝"Ｈ"で/OEまたは/WEでロウ系が制御される場合)について説明する。/OEまたは/WEが長時間"Ｌ"で固定となった場合、リフレッシュ期間信号Refwinが活性化することがないため、バーストリフレッシュ制御回路４００において、Refflagが活性化した状態でRefcycが２回以上まわることが検出され、ロングサイクルが認識されると、これによりバーストリフレッシュセット信号/R_RefSETが活性化される。しかし、この段階ではバーストリフレッシュは実施されず、/OEまたは/WEが"Ｈ"となった段階でバーストリフレッシュ活性化信号/B_RefEが活性し、バーストリフレッシュを開始する。またRefflagが"Ｈ"の時のRefcyc１の回数をカウントし、/OEまたは/WEが"Ｈ"となった（読出または書込が行われなくなった）段階でカウントを停止する。バーストリフレッシュ活性化信号/B_RefEが活性化すると、リフレッシュの周期がRefcyc１からRefcyc2に変更され、この時にリフレッシュ期間信号Refwinも活性化され、このRefcyc２(通常のRefcyc１よりかなり短い周期)に同期して短い時間で、/OEまたは/WEが"Ｈ"の期間でスキップしたリフレッシュ動作回数をまとめてリフレッシュ動作を実施する。/OEまたは/WEが"Ｈ"の期間に実施しているため、その後/OEまたは/WEが"Ｌ"となれば通常の読出又は書込動作となり、アクセスを遅らせることなく、次サイクルに移行できる。これにより、内部リフレッシュサイクル時間Refcyc１を越えたロングサイクルで動作させることができないという問題は解決される。

実施の形態２．
実施の形態１では、外部の/OEまたは/WEのトリガでメモリセルアレイ２６のロウ系が制御される半導体記憶装置において、ロングサイクル内の/OEまたは/WEが"Ｈ"の期間に、または、ロングサイクルの終了後に、バーストリフレッシュを実施する。この動作は、半導体記憶装置内のロウ系が非活性である時にバーストリフレッシュ動作を実施することと等価であり、/OEまたは/WEのトリガの代わりに、半導体記憶装置内部が非活性時を示す信号であってもいっこうにかまわない。実施の形態２では、アドレスの変化に応じてメモリセルアレイ２６のロウ系が制御されるアドレストリガ方式の構成の半導体記憶装置において、ロングサイクルでのバーストリフレッシュを実現する。

アドレストリガでロウ系が制御される場合は、アドレスADDの変化を検知して発生される/ATD信号の立ち下がりでロウ系のリセット信号が発生し、前サイクルのロウ系をリセットし、/ATD信号の立ち上がりでロウ系のセット信号を発生し、この時のアドレスに対してロウ系を活性化する。この２つの関係で発生した信号が内部RAS信号int/RASであり、int/RASが"Ｌ"の期間でロウ系が活性化しており、"Ｈ"の期間で非活性である。なお、図１２は、制御回路２０における内部RAS信号int/RASの発生を示す。アドレス信号が変わるときに発生される/ATD信号の立ち上がりで、int/RAS信号を発生する。制御回路２０は、int/RAS信号をリフレッシュ制御回路４０に送る。リフレッシュ制御回路４０の構成は、バーストリフレッシュ期間発生回路２００を除いて、基本的に実施の形態１のリフレッシュ制御回路（図３）と同じである。リフレッシュ期間発生回路２００では、図９の回路とは異なり、ＮＡＮＤゲート２０４の出力の代わりにint/RAS信号が入力される。int/RAS信号の立上りにより、所定時間リフレッシュフラグRefflagが活性化される。

このアドレストリガ方式におけるリフレッシュ期間信号Refwinの活性方法では、/CE＝"Ｈ"の時はリフレッシュ期間信号Refwinは活性したままで、リフレッシュサイクルRefcycに同期してリフレッシュフラグRefflagが活性化されると、これを基にリフレッシュ活性化信号/REFEを即座に活性化し、リフレッシュ動作を実施する。また、図１３のタイミングチャートに示すように、/CE＝"Ｌ"の時は、int/RASの立ち上がりの短い期間にリフレッシュ期間信号Refwinを活性化し、この時にRefflagが活性化されていればリフレッシュ動作を実施する。

アドレストリガ方式の場合でも、/CE＝"Ｌ"の時にアドレスが長い間変化しない場合にもリフレッシュ動作を可能とするため、実施の形態１と同様に、バーストリフレッシュ制御回路４００により、/CE＝"Ｌ"の期間にアドレス変化が内部リフレッシュサイクル以上やって来ないことを自動検知し、/OEまたは/WEが"Ｈ"の期間にバーストリフレッシュを実施する。しかし、アドレストリガでロウ系が制御される場合、/OEまたは/WE信号はロウ制御に関与していない。これによりアドレスが変化してからロウ系が非活性(int/RAS＝"Ｈ")となる期間まで待ってバーストリフレッシュを実施すると、既にアドレス変化前に/OEまたは/WEの立ち上がりがある場合、アドレス変化からのアクセスが遅れてしまう。

これを解決するために、図１４のタイミングチャートに示すように、ロングサイクルのためバーストリフレッシュが必要と認識すると(バーストリフレッシュ活性化信号/B_RefEが活性化されると)、リフレッシュ制御回路４０は、ロングサイクル内であっても、アドレス変化とは関係なしに、/OEまたは/WE信号の立ち上がりでこのアドレスに対するロウ系動作をリセットし、その後バーストリフレッシュを開始する（バーストリフレッシュ活性化信号/B_RefE＝"Ｌ"）。これにより、アドレス変化前に/OEまたは/WEの立ち上がりがある場合、アドレス変化からの高速化が図れる。さらに、アドレスの変化とは関係なしにロウ系動作を非活性としたため、バーストリフレッシュ終了後にアドレス変化がなければ、ロウ系は動作していない。従ってアドレスが変化せずに通常の/OEまたは/WEが続いてロウ系を活性化していないため、メモリセルアレイ２６にアクセスできない。そこで、バーストリフレッシュ終了後に、自動的にロウ系を活性化させる。この手法をとることにより次サイクルの高速アクセスが実現できる。

実施の形態３．
アドレストリガ方式の構成のＤＲＡＭに対する実施の形態２では、外部の/OEまたは/WEが"Ｈ"となるときにロングサイクルであれば、バーストリフレッシュを行う。ここで、/OEまたは/WEの"Ｈ"の期間はロングサイクル期間にスキップしたリフレッシュ回数だけバーストリフレッシュを実施しなければならず、ある程度の時間が必要となる。ロングサイクルが永遠に続く場合は、バーストリフレッシュをロングサイクルごとに実施しなければならない。しかし、突発的なロングサイクルならば、バーストリフレッシュを実施しなくてもデータ破壊は起こらない。

そこで、実施の形態３では、図１５のタイミングチャートに示すように、単発のロングサイクルに対しては、/OEまたは/WEの"Ｈ"の期間が短く設定されれば、バーストリフレッシュが必要と認識されても(バーストリフレッシュセット信号/B_RefSETが活性化されても)、バーストリフレッシュをしないようにする。すなわち、ロングサイクルとの認識の後で、外部の/OEまたは/WEが所定期間より短い期間で"Ｈ"（非活性）となる場合、バーストリフレッシュを実施しない。図１５では、ロングサイクルであると認識されたときにバーストリフレッシュセット信号/B_RefSETが活性化されるが、その後、/OEまたは/WEの"Ｈ"の期間が所定期間より短いので、/OEまたは/WEの立下りで、バーストリフレッシュセット信号/B_RefSETが非活性化される。こうすると、１回でもバーストリフレッシュ動作が開始すると、バーストリフレッシュが終了するまでリード／ライト動作ができないため大きなアクセス遅延が発生するという問題を回避でき、データ破壊をすることなくロングサイクル後の高速アクセスが実現できる。

ここで、リフレッシュ制御回路４０の構成は、バーストリフレッシュ制御回路４００を除いて、基本的に実施の形態１のリフレッシュ制御回路（図３）と同じである。バーストリフレッシュ制御回路４００では、図６の回路とは異なり、フリップフロップ４０６から出力される出力信号は、/OEまたは/WEの"Ｈ"の期間を所定期間と比較して短い場合にＯＲゲート４１０に信号/B_RefSETを送る。このため、/OEまたは/WEの"Ｈ"の期間をクロック信号でカウントするカウンタを設け、コンパレータにより、カウンタのカウント値を、前記所定期間に対応するしきい値と比較する。カウント値が所定期間より短ければ、ＯＲゲート４１０にバーストリフレッシュ活性化信号/B_REFを出力させない。

実施の形態４．
/OEが"Ｈ"となると、ロングサイクルであれば、バーストリフレッシュを実施するが、逆に/OEの"Ｈ"の期間の外部タイミングの制限が必要となる。そこで、実施の形態４では、図１６のタイミングチャートに示すように、/OEが"Ｌ"の状態でバーストリフレッシュが必要と認識すると(バーストリフレッシュセット信号/B_RefSETが活性化されると)、/OEとは無関係に次サイクルのアドレス変化を基に、ロウ系がリセットされると(int/RASが立ち上がると)、これを基にしてバーストリフレッシュ活性信号/B_RefEを活性化して、バーストリフレッシュを開始する。バーストリフレッシュにおいて、ロングサイクルによってスキップした回数分リフレッシュ動作が完了したら、int/RASを立ち上げて、次サイクルに対するロウ系を活性化する。バーストリフレッシュに入るタイミングをアドレスの変化に同期することにより、ロングサイクル後の/OE＝"Ｈ"の期間という制限が不要になり、外部タイミングの自由度があがる。なお、この制御は、メモリセルアレイ２６のロウ系が外部の/OEまたは/WEのトリガで制御される半導体記憶装置においても、アドレスの変化に応じて制御されるアドレストリガ方式の構成の半導体記憶装置においても、適用できる。

リフレッシュ制御回路４０の構成は、バーストリフレッシュ制御回路４００を除いて、基本的に実施の形態１のリフレッシュ制御回路（図３）と同じである。バーストリフレッシュ制御回路４００では、図６の回路とは異なり、バーストリフレッシュセット信号/B_RefSET（フリップフロップ４０６の出力）が活性化され、かつ、int/RASが立ち上がると、信号をＯＲゲート４１０に送り、バーストリフレッシュ活性信号/B_RefEを活性化する。たとえば、/B_RefSETとint/RAS信号をＮＯＲゲートに入力し、その出力をＯＲゲート４１０に送る。

実施の形態５．
実施の形態４では、アドレス変化が長い期間変化しない状態が続いてロングサイクルと認識した後、内部ロウ系の非活性化よりバーストリフレッシュを実施していた。しかし、こうするとバーストリフレッシュが次サイクルより実施されるため、次サイクルのアクセス遅延が生じてしまう。これを解決するため、実施の形態５では、ロングサイクルと認識すると、アドレス変化を待たずに、これを基にして、自動的にロウ系を非活性化し、リフレッシュ期間信号Refwinを活性化する。この場合、通常のリフレッシュサイクルの周期trefで問題がない。従って、リフレッシュ期間信号Refwinが活性化されるため、Refcycに同期して通常のリフレッシュ動作が実施される(図１７参照)。通常のリフレッシュ動作をスキップした分まとめてリフレッシュ動作を実施し、その回数分のリフレッシュ動作が終了すると、これを基にロウ系を再び活性化する。この制御により、ロングサイクル時に、/OEの立ち上がりに同期せずにリフレッシュ動作を実施するので、ロングサイクル後の/OE＝"Ｈ"の期間の制限が不要になり、外部タイミングの自由度があがる。

図１８は、図１７に示した制御を実現するリフレッシュ制御回路４０の構成を示す。リフレッシュ制御回路４０において、リフレッシュフラグ発生回路１００は、チップ内部がリフレッシュ動作を要求しているかを示す信号(リフレッシュフラグRefflag）を発生する。(リフレッシュフラグRefflagが"Ｈ"の時はリフレッシュ要求ありを意味する。）リフレッシュ期間発生回路２００は、リフレッシュ動作が可能な期間を示すリフレッシュ期間信号Refwinを発生する。リフレッシュ活性化信号/REFEを発生する回路３００は、リフレッシュフラグRefflagとリフレッシュ期間信号Refwinの２つの信号よりリフレッシュ活性化を制御する信号(/REFE)を発生する。バーストリフレッシュ制御回路４００は、リフレッシュ動作を複数回まとめて実行するバーストリフレッシュを制御する制御回路である。

リフレッシュフラグ発生回路１００は、通常時所定の周期でリフレッシュサイクル(信号名：Refcyc１)を出力するリング発振器を基本構成としたノーマルリフレッシュトリガ発生回路１０２を備える。リフレッシュサイクル信号Refcyc１を基に、フリップフロップ１０８とインバータ１１０を介してリフレッシュフラグRefflagを発生する。また、リフレッシュ動作が終了すればリフレッシュフラグRefflagを非活性とする。このため、リフレッシュ活性化信号/REFEが出されなくなると、所定時間だけ遅れてリフレッシュフラグの発生を停止する。すなわち、リフレッシュ活性化信号/REFE信号自体と、/REFE信号をインバータ１１２と遅延回路１１４を通した信号とをＮＡＮＤゲート１１６に入力し、その出力でフリップフロップ１０８をリセットする。

リフレッシュ期間発生回路２００では、int/CE＝"Ｈ"の時には、ＯＲゲート２０２を介してリフレッシュ期間信号Refwinを常時活性する。また、int/CE＝"Ｌ"の時は、バーストリフレッシュ期間(/B_RefE＝"Ｌ")はＯＲゲート２０２を介してリフレッシュ期間信号Refwinを活性化する。また、int/RASが活性でないとき、ＡＮＤゲート２０６を介して、遅延回路２０８による所定の遅延時間、ＯＲゲート２０２を介してリフレッシュ期間信号Refwinを活性する。これにより、速いリフレッシュサイクルRefcyc２に同期してバーストリフレッシュが実施される。

リフレッシュ動作の起点は、RefcycからセットされたリフレッシュフラグRefflagとリフレッシュ期間信号Refwinがともに活性化した時である。リフレッシュ活性化信号/REFEを発生する回路３００において、リフレッシュフラグ発生回路１００によりRefcycからセットされたフラグRefflagと、リフレッシュ期間発生回路２００から発生されたRefwinとは、ともにＮＡＮＤゲート３０２に入力され、その出力信号は、直接インバータ３０４を介して、また遅延回路３０６を経てＮＡＮＤゲート３０８に入力されて、リフレッシュスタート信号/REFSを出力する。この信号はフリップフロップ３１０を経て、リフレッシュ活性化信号/REFEとして出力される。リフレッシュ活性化信号/REFEの出力に応じてリフレッシュ動作が実施される。リフレッシュ活性化信号/REFEは、インバータ３１２により反転され、リフレッシュ動作期間分、遅延回路３１４により遅延された後、フリップフロップ３１０に入力され、所定時間後にリセットされる。

バーストリフレッシュ制御回路４００では、ロングサイクルを自動検知しバーストリフレッシュをセットする。ロングサイクルの自動検知のため、Refflagが活性化しているときに（Refflag＝"Ｈ"）、ANDゲート４０２によりRefcyc１の反転信号を出力し、カウンタ４０４によりカウントする。カウンタ４０４が２回以上カウントすると、ロングサイクルであると検知されるので、フリップフロップ４０６をセットし、ロングサイクル信号/LONGCYCLEを出力する。そして、これにより、リフレッシュ期間信号Refwinが活性化され、バーストリフレッシュが行われる。一方、/ATD信号でフリップフロップ４０６をリセットする。

ロングサイクルとリフレッシュ動作の関連を説明するためのタイミングチャート本発明のＤＲＡＭの全体ブロック図第１の発明の実施の形態のリフレッシュ制御回路の図バーストリフレッシュ発生回路の図 int/RE、int/WE、int/OE信号を発生する回路の図バーストリフレッシュ制御回路の図バーストリフレッシュ制御回路のタイミングチャートバーストリフレッシュ停止回路の図リフレッシュ期間発生回路の回路図通常サイクル時のリフレッシュ制御回路の動作の図ロングサイクル時のリフレッシュ制御回路の動作の図アドレストリガ式におけるリフレッシュ期間信号発生動作の図 int/RAS信号を発生する回路の図アドレストリガ式におけるロングサイクル時のリフレッシュ動作を示すタイミングチャートロングサイクル後の/OEまたは/WEが"Ｈ"の期間が所定期間より短い場合のリフレッシュ制御を示すタイミングチャートロングサイクル時、/OEまたは/WE＝"Ｈ"の期間という制限なしのリフレッシュ動作の例を示すタイミングチャートロングサイクル時、/OEまたは/WE＝"Ｈ"の期間という制限なしのリフレッシュ動作の第２の例を示すタイミングチャート図１７の処理を行うリフレッシュ制御回路の図従来のＤＲＡＭにおける誤動作を説明するためのタイミングチャート

符号の説明

１０入力端子群、１１,１２,１５,１６端子群、２０制御回路、２６メモリセルアレイ、４０リフレッシュ制御回路、１００リフレッシュフラグ発生回路、１０２第１バーストリフレッシュ発生回路、１０４第２バーストリフレッシュフラグ発生回路、２００リフレッシュ期間発生回路、３００リフレッシュ要求発生回路、４００バーストリフレッシュ制御回路。

Claims

データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備え、
前記リフレッシュ制御回路は、
第１リフレッシュサイクルを発生する第１リフレッシュサイクル発生回路と、
第１リフレッシュサイクル時間より短い周期の第２リフレッシュサイクルを発生する第２リフレッシュサイクル発生回路と、
第１リフレッシュサイクル発生回路により第１リフレッシュサイクルを発生された後でリフレッシュ動作が可能になるとリフレッシュ動作を実行し、かつ、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号が非活性状態になり内部ロウ系動作を終了した後に、その長い期間内またはその長い期間の終了時に、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて、第２リフレッシュサイクル発生回路により発生される第２リフレッシュサイクルを基にして連続的にリフレッシュ動作を実施するリフレッシュ実行回路とを備えることを特徴とする半導体記憶装置。
前記リフレッシュ実行回路は、さらに、第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていないことを検知する検知回路を備えることを特徴とする請求項１に記載された半導体記憶装置。
前記検知回路が、リフレッシュ動作が要求されている状態で第１リフレッシュサイクルをカウントするカウンタを備え、カウンタが内部リフレッシュサイクル時間以上第１リフレッシュサイクルをカウントした場合、前記長い期間であると検知することを特徴とする請求項１に記載された半導体記憶装置。
前記リフレッシュ実行回路は、アドレスが変化しない状態が続き、第１リフレッシュサイクル発生回路により発生される第１リフレッシュサイクル時間より長い期間リフレッシュ動作をしていない場合、外部のアウトプットイネーブル信号またはライトイネーブル信号非活性状態になると、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施し、その回数分終了するとこれを基にロウ系を再活性することを特徴とする請求項１に記載された半導体記憶装置。
前記リフレッシュ実行回路は、第２リフレッシュサイクルを基にしてまとめて実施する前記リフレッシュ動作を、外部のアウトプットイネーブル信号またはライトイネーブル信号の不活性化の後にて活性化するとともに、外部のアウトプットイネーブル信号またはライトイネーブル信号が、不活性化の後に所定期間より速く活性化された場合に実施しないことを特徴とする請求項１に記載された半導体記憶装置。
データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有し、外部アドレス信号変化を受けてメモリセルアレイの内部ロウ系動作が開始される半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータをリフレッシュするリフレッシュ制御回路とを備え、
前記リフレッシュ制御回路は、
第１リフレッシュサイクルを発生する第１リフレッシュサイクル発生回路と、
第１リフレッシュサイクル時間より短い周期の第２リフレッシュサイクルを発生する第２リフレッシュサイクル発生回路と、
前記第１リフレッシュサイクルと前記第２リフレッシュサイクルのいづれに基づきリフレッシュを実行するかを切り換える切換回路、および、前記第１リフレッシュサイクルより長い期間リフレッシュ動作が実行されていないことを検知する検知回路を含み、前記切換回路の出力に応じて前記複数のメモリセルのリフレッシュを実行するリフレッシュ実行回路とを備え、
前記リフレッシュ実行回路は、前記検知回路が、第１リフレッシュサイクル発生回路により発生される前記第１リフレッシュサイクル時間より長い期間リフレッシュ動作が実行されていないことを検知した場合に、外部のアウトプットイネーブル信号またはライトイネーブル信号の非活性に応答して内部ロウ系動作を終了するととともに、前記切換回路を切り替えて、第１リフレッシュサイクルを基とするリフレッシュ動作をスキップした分まとめて第２リフレッシュサイクルを基にしてリフレッシュ動作を実施することを特徴とする半導体記憶装置。