JP2003308692A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】書き込み動作の自由度を高めることができ、ユ
ーザの使い勝手を向上できる半導体集積回路装置を提供
する。 【解決手段】擬似ＳＲＡＭに、外部チップイネーブル信
号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライト
イネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ
回路３と、このＡＴＤ回路３の検知結果に基づきメモリ
セルアレイのアクセスを制御する制御回路とを設けてい
る。上記制御回路はタイムアウト回路９Ａ，１０Ａを備
え、読み出し時にはこのタイムアウト回路によってメモ
リセルアレイの動作が制御される。書き込み時にタイム
アウト回路で指示された期間より前にＡＴＤ３ｄによっ
て信号／ＷＥの遷移が検知されると、タイムアウト回路
によってメモリセルアレイの動作が制御され、指示され
た期間の経過後に検知された時には、信号／ＷＥの遷移
に応答して書き込み動作を制御することを特徴とする。
ーザの使い勝手を向上できる半導体集積回路装置を提供
する。 【解決手段】擬似ＳＲＡＭに、外部チップイネーブル信
号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライト
イネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ
回路３と、このＡＴＤ回路３の検知結果に基づきメモリ
セルアレイのアクセスを制御する制御回路とを設けてい
る。上記制御回路はタイムアウト回路９Ａ，１０Ａを備
え、読み出し時にはこのタイムアウト回路によってメモ
リセルアレイの動作が制御される。書き込み時にタイム
アウト回路で指示された期間より前にＡＴＤ３ｄによっ
て信号／ＷＥの遷移が検知されると、タイムアウト回路
によってメモリセルアレイの動作が制御され、指示され
た期間の経過後に検知された時には、信号／ＷＥの遷移
に応答して書き込み動作を制御することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特にメモリコア部にＤＲＡＭ（ダイナミック
型ランダムアクセスメモリ）あるいは強誘電体メモリを
用いる擬似ＳＲＡＭ（スタティック型ランダムアクセス
メモリ）等を搭載した半導体集積回路装置に関する。
置に係り、特にメモリコア部にＤＲＡＭ（ダイナミック
型ランダムアクセスメモリ）あるいは強誘電体メモリを
用いる擬似ＳＲＡＭ（スタティック型ランダムアクセス
メモリ）等を搭載した半導体集積回路装置に関する。
【０００２】
【従来の技術】既存のＳＲＡＭと使用上の互換性を保ち
つつ集積度を高めるために、メモリコア部にＤＲＡＭあ
るいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化さ
れている。従来の擬似ＳＲＡＭは、外部入力信号、例え
ば外部チップイネーブル信号／ＣＥから内部で時系列的
に生成されたクロック信号により、内部回路の動作を制
御する同期型が主流である。
つつ集積度を高めるために、メモリコア部にＤＲＡＭあ
るいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化さ
れている。従来の擬似ＳＲＡＭは、外部入力信号、例え
ば外部チップイネーブル信号／ＣＥから内部で時系列的
に生成されたクロック信号により、内部回路の動作を制
御する同期型が主流である。
【０００３】ところで、近年、携帯電話向けに擬似ＳＲ
ＡＭの需要が高まっており、外部入力信号に対して非同
期でも動作する非同期型擬似ＳＲＡＭへの要求が強くな
っている。
ＡＭの需要が高まっており、外部入力信号に対して非同
期でも動作する非同期型擬似ＳＲＡＭへの要求が強くな
っている。
【０００４】非同期型の擬似ＳＲＡＭを実現するために
は、図２２のタイミングチャートに示すような動作が必
要になる。（ａ）図は読み出し（Read）動作、（ｂ）図
は書き込み（Write）動作を示している。
は、図２２のタイミングチャートに示すような動作が必
要になる。（ａ）図は読み出し（Read）動作、（ｂ）図
は書き込み（Write）動作を示している。
【０００５】図２２に示すような読み出し及び書き込み
動作を実現するためには、次のような構成が考えられ
る。すなわち、アドレス（Address）の遷移を検知する
複数のＡＴＤ回路（アドレス遷移検知回路）を設け、こ
れらＡＴＤ回路によりアドレスの遷移を検知し、検知結
果の論理積信号ＡＴＤＳＵＭに基づいて、内部回路を制
御する内部チップイネーブル信号ＩＮＣＥを生成する。
そして、この内部チップイネーブル信号ＩＮＣＥから時
系列的にワード線ＷＬやプレート線ＰＬを駆動する信号
を生成し、内部回路の動作を制御する。
動作を実現するためには、次のような構成が考えられ
る。すなわち、アドレス（Address）の遷移を検知する
複数のＡＴＤ回路（アドレス遷移検知回路）を設け、こ
れらＡＴＤ回路によりアドレスの遷移を検知し、検知結
果の論理積信号ＡＴＤＳＵＭに基づいて、内部回路を制
御する内部チップイネーブル信号ＩＮＣＥを生成する。
そして、この内部チップイネーブル信号ＩＮＣＥから時
系列的にワード線ＷＬやプレート線ＰＬを駆動する信号
を生成し、内部回路の動作を制御する。
【０００６】この場合、外部入力信号（外部チップイネ
ーブル信号／ＣＥとアドレス信号）で規定されるサイク
ル時間は自由であるが、内部動作の制御にはタイムアウ
ト回路（時間一定）を用いて生成した内部チップイネー
ブル信号ＩＮＣＥを用いるため、サイクル時間は一定と
なる。
ーブル信号／ＣＥとアドレス信号）で規定されるサイク
ル時間は自由であるが、内部動作の制御にはタイムアウ
ト回路（時間一定）を用いて生成した内部チップイネー
ブル信号ＩＮＣＥを用いるため、サイクル時間は一定と
なる。
【０００７】上記のような構成では、読み出し動作には
問題はないが、書き込み動作に制限が生ずる。これにつ
いて詳しく説明する。書き込み動作は、図２２（ｂ）の
タイミングチャートに示したように、外部チップイネー
ブル信号／ＣＥが“Ｌ”レベルで、且つ外部ライトイネ
ーブル信号／ＷＥが“Ｌ”レベルの時に行われる。しか
し、例えばメモリコア部を強誘電体メモリで構成した擬
似ＳＲＡＭの場合には、ワード線ＷＬが選択された後で
あってプレート線ＰＬがパルス駆動されている期間しか
セルにデータを書き込むことができない。
問題はないが、書き込み動作に制限が生ずる。これにつ
いて詳しく説明する。書き込み動作は、図２２（ｂ）の
タイミングチャートに示したように、外部チップイネー
ブル信号／ＣＥが“Ｌ”レベルで、且つ外部ライトイネ
ーブル信号／ＷＥが“Ｌ”レベルの時に行われる。しか
し、例えばメモリコア部を強誘電体メモリで構成した擬
似ＳＲＡＭの場合には、ワード線ＷＬが選択された後で
あってプレート線ＰＬがパルス駆動されている期間しか
セルにデータを書き込むことができない。
【０００８】従って、上述した条件以外の時に書き込み
動作を行ってもセルにデータは書かれないので、この書
き込み可能な期間内に外部ライトイネーブル信号／ＷＥ
を“Ｌ”レベルに設定して書き込みを行う必要がある。
動作を行ってもセルにデータは書かれないので、この書
き込み可能な期間内に外部ライトイネーブル信号／ＷＥ
を“Ｌ”レベルに設定して書き込みを行う必要がある。
【０００９】このように、タイムアウト回路を用いて内
部回路の動作を制御する信号を生成する従来の構成で
は、内部回路のサイクル時間が一定に決まってしまうた
め、書き込み動作の自由度が少なくなり、ユーザの使い
勝手が悪くなる。
部回路の動作を制御する信号を生成する従来の構成で
は、内部回路のサイクル時間が一定に決まってしまうた
め、書き込み動作の自由度が少なくなり、ユーザの使い
勝手が悪くなる。
【００１０】また、上記書き込み動作の１つの方法とし
て、レイトライトという方式が知られている（例えば、
特許文献１参照）。レイトライト方式では、外部から書
き込み要求が与えられた動作サイクルでは、与えられた
書き込みアドレス及び書き込みデータを半導体記憶装置
の内部に取り込むだけの動作にとどめ、これら書き込み
アドレス及び書き込みデータは次に書き込み要求がある
まで内部に保持しておく。そして、メモリセルセルへの
実際の書き込み動作は当該動作サイクルでは行わずに、
次に書き込み要求が入力された動作サイクルで行うよう
にする。すなわち、メモリセルに対する書き込み動作
を、次の書き込み要求がある動作サイクルまで遅延させ
る方式である。
て、レイトライトという方式が知られている（例えば、
特許文献１参照）。レイトライト方式では、外部から書
き込み要求が与えられた動作サイクルでは、与えられた
書き込みアドレス及び書き込みデータを半導体記憶装置
の内部に取り込むだけの動作にとどめ、これら書き込み
アドレス及び書き込みデータは次に書き込み要求がある
まで内部に保持しておく。そして、メモリセルセルへの
実際の書き込み動作は当該動作サイクルでは行わずに、
次に書き込み要求が入力された動作サイクルで行うよう
にする。すなわち、メモリセルに対する書き込み動作
を、次の書き込み要求がある動作サイクルまで遅延させ
る方式である。
【００１１】上記レイトライト方式は、同期あるいは非
同期方式の半導体記憶装置の高速アクセスを可能にする
ため考えられたものであり、シンクロナス仕様のような
特殊な高速仕様を持つ半導体記憶装置等で用いられてい
る。特に、ＳＲＡＭのような非破壊読出しを行うメモリ
コアの場合は、セルにラッチされているデータの読み出
し及び書き換えを行うだけの動作を行えば良いので活用
し易い。
同期方式の半導体記憶装置の高速アクセスを可能にする
ため考えられたものであり、シンクロナス仕様のような
特殊な高速仕様を持つ半導体記憶装置等で用いられてい
る。特に、ＳＲＡＭのような非破壊読出しを行うメモリ
コアの場合は、セルにラッチされているデータの読み出
し及び書き換えを行うだけの動作を行えば良いので活用
し易い。
【００１２】図２３は、上記レイトライト方式が採用さ
れた半導体記憶装置の動作について説明するためのタイ
ミングチャートである。外部チップイネーブル信号／Ｃ
Ｅが“Ｌ”レベルになり、外部ライトイネーブル信号／
ＷＥが“Ｌ”レベルになると書き込み動作となる。この
書き込み動作では、メモリセルアレイの書き込みの対象
となるアドレス“Ａ−１”と、このアドレス“Ａ−１”
に対応するＩ／Ｏ線上の書き込みデータ“Ｄ−１”がデ
ータレジスタに供給されて保持される。
れた半導体記憶装置の動作について説明するためのタイ
ミングチャートである。外部チップイネーブル信号／Ｃ
Ｅが“Ｌ”レベルになり、外部ライトイネーブル信号／
ＷＥが“Ｌ”レベルになると書き込み動作となる。この
書き込み動作では、メモリセルアレイの書き込みの対象
となるアドレス“Ａ−１”と、このアドレス“Ａ−１”
に対応するＩ／Ｏ線上の書き込みデータ“Ｄ−１”がデ
ータレジスタに供給されて保持される。
【００１３】次に、外部ライトイネーブル信号／ＷＥが
“Ｈ”レベルになると、メモリセルアレイのアドレスＡ
０に対応するワード線ＷＬが駆動され、ビット線上にデ
ータが読み出される。このビット線上に読み出されたデ
ータは、センスアンプで増幅された後、Ｉ／Ｏ線上に読
み出しデータＱ０として出力される。
“Ｈ”レベルになると、メモリセルアレイのアドレスＡ
０に対応するワード線ＷＬが駆動され、ビット線上にデ
ータが読み出される。このビット線上に読み出されたデ
ータは、センスアンプで増幅された後、Ｉ／Ｏ線上に読
み出しデータＱ０として出力される。
【００１４】その後、外部ライトイネーブル信号／ＷＥ
が“Ｌ”レベルになると、１サイクル前の書き込み動作
でデータレジスタに保持されているアドレス“Ａ−１”
と書き込みデータ“Ｄ−１”を用いて書き込みが行われ
る。すなわち、メモリセルアレイのアドレス“Ａ−１”
に対応するワード線ＷＬが駆動され、センスアンプを介
してビット線上に書き込みデータ“Ｄ−１”が出力さ
れ、メモリセルへの書き込みが行われる。
が“Ｌ”レベルになると、１サイクル前の書き込み動作
でデータレジスタに保持されているアドレス“Ａ−１”
と書き込みデータ“Ｄ−１”を用いて書き込みが行われ
る。すなわち、メモリセルアレイのアドレス“Ａ−１”
に対応するワード線ＷＬが駆動され、センスアンプを介
してビット線上に書き込みデータ“Ｄ−１”が出力さ
れ、メモリセルへの書き込みが行われる。
【００１５】書き込み動作の終了後、当該サイクルで書
き込むべきアドレスＡ１と、このアドレスＡ１に対応す
るＩ／Ｏ線上の書き込みデータＤ１がデータレジスタに
供給されて保持される。
き込むべきアドレスＡ１と、このアドレスＡ１に対応す
るＩ／Ｏ線上の書き込みデータＤ１がデータレジスタに
供給されて保持される。
【００１６】以降は、同様にして読み出し動作と書き込
み動作が交互に実行される。
み動作が交互に実行される。
【００１７】しかし、この方式では、平均的な読み書き
のアクセス時間は高速化されるが、書き込み動作は最小
でも１サイクル遅れることになる。もし、読み出し動作
が連続する場合は、書き込み要求が来るまで書き込み動
作が行われないので、書き込みデータが書かれないこと
も起こりうる。なぜなら、ｎ回の書き込み動作サイクル
を行うには、必ずｎ＋１回の書き込み動作サイクルを行
う必要が生ずるためである。
のアクセス時間は高速化されるが、書き込み動作は最小
でも１サイクル遅れることになる。もし、読み出し動作
が連続する場合は、書き込み要求が来るまで書き込み動
作が行われないので、書き込みデータが書かれないこと
も起こりうる。なぜなら、ｎ回の書き込み動作サイクル
を行うには、必ずｎ＋１回の書き込み動作サイクルを行
う必要が生ずるためである。
【００１８】従って、シンクロナス仕様の半導体記憶装
置では、読み出しサイクルと書き込みサイクルの間に、
必ず何も動作を行わない期間（デッドサイクル）を入れ
ることになっている。このため、使用法に制限が生じ、
汎用的ではない。
置では、読み出しサイクルと書き込みサイクルの間に、
必ず何も動作を行わない期間（デッドサイクル）を入れ
ることになっている。このため、使用法に制限が生じ、
汎用的ではない。
【００１９】また、ＤＲＡＭコアを用いた擬似ＳＲＡＭ
に、上記レイトライト方式を適用した半導体記憶装置も
知られている（例えば、特許文献２参照）。しかし、Ｄ
ＲＡＭや強誘電体メモリのような破壊読出しを行うメモ
リコアの場合、読み出し（書き込み）動作の後にセルデ
ータの再書き込みをする時間（一般にはプリチャージ時
間と称する）が必要であり、且つアクセスが開始されて
から実際にセルにデータが書き込める状態になるまでに
も時間が掛かる。更にＤＲＡＭは、揮発性メモリである
ためリフレッシュ動作も必要である。
に、上記レイトライト方式を適用した半導体記憶装置も
知られている（例えば、特許文献２参照）。しかし、Ｄ
ＲＡＭや強誘電体メモリのような破壊読出しを行うメモ
リコアの場合、読み出し（書き込み）動作の後にセルデ
ータの再書き込みをする時間（一般にはプリチャージ時
間と称する）が必要であり、且つアクセスが開始されて
から実際にセルにデータが書き込める状態になるまでに
も時間が掛かる。更にＤＲＡＭは、揮発性メモリである
ためリフレッシュ動作も必要である。
【００２０】従って、１サイクルの中で何も行われてい
ない空き時間は無いので、レイトライト方式は上記シン
クロナス仕様のような特殊な仕様に対応するもの以外に
は有効に効果を発揮できない。また、レイトライト方式
を用いても、上述したように内部動作の制御にタイムア
ウト回路を用いた方式で、例えばメモリコア部を強誘電
体メモリで構成した擬似ＳＲＡＭの場合には、書き込み
動作可能な時間は、ワード線ＷＬが選択された後であっ
てプレート線ＰＬがパルス駆動されている期間のみであ
るという制約は改善されない。すなわち、ワード線ＷＬ
が選択された後であってプレート線ＰＬがパルス駆動さ
れている期間しかセルにデータを書き込むことができな
い。
ない空き時間は無いので、レイトライト方式は上記シン
クロナス仕様のような特殊な仕様に対応するもの以外に
は有効に効果を発揮できない。また、レイトライト方式
を用いても、上述したように内部動作の制御にタイムア
ウト回路を用いた方式で、例えばメモリコア部を強誘電
体メモリで構成した擬似ＳＲＡＭの場合には、書き込み
動作可能な時間は、ワード線ＷＬが選択された後であっ
てプレート線ＰＬがパルス駆動されている期間のみであ
るという制約は改善されない。すなわち、ワード線ＷＬ
が選択された後であってプレート線ＰＬがパルス駆動さ
れている期間しかセルにデータを書き込むことができな
い。
【００２１】上述したように、レイトライト方式は、Ｄ
ＲＡＭや強誘電体メモリを用いた擬似ＳＲＡＭには書き
込み動作の自由度が少なくなり、ユーザの使い勝手が悪
くなる。
ＲＡＭや強誘電体メモリを用いた擬似ＳＲＡＭには書き
込み動作の自由度が少なくなり、ユーザの使い勝手が悪
くなる。
【００２２】
【特許文献１】特許第３１７０１４６号
【００２３】
【特許文献２】特開２００１−３５７６７１
【００２４】
【発明が解決しようとする課題】上記のように、擬似Ｓ
ＲＡＭを搭載した従来の半導体集積回路装置は、非同期
動作を行うと書き込み動作に制約が生じ、ユーザの使い
勝手が悪くなるという問題があった。
ＲＡＭを搭載した従来の半導体集積回路装置は、非同期
動作を行うと書き込み動作に制約が生じ、ユーザの使い
勝手が悪くなるという問題があった。
【００２５】本発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、書き込み動作の自
由度を高めることができ、ユーザの使い勝手を向上でき
る半導体集積回路装置を提供することにある。
たもので、その目的とするところは、書き込み動作の自
由度を高めることができ、ユーザの使い勝手を向上でき
る半導体集積回路装置を提供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、メモリセルアレイと、前記メモリセルアレイの
動作開始を指示するチップイネーブル信号の遷移を検知
するチップイネーブル遷移検知回路と、前記メモリセル
アレイのロウアドレスを指示するロウアドレス信号の遷
移、及びカラムアドレスを指示するカラムアドレス信号
の遷移をそれぞれ検知するアドレス遷移検知回路と、前
記メモリセルアレイの書き込み動作を指示するライトイ
ネーブル信号の遷移を検知するライトイネーブル遷移検
知回路と、前記チップイネーブル遷移検知回路、前記ア
ドレス遷移検知回路及び前記ライトイネーブル遷移検知
回路の検知結果に基づいて、前記メモリセルアレイのア
クセスを制御する所定幅の内部回路制御信号を発生する
タイムアウト回路を備える制御回路とを具備し、前記制
御回路は、前記メモリセルアレイに対する読み出し動作
時に、前記タイムアウト回路によって前記メモリセルア
レイの動作が制御され、前記メモリセルアレイに対する
書き込み動作時に、前記タイムアウト回路で指示された
期間より前に前記ライトイネーブル遷移検知回路によっ
てライトイネーブル信号終了の遷移が検知されたとき
は、前記タイムアウト回路によって前記メモリセルアレ
イの動作が制御され、前記メモリセルアレイに対する書
き込み動作時に、前記タイムアウト回路で指示された期
間の経過後に前記ライトイネーブル遷移検知回路によっ
てライトイネーブル信号終了の遷移が検知されたとき
は、前記ライトイネーブル信号の遷移に応答して前記メ
モリセルアレイの動作が制御されることを特徴としてい
る。
装置は、メモリセルアレイと、前記メモリセルアレイの
動作開始を指示するチップイネーブル信号の遷移を検知
するチップイネーブル遷移検知回路と、前記メモリセル
アレイのロウアドレスを指示するロウアドレス信号の遷
移、及びカラムアドレスを指示するカラムアドレス信号
の遷移をそれぞれ検知するアドレス遷移検知回路と、前
記メモリセルアレイの書き込み動作を指示するライトイ
ネーブル信号の遷移を検知するライトイネーブル遷移検
知回路と、前記チップイネーブル遷移検知回路、前記ア
ドレス遷移検知回路及び前記ライトイネーブル遷移検知
回路の検知結果に基づいて、前記メモリセルアレイのア
クセスを制御する所定幅の内部回路制御信号を発生する
タイムアウト回路を備える制御回路とを具備し、前記制
御回路は、前記メモリセルアレイに対する読み出し動作
時に、前記タイムアウト回路によって前記メモリセルア
レイの動作が制御され、前記メモリセルアレイに対する
書き込み動作時に、前記タイムアウト回路で指示された
期間より前に前記ライトイネーブル遷移検知回路によっ
てライトイネーブル信号終了の遷移が検知されたとき
は、前記タイムアウト回路によって前記メモリセルアレ
イの動作が制御され、前記メモリセルアレイに対する書
き込み動作時に、前記タイムアウト回路で指示された期
間の経過後に前記ライトイネーブル遷移検知回路によっ
てライトイネーブル信号終了の遷移が検知されたとき
は、前記ライトイネーブル信号の遷移に応答して前記メ
モリセルアレイの動作が制御されることを特徴としてい
る。
【００２７】上記のような構成によれば、非同期動作を
行っても書き込み動作のサイクル時間を外部からの信号
（ライトイネーブル信号）で決定できるので、書き込み
動作の自由度を高めることができ、ユーザの使い勝手を
向上できる。
行っても書き込み動作のサイクル時間を外部からの信号
（ライトイネーブル信号）で決定できるので、書き込み
動作の自由度を高めることができ、ユーザの使い勝手を
向上できる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 ［第１の実施の形態］図１乃至図６はそれぞれ、本発明
の第１の実施の形態に係る半導体集積回路装置について
説明するためもので、図２は半導体集積回路装置に搭載
される擬似ＳＲＡＭのアレイ全体の概要構成図、図１は
その要部の詳細な構成例を示している。また、図３は上
記図２に示したメモリセルアレイ中のメモリセルの構成
例について説明するためのもので、等価回路とその動作
波形を示している。図４は上記図３に示した強誘電体キ
ャパシタの印加電圧と残留分極との関係（ヒステリシス
特性）の一例を示している。更に、図５及び図６はそれ
ぞれ上記図１乃至図３に示した擬似ＳＲＡＭの動作波形
を示すタイミングチャートである。
て図面を参照して説明する。 ［第１の実施の形態］図１乃至図６はそれぞれ、本発明
の第１の実施の形態に係る半導体集積回路装置について
説明するためもので、図２は半導体集積回路装置に搭載
される擬似ＳＲＡＭのアレイ全体の概要構成図、図１は
その要部の詳細な構成例を示している。また、図３は上
記図２に示したメモリセルアレイ中のメモリセルの構成
例について説明するためのもので、等価回路とその動作
波形を示している。図４は上記図３に示した強誘電体キ
ャパシタの印加電圧と残留分極との関係（ヒステリシス
特性）の一例を示している。更に、図５及び図６はそれ
ぞれ上記図１乃至図３に示した擬似ＳＲＡＭの動作波形
を示すタイミングチャートである。
【００２９】図２に示す如く、擬似ＳＲＡＭは、入力回
路及びＡＴＤ回路（入力回路／ＡＴＤ）１１、ロウ系制
御回路１２、カラム系制御回路１３、ロウデコーダ及び
プレートデコーダ（ＲＤ／ＰＤ）１４、メモリセルアレ
イ１５、カラムデコーダ（ＣＤ）１６、入力系制御回路
１７、書き込みデータラッチ１８、読み出しデータラッ
チ１９、ＤＱバッファ２３、内部ＣＥ制御回路（Int. C
E Clock）１及び内部ＷＥ制御回路（Int. WE Clock）６
等を含んで構成されている。
路及びＡＴＤ回路（入力回路／ＡＴＤ）１１、ロウ系制
御回路１２、カラム系制御回路１３、ロウデコーダ及び
プレートデコーダ（ＲＤ／ＰＤ）１４、メモリセルアレ
イ１５、カラムデコーダ（ＣＤ）１６、入力系制御回路
１７、書き込みデータラッチ１８、読み出しデータラッ
チ１９、ＤＱバッファ２３、内部ＣＥ制御回路（Int. C
E Clock）１及び内部ＷＥ制御回路（Int. WE Clock）６
等を含んで構成されている。
【００３０】上記ロウ系制御回路１２にはロウアドレス
信号ＡＤｘが入力され、カラム系制御回路１３にはカラ
ムアドレス信号ＡＤｙが入力される。これらロウ系制御
回路１２及びカラム系制御回路１３は、内部ＣＥ制御回
路１から出力される内部チップイネーブル信号ＩＮＣＥ
によって制御される。この内部ＣＥ制御回路１には、上
記入力回路及びＡＴＤ回路１１の出力信号が供給され
る。
信号ＡＤｘが入力され、カラム系制御回路１３にはカラ
ムアドレス信号ＡＤｙが入力される。これらロウ系制御
回路１２及びカラム系制御回路１３は、内部ＣＥ制御回
路１から出力される内部チップイネーブル信号ＩＮＣＥ
によって制御される。この内部ＣＥ制御回路１には、上
記入力回路及びＡＴＤ回路１１の出力信号が供給され
る。
【００３１】上記ロウ系制御回路１２の出力信号は、ロ
ウデコーダ及びプレートデコーダ１４に供給され、この
ロウデコーダ及びプレートデコーダ１４によってメモリ
セルアレイ１５中のワード線ＷＬとプレート線ＰＬの選
択及び駆動が行われる。また、上記カラム系制御回路１
３の出力信号は、カラムデコーダ１６に供給され、この
カラムデコーダ１６によってメモリセルアレイ１５中の
カラム選択線ＣＳＬの選択が行われる。また、上記カラ
ム系制御回路１３の出力信号は、ＤＱバッファ２３に供
給されている。
ウデコーダ及びプレートデコーダ１４に供給され、この
ロウデコーダ及びプレートデコーダ１４によってメモリ
セルアレイ１５中のワード線ＷＬとプレート線ＰＬの選
択及び駆動が行われる。また、上記カラム系制御回路１
３の出力信号は、カラムデコーダ１６に供給され、この
カラムデコーダ１６によってメモリセルアレイ１５中の
カラム選択線ＣＳＬの選択が行われる。また、上記カラ
ム系制御回路１３の出力信号は、ＤＱバッファ２３に供
給されている。
【００３２】上記メモリセルアレイ１５中の選択された
セルへの書き込みデータＤｉｎは、書き込みデータラッ
チ１８にラッチされた後、データ線ＤＱＬを介して書き
込まれる。一方、選択されたセルから読み出されたデー
タは、データ線ＤＱＬを介してＤＱバッファ２３に供給
され、更に読み出しデータラッチ１９に供給されてラッ
チされ、読み出しデータＤｏｕｔとして出力される。
セルへの書き込みデータＤｉｎは、書き込みデータラッ
チ１８にラッチされた後、データ線ＤＱＬを介して書き
込まれる。一方、選択されたセルから読み出されたデー
タは、データ線ＤＱＬを介してＤＱバッファ２３に供給
され、更に読み出しデータラッチ１９に供給されてラッ
チされ、読み出しデータＤｏｕｔとして出力される。
【００３３】上記書き込みデータラッチ１８及び読み出
しデータラッチ１９はそれぞれ、入出力系制御回路１７
によって動作が制御される。この入出力系制御回路１７
は、内部ＷＥ制御回路６から出力される内部ライトイネ
ーブル信号ＩＮＷＥによって制御されるようになってい
る。
しデータラッチ１９はそれぞれ、入出力系制御回路１７
によって動作が制御される。この入出力系制御回路１７
は、内部ＷＥ制御回路６から出力される内部ライトイネ
ーブル信号ＩＮＷＥによって制御されるようになってい
る。
【００３４】上記入力回路及びＡＴＤ回路１１は、図１
に示すように、バッファ回路２、ＡＴＤ回路３及びＡＮ
Ｄ回路４を備えている。上記バッファ回路２は、外部チ
ップイネーブル信号／ＣＥが入力されるバッファ（Buff
er）２ａ、外部ロウアドレス信号ＡＤｘが入力されるバ
ッファ２ｂ、外部カラムアドレス信号ＡＤｙが入力され
るバッファ２ｃ、及び外部ライトイネーブル信号／ＷＥ
が入力されるバッファ２ｄから構成されている。
に示すように、バッファ回路２、ＡＴＤ回路３及びＡＮ
Ｄ回路４を備えている。上記バッファ回路２は、外部チ
ップイネーブル信号／ＣＥが入力されるバッファ（Buff
er）２ａ、外部ロウアドレス信号ＡＤｘが入力されるバ
ッファ２ｂ、外部カラムアドレス信号ＡＤｙが入力され
るバッファ２ｃ、及び外部ライトイネーブル信号／ＷＥ
が入力されるバッファ２ｄから構成されている。
【００３５】上記ＡＴＤ回路３は、上記各バッファ２ａ
〜２ｄの出力信号が供給され、これらの信号の遷移を検
知するＡＴＤ３ａ〜３ｄから構成されている。各ＡＴＤ
３ａ〜３ｄから出力される検知結果を表す信号ＡＴＤＣ
Ｅ，ＡＴＤＡＤｘ，ＡＴＤＡＤｙ及びＡＴＤＷＥはそれ
ぞれ、上記ＡＮＤ回路４の入力端に供給されて論理積が
取られる。このＡＮＤ回路４から出力される論理積信号
ＡＴＤＳＵＭは、内部ＣＥ制御回路１に供給される。
〜２ｄの出力信号が供給され、これらの信号の遷移を検
知するＡＴＤ３ａ〜３ｄから構成されている。各ＡＴＤ
３ａ〜３ｄから出力される検知結果を表す信号ＡＴＤＣ
Ｅ，ＡＴＤＡＤｘ，ＡＴＤＡＤｙ及びＡＴＤＷＥはそれ
ぞれ、上記ＡＮＤ回路４の入力端に供給されて論理積が
取られる。このＡＮＤ回路４から出力される論理積信号
ＡＴＤＳＵＭは、内部ＣＥ制御回路１に供給される。
【００３６】また、上記バッファ２ａ，２ｄの出力信号
は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回
路５は、外部チップイネーブル信号／ＣＥと外部ライト
イネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き
込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制
御回路６に供給する。
は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回
路５は、外部チップイネーブル信号／ＣＥと外部ライト
イネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き
込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制
御回路６に供給する。
【００３７】上記内部ＣＥ制御回路１から出力される内
部チップイネーブル信号ＩＮＣＥは、プレート線制御回
路（PL Control）７とワード線制御回路（WL Control）
８に供給される。上記プレート線制御回路７の出力信号
は、読み出し／書き込み制御選択回路９に供給され、ワ
ード線制御回路８の出力信号は、読み出し／書き込み制
御選択回路１０に供給される。上記読み出し／書き込み
制御選択回路９，１０はそれぞれ、上記内部ＷＥ制御回
路６から出力される内部ライトイネーブル信号ＩＮＷＥ
で制御され、内部タイムアウト回路を使うか、外部ライ
トイネーブル信号／ＷＥで制御するかを読み出し動作と
書き込み動作とで切り換える。
部チップイネーブル信号ＩＮＣＥは、プレート線制御回
路（PL Control）７とワード線制御回路（WL Control）
８に供給される。上記プレート線制御回路７の出力信号
は、読み出し／書き込み制御選択回路９に供給され、ワ
ード線制御回路８の出力信号は、読み出し／書き込み制
御選択回路１０に供給される。上記読み出し／書き込み
制御選択回路９，１０はそれぞれ、上記内部ＷＥ制御回
路６から出力される内部ライトイネーブル信号ＩＮＷＥ
で制御され、内部タイムアウト回路を使うか、外部ライ
トイネーブル信号／ＷＥで制御するかを読み出し動作と
書き込み動作とで切り換える。
【００３８】上記読み出し／書き込み制御選択回路９中
には、内部タイムアウト回路として働き、所定幅のパル
ス信号を出力するパルスジェネレータ（Auto pulse）９
Ａと、書き込み動作時に外部ライトイネーブル信号／Ｗ
Ｅの遷移に応答したパルス信号を出力するパルスジェネ
レータ（Ext. pulse）９Ｂが設けられている。上記プレ
ート線制御回路７から出力される読み出し用の制御信号
Ｒｅａｄは上記パルスジェネレータ９Ａに、書き込み用
の制御信号Ｗｒｉｔｅは上記パルスジェネレータ９Ｂに
それぞれ供給される。そして、この読み出し／書き込み
制御選択回路９からプレート線ＰＬを駆動するための駆
動信号（内部回路制御信号）が出力される。上記プレー
ト線ＰＬの駆動は、読み出し動作時にはパルスジェネレ
ータ９Ａで行われ、書き込み動作時にはパルスジェネレ
ータ９Ｂで行われる。
には、内部タイムアウト回路として働き、所定幅のパル
ス信号を出力するパルスジェネレータ（Auto pulse）９
Ａと、書き込み動作時に外部ライトイネーブル信号／Ｗ
Ｅの遷移に応答したパルス信号を出力するパルスジェネ
レータ（Ext. pulse）９Ｂが設けられている。上記プレ
ート線制御回路７から出力される読み出し用の制御信号
Ｒｅａｄは上記パルスジェネレータ９Ａに、書き込み用
の制御信号Ｗｒｉｔｅは上記パルスジェネレータ９Ｂに
それぞれ供給される。そして、この読み出し／書き込み
制御選択回路９からプレート線ＰＬを駆動するための駆
動信号（内部回路制御信号）が出力される。上記プレー
ト線ＰＬの駆動は、読み出し動作時にはパルスジェネレ
ータ９Ａで行われ、書き込み動作時にはパルスジェネレ
ータ９Ｂで行われる。
【００３９】同様に、上記読み出し／書き込み制御選択
回路１０中には、内部タイムアウト回路として働き、所
定幅のパルス信号を出力するパルスジェネレータ（Auto
pulse）１０Ａと、書き込み動作時に外部ライトイネー
ブル信号／ＷＥの遷移に応答したパルス信号を出力する
パルスジェネレータ（Ext. pulse）１０Ｂが設けられて
いる。上記ワード線制御回路８から出力される読み出し
用の制御信号Ｒｅａｄは上記パルスジェネレータ１０Ａ
に、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェ
ネレータ１０Ｂにそれぞれ供給される。そして、この読
み出し／書き込み制御選択回路１０からワード線ＷＬを
駆動するための駆動信号（内部回路制御信号）が出力さ
れる。上記ワード線ＷＬの駆動は、読み出し動作時には
パルスジェネレータ１０Ａで行われ、書き込み動作時に
はパルスジェネレータ１０Ｂで行われる。
回路１０中には、内部タイムアウト回路として働き、所
定幅のパルス信号を出力するパルスジェネレータ（Auto
pulse）１０Ａと、書き込み動作時に外部ライトイネー
ブル信号／ＷＥの遷移に応答したパルス信号を出力する
パルスジェネレータ（Ext. pulse）１０Ｂが設けられて
いる。上記ワード線制御回路８から出力される読み出し
用の制御信号Ｒｅａｄは上記パルスジェネレータ１０Ａ
に、書き込み用の制御信号Ｗｒｉｔｅは上記パルスジェ
ネレータ１０Ｂにそれぞれ供給される。そして、この読
み出し／書き込み制御選択回路１０からワード線ＷＬを
駆動するための駆動信号（内部回路制御信号）が出力さ
れる。上記ワード線ＷＬの駆動は、読み出し動作時には
パルスジェネレータ１０Ａで行われ、書き込み動作時に
はパルスジェネレータ１０Ｂで行われる。
【００４０】上記メモリセルアレイ１５中には、図３
（ａ）に示すような１トランジスタ・１キャパシタ構造
を有する強誘電体セルＭＣ１がマトリックス状に配置さ
れている。この強誘電体セルＭＣ１のセルキャパシタＣ
１には、キャパシタ絶縁膜として強誘電体材料、例えば
チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）が
用いられている。
（ａ）に示すような１トランジスタ・１キャパシタ構造
を有する強誘電体セルＭＣ１がマトリックス状に配置さ
れている。この強誘電体セルＭＣ１のセルキャパシタＣ
１には、キャパシタ絶縁膜として強誘電体材料、例えば
チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）が
用いられている。
【００４１】まず、図３（ａ），（ｂ）及び図４を参照
して、上記強誘電体セルＭＣ１の構成及びデータの書き
込み／読み出し／再書き込み動作について簡単に説明す
る。
して、上記強誘電体セルＭＣ１の構成及びデータの書き
込み／読み出し／再書き込み動作について簡単に説明す
る。
【００４２】強誘電体セルＭＣ１に対するデータの書き
込み動作は、次のように行われる。すなわち、ワード線
ＷＬを選択した状態で、プレート線ＰＬを接地電位
（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）ま
でパルス駆動した後に、“Ｌ”レベルに戻すことによ
り、ビット線ＢＬ上のデータを書き込むことができる。
込み動作は、次のように行われる。すなわち、ワード線
ＷＬを選択した状態で、プレート線ＰＬを接地電位
（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）ま
でパルス駆動した後に、“Ｌ”レベルに戻すことによ
り、ビット線ＢＬ上のデータを書き込むことができる。
【００４３】一方、強誘電体セルＭＣ１に対する記憶デ
ータの読み出し動作は、ワード線ＷＬを選択した状態で
プレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパル
ス駆動することにより、電荷をビット線ＢＬに読み出す
ことができる。
ータの読み出し動作は、ワード線ＷＬを選択した状態で
プレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパル
ス駆動することにより、電荷をビット線ＢＬに読み出す
ことができる。
【００４４】すなわち、図３（ａ）に示した強誘電体セ
ルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加
されていない状態では図４中“０”及び“１”と示した
上向きあるいは下向きの２方向いずれかの分極状態とな
っており、不揮発性のメモリとなっている。そこに電圧
を印加すると状態が“１”である場合には分極は反転し
ないが“０”であった場合は分極が反転する。これら２
つの状態において、同じ電圧を印加するのに必要な電荷
量、言い換えると一方の電極に同じ電圧を印加したとき
に、“０”，“１”の記憶状態に応じて他方の電極に発
生する電荷量が異なる。これらの差を検知することによ
り記憶データの読み出しを行う。上記のような強誘電体
メモリのデータの読み出しは破壊読み出しであり、読み
出し動作を行った後に必ず再書き込み動作を行う必要が
ある。
ルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加
されていない状態では図４中“０”及び“１”と示した
上向きあるいは下向きの２方向いずれかの分極状態とな
っており、不揮発性のメモリとなっている。そこに電圧
を印加すると状態が“１”である場合には分極は反転し
ないが“０”であった場合は分極が反転する。これら２
つの状態において、同じ電圧を印加するのに必要な電荷
量、言い換えると一方の電極に同じ電圧を印加したとき
に、“０”，“１”の記憶状態に応じて他方の電極に発
生する電荷量が異なる。これらの差を検知することによ
り記憶データの読み出しを行う。上記のような強誘電体
メモリのデータの読み出しは破壊読み出しであり、読み
出し動作を行った後に必ず再書き込み動作を行う必要が
ある。
【００４５】図３（ａ）に示した強誘電体セルＭＣ１の
データの再書き込み動作は、図３（ｂ）に示すように、
読み出しデータが“０”の場合は、読み出し時にセンス
アンプでセンス増幅した時にデータ“０”の再書き込み
動作が行われる。これに対し、読み出しデータが“１”
の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レ
ベルに戻してからデータ“１”の再書き込み動作を開始
する。
データの再書き込み動作は、図３（ｂ）に示すように、
読み出しデータが“０”の場合は、読み出し時にセンス
アンプでセンス増幅した時にデータ“０”の再書き込み
動作が行われる。これに対し、読み出しデータが“１”
の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レ
ベルに戻してからデータ“１”の再書き込み動作を開始
する。
【００４６】本第１の実施の形態に係る半導体集積回路
装置では、従来はアドレスの遷移検知のみに使っていた
ＡＴＤ回路を、外部チップイネーブル信号／ＣＥや外部
ライトイネーブル信号／ＷＥ等の外部入力信号の遷移検
知にも使っている。そして、外部チップイネーブル信号
／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス
（ロウアドレス及びカラムアドレス）信号の遷移をＡＴ
Ｄ回路３で検知して、メモリセルアレイ１５に対するア
クセスを制御する。
装置では、従来はアドレスの遷移検知のみに使っていた
ＡＴＤ回路を、外部チップイネーブル信号／ＣＥや外部
ライトイネーブル信号／ＷＥ等の外部入力信号の遷移検
知にも使っている。そして、外部チップイネーブル信号
／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス
（ロウアドレス及びカラムアドレス）信号の遷移をＡＴ
Ｄ回路３で検知して、メモリセルアレイ１５に対するア
クセスを制御する。
【００４７】次に、図５及び図６のタイミングチャート
に示すようにアドレスが遷移しない場合、すなわち図５
（ａ）に示す同一アドレスの読み出し−読み出し（Read
-Read）動作、図５（ｂ）に示す書き込み−書き込み（W
rite-Write）動作、図６（ａ）に示す読み出し−書き込
み（Read-Write）動作、図６（ａ）に示す書き込み−読
み出し（Write-Read）動作について説明する。
に示すようにアドレスが遷移しない場合、すなわち図５
（ａ）に示す同一アドレスの読み出し−読み出し（Read
-Read）動作、図５（ｂ）に示す書き込み−書き込み（W
rite-Write）動作、図６（ａ）に示す読み出し−書き込
み（Read-Write）動作、図６（ａ）に示す書き込み−読
み出し（Write-Read）動作について説明する。
【００４８】図５（ａ）に示す同一アドレスの読み出し
−読み出し動作では、従来と同様にアドレスの遷移をト
リガにしてデータが読み出され、この読み出したデータ
が出力され続ける。この際、外部ライトイネーブル信号
／ＷＥは“Ｈ”レベルに固定されており、外部チップイ
ネーブル信号／ＣＥと出力イネーブル信号／ＯＥは
“Ｌ”レベルである。そして、メモリセルアレイ１５中
の選択されたセルＭＣ１から読み出されたデータ（DATA
OUT）は、データ線ＤＱＬを介して読み出しデータラッ
チ１９に供給され、この読み出しデータラッチ１９から
読み出しデータＤｏｕｔとして出力される。この読み出
しデータＤｏｕｔは、次の読み出しサイクルでも出力さ
れ続ける。
−読み出し動作では、従来と同様にアドレスの遷移をト
リガにしてデータが読み出され、この読み出したデータ
が出力され続ける。この際、外部ライトイネーブル信号
／ＷＥは“Ｈ”レベルに固定されており、外部チップイ
ネーブル信号／ＣＥと出力イネーブル信号／ＯＥは
“Ｌ”レベルである。そして、メモリセルアレイ１５中
の選択されたセルＭＣ１から読み出されたデータ（DATA
OUT）は、データ線ＤＱＬを介して読み出しデータラッ
チ１９に供給され、この読み出しデータラッチ１９から
読み出しデータＤｏｕｔとして出力される。この読み出
しデータＤｏｕｔは、次の読み出しサイクルでも出力さ
れ続ける。
【００４９】また、図５（ｂ）に示す同一アドレスの書
き込み−書き込み動作では、アドレスの遷移をトリガに
してデータが書き込まれた後、次の外部ライトイネーブ
ル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにし
て同じアドレスに再びデータが書き込まれる。この際、
外部チップイネーブル信号／ＣＥは“Ｌ”レベルであ
り、出力イネーブル信号／ＯＥは“Ｈ”レベルに固定さ
れている。また、外部ライトイネーブル信号／ＷＥは、
書き込み動作のたびに“Ｌ”レベルとなる。そして、ま
ず書き込みデータラッチ１８に供給された書き込みデー
タＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１
５中の選択されたセルＭＣ１へ書き込まれる（DATA I
N）。次に、書き込みデータラッチ１８に供給された書
き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセ
ルアレイ１５中の同じアドレスのセルＭＣ１へ再び書き
込まれる（DATA IN）。
き込み−書き込み動作では、アドレスの遷移をトリガに
してデータが書き込まれた後、次の外部ライトイネーブ
ル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにし
て同じアドレスに再びデータが書き込まれる。この際、
外部チップイネーブル信号／ＣＥは“Ｌ”レベルであ
り、出力イネーブル信号／ＯＥは“Ｈ”レベルに固定さ
れている。また、外部ライトイネーブル信号／ＷＥは、
書き込み動作のたびに“Ｌ”レベルとなる。そして、ま
ず書き込みデータラッチ１８に供給された書き込みデー
タＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１
５中の選択されたセルＭＣ１へ書き込まれる（DATA I
N）。次に、書き込みデータラッチ１８に供給された書
き込みデータＤｉｎがデータ線ＤＱＬを介してメモリセ
ルアレイ１５中の同じアドレスのセルＭＣ１へ再び書き
込まれる（DATA IN）。
【００５０】更に、図６（ａ）に示す同一アドレスの読
み出し−書き込み動作では、アドレスの遷移をトリガに
してデータが読み出された後、次の外部ライトイネーブ
ル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにし
て同じアドレスにデータが書き込まれる。この際、外部
チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外
部ライトイネーブル信号／ＷＥは読み出し動作では
“Ｈ”レベルに、書き込み動作では“Ｌ”レベルにな
る。出力イネーブル信号／ＯＥは、読み出し動作時に
“Ｌ”レベルとなる。そして、まずメモリセルアレイ１
５中の選択されたアドレスのセルＭＣ１から読み出され
たデータ（DATA OUT）は、データ線ＤＱＬを介して読み
出しデータラッチ１９に供給され、この読み出しデータ
ラッチ１９から読み出しデータＤｏｕｔとして出力され
る。次に、書き込みデータラッチ１８に供給された書き
込みデータＤｉｎがデータ線ＤＱＬを介してメモリセル
アレイ１５中の同じアドレスのセルＭＣ１へ書き込まれ
る（DATA IN）。
み出し−書き込み動作では、アドレスの遷移をトリガに
してデータが読み出された後、次の外部ライトイネーブ
ル信号／ＷＥの遷移（立ち下がりエッジ）をトリガにし
て同じアドレスにデータが書き込まれる。この際、外部
チップイネーブル信号／ＣＥは“Ｌ”レベルであり、外
部ライトイネーブル信号／ＷＥは読み出し動作では
“Ｈ”レベルに、書き込み動作では“Ｌ”レベルにな
る。出力イネーブル信号／ＯＥは、読み出し動作時に
“Ｌ”レベルとなる。そして、まずメモリセルアレイ１
５中の選択されたアドレスのセルＭＣ１から読み出され
たデータ（DATA OUT）は、データ線ＤＱＬを介して読み
出しデータラッチ１９に供給され、この読み出しデータ
ラッチ１９から読み出しデータＤｏｕｔとして出力され
る。次に、書き込みデータラッチ１８に供給された書き
込みデータＤｉｎがデータ線ＤＱＬを介してメモリセル
アレイ１５中の同じアドレスのセルＭＣ１へ書き込まれ
る（DATA IN）。
【００５１】一方、図６（ｂ）に示すような同一アドレ
スの書き込み−読み出し動作の場合には、読み出し動作
の開始のときＡＴＤ回路３にトリガが与えられないた
め、チップを起動せずに書き込みデータラッチ１９に書
き込んだデータを直接的に読み出しデータＤｏｕｔとし
て出力する方式をとる。よって、アドレスの遷移をトリ
ガにしてデータが書き込まれた後、トリガ無しにデータ
が読み出される。この際、外部チップイネーブル信号／
ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号
／ＷＥは書き込み動作では“Ｌ”レベルに、読み出し動
作では“Ｈ”レベルになる。出力イネーブル信号／ＯＥ
は、読み出し動作時に“Ｌ”レベルとなる。そして、ま
ず書き込みデータラッチ１８に供給された書き込みデー
タＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１
５中の選択されたアドレスのセルＭＣ１へ書き込まれる
（DATA IN）。次のデータ読み出し時には、上記書き込
みデータラッチ１８にラッチされたデータが読み出しデ
ータＤｏｕｔとして直接的に出力される。
スの書き込み−読み出し動作の場合には、読み出し動作
の開始のときＡＴＤ回路３にトリガが与えられないた
め、チップを起動せずに書き込みデータラッチ１９に書
き込んだデータを直接的に読み出しデータＤｏｕｔとし
て出力する方式をとる。よって、アドレスの遷移をトリ
ガにしてデータが書き込まれた後、トリガ無しにデータ
が読み出される。この際、外部チップイネーブル信号／
ＣＥは“Ｌ”レベルであり、外部ライトイネーブル信号
／ＷＥは書き込み動作では“Ｌ”レベルに、読み出し動
作では“Ｈ”レベルになる。出力イネーブル信号／ＯＥ
は、読み出し動作時に“Ｌ”レベルとなる。そして、ま
ず書き込みデータラッチ１８に供給された書き込みデー
タＤｉｎがデータ線ＤＱＬを介してメモリセルアレイ１
５中の選択されたアドレスのセルＭＣ１へ書き込まれる
（DATA IN）。次のデータ読み出し時には、上記書き込
みデータラッチ１８にラッチされたデータが読み出しデ
ータＤｏｕｔとして直接的に出力される。
【００５２】上記のような構成によれば、読み出し動作
時には従来と同様にタイムアウト回路を用いて内部回路
の動作を制御し、書き込み動作時には外部入力信号（外
部ライトイネーブル信号／ＷＥ）を用いてサイクル時間
を外部から決定できる。よって、非同期動作を行っても
書き込み動作の自由度を高めることができ、ユーザの使
い勝手を向上できる。
時には従来と同様にタイムアウト回路を用いて内部回路
の動作を制御し、書き込み動作時には外部入力信号（外
部ライトイネーブル信号／ＷＥ）を用いてサイクル時間
を外部から決定できる。よって、非同期動作を行っても
書き込み動作の自由度を高めることができ、ユーザの使
い勝手を向上できる。
【００５３】［第２の実施の形態］図７乃至図１０は、
本発明の第２の実施の形態に係る半導体集積回路装置に
ついて説明するためのもので、図７は擬似ＳＲＡＭの要
部の詳細な構成例を示すブロック図、図８は図７に示す
回路の動作を説明するためのタイミングチャートであ
り、（ａ）図は読み出し動作、（ｂ）図は書き込み動
作、図９は内部ＣＥ制御回路の構成例を示す回路図、図
１０は図９に示す回路の動作を説明するためのタイミン
グチャートであり、（ａ）図は読み出し動作、（ｂ）図
は書き込み動作を示している。
本発明の第２の実施の形態に係る半導体集積回路装置に
ついて説明するためのもので、図７は擬似ＳＲＡＭの要
部の詳細な構成例を示すブロック図、図８は図７に示す
回路の動作を説明するためのタイミングチャートであ
り、（ａ）図は読み出し動作、（ｂ）図は書き込み動
作、図９は内部ＣＥ制御回路の構成例を示す回路図、図
１０は図９に示す回路の動作を説明するためのタイミン
グチャートであり、（ａ）図は読み出し動作、（ｂ）図
は書き込み動作を示している。
【００５４】前述した第１の実施の形態に係る半導体集
積回路装置では、図１で示したように読み出しと書き込
みのパルスジェネレータ９Ａ，９Ｂと１０Ａ，１０Ｂを
選択的に変える読み出し／書き込み制御選択回路９，１
０をプレート線制御回路７とワード線制御回路８にそれ
ぞれ設けていた。これに対し、本発明の第２の実施の形
態では、図７に示すように内部ＣＥ制御回路１中に設
け、この内部ＣＥ制御回路１によってプレート線制御回
路７やワード線制御回路８を制御するようにした点が異
なる。
積回路装置では、図１で示したように読み出しと書き込
みのパルスジェネレータ９Ａ，９Ｂと１０Ａ，１０Ｂを
選択的に変える読み出し／書き込み制御選択回路９，１
０をプレート線制御回路７とワード線制御回路８にそれ
ぞれ設けていた。これに対し、本発明の第２の実施の形
態では、図７に示すように内部ＣＥ制御回路１中に設
け、この内部ＣＥ制御回路１によってプレート線制御回
路７やワード線制御回路８を制御するようにした点が異
なる。
【００５５】すなわち、内部ＣＥ制御回路（Int. CE Cl
ock）１中には、スイッチ（SW）１Ｃ、内部タイムアウ
ト回路として働き、所定幅のパルス信号を出力するパル
スジェネレータ（Auto pulse）１Ａ、及び書き込み動作
時に外部ライトイネーブル信号／ＷＥの遷移に応答した
パルス信号を出力するパルスジェネレータ（Ext. puls
e）１Ｂが設けられている。上記ＡＮＤ回路４から出力
される論理積信号ＡＴＤＳＵＭと内部ＷＥ制御回路６か
ら出力される内部ライトイネーブル信号ＩＮＷＥは、ス
イッチ１Ｃに供給される。このスイッチ１Ｃにより選択
された信号は、パルスジェネレータ１Ａ，１Ｂに供給さ
れる。そして、これらパルスジェネレータ１Ａ，１Ｂか
ら出力される内部チップイネーブル信号ＩＮＣＥが、プ
レート線制御回路７とワード線制御回路８にそれぞれ供
給されるようになっている。
ock）１中には、スイッチ（SW）１Ｃ、内部タイムアウ
ト回路として働き、所定幅のパルス信号を出力するパル
スジェネレータ（Auto pulse）１Ａ、及び書き込み動作
時に外部ライトイネーブル信号／ＷＥの遷移に応答した
パルス信号を出力するパルスジェネレータ（Ext. puls
e）１Ｂが設けられている。上記ＡＮＤ回路４から出力
される論理積信号ＡＴＤＳＵＭと内部ＷＥ制御回路６か
ら出力される内部ライトイネーブル信号ＩＮＷＥは、ス
イッチ１Ｃに供給される。このスイッチ１Ｃにより選択
された信号は、パルスジェネレータ１Ａ，１Ｂに供給さ
れる。そして、これらパルスジェネレータ１Ａ，１Ｂか
ら出力される内部チップイネーブル信号ＩＮＣＥが、プ
レート線制御回路７とワード線制御回路８にそれぞれ供
給されるようになっている。
【００５６】本発明の第２の実施の形態では、読み出し
動作は従来の非同期型の構成と同じく内部タイムアウト
回路で制御し、書き込み動作は外部ライトイネーブル信
号／ＷＥの書き込み命令の長さが内部タイムアウト時間
を過ぎた場合は、内部タイムアウト回路での制御を止
め、外部ライトイネーブル信号／ＷＥで制御を行う構成
となっている。
動作は従来の非同期型の構成と同じく内部タイムアウト
回路で制御し、書き込み動作は外部ライトイネーブル信
号／ＷＥの書き込み命令の長さが内部タイムアウト時間
を過ぎた場合は、内部タイムアウト回路での制御を止
め、外部ライトイネーブル信号／ＷＥで制御を行う構成
となっている。
【００５７】換言すれば、メモリセルアレイ１５に対す
る書き込み動作時に、内部タイムアウト回路で指示され
た期間より前にＡＴＤ３ｄによって外部ライトイネーブ
ル信号／ＷＥの遷移が検知されたときは、内部タイムア
ウト回路によってメモリセルアレイ１５の動作を制御
し、内部タイムアウト回路で指示された期間の経過後に
ＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの
遷移が検知されたときは、外部ライトイネーブル信号／
ＷＥの遷移に応答してメモリセルアレイ１５の動作を制
御するものである。
る書き込み動作時に、内部タイムアウト回路で指示され
た期間より前にＡＴＤ３ｄによって外部ライトイネーブ
ル信号／ＷＥの遷移が検知されたときは、内部タイムア
ウト回路によってメモリセルアレイ１５の動作を制御
し、内部タイムアウト回路で指示された期間の経過後に
ＡＴＤ３ｄによって外部ライトイネーブル信号／ＷＥの
遷移が検知されたときは、外部ライトイネーブル信号／
ＷＥの遷移に応答してメモリセルアレイ１５の動作を制
御するものである。
【００５８】図８（ａ）に示す読み出し動作は、図２２
（ａ）に示した従来の半導体集積回路装置における読み
出し動作と同様である。
（ａ）に示した従来の半導体集積回路装置における読み
出し動作と同様である。
【００５９】一方、図８（ｂ）に示す書き込み動作で
は、アドレスの遷移をトリガにして書き込み動作が開始
され、外部ライトイネーブル信号／ＷＥの書き込み命令
の長さが内部タイムアウト時間内であれば、内部タイム
アウト回路での制御が行われる。そして、外部ライトイ
ネーブル信号／ＷＥの書き込み命令の長さが内部タイム
アウト時間を過ぎた場合は、内部タイムアウト回路での
制御を止め、外部ライトイネーブル信号／ＷＥで制御を
行う。例えば、ワード線ＷＬやプレート線ＰＬのプリチ
ャージ動作は、外部ライトイネーブル信号／ＷＥの立ち
上がりエッジをトリガにして開始する。
は、アドレスの遷移をトリガにして書き込み動作が開始
され、外部ライトイネーブル信号／ＷＥの書き込み命令
の長さが内部タイムアウト時間内であれば、内部タイム
アウト回路での制御が行われる。そして、外部ライトイ
ネーブル信号／ＷＥの書き込み命令の長さが内部タイム
アウト時間を過ぎた場合は、内部タイムアウト回路での
制御を止め、外部ライトイネーブル信号／ＷＥで制御を
行う。例えば、ワード線ＷＬやプレート線ＰＬのプリチ
ャージ動作は、外部ライトイネーブル信号／ＷＥの立ち
上がりエッジをトリガにして開始する。
【００６０】これにより、第１の実施の形態と同様に、
読み出し動作時にはタイムアウト回路を用いて内部回路
の動作を制御し、書き込み動作のサイクル時間は外部ラ
イトイネーブル信号／ＷＥで決めることができるので、
書き込み動作の自由度を向上できる。
読み出し動作時にはタイムアウト回路を用いて内部回路
の動作を制御し、書き込み動作のサイクル時間は外部ラ
イトイネーブル信号／ＷＥで決めることができるので、
書き込み動作の自由度を向上できる。
【００６１】図９は、本第２の実施の形態に係る半導体
集積回路装置を実現するための内部ＣＥ制御回路１の具
体的な構成例を示している。この内部ＣＥ制御回路１
は、インバータ１００，１０１，１０２、遅延回路（de
lay）１０３及びＮＡＮＤ回路１０４，１０５を含んで
構成されたパルスジェネレータである。入力回路及びＡ
ＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理
積信号ＡＴＤＳＵＭは、インバータ１００の入力端に供
給される。このインバータ１００の出力信号Ｐ１は、Ｎ
ＡＮＤ回路１０５の一方の入力端及び遅延回路１０３に
供給される。上記遅延回路１０３から出力される遅延信
号Ｐ２は、ＮＡＮＤ回路１０４の一方の入力端に供給さ
れる。
集積回路装置を実現するための内部ＣＥ制御回路１の具
体的な構成例を示している。この内部ＣＥ制御回路１
は、インバータ１００，１０１，１０２、遅延回路（de
lay）１０３及びＮＡＮＤ回路１０４，１０５を含んで
構成されたパルスジェネレータである。入力回路及びＡ
ＴＤ回路（入力回路／ＡＴＤ）１１から出力される論理
積信号ＡＴＤＳＵＭは、インバータ１００の入力端に供
給される。このインバータ１００の出力信号Ｐ１は、Ｎ
ＡＮＤ回路１０５の一方の入力端及び遅延回路１０３に
供給される。上記遅延回路１０３から出力される遅延信
号Ｐ２は、ＮＡＮＤ回路１０４の一方の入力端に供給さ
れる。
【００６２】また、内部ＷＥ制御回路６から出力される
内部ライトイネーブル信号ＩＮＷＥは、インバータ１０
１の入力端に供給される。このインバータ１０１の出力
信号Ｐ３は、上記ＮＡＮＤ回路１０４の他方の入力端に
供給される。上記ＮＡＮＤ回路１０４の出力信号は、イ
ンバータ１０２の入力端に供給され、このインバータ１
０２の出力信号Ｐ４は、上記ＮＡＮＤ回路１０５の他方
の入力端に供給される。そして、このＮＡＮＤ回路１０
５の出力端から内部チップイネーブル信号ＩＮＣＥを出
力するようになっている。
内部ライトイネーブル信号ＩＮＷＥは、インバータ１０
１の入力端に供給される。このインバータ１０１の出力
信号Ｐ３は、上記ＮＡＮＤ回路１０４の他方の入力端に
供給される。上記ＮＡＮＤ回路１０４の出力信号は、イ
ンバータ１０２の入力端に供給され、このインバータ１
０２の出力信号Ｐ４は、上記ＮＡＮＤ回路１０５の他方
の入力端に供給される。そして、このＮＡＮＤ回路１０
５の出力端から内部チップイネーブル信号ＩＮＣＥを出
力するようになっている。
【００６３】この図９に示す回路は、図１０のタイミン
グチャートに示すような動作を行う。読み出し動作で
は、（ａ）図に示すように、アドレス信号の遷移を入力
回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１で検知
し、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、
インバータ１００の出力信号Ｐ１は“Ｈ”レベルとな
り、ＮＡＮＤ回路１０５から出力される内部チップイネ
ーブル信号は“Ｈ”レベルとなる。また、上記インバー
タ１００の出力信号Ｐ１は、遅延回路１０３で遅延さ
れ、ＮＡＮＤ回路１０４の一方の入力端に供給される。
この時、内部ＷＥ制御回路６から出力される内部ライト
イネーブル信号ＩＮＷＥは常に“Ｌ”レベルとなってい
るため、インバータ１０１の出力信号Ｐ３は常に“Ｈ”
レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”
レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベ
ルとなる。よって、ＮＡＮＤ回路１０５から出力される
内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルにな
る。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴ
ＤＳＵＭが“Ｌ”レベルとなってから、遅延回路１０３
による遅延時間まで“Ｈ”レベルとなるパルス信号（Au
to pulse）を生成するパルスジェネレータとして働く。
グチャートに示すような動作を行う。読み出し動作で
は、（ａ）図に示すように、アドレス信号の遷移を入力
回路及びＡＴＤ回路（入力回路／ＡＴＤ）１１で検知
し、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、
インバータ１００の出力信号Ｐ１は“Ｈ”レベルとな
り、ＮＡＮＤ回路１０５から出力される内部チップイネ
ーブル信号は“Ｈ”レベルとなる。また、上記インバー
タ１００の出力信号Ｐ１は、遅延回路１０３で遅延さ
れ、ＮＡＮＤ回路１０４の一方の入力端に供給される。
この時、内部ＷＥ制御回路６から出力される内部ライト
イネーブル信号ＩＮＷＥは常に“Ｌ”レベルとなってい
るため、インバータ１０１の出力信号Ｐ３は常に“Ｈ”
レベルであり、ＮＡＮＤ回路１０４の出力信号は“Ｌ”
レベル、インバータ１０２の出力信号Ｐ４は“Ｈ”レベ
ルとなる。よって、ＮＡＮＤ回路１０５から出力される
内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルにな
る。すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴ
ＤＳＵＭが“Ｌ”レベルとなってから、遅延回路１０３
による遅延時間まで“Ｈ”レベルとなるパルス信号（Au
to pulse）を生成するパルスジェネレータとして働く。
【００６４】一方、書き込み動作では、（ｂ）図に示す
ように、アドレスの遷移を検知して入力回路及びＡＴＤ
回路（入力回路／ＡＴＤ）１１から出力される論理積信
号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１
００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回
路１０５から出力される内部チップイネーブル信号は
“Ｈ”レベルとなる。また、上記インバータ１００の出
力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回
路１０４の一方の入力端に供給される。この時、内部Ｗ
Ｅ制御回路６から出力される内部ライトイネーブル信号
ＩＮＷＥは“Ｌ”レベルとなっているため、インバータ
１０１の出力信号Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ
回路１０４の出力信号は“Ｌ”レベル、インバータ１０
２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡ
ＮＤ回路１０５から出力される内部チップイネーブル信
号ＩＮＣＥは“Ｌ”レベルになる。そして、上記遅延回
路１０３の遅延時間内に外部ライトイネーブル信号／Ｗ
Ｅが“Ｌ”レベルとなり、書き込み動作に入ると、内部
ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、
上記遅延回路１０３による遅延時間に拘わらず外部ライ
トイネーブル信号／ＷＥが“Ｈ”レベルとなるまでの間
は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レ
ベルを保ち続ける。すなわち、内部ＣＥ制御回路１は、
論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、
外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなる
まで“Ｈ”レベルを維持するパルス信号（Ext. pulse）
を生成するパルスジェネレータとして働く。
ように、アドレスの遷移を検知して入力回路及びＡＴＤ
回路（入力回路／ＡＴＤ）１１から出力される論理積信
号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ１
００の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回
路１０５から出力される内部チップイネーブル信号は
“Ｈ”レベルとなる。また、上記インバータ１００の出
力信号Ｐ１は、遅延回路１０３で遅延され、ＮＡＮＤ回
路１０４の一方の入力端に供給される。この時、内部Ｗ
Ｅ制御回路６から出力される内部ライトイネーブル信号
ＩＮＷＥは“Ｌ”レベルとなっているため、インバータ
１０１の出力信号Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ
回路１０４の出力信号は“Ｌ”レベル、インバータ１０
２の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡ
ＮＤ回路１０５から出力される内部チップイネーブル信
号ＩＮＣＥは“Ｌ”レベルになる。そして、上記遅延回
路１０３の遅延時間内に外部ライトイネーブル信号／Ｗ
Ｅが“Ｌ”レベルとなり、書き込み動作に入ると、内部
ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、
上記遅延回路１０３による遅延時間に拘わらず外部ライ
トイネーブル信号／ＷＥが“Ｈ”レベルとなるまでの間
は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レ
ベルを保ち続ける。すなわち、内部ＣＥ制御回路１は、
論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、
外部ライトイネーブル信号／ＷＥが“Ｈ”レベルとなる
まで“Ｈ”レベルを維持するパルス信号（Ext. pulse）
を生成するパルスジェネレータとして働く。
【００６５】また、サイクル動作の開始がアドレスの遷
移ではなく、外部ライトイネーブル信号／ＷＥの遷移を
検知した場合も同様に、入力回路及びＡＴＤ回路（入力
回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳ
ＵＭにより、同様な動作を行うことができる。すなわ
ち、書き込み動作における内部チップイネーブル信号Ｉ
ＮＣＥは、内部タイムアウト時間によらず、外部ライト
イネーブル信号／ＷＥで制御されることになる。
移ではなく、外部ライトイネーブル信号／ＷＥの遷移を
検知した場合も同様に、入力回路及びＡＴＤ回路（入力
回路／ＡＴＤ）１１から出力される論理積信号ＡＴＤＳ
ＵＭにより、同様な動作を行うことができる。すなわ
ち、書き込み動作における内部チップイネーブル信号Ｉ
ＮＣＥは、内部タイムアウト時間によらず、外部ライト
イネーブル信号／ＷＥで制御されることになる。
【００６６】従って、上記のような構成によれば、第１
の実施の形態と同様に、読み出し動作時にはタイムアウ
ト回路を用いて内部回路の動作を制御し、書き込み動作
時には外部入力信号（外部ライトイネーブル信号／Ｗ
Ｅ）を用いてサイクル時間を外部から決定できる。よっ
て、非同期動作を行っても書き込み動作の自由度を高め
ることができ、ユーザの使い勝手を向上できる。
の実施の形態と同様に、読み出し動作時にはタイムアウ
ト回路を用いて内部回路の動作を制御し、書き込み動作
時には外部入力信号（外部ライトイネーブル信号／Ｗ
Ｅ）を用いてサイクル時間を外部から決定できる。よっ
て、非同期動作を行っても書き込み動作の自由度を高め
ることができ、ユーザの使い勝手を向上できる。
【００６７】［第３の実施の形態］図１１乃至図１７
は、本発明の第３の実施の形態に係る半導体集積回路装
置について説明するためのもので、図１１は擬似ＳＲＡ
Ｍの要部の詳細な構成例を示すブロック図、図１２及び
図１３はその動作を示すタイミングチャート、図１４は
書き込みモードラッチＯＮ／ＯＦＦ回路の構成例を示す
回路図、図１５は図１４に示した回路の動作を示すタイ
ミングチャートであり、（ａ）図は遅い書き込み動作、
（ｂ）図は通常の書き込み動作、図１６はトリガ遅延Ｏ
Ｎ／ＯＦＦ回路の構成例を示す回路図、図１７は図１６
に示した回路の動作を示すタイミングチャートであり、
（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込
み動作である。
は、本発明の第３の実施の形態に係る半導体集積回路装
置について説明するためのもので、図１１は擬似ＳＲＡ
Ｍの要部の詳細な構成例を示すブロック図、図１２及び
図１３はその動作を示すタイミングチャート、図１４は
書き込みモードラッチＯＮ／ＯＦＦ回路の構成例を示す
回路図、図１５は図１４に示した回路の動作を示すタイ
ミングチャートであり、（ａ）図は遅い書き込み動作、
（ｂ）図は通常の書き込み動作、図１６はトリガ遅延Ｏ
Ｎ／ＯＦＦ回路の構成例を示す回路図、図１７は図１６
に示した回路の動作を示すタイミングチャートであり、
（ａ）図は遅い書き込み動作、（ｂ）図は通常の書き込
み動作である。
【００６８】本第３の実施の形態に係る半導体集積回路
装置は、図１１に示すように、図７に示した第２の実施
の形態の半導体集積回路装置に加えて、外部ライトイネ
ーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄとＡＮＤ
回路４との間にトリガ遅延ＯＮ／ＯＦＦ回路２４を設け
るとともに、第１の内部ＷＥ制御回路６の出力端に書き
込み（Write）モードラッチＯＮ／ＯＦＦ回路２０を設
けたものである。
装置は、図１１に示すように、図７に示した第２の実施
の形態の半導体集積回路装置に加えて、外部ライトイネ
ーブル信号／ＷＥの遷移を検知するＡＴＤ３ｄとＡＮＤ
回路４との間にトリガ遅延ＯＮ／ＯＦＦ回路２４を設け
るとともに、第１の内部ＷＥ制御回路６の出力端に書き
込み（Write）モードラッチＯＮ／ＯＦＦ回路２０を設
けたものである。
【００６９】上記書き込みモードラッチＯＮ／ＯＦＦ回
路２０は、セルへのデータの書き込みを当サイクルでは
行わず次のサイクルで行うためのものである。この書き
込みモードラッチＯＮ／ＯＦＦ回路２０には、第１の内
部ＷＥ制御回路（Int. WE Clock 1）６の出力信号ＩＮ
ＷＥ１とプレート線制御回路（PL Control）７の出力信
号ＰＬＣＬＫが供給される。この書き込みモードラッチ
ＯＮ／ＯＦＦ回路２０の出力信号に基づいて、第２の内
部ＷＥ制御回路２５から出力信号ＩＮＷＥ２を発生し、
それをデータラッチ２２に供給するようになっている。
また、上記第１の内部ライトイネーブル信号ＩＮＷＥ１
は、入出力系制御回路１７に供給される。
路２０は、セルへのデータの書き込みを当サイクルでは
行わず次のサイクルで行うためのものである。この書き
込みモードラッチＯＮ／ＯＦＦ回路２０には、第１の内
部ＷＥ制御回路（Int. WE Clock 1）６の出力信号ＩＮ
ＷＥ１とプレート線制御回路（PL Control）７の出力信
号ＰＬＣＬＫが供給される。この書き込みモードラッチ
ＯＮ／ＯＦＦ回路２０の出力信号に基づいて、第２の内
部ＷＥ制御回路２５から出力信号ＩＮＷＥ２を発生し、
それをデータラッチ２２に供給するようになっている。
また、上記第１の内部ライトイネーブル信号ＩＮＷＥ１
は、入出力系制御回路１７に供給される。
【００７０】図１４は、上記書き込みモードラッチＯＮ
／ＯＦＦ回路２０の具体的な構成例を示している。この
回路は、セット信号生成回路２００、リセット信号生成
回路２０１、フリップ・フロップ回路２０２及び論理回
路２０３等を含んで構成されている。上記セット信号生
成回路２００は、ＮＡＮＤ回路２０４とＮＯＲ回路２０
５とを備えている。上記ＮＡＮＤ回路２０４の第１の入
力端には、内部サイクル時間を制御する第１の内部チッ
プイネーブル信号ＩＮＣＥ１が供給され、第２の入力端
には内部書き込み動作を制御する第１の内部ライトイネ
ーブル信号ＩＮＷＥ１が供給され、第３の入力端には上
記ＮＯＲ回路２０５の出力信号が供給される。このＮＯ
Ｒ回路２０５の入力端には、内部アクティブ時間を制御
する第２の内部チップイネーブル信号ＩＮＣＥ２とプレ
ート線制御回路７の出力信号ＰＬＣＬＫが供給される。
そして、上記ＮＡＮＤ回路２０４からフリップ・フロッ
プ回路２０２のセット信号Ｓが出力される。
／ＯＦＦ回路２０の具体的な構成例を示している。この
回路は、セット信号生成回路２００、リセット信号生成
回路２０１、フリップ・フロップ回路２０２及び論理回
路２０３等を含んで構成されている。上記セット信号生
成回路２００は、ＮＡＮＤ回路２０４とＮＯＲ回路２０
５とを備えている。上記ＮＡＮＤ回路２０４の第１の入
力端には、内部サイクル時間を制御する第１の内部チッ
プイネーブル信号ＩＮＣＥ１が供給され、第２の入力端
には内部書き込み動作を制御する第１の内部ライトイネ
ーブル信号ＩＮＷＥ１が供給され、第３の入力端には上
記ＮＯＲ回路２０５の出力信号が供給される。このＮＯ
Ｒ回路２０５の入力端には、内部アクティブ時間を制御
する第２の内部チップイネーブル信号ＩＮＣＥ２とプレ
ート線制御回路７の出力信号ＰＬＣＬＫが供給される。
そして、上記ＮＡＮＤ回路２０４からフリップ・フロッ
プ回路２０２のセット信号Ｓが出力される。
【００７１】また、上記リセット信号生成回路２０１
は、インバータ２０６、ＮＡＮＤ回路２０７及び縦続接
続された奇数段のインバータ（奇数ＩＮＶ）回路２０８
を含んで構成されている。上記インバータ２０６の入力
端には、プレート線制御回路７の出力信号ＰＬＣＬＫが
供給される。このインバータ２０６の出力信号は、ＮＡ
ＮＤ回路２０７の第１の入力端及びインバータ回路２０
８の入力端に供給される。上記ＮＡＮＤ回路２０７の第
２の入力端には上記インバータ回路２０８の出力信号が
供給され、第３の入力端にはフリップ・フロップ回路２
０２の出力信号ＳＷＦＬＧが供給される。そして、上記
ＮＡＮＤ回路２０７の出力端からフリップ・フロップ回
路２０２のリセット信号Ｒが出力される。
は、インバータ２０６、ＮＡＮＤ回路２０７及び縦続接
続された奇数段のインバータ（奇数ＩＮＶ）回路２０８
を含んで構成されている。上記インバータ２０６の入力
端には、プレート線制御回路７の出力信号ＰＬＣＬＫが
供給される。このインバータ２０６の出力信号は、ＮＡ
ＮＤ回路２０７の第１の入力端及びインバータ回路２０
８の入力端に供給される。上記ＮＡＮＤ回路２０７の第
２の入力端には上記インバータ回路２０８の出力信号が
供給され、第３の入力端にはフリップ・フロップ回路２
０２の出力信号ＳＷＦＬＧが供給される。そして、上記
ＮＡＮＤ回路２０７の出力端からフリップ・フロップ回
路２０２のリセット信号Ｒが出力される。
【００７２】更に、フリップ・フロップ回路２０２は、
ＮＡＮＤ回路２０９と２１０とで形成されている。ＮＡ
ＮＤ回路２０９の一方の入力端には、セット信号生成回
路２００から出力されるセット信号Ｓが供給され、他方
の入力端にはＮＡＮＤ回路２１０の出力信号が供給され
る。上記ＮＡＮＤ回路２１０の一方の入力端には、リセ
ット信号生成回路２０１から出力されるリセット信号Ｒ
が供給され、他方の入力端にはＮＡＮＤ回路２０９の出
力信号が供給される。そして、上記ＮＡＮＤ回路２０９
の出力端から信号ＳＷＦＬＧが出力されるようになって
いる。
ＮＡＮＤ回路２０９と２１０とで形成されている。ＮＡ
ＮＤ回路２０９の一方の入力端には、セット信号生成回
路２００から出力されるセット信号Ｓが供給され、他方
の入力端にはＮＡＮＤ回路２１０の出力信号が供給され
る。上記ＮＡＮＤ回路２１０の一方の入力端には、リセ
ット信号生成回路２０１から出力されるリセット信号Ｒ
が供給され、他方の入力端にはＮＡＮＤ回路２０９の出
力信号が供給される。そして、上記ＮＡＮＤ回路２０９
の出力端から信号ＳＷＦＬＧが出力されるようになって
いる。
【００７３】論理回路２０３は、ＮＯＲ回路２１１とイ
ンバータ２１２とを含んで構成されている。上記ＮＯＲ
回路２１１の一方の入力端には、上記フリップ・フロッ
プ回路２０２の出力信号ＳＷＦＬＧが供給され、他方の
入力端には上記第１の内部ライトイネーブル信号ＩＮＷ
Ｅ１が入力される。このＮＯＲ回路２１１の出力信号が
インバータ２１２で反転されて第２の内部ライトイネー
ブル信号ＩＮＷＥ２が生成される。
ンバータ２１２とを含んで構成されている。上記ＮＯＲ
回路２１１の一方の入力端には、上記フリップ・フロッ
プ回路２０２の出力信号ＳＷＦＬＧが供給され、他方の
入力端には上記第１の内部ライトイネーブル信号ＩＮＷ
Ｅ１が入力される。このＮＯＲ回路２１１の出力信号が
インバータ２１２で反転されて第２の内部ライトイネー
ブル信号ＩＮＷＥ２が生成される。
【００７４】上記書き込みモードラッチＯＮ／ＯＦＦ回
路２０は、図１５のタイミングチャートに示すように動
作する。（ａ）図は遅い書き込み動作（Write）の場合
であり、（ｂ）図は通常の書き込み動作（Write）の場
合を示している。（ａ）図に示すような遅い書き込み動
作の場合には、セット信号生成回路２００によりプレー
ト線ＰＬがパルス駆動を終えてからの書き込みであるこ
とを検知して、フリップ・フロップ回路２０２をセット
し、信号ＳＷＦＬＧを“Ｈ”レベルにする。この信号Ｓ
ＷＦＬＧは、次のサイクルのプレート線ＰＬがパルス駆
動を終えたことを検知してリセット信号生成回路２０１
で発生されるリセット信号Ｒでリセットされるまで
“Ｈ”レベルを保ち続ける。上記信号ＳＷＦＬＧの
“Ｈ”レベルにより、論理回路２０３の出力信号ＩＮＷ
Ｅ２も同様なレベルで変化する。
路２０は、図１５のタイミングチャートに示すように動
作する。（ａ）図は遅い書き込み動作（Write）の場合
であり、（ｂ）図は通常の書き込み動作（Write）の場
合を示している。（ａ）図に示すような遅い書き込み動
作の場合には、セット信号生成回路２００によりプレー
ト線ＰＬがパルス駆動を終えてからの書き込みであるこ
とを検知して、フリップ・フロップ回路２０２をセット
し、信号ＳＷＦＬＧを“Ｈ”レベルにする。この信号Ｓ
ＷＦＬＧは、次のサイクルのプレート線ＰＬがパルス駆
動を終えたことを検知してリセット信号生成回路２０１
で発生されるリセット信号Ｒでリセットされるまで
“Ｈ”レベルを保ち続ける。上記信号ＳＷＦＬＧの
“Ｈ”レベルにより、論理回路２０３の出力信号ＩＮＷ
Ｅ２も同様なレベルで変化する。
【００７５】すなわち、書き込みモードのセットは外部
ライトイネーブル信号／ＷＥに基づいて生成される第１
の内部ライトイネーブル信号ＩＮＷＥ１で行われるが、
リセットは次のサイクルで実際にセルに書き込みが可能
となる期間まで延長されることになる。
ライトイネーブル信号／ＷＥに基づいて生成される第１
の内部ライトイネーブル信号ＩＮＷＥ１で行われるが、
リセットは次のサイクルで実際にセルに書き込みが可能
となる期間まで延長されることになる。
【００７６】これに対し、（ｂ）図に示すように、プレ
ート線ＰＬがパルス駆動されている最中に書き込みが始
まる通常の書き込み動作の場合には、信号ＳＷＦＬＧは
常に“Ｌ”レベルとなり、論理回路２０３の出力信号Ｉ
ＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ
１に基づいて発生される。
ート線ＰＬがパルス駆動されている最中に書き込みが始
まる通常の書き込み動作の場合には、信号ＳＷＦＬＧは
常に“Ｌ”レベルとなり、論理回路２０３の出力信号Ｉ
ＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮＷＥ
１に基づいて発生される。
【００７７】すなわち、第２の内部ライトイネーブル信
号ＩＮＷＥ２は、外部ライトイネーブル信号／ＷＥで起
動され、書き込みモードをラッチして次のサイクルでプ
レート線ＰＬの電位が立ち下がるまで書き込みモードを
保持する。また、アドレスが遷移してサイクルが始まっ
てから、プレート線ＰＬやワード線ＷＬのプリチャージ
が始まる前に書き込み動作が始まる動作（通常の書き込
み動作）の場合は、上記第２の内部ライトイネーブル信
号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮ
ＷＥ１と同様に外部ライトイネーブル信号／ＷＥに基づ
いて生成される。
号ＩＮＷＥ２は、外部ライトイネーブル信号／ＷＥで起
動され、書き込みモードをラッチして次のサイクルでプ
レート線ＰＬの電位が立ち下がるまで書き込みモードを
保持する。また、アドレスが遷移してサイクルが始まっ
てから、プレート線ＰＬやワード線ＷＬのプリチャージ
が始まる前に書き込み動作が始まる動作（通常の書き込
み動作）の場合は、上記第２の内部ライトイネーブル信
号ＩＮＷＥ２は、第１の内部ライトイネーブル信号ＩＮ
ＷＥ１と同様に外部ライトイネーブル信号／ＷＥに基づ
いて生成される。
【００７８】上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、
外部ライトイネーブル信号／ＷＥの遷移トリガを当サイ
クル内で受け付けずに、サイクルの終了を待って受け付
けるようにするためのものである。
外部ライトイネーブル信号／ＷＥの遷移トリガを当サイ
クル内で受け付けずに、サイクルの終了を待って受け付
けるようにするためのものである。
【００７９】図１６は、上記トリガ遅延ＯＮ／ＯＦＦ回
路２４の具体的な構成例を示している。このトリガ遅延
ＯＮ／ＯＦＦ回路２４は、パルス信号発生回路２２０、
信号発生回路２２１及び論理スイッチ回路２２２を含ん
で構成されている。上記パルス信号発生回路２２０は、
内部サイクル時間を制御する第１の内部チップイネーブ
ル信号ＩＮＣＥ１のサイクル終了時にパルス信号ＡＴＤ
ＷＥ２を発生するものである。このパルス信号発生回路
２２０は、インバータ２２３、ＮＡＮＤ回路２２４及び
縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路
２２５を含んで構成されている。上記インバータ２２３
の入力端には、内部サイクル時間を制御する第１の内部
チップイネーブル信号ＩＮＣＥ１が供給され、このイン
バータ２２３の出力信号がＮＡＮＤ回路２２４の一方の
入力端及びインバータ回路２２５の入力端に供給され
る。上記インバータ回路２２５の出力信号は上記ＮＡＮ
Ｄ回路２２４の他方の入力端に供給され、このＮＡＮＤ
回路２２４からパルス信号ＡＴＤＷＥ２が出力される。
路２４の具体的な構成例を示している。このトリガ遅延
ＯＮ／ＯＦＦ回路２４は、パルス信号発生回路２２０、
信号発生回路２２１及び論理スイッチ回路２２２を含ん
で構成されている。上記パルス信号発生回路２２０は、
内部サイクル時間を制御する第１の内部チップイネーブ
ル信号ＩＮＣＥ１のサイクル終了時にパルス信号ＡＴＤ
ＷＥ２を発生するものである。このパルス信号発生回路
２２０は、インバータ２２３、ＮＡＮＤ回路２２４及び
縦続接続された奇数段のインバータ（奇数ＩＮＶ）回路
２２５を含んで構成されている。上記インバータ２２３
の入力端には、内部サイクル時間を制御する第１の内部
チップイネーブル信号ＩＮＣＥ１が供給され、このイン
バータ２２３の出力信号がＮＡＮＤ回路２２４の一方の
入力端及びインバータ回路２２５の入力端に供給され
る。上記インバータ回路２２５の出力信号は上記ＮＡＮ
Ｄ回路２２４の他方の入力端に供給され、このＮＡＮＤ
回路２２４からパルス信号ＡＴＤＷＥ２が出力される。
【００８０】また、上記信号発生回路２２１は、図１１
に示した回路における入力回路及びＡＴＤ回路１１の一
部を示しており、外部ライトイネーブル信号／ＷＥが入
力されるバッファ（Buffer）２ｄと、この信号／ＷＥの
遷移を検知するＡＴＤ（アドレス遷移検知回路）３ｄを
抽出したものである。外部ライトイネーブル信号／ＷＥ
が遷移すると、上記ＡＴＤ３ｄから信号ＡＴＤＷＥ１が
出力される。
に示した回路における入力回路及びＡＴＤ回路１１の一
部を示しており、外部ライトイネーブル信号／ＷＥが入
力されるバッファ（Buffer）２ｄと、この信号／ＷＥの
遷移を検知するＡＴＤ（アドレス遷移検知回路）３ｄを
抽出したものである。外部ライトイネーブル信号／ＷＥ
が遷移すると、上記ＡＴＤ３ｄから信号ＡＴＤＷＥ１が
出力される。
【００８１】更に、上記論理スイッチ回路２２２は、上
記書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信
号ＳＷＦＬＧをスイッチ信号として用い、上記信号発生
回路２２１の出力信号ＡＴＤＷＥ１と上記パルス信号発
生回路２２０の出力信号ＡＴＤＷＥ２を切り換えて出力
するものである。この論理スイッチ回路２２２は、イン
バータ２２６とＮＡＮＤ回路２２７，２２８，２２９と
を含んで構成されている。上記インバータ２２６の入力
端には上記信号ＳＷＦＬＧが供給され、その反転信号が
ＮＡＮＤ回路２２７の一方の入力端に供給される。上記
ＮＡＮＤ回路２２７の他方の入力端には上記信号発生回
路２２１から出力される信号ＡＴＤＷＥ１が供給され、
その出力信号が上記ＮＡＮＤ回路２２９の一方の入力端
に供給される。また、上記ＮＡＮＤ回路２２８の一方の
入力端には上記信号ＳＷＦＬＧが供給され、他方の入力
端には上記パルス信号発生回路２２０の出力信号ＡＴＤ
ＷＥ２が供給される。このＮＡＮＤ回路２２８の出力信
号は、ＮＡＮＤ回路２２９の他方の入力端に供給され
る。そして、このＮＡＮＤ回路２２９の出力端から信号
ＡＴＤＷＥ３を出力するようになっている。
記書き込みモードラッチＯＮ／ＯＦＦ回路２０の出力信
号ＳＷＦＬＧをスイッチ信号として用い、上記信号発生
回路２２１の出力信号ＡＴＤＷＥ１と上記パルス信号発
生回路２２０の出力信号ＡＴＤＷＥ２を切り換えて出力
するものである。この論理スイッチ回路２２２は、イン
バータ２２６とＮＡＮＤ回路２２７，２２８，２２９と
を含んで構成されている。上記インバータ２２６の入力
端には上記信号ＳＷＦＬＧが供給され、その反転信号が
ＮＡＮＤ回路２２７の一方の入力端に供給される。上記
ＮＡＮＤ回路２２７の他方の入力端には上記信号発生回
路２２１から出力される信号ＡＴＤＷＥ１が供給され、
その出力信号が上記ＮＡＮＤ回路２２９の一方の入力端
に供給される。また、上記ＮＡＮＤ回路２２８の一方の
入力端には上記信号ＳＷＦＬＧが供給され、他方の入力
端には上記パルス信号発生回路２２０の出力信号ＡＴＤ
ＷＥ２が供給される。このＮＡＮＤ回路２２８の出力信
号は、ＮＡＮＤ回路２２９の他方の入力端に供給され
る。そして、このＮＡＮＤ回路２２９の出力端から信号
ＡＴＤＷＥ３を出力するようになっている。
【００８２】上記トリガ遅延ＯＮ／ＯＦＦ回路２４は、
図１７のタイミングチャートに示すように動作する。
（ａ）図は遅い書き込み動作（Write）の場合であり、
（ｂ）図は通常の書き込み動作（Write）の場合を示し
ている。（ａ）図に示すような遅い書き込み動作の場合
には、前述したように信号ＳＷＦＬＧは内部ライトイネ
ーブル信号ＩＮＷＥ１でセット（“Ｈ”レベル）され、
リセットは次のサイクルで実際に書き込みが可能となる
期間まで延長される。信号ＳＷＦＬＧが“Ｈ”レベルの
期間中は、信号ＡＴＤＷＥ２の系が論理スイッチ回路２
２２により生かされ、この期間に第１の内部チップイネ
ーブル信号ＩＮＣＥ１のサイクル終了パルス信号ＡＴＤ
ＷＥ２が発生した場合、論理スイッチ回路２２２の出力
信号ＡＴＤＷＥ３としてパルスが発生する。
図１７のタイミングチャートに示すように動作する。
（ａ）図は遅い書き込み動作（Write）の場合であり、
（ｂ）図は通常の書き込み動作（Write）の場合を示し
ている。（ａ）図に示すような遅い書き込み動作の場合
には、前述したように信号ＳＷＦＬＧは内部ライトイネ
ーブル信号ＩＮＷＥ１でセット（“Ｈ”レベル）され、
リセットは次のサイクルで実際に書き込みが可能となる
期間まで延長される。信号ＳＷＦＬＧが“Ｈ”レベルの
期間中は、信号ＡＴＤＷＥ２の系が論理スイッチ回路２
２２により生かされ、この期間に第１の内部チップイネ
ーブル信号ＩＮＣＥ１のサイクル終了パルス信号ＡＴＤ
ＷＥ２が発生した場合、論理スイッチ回路２２２の出力
信号ＡＴＤＷＥ３としてパルスが発生する。
【００８３】一方、（ｂ）図に示すような通常の書き込
み動作の場合、信号ＳＷＦＬＧは常に“Ｌ”レベルとな
り、信号ＡＴＤＷＥ１の系が論理スイッチ回路２２２に
より生かされ、外部ライトイネーブル信号／ＷＥの遷移
を検知するＡＴＤ３ｄの出力信号ＡＴＤＷＥ１に基づい
て論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３とし
てパルスが発生する。
み動作の場合、信号ＳＷＦＬＧは常に“Ｌ”レベルとな
り、信号ＡＴＤＷＥ１の系が論理スイッチ回路２２２に
より生かされ、外部ライトイネーブル信号／ＷＥの遷移
を検知するＡＴＤ３ｄの出力信号ＡＴＤＷＥ１に基づい
て論理スイッチ回路２２２の出力信号ＡＴＤＷＥ３とし
てパルスが発生する。
【００８４】このような構成により、図１２で示したよ
うな遅い書き込み動作の場合、プレート線ＰＬがパルス
駆動を終えてからの書き込みであることを検知し、外部
ライトイネーブル信号／ＷＥの遷移検知によるトリガの
発生を当サイクルの終了時間まで遅延し、それを基に内
部ＣＥ制御信号ＩＮＣＥ１および信号ＩＮＣＥ２を生成
することができる。これにより、当サイクルで発生した
外部ライトイネーブル信号／ＷＥの遷移をあたかも次の
サイクルで遷移したかのように見せ、それに応答してト
リガを発生し、次の動作サイクルを開始することができ
る。
うな遅い書き込み動作の場合、プレート線ＰＬがパルス
駆動を終えてからの書き込みであることを検知し、外部
ライトイネーブル信号／ＷＥの遷移検知によるトリガの
発生を当サイクルの終了時間まで遅延し、それを基に内
部ＣＥ制御信号ＩＮＣＥ１および信号ＩＮＣＥ２を生成
することができる。これにより、当サイクルで発生した
外部ライトイネーブル信号／ＷＥの遷移をあたかも次の
サイクルで遷移したかのように見せ、それに応答してト
リガを発生し、次の動作サイクルを開始することができ
る。
【００８５】書き込みデータは当サイクル中のデータを
取り込む必要があるため、書き込みデータラッチ１８へ
の書き込みデータのラッチは、外部ライトイネーブル信
号／ＷＥに基づいて生成される信号ＩＮＷＥ１が入力さ
れる入出力系制御回路１７で行われる。
取り込む必要があるため、書き込みデータラッチ１８へ
の書き込みデータのラッチは、外部ライトイネーブル信
号／ＷＥに基づいて生成される信号ＩＮＷＥ１が入力さ
れる入出力系制御回路１７で行われる。
【００８６】以上の構成及び動作の概要をまとめると以
下のようになる。
下のようになる。
【００８７】アドレスが遷移してサイクルが始まってか
ら、遅く書き込み動作が始まると、最初は読み出し動作
が行われる。この際、プレート線ＰＬやワード線ＷＬの
プリチャージが始まる前（内部タイムアウト回路で規定
される時間内）に外部ライトイネーブル信号／ＷＥが
“Ｌ”レベルとなった場合は、外部ライトイネーブル信
号／ＷＥで制御可能である。しかし、プレート線ＰＬが
パルス駆動を終えてから（“Ｈ”レベルから“Ｌ”レベ
ルになってから）書き込み動作が開始されるような極端
に遅い場合には、当サイクル中の書き込みデータはラッ
チするが、当サイクル内にセルへの書き込み動作は行わ
ず、次のサイクルを自動的に起動し、次のサイクルでセ
ルへの書き込み動作を行う。
ら、遅く書き込み動作が始まると、最初は読み出し動作
が行われる。この際、プレート線ＰＬやワード線ＷＬの
プリチャージが始まる前（内部タイムアウト回路で規定
される時間内）に外部ライトイネーブル信号／ＷＥが
“Ｌ”レベルとなった場合は、外部ライトイネーブル信
号／ＷＥで制御可能である。しかし、プレート線ＰＬが
パルス駆動を終えてから（“Ｈ”レベルから“Ｌ”レベ
ルになってから）書き込み動作が開始されるような極端
に遅い場合には、当サイクル中の書き込みデータはラッ
チするが、当サイクル内にセルへの書き込み動作は行わ
ず、次のサイクルを自動的に起動し、次のサイクルでセ
ルへの書き込み動作を行う。
【００８８】なお、図１３のタイミングチャートに示し
たように、外部ライトイネーブル信号／ＷＥがサイクル
時間を超えてから“Ｌ”レベルとなるような、上記より
もっと遅く書き込み動作が開始された場合は、通常と同
じ動作が行われ、外部ライトイネーブル信号／ＷＥが
“Ｌ”レベルとなったことを検知してＡＴＤ回路３から
トリガを発生する。
たように、外部ライトイネーブル信号／ＷＥがサイクル
時間を超えてから“Ｌ”レベルとなるような、上記より
もっと遅く書き込み動作が開始された場合は、通常と同
じ動作が行われ、外部ライトイネーブル信号／ＷＥが
“Ｌ”レベルとなったことを検知してＡＴＤ回路３から
トリガを発生する。
【００８９】更に、内部ＷＥ制御回路６が書き込み動作
中に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルか
ら“Ｈ”レベルにされてしまうと書き込み動作が終了し
てしまうので、内部回路が一旦書き込み動作に入った場
合は、所定幅の内部ライトイネーブル信号ＩＮＷＥ１を
生成し、一定時間は書き込み動作を保持するように構成
する。
中に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルか
ら“Ｈ”レベルにされてしまうと書き込み動作が終了し
てしまうので、内部回路が一旦書き込み動作に入った場
合は、所定幅の内部ライトイネーブル信号ＩＮＷＥ１を
生成し、一定時間は書き込み動作を保持するように構成
する。
【００９０】上述した構成を採用することにより、非同
期型であってもユーザが自由に書き込み動作を行うこと
ができる。
期型であってもユーザが自由に書き込み動作を行うこと
ができる。
【００９１】［第４の実施の形態］図１８は、本発明の
第４の実施の形態に係る半導体集積回路装置について説
明するためのブロック図である。本実施の形態では、バ
イト制御を可能な構成としている。バイト制御とは、例
えば１６ビット構成の半導体記憶装置の場合、下位８ビ
ット（ＬＢ）、上位８ビット（ＵＢ）に区分し、下位ビ
ット及び上位ビット毎にまとまった区分で読み書きする
ことができるものである。例えば、１６ビット構成品を
８ビット構成品のように使う場合や、下位ビットあるい
は上位ビットを別々に読み書きする場合に使われる。
第４の実施の形態に係る半導体集積回路装置について説
明するためのブロック図である。本実施の形態では、バ
イト制御を可能な構成としている。バイト制御とは、例
えば１６ビット構成の半導体記憶装置の場合、下位８ビ
ット（ＬＢ）、上位８ビット（ＵＢ）に区分し、下位ビ
ット及び上位ビット毎にまとまった区分で読み書きする
ことができるものである。例えば、１６ビット構成品を
８ビット構成品のように使う場合や、下位ビットあるい
は上位ビットを別々に読み書きする場合に使われる。
【００９２】このようなバイト制御を実現するために、
本第４の実施の形態では、前述した第３の実施の形態に
おけるバイト制御に関係する一部の回路を、下位ビット
用（ＬＢ）と上位ビット（ＵＢ）用の２系統設けてい
る。
本第４の実施の形態では、前述した第３の実施の形態に
おけるバイト制御に関係する一部の回路を、下位ビット
用（ＬＢ）と上位ビット（ＵＢ）用の２系統設けてい
る。
【００９３】図１８において、上記図１１と同一構成部
には同じ符号を付し、且つ下位ビット用には図１１で用
いた参照符号の後にＡ、上位ビット用には参照符号の後
にＢを付している。
には同じ符号を付し、且つ下位ビット用には図１１で用
いた参照符号の後にＡ、上位ビット用には参照符号の後
にＢを付している。
【００９４】図１８に示す回路の動作は図１１に示した
回路と下位ビット及び上位ビット毎にまとまった区分で
読み書きする点のみが異なり、基本的には同様であるの
で、その詳細な説明は省略する。
回路と下位ビット及び上位ビット毎にまとまった区分で
読み書きする点のみが異なり、基本的には同様であるの
で、その詳細な説明は省略する。
【００９５】［第５の実施の形態］図１９は、本発明の
第５の実施の形態に係る半導体集積回路装置について説
明するためのタイミングチャートである。本第５の実施
の形態では、プレート線ＰＬがパルス駆動を終えてから
書き込み動作が開始されるような極端に遅い場合に、再
度プレート線ＰＬやワード線ＷＬを駆動し直して当サイ
クル中にデータを書き込むように構成している。
第５の実施の形態に係る半導体集積回路装置について説
明するためのタイミングチャートである。本第５の実施
の形態では、プレート線ＰＬがパルス駆動を終えてから
書き込み動作が開始されるような極端に遅い場合に、再
度プレート線ＰＬやワード線ＷＬを駆動し直して当サイ
クル中にデータを書き込むように構成している。
【００９６】プレート線ＰＬやワード線ＷＬの再駆動に
は時間が掛かるが、上記第３及び第４の実施の形態のよ
うに次のサイクルまで待ってから書き込む方式と比べる
とサイクル時間の短縮が可能である。
は時間が掛かるが、上記第３及び第４の実施の形態のよ
うに次のサイクルまで待ってから書き込む方式と比べる
とサイクル時間の短縮が可能である。
【００９７】本第５の実施の形態により、前述した第１
乃至第４の実施の形態と同様に、非同期型であってもユ
ーザが自由に書き込み動作を行うことができる。但し、
短時間で書き込みモードに入ると、一旦書き込んだ（再
書き込みした）データを破壊したり、十分な書き込み時
間を確保できず、セルにデータが完全に書かれない可能
性がある。よって、この場合にはデータの破壊が引き起
こされる恐れがあるので、短時間で書き込みモードに入
らない装置に適用する必要がある。
乃至第４の実施の形態と同様に、非同期型であってもユ
ーザが自由に書き込み動作を行うことができる。但し、
短時間で書き込みモードに入ると、一旦書き込んだ（再
書き込みした）データを破壊したり、十分な書き込み時
間を確保できず、セルにデータが完全に書かれない可能
性がある。よって、この場合にはデータの破壊が引き起
こされる恐れがあるので、短時間で書き込みモードに入
らない装置に適用する必要がある。
【００９８】［第６の実施の形態］上記第１乃至第５の
実施の形態に係る半導体集積回路装置では、メモリコア
部に１トランジスタ・１キャパシタ構造を有する強誘電
体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬ
に接続されている強誘電体セルのアレイを用いた擬似Ｓ
ＲＡＭについて説明した。しかし、本発明は、メモリコ
ア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユ
ニットとしてビット線ＢＬ及びプレート線ＰＬに接続し
たアレイを用いた擬似ＳＲＡＭにも適用可能である。
実施の形態に係る半導体集積回路装置では、メモリコア
部に１トランジスタ・１キャパシタ構造を有する強誘電
体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬ
に接続されている強誘電体セルのアレイを用いた擬似Ｓ
ＲＡＭについて説明した。しかし、本発明は、メモリコ
ア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユ
ニットとしてビット線ＢＬ及びプレート線ＰＬに接続し
たアレイを用いた擬似ＳＲＡＭにも適用可能である。
【００９９】図２０は、ＴＣ並列ユニット直列接続型強
誘電体セルの１ユニット分の等価回路及びその動作波形
を示すタイミングチャートである。（ａ）図に示すＴＣ
並列ユニット直列接続型強誘電体セルの１ユニット分
は、複数個（本例では４個）の強誘電体セルＭＣ２−０
〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの
電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列
接続されたものである。各々の強誘電体セルＭＣ２−０
〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強
誘電体キャパシタＣ２が並列接続されて構成されてい
る。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３の
セルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ
３にそれぞれ接続され、ユニット選択トランジスタＳＴ
のゲートはユニット選択線ＢＳに接続されている。
誘電体セルの１ユニット分の等価回路及びその動作波形
を示すタイミングチャートである。（ａ）図に示すＴＣ
並列ユニット直列接続型強誘電体セルの１ユニット分
は、複数個（本例では４個）の強誘電体セルＭＣ２−０
〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの
電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列
接続されたものである。各々の強誘電体セルＭＣ２−０
〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強
誘電体キャパシタＣ２が並列接続されて構成されてい
る。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３の
セルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ
３にそれぞれ接続され、ユニット選択トランジスタＳＴ
のゲートはユニット選択線ＢＳに接続されている。
【０１００】上記ワード線ＷＬ０〜ＷＬ３は、選択され
た強誘電体セルに対応する１本以外は“Ｈ”レベルに設
定され、これに対応するセルトランジスタがオン状態に
制御される。そして、（ｂ）図のタイミングチャートに
示すように、選択された強誘電体セルに対応する１本
（ＷＬ）のみが“Ｌ”レベルに設定され、これに対応す
るセルトランジスタがオフ状態に制御される。この状態
でユニット選択線ＢＳが“Ｈ”レベルになると、ユニッ
ト選択トランジスタＳＴがオン状態となる。これによっ
て、選択された強誘電体セルのセルキャパシタにおける
一方の電極がビット線ＢＬに、他方の電極がプレート線
ＰＬに接続される。そして、プレート線ＰＬがパルス駆
動されると、上記選択された強誘電体セルのセルキャパ
シタの分極状態に応じてビット線ＢＬの電位が変化し、
“０”または“１”が読み出される。
た強誘電体セルに対応する１本以外は“Ｈ”レベルに設
定され、これに対応するセルトランジスタがオン状態に
制御される。そして、（ｂ）図のタイミングチャートに
示すように、選択された強誘電体セルに対応する１本
（ＷＬ）のみが“Ｌ”レベルに設定され、これに対応す
るセルトランジスタがオフ状態に制御される。この状態
でユニット選択線ＢＳが“Ｈ”レベルになると、ユニッ
ト選択トランジスタＳＴがオン状態となる。これによっ
て、選択された強誘電体セルのセルキャパシタにおける
一方の電極がビット線ＢＬに、他方の電極がプレート線
ＰＬに接続される。そして、プレート線ＰＬがパルス駆
動されると、上記選択された強誘電体セルのセルキャパ
シタの分極状態に応じてビット線ＢＬの電位が変化し、
“０”または“１”が読み出される。
【０１０１】上記のようなセル構成であっても、基本的
には上述した１トランジスタ・１キャパシタ構造を有す
る強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと
同様であり、実質的に同じ作用効果が得られる。
には上述した１トランジスタ・１キャパシタ構造を有す
る強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと
同様であり、実質的に同じ作用効果が得られる。
【０１０２】［第７の実施の形態］上記第１乃至第６の
実施の形態に係る半導体集積回路装置においては、図３
（ａ）及び図２０（ａ）に示したような、プレート線Ｐ
Ｌの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ
２をメモリコア部に用いた擬似ＳＲＡＭについて説明し
た。
実施の形態に係る半導体集積回路装置においては、図３
（ａ）及び図２０（ａ）に示したような、プレート線Ｐ
Ｌの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ
２をメモリコア部に用いた擬似ＳＲＡＭについて説明し
た。
【０１０３】これに対して、本第７の実施の形態では、
１トランジスタ・１キャパシタ構造を有するＤＲＡＭセ
ルをメモリコア部に用いている。
１トランジスタ・１キャパシタ構造を有するＤＲＡＭセ
ルをメモリコア部に用いている。
【０１０４】すなわち、上記メモリセルアレイ１５中に
は、図２１（ａ）に示すような１トランジスタ・１キャ
パシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス
状に配置されている。セルトランジスタＴ３の電流通路
の一端はビット線ＢＬに接続され、他端はセルキャパシ
タＣ３の一方の電極に接続される。上記セルキャパシタ
Ｃ３の他方の電極は、プレート線ＰＬに接続されてい
る。
は、図２１（ａ）に示すような１トランジスタ・１キャ
パシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス
状に配置されている。セルトランジスタＴ３の電流通路
の一端はビット線ＢＬに接続され、他端はセルキャパシ
タＣ３の一方の電極に接続される。上記セルキャパシタ
Ｃ３の他方の電極は、プレート線ＰＬに接続されてい
る。
【０１０５】そして、図２１（ｂ）に示すように、ビッ
ト線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位
が電源電圧ＶＣＣの１／２に設定された状態でワード線
ＷＬが選択される。これによって、キャパシタＣ３に蓄
積された電荷に応じてビット線ＢＬの電位がＶＣＣ／２
から“Ｈ”レベルまたは“Ｌ”レベルに変化し、記憶デ
ータが読み出される。
ト線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位
が電源電圧ＶＣＣの１／２に設定された状態でワード線
ＷＬが選択される。これによって、キャパシタＣ３に蓄
積された電荷に応じてビット線ＢＬの電位がＶＣＣ／２
から“Ｈ”レベルまたは“Ｌ”レベルに変化し、記憶デ
ータが読み出される。
【０１０６】このような構成であっても、基本的には上
述した第１乃至第５の実施の形態で説明した強誘電体セ
ルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭ
と同様であり、実質的に同じ作用効果が得られる。
述した第１乃至第５の実施の形態で説明した強誘電体セ
ルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭ
と同様であり、実質的に同じ作用効果が得られる。
【０１０７】上述したように本発明の各実施の形態に係
る擬似ＳＲＡＭを搭載した半導体集積回路装置によれ
ば、従来は対応できなかった非同期動作を行うことがで
きる。また、従来必要だった書き込み動作の制約をなく
すことができ、自由な書き込み動作に対応でき、ユーザ
の使い勝手を向上できる。
る擬似ＳＲＡＭを搭載した半導体集積回路装置によれ
ば、従来は対応できなかった非同期動作を行うことがで
きる。また、従来必要だった書き込み動作の制約をなく
すことができ、自由な書き込み動作に対応でき、ユーザ
の使い勝手を向上できる。
【０１０８】以上、第１乃至第７の実施の形態を用いて
本発明の説明を行ったが、本発明は上記各実施の形態に
限定されるものではなく、実施段階ではその要旨を逸脱
しない範囲で種々に変形することが可能である。また、
上記各実施の形態には種々の段階の発明が含まれてお
り、開示される複数の構成要件の適宜な組み合わせによ
り種々の発明が抽出され得る。例えば各実施の形態に示
される全構成要件からいくつかの構成要件が削除されて
も、発明が解決しようとする課題の欄で述べた課題の少
なくとも１つが解決でき、発明の効果の欄で述べられて
いる効果の少なくとも１つが得られる場合には、この構
成要件が削除された構成が発明として抽出され得る。
本発明の説明を行ったが、本発明は上記各実施の形態に
限定されるものではなく、実施段階ではその要旨を逸脱
しない範囲で種々に変形することが可能である。また、
上記各実施の形態には種々の段階の発明が含まれてお
り、開示される複数の構成要件の適宜な組み合わせによ
り種々の発明が抽出され得る。例えば各実施の形態に示
される全構成要件からいくつかの構成要件が削除されて
も、発明が解決しようとする課題の欄で述べた課題の少
なくとも１つが解決でき、発明の効果の欄で述べられて
いる効果の少なくとも１つが得られる場合には、この構
成要件が削除された構成が発明として抽出され得る。
【０１０９】
【発明の効果】以上説明したように、本発明によれば、
書き込み動作の自由度を高めることができ、ユーザの使
い勝手を向上できる半導体集積回路装置が得られる。
書き込み動作の自由度を高めることができ、ユーザの使
い勝手を向上できる半導体集積回路装置が得られる。
【図１】本発明の第１の実施の形態に係る半導体集積回
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの要部を抽出してその構
成例を示すブロック図。
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの要部を抽出してその構
成例を示すブロック図。
【図２】本発明の第１の実施の形態に係る半導体集積回
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの概要構成を示すブロッ
ク図。
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの概要構成を示すブロッ
ク図。
【図３】図２に示したメモリセルアレイの構成例につい
て説明するためのもので、（ａ）図は１トランジスタ・
１キャパシタ構造を有する強誘電体セルの等価回路図、
（ｂ）図はその動作波形を示すタイミングチャート。
て説明するためのもので、（ａ）図は１トランジスタ・
１キャパシタ構造を有する強誘電体セルの等価回路図、
（ｂ）図はその動作波形を示すタイミングチャート。
【図４】図３（ａ）に示した強誘電体キャパシタの印加
電圧と残留分極との関係（ヒステリシス特性）を示す特
性図。
電圧と残留分極との関係（ヒステリシス特性）を示す特
性図。
【図５】図１乃至図３に示した半導体集積回路装置の動
作について説明するためのもので、（ａ）図は同一アド
レスの読み出し−読み出し動作、（ｂ）図は書き込み−
書き込み動作。
作について説明するためのもので、（ａ）図は同一アド
レスの読み出し−読み出し動作、（ｂ）図は書き込み−
書き込み動作。
【図６】図１乃至図３に示した半導体集積回路装置の動
作について説明するためのもので、（ａ）図は同一アド
レスの読み出し−書き込み動作、（ｂ）図は書き込み−
読み出し動作。
作について説明するためのもので、（ａ）図は同一アド
レスの読み出し−書き込み動作、（ｂ）図は書き込み−
読み出し動作。
【図７】本発明の第２の実施の形態に係る半導体集積回
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの要部を抽出してその構
成例を示すブロック図。
路装置について説明するためのもので、半導体集積回路
装置に搭載される擬似ＳＲＡＭの要部を抽出してその構
成例を示すブロック図。
【図８】本発明の第２の実施の形態に係る半導体集積回
路装置の動作について説明するためのもので、（ａ）図
は読み出し動作のタイミングチャート、（ｂ）図は書き
込み動作のタイミングチャート。
路装置の動作について説明するためのもので、（ａ）図
は読み出し動作のタイミングチャート、（ｂ）図は書き
込み動作のタイミングチャート。
【図９】本発明の第２の実施の形態に係る半導体集積回
路装置について説明するためのもので、図７に示した内
部ＣＥ制御回路の詳細な構成例を示す回路図。
路装置について説明するためのもので、図７に示した内
部ＣＥ制御回路の詳細な構成例を示す回路図。
【図１０】本発明の第２の実施の形態に係る半導体集積
回路装置について説明するためのもので、図７に示した
内部ＣＥ制御回路の動作を示しており、（ａ）図は読み
出し動作のタイミングチャート、（ｂ）図は書き込み動
作のタイミングチャート。
回路装置について説明するためのもので、図７に示した
内部ＣＥ制御回路の動作を示しており、（ａ）図は読み
出し動作のタイミングチャート、（ｂ）図は書き込み動
作のタイミングチャート。
【図１１】本発明の第３の実施の形態に係る半導体集積
回路装置について説明するためのもので、擬似ＳＲＡＭ
の要部の詳細な構成例を示すブロック図。
回路装置について説明するためのもので、擬似ＳＲＡＭ
の要部の詳細な構成例を示すブロック図。
【図１２】本発明の第３の実施の形態に係る半導体集積
回路装置の動作について説明するためのもので、図８に
示した擬似ＳＲＡＭの動作を示すタイミングチャート。
回路装置の動作について説明するためのもので、図８に
示した擬似ＳＲＡＭの動作を示すタイミングチャート。
【図１３】本発明の第３，第４，第５の実施の形態に係
る半導体集積回路装置において、最も遅い場合の書き込
み動作について説明するためのタイミングチャート。
る半導体集積回路装置において、最も遅い場合の書き込
み動作について説明するためのタイミングチャート。
【図１４】本発明の第３の実施の形態に係る半導体集積
回路装置について説明するためのもので、図１１に示し
た書き込みモードラッチＯＮ／ＯＦＦ回路の詳細な構成
例を示す回路図。
回路装置について説明するためのもので、図１１に示し
た書き込みモードラッチＯＮ／ＯＦＦ回路の詳細な構成
例を示す回路図。
【図１５】本発明の第３の実施の形態に係る半導体集積
回路装置について説明するためのもので、図１１に示し
た書き込みモードラッチＯＮ／ＯＦＦ回路の動作を示し
ており、（ａ）図は遅い書き込み動作のタイミングチャ
ート、（ｂ）図は通常の書き込み動作のタイミングチャ
ート。
回路装置について説明するためのもので、図１１に示し
た書き込みモードラッチＯＮ／ＯＦＦ回路の動作を示し
ており、（ａ）図は遅い書き込み動作のタイミングチャ
ート、（ｂ）図は通常の書き込み動作のタイミングチャ
ート。
【図１６】本発明の第３の実施の形態に係る半導体集積
回路装置について説明するためのもので、図１１に示し
たトリガ遅延ＯＮ／ＯＦＦ回路の詳細な構成例を示す回
路図。
回路装置について説明するためのもので、図１１に示し
たトリガ遅延ＯＮ／ＯＦＦ回路の詳細な構成例を示す回
路図。
【図１７】本発明の第３の実施の形態に係る半導体集積
回路装置について説明するためのもので、図１１に示し
たトリガ遅延ＯＮ／ＯＦＦ回路の動作を示しており、
（ａ）図は遅い書き込み動作のタイミングチャート、
（ｂ）図は通常の書き込み動作のタイミングチャート。
回路装置について説明するためのもので、図１１に示し
たトリガ遅延ＯＮ／ＯＦＦ回路の動作を示しており、
（ａ）図は遅い書き込み動作のタイミングチャート、
（ｂ）図は通常の書き込み動作のタイミングチャート。
【図１８】本発明の第４の実施の形態に係る半導体集積
回路装置について説明するためのもので、擬似ＳＲＡＭ
の要部の詳細な構成例を示すブロック図。
回路装置について説明するためのもので、擬似ＳＲＡＭ
の要部の詳細な構成例を示すブロック図。
【図１９】本発明の第５の実施の形態に係る半導体集積
回路装置の動作について説明するためのタイミングチャ
ート。
回路装置の動作について説明するためのタイミングチャ
ート。
【図２０】本発明の第６の実施の形態に係る半導体集積
回路装置について説明するためのもので、（ａ）図はＴ
Ｃ並列ユニット直列接続型強誘電体セルの１ユニット分
の等価回路図、（ｂ）図はその動作波形を示すタイミン
グチャート。
回路装置について説明するためのもので、（ａ）図はＴ
Ｃ並列ユニット直列接続型強誘電体セルの１ユニット分
の等価回路図、（ｂ）図はその動作波形を示すタイミン
グチャート。
【図２１】本発明の第７の実施の形態に係る半導体集積
回路装置について説明するためのもので、（ａ）図はＤ
ＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示
すタイミングチャート。
回路装置について説明するためのもので、（ａ）図はＤ
ＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示
すタイミングチャート。
【図２２】従来の半導体集積回路装置について説明する
ためのもので、（ａ）図は非同期型擬似ＳＲＡＭの読み
出し動作を示すタイミングチャート、（ｂ）図は非同期
型擬似ＳＲＡＭの書き込み動作を示すタイミングチャー
ト。
ためのもので、（ａ）図は非同期型擬似ＳＲＡＭの読み
出し動作を示すタイミングチャート、（ｂ）図は非同期
型擬似ＳＲＡＭの書き込み動作を示すタイミングチャー
ト。
【図２３】従来の半導体集積回路装置について説明する
ためのもので、レイトライト方式の動作について説明す
るためのタイミングチャート。
ためのもので、レイトライト方式の動作について説明す
るためのタイミングチャート。
１…内部ＣＥ制御回路
２…バッファ回路
２ａ〜２ｄ…バッファ
３…ＡＴＤ回路
３ａ〜３ｄ…ＡＴＤ
４…ＡＮＤ回路
５…ＮＯＲ回路
６…内部ＷＥ制御回路
７…プレート線制御回路
８…ワード線制御回路
９…読み出し／書き込み制御選択回路
９Ａ，９Ｂ…パルスジェネレータ
１０…読み出し／書き込み制御選択回路
１０Ａ，１０Ｂ…パルスジェネレータ
１１…入力回路及びＡＴＤ回路
１２…ロウ系制御回路
１３…カラム系制御回路
１４…ロウデコーダ及びプレートデコーダ
１５…メモリセルアレイ
１６…カラムデコーダ
１７…入出力系制御回路
１８…書き込みデータラッチ
１９…読み出しデータラッチ
２３…ＤＱバッファ
ＷＬ…ワード線
ＢＬ…ビット線
ＰＬ…プレート線
ＭＣ１…強誘電体セル
ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型
強誘電体セル ＭＣ３…ＤＲＡＭセル ／ＣＥ…外部チップイネーブル信号 ＡＤｘ…ロウアドレス信号 ＡＤｙ…カラムアドレス信号 ／ＷＥ…外部ライトイネーブル信号 ＩＮＣＥ…内部チップイネーブル信号 ＩＮＷＥ…内部ライトイネーブル信号
強誘電体セル ＭＣ３…ＤＲＡＭセル ／ＣＥ…外部チップイネーブル信号 ＡＤｘ…ロウアドレス信号 ＡＤｙ…カラムアドレス信号 ／ＷＥ…外部ライトイネーブル信号 ＩＮＣＥ…内部チップイネーブル信号 ＩＮＷＥ…内部ライトイネーブル信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 白武 慎一郎
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 及川 恒平
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5M024 AA50 AA90 BB20 BB27 BB36
CC07 CC12 CC22 DD86 DD87
GG01 GG04 GG20 KK22 PP01
PP02 PP03 PP07 PP10 QQ03
Claims (16)
- 【請求項１】 メモリセルアレイと、 前記メモリセルアレイの動作開始を指示するチップイネ
ーブル信号の遷移を検知するチップイネーブル遷移検知
回路と、 前記メモリセルアレイのロウアドレスを指示するロウア
ドレス信号の遷移、及びカラムアドレスを指示するカラ
ムアドレス信号の遷移をそれぞれ検知するアドレス遷移
検知回路と、 前記メモリセルアレイの書き込み動作を指示するライト
イネーブル信号の遷移を検知するライトイネーブル遷移
検知回路と、 前記チップイネーブル遷移検知回路、前記アドレス遷移
検知回路及び前記ライトイネーブル遷移検知回路の検知
結果に基づいて、前記メモリセルアレイのアクセスを制
御する所定幅の内部回路制御信号を発生するタイムアウ
ト回路を備える制御回路とを具備し、 前記制御回路は、前記メモリセルアレイに対する読み出
し動作時に、前記タイムアウト回路によって前記メモリ
セルアレイの動作が制御され、 前記メモリセルアレイに対する書き込み動作時に、前記
タイムアウト回路で指示された期間より前に前記ライト
イネーブル遷移検知回路によってライトイネーブル信号
終了の遷移が検知されたときは、前記タイムアウト回路
によって前記メモリセルアレイの動作が制御され、 前記メモリセルアレイに対する書き込み動作時に、前記
タイムアウト回路で指示された期間の経過後に前記ライ
トイネーブル遷移検知回路によってライトイネーブル信
号終了の遷移が検知されたときは、前記ライトイネーブ
ル信号の遷移に応答して前記メモリセルアレイの動作が
制御されることを特徴とする半導体集積回路装置。 - 【請求項２】 前記メモリセルアレイに対する書き込み
動作が禁止された期間に外部から書き込み動作の開始が
指示された時に、次のサイクルで前記メモリセルアレイ
に対する書き込み動作が可能になるまで書き込み動作の
開始を遅延するための書き込み遅延回路を更に具備する
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記メモリセルアレイに対する書き込み
動作が禁止された期間に外部から書き込み動作の開始が
指示された時に、当サイクルの終了を待ってから、次の
サイクルを自動的に起動する第１の回路を更に具備する
ことを特徴とする請求項１または２に記載の半導体集積
回路装置。 - 【請求項４】 前記メモリセルアレイに対する書き込み
動作が禁止された期間に外部から書き込み動作の開始が
指示された時に、前記書き込み動作が禁止された期間内
に外部から入力された書き込みデータをラッチする第２
の回路と、次のサイクルで書き込み動作が可能になるま
で書き込みモードを延長するための第３の回路とを更に
具備し、前記書き込み動作が禁止された期間内にラッチ
されたデータを、次のサイクルで書き込み動作が可能に
なってからメモリセルアレイへ書き込むことを特徴とす
る請求項１乃至３いずれか１つの項に記載の半導体集積
回路装置。 - 【請求項５】 前記メモリセルアレイに対する書き込み
動作が禁止された期間に外部から書き込み動作の開始が
指示された時に、前記書き込み動作が禁止された期間内
に外部から入力された書き込みデータをラッチする第２
の回路と、次のサイクルで書き込み動作が可能になるま
で書き込みモードを延長する第３の回路とをそれぞれ下
位ビット用と上位ビット用の２系統備え、前記下位ビッ
トと上位ビットの単位で動作し、前記書き込み動作が禁
止された期間内にラッチされたデータを、次のサイクル
で書き込み動作が可能になってからメモリセルアレイへ
書き込むことを特徴とする請求項１乃至３いずれか１つ
の項に記載の半導体集積回路装置。 - 【請求項６】 前記メモリセルアレイに対する書き込み
動作が禁止された期間に外部から書き込み動作の開始が
指示された時に、前記制御回路により、前記ライトイネ
ーブル遷移検知回路で検知されたライトイネーブル信号
の遷移に応答して、前記メモリセルアレイを書き込みが
可能な状態に設定し、当サイクル中に書き込み動作を行
うことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項７】 前記メモリセルアレイに対する書き込み
動作が禁止された期間は、ワード線あるいはプレート線
のプリチャージ動作の開始以降であることを特徴とする
請求項２乃至６いずれか１つの項に記載の半導体集積回
路装置。 - 【請求項８】 前記制御回路は、前記チップイネーブル
遷移検知回路、前記アドレス遷移検知回路及び前記ライ
トイネーブル遷移検知回路による検知結果の論理積を取
る第１の論理回路と、 前記チップイネーブル遷移検知回路の検知結果と前記ラ
イトイネーブル遷移検知回路の検知結果とに基づいて、
書き込み動作を開始するための信号を出力する第２の論
理回路と、 前記第１の論理回路の出力信号で制御され、内部チップ
イネーブル信号を生成する第１の内部制御回路と、 前記第１の論理回路の出力信号で制御され、内部ライト
イネーブル信号を生成する第２の内部制御回路とを備え
ることを特徴とする請求項１乃至７いずれか１つの項に
記載の半導体集積回路装置。 - 【請求項９】 前記内部チップイネーブル信号を生成す
る第１の内部制御回路は、前記制御回路により読み出し
動作時と書き込み動作時で切り換え制御される第１の読
み出し／書き込み制御選択回路を更に具備し、読み出し
動作時には所定幅の第１のパルス信号を出力し、書き込
み動作時には前記ライトイネーブル信号の遷移に応答し
た第２のパルス信号を出力し、前記第１，第２のパルス
信号によりワード線及びプレート線を駆動することを特
徴とする請求項１乃至８いずれか１つの項に記載の半導
体集積回路装置。 - 【請求項１０】 前記制御回路により読み出し動作時と
書き込み動作時で切り換え制御され、ワード線を駆動す
る第２の読み出し／書き込み制御選択回路を更に具備
し、 前記第２の読み出し／書き込み制御選択回路は、読み出
し動作時には所定幅の第３のパルス信号を出力し、書き
込み動作時には前記ライトイネーブル信号の遷移に応答
した第４のパルス信号を出力することを特徴とする請求
項１乃至９いずれか１つの項に記載の半導体集積回路装
置。 - 【請求項１１】 前記制御回路により読み出し動作時と
書き込み動作時で切り換え制御され、プレート線を駆動
する第３の読み出し／書き込み制御選択回路を更に具備
し、 前記第３の読み出し／書き込み制御選択回路は、読み出
し動作時には所定幅の第５のパルス信号を出力し、書き
込み動作時には前記ライトイネーブル信号の遷移に応答
した第６のパルス信号を出力することを特徴とする請求
項１０に記載の半導体集積回路装置。 - 【請求項１２】 前記第１乃至第３の読み出し／書き込
み制御選択回路はそれぞれ、予め定められた期間のパル
ス信号を生成し、前記メモリセルアレイの読み出し動作
を制御する第１のパルスジェネレータと、 前記ライトイネーブル遷移検知回路によるライトイネー
ブル信号の遷移に応答して、前記メモリセルアレイの書
き込み動作を制御する第２のパルスジェネレータとを備
えることを特徴とする請求項１１に記載の半導体集積回
路装置。 - 【請求項１３】 前記第１乃至第３の読み出し／書き込
み制御選択回路はそれぞれ、予め定められた期間のパル
ス信号を生成する第３のパルスジェネレータと、予め定
められた期間のパルス信号幅を延長する手段を具備し、 前記メモリセルアレイの読み出し動作のときは予め定め
られた期間のパルス信号を生成して前記メモリセルアレ
イの読み出し動作を制御し、 前記メモリセルアレイの書き込み動作のときは、前記ラ
イトイネーブル遷移検知回路によるライトイネーブル信
号遷移に応答して、前記第３のパルスジェネレータのパ
ルス信号幅を書き込み動作終了まで延長して前記メモリ
セルアレイの書き込み動作を制御することを特徴とする
請求項１１に記載の半導体集積回路装置。 - 【請求項１４】 前記メモリセルアレイは、強誘電体セ
ルがマトリックス状に配置されて構成されることを特徴
とする請求項１及至１３いずれか１つの項に記載の半導
体集積回路装置。 - 【請求項１５】 前記メモリセルアレイは、ＴＣ並列ユ
ニット直列接続型強誘電体セルがマトリックス状に配置
されて構成されることを特徴とする請求項１及至１３い
ずれか１つの項に記載の半導体集積回路装置。 - 【請求項１６】 前記メモリセルアレイは、ダイナミッ
ク型セルがマトリックス状に配置されて構成されること
を特徴とする請求項１及至１３いずれか１つの項に記載
の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002344049A JP3959341B2 (ja) | 2002-02-18 | 2002-11-27 | 半導体集積回路装置 |
| US10/366,418 US6901026B2 (en) | 2002-02-18 | 2003-02-14 | Semiconductor integrated circuit equipment with asynchronous operation |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-40419 | 2002-02-18 | ||
| JP2002040419 | 2002-02-18 | ||
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|---|---|---|---|
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