JP3747920B2 - 半導体メモリ装置および電子機器 - Google Patents
半導体メモリ装置および電子機器 Download PDFInfo
- Publication number
- JP3747920B2 JP3747920B2 JP2003137250A JP2003137250A JP3747920B2 JP 3747920 B2 JP3747920 B2 JP 3747920B2 JP 2003137250 A JP2003137250 A JP 2003137250A JP 2003137250 A JP2003137250 A JP 2003137250A JP 3747920 B2 JP3747920 B2 JP 3747920B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- write
- refresh
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリアレイを有する半導体メモリ装置内のワード線の活性化制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Virtually Static RAM）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Pseudo Static RAM ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュタイマを内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような仮想ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
従来の仮想ＳＲＡＭでは、半導体メモリ装置の動作状態に応じたリフレッシュ動作が実行されている。例えば、外部からのアクセスが実行される動作状態（以下、「オペレーションモード」と呼ぶ）の場合、リフレッシュタイマが一定の周期で発生するリフレッシュタイミング信号の発生後に、外部アクセスのタイミングを示す外部アクセスタイミング信号に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。また、外部からのアクセスが実行されない動作状態（以下、「スタンバイモード」と呼ぶ）の場合、リフレッシュタイミング信号の発生に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。
【０００５】
また、リフレッシュタイミング信号の発生サイクル（以下「リフレッシュサイクル」と呼ぶ）のサイクル時間（リフレッシュサイクルタイム）は、例えば、以下のように設定されている。すなわち、従来の仮想ＳＲＡＭでは、メモリセルを行単位でリフレッシュする構成となっている。このため、リフレッシュサイクルタイムをＴｒｃとし、メモリセルアレイの行数をｍ（ｍは１以上の整数）とすると、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍは、リフレッシュサイクルタイムＴｒｃをｍ倍した値（ｍ・Ｔｒｃ）となる。このとき、１つのメモリセルのリフレッシュは、リフレッシュタイムＴｓｕｍごとに１回実行されることになるため、リフレッシュサイクルタイムＴｒｃの値は、各メモリセルのリフレッシュがリフレッシュタイムＴｓｕｍごとに１回であってもデータ保持可能なように設定されている。
【０００６】
なお、仮想ＳＲＡＭにおけるリフレッシュ動作については、例えば、特許文献１に記載されている。
【０００７】
【特許文献１】
特開２００２−７４９４５号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来の仮想ＳＲＡＭでは、外部アクセスタイミング信号を、外部から入力されるアドレスの変化に基づいて発生させている。このため、仮に、リフレッシュタイミング信号が発生していても、アドレスの変化が発生しないと外部アクセスタイミング信号が発生しないので、リフレッシュ実行タイミングが決定されずにリフレッシュが延期されることになる。
【０００９】
リフレッシュが延期されると、その分だけリフレッシュタイムＴｓｕｍが長くなることになり、この結果、各メモリセルのリフレッシュの間隔が長くなって、データ保持できなくなる可能性が高くなる。この問題を解決するために、従来の仮想ＳＲＡＭでは、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」という制限（「ロングレート制限」あるいは「ロングサイクル制限」とも呼ぶ）を設けて対応することが一般的である。
【００１０】
しかしながら、ＳＲＡＭにはロングレート制限がないため、従来の仮想ＳＲＡＭは、リフレッシュの透過性の点で改善の余地があり、このロングレート制限をなくすことが望まれている。
【００１１】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置のロングレート制限をなくすことができる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から要求されるアクセス動作の基準タイミングを示す外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に基づいてアクティブ状態に変化するパルス信号を発生する外部アクセスタイミング信号発生部と、
前記メモリセルアレイのリフレッシュ動作の基準タイミングを示すリフレッシュタイミング信号を発生するためのリフレッシュタイマと、
前記メモリセルアレイに対するリードアクセス、ライトアクセス、およびリフレッシュの実行を制御するアクセス制御部と、を備え、
前記アクセス制御部は、
前記外部装置から供給されるライトイネーブル信号が、データの書き込み要求を示すアクティブ状態に変化した後、非アクティブ状態に戻るタイミングで、前記リードアクセスおよびリフレッシュのうちの、いずれの動作も実行されていない場合には、前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って、一定の期間ライトアクセスを実行させることを特徴とする。
【００１３】
上記発明の半導体メモリ装置は、ライトイネーブル信号が非アクティブ状態に戻るタイミングに基づいて、ライトアクセスを実行することができるので、ライトイネーブル信号がアクティブ状態に変化している期間において、アクセス動作としてのライトおよびリードのどちらのアクセスも実行されていない状態で、リフレッシュの要求が発生している場合には、一定の期間リフレッシュを実行させることができる。これにより、仮想ＳＲＡＭのような半導体メモリ装置において、従来問題となっていた、ロングレート制限を無くすことができる。
【００１４】
なお、前記アクセス制御部は、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングにおいて、前記リードアクセスおよびリフレッシュのうちの、いずれかの動作が実行されている場合には、前記いずれかの動作の終了後に、一定の期間ライトアクセスを実行させることが好ましい。
【００１５】
こうすれば、実行中の動作が中断しないようにすることができる。
【００１６】
また、前記アクセス制御部は、
前記外部アクセスタイミング信号が、アクティブ状態である期間において、前記リードアクセス、ライトアクセス、およびリフレッシュのうちの、いずれかの要求が発生したとしても、前記リードアクセス、ライトアクセス、およびリフレッシュのいずれの動作の開始も禁止することが好ましい。
【００１７】
こうすれば、外部アドレスが変化して外部アクセスタイミング信号がアクティブ状態となっている期間中に、いずれかの動作が開始されたとした場合に比べて、次の動作の開始までの時間を短くすることができる。
【００１８】
なお、上記半導体メモリ装置において、
前記ライトイネーブル信号がアクティブ状態において供給される外部アドレスおよび外部データを保持する保持部を備えており、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って前記ライトアクセスが実行される場合には、前記ライトイネーブル信号が非アクティブ状態に戻る前のアクティブ状態における外部アドレスおよび外部データとして前記保持部に保持されている外部アドレスおよび外部データを用いてライトアクセスが実行されるようにすることが好ましい。
【００１９】
こうすれば、容易に、保持部に保持されている外部アドレスおよび外部データを用いて容易にライトアクセスを実行することが可能である。
【００２０】
また、上記半導体メモリ装置において、
前記ライトアクセスは、１ワードの書き込みデータのうちの上位バイトまたは下位バイトごとに実行されるようにしてもよい。
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のライト制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の構成：
Ｂ１．全体構成：
Ｂ２．行コントロール回路：
Ｂ．２．１．リード実行信号発生部：
Ｂ．２．２．ライト実行信号発生部：
Ｂ．２．３．リフレッシュ実行信号発生部：
Ｂ．２．４．各発生部の動作：
Ｂ３．アドレスバッファおよびデータ入力バッファ：
Ｂ３．１．アドレスバッファ：
Ｂ３．２．データ入力バッファ：
Ｃ．オペレーションモードにおける動作：
Ｃ１．リードアクセス：
Ｃ２．アーリライトアクセス：
Ｃ３．ディレイライトアクセス：
Ｄ．電子機器への適用例：
Ｅ．変形例：
【００２２】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２３】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２４】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２５】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００の内部には、リフレッシュタイマ６０が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２６】
メモリチップ１００の内部には、入力されたアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路７０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路７０から供給されるアドレス遷移検出信号に基づいて動作する。このアドレス遷移検出信号が本発明の外部アクセスタイミング信号に相当する。なお、以下の説明では、アドレス遷移検出回路７０を「ＡＴＤ回路」とも呼び、アドレス遷移検出信号ＡＴＤ（外部アクセスタイミング信号）を「ＡＴＤ信号」とも呼ぶ。
【００２７】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
なお、リフレッシュ動作は、オペレーションモードでは第１のリフレッシュモードに従って実行され、スタンバイモードでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ６０がリフレッシュタイミング信号を発生した後で、かつ、リードアクセス及びライトアクセスのどちらも実行されていない時にリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。このように、このメモリチップ１００は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００３１】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３２】
オペレーションサイクルにおいて、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルと判断され、Ｈレベルになるとリードサイクルと判断される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル信号＃ＵＢは、１ワード（１６ビット）のうちの下位バイトごと及び上位バイトごとに読み出しや書き込みを行うための制御信号である。
【００３３】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３４】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。また、アウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３５】
なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３６】
図３の３番目のサイクルの終了以降は、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【００３７】
Ｂ．半導体メモリ装置内部の構成：
Ｂ１．全体構成：
図４は、メモリチップ１００の内部構成を示すブロック図である。このメモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力ブロック４０と、を備えている。
【００３８】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲートブロック２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線ＷＬとビット線対ＣＳＬ（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。行デコーダ２４は、行ドライバを含んでおり、アドレスバッファ３０から供給される内部アドレスＩＮｔＡＤ（Ａ０〜Ａ１９）のうちの１２ビットの行アドレスＲｏｗＡＤ（Ａ８〜Ａ１９）に従って、メモリセルアレイ２２内の４０９６本のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、アドレスバッファ３０から供給される内部アドレスＩＮｔＡＤのうちの８ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ７）に従って、メモリセルアレイ２２内の（２５６×１６）組のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。ゲートブロック２８には、リードアンプ２８ａおよびライトドライバ２８ｂが含まれており、データ入出力ブロック４０とメモリセルアレイ２２との間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３９】
アドレスバッファ３０は、外部装置から与えられたアドレスＡＤ（Ａ０〜Ａ１９、「外部アドレスＥｘｔＡＤ」とも呼ぶ）、あるいは、後述するリフレッシュコントロール回路６４から与えられたリフレッシュアドレスＲｆＡＤ（ＲＡ８〜ＲＡ１９）を他の内部回路に供給する回路である。外部アドレスＥｘＡＤかリフレッシュアドレスＲｆＡＤかの選択は、後述する行コントロール回路８０から与えられるアドレス制御信号ＡＤＣＴＬに従って行われる。
【００４０】
そして、外部アクセスが実行される場合には、１２ビットの行アドレスＲｏｗＡＤ（Ａ８〜Ａ１９）と８ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ７）とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、ゲートブロック２８のリードアンプ２８ａ及びデータ入出力ブロック４０のデータ出力バッファ４２を介して読み出され、あるいは、データ入出力ブロック４０のデータ入力バッファ４４及びゲートブロック２８のライトドライバ２８ｂを介して書き込まれる。また、リフレッシュが実行される場合には、１２ビットの行アドレスＲｏｗＡＤ（ＲＡ８〜ＲＡ１９）によって選択されるワード線が活性化されて、このワード線に接続されているメモリセルのリフレッシュが実行される。なお、アドレスバッファ３０の詳細については、さらに後述する。
【００４１】
メモリチップ１００は、さらに、バッファブロック５０と、リフレッシュタイマ６０と、リフレッシュコントロール回路６４と、ＡＴＤ（アドレス遷移検出）回路７０と、行コントロール回路８０と、列コントロール回路９０と、を備えている。
【００４２】
バッファブロック５０は、ライトイネーブル信号＃ＷＥが入力されるバッファ５２と、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢが入力されるバッファ５４と、アウトプットイネーブル信号＃ＯＥが入力されるバッファ５６と、を含んでいる。各バッファ５２，５４，５６には、チップセレクト信号＃ＣＳが入力されており、チップセレクト信号＃ＣＳに応じて各信号が内部の回路に供給されることをマスクする。なお、以下では、各バッファ５２，５４，５６の出力信号名は、それぞれ対応する入力信号と同じ名称を付することとする。
【００４３】
リフレッシュタイマ６０は、例えば、リングオシレータによって構成される。リフレッシュ周期は、例えば、約３２μｓに設定されている。
【００４４】
リフレッシュコントロール回路６４は、リフレッシュタイマ６０から供給されるリフレッシュ周期信号ＲＦＴＭに基づいて、リフレッシュ要求のタイミングを示すタイミング信号を生成し、リフレッシュタイミング信号ＲＦＲＱＦとして行コントロール回路８０に供給する。また、リフレッシュコントロール回路６４は、リフレッシュタイミング信号ＲＦＲＱＦに応じて、１２ビットのリフレッシュアドレスＲｆＡＤ（ＲＡ８〜ＲＡ１９）を発生し、アドレスバッファ３０に供給する。このリフレッシュアドレスＲｆＡＤの値は、リフレッシュ要求が発生したときに、より具体的には、リフレッシュタイミング信号ＲＦＲＱＦが非アクティブからアクティブに変化したときに、１つインクリメントされる。なお、このリフレッシュアドレスＲｆＡＤは、例えば、１２ビットのカウンタにより発生させることができる。
【００４５】
ＡＴＤ回路７０は、外部装置から供給された２０ビットのアドレスＡ０〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を生成する。
【００４６】
行コントロール回路８０は、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、カラムイネーブル信号＃ＣＥを出力し、外部アクセスおよびリフレッシュを制御する。具体的には、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、カラムイネーブル信号＃ＣＥとのそれぞれの信号レベルを設定して、行デコーダ２４におけるワード線の活性化を制御するとともに、列コントロール回路９０を介して列デコーダ２６におけるビット線対の選択を制御することによって行われる。なお、行コントロール回路８０は、ＡＴＤ信号と、リフレッシュタイミング信号ＲＦＲＱＦと、ライトイネーブル信号＃ＷＥとに応じて動作する。行コントロール回路８０については、さらに後述する。
【００４７】
列コントロール回路９０は、リードゲート信号ＲＤおよびライトゲート信号ＷＴを出力し、外部アクセスを制御する。具体的には、リードゲート信号ＲＤとライトゲート信号ＷＴとのそれぞれの信号レベルを設定して、列デコーダ２６におけるビット線対の選択と、リードアンプ２８ａまたはライトドライバ２８ｂの動作と、を制御する。なお、列コントロール回路９０は、行コントロール回路８０から与えられたカラムイネーブル信号＃ＣＥと、ライトイネーブル信号＃ＷＥと、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢと、に応じて動作する。
【００４８】
Ｂ２．行コントロール回路：
図５は、行コントロール回路８０に含まれるリード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６の内部構成の一例を示す説明図である。以下では、リード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６の順に内部構成を説明し、その後、タイミングチャートを用いてそれぞれの動作を説明する。
【００４９】
Ｂ２．１．リード実行信号発生部：
リード実行信号発生部８２は、反転入力型のＲＳフリップフロップ（以下、単に「ＦＦ」と呼ぶ）２０２と、ワンショット回路２０４（Ｏｎｅ Ｓｈｏｔ）と、反転入力型のＯＲゲート２０６およびインバータ２０８と、を備えている。ワンショット回路２０４の出力はＦＦ２０２のセット端子（＃Ｓ）に入力され、ＯＲゲート２０６の出力はインバータ２０８を介してＦＦ２０２のリセット端子（＃Ｒ）に入力されている。ワンショット回路２０４は、ＡＴＤ信号の立ち下がりエッジを検出すると直ちにＬレベルに変化する短パルス信号を、ＦＦ２０２のセット信号として出力する。ＯＲゲート２０６には、ライトイネーブル信号＃ＷＥおよびリード実行信号＃ＥＸＲが入力されており、ＯＲゲート２０６およびインバータ２０８は、ライトイネーブル信号＃ＷＥまたはリード実行信号＃ＥＸＲがＬレベル（アクティブ）である場合にＬレベルとなる信号を、ＦＦ２０２のリセット信号として出力する。従って、ＦＦ２０２の出力Ｑ２０２は、ＡＴＤ信号がＬレベルに変化すると直ちにＨレベルにセットされ、ライトイネーブル信号＃ＷＥまたはリード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２０２の出力Ｑ２０２は、「リード要求信号ＲＤＲＱ」として利用される。
【００５０】
リード実行信号発生部８２は、さらに、反転入力反転出力型のＦＦ２１０および遅延回路２１２（ＲＡＳ Ｄｅｌａｙ）と、２つの３入力のＮＡＮＤゲート２１４，２１８および反転入力型の２入力のＡＮＤゲート２１６と、ワンショット回路２２０と、を備えている。第１のＮＡＮＤゲート２１４には、リード要求信号ＲＤＲＱと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦとが入力されており、ＡＮＤゲート２１６には、ＡＴＤ信号と第１のＮＡＮＤゲート２１４の出力信号とが入力されている。第１のＮＡＮＤゲート２１４およびＡＮＤゲート２１６は、ライト実行信号＃ＥＸＷおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）、すなわち、ライトアクセスおよびリフレッシュが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、リード要求信号ＲＤＲＱのレベルに応じた信号ＲＤＲＱＡを出力する。以下では、この出力信号ＲＤＲＱＡを「マスクリード要求信号ＲＤＲＱＡ」と呼ぶ。
【００５１】
また、第２のＮＡＮＤゲート２１８には、マスクリード要求信号ＲＤＲＱＡと、遅延ライト実行信号＃ＥＸＷＣと、遅延リフレッシュ実行信号＃ＲＦＣとが入力されている。第２のＮＡＮＤゲート２１８は、遅延ライト実行信号＃ＥＸＷＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル（非アクティブ）である場合においてのみ、マスクリード要求信号ＲＤＲＱＡのレベルに応じた信号＃ＲＤＲＱＢを出力する。遅延ライト実行信号＃ＥＸＷＣは、後述するように、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延リフレッシュ実行信号＃ＲＦＣも、同様に、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２１８は、マスクリード要求信号ＲＤＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＲＤＲＱＢを出力する。以下では、この出力信号＃ＲＤＲＱＢを、「遅延リード要求信号＃ＲＤＲＱＢ」と呼ぶ。
【００５２】
ワンショット回路２２０は、遅延リード要求信号＃ＲＤＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２１０のセット信号として出力する。ＦＦ２１０の出力＃Ｑ２１０は、遅延リード要求信号＃ＲＤＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベル(アクティブ)にセットされる。ＦＦ２１０の出力＃Ｑ２１０は、遅延回路２１２を介してＦＦ２１０のリセット信号としてＦＦ２１０に入力されている。これにより、ＦＦ２１０の出力＃Ｑ２１０は、遅延回路２１２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２１０の出力＃Ｑ２１０は、リード実行信号＃ＥＸＲとして出力される。なお、遅延回路２１２の遅延量は、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間が、ワード線を活性化してリードアクセスをするために設計される期間となるように設定される。
【００５３】
リード実行信号発生部８２は、また、反転入力型のＯＲゲート２２２およびインバータ２２４と、遅延回路２２６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２２２には、リード実行信号＃ＥＸＲと、リード実行信号＃ＥＸＲを遅延回路２２６で遅延させた信号と、が入力されており、インバータ２２４の出力のＬレベルからＨレベルへの変化のタイミングは、リード実行信号＃ＥＸＲのＬレベルからＨレベルへの変化のタイミングに対して遅延回路２２６の遅延量に応じた期間だけ遅れる。インバータ２２４の出力信号は、遅延リード実行信号＃ＥＸＲＣとして利用される。なお、遅延回路２２６の遅延量は、遅延リード実行信号＃ＥＸＲＣのアクティブ（Ｌレベル）の期間が、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００５４】
Ｂ２．２．ライト実行信号発生部：
ライト実行信号発生部８４は、反転入力型のＦＦ２３２と、ワンショット回路２３４と、を備えている。ワンショット回路２３４の出力はＦＦ２３２のセット端子（＃Ｓ）に入力されている。ワンショット回路２３４は、ライトイネーブル信号＃ＷＥの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２３２のセット信号として出力する。従って、ＦＦ２３２の出力Ｑ２３２は、ライトイネーブル信号＃ＷＥがＬレベルに変化すると直ちにＨレベルにセットされる。また、ＦＦ２３２のリセット端子（＃Ｒ）には、ライト実行信号＃ＥＸＷが入力されており、ライト実行信号＃ＷＥがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２３２の出力Ｑ２３２は、「ライト要求信号ＷＴＲＱ」として利用される。
【００５５】
ライト実行信号発生部８４は、さらに、反転入力反転出力型のＦＦ２４０および遅延回路２４２（ＲＡＳ Ｄｅｌａｙ）と、２つの３入力のＮＡＮＤゲート２４４，２４８および反転入力型の２入力のＡＮＤゲート２４６と、ワンショット回路２５０と、を備えている。第１のＮＡＮＤゲート２４４には、ライト要求信号ＷＴＲＱと、リード実行信号＃ＥＸＲと、リフレッシュ実行信号＃ＲＦと、が入力されており、ＡＮＤゲート２４６には、ＡＴＤ信号と第１のＮＡＮＤゲート２４４の出力信号とが入力されている。第１のＮＡＮＤゲート２４４およびＡＮＤゲート２４６は、リード実行信号＃ＥＸＲおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）、すなわち、リードアクセスおよびリフレッシュが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、ライト要求信号ＷＴＲＱのレベルに応じた信号を遅延回路２４７を介して出力する。以下では、遅延回路２４７から出力される信号ＷＴＲＱＡを、「マスクライト要求信号ＷＴＲＱＡ」と呼ぶ。
【００５６】
また、第２のＮＡＮＤゲート２４８には、マスクライト要求信号ＷＴＲＱＡと、遅延リード実行信号＃ＥＸＲＣと、遅延リフレッシュ実行信号＃ＲＦＣとが入力されている。第２のＮＡＮＤゲート２４８は、遅延リード実行信号＃ＥＸＲＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル（非アクティブ）である場合においてのみ、マスクライト要求信号ＷＴＲＱＡのレベルに応じた信号を出力する。遅延リード実行信号＃ＥＸＲＣは、上述したように、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延リフレッシュ実行信号＃ＲＦＣは、後述するように、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２４８は、マスクライト要求信号ＷＴＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＷＴＲＱＢを出力する。以下では、この第２のＮＡＮＤゲート２４８の出力信号＃ＷＴＲＱＢを、「遅延ライト要求信号＃ＷＴＲＱＢ」と呼ぶ。
【００５７】
ワンショット回路２５０は、遅延ライト要求信号＃ＷＴＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２４０のセット信号として出力する。ＦＦ２４０の出力＃Ｑ２４０は、遅延ライト要求信号＃ＷＴＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベル(アクティブ)にセットされる。ＦＦ２４０の出力＃Ｑ２４０は、遅延回路２４２を介してＦＦ２４０のリセット信号としてＦＦ２４０に入力されている。これにより、ＦＦ２４０の出力＃Ｑ２４０は、遅延回路２４２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２４０の出力＃Ｑ２４０は、ライト実行信号＃ＥＸＷとして出力される。なお、遅延回路２４２の遅延量は、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間が、ワード線を活性化してライトアクセスをするために設計される期間となるように設定される。
【００５８】
ライト実行信号発生部８４は、また、反転入力型のＯＲゲート２５２およびインバータ２５４と、遅延回路２５６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２５２には、ライト実行信号＃ＥＸＷと、ライト実行信号＃ＥＸＷを遅延回路２５６で遅延させた信号と、が入力されており、インバータ２５４の出力のＬレベルからＨレベルへの変化のタイミングは、ライト実行信号＃ＥＸＷのＬレベルからＨレベルへの変化のタイミングに対して遅延回路２５６の遅延量に応じた期間だけ遅れる。インバータ２６４の出力信号は、遅延ライト実行信号＃ＥＸＷＣとして利用される。なお、遅延回路２５６の遅延量は、遅延ライト実行信号＃ＥＸＷＣのアクティブ（Ｌレベル）の期間が、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００５９】
Ｂ２．３．リフレッシュ実行信号発生部：
リフレッシュ実行信号発生部８６は、反転入力型のＦＦ２７２と、ワンショット回路２７４と、を備えている。ワンショット回路２７４の出力はＦＦ２７２のセット端子（＃Ｓ）に入力されている。ワンショット回路２７４は、リフレッシュタイミング信号ＲＦＲＱＦの立ち上がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２７２のセット信号として出力する。従って、ＦＦ２７２の出力Ｑ２７２は、リフレッシュタイミング信号ＲＦＲＱＦがＨレベルに変化すると直ちにＨレベルにセットされる。また、ＦＦ２７２のリセット端子（＃Ｒ）には、リフレッシュ実行信号＃ＲＦが入力されており、リフレッシュ実行信号＃ＲＦがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２７２の出力Ｑ２７２は、リフレッシュ要求信号ＲＦＲＱとして利用される。
【００６０】
リフレッシュ実行信号発生部８６は、さらに、反転入力反転出力型のＦＦ２８０および遅延回路２８２と、２つの３入力のＮＡＮＤゲート２８４，２８８および反転入力型の２入力のＡＮＤゲート２８６と、ワンショット回路２９０と、を備えている。第１のＮＡＮＤゲート２８４には、リフレッシュ要求信号ＲＦＲＱと、リード実行信号＃ＥＸＲと、ライト要求信号ＷＴＲＱと、が入力されている。ＡＮＤゲート２８６には、ＡＴＤ信号と第１のＮＡＮＤゲート２８４の出力信号と、が入力されている。第１のＮＡＮＤゲート２８４およびＡＮＤゲート２８６は、リード実行信号＃ＥＸＲおよびライト実行信号＃ＥＸＷがＨレベル（非アクティブ）、すなわち、リードアクセスおよびライトアクセスが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、リフレッシュ要求信号ＲＦＲＱのレベルに応じた信号を遅延回路２８７を介して出力する。以下では、遅延回路２８７から出力される信号ＲＦＲＱＡを、「マスクリフレッシュ要求信号ＲＦＲＱＡ」と呼ぶ。なお、遅延回路２８７の遅延量は、遅延回路２４７の遅延量以上の大きさに設定される。
【００６１】
また、第２のＮＡＮＤゲート２８８には、マスクリフレッシュ要求信号ＲＦＲＱＡと、遅延リード実行信号＃ＥＸＲＣと、遅延ライト実行信号＃ＥＸＷＣとが入力されている。第２のＮＡＮＤゲート２８８は、遅延リード実行信号＃ＥＸＲＣおよび遅延ライト実行信号＃ＥＸＷＣがＨレベル（非アクティブ）である場合においてのみ、マスクリフレッシュ要求信号ＲＦＲＱＡのレベルに応じた信号を出力する。遅延リード実行信号＃ＥＸＲＣは、上述したように、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延ライト実行信号＃ＥＸＷＣも、上述したように、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２８８は、マスクリフレッシュ要求信号ＲＦＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＲＦＲＱＢを出力する。以下では、この第２のＮＡＮＤゲート２８８の出力信号＃ＲＦＲＱＢを、「遅延リフレッシュ要求信号＃ＲＦＲＱＢ」と呼ぶ。
【００６２】
ワンショット回路２９０は、遅延リフレッシュ要求信号＃ＲＦＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２８０のセット信号として出力する。ＦＦ２８０の出力＃Ｑ２８０は、遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベルにセットされる。ＦＦ２８０の出力＃Ｑ２８０は、遅延回路２８２を介してＦＦ２８０のリセット信号としてＦＦ２８０に入力されている。これにより、ＦＦ２８０の出力＃Ｑ２８０は、遅延回路２８２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２８０の出力＃Ｑ２８０は、リフレッシュ実行信号＃ＲＦとして出力される。なお、遅延回路２８２の遅延量は、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間が、ワード線を活性化してリフレッシュアクセスをするために設計される期間となるように設定される。
【００６３】
リフレッシュ実行信号発生部８６は、また、反転入力型のＯＲゲート２９２およびインバータ２９４と、遅延回路２９６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２９２には、リフレッシュ実行信号＃ＲＦと、リフレッシュ実行信号＃ＲＦを遅延回路２９６で遅延させた信号と、が入力されており、インバータ２９４の出力のＬレベルからＨレベルへの変化のタイミングは、リフレッシュ実行信号＃ＲＦのＬレベルからＨレベルへの変化のタイミングに対して遅延回路３０６の遅延量に応じた期間だけ遅れる。インバータ２９４の出力信号は、遅延リフレッシュ実行信号＃ＲＦＣとして利用される。なお、遅延回路２９６の遅延量は、遅延リフレッシュ実行信号＃ＲＦＣのアクティブ（Ｌレベル）の期間が、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００６４】
Ｂ．２．４．各発生部の動作：
図６は、リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦの発生タイミングを示すタイミングチャートである。図示しないチップセレクト信号＃ＣＳがＬレベル（アクティブ）であるオペレーションモードにおいては、外部から与えられるアドレスＡＤが変化すると、これに応じてＡＴＤ信号が発生する。図６（ｃ）に示すＡＴＤ信号は、図６（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ１０から時刻ｔ１４までの間、および、時刻ｔ２０から時刻ｔ２４までの間で、Ｈレベル（アクティブ）に変化している場合を示している。また、図６（ｂ）に示すライトイネーブル信号＃ＷＥは、時刻ｔ１０よりも前の時刻ｔ０８においてＬレベル（アクティブ）からＨレベル（非アクティブ）に変化し、また、時刻ｔ１６から時刻ｔ１８までの間Ｌレベル（アクティブ）に変化する場合を示している。また、図６（ｄ）に示すリフレッシュタイミング信号ＲＦＲＱＦは、ＡＴＤ信号がＨレベルである時刻ｔ２０から時刻ｔ２４までの間の時刻ｔ２２においてＨレベル(アクティブ)に変化する場合を示している。
【００６５】
ライトイネーブル信号＃ＷＥが、図６（ｂ）に示すように、時刻ｔ０８において、Ｌレベル（アクティブ）からＨレベル（非アクティブ）に変化すると、ライト要求信号ＷＴＲＱは、図６（ｆ）に示すように、Ｈレベル（アクティブ）に変化する。このとき、仮に、リード実行信号＃ＥＸＲおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）であり、かつ、ＡＴＤ信号がＬレベル（非アクティブ）ならば、マスクライト要求信号ＷＴＲＱＡはライト要求信号ＷＴＲＱの変化に応じて変化する。さらに、遅延リード実行信号＃ＥＸＲＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル(非アクティブ)であるならば、遅延ライト要求信号＃ＷＴＲＱＢは、マスクライト要求信号ＷＴＲＱＡの変化に応じて変化する。しかしながら、リフレッシュ実行信号＃ＲＦおよび遅延リフレッシュ実行信号＃ＲＦＣは、図６（ｐ）および図６（ｓ）に示すように、ＡＴＤ信号がＨレベル（アクティブ）である時刻ｔ１０から時刻ｔ１４までの間でＨレベル（非アクティブ）に変化している。このため、マスクライト要求信号ＷＴＲＱＡは、図６（ｊ）に示すように、後述するタイミングでＨレベル（アクティブ）に変化するまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延ライト要求信号＃ＷＴＲＱＢも、図６（ｋ）に示すように、後述するタイミングでＬレベル（アクティブ）に変化するまで、Ｈレベル（非アクティブ）の状態に維持される。また、ライト要求信号ＷＴＲＱも、後述するタイミングでＬレベル(非アクティブ)に変化するまで、Ｈレベル(アクティブ)の状態に維持される。
【００６６】
時刻ｔ１４でＡＴＤ信号がＬレベルに変化すると、リード要求信号ＲＤＲＱは、図６（ｅ）に示すように、これに応じてＨレベル(アクティブ)に変化する。このとき、図６（ｏ）に示すライト実行信号＃ＥＸＷおよび図６（ｐ）に示すリフレッシュ実行信号＃ＲＦがＨレベル(非アクティブ)であり、かつ、ＡＴＤ信号もＬレベルであるので、マスクリード要求信号ＲＤＲＱＡは、図６（ｈ）に示すように、リード要求信号ＲＤＲＱのＨレベル（アクティブ）への変化に応じてＨレベル（アクティブ）に変化する。また、このとき、図６（ｒ）に示す遅延ライト実行信号＃ＥＸＷＣおよび図６（ｓ）に示す遅延リフレッシュ実行信号＃ＲＦＣもＨレベル(非アクティブ)であるので、遅延リード要求信号＃ＲＤＲＱＢは、図６（ｉ）に示すように、マスクリード要求信号ＲＤＲＱＡのＨレベル（アクティブ）への変化に応じてＬレベル（アクティブ）に変化する。遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化すると、リード実行信号＃ＥＸＲは、図６（ｎ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リード実行信号＃ＥＸＲＣは、図６（ｑ）に示すように、リード実行信号＃ＥＸＲよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。リード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると、これに応じてリード要求信号ＲＤＲＱは、Ｌレベル（非アクティブ）に変化する。
【００６７】
ここで、時刻ｔ１４でＡＴＤ信号がＬレベルに変化したとき、これに応じてマスクライト要求信号ＷＴＲＱＡもＨレベル（アクティブ）に変化しようとする。このとき、マスクライト要求信号ＷＴＲＱＡは、遅延回路２４７（図５）により遅延されているので、仮に、マスクリード要求信号ＲＤＲＱＡと遅延前のマスクライト要求信号ＷＴＲＱＡとが、ＡＴＤ信号がＬレベルに変化した時点で同時に変化したとしても、マスクライト要求信号ＷＴＲＱＡの変化のほうが遅くなる。このため、リード実行信号＃ＥＸＲのほうがライト実行信号＃ＥＸＷよりも優先してＬレベル（アクティブ）に変化することになる。この結果、リード実行信号＃ＥＸＲが優先してＬレベル(アクティブ)に変化し、遅延ライト要求信号＃ＷＴＲＱＢはＨレベル(非アクティブ)の状態に維持され、ライト要求信号ＷＴＲＱもＨレベル(アクティブ)の状態が維持されて、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化することがマスク(禁止)される。
【００６８】
リード実行信号＃ＥＸＲが一定の期間Ｔｒａｓの間Ｌレベルとなった後Ｈレベル(非アクティブ)に変化すると、これに応じてマスクライト要求信号ＷＴＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延リード実行信号＃ＥＸＲＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化する。遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化すると、ライト実行信号＃ＥＸＷは、図６（ｏ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延ライト実行信号＃ＥＸＷＣは、図６（ｒ）に示すように、ライト実行信号＃ＥＸＷよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化すると、これに応じてライト要求信号ＷＴＲＱは、Ｌレベル（非アクティブ）に変化する。
【００６９】
時刻ｔ１８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、ライト要求信号ＷＴＲＱは、再びＨレベル(アクティブ)に変化する。このとき、リード実行信号＃ＥＸＲ、リフレッシュ実行信号＃ＲＦ、遅延リード実行信号＃ＥＸＲＣ、および遅延リフレッシュ実行信号＃ＲＦＣのいずれもがＨレベル(非アクティブ)であり、かつ、ＡＴＤ信号もＬレベルであるので、マスクライト要求信号ＷＴＲＱＡは、ライト要求信号ＷＴＲＱのＨレベル（アクティブ）への変化に応じてＨレベル(アクティブ)に変化する。また、遅延ライト要求信号＃ＷＴＲＱＢは、マスクライト要求信号ＷＴＲＱＡのＨレベル（アクティブ）への変化に応じてＬレベル(アクティブ)に変化する。遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化すると、ライト実行信号＃ＥＸＷはＬレベル（アクティブ）に変化し、遅延ライト実行信号＃ＥＸＷＣもＬレベル（アクティブ）となる。また、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化すると、これに応じてライト要求信号ＷＴＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７０】
時刻ｔ２２でリフレッシュタイミング信号ＲＦＲＱＦがＨレベル(アクティブ)に変化すると、リフレッシュ要求信号ＲＦＲＱは、図６（ｇ）に示すように、これに応じてＨレベル(アクティブ)に変化する。このとき、仮に、リード実行信号＃ＥＸＲおよびライト実行信号＃ＥＸＷがＨレベル（非アクティブ）であり、かつ、ＡＴＤ信号がＬレベルならば、マスクリフレッシュ要求信号ＲＦＲＱＡはリフレッシュ要求信号ＲＦＲＱの変化に応じて変化する。さらに、遅延リード実行信号＃ＥＸＲＣおよび遅延ライト実行信号＃ＥＸＷＣがＨレベル(非アクティブ)であるならば、遅延リフレッシュ要求信号＃ＲＦＲＱＢは、マスクリフレッシュ要求信号ＲＦＲＱＡの変化に応じて変化する。しかしながら、リフレッシュ要求信号ＲＦＲＱは、図６（ｇ）に示すように、ＡＴＤ信号がＨレベルである時刻ｔ２０から時刻ｔ２４までの間でＨレベルに変化している。また、ライト実行信号＃ＥＸＷおよび遅延ライト実行信号＃ＥＸＷＣは、Ｌレベル（アクティブ）状態となっている。このため、マスクリフレッシュ要求信号ＲＦＲＱＡは、図６（ｌ）に示すように、後述するタイミングでＨレベル（アクティブ）に変化するまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延リフレッシュ要求信号＃ＲＦＲＱＢも、図６（ｍ）に示すように、後述するタイミングでＬレベル（アクティブ）に変化するまで、Ｈレベル（非アクティブ）の状態に維持される。また、ライト要求信号ＷＴＲＱも、後述するタイミングでＬレベル(非アクティブ)に変化するまで、Ｈレベル(アクティブ)の状態に維持される。
【００７１】
また、時刻ｔ２４でＡＴＤ信号がＬレベルに変化すると、リード要求信号ＲＤＲＱは、これに応じてＨレベル(アクティブ)に変化する。このとき、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の状態であるため、マスクリード要求信号ＲＤＲＱＡは、ライト実行信号＃ＥＸＷがＨレベル(アクティブ)となるまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延リード要求信号＃ＲＤＲＱＢも、遅延ライト実行信号＃ＥＸＷＣがＨレベル(非アクティブ)となるまで、Ｈレベル(非アクティブ)の状態に維持される。また、リード要求信号ＲＤＲＱも、Ｈレベル（アクティブ）の状態が維持される。
【００７２】
ライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)となった後Ｈレベル(非アクティブ)に変化すると、これに応じてマスクリード要求信号ＲＤＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延ライト実行信号＃ＥＸＷＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化する。遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化すると、リード実行信号＃ＥＸＲは、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リード実行信号＃ＥＸＲＣは、リード実行信号＃ＥＸＲよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、リード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると、これに応じてリード要求信号ＲＤＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７３】
ここで、ライト実行信号＃ＥＸＷがＨレベル(非アクティブ)に変化したとき、これに応じてマスクリフレッシュ要求信号ＲＦＲＱＡもＨレベル(アクティブ)に変化しようとする。このとき、マスクリフレッシュ要求信号ＲＦＲＱＡは、遅延回路２８７（図５）により遅延されているので、仮にライト実行信号＃ＥＸＷがＬレベルに変化した時点でマスクリード要求信号ＲＤＲＱＡと、遅延前のマスクリフレッシュ要求信号ＲＦＲＱＡとが同時刻に変化したとしても、マスクリフレッシュ要求信号ＲＦＲＱＡの変化のほうが遅くなる。このため、リード実行信号＃ＥＸＲのほうがリフレッシュ実行信号＃ＲＦよりも優先してＬレベル（アクティブ）に変化することになる。この結果、リード実行信号＃ＥＸＲがリフレッシュ実行信号＃ＲＦに優先してＬレベル(アクティブ)に変化し、遅延リフレッシュ要求信号＃ＲＦＲＱＢはＨレベル(非アクティブ)の状態に維持され、リフレッシュ要求信号ＲＦＲＱもＨレベル(アクティブ)の状態が維持される。
【００７４】
リード実行信号＃ＥＸＲがＨレベル(非アクティブ)に変化すると、これに応じてマスクリフレッシュ要求信号ＲＦＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延リード実行信号＃ＥＸＲＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル（アクティブ）に変化する。遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル（アクティブ）に変化すると、リフレッシュ実行信号＃ＲＦは、図６（ｐ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リフレッシュ実行信号＃ＲＦＣは、図６（ｓ）に示すように、リフレッシュ実行信号＃ＲＦよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、リフレッシュ実行信号＃ＲＦがＬレベル(アクティブ)に変化すると、これに応じてリフレッシュ要求信号ＲＦＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７５】
以上のように、リード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６では、リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦを生成する。
【００７６】
Ｂ３．アドレスバッファおよびデータ入力バッファ：
上述したように、リード実行信号＃ＥＸＲがライト実行信号＃ＥＸＷやリフレッシュ実行信号＃ＲＦに優先してＬレベル(アクティブ)に変化してリードアクセスが優先して実行される場合には、ライトアクセスのためのアドレス（以下、「書き込みアドレス」とも呼ぶ）およびデータ（以下、「書き込みデータ」とも呼ぶ）をライトアクセスが実行されるまで保持しておく必要がある。そこで、アドレスバッファおよびデータ入力バッファは、例えば、以下で示すように構成される。
【００７７】
Ｂ３．１．アドレスバッファ：
図７は、アドレスバッファ３０の内部構成を示す説明図である。図７は、２０ビットのアドレスＡ０〜Ａ１９のうち、行アドレスＲｏｗＡＤに相当するアドレスＡ８〜Ａ１９のうちの１つのアドレスＡＤｎ（ｎは８〜１９の整数）に対応するアドレスバッファブロックを示している。
【００７８】
このアドレスバッファブロックは、反転入力型のＡＮＤゲート３０２およびインバータ３０４と、２つのラッチ３０６，３０８と、ワンショット回路３１０と、３つのスイッチ３１２，３１４，３１６と、を備えている。ＡＮＤゲート３０２には、アドレスＡＤｎおよびチップセレクト信号＃ＣＳが入力されている。このＡＮＤゲート３０２およびインバータ３０４は、チップセレクト信号＃ＣＳに応じてアドレスＡＤｎの入力を第１のラッチ３０６に供給するか否かを制御する。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）である場合には、アドレスＡＤｎは第１のラッチ３０６に供給され、チップセレクト信号＃ＣＳがＨレベル(非アクティブ)である場合には、第１のラッチ３０６への供給がマスクされる。
【００７９】
第１のラッチ３０６は、ＡＴＤ信号のレベルに応じて、入力されたアドレスＡＤｎの値をラッチする。より具体的には、第１のラッチ３０６は、ＡＴＤ信号がＨレベルである間は、入力されるアドレスＡＤｎの変化に応じて、出力Ｑ３０６が変化する。そして、ＡＴＤ信号がＬレベルに変化すると、その変化時刻におけるアドレスＡＤｎの値がラッチされて出力Ｑ３０６から出力される。この出力Ｑ３０６は、リードアクセスにおけるリードアドレスＲＡＤｎとして利用される。第１のラッチ３０６の出力Ｑ３０６は、第２のラッチ３０８に接続されている。
【００８０】
ワンショット回路３１０は、ライト要求信号ＷＴＲＱの立ち上がりエッジを検出すると直ちにＨレベルに変化する短パルス信号ＷＴＥＱＡを生成する。短パルス信号ＷＴＥＱＡは、第２のラッチ３０８に入力される。
【００８１】
第２のラッチ３０８は、短パルス信号ＷＴＥＱＡに応じて、第１のラッチ３０６の出力Ｑ３０６をラッチする。より具体的には、ライト要求信号ＷＴＲＱのＨレベル（アクティブ）への変化に応じて発生した短パルス信号ＷＴＲＱＡがＬレベルに変化した時刻（以下、「ライト要求信号ＷＴＲＱがＨレベルに変化した時刻の近傍」と呼ぶ）において、第１のラッチ３０６の出力Ｑ３０６の値をラッチして出力Ｑ３０８から出力する。この出力Ｑ３０８は、ライトアクセスにおけるライトアドレスＷＡＤｎとして利用される。
【００８２】
リードアドレスＲＡＤｎは第１のスイッチ３１２に入力されており、ライトアドレスＷＡＤｎは第２のスイッチ３１４に入力されている。第３のスイッチ３１６には、リフレッシュアドレスＲｆＡＤｎが入力されている。３つのスイッチ３１２，３１４，３１６の出力は共通に接続されており、内部アドレスＩｎｔＡＤｎとして出力される。第１〜第３のスイッチ３１２，３１４，３１６は、例えば、トランスファゲートにより構成されている。
【００８３】
第１のスイッチ３１２には制御信号としてリード実行信号＃ＥＸＲが入力されており、第２のスイッチ３１４にはライト実行信号＃ＥＸＷが入力されており、第３のスイッチにはリフレッシュ実行信号＃ＲＦが入力されている。これにより、リード実行信号＃ＥＸＲがＬレベル（アクティブ）となって、リードアクセスが実行される時には、第１のスイッチがオンとなって、第１のラッチ３０６でラッチされているリードアドレスＲＡＤｎが内部アドレスＩｎｔＡＤとして出力される。そして、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)となって、ライトアクセスが実行されるときには、第２のスイッチがオンとなって、第２のラッチ３０８でラッチされているライトアドレスＷＡＤｎが内部アドレスＩｎｔＡＤとして出力される。また、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）となって、リフレッシュが実行されるときには、第３のスイッチがオンとなって、リフレッシュアドレスＲｆＡＤｎが内部アドレスＩｎｔＡＤとして行でコーダ２４や列デコーダ２６（図４）に供給される。
【００８４】
なお、列アドレスに相当するアドレスＡ０〜Ａ７に対応するアドレスバッファブロックは、リフレッシュアドレスが無いので、第３のスイッチ３１６が省略された構成となる。
【００８５】
以上のように、第１および第２のラッチ３０６，３０８により、ライト要求信号ＷＴＲＱがＨレベル（非アクティブ）に変化した時刻近傍におけるアドレスＡＤｎ、すなわち、書き込みアドレスをラッチし、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の間に内部アドレスＩｎｔＡＤｎとして出力することができる。これにより、上述したように、ライトアクセスに優先してリードアクセスやリフレッシュが実行されるような場合においても書き込みアドレスを保持しておくことができる。
【００８６】
なお、ＡＴＤ信号と、ライト要求信号ＷＴＲＱと、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、が図４に示したアドレス制御信号ＡＤＣＴＬに相当する。
【００８７】
Ｂ３．２．データ入力バッファ：
図８は、データ入力バッファ４４の内部構成を示す説明図である。図８は、１６ビットの入力データ端子ＩＯ０〜ＩＯ１５から入力される１６ビットの入力データＤ０〜Ｄ１５のうちの１つのデータＤｍ（ｍは０〜１５の整数）に対応するデータ入力バッファブロックを示している。
【００８８】
このデータ入力バッファブロックは、遅延回路３２２（Ｄｅｌａｙ）と、２つのラッチ３２４，３２６と、ワンショット回路３２８と、を備えている。入力データＤｍは、遅延回路３２２を介して第１のラッチ３２４に入力される。ワンショット回路３２８は、ライトイネーブル信号＃ＷＥの立ち上がりエッジを検出すると直ちにＨレベルに変化する短パルス信号ＷＥＡを生成する。短パルス信号ＷＥＡは、第１のラッチ３２４に入力される。
【００８９】
第１のラッチ３２４は、短パルス信号ＷＥＡに応じて、入力データＤｍをラッチする。より具体的には、ライトイネーブル信号＃ＷＥのＨレベル（非アクティブ）への変化に応じて発生した短パルス信号ＷＥＡがＬレベルに変化した時刻（以下、「ライトイネーブル信号＃ＷＥがＨレベルに変化した時刻近傍」と呼ぶ）における入力データＤｍ、すなわち、書き込みデータをラッチして出力Ｑ３２４から出力する。この出力Ｑ３２４は、第２のラッチ３２６に入力される。
【００９０】
第２のラッチ３２６は、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化した時刻における第２のラッチ３２４の出力Ｑ３２４の値をラッチして出力Ｑ３２６から出力する。この出力Ｑ３２６は、ライトアクセスにおけるライトデータＩｎｔＤｍとしてライトドライバ２８ｂ（図４）に供給される。
【００９１】
以上の第１および第２のラッチ３２４，３２６により、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）に変化した時刻近傍における入力データＤｍ、すなわち、書き込みデータをラッチし、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の間保持して、ライトドライバ２８ｂに供給することができる。これにより、上述したように、ライトアクセスに優先してリードアクセスが実行されるような場合においても書き込みデータを保持しておくことができる。
【００９２】
Ｃ．オペレーションモードにおける動作：
以下では、オペレーションモードにおける動作を、通常のリードアクセスと、通常のライトアクセスと、特殊なライトアクセスとに分けて説明する。なお、説明を省略するが、スタンバイモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生周期ごとにリフレッシュが実行される。
【００９３】
Ｃ１．リードアクセス：
図９は、リードアクセス動作のタイミングチャートである。ＡＴＤ信号は、図９（ｅ）に示すように、図９（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ３０，ｔ４０，ｔ５０においてＨレベルに変化し、時刻ｔ３０から時刻ｔ４０までと、時刻ｔ４０から時刻ｔ５０までの各期間では、それぞれオペレーションサイクルが実行されている。具体的には、ライトイネーブル信号＃ＷＥが、図９（ｃ）に示すようにＨレベルに固定されており、それぞれリードアクセスが実行されるサイクルを示している。なお、時刻ｔ３０から時刻ｔ４０までの第１番目のサイクルは、リードアクセスのみが実行される場合を示している。また、時刻ｔ４０から時刻ｔ５０までの第２番目のサイクルは、時刻ｔ４５においてリフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ）に変化してリフレッシュ要求が発生しており、リードアクセスとともにリフレッシュが実行される場合を示している。
【００９４】
時刻ｔ３０から時刻４０までの第１番目のオペレーションサイクルにおいて、時刻ｔ３４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲ（図９（ｇ））が一定の期間Ｌレベル（アクティブ）に変化する。リード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが、図９（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図９（ｋ）に示すようにＬレベル（アクティブ）となり、リードゲート信号ＲＤが図９（ｌ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図９（ｎ）に示すように選択されて、データが読み出される。読み出されたデータは、図示しないラッチ信号によってラッチされる。ラッチされたデータは、アウトプットイネーブル信号＃ＯＥが図９（ｂ）に示すようにＬレベル(アクティブ)の期間において、図９（ｄ）に示すように読み出しデータＤＯＵＴとして入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から出力される。なお、図９（ｊ）の信号波形は、便宜上複数のワード線の波形を１つのワード線の波形として示している。また、図９（ｎ）の信号波形も、便宜上複数のビット線対の波形を１つのビット線対の波形として示している。また、以下の説明で図示するタイミングチャートにおいても同様である。
【００９５】
時刻ｔ４０から時刻ｔ５０までの第２番目のオペレーションサイクルにおいて、時刻ｔ４４でＡＴＤ信号がＬレベルに立ち下がると、第１番目のオペレーションサイクルと、同様に、リード実行信号＃ＥＸＲがＬレベルに変化してリードアクセスが実行される。リード実行信号＃ＥＸＲがＨレベル（非アクティブ）に変化すると、選択されたメモリセルからの実際の読み出し動作は終了し、ワード線も非活性化される。このため、リード実行信号＃ＥＸＲがＨレベル（非アクティブ）に変化後、時刻ｔ４５において、リフレッシュタイミング信号ＲＦＲＱＦが図９（ｆ）に示すようにＨレベル（アクティブ）に変化した場合、たとえ、アウトプットイネーブル＃ＯＥがＬレベル(アクティブ)となって、読み出しデータが出力されている最中であっても、リフレッシュ実行信号＃ＲＦを図９（ｉ）に示すようにＬレベル（アクティブ）として、ワード線ＷＬを活性化させることができるので、リフレッシュを実行することが可能である。
【００９６】
以上説明したように、本実施例のメモリチップ１００では、１つのリードサイクルにおいて、リード実行信号＃ＥＸＲを一定の期間だけＬレベル(アクティブ)として読み出し動作を行い、リード実行信号＃ＥＸＲがＨレベル(非アクティブ)になった後、次のサイクルが開始されるまでの間に、リフレッシュを実行させることができる。これにより、リフレッシュをＡＴＤ信号に関係なく実行させることができる。この結果、リードオペレーションにおいて、ロングレート制限を無くすことが可能である。
【００９７】
Ｃ２．アーリライトアクセス：
図１０は、通常のライト（「アーリライト」と呼ばれる）アクセス動作のタイミングチャートである。図１０（ｅ）に示すように、ＡＴＤ信号が、図１０（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ６０，ｔ７０，ｔ８０においてＨレベルに変化しており、時刻ｔ６０から時刻ｔ７０までと、時刻ｔ７０から時刻ｔ８０までの各期間では、それぞれオペレーションサイクルが実行されている。具体的には、時刻ｔ６０から時刻ｔ７０までの第１番目のサイクルでは、ライトイネーブル信号＃ＷＥは、図１０（ｃ）に示すようにＡＴＤ信号がＬレベルに立ち下がる時刻ｔ６４よりも前の時刻ｔ６１でＬレベル（アクティブ）になっており、リード実行信号＃ＥＸＲは図１０（ｇ）に示すようにＬレベル(アクティブ)になることはないので、アーリライトアクセスが実行される。また、時刻ｔ７０から時刻ｔ８０までの第２番目のサイクルにおいても、ライトイネーブル信号＃ＷＥは、ＡＴＤ信号が立ち下がる時刻ｔ７４よりも前の時刻ｔ７１でＬレベル（アクティブ）になっており、同様に、アーリライトアクセスが実行されている場合を示している。
【００９８】
時刻ｔ６０から時刻ｔ７０までの第１番目のサイクルでは、時刻ｔ６７でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、これに応じてライト実行信号＃ＥＸＷが図１０（ｈ）に示すように一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが図１０（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図１０（ｋ）に示すようにＬレベル（アクティブ）となり、ライトゲート信号ＷＴが図１０（ｍ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図１０（ｎ）に示すように選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【００９９】
時刻ｔ７０から時刻ｔ８０までの第２番目のサイクルにおいても、時刻ｔ７７でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、第１番目のサイクルと同様に、これに応じてライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴがＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１００】
ここで、実際の書き込み動作は、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）になった後に実行される。従って、第１番目のサイクルにおける時刻ｔ６７に対応して、ライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)になった後、第２番目のサイクルにおける時刻ｔ７７に対応して、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化するまでの間、外部からのアクセスが何も実行されない期間となる。そこでリフレッシュタイミング信号ＲＦＲＱＦが、図１０（ｆ）に示すように時刻ｔ７５でＨレベル（アクティブ）に変化した場合、この外部からのアクセスのない期間において、リフレッシュ実行信号＃ＲＦを図１０（ｉ）に示すように、一定の期間Ｌレベル（アクティブ）に変化させて、ワード線ＷＬを活性化させることにより、リフレッシュを実行することが可能である。
【０１０１】
以上説明したように、本実施例のメモリチップ１００では、１つのライトサイクルにおいて、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）に変化後に実際の書き込み動作を行っている。このため、ライトイネーブル信号＃ＷＥがＬレベル（アクティブ）である期間、すなわち、従来、書き込み動作が行われていた期間にリフレッシュを実行することが可能である。これにより、ライトオペレーションにおいても、ロングレート制限を無くすことが可能となる。
【０１０２】
Ｃ３．ディレイライトアクセス：
図１１は、特殊なライト（「ディレイライト」と呼ばれる）アクセス動作のタイミングチャートである。図１１（ｅ）に示すように、ＡＴＤ信号が、図１１（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ１００，ｔ１１０，ｔ１２０においてＨレベルに変化しており、時刻ｔ１００から時刻ｔ１１０までと、時刻ｔ１１０から時刻ｔ１２０までの各期間では、それぞれオペレーションサイクルが実行されている。時刻ｔ１００から時刻ｔ１１０までの第１番目のサイクルは、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１０４よりも後の時刻ｔ１０６で、ライトイネーブル信号＃ＷＥが図１１（ｃ）に示すようにＬレベル（アクティブ）になっているので、いったんリードアクセス動作が実行された後、ライトアクセスが実行されるディレイライトアクセスの場合を示している。また、時刻ｔ１１０から時刻ｔ１２０までの第２番目のサイクルにおいても、ライトイネーブル信号＃ＷＥは、ＡＴＤ信号が立ち下がる時刻ｔ１１４よりも後の時刻ｔ１１６でＬレベル（アクティブ）になっており、同様に、ディレイライトアクセスが実行される場合を示している。
【０１０３】
時刻ｔ１００から時刻ｔ１１０までの第１番目のサイクルでは、時刻ｔ１０４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲが図１１（ｇ）に示すように一定の期間Ｌレベル（アクティブ）に変化する。リード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが図１１（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図１１（ｋ）に示すようにＬレベル（アクティブ）となり、リードゲート信号ＲＤが図１１（ｌ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図１１（ｎ）に示すように選択されて、データが読み出される。ただし、このサイクルは、リードサイクルではなく、ライトサイクルであるので、アウトプットイネーブル信号＃ＯＥは図１１（ｂ）に示すようにＨレベル(アクティブ)に固定されており、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から読み出しデータは出力されない。
【０１０４】
そして、時刻ｔ１０８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、これに応じてライト実行信号＃ＥＸＷが図１１（ｈ）に示すように一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴが図１１（ｍ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１０５】
また、リフレッシュタイミング信号ＲＦＲＱＦが、図１１（ｆ）に示すように時刻ｔ１０５でＨレベル（アクティブ）に変化しているので、リード実行信号＃ＥＸＲがＨレベル（非アクティブ）になると、リフレッシュ実行信号＃ＲＦが、図１１（ｉ）に示すように、上述したワード線のプリチャージに要する期間の経過後Ｌレベル（アクティブ）に変化し、ワード線ＷＬが活性化して、リフレッシュが実行される。
【０１０６】
時刻ｔ１１０から時刻ｔ１２０までの第２番目のサイクルにおいても、同様に、時刻ｔ１１８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、第１番目のサイクルと同様に、これに応じてライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴがＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１０７】
また、時刻ｔ１１４でＡＴＤ信号がＬレベルに立ち下がると、通常、これに応じてリード実行信号＃ＥＸＲがＬレベルに変化する。しかしながら、ここでは、前のサイクルの時刻ｔ１０８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて変化したライト実行信号＃ＥＸＷが、まだＬレベル(アクティブ)のままである。このため、リード実行信号＃ＥＸＲは、ライト実行信号＃ＥＸＷがＨレベル（非アクティブ）になり、上述したワード線のプリチャージ期間の経過後Ｌレベル(アクティブ)に変化し、同様に、リードアクセスが実行される。
【０１０８】
図１２は、ディレイライトアクセス動作の別のタイミングチャートである。時刻ｔ１３０から時刻ｔ１４０までの第１番目のサイクルも、図１２（ｅ）に示すＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１３４よりも後の時刻ｔ１３６で、ライトイネーブル信号＃ＷＥが図１２（ｃ）に示すようにＬレベル（アクティブ）に変化しているので、ディレイライトサイクルの場合を示している。また、時刻ｔ１４０から時刻ｔ１５０までの第２番目のサイクルも、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１４４よりも後の時刻ｔ１４６で、ライトイネーブル信号＃ＷＥがＬレベル（アクティブ）に変化しており、ディレイライトサイクルの場合を示している。
【０１０９】
時刻ｔ１３０から時刻ｔ１４０までの第１番目のサイクルでは、時刻ｔ１３４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲが図１２（ｇ）に示すようにＬレベル（アクティブ）に変化し、リードアクセス動作が実行される。
【０１１０】
時刻ｔ１３８でライトイネーブル信号＃ＷＥがＨレベルに変化すると、通常は、これに応じてライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化して、ライトアクセスが実行される。ただし、このサイクルでは、時刻ｔ１３８の少し前に、図１２（ｆ）に示すように、リフレッシュタイミング信号ＲＦＲＱＦがＨレベル(アクティブ)に変化し、これに応じて、リフレッシュ実行信号＃ＲＦが図１２（ｉ）に示すようにＬレベル(アクティブ)となる。このため、ライト実行信号＃ＥＸＷは、図１２（ｈ）に示すようにＨレベル(非アクティブ)のままとなる。
【０１１１】
また、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１４４において、ライトイネーブル信号＃ＷＥがＨレベルとなっているので、ライト実行信号＃ＥＸＷもリフレッシュ実行信号＃ＲＦもＨレベル(非アクティブ)であれば、直ちにリード実行信号＃ＥＸＲがＬレベル（アクティブ）となって、リードアクセスが実行される。しかしながら、ここでは、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）となっているので、リフレッシュ実行信号＃ＲＦがＨレベル(非アクティブ)になり、上述したワード線のプリチャージ期間の経過後に、ライト実行信号＃ＥＸＷに優先してリード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化する。そして、リード実行信号＃ＥＸＲがＨレベル(非アクティブ)になり、ワード線のプリチャージ期間が経過後に、前のサイクルの時刻ｔ１３８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化し、ライトアクセスが実行される。そして、その後、時刻ｔ１４８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて、さらに、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化し、ライトアクセスが実行される。
【０１１２】
以上のように、ディレイライトアクセスが実行される場合には、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であった場合には、次に実行される動作として、ライトアクセスおよびリフレッシュに優先してリードアクセスが選択される。このように、リードアクセスを優先するようにしているのは、以下の理由による。
【０１１３】
リードアクセスは高速であることが望まれており、リードアクセスの要求があったら、直ちにリードアクセスを実行することが好ましい。しかしながら、リード要求信号ＲＤＲＱ（図５，６参照）は、上述したように、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）である場合に発生する。従って、ディレイライトアクセスであるかリードアクセスであるかはリード要求信号ＲＤＲＱが発生する時点ではわからない。そこで、たとえ、ディレイライトアクセスが実行されるサイクルであっても、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であったときには、先にライト要求またはリフレッシュ要求が発生していたとしても、次に実行される動作としては、ライトアクセスおよびリフレッシュに優先してリードアクセスを選択することとしている。
【０１１４】
また、図６のタイミングチャートを用いて説明したように、ＡＴＤ信号がＨレベル(アクティブ)の期間においては、マスクリード要求信号ＲＤＲＱＡ、マスクライト要求信号ＷＴＲＱＡ、およびマスクリフレッシュ要求信号ＲＦＲＱＡのＨレベル（アクティブ）への変化はマスク（禁止）され、ライトアクセスおよびリフレッシュのいずれの動作も新たに開始されないように設定されている。仮に、ＡＴＤ信号がＨレベル（アクティブ）の期間中に、いずれかの動作が開始されたとすると、その動作が実行されている期間だけ、次の動作が開始されるのが遅くなることになる。例えば、次の動作がリードアクセスだとすれば、リードアクセスの開始が遅くなることになる。従って、ＡＴＤ信号がＨレベルの期間において、新たな動作が開始されないようにすれば、例えば、リードアクセスが開始れるまでの時間を短くすることができるので、リードアクセスにおけるアクセス速度を速くすることが可能となる。
【０１１５】
Ｄ．電子機器への適用例：
図１３は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１１６】
図１４は、図１３の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１１７】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１１８】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。
【０１１９】
Ｅ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２０】
図５に示すように、実施例の行コントロール回路８０に含まれているライト実行信号発生部８４では、ＡＴＤ信号が反転入力型のＡＮＤゲート２４６に入力されており、ＡＴＤ信号がＨレベル（アクティブ）の期間には、マスクライト要求信号ＷＴＲＱＡの発生を禁止している。また、リフレッシュ実行信号発生部８６も、ＡＴＤ信号が反転入力型のＡＮＤゲート２８６に入力されており、ＡＴＤ信号がＨレベル(アクティブ)の期間には、マスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止している。これにより、ＡＴＤ信号がＨレベル（アクティブ）の期間において、ライト実行信号＃ＥＸＷおよびリフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）になることを禁止しして、新たな動作が開始されないようにしている。しかしながら、ＡＮＤゲート２４６，２８６へのＡＴＤ信号の入力を省略して、ＡＴＤ信号がＨレベル（アクティブ）の期間において、マスクライト要求信号ＷＴＲＱＡの発生およびマスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止しないようにするようにしてもよい。ただし、実施例のように、ＡＴＤ信号がＨレベルの期間において、マスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止する方が、上述したように、リードアクセスにおけるアクセス速度の点て有利である。
【図面の簡単な説明】
【図１】 本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。
【図２】 チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】 メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】 メモリチップ１００の内部構成を示すブロック図である。
【図５】 行コントロール回路８０に含まれるリード実行信号発生部８２、ライト実行信号発生部８４およびリフレッシュ実行信号発生部８６の内部構成を示すブロック図である。
【図６】 リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦの発生タイミングを示すタイミングチャートである。
【図７】 アドレスバッファ３０の内部構成を示す説明図である。
【図８】 データ入力バッファ４４の内部構成を示す説明図である。
【図９】 リードアクセス動作のタイミングチャートである。
【図１０】 アーリライトアクセス動作のタイミングチャートである。
【図１１】 ディレイライトアクセス動作のタイミングチャートである。
【図１２】 ディレイライトアクセス動作の別のタイミングチャートである。
【図１３】 本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１４】 図１３の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１００…メモリチップ
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲートブロック
２８ａ…リードアンプ
２８ｂ…ライトドライバ
３０…アドレスバッファ
４０…データ入出力ブロック
４２…データ出力バッファ
４４…データ入力バッファ
５０…バッファブロック
５２，５４，５６…バッファ
６０…リフレッシュタイマ
６４…リフレッシュコントロール回路
７０…アドレス遷移検出（ＡＴＤ）回路
８０…行コントロール回路
８２…リード実行信号発生部
８４…ライト実行信号発生部
８６…リフレッシュ実行信号発生部
９０…列コントロール回路
２０２…ＲＳフリップフロップ（ＦＦ）
２０４…ワンショット回路
２０６…ＯＲゲート
２０８…インバータ
２１０…ＲＳフリップフロップ（ＦＦ）
２１２…遅延回路
２１４…ＮＡＮＤゲート
２１６…ＡＮＤゲート
２１８…ＮＡＮＤゲート
２２０…ワンショット回路
２２２…ＯＲゲート
２２４…インバータ
２２６…遅延回路
２３２…ＲＳフリップフロップ（ＦＦ）
２３４…ワンショット回路
２４０…ＲＳフリップフロップ（ＦＦ）
２４２…遅延回路
２４４…ＮＡＮＤゲート
２４６…ＡＮＤゲート
２４８…ＮＡＮＤゲート
２５０…ワンショット回路
２５２…ＯＲゲート
２５４…インバータ
２５６…遅延回路
２７２…ＲＳフリップフロップ（ＦＦ）
２７４…ワンショット回路
２８０…ＲＳフリップフロップ（ＦＦ）
２８２…遅延回路
２８４…ＮＡＮＤゲート
２８６…ＡＮＤゲート
２８８…ＮＡＮＤゲート
２９０…ワンショット回路
２９２…ＯＲゲート
２９４…インバータ
２９６…遅延回路
３０２…ＮＡＮＤゲート
３０４…インバータ
３０６，３０８…ラッチ
３１０…ワンショット回路
３１２，３１４，３１６…スイッチ
３２２…遅延回路
３２４，３２６…ラッチ
３２８…ワンショット回路
７００…携帯電話機
７１０…本体部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７２０…蓋部
７２２…送話部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリアレイを有する半導体メモリ装置内のワード線の活性化制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Virtually Static RAM）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Pseudo Static RAM ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュタイマを内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような仮想ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
従来の仮想ＳＲＡＭでは、半導体メモリ装置の動作状態に応じたリフレッシュ動作が実行されている。例えば、外部からのアクセスが実行される動作状態（以下、「オペレーションモード」と呼ぶ）の場合、リフレッシュタイマが一定の周期で発生するリフレッシュタイミング信号の発生後に、外部アクセスのタイミングを示す外部アクセスタイミング信号に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。また、外部からのアクセスが実行されない動作状態（以下、「スタンバイモード」と呼ぶ）の場合、リフレッシュタイミング信号の発生に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。
【０００５】
また、リフレッシュタイミング信号の発生サイクル（以下「リフレッシュサイクル」と呼ぶ）のサイクル時間（リフレッシュサイクルタイム）は、例えば、以下のように設定されている。すなわち、従来の仮想ＳＲＡＭでは、メモリセルを行単位でリフレッシュする構成となっている。このため、リフレッシュサイクルタイムをＴｒｃとし、メモリセルアレイの行数をｍ（ｍは１以上の整数）とすると、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍは、リフレッシュサイクルタイムＴｒｃをｍ倍した値（ｍ・Ｔｒｃ）となる。このとき、１つのメモリセルのリフレッシュは、リフレッシュタイムＴｓｕｍごとに１回実行されることになるため、リフレッシュサイクルタイムＴｒｃの値は、各メモリセルのリフレッシュがリフレッシュタイムＴｓｕｍごとに１回であってもデータ保持可能なように設定されている。
【０００６】
なお、仮想ＳＲＡＭにおけるリフレッシュ動作については、例えば、特許文献１に記載されている。
【０００７】
【特許文献１】
特開２００２−７４９４５号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来の仮想ＳＲＡＭでは、外部アクセスタイミング信号を、外部から入力されるアドレスの変化に基づいて発生させている。このため、仮に、リフレッシュタイミング信号が発生していても、アドレスの変化が発生しないと外部アクセスタイミング信号が発生しないので、リフレッシュ実行タイミングが決定されずにリフレッシュが延期されることになる。
【０００９】
リフレッシュが延期されると、その分だけリフレッシュタイムＴｓｕｍが長くなることになり、この結果、各メモリセルのリフレッシュの間隔が長くなって、データ保持できなくなる可能性が高くなる。この問題を解決するために、従来の仮想ＳＲＡＭでは、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」という制限（「ロングレート制限」あるいは「ロングサイクル制限」とも呼ぶ）を設けて対応することが一般的である。
【００１０】
しかしながら、ＳＲＡＭにはロングレート制限がないため、従来の仮想ＳＲＡＭは、リフレッシュの透過性の点で改善の余地があり、このロングレート制限をなくすことが望まれている。
【００１１】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置のロングレート制限をなくすことができる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から要求されるアクセス動作の基準タイミングを示す外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に基づいてアクティブ状態に変化するパルス信号を発生する外部アクセスタイミング信号発生部と、
前記メモリセルアレイのリフレッシュ動作の基準タイミングを示すリフレッシュタイミング信号を発生するためのリフレッシュタイマと、
前記メモリセルアレイに対するリードアクセス、ライトアクセス、およびリフレッシュの実行を制御するアクセス制御部と、を備え、
前記アクセス制御部は、
前記外部装置から供給されるライトイネーブル信号が、データの書き込み要求を示すアクティブ状態に変化した後、非アクティブ状態に戻るタイミングで、前記リードアクセスおよびリフレッシュのうちの、いずれの動作も実行されていない場合には、前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って、一定の期間ライトアクセスを実行させることを特徴とする。
【００１３】
上記発明の半導体メモリ装置は、ライトイネーブル信号が非アクティブ状態に戻るタイミングに基づいて、ライトアクセスを実行することができるので、ライトイネーブル信号がアクティブ状態に変化している期間において、アクセス動作としてのライトおよびリードのどちらのアクセスも実行されていない状態で、リフレッシュの要求が発生している場合には、一定の期間リフレッシュを実行させることができる。これにより、仮想ＳＲＡＭのような半導体メモリ装置において、従来問題となっていた、ロングレート制限を無くすことができる。
【００１４】
なお、前記アクセス制御部は、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングにおいて、前記リードアクセスおよびリフレッシュのうちの、いずれかの動作が実行されている場合には、前記いずれかの動作の終了後に、一定の期間ライトアクセスを実行させることが好ましい。
【００１５】
こうすれば、実行中の動作が中断しないようにすることができる。
【００１６】
また、前記アクセス制御部は、
前記外部アクセスタイミング信号が、アクティブ状態である期間において、前記リードアクセス、ライトアクセス、およびリフレッシュのうちの、いずれかの要求が発生したとしても、前記リードアクセス、ライトアクセス、およびリフレッシュのいずれの動作の開始も禁止することが好ましい。
【００１７】
こうすれば、外部アドレスが変化して外部アクセスタイミング信号がアクティブ状態となっている期間中に、いずれかの動作が開始されたとした場合に比べて、次の動作の開始までの時間を短くすることができる。
【００１８】
なお、上記半導体メモリ装置において、
前記ライトイネーブル信号がアクティブ状態において供給される外部アドレスおよび外部データを保持する保持部を備えており、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って前記ライトアクセスが実行される場合には、前記ライトイネーブル信号が非アクティブ状態に戻る前のアクティブ状態における外部アドレスおよび外部データとして前記保持部に保持されている外部アドレスおよび外部データを用いてライトアクセスが実行されるようにすることが好ましい。
【００１９】
こうすれば、容易に、保持部に保持されている外部アドレスおよび外部データを用いて容易にライトアクセスを実行することが可能である。
【００２０】
また、上記半導体メモリ装置において、
前記ライトアクセスは、１ワードの書き込みデータのうちの上位バイトまたは下位バイトごとに実行されるようにしてもよい。
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のライト制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の構成：
Ｂ１．全体構成：
Ｂ２．行コントロール回路：
Ｂ．２．１．リード実行信号発生部：
Ｂ．２．２．ライト実行信号発生部：
Ｂ．２．３．リフレッシュ実行信号発生部：
Ｂ．２．４．各発生部の動作：
Ｂ３．アドレスバッファおよびデータ入力バッファ：
Ｂ３．１．アドレスバッファ：
Ｂ３．２．データ入力バッファ：
Ｃ．オペレーションモードにおける動作：
Ｃ１．リードアクセス：
Ｃ２．アーリライトアクセス：
Ｃ３．ディレイライトアクセス：
Ｄ．電子機器への適用例：
Ｅ．変形例：
【００２２】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２３】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２４】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２５】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００の内部には、リフレッシュタイマ６０が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２６】
メモリチップ１００の内部には、入力されたアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路７０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路７０から供給されるアドレス遷移検出信号に基づいて動作する。このアドレス遷移検出信号が本発明の外部アクセスタイミング信号に相当する。なお、以下の説明では、アドレス遷移検出回路７０を「ＡＴＤ回路」とも呼び、アドレス遷移検出信号ＡＴＤ（外部アクセスタイミング信号）を「ＡＴＤ信号」とも呼ぶ。
【００２７】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
なお、リフレッシュ動作は、オペレーションモードでは第１のリフレッシュモードに従って実行され、スタンバイモードでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ６０がリフレッシュタイミング信号を発生した後で、かつ、リードアクセス及びライトアクセスのどちらも実行されていない時にリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。このように、このメモリチップ１００は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００３１】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３２】
オペレーションサイクルにおいて、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルと判断され、Ｈレベルになるとリードサイクルと判断される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル信号＃ＵＢは、１ワード（１６ビット）のうちの下位バイトごと及び上位バイトごとに読み出しや書き込みを行うための制御信号である。
【００３３】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３４】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。また、アウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３５】
なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３６】
図３の３番目のサイクルの終了以降は、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【００３７】
Ｂ．半導体メモリ装置内部の構成：
Ｂ１．全体構成：
図４は、メモリチップ１００の内部構成を示すブロック図である。このメモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力ブロック４０と、を備えている。
【００３８】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲートブロック２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線ＷＬとビット線対ＣＳＬ（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。行デコーダ２４は、行ドライバを含んでおり、アドレスバッファ３０から供給される内部アドレスＩＮｔＡＤ（Ａ０〜Ａ１９）のうちの１２ビットの行アドレスＲｏｗＡＤ（Ａ８〜Ａ１９）に従って、メモリセルアレイ２２内の４０９６本のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、アドレスバッファ３０から供給される内部アドレスＩＮｔＡＤのうちの８ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ７）に従って、メモリセルアレイ２２内の（２５６×１６）組のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。ゲートブロック２８には、リードアンプ２８ａおよびライトドライバ２８ｂが含まれており、データ入出力ブロック４０とメモリセルアレイ２２との間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３９】
アドレスバッファ３０は、外部装置から与えられたアドレスＡＤ（Ａ０〜Ａ１９、「外部アドレスＥｘｔＡＤ」とも呼ぶ）、あるいは、後述するリフレッシュコントロール回路６４から与えられたリフレッシュアドレスＲｆＡＤ（ＲＡ８〜ＲＡ１９）を他の内部回路に供給する回路である。外部アドレスＥｘＡＤかリフレッシュアドレスＲｆＡＤかの選択は、後述する行コントロール回路８０から与えられるアドレス制御信号ＡＤＣＴＬに従って行われる。
【００４０】
そして、外部アクセスが実行される場合には、１２ビットの行アドレスＲｏｗＡＤ（Ａ８〜Ａ１９）と８ビットの列アドレスＣｏｌＡＤ（Ａ０〜Ａ７）とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、ゲートブロック２８のリードアンプ２８ａ及びデータ入出力ブロック４０のデータ出力バッファ４２を介して読み出され、あるいは、データ入出力ブロック４０のデータ入力バッファ４４及びゲートブロック２８のライトドライバ２８ｂを介して書き込まれる。また、リフレッシュが実行される場合には、１２ビットの行アドレスＲｏｗＡＤ（ＲＡ８〜ＲＡ１９）によって選択されるワード線が活性化されて、このワード線に接続されているメモリセルのリフレッシュが実行される。なお、アドレスバッファ３０の詳細については、さらに後述する。
【００４１】
メモリチップ１００は、さらに、バッファブロック５０と、リフレッシュタイマ６０と、リフレッシュコントロール回路６４と、ＡＴＤ（アドレス遷移検出）回路７０と、行コントロール回路８０と、列コントロール回路９０と、を備えている。
【００４２】
バッファブロック５０は、ライトイネーブル信号＃ＷＥが入力されるバッファ５２と、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢが入力されるバッファ５４と、アウトプットイネーブル信号＃ＯＥが入力されるバッファ５６と、を含んでいる。各バッファ５２，５４，５６には、チップセレクト信号＃ＣＳが入力されており、チップセレクト信号＃ＣＳに応じて各信号が内部の回路に供給されることをマスクする。なお、以下では、各バッファ５２，５４，５６の出力信号名は、それぞれ対応する入力信号と同じ名称を付することとする。
【００４３】
リフレッシュタイマ６０は、例えば、リングオシレータによって構成される。リフレッシュ周期は、例えば、約３２μｓに設定されている。
【００４４】
リフレッシュコントロール回路６４は、リフレッシュタイマ６０から供給されるリフレッシュ周期信号ＲＦＴＭに基づいて、リフレッシュ要求のタイミングを示すタイミング信号を生成し、リフレッシュタイミング信号ＲＦＲＱＦとして行コントロール回路８０に供給する。また、リフレッシュコントロール回路６４は、リフレッシュタイミング信号ＲＦＲＱＦに応じて、１２ビットのリフレッシュアドレスＲｆＡＤ（ＲＡ８〜ＲＡ１９）を発生し、アドレスバッファ３０に供給する。このリフレッシュアドレスＲｆＡＤの値は、リフレッシュ要求が発生したときに、より具体的には、リフレッシュタイミング信号ＲＦＲＱＦが非アクティブからアクティブに変化したときに、１つインクリメントされる。なお、このリフレッシュアドレスＲｆＡＤは、例えば、１２ビットのカウンタにより発生させることができる。
【００４５】
ＡＴＤ回路７０は、外部装置から供給された２０ビットのアドレスＡ０〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を生成する。
【００４６】
行コントロール回路８０は、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、カラムイネーブル信号＃ＣＥを出力し、外部アクセスおよびリフレッシュを制御する。具体的には、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、カラムイネーブル信号＃ＣＥとのそれぞれの信号レベルを設定して、行デコーダ２４におけるワード線の活性化を制御するとともに、列コントロール回路９０を介して列デコーダ２６におけるビット線対の選択を制御することによって行われる。なお、行コントロール回路８０は、ＡＴＤ信号と、リフレッシュタイミング信号ＲＦＲＱＦと、ライトイネーブル信号＃ＷＥとに応じて動作する。行コントロール回路８０については、さらに後述する。
【００４７】
列コントロール回路９０は、リードゲート信号ＲＤおよびライトゲート信号ＷＴを出力し、外部アクセスを制御する。具体的には、リードゲート信号ＲＤとライトゲート信号ＷＴとのそれぞれの信号レベルを設定して、列デコーダ２６におけるビット線対の選択と、リードアンプ２８ａまたはライトドライバ２８ｂの動作と、を制御する。なお、列コントロール回路９０は、行コントロール回路８０から与えられたカラムイネーブル信号＃ＣＥと、ライトイネーブル信号＃ＷＥと、下位バイトイネーブル信号＃ＬＢおよび上位バイトイネーブル信号＃ＵＢと、に応じて動作する。
【００４８】
Ｂ２．行コントロール回路：
図５は、行コントロール回路８０に含まれるリード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６の内部構成の一例を示す説明図である。以下では、リード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６の順に内部構成を説明し、その後、タイミングチャートを用いてそれぞれの動作を説明する。
【００４９】
Ｂ２．１．リード実行信号発生部：
リード実行信号発生部８２は、反転入力型のＲＳフリップフロップ（以下、単に「ＦＦ」と呼ぶ）２０２と、ワンショット回路２０４（Ｏｎｅ Ｓｈｏｔ）と、反転入力型のＯＲゲート２０６およびインバータ２０８と、を備えている。ワンショット回路２０４の出力はＦＦ２０２のセット端子（＃Ｓ）に入力され、ＯＲゲート２０６の出力はインバータ２０８を介してＦＦ２０２のリセット端子（＃Ｒ）に入力されている。ワンショット回路２０４は、ＡＴＤ信号の立ち下がりエッジを検出すると直ちにＬレベルに変化する短パルス信号を、ＦＦ２０２のセット信号として出力する。ＯＲゲート２０６には、ライトイネーブル信号＃ＷＥおよびリード実行信号＃ＥＸＲが入力されており、ＯＲゲート２０６およびインバータ２０８は、ライトイネーブル信号＃ＷＥまたはリード実行信号＃ＥＸＲがＬレベル（アクティブ）である場合にＬレベルとなる信号を、ＦＦ２０２のリセット信号として出力する。従って、ＦＦ２０２の出力Ｑ２０２は、ＡＴＤ信号がＬレベルに変化すると直ちにＨレベルにセットされ、ライトイネーブル信号＃ＷＥまたはリード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２０２の出力Ｑ２０２は、「リード要求信号ＲＤＲＱ」として利用される。
【００５０】
リード実行信号発生部８２は、さらに、反転入力反転出力型のＦＦ２１０および遅延回路２１２（ＲＡＳ Ｄｅｌａｙ）と、２つの３入力のＮＡＮＤゲート２１４，２１８および反転入力型の２入力のＡＮＤゲート２１６と、ワンショット回路２２０と、を備えている。第１のＮＡＮＤゲート２１４には、リード要求信号ＲＤＲＱと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦとが入力されており、ＡＮＤゲート２１６には、ＡＴＤ信号と第１のＮＡＮＤゲート２１４の出力信号とが入力されている。第１のＮＡＮＤゲート２１４およびＡＮＤゲート２１６は、ライト実行信号＃ＥＸＷおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）、すなわち、ライトアクセスおよびリフレッシュが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、リード要求信号ＲＤＲＱのレベルに応じた信号ＲＤＲＱＡを出力する。以下では、この出力信号ＲＤＲＱＡを「マスクリード要求信号ＲＤＲＱＡ」と呼ぶ。
【００５１】
また、第２のＮＡＮＤゲート２１８には、マスクリード要求信号ＲＤＲＱＡと、遅延ライト実行信号＃ＥＸＷＣと、遅延リフレッシュ実行信号＃ＲＦＣとが入力されている。第２のＮＡＮＤゲート２１８は、遅延ライト実行信号＃ＥＸＷＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル（非アクティブ）である場合においてのみ、マスクリード要求信号ＲＤＲＱＡのレベルに応じた信号＃ＲＤＲＱＢを出力する。遅延ライト実行信号＃ＥＸＷＣは、後述するように、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延リフレッシュ実行信号＃ＲＦＣも、同様に、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２１８は、マスクリード要求信号ＲＤＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＲＤＲＱＢを出力する。以下では、この出力信号＃ＲＤＲＱＢを、「遅延リード要求信号＃ＲＤＲＱＢ」と呼ぶ。
【００５２】
ワンショット回路２２０は、遅延リード要求信号＃ＲＤＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２１０のセット信号として出力する。ＦＦ２１０の出力＃Ｑ２１０は、遅延リード要求信号＃ＲＤＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベル(アクティブ)にセットされる。ＦＦ２１０の出力＃Ｑ２１０は、遅延回路２１２を介してＦＦ２１０のリセット信号としてＦＦ２１０に入力されている。これにより、ＦＦ２１０の出力＃Ｑ２１０は、遅延回路２１２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２１０の出力＃Ｑ２１０は、リード実行信号＃ＥＸＲとして出力される。なお、遅延回路２１２の遅延量は、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間が、ワード線を活性化してリードアクセスをするために設計される期間となるように設定される。
【００５３】
リード実行信号発生部８２は、また、反転入力型のＯＲゲート２２２およびインバータ２２４と、遅延回路２２６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２２２には、リード実行信号＃ＥＸＲと、リード実行信号＃ＥＸＲを遅延回路２２６で遅延させた信号と、が入力されており、インバータ２２４の出力のＬレベルからＨレベルへの変化のタイミングは、リード実行信号＃ＥＸＲのＬレベルからＨレベルへの変化のタイミングに対して遅延回路２２６の遅延量に応じた期間だけ遅れる。インバータ２２４の出力信号は、遅延リード実行信号＃ＥＸＲＣとして利用される。なお、遅延回路２２６の遅延量は、遅延リード実行信号＃ＥＸＲＣのアクティブ（Ｌレベル）の期間が、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００５４】
Ｂ２．２．ライト実行信号発生部：
ライト実行信号発生部８４は、反転入力型のＦＦ２３２と、ワンショット回路２３４と、を備えている。ワンショット回路２３４の出力はＦＦ２３２のセット端子（＃Ｓ）に入力されている。ワンショット回路２３４は、ライトイネーブル信号＃ＷＥの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２３２のセット信号として出力する。従って、ＦＦ２３２の出力Ｑ２３２は、ライトイネーブル信号＃ＷＥがＬレベルに変化すると直ちにＨレベルにセットされる。また、ＦＦ２３２のリセット端子（＃Ｒ）には、ライト実行信号＃ＥＸＷが入力されており、ライト実行信号＃ＷＥがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２３２の出力Ｑ２３２は、「ライト要求信号ＷＴＲＱ」として利用される。
【００５５】
ライト実行信号発生部８４は、さらに、反転入力反転出力型のＦＦ２４０および遅延回路２４２（ＲＡＳ Ｄｅｌａｙ）と、２つの３入力のＮＡＮＤゲート２４４，２４８および反転入力型の２入力のＡＮＤゲート２４６と、ワンショット回路２５０と、を備えている。第１のＮＡＮＤゲート２４４には、ライト要求信号ＷＴＲＱと、リード実行信号＃ＥＸＲと、リフレッシュ実行信号＃ＲＦと、が入力されており、ＡＮＤゲート２４６には、ＡＴＤ信号と第１のＮＡＮＤゲート２４４の出力信号とが入力されている。第１のＮＡＮＤゲート２４４およびＡＮＤゲート２４６は、リード実行信号＃ＥＸＲおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）、すなわち、リードアクセスおよびリフレッシュが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、ライト要求信号ＷＴＲＱのレベルに応じた信号を遅延回路２４７を介して出力する。以下では、遅延回路２４７から出力される信号ＷＴＲＱＡを、「マスクライト要求信号ＷＴＲＱＡ」と呼ぶ。
【００５６】
また、第２のＮＡＮＤゲート２４８には、マスクライト要求信号ＷＴＲＱＡと、遅延リード実行信号＃ＥＸＲＣと、遅延リフレッシュ実行信号＃ＲＦＣとが入力されている。第２のＮＡＮＤゲート２４８は、遅延リード実行信号＃ＥＸＲＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル（非アクティブ）である場合においてのみ、マスクライト要求信号ＷＴＲＱＡのレベルに応じた信号を出力する。遅延リード実行信号＃ＥＸＲＣは、上述したように、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延リフレッシュ実行信号＃ＲＦＣは、後述するように、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２４８は、マスクライト要求信号ＷＴＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＷＴＲＱＢを出力する。以下では、この第２のＮＡＮＤゲート２４８の出力信号＃ＷＴＲＱＢを、「遅延ライト要求信号＃ＷＴＲＱＢ」と呼ぶ。
【００５７】
ワンショット回路２５０は、遅延ライト要求信号＃ＷＴＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２４０のセット信号として出力する。ＦＦ２４０の出力＃Ｑ２４０は、遅延ライト要求信号＃ＷＴＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベル(アクティブ)にセットされる。ＦＦ２４０の出力＃Ｑ２４０は、遅延回路２４２を介してＦＦ２４０のリセット信号としてＦＦ２４０に入力されている。これにより、ＦＦ２４０の出力＃Ｑ２４０は、遅延回路２４２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２４０の出力＃Ｑ２４０は、ライト実行信号＃ＥＸＷとして出力される。なお、遅延回路２４２の遅延量は、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間が、ワード線を活性化してライトアクセスをするために設計される期間となるように設定される。
【００５８】
ライト実行信号発生部８４は、また、反転入力型のＯＲゲート２５２およびインバータ２５４と、遅延回路２５６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２５２には、ライト実行信号＃ＥＸＷと、ライト実行信号＃ＥＸＷを遅延回路２５６で遅延させた信号と、が入力されており、インバータ２５４の出力のＬレベルからＨレベルへの変化のタイミングは、ライト実行信号＃ＥＸＷのＬレベルからＨレベルへの変化のタイミングに対して遅延回路２５６の遅延量に応じた期間だけ遅れる。インバータ２６４の出力信号は、遅延ライト実行信号＃ＥＸＷＣとして利用される。なお、遅延回路２５６の遅延量は、遅延ライト実行信号＃ＥＸＷＣのアクティブ（Ｌレベル）の期間が、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００５９】
Ｂ２．３．リフレッシュ実行信号発生部：
リフレッシュ実行信号発生部８６は、反転入力型のＦＦ２７２と、ワンショット回路２７４と、を備えている。ワンショット回路２７４の出力はＦＦ２７２のセット端子（＃Ｓ）に入力されている。ワンショット回路２７４は、リフレッシュタイミング信号ＲＦＲＱＦの立ち上がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２７２のセット信号として出力する。従って、ＦＦ２７２の出力Ｑ２７２は、リフレッシュタイミング信号ＲＦＲＱＦがＨレベルに変化すると直ちにＨレベルにセットされる。また、ＦＦ２７２のリセット端子（＃Ｒ）には、リフレッシュ実行信号＃ＲＦが入力されており、リフレッシュ実行信号＃ＲＦがＬレベル(アクティブ)に変化すると直ちにＬレベルにリセットされる。なお、ＦＦ２７２の出力Ｑ２７２は、リフレッシュ要求信号ＲＦＲＱとして利用される。
【００６０】
リフレッシュ実行信号発生部８６は、さらに、反転入力反転出力型のＦＦ２８０および遅延回路２８２と、２つの３入力のＮＡＮＤゲート２８４，２８８および反転入力型の２入力のＡＮＤゲート２８６と、ワンショット回路２９０と、を備えている。第１のＮＡＮＤゲート２８４には、リフレッシュ要求信号ＲＦＲＱと、リード実行信号＃ＥＸＲと、ライト要求信号ＷＴＲＱと、が入力されている。ＡＮＤゲート２８６には、ＡＴＤ信号と第１のＮＡＮＤゲート２８４の出力信号と、が入力されている。第１のＮＡＮＤゲート２８４およびＡＮＤゲート２８６は、リード実行信号＃ＥＸＲおよびライト実行信号＃ＥＸＷがＨレベル（非アクティブ）、すなわち、リードアクセスおよびライトアクセスが実行されておらず、かつ、ＡＴＤ信号がＬレベルである場合においてのみ、リフレッシュ要求信号ＲＦＲＱのレベルに応じた信号を遅延回路２８７を介して出力する。以下では、遅延回路２８７から出力される信号ＲＦＲＱＡを、「マスクリフレッシュ要求信号ＲＦＲＱＡ」と呼ぶ。なお、遅延回路２８７の遅延量は、遅延回路２４７の遅延量以上の大きさに設定される。
【００６１】
また、第２のＮＡＮＤゲート２８８には、マスクリフレッシュ要求信号ＲＦＲＱＡと、遅延リード実行信号＃ＥＸＲＣと、遅延ライト実行信号＃ＥＸＷＣとが入力されている。第２のＮＡＮＤゲート２８８は、遅延リード実行信号＃ＥＸＲＣおよび遅延ライト実行信号＃ＥＸＷＣがＨレベル（非アクティブ）である場合においてのみ、マスクリフレッシュ要求信号ＲＦＲＱＡのレベルに応じた信号を出力する。遅延リード実行信号＃ＥＸＲＣは、上述したように、リード実行信号＃ＥＸＲのアクティブ（Ｌレベル）の期間に比べて、ワード線のプリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。また、遅延ライト実行信号＃ＥＸＷＣも、上述したように、ライト実行信号＃ＥＸＷのアクティブ（Ｌレベル）の期間に比べて、プリチャージに要する期間分だけアクティブ（Ｌレベル）の期間が長い信号である。すなわち、第２のＮＡＮＤゲート２８８は、マスクリフレッシュ要求信号ＲＦＲＱＡがアクティブ（Ｈレベル）へ変化するタイミングに対して、ワード線のプリチャージに要する期間分だけ遅らせたタイミングでアクティブに変化する信号＃ＲＦＲＱＢを出力する。以下では、この第２のＮＡＮＤゲート２８８の出力信号＃ＲＦＲＱＢを、「遅延リフレッシュ要求信号＃ＲＦＲＱＢ」と呼ぶ。
【００６２】
ワンショット回路２９０は、遅延リフレッシュ要求信号＃ＲＦＲＱＢの立ち下がりエッジを検出すると直ちにＬレベルに変化するパルス信号を、ＦＦ２８０のセット信号として出力する。ＦＦ２８０の出力＃Ｑ２８０は、遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル(アクティブ)に変化すると直ちにＬレベルにセットされる。ＦＦ２８０の出力＃Ｑ２８０は、遅延回路２８２を介してＦＦ２８０のリセット信号としてＦＦ２８０に入力されている。これにより、ＦＦ２８０の出力＃Ｑ２８０は、遅延回路２８２の遅延量に応じた期間だけＬレベル（アクティブ）を維持した後直ちにＨレベル(非アクティブ)にリセットされる。ＦＦ２８０の出力＃Ｑ２８０は、リフレッシュ実行信号＃ＲＦとして出力される。なお、遅延回路２８２の遅延量は、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間が、ワード線を活性化してリフレッシュアクセスをするために設計される期間となるように設定される。
【００６３】
リフレッシュ実行信号発生部８６は、また、反転入力型のＯＲゲート２９２およびインバータ２９４と、遅延回路２９６（ＲＰ Ｄｅｌａｙ）と、を備えている。ＯＲゲート２９２には、リフレッシュ実行信号＃ＲＦと、リフレッシュ実行信号＃ＲＦを遅延回路２９６で遅延させた信号と、が入力されており、インバータ２９４の出力のＬレベルからＨレベルへの変化のタイミングは、リフレッシュ実行信号＃ＲＦのＬレベルからＨレベルへの変化のタイミングに対して遅延回路３０６の遅延量に応じた期間だけ遅れる。インバータ２９４の出力信号は、遅延リフレッシュ実行信号＃ＲＦＣとして利用される。なお、遅延回路２９６の遅延量は、遅延リフレッシュ実行信号＃ＲＦＣのアクティブ（Ｌレベル）の期間が、リフレッシュ実行信号＃ＲＦのアクティブ（Ｌレベル）の期間よりも、ワード線のプリチャージに要する期間に相当する期間だけ長くなるように設定される。
【００６４】
Ｂ．２．４．各発生部の動作：
図６は、リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦの発生タイミングを示すタイミングチャートである。図示しないチップセレクト信号＃ＣＳがＬレベル（アクティブ）であるオペレーションモードにおいては、外部から与えられるアドレスＡＤが変化すると、これに応じてＡＴＤ信号が発生する。図６（ｃ）に示すＡＴＤ信号は、図６（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ１０から時刻ｔ１４までの間、および、時刻ｔ２０から時刻ｔ２４までの間で、Ｈレベル（アクティブ）に変化している場合を示している。また、図６（ｂ）に示すライトイネーブル信号＃ＷＥは、時刻ｔ１０よりも前の時刻ｔ０８においてＬレベル（アクティブ）からＨレベル（非アクティブ）に変化し、また、時刻ｔ１６から時刻ｔ１８までの間Ｌレベル（アクティブ）に変化する場合を示している。また、図６（ｄ）に示すリフレッシュタイミング信号ＲＦＲＱＦは、ＡＴＤ信号がＨレベルである時刻ｔ２０から時刻ｔ２４までの間の時刻ｔ２２においてＨレベル(アクティブ)に変化する場合を示している。
【００６５】
ライトイネーブル信号＃ＷＥが、図６（ｂ）に示すように、時刻ｔ０８において、Ｌレベル（アクティブ）からＨレベル（非アクティブ）に変化すると、ライト要求信号ＷＴＲＱは、図６（ｆ）に示すように、Ｈレベル（アクティブ）に変化する。このとき、仮に、リード実行信号＃ＥＸＲおよびリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）であり、かつ、ＡＴＤ信号がＬレベル（非アクティブ）ならば、マスクライト要求信号ＷＴＲＱＡはライト要求信号ＷＴＲＱの変化に応じて変化する。さらに、遅延リード実行信号＃ＥＸＲＣおよび遅延リフレッシュ実行信号＃ＲＦＣがＨレベル(非アクティブ)であるならば、遅延ライト要求信号＃ＷＴＲＱＢは、マスクライト要求信号ＷＴＲＱＡの変化に応じて変化する。しかしながら、リフレッシュ実行信号＃ＲＦおよび遅延リフレッシュ実行信号＃ＲＦＣは、図６（ｐ）および図６（ｓ）に示すように、ＡＴＤ信号がＨレベル（アクティブ）である時刻ｔ１０から時刻ｔ１４までの間でＨレベル（非アクティブ）に変化している。このため、マスクライト要求信号ＷＴＲＱＡは、図６（ｊ）に示すように、後述するタイミングでＨレベル（アクティブ）に変化するまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延ライト要求信号＃ＷＴＲＱＢも、図６（ｋ）に示すように、後述するタイミングでＬレベル（アクティブ）に変化するまで、Ｈレベル（非アクティブ）の状態に維持される。また、ライト要求信号ＷＴＲＱも、後述するタイミングでＬレベル(非アクティブ)に変化するまで、Ｈレベル(アクティブ)の状態に維持される。
【００６６】
時刻ｔ１４でＡＴＤ信号がＬレベルに変化すると、リード要求信号ＲＤＲＱは、図６（ｅ）に示すように、これに応じてＨレベル(アクティブ)に変化する。このとき、図６（ｏ）に示すライト実行信号＃ＥＸＷおよび図６（ｐ）に示すリフレッシュ実行信号＃ＲＦがＨレベル(非アクティブ)であり、かつ、ＡＴＤ信号もＬレベルであるので、マスクリード要求信号ＲＤＲＱＡは、図６（ｈ）に示すように、リード要求信号ＲＤＲＱのＨレベル（アクティブ）への変化に応じてＨレベル（アクティブ）に変化する。また、このとき、図６（ｒ）に示す遅延ライト実行信号＃ＥＸＷＣおよび図６（ｓ）に示す遅延リフレッシュ実行信号＃ＲＦＣもＨレベル(非アクティブ)であるので、遅延リード要求信号＃ＲＤＲＱＢは、図６（ｉ）に示すように、マスクリード要求信号ＲＤＲＱＡのＨレベル（アクティブ）への変化に応じてＬレベル（アクティブ）に変化する。遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化すると、リード実行信号＃ＥＸＲは、図６（ｎ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リード実行信号＃ＥＸＲＣは、図６（ｑ）に示すように、リード実行信号＃ＥＸＲよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。リード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると、これに応じてリード要求信号ＲＤＲＱは、Ｌレベル（非アクティブ）に変化する。
【００６７】
ここで、時刻ｔ１４でＡＴＤ信号がＬレベルに変化したとき、これに応じてマスクライト要求信号ＷＴＲＱＡもＨレベル（アクティブ）に変化しようとする。このとき、マスクライト要求信号ＷＴＲＱＡは、遅延回路２４７（図５）により遅延されているので、仮に、マスクリード要求信号ＲＤＲＱＡと遅延前のマスクライト要求信号ＷＴＲＱＡとが、ＡＴＤ信号がＬレベルに変化した時点で同時に変化したとしても、マスクライト要求信号ＷＴＲＱＡの変化のほうが遅くなる。このため、リード実行信号＃ＥＸＲのほうがライト実行信号＃ＥＸＷよりも優先してＬレベル（アクティブ）に変化することになる。この結果、リード実行信号＃ＥＸＲが優先してＬレベル(アクティブ)に変化し、遅延ライト要求信号＃ＷＴＲＱＢはＨレベル(非アクティブ)の状態に維持され、ライト要求信号ＷＴＲＱもＨレベル(アクティブ)の状態が維持されて、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化することがマスク(禁止)される。
【００６８】
リード実行信号＃ＥＸＲが一定の期間Ｔｒａｓの間Ｌレベルとなった後Ｈレベル(非アクティブ)に変化すると、これに応じてマスクライト要求信号ＷＴＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延リード実行信号＃ＥＸＲＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化する。遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化すると、ライト実行信号＃ＥＸＷは、図６（ｏ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延ライト実行信号＃ＥＸＷＣは、図６（ｒ）に示すように、ライト実行信号＃ＥＸＷよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化すると、これに応じてライト要求信号ＷＴＲＱは、Ｌレベル（非アクティブ）に変化する。
【００６９】
時刻ｔ１８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、ライト要求信号ＷＴＲＱは、再びＨレベル(アクティブ)に変化する。このとき、リード実行信号＃ＥＸＲ、リフレッシュ実行信号＃ＲＦ、遅延リード実行信号＃ＥＸＲＣ、および遅延リフレッシュ実行信号＃ＲＦＣのいずれもがＨレベル(非アクティブ)であり、かつ、ＡＴＤ信号もＬレベルであるので、マスクライト要求信号ＷＴＲＱＡは、ライト要求信号ＷＴＲＱのＨレベル（アクティブ）への変化に応じてＨレベル(アクティブ)に変化する。また、遅延ライト要求信号＃ＷＴＲＱＢは、マスクライト要求信号ＷＴＲＱＡのＨレベル（アクティブ）への変化に応じてＬレベル(アクティブ)に変化する。遅延ライト要求信号＃ＷＴＲＱＢがＬレベル（アクティブ）に変化すると、ライト実行信号＃ＥＸＷはＬレベル（アクティブ）に変化し、遅延ライト実行信号＃ＥＸＷＣもＬレベル（アクティブ）となる。また、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化すると、これに応じてライト要求信号ＷＴＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７０】
時刻ｔ２２でリフレッシュタイミング信号ＲＦＲＱＦがＨレベル(アクティブ)に変化すると、リフレッシュ要求信号ＲＦＲＱは、図６（ｇ）に示すように、これに応じてＨレベル(アクティブ)に変化する。このとき、仮に、リード実行信号＃ＥＸＲおよびライト実行信号＃ＥＸＷがＨレベル（非アクティブ）であり、かつ、ＡＴＤ信号がＬレベルならば、マスクリフレッシュ要求信号ＲＦＲＱＡはリフレッシュ要求信号ＲＦＲＱの変化に応じて変化する。さらに、遅延リード実行信号＃ＥＸＲＣおよび遅延ライト実行信号＃ＥＸＷＣがＨレベル(非アクティブ)であるならば、遅延リフレッシュ要求信号＃ＲＦＲＱＢは、マスクリフレッシュ要求信号ＲＦＲＱＡの変化に応じて変化する。しかしながら、リフレッシュ要求信号ＲＦＲＱは、図６（ｇ）に示すように、ＡＴＤ信号がＨレベルである時刻ｔ２０から時刻ｔ２４までの間でＨレベルに変化している。また、ライト実行信号＃ＥＸＷおよび遅延ライト実行信号＃ＥＸＷＣは、Ｌレベル（アクティブ）状態となっている。このため、マスクリフレッシュ要求信号ＲＦＲＱＡは、図６（ｌ）に示すように、後述するタイミングでＨレベル（アクティブ）に変化するまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延リフレッシュ要求信号＃ＲＦＲＱＢも、図６（ｍ）に示すように、後述するタイミングでＬレベル（アクティブ）に変化するまで、Ｈレベル（非アクティブ）の状態に維持される。また、ライト要求信号ＷＴＲＱも、後述するタイミングでＬレベル(非アクティブ)に変化するまで、Ｈレベル(アクティブ)の状態に維持される。
【００７１】
また、時刻ｔ２４でＡＴＤ信号がＬレベルに変化すると、リード要求信号ＲＤＲＱは、これに応じてＨレベル(アクティブ)に変化する。このとき、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の状態であるため、マスクリード要求信号ＲＤＲＱＡは、ライト実行信号＃ＥＸＷがＨレベル(アクティブ)となるまで、Ｌレベル(非アクティブ)の状態に維持される。同様に、遅延リード要求信号＃ＲＤＲＱＢも、遅延ライト実行信号＃ＥＸＷＣがＨレベル(非アクティブ)となるまで、Ｈレベル(非アクティブ)の状態に維持される。また、リード要求信号ＲＤＲＱも、Ｈレベル（アクティブ）の状態が維持される。
【００７２】
ライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)となった後Ｈレベル(非アクティブ)に変化すると、これに応じてマスクリード要求信号ＲＤＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延ライト実行信号＃ＥＸＷＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化する。遅延リード要求信号＃ＲＤＲＱＢがＬレベル（アクティブ）に変化すると、リード実行信号＃ＥＸＲは、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リード実行信号＃ＥＸＲＣは、リード実行信号＃ＥＸＲよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、リード実行信号＃ＥＸＲがＬレベル(アクティブ)に変化すると、これに応じてリード要求信号ＲＤＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７３】
ここで、ライト実行信号＃ＥＸＷがＨレベル(非アクティブ)に変化したとき、これに応じてマスクリフレッシュ要求信号ＲＦＲＱＡもＨレベル(アクティブ)に変化しようとする。このとき、マスクリフレッシュ要求信号ＲＦＲＱＡは、遅延回路２８７（図５）により遅延されているので、仮にライト実行信号＃ＥＸＷがＬレベルに変化した時点でマスクリード要求信号ＲＤＲＱＡと、遅延前のマスクリフレッシュ要求信号ＲＦＲＱＡとが同時刻に変化したとしても、マスクリフレッシュ要求信号ＲＦＲＱＡの変化のほうが遅くなる。このため、リード実行信号＃ＥＸＲのほうがリフレッシュ実行信号＃ＲＦよりも優先してＬレベル（アクティブ）に変化することになる。この結果、リード実行信号＃ＥＸＲがリフレッシュ実行信号＃ＲＦに優先してＬレベル(アクティブ)に変化し、遅延リフレッシュ要求信号＃ＲＦＲＱＢはＨレベル(非アクティブ)の状態に維持され、リフレッシュ要求信号ＲＦＲＱもＨレベル(アクティブ)の状態が維持される。
【００７４】
リード実行信号＃ＥＸＲがＨレベル(非アクティブ)に変化すると、これに応じてマスクリフレッシュ要求信号ＲＦＲＱＡがＨレベル(アクティブ)に変化し、さらに、遅延リード実行信号＃ＥＸＲＣがＨレベル（非アクティブ）に変化すると、これに応じて遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル（アクティブ）に変化する。遅延リフレッシュ要求信号＃ＲＦＲＱＢがＬレベル（アクティブ）に変化すると、リフレッシュ実行信号＃ＲＦは、図６（ｐ）に示すように、一定の期間Ｔｒａｓの間だけＬレベル（アクティブ）に変化する。また、遅延リフレッシュ実行信号＃ＲＦＣは、図６（ｓ）に示すように、リフレッシュ実行信号＃ＲＦよりも一定の期間Ｔｐｒだけ長くＬレベル（アクティブ）となる。なお、リフレッシュ実行信号＃ＲＦがＬレベル(アクティブ)に変化すると、これに応じてリフレッシュ要求信号ＲＦＲＱは、Ｌレベル（非アクティブ）に変化する。
【００７５】
以上のように、リード実行信号発生部８２、ライト実行信号発生部８４、およびリフレッシュ実行信号発生部８６では、リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦを生成する。
【００７６】
Ｂ３．アドレスバッファおよびデータ入力バッファ：
上述したように、リード実行信号＃ＥＸＲがライト実行信号＃ＥＸＷやリフレッシュ実行信号＃ＲＦに優先してＬレベル(アクティブ)に変化してリードアクセスが優先して実行される場合には、ライトアクセスのためのアドレス（以下、「書き込みアドレス」とも呼ぶ）およびデータ（以下、「書き込みデータ」とも呼ぶ）をライトアクセスが実行されるまで保持しておく必要がある。そこで、アドレスバッファおよびデータ入力バッファは、例えば、以下で示すように構成される。
【００７７】
Ｂ３．１．アドレスバッファ：
図７は、アドレスバッファ３０の内部構成を示す説明図である。図７は、２０ビットのアドレスＡ０〜Ａ１９のうち、行アドレスＲｏｗＡＤに相当するアドレスＡ８〜Ａ１９のうちの１つのアドレスＡＤｎ（ｎは８〜１９の整数）に対応するアドレスバッファブロックを示している。
【００７８】
このアドレスバッファブロックは、反転入力型のＡＮＤゲート３０２およびインバータ３０４と、２つのラッチ３０６，３０８と、ワンショット回路３１０と、３つのスイッチ３１２，３１４，３１６と、を備えている。ＡＮＤゲート３０２には、アドレスＡＤｎおよびチップセレクト信号＃ＣＳが入力されている。このＡＮＤゲート３０２およびインバータ３０４は、チップセレクト信号＃ＣＳに応じてアドレスＡＤｎの入力を第１のラッチ３０６に供給するか否かを制御する。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）である場合には、アドレスＡＤｎは第１のラッチ３０６に供給され、チップセレクト信号＃ＣＳがＨレベル(非アクティブ)である場合には、第１のラッチ３０６への供給がマスクされる。
【００７９】
第１のラッチ３０６は、ＡＴＤ信号のレベルに応じて、入力されたアドレスＡＤｎの値をラッチする。より具体的には、第１のラッチ３０６は、ＡＴＤ信号がＨレベルである間は、入力されるアドレスＡＤｎの変化に応じて、出力Ｑ３０６が変化する。そして、ＡＴＤ信号がＬレベルに変化すると、その変化時刻におけるアドレスＡＤｎの値がラッチされて出力Ｑ３０６から出力される。この出力Ｑ３０６は、リードアクセスにおけるリードアドレスＲＡＤｎとして利用される。第１のラッチ３０６の出力Ｑ３０６は、第２のラッチ３０８に接続されている。
【００８０】
ワンショット回路３１０は、ライト要求信号ＷＴＲＱの立ち上がりエッジを検出すると直ちにＨレベルに変化する短パルス信号ＷＴＥＱＡを生成する。短パルス信号ＷＴＥＱＡは、第２のラッチ３０８に入力される。
【００８１】
第２のラッチ３０８は、短パルス信号ＷＴＥＱＡに応じて、第１のラッチ３０６の出力Ｑ３０６をラッチする。より具体的には、ライト要求信号ＷＴＲＱのＨレベル（アクティブ）への変化に応じて発生した短パルス信号ＷＴＲＱＡがＬレベルに変化した時刻（以下、「ライト要求信号ＷＴＲＱがＨレベルに変化した時刻の近傍」と呼ぶ）において、第１のラッチ３０６の出力Ｑ３０６の値をラッチして出力Ｑ３０８から出力する。この出力Ｑ３０８は、ライトアクセスにおけるライトアドレスＷＡＤｎとして利用される。
【００８２】
リードアドレスＲＡＤｎは第１のスイッチ３１２に入力されており、ライトアドレスＷＡＤｎは第２のスイッチ３１４に入力されている。第３のスイッチ３１６には、リフレッシュアドレスＲｆＡＤｎが入力されている。３つのスイッチ３１２，３１４，３１６の出力は共通に接続されており、内部アドレスＩｎｔＡＤｎとして出力される。第１〜第３のスイッチ３１２，３１４，３１６は、例えば、トランスファゲートにより構成されている。
【００８３】
第１のスイッチ３１２には制御信号としてリード実行信号＃ＥＸＲが入力されており、第２のスイッチ３１４にはライト実行信号＃ＥＸＷが入力されており、第３のスイッチにはリフレッシュ実行信号＃ＲＦが入力されている。これにより、リード実行信号＃ＥＸＲがＬレベル（アクティブ）となって、リードアクセスが実行される時には、第１のスイッチがオンとなって、第１のラッチ３０６でラッチされているリードアドレスＲＡＤｎが内部アドレスＩｎｔＡＤとして出力される。そして、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)となって、ライトアクセスが実行されるときには、第２のスイッチがオンとなって、第２のラッチ３０８でラッチされているライトアドレスＷＡＤｎが内部アドレスＩｎｔＡＤとして出力される。また、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）となって、リフレッシュが実行されるときには、第３のスイッチがオンとなって、リフレッシュアドレスＲｆＡＤｎが内部アドレスＩｎｔＡＤとして行でコーダ２４や列デコーダ２６（図４）に供給される。
【００８４】
なお、列アドレスに相当するアドレスＡ０〜Ａ７に対応するアドレスバッファブロックは、リフレッシュアドレスが無いので、第３のスイッチ３１６が省略された構成となる。
【００８５】
以上のように、第１および第２のラッチ３０６，３０８により、ライト要求信号ＷＴＲＱがＨレベル（非アクティブ）に変化した時刻近傍におけるアドレスＡＤｎ、すなわち、書き込みアドレスをラッチし、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の間に内部アドレスＩｎｔＡＤｎとして出力することができる。これにより、上述したように、ライトアクセスに優先してリードアクセスやリフレッシュが実行されるような場合においても書き込みアドレスを保持しておくことができる。
【００８６】
なお、ＡＴＤ信号と、ライト要求信号ＷＴＲＱと、リード実行信号＃ＥＸＲと、ライト実行信号＃ＥＸＷと、リフレッシュ実行信号＃ＲＦと、が図４に示したアドレス制御信号ＡＤＣＴＬに相当する。
【００８７】
Ｂ３．２．データ入力バッファ：
図８は、データ入力バッファ４４の内部構成を示す説明図である。図８は、１６ビットの入力データ端子ＩＯ０〜ＩＯ１５から入力される１６ビットの入力データＤ０〜Ｄ１５のうちの１つのデータＤｍ（ｍは０〜１５の整数）に対応するデータ入力バッファブロックを示している。
【００８８】
このデータ入力バッファブロックは、遅延回路３２２（Ｄｅｌａｙ）と、２つのラッチ３２４，３２６と、ワンショット回路３２８と、を備えている。入力データＤｍは、遅延回路３２２を介して第１のラッチ３２４に入力される。ワンショット回路３２８は、ライトイネーブル信号＃ＷＥの立ち上がりエッジを検出すると直ちにＨレベルに変化する短パルス信号ＷＥＡを生成する。短パルス信号ＷＥＡは、第１のラッチ３２４に入力される。
【００８９】
第１のラッチ３２４は、短パルス信号ＷＥＡに応じて、入力データＤｍをラッチする。より具体的には、ライトイネーブル信号＃ＷＥのＨレベル（非アクティブ）への変化に応じて発生した短パルス信号ＷＥＡがＬレベルに変化した時刻（以下、「ライトイネーブル信号＃ＷＥがＨレベルに変化した時刻近傍」と呼ぶ）における入力データＤｍ、すなわち、書き込みデータをラッチして出力Ｑ３２４から出力する。この出力Ｑ３２４は、第２のラッチ３２６に入力される。
【００９０】
第２のラッチ３２６は、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化した時刻における第２のラッチ３２４の出力Ｑ３２４の値をラッチして出力Ｑ３２６から出力する。この出力Ｑ３２６は、ライトアクセスにおけるライトデータＩｎｔＤｍとしてライトドライバ２８ｂ（図４）に供給される。
【００９１】
以上の第１および第２のラッチ３２４，３２６により、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）に変化した時刻近傍における入力データＤｍ、すなわち、書き込みデータをラッチし、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)の間保持して、ライトドライバ２８ｂに供給することができる。これにより、上述したように、ライトアクセスに優先してリードアクセスが実行されるような場合においても書き込みデータを保持しておくことができる。
【００９２】
Ｃ．オペレーションモードにおける動作：
以下では、オペレーションモードにおける動作を、通常のリードアクセスと、通常のライトアクセスと、特殊なライトアクセスとに分けて説明する。なお、説明を省略するが、スタンバイモードにおいては、リフレッシュタイミング信号ＲＦＴＭの発生周期ごとにリフレッシュが実行される。
【００９３】
Ｃ１．リードアクセス：
図９は、リードアクセス動作のタイミングチャートである。ＡＴＤ信号は、図９（ｅ）に示すように、図９（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ３０，ｔ４０，ｔ５０においてＨレベルに変化し、時刻ｔ３０から時刻ｔ４０までと、時刻ｔ４０から時刻ｔ５０までの各期間では、それぞれオペレーションサイクルが実行されている。具体的には、ライトイネーブル信号＃ＷＥが、図９（ｃ）に示すようにＨレベルに固定されており、それぞれリードアクセスが実行されるサイクルを示している。なお、時刻ｔ３０から時刻ｔ４０までの第１番目のサイクルは、リードアクセスのみが実行される場合を示している。また、時刻ｔ４０から時刻ｔ５０までの第２番目のサイクルは、時刻ｔ４５においてリフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ）に変化してリフレッシュ要求が発生しており、リードアクセスとともにリフレッシュが実行される場合を示している。
【００９４】
時刻ｔ３０から時刻４０までの第１番目のオペレーションサイクルにおいて、時刻ｔ３４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲ（図９（ｇ））が一定の期間Ｌレベル（アクティブ）に変化する。リード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが、図９（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図９（ｋ）に示すようにＬレベル（アクティブ）となり、リードゲート信号ＲＤが図９（ｌ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図９（ｎ）に示すように選択されて、データが読み出される。読み出されたデータは、図示しないラッチ信号によってラッチされる。ラッチされたデータは、アウトプットイネーブル信号＃ＯＥが図９（ｂ）に示すようにＬレベル(アクティブ)の期間において、図９（ｄ）に示すように読み出しデータＤＯＵＴとして入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から出力される。なお、図９（ｊ）の信号波形は、便宜上複数のワード線の波形を１つのワード線の波形として示している。また、図９（ｎ）の信号波形も、便宜上複数のビット線対の波形を１つのビット線対の波形として示している。また、以下の説明で図示するタイミングチャートにおいても同様である。
【００９５】
時刻ｔ４０から時刻ｔ５０までの第２番目のオペレーションサイクルにおいて、時刻ｔ４４でＡＴＤ信号がＬレベルに立ち下がると、第１番目のオペレーションサイクルと、同様に、リード実行信号＃ＥＸＲがＬレベルに変化してリードアクセスが実行される。リード実行信号＃ＥＸＲがＨレベル（非アクティブ）に変化すると、選択されたメモリセルからの実際の読み出し動作は終了し、ワード線も非活性化される。このため、リード実行信号＃ＥＸＲがＨレベル（非アクティブ）に変化後、時刻ｔ４５において、リフレッシュタイミング信号ＲＦＲＱＦが図９（ｆ）に示すようにＨレベル（アクティブ）に変化した場合、たとえ、アウトプットイネーブル＃ＯＥがＬレベル(アクティブ)となって、読み出しデータが出力されている最中であっても、リフレッシュ実行信号＃ＲＦを図９（ｉ）に示すようにＬレベル（アクティブ）として、ワード線ＷＬを活性化させることができるので、リフレッシュを実行することが可能である。
【００９６】
以上説明したように、本実施例のメモリチップ１００では、１つのリードサイクルにおいて、リード実行信号＃ＥＸＲを一定の期間だけＬレベル(アクティブ)として読み出し動作を行い、リード実行信号＃ＥＸＲがＨレベル(非アクティブ)になった後、次のサイクルが開始されるまでの間に、リフレッシュを実行させることができる。これにより、リフレッシュをＡＴＤ信号に関係なく実行させることができる。この結果、リードオペレーションにおいて、ロングレート制限を無くすことが可能である。
【００９７】
Ｃ２．アーリライトアクセス：
図１０は、通常のライト（「アーリライト」と呼ばれる）アクセス動作のタイミングチャートである。図１０（ｅ）に示すように、ＡＴＤ信号が、図１０（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ６０，ｔ７０，ｔ８０においてＨレベルに変化しており、時刻ｔ６０から時刻ｔ７０までと、時刻ｔ７０から時刻ｔ８０までの各期間では、それぞれオペレーションサイクルが実行されている。具体的には、時刻ｔ６０から時刻ｔ７０までの第１番目のサイクルでは、ライトイネーブル信号＃ＷＥは、図１０（ｃ）に示すようにＡＴＤ信号がＬレベルに立ち下がる時刻ｔ６４よりも前の時刻ｔ６１でＬレベル（アクティブ）になっており、リード実行信号＃ＥＸＲは図１０（ｇ）に示すようにＬレベル(アクティブ)になることはないので、アーリライトアクセスが実行される。また、時刻ｔ７０から時刻ｔ８０までの第２番目のサイクルにおいても、ライトイネーブル信号＃ＷＥは、ＡＴＤ信号が立ち下がる時刻ｔ７４よりも前の時刻ｔ７１でＬレベル（アクティブ）になっており、同様に、アーリライトアクセスが実行されている場合を示している。
【００９８】
時刻ｔ６０から時刻ｔ７０までの第１番目のサイクルでは、時刻ｔ６７でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、これに応じてライト実行信号＃ＥＸＷが図１０（ｈ）に示すように一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが図１０（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図１０（ｋ）に示すようにＬレベル（アクティブ）となり、ライトゲート信号ＷＴが図１０（ｍ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図１０（ｎ）に示すように選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【００９９】
時刻ｔ７０から時刻ｔ８０までの第２番目のサイクルにおいても、時刻ｔ７７でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、第１番目のサイクルと同様に、これに応じてライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴがＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１００】
ここで、実際の書き込み動作は、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）になった後に実行される。従って、第１番目のサイクルにおける時刻ｔ６７に対応して、ライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)になった後、第２番目のサイクルにおける時刻ｔ７７に対応して、ライト実行信号＃ＥＸＷがＬレベル(アクティブ)に変化するまでの間、外部からのアクセスが何も実行されない期間となる。そこでリフレッシュタイミング信号ＲＦＲＱＦが、図１０（ｆ）に示すように時刻ｔ７５でＨレベル（アクティブ）に変化した場合、この外部からのアクセスのない期間において、リフレッシュ実行信号＃ＲＦを図１０（ｉ）に示すように、一定の期間Ｌレベル（アクティブ）に変化させて、ワード線ＷＬを活性化させることにより、リフレッシュを実行することが可能である。
【０１０１】
以上説明したように、本実施例のメモリチップ１００では、１つのライトサイクルにおいて、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）に変化後に実際の書き込み動作を行っている。このため、ライトイネーブル信号＃ＷＥがＬレベル（アクティブ）である期間、すなわち、従来、書き込み動作が行われていた期間にリフレッシュを実行することが可能である。これにより、ライトオペレーションにおいても、ロングレート制限を無くすことが可能となる。
【０１０２】
Ｃ３．ディレイライトアクセス：
図１１は、特殊なライト（「ディレイライト」と呼ばれる）アクセス動作のタイミングチャートである。図１１（ｅ）に示すように、ＡＴＤ信号が、図１１（ａ）に示すアドレスＡＤの変化に応じて、時刻ｔ１００，ｔ１１０，ｔ１２０においてＨレベルに変化しており、時刻ｔ１００から時刻ｔ１１０までと、時刻ｔ１１０から時刻ｔ１２０までの各期間では、それぞれオペレーションサイクルが実行されている。時刻ｔ１００から時刻ｔ１１０までの第１番目のサイクルは、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１０４よりも後の時刻ｔ１０６で、ライトイネーブル信号＃ＷＥが図１１（ｃ）に示すようにＬレベル（アクティブ）になっているので、いったんリードアクセス動作が実行された後、ライトアクセスが実行されるディレイライトアクセスの場合を示している。また、時刻ｔ１１０から時刻ｔ１２０までの第２番目のサイクルにおいても、ライトイネーブル信号＃ＷＥは、ＡＴＤ信号が立ち下がる時刻ｔ１１４よりも後の時刻ｔ１１６でＬレベル（アクティブ）になっており、同様に、ディレイライトアクセスが実行される場合を示している。
【０１０３】
時刻ｔ１００から時刻ｔ１１０までの第１番目のサイクルでは、時刻ｔ１０４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲが図１１（ｇ）に示すように一定の期間Ｌレベル（アクティブ）に変化する。リード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが図１１（ｊ）に示すように活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥが図１１（ｋ）に示すようにＬレベル（アクティブ）となり、リードゲート信号ＲＤが図１１（ｌ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが図１１（ｎ）に示すように選択されて、データが読み出される。ただし、このサイクルは、リードサイクルではなく、ライトサイクルであるので、アウトプットイネーブル信号＃ＯＥは図１１（ｂ）に示すようにＨレベル(アクティブ)に固定されており、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から読み出しデータは出力されない。
【０１０４】
そして、時刻ｔ１０８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、これに応じてライト実行信号＃ＥＸＷが図１１（ｈ）に示すように一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴが図１１（ｍ）に示すようにＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１０５】
また、リフレッシュタイミング信号ＲＦＲＱＦが、図１１（ｆ）に示すように時刻ｔ１０５でＨレベル（アクティブ）に変化しているので、リード実行信号＃ＥＸＲがＨレベル（非アクティブ）になると、リフレッシュ実行信号＃ＲＦが、図１１（ｉ）に示すように、上述したワード線のプリチャージに要する期間の経過後Ｌレベル（アクティブ）に変化し、ワード線ＷＬが活性化して、リフレッシュが実行される。
【０１０６】
時刻ｔ１１０から時刻ｔ１２０までの第２番目のサイクルにおいても、同様に、時刻ｔ１１８でライトイネーブル信号＃ＷＥがＨレベル(非アクティブ)に変化すると、第１番目のサイクルと同様に、これに応じてライト実行信号＃ＥＸＷが一定の期間Ｌレベル(アクティブ)に変化する。ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化すると、これに応じて、入力された行アドレスに対応するワード線ＷＬが活性化される。また、これに応じて、カラムイネーブル信号＃ＣＥがＬレベル（アクティブ）となり、ライトゲート信号ＷＴがＨレベル(アクティブ)となって、入力された列アドレスに対応するビット線対ＣＳＬが選択される。このとき、入出力データ端子ＩＯ（＝ＩＯ０〜ＩＯ１５）から入力されたデータＤＩＮが、選択されたメモリセルに書き込まれる。
【０１０７】
また、時刻ｔ１１４でＡＴＤ信号がＬレベルに立ち下がると、通常、これに応じてリード実行信号＃ＥＸＲがＬレベルに変化する。しかしながら、ここでは、前のサイクルの時刻ｔ１０８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて変化したライト実行信号＃ＥＸＷが、まだＬレベル(アクティブ)のままである。このため、リード実行信号＃ＥＸＲは、ライト実行信号＃ＥＸＷがＨレベル（非アクティブ）になり、上述したワード線のプリチャージ期間の経過後Ｌレベル(アクティブ)に変化し、同様に、リードアクセスが実行される。
【０１０８】
図１２は、ディレイライトアクセス動作の別のタイミングチャートである。時刻ｔ１３０から時刻ｔ１４０までの第１番目のサイクルも、図１２（ｅ）に示すＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１３４よりも後の時刻ｔ１３６で、ライトイネーブル信号＃ＷＥが図１２（ｃ）に示すようにＬレベル（アクティブ）に変化しているので、ディレイライトサイクルの場合を示している。また、時刻ｔ１４０から時刻ｔ１５０までの第２番目のサイクルも、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１４４よりも後の時刻ｔ１４６で、ライトイネーブル信号＃ＷＥがＬレベル（アクティブ）に変化しており、ディレイライトサイクルの場合を示している。
【０１０９】
時刻ｔ１３０から時刻ｔ１４０までの第１番目のサイクルでは、時刻ｔ１３４でＡＴＤ信号がＬレベルに立ち下がると、これに応じてリード実行信号＃ＥＸＲが図１２（ｇ）に示すようにＬレベル（アクティブ）に変化し、リードアクセス動作が実行される。
【０１１０】
時刻ｔ１３８でライトイネーブル信号＃ＷＥがＨレベルに変化すると、通常は、これに応じてライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化して、ライトアクセスが実行される。ただし、このサイクルでは、時刻ｔ１３８の少し前に、図１２（ｆ）に示すように、リフレッシュタイミング信号ＲＦＲＱＦがＨレベル(アクティブ)に変化し、これに応じて、リフレッシュ実行信号＃ＲＦが図１２（ｉ）に示すようにＬレベル(アクティブ)となる。このため、ライト実行信号＃ＥＸＷは、図１２（ｈ）に示すようにＨレベル(非アクティブ)のままとなる。
【０１１１】
また、ＡＴＤ信号がＬレベルに立ち下がる時刻ｔ１４４において、ライトイネーブル信号＃ＷＥがＨレベルとなっているので、ライト実行信号＃ＥＸＷもリフレッシュ実行信号＃ＲＦもＨレベル(非アクティブ)であれば、直ちにリード実行信号＃ＥＸＲがＬレベル（アクティブ）となって、リードアクセスが実行される。しかしながら、ここでは、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）となっているので、リフレッシュ実行信号＃ＲＦがＨレベル(非アクティブ)になり、上述したワード線のプリチャージ期間の経過後に、ライト実行信号＃ＥＸＷに優先してリード実行信号＃ＥＸＲがＬレベル（アクティブ）に変化する。そして、リード実行信号＃ＥＸＲがＨレベル(非アクティブ)になり、ワード線のプリチャージ期間が経過後に、前のサイクルの時刻ｔ１３８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化し、ライトアクセスが実行される。そして、その後、時刻ｔ１４８におけるライトイネーブル信号＃ＷＥのＨレベル(非アクティブ)への変化に応じて、さらに、ライト実行信号＃ＥＸＷがＬレベル（アクティブ）に変化し、ライトアクセスが実行される。
【０１１２】
以上のように、ディレイライトアクセスが実行される場合には、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であった場合には、次に実行される動作として、ライトアクセスおよびリフレッシュに優先してリードアクセスが選択される。このように、リードアクセスを優先するようにしているのは、以下の理由による。
【０１１３】
リードアクセスは高速であることが望まれており、リードアクセスの要求があったら、直ちにリードアクセスを実行することが好ましい。しかしながら、リード要求信号ＲＤＲＱ（図５，６参照）は、上述したように、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）である場合に発生する。従って、ディレイライトアクセスであるかリードアクセスであるかはリード要求信号ＲＤＲＱが発生する時点ではわからない。そこで、たとえ、ディレイライトアクセスが実行されるサイクルであっても、ＡＴＤ信号がＬレベルに立ち下がったときに、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ）であったときには、先にライト要求またはリフレッシュ要求が発生していたとしても、次に実行される動作としては、ライトアクセスおよびリフレッシュに優先してリードアクセスを選択することとしている。
【０１１４】
また、図６のタイミングチャートを用いて説明したように、ＡＴＤ信号がＨレベル(アクティブ)の期間においては、マスクリード要求信号ＲＤＲＱＡ、マスクライト要求信号ＷＴＲＱＡ、およびマスクリフレッシュ要求信号ＲＦＲＱＡのＨレベル（アクティブ）への変化はマスク（禁止）され、ライトアクセスおよびリフレッシュのいずれの動作も新たに開始されないように設定されている。仮に、ＡＴＤ信号がＨレベル（アクティブ）の期間中に、いずれかの動作が開始されたとすると、その動作が実行されている期間だけ、次の動作が開始されるのが遅くなることになる。例えば、次の動作がリードアクセスだとすれば、リードアクセスの開始が遅くなることになる。従って、ＡＴＤ信号がＨレベルの期間において、新たな動作が開始されないようにすれば、例えば、リードアクセスが開始れるまでの時間を短くすることができるので、リードアクセスにおけるアクセス速度を速くすることが可能となる。
【０１１５】
Ｄ．電子機器への適用例：
図１３は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１１６】
図１４は、図１３の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１１７】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１１８】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。
【０１１９】
Ｅ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２０】
図５に示すように、実施例の行コントロール回路８０に含まれているライト実行信号発生部８４では、ＡＴＤ信号が反転入力型のＡＮＤゲート２４６に入力されており、ＡＴＤ信号がＨレベル（アクティブ）の期間には、マスクライト要求信号ＷＴＲＱＡの発生を禁止している。また、リフレッシュ実行信号発生部８６も、ＡＴＤ信号が反転入力型のＡＮＤゲート２８６に入力されており、ＡＴＤ信号がＨレベル(アクティブ)の期間には、マスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止している。これにより、ＡＴＤ信号がＨレベル（アクティブ）の期間において、ライト実行信号＃ＥＸＷおよびリフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）になることを禁止しして、新たな動作が開始されないようにしている。しかしながら、ＡＮＤゲート２４６，２８６へのＡＴＤ信号の入力を省略して、ＡＴＤ信号がＨレベル（アクティブ）の期間において、マスクライト要求信号ＷＴＲＱＡの発生およびマスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止しないようにするようにしてもよい。ただし、実施例のように、ＡＴＤ信号がＨレベルの期間において、マスクリフレッシュ要求信号ＲＦＲＱＡの発生を禁止する方が、上述したように、リードアクセスにおけるアクセス速度の点て有利である。
【図面の簡単な説明】
【図１】 本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。
【図２】 チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】 メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】 メモリチップ１００の内部構成を示すブロック図である。
【図５】 行コントロール回路８０に含まれるリード実行信号発生部８２、ライト実行信号発生部８４およびリフレッシュ実行信号発生部８６の内部構成を示すブロック図である。
【図６】 リード実行信号＃ＥＸＲ、ライト実行信号＃ＥＸＷ、およびリフレッシュ実行信号＃ＲＦの発生タイミングを示すタイミングチャートである。
【図７】 アドレスバッファ３０の内部構成を示す説明図である。
【図８】 データ入力バッファ４４の内部構成を示す説明図である。
【図９】 リードアクセス動作のタイミングチャートである。
【図１０】 アーリライトアクセス動作のタイミングチャートである。
【図１１】 ディレイライトアクセス動作のタイミングチャートである。
【図１２】 ディレイライトアクセス動作の別のタイミングチャートである。
【図１３】 本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１４】 図１３の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１００…メモリチップ
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲートブロック
２８ａ…リードアンプ
２８ｂ…ライトドライバ
３０…アドレスバッファ
４０…データ入出力ブロック
４２…データ出力バッファ
４４…データ入力バッファ
５０…バッファブロック
５２，５４，５６…バッファ
６０…リフレッシュタイマ
６４…リフレッシュコントロール回路
７０…アドレス遷移検出（ＡＴＤ）回路
８０…行コントロール回路
８２…リード実行信号発生部
８４…ライト実行信号発生部
８６…リフレッシュ実行信号発生部
９０…列コントロール回路
２０２…ＲＳフリップフロップ（ＦＦ）
２０４…ワンショット回路
２０６…ＯＲゲート
２０８…インバータ
２１０…ＲＳフリップフロップ（ＦＦ）
２１２…遅延回路
２１４…ＮＡＮＤゲート
２１６…ＡＮＤゲート
２１８…ＮＡＮＤゲート
２２０…ワンショット回路
２２２…ＯＲゲート
２２４…インバータ
２２６…遅延回路
２３２…ＲＳフリップフロップ（ＦＦ）
２３４…ワンショット回路
２４０…ＲＳフリップフロップ（ＦＦ）
２４２…遅延回路
２４４…ＮＡＮＤゲート
２４６…ＡＮＤゲート
２４８…ＮＡＮＤゲート
２５０…ワンショット回路
２５２…ＯＲゲート
２５４…インバータ
２５６…遅延回路
２７２…ＲＳフリップフロップ（ＦＦ）
２７４…ワンショット回路
２８０…ＲＳフリップフロップ（ＦＦ）
２８２…遅延回路
２８４…ＮＡＮＤゲート
２８６…ＡＮＤゲート
２８８…ＮＡＮＤゲート
２９０…ワンショット回路
２９２…ＯＲゲート
２９４…インバータ
２９６…遅延回路
３０２…ＮＡＮＤゲート
３０４…インバータ
３０６，３０８…ラッチ
３１０…ワンショット回路
３１２，３１４，３１６…スイッチ
３２２…遅延回路
３２４，３２６…ラッチ
３２８…ワンショット回路
７００…携帯電話機
７１０…本体部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７２０…蓋部
７２２…送話部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
Claims (7)
- ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から要求されるアクセス動作の基準タイミングを示す外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に基づいてアクティブ状態に変化するパルス信号を発生する外部アクセスタイミング信号発生部と、
前記メモリセルアレイのリフレッシュ動作の基準タイミングを示すリフレッシュタイミング信号を発生するためのリフレッシュタイマと、
前記メモリセルアレイに対するリードアクセス、ライトアクセス、およびリフレッシュの実行を制御するアクセス制御部と、を備え、
前記アクセス制御部は、
前記外部装置から供給されるライトイネーブル信号が、データの書き込み要求を示すアクティブ状態に変化した後、非アクティブ状態に戻るタイミングで、前記リードアクセスおよびリフレッシュのうちの、いずれの動作も実行されていない場合には、前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って、一定の期間ライトアクセスを実行させることを特徴とする半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記アクセス制御部は、
前記ライトイネーブル信号がアクティブ状態に変化している期間において、前記アクセス動作としてのライトおよびリードのどちらのアクセスも実行されていない状態で、前記リフレッシュタイミング信号に基づいてリフレッシュの要求が発生している場合には、一定の期間リフレッシュを実行させることを特徴とする半導体メモリ装置。 - 請求項１または請求項２記載の半導体メモリ装置であって、
前記アクセス制御部は、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングにおいて、前記リードアクセスおよびリフレッシュのうちの、いずれかの動作が実行されている場合には、前記いずれかの動作の終了後に、一定の期間ライトアクセスを実行させることを特徴とする半導体メモリ装置。 - 請求項１ないし請求項３のいずれかに記載の半導体メモリ装置であって、
前記アクセス制御部は、
前記外部アクセスタイミング信号がアクティブ状態である期間において、前記リードアクセス、ライトアクセス、およびリフレッシュのうちの、いずれかの要求が発生したとしても、前記リードアクセス、ライトアクセス、およびリフレッシュのいずれの動作の開始も禁止することを特徴とする半導体メモリ装置。 - 請求項１ないし請求項４のいずれかに記載の半導体メモリ装置であって、
前記ライトイネーブル信号がアクティブ状態において供給される外部アドレスおよび外部データを保持する保持部を備えており、
前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに従って前記ライトアクセスが実行される場合には、前記ライトイネーブル信号が非アクティブ状態に戻る前のアクティブ状態における外部アドレスおよび外部データとして前記前記保持部に保持されている外部アドレスおよび外部データを用いてライトアクセスが実行されることを特徴とする半導体メモリ装置。 - 請求項１ないし請求項５のいずれかに記載の半導体メモリ装置であって、
前記ライトアクセスは、１ワードの書き込みデータのうちの上位バイトまたは下位バイトごとに実行されることを特徴とする半導体メモリ装置。 - 請求項１ないし請求項６のいずれかに記載の半導体メモリ装置を備える、電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003137250A JP3747920B2 (ja) | 2003-05-15 | 2003-05-15 | 半導体メモリ装置および電子機器 |
| US10/837,673 US20050002257A1 (en) | 2003-05-15 | 2004-05-04 | Semiconductor memory device and electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003137250A JP3747920B2 (ja) | 2003-05-15 | 2003-05-15 | 半導体メモリ装置および電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004342219A JP2004342219A (ja) | 2004-12-02 |
| JP2004342219A5 JP2004342219A5 (ja) | 2005-07-07 |
| JP3747920B2 true JP3747920B2 (ja) | 2006-02-22 |
Family
ID=33526960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003137250A Expired - Fee Related JP3747920B2 (ja) | 2003-05-15 | 2003-05-15 | 半導体メモリ装置および電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050002257A1 (ja) |
| JP (1) | JP3747920B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3765306B2 (ja) * | 2003-05-15 | 2006-04-12 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
| GB2417360B (en) * | 2003-05-20 | 2007-03-28 | Kagutech Ltd | Digital backplane |
| JP4667888B2 (ja) * | 2005-02-01 | 2011-04-13 | パナソニック株式会社 | 半導体記憶装置 |
| JP4518563B2 (ja) * | 2005-09-02 | 2010-08-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| US7420858B2 (en) * | 2006-02-17 | 2008-09-02 | International Business Machines Corporation | Methods and apparatus for read/write control and bit selection with false read suppression in an SRAM |
| JP4407972B2 (ja) | 2006-06-28 | 2010-02-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 非同期式半導体記憶装置 |
| JP2015138451A (ja) * | 2014-01-23 | 2015-07-30 | 株式会社東芝 | データ転送制御装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889728A (en) * | 1998-02-10 | 1999-03-30 | Cypress Semiconductor Corporation | Write control method for memory devices |
| US6101133A (en) * | 1999-06-30 | 2000-08-08 | Integrated Silicon Solution, Inc. | Apparatus and method for preventing accidental writes from occurring due to simultaneous address and write enable transitions |
| JP3957469B2 (ja) * | 2000-04-11 | 2007-08-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6275437B1 (en) * | 2000-06-30 | 2001-08-14 | Samsung Electronics Co., Ltd. | Refresh-type memory with zero write recovery time and no maximum cycle time |
| JP3726660B2 (ja) * | 2000-09-01 | 2005-12-14 | セイコーエプソン株式会社 | 半導体メモリ装置のリフレッシュ制御 |
| JP2002208274A (ja) * | 2000-11-10 | 2002-07-26 | Hitachi Ltd | 半導体記憶装置 |
| JP4749538B2 (ja) * | 2000-12-11 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3959341B2 (ja) * | 2002-02-18 | 2007-08-15 | 株式会社東芝 | 半導体集積回路装置 |
-
2003
- 2003-05-15 JP JP2003137250A patent/JP3747920B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-04 US US10/837,673 patent/US20050002257A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004342219A (ja) | 2004-12-02 |
| US20050002257A1 (en) | 2005-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6741515B2 (en) | DRAM with total self refresh and control circuit | |
| JP3957469B2 (ja) | 半導体記憶装置 | |
| JP5098391B2 (ja) | 半導体メモリ、システムおよび半導体メモリの動作方法 | |
| JP4139734B2 (ja) | 擬似スタティックメモリ装置および電子機器 | |
| WO2001041149A1 (fr) | Dispositif de stockage par semi-conducteurs et methode d'essai s'y rapportant | |
| JPS63155494A (ja) | 擬似スタテイツクメモリ装置 | |
| JP4022392B2 (ja) | 半導体記憶装置およびそのテスト方法並びにテスト回路 | |
| JP4289825B2 (ja) | 半導体記憶装置 | |
| US7719916B2 (en) | Semiconductor memory device | |
| JP3747920B2 (ja) | 半導体メモリ装置および電子機器 | |
| JP3765307B2 (ja) | 半導体メモリ装置および電子機器 | |
| JP3367519B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
| JP3627647B2 (ja) | 半導体メモリ装置内のワード線の活性化 | |
| JP3726661B2 (ja) | 半導体メモリ装置のリフレッシュ制御 | |
| JP3834274B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
| JP3765306B2 (ja) | 半導体メモリ装置および電子機器 | |
| JP2003132675A (ja) | 半導体メモリ装置 | |
| JP4455433B2 (ja) | 半導体記憶装置 | |
| US20060056263A1 (en) | Semiconductor memory device and electronic apparatus | |
| JP3915711B2 (ja) | 半導体メモリ装置 | |
| US7061818B2 (en) | Memory and refresh method for memory | |
| US6928016B2 (en) | Refresh type semiconductor memory device having refresh circuit for minimizing refresh fail at high speed operation | |
| JP4996094B2 (ja) | 半導体記憶装置及びそのリフレッシュ方法 | |
| JP2007200359A (ja) | 記憶装置、アドレス制御方法及びシステム | |
| JP2006073041A (ja) | 半導体メモリ装置および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041028 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20041028 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20041207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051121 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131209 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |