JP4455433B2 - 半導体記憶装置 - Google Patents

Description

本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、半導体記憶装置の外部から見たときに汎用のＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関する。なかでも本発明は、携帯電話やＰＨＳ（パーソナル・ハンディフォン・システム）等に代表される携帯機器へ搭載するのに適した半導体記憶装置に関するものである。

ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の順序回路が動作して読み出し・書き込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。

また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所もある。こうしたこともあってＳＲＡＭは様々な用途に広く用いられている。もっとも、ＳＲＡＭは一般に１メモリセル当たり６個のトランジスタを必要とするため、大容量化を図ろうとするとＤＲＡＭに比べてどうしてもチップサイズが大きくなってしまうほか、価格自体もＤＲＡＭに比べて高くならざるを得ないという短所もある。

一方、ＤＲＡＭはアドレスとして行アドレス及び列アドレスを２回に分けて別々に与えねばならないこと，これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）／ＣＡＳ（列アドレスストローブ）を必要とすること，定期的にメモリセルをリフレッシュすることが必要であることなど、ＳＲＡＭに比べてどうしてもタイミング制御が複雑となってしまうほか、リフレッシュ制御のための回路などが余分に必要となってしまう。

また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電流が大きくなってしまうという問題もある。とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、チップサイズを大きくすることなく大容量化を図ることは比較的容易である。したがって、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。

ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としてはこれまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置が必要とされなかったこと，ＤＲＡＭに比べてタイミング制御などの点で扱いが容易であること，スタンバイ電流が小さく低消費電力であるため連続通話時間・連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどがその理由である。

しかるに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種のサイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。

こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯機器に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避けねばならない。

以上のように、携帯機器に搭載される半導体記憶装置としては扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これからの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。この種の半導体記憶装置としては、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが既に考えられてはいる。

疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス，列アドレスに分けて別々に与える必要がなく、またそのためにＲＡＳ，ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度に与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取り込んで読み出し／書き込みを行っている。

もっとも、疑似ＳＲＡＭが汎用のＳＲＡＭと完全な互換性を有しているとは限らず、その多くはメモリセルのリフレッシュを外部から制御するためのリフレッシュ制御用端子を具備しており、リフレッシュを疑似ＳＲＡＭの外部で制御してやらねばならない（例えば、特許文献１参照）。このように、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱いが容易でなく、リフレッシュ制御のための余分な回路が必要となってくるといった欠点がある。こうしたことから、以下に紹介するように、疑似ＳＲＡＭの外部でリフレッシュを制御しなくて済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした疑似ＳＲＡＭも考えられてきている。しかしこの種の疑似ＳＲＡＭにあっても以下に述べるように様々な欠点がある。
特開平４−２４３０８７号公報

まず、第１の従来例として特開平４−２４３０８７号公報に開示された半導体記憶装置が挙げられる。この従来例では疑似ＳＲＡＭ自身がリフレッシュタイマを持たず、疑似ＳＲＡＭの外部にタイマを設けるようにしている。そして、リフレッシュ時間が経過した後に最初のアクセス要求があった時点で、疑似ＳＲＡＭの外部にてＯＥ（出力イネーブル）信号を作り出し、このＯＥ信号に従ってリフレッシュを行ってから当該アクセス要求に対応する読み出し又は書き込みを行うようにしている。

しかしながら、この第１の従来例（上記特許文献１）のような構成では消費電力が大きくなり過ぎてしまって、バッテリ駆動による長時間使用を前提とした携帯電話などの低消費電力製品には適用することができないという問題がある。というのも、第１の従来例では、チップイネーブル信号が有効になった時点で疑似ＳＲＡＭが外部から入力されたアドレスをラッチして動作するようになっている。つまり、第１の従来例では疑似ＳＲＡＭへアクセスする度にチップイネーブル信号を変化させる必要があるため、実装基板上に配線されたチップイネーブル信号のバス線の充放電電流によって消費電力が大きくなってしまう。

また、第１の従来例では、疑似ＳＲＡＭ外部から読み出し要求があった場合には、まず初めにリフレッシュを実施してから当該読み出し要求に対応したメモリセルの読み出しを行っている。したがって、読み出し動作の開始タイミングがリフレッシュ動作に必要となる時間だけ遅れてしまうという問題がある。つまり、アドレスが確定した時点から読み出しデータが出力される時点までを意味するアドレスアクセス時間（以下「ＴAA」と言う）が大きくなってしまうことになる。
この問題は書き込みの場合も同様に生じうる。すなわち、たとえ書き込みイネーブル信号や書き込みデータがメモリサイクル内の早いタイミングで与えられていたとしても、リフレッシュが完了した後でなければ書き込み動作を開始させることができない点が問題である。

次に、第２の従来例として特許第２５２９６８０号公報（特開昭６３−２０６９９４号公報）に開示されている半導体記憶装置が挙げられる。この従来例では、外部からリフレッシュを制御するようにした旧来の疑似ＳＲＡＭと同様の構成が開示されているほか、この疑似ＳＲＡＭの構成を流用しながらさらに改良を加えた構成が示されている。

前者の構成では、出力イネーブル信号が有効になったことを受けてアドレス変化検出信号を生成し、疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに従ってリフレッシュを行ったのち、出力イネーブル信号が無効になった時点で再びアドレス変化検出信号を生成して、疑似ＳＲＡＭ外部から与えられた外部アドレスに対してもリフレッシュを行っている。しかしながら、出力イネーブル信号がリフレッシュ間隔毎に定期的に発生するのであれば外部アドレスを対象とした後者のリフレッシュは本来必要ではなく、外部アドレスに対してリフレッシュを行っている分だけ無駄に電力を消費してしまっている。

一方、後者の構成では、外部アドレスの変化を捉えてアドレス変化検出信号を発生させ、このアドレス変化検出信号を契機として疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに対してリフレッシュを行い、それから一定時間が経過した後に再びアドレス変化検出信号を発生させて外部アドレスを対象とした通常の読み出し・書き込みを行うようにしている。しかし、リフレッシュを行ったのちに読み出し又は書き込みを行うようにすると、第１の従来例について指摘したのと同様の問題が生じてしまう。

また、こうした構成では外部アドレスにスキューが入ったときに問題を生じることになる。すなわち、外部アドレスにスキューがあるとそれによって複数のアドレス変化検出信号が生成される。このため、最初のアドレス変化検出信号でリフレッシュが起動されるのは良いとしても、２番目以降のアドレス変化検出信号によって本来はリフレッシュの完了後に行われるべき外部アドレスに対する通常のアクセスが起動されてしまう。つまりこの場合、リフレッシュ中であるにも拘わらず外部アドレスに対するアクセス要求が為されてしまい、以下に述べるような問題が発生してしまう。

ＤＲＡＭのメモリセルは一般に破壊読み出しであるため、あるワード線を活性化させてセンスアンプで読み出しを行ったときには、このワード線に接続されている全てのメモリセルに元々記憶されていたデータを当該センスアンプからこれらメモリセルへ書き戻してやる必要がある。ところが、上述したようにリフレッシュ中に通常の読み出し又は書き込みが起動された場合、複数のワード線が同時に活性化されてしまう。そうすると、これらワード線に接続されたメモリセルのデータが同一のビット線上に同時に読み出されることになり、リフレッシュすべきメモリセルのデータに対応して生じたビット線上の電位が正しいもので無くなる。したがって、このビット線上の電位を増幅して当該メモリセルへ書き戻し（リフレッシュ）を行ってしまうとメモリセルのデータが破壊されてしまう。

次に、第３の従来例として特開昭６１−５４９５号公報および特開昭６２−１８８０９６号公報に開示された半導体記憶装置が挙げられる。前者の半導体記憶装置はリフレッシュ間隔を計時するためのリフレッシュタイマを内部に有しており、リフレッシュ間隔に相当する時間が経過した時点でリフレッシュスタート要求を発生させ、読み出し動作におけるビット線対の増幅が完了した後に、リフレッシュアドレスに対応するワード線を活性化させてリフレッシュを行っている。
こうすることで、半導体記憶装置の外部からメモリセルのリフレッシュを制御しなくとも済むようにしている。

また、後者の半導体記憶装置は前者の半導体記憶装置を実現するための動作タイミング制御回路についてその詳細構成を具体的に開示したものであって、基本的には前者の半導体記憶装置と同様のものである。なお、第３の従来例では第１の従来例や第２の従来例と同じく、リフレッシュを行ってから読み出し又は書き込みを行うことも開示している。このほか、第３の従来例に類する第４の従来例として、特開平６−３６５５７号公報に開示された半導体記憶装置が挙げられる。この半導体記憶装置も内部にリフレッシュ用のタイマを備えており、所定のリフレッシュ時間が経過した時点でリフレッシュスタート要求を発生させて、読み出しが完了した後にリフレッシュを行うようにしている。

しかし、第３の従来例に開示されているように、リフレッシュを行ってから読み出し又は書き込みを行うようにすると先に指摘したような問題が生じる。もっとも、この第３の従来例や第４の従来例では、読み出し又は書き込みを行ってからリフレッシュを行うことも開示している。こうした構成にすれば第１の従来例や第２の従来例のようにアドレスアクセス時間ＴAAが大きくなるといった問題が生じることはない。しかしながら、第３の従来例や第４の従来例では書き込みタイミングを決定する書き込みイネーブル信号が如何なるタイミングで与えられるのかが全く考慮されておらず、次のような問題を生じる可能性がある。

すなわち、疑似ＳＲＡＭを汎用ＳＲＡＭと同じ仕様で動作させようとした場合、書き込みイネーブル信号や書き込みデータはアドレスの変化に対して非同期に与えられることになる。このため、書き込みアドレスが確定していても書き込みイネーブル信号及び書き込みデータがともに確定するまでは、実際にメモリセルへの書き込み動作を開始させることはできない。つまり、書き込みイネーブル信号と書き込みデータが確定するまでは何の動作も行われない空き時間となってしまい、これらが確定して初めて書き込みおよびリフレッシュが順次行われることになる。このため、第１の従来例や第２の従来例のようにリフレッシュしてから書き込みを行う構成と比べた場合、空き時間の分だけメモリサイクルが長くなってしまうという欠点がある。

ここで、第１の従来例〜第４の従来例のような疑似ＳＲＡＭでは一般に次のようにして書き込み動作を行っている。すなわち、書き込み期間中はワード線を活性化してメモリセルの選択を継続しつつ、書き込みイネーブル信号が非同期的に有効とされた時点からメモリセルへの書き込み動作を開始させ、書き込みデータが確定したタイミングから所定時間（以下、時間ＴDWとする）が経過するまでの間にこの書き込みデータを実際にメモリセルへ書き込んでいる。その後、書き込みイネーブル信号を無効とし、それからさらに所定時間（以下、リカバリ時間ＴWRとする）が経過するまでの間に後続のアクセスのためにビット線のプリチャージを実施するようにしている。

汎用ＳＲＡＭでは上記のようなリカバリ時間ＴWRは実際には不要であるが、疑似ＳＲＡＭではＤＲＡＭメモリセルを採用している関係上、ＤＲＡＭと同様にビット線をプリチャージする必要があるためリカバリ時間ＴWRをゼロにはできない。このように、疑似ＳＲＡＭではリカバリ時間ＴWRを確保しておかねばならず、汎用ＳＲＡＭと比べた場合に次のアドレスに対する動作の開始タイミングが遅いという欠点がある。したがって、上述した空き時間やリカバリ時間ＴWRの短縮が望まれているところであるが、第１の従来例〜第４の従来例のような構成としていたのではその実現が困難である。

以上のほかにも既存の疑似ＳＲＡＭには次のような問題がある。すなわち、汎用ＳＲＡＭなどでは内部の回路に対する電源供給を停止して消費電力を極めて小さくするスタンバイモードが設けられている場合が多い。ところが、疑似ＳＲＡＭはメモリセルそのものがＤＲＡＭと同じであることからメモリセルに記憶されているデータを保持するためには常にリフレッシュを必要とする。このため、ＳＲＡＭと同様に動作するとは言いながら、従来の疑似ＳＲＡＭでは汎用ＳＲＡＭに採用されているようなスタンバイモードが特に設けられていない。

しかしながら、ＳＲＡＭと同様の仕様で動作させる以上は、使い勝手の面からしても汎用ＳＲＡＭのスタンバイモードと同等の低消費電力モードを用意しておくことが望ましい。また、今後は疑似ＳＲＡＭが様々な用途に適用されることが予想されるため、既存のＳＲＡＭなどには無い疑似ＳＲＡＭ独自のスタンバイモードを設けておくことも極めて有用であると考えられる。

本発明は上記の点に鑑みてなされたものであり、その目的は、リフレッシュによって通常の読み出し・書き込みアクセスが遅くなるといった影響がなく、アドレスにスキューが存在するような場合にもアクセス遅延が生じたりメモリセルが破壊されたりといった不具合を生じることがなく、書き込み時間の削減によってメモリサイクル全体を短縮することが可能であって、汎用ＳＲＡＭ仕様で動作し大容量化してもチップサイズが小さく低消費電力であってなお且つ安価な半導体記憶装置を提供することにある。また、本発明の目的は汎用ＳＲＡＭで採用されているのと同等のスタンバイモードや既存の半導体記憶装置には見られない独特の低消費電力モードを持った半導体記憶装置を提供することにある。

以上の課題を解決するために、請求項１記載の発明は、リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスの変化に対して書き込み要求及び書き込みデータが同期的に与えられる半導体記憶装置において、同一のメモリサイクルにおいて、前記アクセスアドレスに対する読み出し又は書き込みを前記メモリセルアレイへ行った後に、前記メモリセルアレイのリフレッシュを行うアクセス手段と、チップが非選択状態から選択状態に移行したか、又は、前記アクセスアドレスが変化したことを検出するアドレス変化検出手段と、アドレススキュー期間の最大値以上の長さを有する延長されたアドレススキュー期間を、当該延長されたアドレススキュー期間内において前記書き込み要求及び前記書き込みデータが確定するように設定する制御手段とを具備し、前記アクセス手段が、前記延長されたアドレススキュー期間内に、書き込み要求及び書き込みデータが確定しない場合に、前記延長されたアドレススキュー期間が終了した後に読み出しを開始し、前記延長されたアドレススキュー期間内に、書き込み要求及び書き込みデータが確定した場合に、前記延長されたアドレススキュー期間が終了した後に書き込みを開始することを特徴としている。

また、請求項２記載の発明は、請求項１に記載の発明において、前記制御手段は、読み出し要求又は書き込み要求があった現メモリサイクルよりも前のメモリサイクルで開始された書き込み，読み出し及びリフレッシュが前記現メモリサイクルにおける前記延長されたアドレススキュー期間の終了タイミングまでに完了していない場合、前記書き込み，読み出し及びリフレッシュが完了するまで前記現メモリサイクルにおける書き込または読み出しの開始を遅らせることを特徴としている。
また、請求項３記載の発明は、請求項２に記載の発明において、前記アクセス手段は、読み出し又は書き込み後のリフレッシュを複数のメモリサイクルに１回だけ行い、前記制御手段は、該リフレッシュが行われたメモリサイクルの後続のメモリサイクルの書き込み又は読み出しの開始を遅らせることを特徴としている。

以上説明したように、本発明では読み出し又は書き込みを行った後にリフレッシュを行っているため、リフレッシュを行ってから読み出し又は書き込みを行う場合に比べてアクセスの高速化を図ることができる。
また、本発明では、書き込みにあたって、書き込み要求が与えられたメモリサイクルよりも後の時点で書き込みが行われるレイトライトを採用している。このため、レイトライトを行う時点でアクセスアドレス及び書き込みデータが何れも確定しており、これらを用いてすぐにメモリセルアレイへの書き込みを開始できる。したがって、従来のように書き込みデータが確定していないためにメモリサイクルに空き時間が生じることはなくなり、メモリサイクルを短縮することができる。また、書き込み及びリフレッシュの動作とアクセスアドレス及び書き込みデータの取り込み動作とを並行して行うことが可能である。したがって、従来のようにメモリセルアレイへの書き込み後にリカバリ時間を確保しておく必要がなくなり、メモリサイクルを短縮できる。

また、本発明では、先行する書き込み要求に対応したレイトライト動作を次の書き込み要求が与えられたメモリサイクルで行っている。
また、本発明では、チップが非選択状態又は非活性化状態にあるときにレイトライトを行っている。したがって、これら発明によればレイトライトを行っている最中に読み出し要求や新たな書き込み要求が与えられことがなくなる。それゆえ、レイトライトを行っている最中に読み出し要求や新たな書き込み要求が為され、レイトライトの完了までこれら要求に対応した動作の開始が遅れてしまうといった不具合を生じない。

また、本発明では、チップセレクト信号又はアクセスアドレスが変化した時点よりスキュー期間が経過した後に読み出し又は書き込みを開始している。これにより、アクセスアドレスが確定した時点ですぐに読み出し又は書き込みのための動作を開始させることができ、読み出し又は書き込みのアクセスを高速化することができる。

また、本発明では、書き込み要求が与えられるか否かをスキュー期間内で確定させるようにしている。このため、従来のように、書き込み動作の開始が遅れてダミーの読み出し動作が開始されたことに起因して、ダミーの読み出しが書き込み動作で中断されてしまってメモリセルが破壊されたり、ダミーの読み出しの完了まで書き込み動作の開始が遅れてメモリサイクルが長くなったりといった不具合が生じなくなる。
また、本発明では、書き込みを行うにあたって書き込み要求及び書き込みデータの双方をスキュー期間内で確定させている。これにより、書き込み要求があった同一のメモリサイクル内で書き込み又は読み出しおよびリフレッシュを行っている。したがって、請求項１記載の発明のようにレイトライトを行う必要がなくなって、レイトライト制御に必要となる構成を設けない分だけ回路構成を小規模かつ簡単化することができる。

このほか、本発明では、アクセスアドレスが変化してからスキュー期間の経過後にメモリセルへアクセスするようにしている。このため、既存の疑似ＳＲＡＭのように、アドレスの取り込みの度にチップイネーブル信号を変化させるなどの必要がなくなるためそれだけ消費電力を削減することができる。
また、本発明では、先行するメモリサイクルで開始された書き込み，読み出し又はリフレッシュが現メモリサイクルのスキュー期間終了までに完了していない場合、これら動作が完了するまで現メモリサイクルの書き込み又は読み出しの開始を遅らせている。これにより、書き込み又は読み出しとこれらに続くリフレッシュが１メモリサイクルで完了しなくとも、書き込み，読み出し，リフレッシュが競合してしまうことはない。したがって、サイクルタイムを短縮して半導体記憶装置の高速化を図ることが可能となる。

また、本発明では、複数のアドレスに対して同時に読み出し又はレイトライトを行うようにして、複数の読み出しデータを順次出力する動作または複数の書き込みデータを順次取り込む動作をリフレッシュと並行して行っている。これにより、半導体記憶装置外部から見たときにリフレッシュ期間が見えなくなるため、サイクルタイムを短縮することが可能となる。
また、本発明では、アクセスアドレスのうち上位所定ビットが同一である複数のメモリセルに対して、上位所定ビット以外のビットからなる下位アドレスを変化させてこれらアドレスへ連続的にアクセスしている。これにより、汎用のＤＲＡＭなどで採用されているページモードやバーストモードと同様の機能を実現することが可能となる。
また、本発明では、半導体記憶装置外部から与えられる下位アドレスに従って、データを連続的に入出力しているため、ページモードのように下位アドレスをランダムに変化させながらデータを入出力することができる。
また、本発明では、下位アドレスの初期値だけを半導体記憶装置外部から与えるようにして、この初期値をもとに予め決められた順番で下位アドレスを変化させながらデータを連続的に入出力している。このため、バースト動作の開始アドレスだけを半導体記憶装置へ与えれば良くなり、半導体記憶装置外部に設けるコントローラ等の構成を簡略化することができる。

また、本発明では、リフレッシュ制御手段及び電圧発生手段にそれぞれ電源を供給するかどうかに応じて第１のモード〜第３のモードの中でモードを切り換えられるようにしている。これにより、適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを外部からきめ細かく制御することができる。すなわち、第１のモードではリフレッシュに必要な回路へ電源が供給されているためメモリセルのデータを保持できるとともに、スタンバイ状態からアクティブ状態へ移行させるまでの時間を３種類のモードの中で最も短くすることができる。
また第２のモードでは、リフレッシュ制御手段に供給すべき分だけ第１のモードよりも消費電流を低減させることができるほか、スタンバイ状態からアクティブ状態に移行した場合にはメモリセルのデータを初期化するだけで第１のモードと同様に直ちに半導体記憶装置を使用することができる。さらに第３のモードでは３種類のモードの中では消費電流を最も小さくすることができる。
また、本発明では、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったときにモードの切り換えを行うようにしている。このため、スタンバイモードの切り換えのために半導体記憶装置外部から専用の信号を与える必要がなく、また、こうした専用の信号のためのピンを半導体記憶装置に設ける必要がない。

以上のほかにも、本発明では、汎用のＤＲＡＭのようにＲＡＳ／ＣＡＳのタイミング信号に従ってアドレスを２回に分けて取り込む必要がなく、アクセスアドレスを一度に与えれば良いため、半導体記憶装置に入力すべき信号波形を生成するための回路構成を簡単化することができる。また、半導体記憶装置外部からのアクセスに付随して１メモリサイクル中でリフレッシュが行われるため、全てのメモリセルをリフレッシュするのに必要なだけのアクセス要求が存在すれば、半導体記憶装置外部からリフレッシュ制御を行うことなくメモリセルのデータを保持し続けることができ、汎用ＳＲＡＭと同様に取り扱いが容易である。また、メモリセルとしてＤＲＡＭのような１トランジスタ１キャパシタのものを用いれば、汎用ＳＲＡＭがメモリセル当たり６トランジスタを要するのと比較してセル面積を大幅に減少させることができるため、大容量化を図りつつチップサイズを縮小化してコストダウンを図ることができる。

以下、図面を参照して本発明の実施形態について説明する。
〔第１実施形態〕〈概要〉
まず初めに本実施形態の概要を説明しておくことにする。上述した第１の従来例〜第３の従来例のように、リフレッシュを行ってから外部のアクセス要求に対応した読み出し・書き込みを行うとアドレスアクセス時間ＴAAが大きくなってしまう。こうしたことから本実施形態では、外部からアクセス要求があった場合、このアクセス要求に対応した読み出し又は書き込みを行ったのちにリフレッシュを行うようにしている。ただ、それだけでは第３の従来例や第４の従来例について指摘したような不都合が生じてしまう。そこで本実施形態ではメモリセルへの書き込みのためにレイトライト（Late Write）を行って、書き込み時間およびメモリサイクルの短縮化を図っている。

すなわち、外部から書き込み要求が与えられたメモリサイクルでは、与えられた書き込みアドレスおよび書き込みデータを半導体記憶装置内部に取り込むだけの動作にとどめ、これら書き込みアドレスおよび書き込みデータは次に書き込み要求があるときまで内部に保持しておく。メモリセルへの実際の書き込み動作は当該メモリサイクルでは行わずに、次に書き込み要求が入力されたメモリサイクルで行うようにする。つまり、メモリセルに対する書き込み動作を次の書き込み要求があるメモリサイクルまで遅延させるのがレイトライトである。

レイトライトでは直前の書き込み要求時に与えられた書き込みアドレス及び書き込みデータを取り込んであるため、次の書き込み要求が為されてメモリセルに実際に書き込む時点では書き込みアドレスおよび書き込みデータの双方の値が確定している。このため、書き込みイネーブル信号を有効化しさえすれば、直前の書き込み要求に対応したメモリセルへの書き込み動作を開始させることができ、上述した従来例のように書き込みイネーブル信号や書き込みデータが確定しないために、メモリサイクルに空き時間が生じてしまうことはなくなる。

言い換えると、外部から書き込み要求があった場合には、当該書き込み要求に関する書き込みアドレス及び書き込みデータの取り込み動作と、直前の書き込み要求に対応したメモリセルへの書き込み動作およびこれに続くリフレッシュ動作とが並行して行われる。本実施形態では、従来例のように書き込みデータの取り込み，メモリセルへの書き込み，ビット線のプリチャージを逐次的に行わずに済み、並行動作させている時間分だけメモリサイクルを短縮することが可能である。また、書き込み要求に付随して与えられる書き込みデータは次の書き込み要求時に使用されるため、リフレッシュ動作が終わるまでに書き込みデータが確定して内部に取り込まれるようになっていれば良い。したがって、従来例のように書き込みデータがいつ確定するかによって書き込み時間が左右されることはなく、書き込み時間を一定とすることができる。

ここで、本実施形態では半導体記憶装置外部から見たときの仕様として、書き込み要求が行われる場合には、アドレススキュー期間内に書き込みイネーブル信号を有効化させるという条件を課している。ここで言う「アドレススキュー期間」とは、アクセスアドレス（チップセレクト信号が無効状態から有効状態になった場合も同じ扱いであって、以下の説明において同様）の何れかのビットが最初に変化した時点を基準として、この時点からアドレスの持つスキューに相当する時間が経過した時点までを指している。換言すると、アドレススキュー期間は、アクセスアドレスが変化し始めてから全てのアドレスにおいてその値が確定するまでの期間に等しい。

通常、半導体記憶装置にアクセスするＣＰＵ（中央処理装置）などは、システムバスに対してアクセスアドレスの各ビットをほぼ同タイミングで送出するように設計されている。しかし実際には、ＣＰＵの出力ピンにおけるアクセスアドレスの出力タイミングはビット毎に微妙に異なっている。これに加えて、ＣＰＵから半導体記憶装置に至るシステムバス上の配線パターンの長さや引き回し方はアドレスのビット毎に異なっており、これらを全く均一にすることは事実上不可能である。こうしたことから、アドレスの各ビットが半導体記憶装置の入力ピンに到達する時刻はビット毎にばらつくようになってこれがスキューとなる。

本実施形態において上記のような条件を課しているのは次のような理由によるものである。すなわち、汎用ＳＲＡＭの仕様では、書き込みイネーブル信号や書き込みデータがアドレス変化に対して非同期的に与えられ、書き込みイネーブル信号が有効になった時点で初めて外部からのアクセスが書き込み要求であることが判明する。しかし、書き込みイネーブル信号や書き込みデータがいつ確定するかは予測できず、一方で、読み出しデータをできる限り早く得るには、アドレススキュー期間が経過してアドレスが確定した時点からすぐに読み出し動作を開始させるのが望ましいと言える。したがって、アドレス変化があってから書き込みイネーブル信号や書き込みデータが有効になるまでの間は、外部からのアクセスが読み出し要求であることを想定した動作を行う必要がある。

ところが、外部からのアクセス要求が実際には読み出しではなく書き込みであったとしても、本実施形態のようにＤＲＡＭメモリセルを用いた構成では、既に始まっている読み出し動作（この場合はダミーの読み出しとなる）が完了するまでこれを中断することはできない。というのも、上述したようにＤＲＡＭメモリセルは破壊読み出しによってデータをセンスするため、再書き込みを行うことなく読み出し動作を中断して書き込み動作に移行させてしまうと、読み出しを行っている途中のワード線に接続されたメモリセルのデータが全て破壊されてしまうからである。

ここで、読み出しを行っていた全てのメモリセルに対して書き込みを行うわけではないので、読み出し動作を中断しても良いことにはならない。のみならず、本実施形態のようにレイトライトを行う場合には、ダミーの読み出しのアドレス（すなわち、当該メモリサイクルで与えられた書き込みアドレス）とレイトライトのアドレス（すなわち、直前の書き込み要求のメモリサイクルで与えられた書き込みアドレス）は一致していないのが普通であって、この点からしても読み出し動作を中断することはできない。

以上のように、アドレススキュー期間内に書き込みイネーブル信号を入力するようにしないと、ダミーの読み出し動作が完了するまで書き込み動作の開始が遅れてしまうことになる。確かに、ダミーの読み出しとそれに続く書き込みおよびリフレッシュが、予め決めておいた１メモリサイクルの期間内に収まるようであれば、特に問題はないとも考えうる。しかし、書き込みイネーブル信号が非同期的に有効化される以上、こうした条件が常に満たされるとは限らず、ダミーの読み出しと外部からの書き込み要求が衝突して書き込み及びリフレッシュが遅れてしまう可能性を完全になくすことはできない。

またそれ以上に問題なのは、ダミーの読み出し動作が生じると、１メモリサイクルが「ダミーの読み出し時間＋書き込み時間＋リフレッシュ時間」に延びてしまうことが挙げられる。以上のように、書き込みイネーブル信号がアドレススキュー期間よりも後のタイミングで有効化されるとメモリサイクルが長くなってしまう。したがって、書き込みイネーブル信号をアドレススキュー期間内に有効化させる仕様とするのが望ましいと言える。

〈構成の説明〉
図１は本実施形態による半導体記憶装置の構成を示すブロック図である。同図において、アドレスAddress は半導体記憶装置外部から供給されるアクセスアドレスである。後述するメモリセルアレイが行列状に配列されていることに対応して、アドレスAddress は行アドレスおよび列アドレスを含んでいる。アドレスバッファ１はこのアドレスAddress をバッファリングして出力する。
ラッチ２は、ラッチ制御信号ＬＣが"Ｌ"レベルである間（つまり、ラッチ制御信号ＬＣが立ち下がったときから次に立ち上がるまでの間）はアドレスバッファ１から供給されているアドレスをそのまま内部アドレスLC_ADDとして出力する。
また、ラッチ２はアドレスバッファ１から供給されているアドレスをラッチ制御信号ＬＣの立ち上がりで取り込んでラッチ制御信号ＬＣが"Ｈ"レベルである間これを保持するとともに、保持しているアドレスを内部アドレスLC_ADDとして出力する。

次に、レジスタ回路３に供給される制御信号ＬＷ１および後述する制御信号ＬＷ２は何れもレイトライト動作を制御するための信号である。これら制御信号は何れもレイトライトを行う場合に“Ｈ”レベルに設定され、そうでない場合には“Ｌ”レベルに設定される。レジスタ回路３はアドレスAddress のビット幅に等しいアクセスアドレスを保持するためのレジスタ（以下「アドレスレジスタ」という）を内蔵している。

そして制御信号ＬＷ１が“Ｌ”レベルであれば、レジスタ回路３は入力された内部アドレスLC_ADDをそのまま内部アドレスL_ADD として出力する。一方、制御信号ＬＷ１が“Ｈ”レベルであれば、レジスタ回路３は内部アドレスLC_ADDではなくアドレスレジスタに保持されているアドレスを内部アドレスL_ADD として出力する。また、レジスタ回路３は制御信号ＬＷ１の立ち下がりエッジにおいて、次のレイトライトのために内部アドレスLC_ADDを内部のレジスタに取り込む。さらに、レジスタ回路３は入力された内部アドレスLC_ADDとアドレスレジスタが保持するアドレスをビット毎に比較するコンパレータを備えており、コンパレータは両者の全ビットが一致した場合にはヒット信号ＨＩＴに“Ｈ”レベルを出力し、何れか１ビットでも不一致であれば“Ｌ”レベルを出力する。

以下に述べるように、このヒット信号ＨＩＴは半導体記憶装置外部から見たデータコヒーレンシ(Coherency）を保つためのバイパス動作に用いられる。本実施形態で採用しているレイトライトでは、書き込み要求があったメモリサイクルよりも後のメモリサイクルで実際にメモリセルへの書き込みが行われる。つまり、書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータを一旦レジスタ回路３のアドレスレジスタ及びレジスタ回路１２（後述）のデータレジスタに取り込んでおく。そして、次に書き込みの要求が入力されたメモリサイクルで取り込んでおいたアドレス及びデータをもとにメモリセルアレイ７（後述）へ書き込みを行っている。

したがって、現実にメモリセルアレイ７へ書き込みが行われるまでの間に、書き込み要求のあったアドレスに対して読み出し要求があった場合、この時点ではデータが未だメモリセルアレイ７には書かれておらずレジスタ回路１２にのみ存在する。このため、メモリセルアレイ７から読み出しを行ってしまうと、書き込み前の古いデータを半導体記憶装置外部へ出力してしまうことになる。そこでこのような場合には、メモリセルアレイ７をバイパスしてレジスタ回路１２からデータの出力を行うように構成している。

以上のような状況を検出するために、内部アドレスLC_ADDとレジスタ回路３内のアドレスレジスタを照合して、未だメモリセルアレイ７に書き込まれていないアドレスに対して外部から読み出し要求が入力されたことを検出するようにしている。なお、レジスタ回路３は読み出し・書き込みの区別なくヒット信号ＨＩＴを生成しているが、後述するようにバイパス動作は読み出し要求があった場合にのみ作動するため、特に問題は生じない。

次に、ＡＴＤ（Address Transition Detector ；アドレス変化検出）回路４はチップセレクト信号／ＣＳが有効（“Ｌ”レベル）な場合に、内部アドレスLC_ADDが変化しているかどうかを検出する。そして内部アドレスLC_ADDの何れか１ビットにでも変化が認められる場合、ＡＴＤ回路４はこの変化を検出した時点からアドレススキュー期間に相当する時間が経過したのちに、アドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる。

これに加えて、ＡＴＤ回路４はチップセレクト信号／ＣＳが有効化された場合（“Ｈ”レベル→“Ｌ”レベルの遷移）にも、チップセレクト信号／ＣＳが変化してからアドレススキュー期間に相当する時間が経過したのちに、アドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号“／”はそれが負論理の信号であることを意味している。
ここで、チップセレクト信号／ＣＳについてさらに詳述すると、チップセレクト信号／ＣＳは半導体記憶装置（チップ）の選択／非選択を決定するための信号であって、特に、複数の半導体記憶装置から構成されるシステムにおいて、所望の半導体記憶装置を選択するために用いられる信号である。以下の説明では、チップの選択／非選択を決める活性化信号としてチップセレクト信号を用いるが、本発明で使用可能な活性化信号はチップセレクト信号に限られるものではなく、これと同等の機能を持った信号であればどのような信号であっても良い。このため、チップセレクト信号に代えて例えばチップイネーブル信号を用いることが考えられる。ただし、いわゆるチップイネーブル信号の中には、既存の疑似ＳＲＡＭにおけるチップイネーブル信号のように、チップの活性化機能に加えてアドレスラッチタイミング制御機能を有するものがある。上述したように、既存の疑似ＳＲＡＭでは、アドレス取り込みのタイミングを制御するためにチップイネーブル信号をクロック信号のように毎サイクル入力しており、それによって消費電力の増加が問題となる。これに対し、本発明の半導体記憶装置は、内部動作のトリガとなる信号をクロック信号のように毎サイクル入力しなくとも動作可能であることを一つの特徴としている。こうしたことから、本発明においてチップイネーブル信号を活性化信号とする場合には、チップの活性化機能を持ち、なおかつ、アドレスラッチタイミング制御機能を持たない信号を半導体記憶装置へ与えることになる。

なお、ＡＴＤ回路４内部では、アドレスの各ビットが変化するかあるいはチップセレクト信号／ＣＳが有効となった場合にそれぞれパルスを発生させ、これらパルスを合成することでワンショットパルスを生成している。このため、アドレスAddress にスキューがあっても従来例のように複数個のアドレス変化検出信号が生成されてしまう恐れはない。それゆえ、複数のメモリセルに対して書き込みが行われ，あるいは，複数のメモリセルからの読み出しが同時に行われてしまってメモリセルのデータが破壊されてしまうといったことはなくなる。

また、スキューが大きい場合にはアドレススキュー期間も長くなって、それだけアドレス変化検出信号ＡＴＤにワンショットパルスが発生するのが遅れ、アクセスタイムが大きくなることが懸念される。しかし、汎用ＳＲＡＭの仕様上、アクセスタイムはアドレスAddress が確定した時点を基準とした値になっている。
このため、アドレスAddress の各ビットのうち最後に変化したビットからのアクセスタイムが保証されていれば良く、アドレススキュー期間経過後にアクセスを開始するようにしても動作遅れとはならない。

また、動作説明の際に後述する通り、アドレス変化検出信号ＡＴＤのワンショットパルスが立ち上がった時点からアドレスAddress に対する読み出しまたは書き込みが開始され、その後にワンショットパルスが立ち下がった時点からリフレッシュが開始される。このため、ワンショットパルスのパルス幅は読み出し又は書き込みを完了させるのに必要な時間以上に設定しておく。

さらに、アドレススキュー期間の長さは、アドレスAddress の各ビットおよびチップセレクト信号／ＣＳの間に存在するスキューの最大値と一致させるか、あるいは、余裕を見込んでこのスキューの最大値よりも若干大きな値に設定しておくようにすれば良い。ここで、スキューは上述したような理由から生じるため、スキューの最大値は半導体記憶装置が適用されるシステム全体の特性に基づいて予め試算しておくことが可能である。

したがって、アドレススキュー期間を可変に構成するか、あるいは幾つかの値の中からアドレススキュー期間を選択できるように構成することで、半導体記憶装置が適用されるシステムに応じたアドレススキュー期間を設定することが可能である。あるいは、半導体記憶装置の仕様としてアドレススキュー期間を或る固定値に決めておくようにしても良い。この場合には、半導体記憶装置の入力ピンにおけるスキューの最大値が上記固定値に収まるように、半導体記憶装置が搭載されるシステムの設計を行っておく必要がある。

次に、リフレッシュ制御回路５はアドレスカウンタ（リフレッシュカウンタ）及びリフレッシュタイマを内蔵している。リフレッシュ制御回路５はこれらとアドレス変化検出信号ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導体記憶装置内部のリフレッシュを制御することによって、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用ＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュを実現している。ここで、アドレスカウンタはＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADD を順次生成する。なお、リフレッシュアドレスR_ADD はアドレスAddress に含まれる行アドレスと同じビット幅を持っている。

また、リフレッシュタイマは半導体記憶装置の外部から最後にアクセス要求があってからの経過時間を計時しており、それが所定のリフレッシュ時間を越えた場合に半導体記憶装置内部でセルフリフレッシュを起動させる。そのために、リフレッシュタイマはアドレス変化検出信号ＡＴＤが有効となる度にリセットされて計時を再開するように構成される。
このほか、リフレッシュ制御回路５はリフレッシュタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成する。なお、これらリフレッシュ制御信号の機能およびタイミングについては動作説明で明らかにする。

マルチプレクサ６（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及びリフレッシュ制御信号ＲＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤが“Ｈ”レベルかつリフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルであれば内部アドレスL_ADD に含まれる行アドレスを選択してこれをアドレスM_ADD として出力する。一方、アドレス変化検出信号ＡＴＤが“Ｌ”レベルであるかまたはリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであればリフレッシュアドレスR_ADD を選択してアドレスM_ADD として出力する。次に、メモリセルアレイ７は汎用ＤＲＡＭと同様のメモリセルアレイであって、行方向，列方向にそれぞれワード線，ビット線（またはビット線対；以下同じ）が走っており、ＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成されている。

ロウデコーダ８はロウイネーブル信号ＲＥが“Ｈ”レベルのときにアドレスM_ADD をデコードし、このアドレスM_ADD で指定されたワード線を活性化させる。
なお、ロウイネーブル信号ＲＥが“Ｌ”レベルであるとき、ロウデコーダ８は何れのワード線も活性化させない。カラムデコーダ９はカラムイネーブル信号ＣＥが“Ｈ”レベルとなっているときに内部アドレスL_ADD に含まれる列アドレスをデコードし、この内部アドレスL_ADD で指定されたビット線を選択するためのカラム選択信号を生成する。なお、カラムイネーブル信号ＣＥが“Ｌ”レベルであるとき、カラムデコーダ９はどのビット線に対応するカラム選択信号も生成することはない。

センスアンプ・リセット回路１０は図示を省略したセンスアンプ，カラムスイッチおよびプリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ９の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが“Ｈ”レベルであるとき、アドレスAddress で特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”レベルのときに、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。

次に、ヒット制御回路１１及びレジスタ回路１２は上述したレジスタ回路３とともにレイトライト動作を実現している。このうち、ヒット制御回路１１はアドレス変化検出信号ＡＴＤの立ち上がりでヒット信号ＨＩＴを取り込み、これをヒットイネーブル信号ＨＥとしてレジスタ回路１２に送出する。アドレススキュー期間内ではアドレスAddress の値が確定していないため、ヒット制御回路１１はアドレスAddress が確定した時点でヒット信号ＨＩＴを取り込むようにしている。なお、ヒットイネーブル信号ＨＥは読み出し動作の場合にのみ用いられるが、その制御はレジスタ回路１２が行っており、ヒット制御回路１１はアクセス要求が書き込み・読み出しであるかを問わずヒットイネーブル信号ＨＥを生成している。

次に、レジスタ回路１２はバスＷＲＢ上で授受されるデータと同じビット幅のレジスタ（先に触れたように以下「データレジスタ」という）を内蔵している。
そしてレジスタ回路１２は、制御信号ＬＷ２の立ち下がりエッジをトリガとして、バスＩ／Ｏ，Ｉ／Ｏバッファ１３（後述）を通じて外部からバスＷＲＢＸ上に供給される書き込みデータをデータレジスタに取り込む。つまり、書き込み要求があった場合に、当該メモリサイクルで与えられる書き込みデータを一旦データレジスタに取り込んでおき、次の書き込み要求のあったメモリサイクルで取り込んでおいた書き込みデータをメモリセルアレイ７へ書き込むことになる。

また、制御信号ＬＷ２が“Ｈ”レベルである場合、レジスタ回路１２は直前の書き込み要求の際に与えられた書き込みデータをデータレジスタからバスＷＲＢ上に出力する。一方、制御信号ＬＷ２が“Ｌ”レベルである場合、レジスタ回路１２はヒットイネーブル信号ＨＥのレベルに応じて異なる動作を行う。すなわち、ヒットイネーブル信号ＨＥがミスヒットを示す“Ｌ”レベルであれば、レジスタ回路１２はバスＷＲＢ上の読み出しデータをそのままバスＷＲＢＸ上に出力する。これに対し、ヒットイネーブル信号ＨＥがヒットを示す“Ｈ”レベルであれば、レジスタ回路１２は未だメモリセルアレイ７に書き込まれていない書き込みデータをデータレジスタからバスＷＲＢＸ上に送出する。この場合、センスアンプ・リセット回路１０を通じてバスＷＲＢ上に読み出されてくるメモリセルアレイ７のデータは使用されない。

Ｉ／Ｏ（入出力）バッファ１３は、制御信号ＣＷＯのレベルに応じて同信号が“Ｈ”レベルであればバスＷＲＢＸ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置外部に出力する。また、Ｉ／Ｏバッファ１３は同信号が“Ｌ”レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢＸ上に送出する。つまり制御信号ＣＷＯが“Ｈ”レベルであれば読み出し，“Ｌ”レベルであれば書き込みである。

次に、Ｒ／Ｗ（Read/Write）制御回路１４はチップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯ及び制御信号ＬＷ１，ＬＷ２を生成する。なお、これら制御信号の切換タイミングは動作説明で明らかにする。ちなみに、本実施形態において半導体記憶装置の内部ではレイトライトが行われるが、半導体記憶装置の外部から見たときの仕様では、書き込みイネーブル信号／ＷＥの立ち下がりエッジでデータの書き込み（取り込み）が開始し、書き込みイネーブル信号／ＷＥの立ち上がりエッジでデータが確定し、書き込み（取り込み）が終了する。
次に、ラッチ制御回路１５はアドレス変化検出信号ＡＴＤ及びセンスアンプイネーブル信号ＳＥに基づいて、アドレスAddress のラッチタイミングを決める上述したラッチ制御信号ＬＣを生成する。

すなわち、ラッチ制御信号ＬＣは、アドレス変化検出信号ＡＴＤの立ち上がりエッジから、リフレッシュ動作中（すなわち、アドレス変化検出信号ＡＴＤが“Ｌ”レベルのとき）に生成されるセンスアンプイネーブル信号ＳＥの立ち下がりエッジまでの期間中に“Ｈ”レベルとなる。このため、アドレス変化検出信号ＡＴＤが立ち上がった後にアドレスAddress が変化しても、ラッチ制御信号ＬＣが立ち下がるまでの間、ラッチ２は内部アドレスLC_ADDの値を保持し続けるようになる。

ロウ制御回路１６はリフレッシュ制御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。また、カラム制御回路１７はこの制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。

さらに詳述すると、読み出し又は書き込み時において、ロウ制御回路１６はアドレス変化検出信号ＡＴＤのワンショットパルスの立ち上がりをトリガとしてロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。またロウ制御回路１６は、リフレッシュ制御信号ＲＥＦＡが“Ｈ”レベルの場合に、アドレス変化検出信号ＡＴＤのワンショットパルスの立ち下がりエッジをトリガとして、リフレッシュ動作に必要となる正のワンショットパルスをロウイネーブル信号ＲＥに発生させる。さらにロウ制御回路１６は、リフレッシュ制御信号ＲＥＦＢに供給される負のワンショットパルスを反転させて得た正のワンショットパルスをロウイネーブル信号ＲＥとして出力する。

また、ロウ制御回路１６はロウイネーブル信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥに正のワンショットパルスを生成するとともに、ロウイネーブル信号ＲＥに生じたワンショットパルスの立ち下がりをトリガとしてプリチャージイネーブル信号ＰＥに正のワンショットパルスを発生させる。なお、これらセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥは通常の書き込み・読み出しの場合，リフレッシュの場合を問わず生成される。このほか、ロウ制御回路１６はロウイネーブル信号ＲＥを遅延させて制御信号ＣＣを出力する。

この制御信号ＣＣはリフレッシュの場合には生成されないため、制御信号ＣＣから生成されるカラムイネーブル信号ＣＥも通常の書き込み・読み出しの場合にだけ生成され、リフレッシュの場合には生成されない。次に、カラム制御回路１７は制御信号ＣＣをさらに遅延させて、これをカラムイネーブル信号ＣＥとして出力する。なお、ロウイネーブル信号ＲＥのワンショットパルスの幅はレイトライト，読み出し，リフレッシュがそれぞれ行われる時間を決定するものであるため、これらの動作のために必要十分なパルス幅が設定される。

なお、リフレッシュ制御信号ＲＥＦＡは半導体記憶装置外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号である。すなわち、同信号が“Ｈ”レベルであれば、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち下がりでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対して同信号が“Ｌ”レベルであれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウイネーブル信号ＲＥにワンショットパルスを発生させることはない。
ここで、本実施形態では、アドレス変化検出信号ＡＴＤの発生をトリガとするリフレッシュ動作として以下の実現形態を前提に説明を行う。すなわち本実施形態では、読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、これら各メモリサイクルでリフレッシュを連続的に行ってゆくことで、メモリセル全体をリフレッシュする。そして、全てのメモリセルをリフレッシュした時点で、いったんリフレッシュを発生させない状態とする。その後、メモリセルのデータを保持できる限界の状態（セルホールドリミット）に近づいたときにこれを検出し、連続するメモリサイクルで継続的にリフレッシュを行ってゆく状態に再び移行する。

リフレッシュ制御信号ＲＥＦＡを立ち下げる要因としては、外部からのアクセス要求に伴うリフレッシュによって１サイクル分のリフレッシュが完了したものの、次のサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、セルフリフレッシュを起動させたためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う必要がなくなった場合である。
ここで、リフレッシュ制御信号ＲＥＦＡを生成するには、リフレッシュ制御回路５内部にリフレッシュ制御信号ＲＥＦＡを保持するラッチ回路を設けて、リフレッシュタイマの出力信号及びアドレス変化検出信号ＡＴＤによってこのラッチ回路のセット・リセットを制御する構成などが考えられる。具体的には、リフレッシュ動作が必要になる（セルホールドリミットの）少し前のタイミングをリフレッシュタイマで生成し、その出力信号に基づいてリフレッシュ制御回路５の内部でラッチ回路のセット信号を生成してラッチ回路をセットし、リフレッシュ制御信号ＲＥＦＡに"Ｈ"レベルを出力する。なお、セット信号を生成するタイミングはサイクルタイムの最大値を目安にして決めるようにする。その後、ロウ制御回路１６が、アドレス変化検出信号ＡＴＤ、または、リフレッシュ制御信号ＲＥＦＡに基づいて発生するリフレッシュ制御信号ＲＥＦＢをトリガとして、ワード線単位でメモリセルのリフレッシュ動作を行ってゆく。そして、全てのメモリセルのリフレッシュ動作が行われたときに、リフレッシュ制御回路５内部でラッチ回路のリセット信号を生成してラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡに"Ｌ"レベルを出力する。
なお、ラッチ回路のリセットは、最後のワード線をリフレッシュするリフレッシュサイクルで、リフレッシュ動作の終わる時間に合わせて行えば良い。あるいは、リフレッシュ動作を完了させたときにロウ制御回路１６がリフレッシュ動作完了信号を生成するようにし、リフレッシュ制御回路５がこのリフレッシュ動作完了信号を最後のワード線に対するリフレッシュサイクルで受け取ったときにラッチ回路をリセットするようにしても良い。
ただし、後述する図４の場合を考慮して、リフレッシュ制御信号ＲＥＦＡを立ち上げたときから、この立ち上がりののちに最初に行われるリフレッシュが終了するときまでの間に、アドレス変化検出信号ＡＴＤが発生する（図５を参照）か書き込みイネーブル信号／ＷＥが入力されるかしていなければ、この最初のリフレッシュが終了した後にラッチ回路をリセットする。
一方、リフレッシュ制御信号ＲＥＦＢはセルフリフレッシュのための信号である。リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えることで、ロウイネーブル信号ＲＥへ強制的にワンショットパルスを発生させてリフレッシュを起動することができる。
ここで、リフレッシュ制御信号ＲＥＦＢを生成するには、リフレッシュ制御信号ＲＥＦＡを遅延させる遅延回路と負のワンショットパルスを発生させるパルス発生回路とをリフレッシュ制御回路５内部に設けて、パルス発生回路から負のワンショットパルスを発生させるタイミングを遅延回路で遅延させたリフレッシュ制御信号ＲＥＦＡとアドレス変化検出信号ＡＴＤとで制御する構成などが考えられる。
通常、リフレッシュ制御信号ＲＥＦＢは"Ｈ"レベルとなっている。この状態でリフレッシュ制御信号ＲＥＦＡが立ち上げられて"Ｈ"レベルとなった場合に、このリフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延回路で所定時間遅延させ、この遅延の間にアドレス変化検出信号ＡＴＤが発生しなかったときには、遅延されたリフレッシュ制御信号ＲＥＦＡの立ち上がりでパルス発生回路を起動し、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを出力させる。上記所定時間の遅延は、アドレス変化検出信号ＡＴＤを発生させるトリガが外部から与えられないためにメモリセルのリフレッシュに要求されるリミットの時間になってしまうまでを計測するためのものである。
なお、本発明は上述したリフレッシュ動作の実現形態に限定されるものではなく、例えば、メモリセルをワード線毎に一定周期でリフレッシュするような形態としても良い。この場合、リフレッシュ制御信号ＲＥＦＢを発生させる回路構成は上述したものと同じで良いが、リフレッシュ制御信号ＲＥＦＡを発生させるための回路構成は例えば次のようになる。
まず、リフレッシュタイマはリフレッシュを起動するためのトリガ信号を一定周期で発生させる。次に、上記の場合と同様にして、リフレッシュ制御回路５内部にラッチ回路を設け、リフレッシュタイマの出力するトリガ信号に基づいて、リフレッシュ動作が必要になる少し前のタイミングで発生させたセット信号によりラッチ回路をセットしてリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルにする。
なお、この場合も、ラッチ回路をセットするタイミングはサイクルタイムの最大値を目安にして決定する。
その後、アドレス変化検出信号ＡＴＤまたはリフレッシュ制御信号ＲＥＦＢを受けたロウ制御回路１６がメモリセルに対するリフレッシュ動作を完了させるタイミングに合わせて、リフレッシュ制御回路５は発生させたリセット信号でラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡを"Ｌ"レベルとする。なお、この場合のラッチ回路のリセットは、ラッチ回路をセットしたときから一定時間遅れたタイミングで行えば良い。あるいは、ロウ制御回路１６がリフレッシュ動作を完了させたときにリフレッシュ動作完了信号を生成するようにして、リフレッシュ制御回路５がこのリフレッシュ動作完了信号を受け取ったときにラッチ回路をリセットしても良い。
ちなみにこの形態では、アドレス変化検出信号ＡＴＤをトリガとするリフレッシュ動作が終了すると、各メモリサイクルでリフレッシュ制御信号ＲＥＦＡが立ち下がるようになる。

なお、半導体記憶装置を立ち上げてから初めて書き込み要求が与えられた場合には、直前の書き込みが存在しない。したがって、当該書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータの取り込みを行うだけであって、メモリセルアレイ７へのレイトライトは行わない。これを実現するためには、ロウ制御回路１６の内部にフラグを設けて、チップセレクト信号／ＣＳが有効な状態で書き込みイネーブル信号／ＷＥが一度でも有効化されたかどうかをこのフラグで示すようにする。

そのために、ロウ制御回路１６は半導体記憶装置の立ち上げ時にフラグをオフに初期化しておき、最初の書き込み要求が行われた時点でフラグをオンとする。
また、ロウ制御回路１６は書き込み要求があった場合（書き込みイネーブル信号／ＷＥ＝“Ｌ”レベルかつチップセレクト信号／ＣＳ＝“Ｌ”レベル）には、フラグがオンになっている場合にだけロウイネーブル信号ＲＥにワンショットパルスを発生させる。これによって、ロウ制御回路１６及びカラム制御回路１７は、書き込みに必要となる制御信号ＣＣ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥを発生させる。

次に、ブースト電源１８はメモリセルアレイ７内のワード線に印加される昇圧電位をロウデコーダ８に供給する電源である。また、基板電圧発生回路１９はメモリセルアレイ７の各メモリセルが形成されたウェルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路２０はメモリセルアレイ７，センスアンプ・リセット回路１０内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。このリファレンス電圧の用途は主に次の３種類（ａ〜ｃ）あるが、現在ではダミーセルを設けないｃの使い方が主流である。

ａ メモリセルを構成しているキャパシタの対極に印加される基準電圧（１／２Ｖｃｃ）。
ｂ ダミーセルを設ける場合に、メモリセルからビット線対の一方のビット線上に読み出された電位とダミーセルから他方のビット線上に読み出された電位（１／２Ｖｃｃ）からメモリセルの保持データが“０”／“１”何れであるかをセンスアンプが判定する際の参照電位。
ｃ ダミーセルを設けない場合に、ビット線対のプリチャージ・イコライズ電圧として使用される基準電圧。この場合、一方のビット線にはメモリセルからの読み出し電圧が現れ、他方のビット線はセンス動作開始直前にプリチャージ電圧（１／２Ｖｃｃ）となっている。

ここで、リフレッシュ制御回路５，ブースト電源１８，基板電圧発生回路１９およびリファレンス電圧発生回路２０にはパワーダウン制御信号PowerDown が供給されている。このパワーダウン制御信号PowerDown は半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置外部から指定するための信号である。リフレッシュ制御回路５，ブースト電源１８，基板電圧発生回路１９およびリファレンス電圧発生回路２０は、後述するように、パワーダウン制御信号PowerDown に従ってそれぞれ自身に対する電源供給を制御するようにしている。

本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止めてしまうことはできない。スタンバイ状態であってもメモリセルのデータを保持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとることはできない。しかしながら、その分本実施形態では、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとるとともに、既存の半導体記憶装置には存在しないようなモードも設けている。

すなわち、本実施形態ではリフレッシュ制御回路５，ブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０のうちの何れを動作させるかに応じて３種類のスタンバイモードを用意してある。本明細書ではこれらのスタンバイモードを便宜上スタンバイモード１〜３と呼ぶことにする。スタンバイモード１は４種類の回路全てに電源を供給するモード、スタンバイモード２は４個の回路のうちリフレッシュ制御回路５だけ電源供給を止めてこれ以外の３種類の回路に電源を供給するモード、スタンバイモード３は４種類の回路全てに対する電源供給を止めるモードである。

なお以上のようなことから、パワーダウン制御信号PowerDown としては例えば、リフレッシュ制御回路５に電源を供給するための第１の電源供給線と、ブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０に電源を供給するための第２の電源供給線で構成すれば良い。

次に、各スタンバイモードについてさらに詳述すると、スタンバイモード１は通常のＤＲＡＭと同等の電源供給モードであって、３種類あるスタンバイモードの中では最も消費電流が大きい。しかし、この場合にはメモリセルのリフレッシュに必要な全ての回路へ電源が供給されたままになっている。このため、スタンバイ状態に移行する直前におけるメモリセルのデータが保持されているほか、半導体記憶装置をスタンバイ状態からアクティブ状態へ移行させるまでの時間が３種類のスタンバイモードの中では最も短い。なお、スタンバイモード１に設定するには第１の電源供給線及び第２の電源供給線の双方へ電源を供給すれば良い。

一方、スタンバイモード２はリフレッシュに必要とされる回路に対して電源が供給されないため、スタンバイ状態においてメモリセルのデータを保持しておくことはできないが、その分スタンバイモード１に比べて消費電流を低減させることができる。つまりこのモードは、スタンバイ状態でデータを保持しておくという既成概念から発想の転換を図ったものであって、スタンバイ状態からアクティブ状態に移行すれば、メモリセルアレイ全体に対して書き込みを行える状態になる。したがって、スタンバイモード２と次に述べるスタンバイモード３は半導体記憶装置をバッファとして使用する場合などに適したモードである。なお、スタンバイモード２に設定するには、第１の電源供給線に電源を供給しないようにしてリフレッシュ制御回路５への電源供給を停止させるようにする。

他方、スタンバイモード３はブースト電圧，基板電圧，リファレンス電圧を立ち上げる必要があるため、スタンバイ状態からアクティブ状態に移行するまでの時間が３種類あるスタンバイモードの中で最も長くなるが、その分、スタンバイモードにおける消費電流を最も小さくすることができる。なお、スタンバイモード１〜３の何れの場合においても、上述した４種類以外の回路については必要な回路だけに電源を供給すれば良い。

例えば、リフレッシュを行うだけであれば、アドレスバッファ１，ラッチ２，レジスタ回路３（ただし、アドレスレジスタを除く），ＡＴＤ回路４，カラムデコーダ９，ヒット制御回路１１，レジスタ回路１２（ただし、データレジスタを除く），Ｉ／Ｏバッファ１３，Ｒ／Ｗ制御回路１４，ラッチ制御回路１５，カラム制御回路１７等は使われないので電源供給を停止しても構わない。なお、スタンバイモード３に設定するには、第１の電源供給線及び第２の電源供給線の何れにも電源を供給しないようにして、リフレッシュ制御回路５，ブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０への電源供給をすべて停止させるようにする。

以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDown は必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。

〈動作の説明〉
次に、図２に示すタイミングチャートを参照しながら上記構成による半導体記憶装置の動作を説明する。上述したように、半導体記憶装置の立ち上げ後における最初の書き込みでは、その動作が２回目以降の書き込みのときとは異なる例外的なものになる。そこで以下では、少なくとも１回目の書き込みが行われていることを前提として、２回目以降の書き込みの場合の動作を中心に説明する。

すなわち、前提条件として図２に示したよりも以前のメモリサイクルにおいて、アドレス“Ａｘ”に対するデータ“Ｑｘ”の書き込み要求があったものとする。これにより、当該メモリサイクルではアドレス“Ａｘ”がレジスタ回路３内のアドレスレジスタに取り込まれるとともに、データ“Ｑｘ”がレジスタ回路１２内のデータレジスタに取り込まれる。なお、アドレス“Ａｘ”，データ“Ｑｘ”がそれぞれレジスタ回路３，１２に取り込まれるときの動作は、後述するように、アドレス“Ａｎ”，データ“Ｑｎ”がそれぞれレジスタ回路３，１２に取り込まれるときの動作と全く同じである。

そして図２では、アドレス“Ａｎ”に対する書き込みおよびアドレス“Ａｎ＋１”からの読み出しを続けて行う場合についてその動作タイミングを示してある。なお、リフレッシュアドレスR_ADD の値は書き込み前において“Ｒ１−１”になっているものとする。また、図２においてアドレス“Ａｎ−１”は直前のメモリサイクルで与えられたアドレスである。仮にこの直前のメモリサイクルで書き込み要求が行われたのであればアドレス“Ａｎ”＝アドレス“Ａｘ”であり、さもなくば直前の書き込み要求とアドレス“Ａｎ”に対する書き込み要求との間に少なくとも読み出し要求が１回はあったことになる。

このほかの前提条件として、ここではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルになっているとする。つまり、外部からの読み出し・書き込み要求に付随して半導体記憶装置内部でリフレッシュが行われるものとし、また、内部でセルフリフレッシュが起動される状況には至らないものとする。また、チップセレクト信号／ＣＳは“Ｌ”レベルに固定されており、図１に示すチップが選択された状態にあるものとする。

（書き込み動作）
まず時刻ｔ１になると、アドレスAddress がそれまでの値“Ａｎ−１”から“Ａｎ”に変化し始める。このとき、後述する説明から明らかなようにラッチ制御信号ＬＣは“Ｌ”レベル，かつ，制御信号ＬＷ１も“Ｌ”レベルである。このため、アドレスAddress はアドレスバッファ１でバッファリングされ、ラッチ２をスルーで通過して内部アドレスLC_ADDとなり、さらに内部アドレスLC_ADDはレジスタ回路３をスルーで通過して内部アドレスL_ADD となる。

そして、ＡＴＤ回路４は内部アドレスLC_ADDの変化からアドレスAddress が変化し始めたことを検知するようになる。なお、この時点からアドレススキュー期間（図２に示す時間ＴSKEWに相当）に入るため、汎用ＳＲＡＭの場合と同じくこの時点でアドレスAddress の値が確定しているとは限らない。このため、時刻ｔ１ではアドレスAddress をラッチ２に取り込むことはせず、この後に時間ＴSKEWが経過してアドレスAddress の値が“Ａｎ”に確定した時点でラッチ２にアドレスAddress を保持させるようにしている。

この後、アドレススキュー期間内において書き込みイネーブル信号／ＷＥに負のパルスが例えば時刻ｔ２で入力される。Ｒ／Ｗ制御回路１４は書き込みイネーブル信号／ＷＥが立ち下がったことを受けて制御信号ＣＷＯを“Ｌ”レベルにするほか、制御信号ＬＷ１，ＬＷ２をともに“Ｈ”レベルにする。その結果、Ｉ／Ｏバッファ１３はバスＩ／Ｏ上の書き込みデータをバスＷＲＢＸ上に送出するようになる。もっともこの時点ではまだ書き込みデータの値が確定しているとは限らない。また、レジスタ回路３はアドレスレジスタに保持しているアドレス“Ａｘ”を内部アドレスL_ADD として出力するようになるほかレジスタ回路１２はデータレジスタに保持しているデータ“Ｑｘ”をバスＷＲＢ上に出力するようになる。

次に、時刻ｔ３になるとアドレスAddress の値が“Ａｎ”に確定する。また、同時刻ｔ３では、アドレスAddress （＝内部アドレスLC_ADD）が変化し始めた時点（時刻ｔ１）から時間ＴSKEWが経過しているため、ＡＴＤ回路４はこの後の時刻ｔ４になるとアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる。そして、アドレス変化検出信号ＡＴＤが立ち上がったことを受けて、リフレッシュ制御回路５は書き込み後に引き続いて行われるリフレッシュ動作のために、リフレッシュアドレスR_ADD の値を“１”だけ増加させてその値を“Ｒ１”に更新する。

そして、アドレス変化検出信号ＡＴＤの立ち上がりを契機としてレイトライト動作が開始される。すなわち、マルチプレクサ６はアドレス変化検出信号ＡＴＤの立ち上がりを受けて内部アドレスL_ADD 側を選択するようになる。このとき、レジスタ回路３は内部アドレスL_ADD としてアドレスレジスタの保持するアドレス“Ａｘ”を出力しており、マルチプレクサ６はこの値をアドレスM_ADD としてロウデコーダ８に出力する。また、同じくアドレス変化検出信号ＡＴＤが立ち上がったことで、ロウ制御回路１６はロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。これによってロウデコーダ８はアドレス“Ａｘ”に対応するワード線（以下、書き込み対象のワード線を「書き込みワード線」と呼ぶことがある）を活性化させる。

次に、ロウイネーブル信号ＲＥのワンショットパルスに対応して、ロウ制御回路１６はセンスアンプイネーブル信号ＳＥに正のワンショットパルスを発生させるほか、制御信号ＣＣに正のワンショットパルスを発生させてこれをカラム制御回路１７に出力する。これにより、カラム制御回路１７はカラムイネーブル信号ＣＥに正のワンショットパルスを発生させる。こうしてカラムイネーブル信号ＣＥが“Ｈ”レベルとなると、カラムデコーダ９は内部アドレスL_ADD （＝アドレス“Ａｘ”）に含まれた列アドレスをデコードし、この列アドレスに対応するカラム選択信号に正のワンショットパルスを発生させる。

この結果、センスアンプ・リセット回路１０内のセンスアンプのうち、上記列アドレスに対応するセンスアンプが選択されてバスＷＲＢと接続される。以上のの結果、時刻ｔ４からはセンスアンプ・リセット回路１０内のセンスアンプを通じてアドレス“Ａｘ”に対応したメモリセルへデータ“Ｑｘ”の書き込みが始まる。この後に時刻ｔ５となると、アドレス“Ａｎ”に対する書き込みデータであるデータ“Ｑｎ”が供給されるようになり、当該データがバスＩ／Ｏに載せられてＩ／Ｏバッファ１３を通じてバスＷＲＢＸ上に送出される。もっともこのときバスＷＲＢＸはバスＷＲＢに接続されていないため、この時点においてデータ“Ｑｎ”はメモリセルアレイ７への書き込みには関係していない。

この後、ロウ制御回路１６は書き込み動作を終了させるために、ロウイネーブル信号ＲＥのワンショットパルスを立ち下げる。これを受けて、ロウデコーダ８はアドレス“Ａｘ”に対応した書き込みワード線を非活性化させる。次に、ロウ制御回路１６はセンスアンプイネーブル信号ＳＥを立ち下げてセンスアンプ・リセット回路１０内のセンスアンプを通じた書き込み動作を終了させる。次いで、ロウ制御回路１６は制御信号ＣＣを立ち下げ、この立ち下がりを受けたカラム制御回路１７はカラムイネーブル信号ＣＥを立ち下げる。

その結果、カラムデコーダ９はカラム選択信号を無効化して、選択されていたセンスアンプ・リセット回路１０内のセンスアンプとバスＷＲＢとの間を切り離す。次に、ロウ制御回路１６はプリチャージイネーブル信号ＰＥを立ち上げ、これによってセンスアンプ・リセット回路１０内のプリチャージ回路は次のアクセスに備えてビット線をプリチャージする。次いで、ロウ制御回路１６はプリチャージ動作に必要な時間が経過してからプリチャージイネーブル信号ＰＥを立ち下げて、センスアンプ・リセット回路１０内のプリチャージ回路によるビット線のプリチャージ動作を終了させる。

（書き込みに伴うリフレッシュ動作）
次に、時刻ｔ６になってアドレス変化検出信号ＡＴＤが立ち下がると、リフレッシュ動作が開始される。すなわち、マルチプレクサ６はアドレス変化検出信号ＡＴＤが“Ｌ”レベルになったことでリフレッシュアドレスR_ADD 側を選択するようになり、アドレスM_ADD として“Ｒ１”を出力する。また、アドレス変化検出信号ＡＴＤの立ち下がりを受けて、ロウ制御回路１６はロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。これによってロウデコーダ８はアドレスM_ADD の値“Ｒ１”に対応するワード線（以下、リフレッシュ対象のワード線を「リフレッシュワード線」と呼ぶことがある）を活性化させる。

その結果、メモリセルアレイ７ではリフレッシュワード線に接続されたメモリセルの保持データがビット線上の電位として現れるようになる。この後、ロウ制御回路１６がセンスアンプイネーブル信号ＳＥに正のワンショットパルスを生成すると、センスアンプ・リセット回路１０内のセンスアンプが活性化されて、リフレッシュワード線に接続された各メモリセルのリフレッシュが始まる。なお、リフレッシュ自体はＤＲＡＭで行われているものと全く同じであって周知の技術事項であるため、ここでは詳しく説明することはしない。

こうしてリフレッシュが行われている最中の例えば時刻ｔ７において、書き込みイネーブル信号／ＷＥが立ち上げられると、Ｒ／Ｗ制御回路１４は制御信号ＬＷ１，ＬＷ２をともに立ち下げる。この制御信号ＬＷ１の立ち下がりを受けて、レジスタ回路３は時刻ｔ８で内部アドレスLC_ADDの値“Ａｎ”をアドレスレジスタに取り込む。また、レジスタ回路１２は制御信号ＬＷ２の立ち下がりを受けて、同時刻ｔ８でバスＷＲＢＸ上のデータ“Ｑｎ”をデータレジスタに取り込む。
これらレジスタに取り込まれたアドレス“Ａｎ”及びデータ“Ｑｎ”は、次の書き込み要求が行われた時点のメモリサイクルでレイトライト動作に使用されることになる。

この後、時刻ｔ９になると書き込みのためのメモリサイクルが終了して読み出しのためのメモリサイクルに移行する。もっとも、この時点ではレイトライトに付随したリフレッシュ動作が引き続いて行われている状態である。一方、リフレッシュを開始（時刻ｔ６）させてからリフレッシュに必要となる時間が経過すると、ロウ制御回路１６はリフレッシュ動作を終了させるためにロウイネーブル信号ＲＥを立ち下げる。これによって、ロウデコーダ８はリフレッシュワード線を非活性化させる。次に、ロウ制御回路１６はセンスアンプイネーブル信号ＳＥを立ち下げて、リフレッシュを終えたセンスアンプ・リセット回路１０内のセンスアンプを非活性化させる。

このとき、ラッチ制御回路１５はセンスアンプイネーブル信号ＳＥが立ち下がったことを受けてラッチ制御信号ＬＣを立ち下げる。なお、以上説明したことから分かるように、先に説明した書き込みの場合とは異なり、リフレッシュの過程ではメモリセルのデータを半導体記憶装置外部へ出力する必要がないことから、ロウイネーブル信号ＲＥにワンショットパルスが生成されてもカラムイネーブル信号ＣＥにはワンショットパルスを発生させない。したがって、カラムデコーダ９もカラム選択信号を非活性状態のままとしている。

以上のようにしてリフレッシュ動作が完了したならば、ロウ制御回路１６は書き込みが終わったときと同様にプリチャージイネーブル信号ＰＥにワンショットパルスを発生させてビット線をプリチャージする。そして、これまで述べた動作が遅くとも時刻ｔ１０（すなわち、書き込みサイクルに続く読み出しサイクルの開始時点から時間ＴSKEWが経過したとき）までに行われる。なお、リフレッシュ動作が次のメモリサイクルのアドレススキュー期間終了まで延びても問題ないのは次のような理由からである。

すなわち、本実施形態ではアドレスAddress が未確定の間はアドレス変化検出信号ＡＴＤのワンショットパルスを発生させないことで、アドレススキュー期間が終わるまで書き込み又は読み出し動作が始まらないように制御している。また、この制御に対応させて、アドレススキュー期間中は書き込み・読み出しアドレスに使用される内部アドレスL_ADD が直前のメモリサイクルの値を保持するようにしている。

なお、図２において時刻ｔ１〜ｔ９（実際の動作は時刻ｔ３〜ｔ１０）が１メモリサイクルであって、図２ではサイクルタイムを「Ｔcyc 」で示してある。また、時刻ｔ７〜ｔ９の期間が先述したリカバリ時間ＴWRに相当している。しかし本実施形態ではレイトライト後のプリチャージ動作がリフレッシュ動作前に完結しているため、リカバリ時間ＴWRを確保しておく必要はない。例えば、書き込みイネーブル信号／ＷＥが時刻ｔ９で立ち上がるようにしても良く、そうした場合にはリカバリ時間ＴWRはゼロとなる。

（読み出し動作）
次に、時刻ｔ９から始まる読み出しのためのメモリサイクルについて説明する。まず時刻ｔ９ではアドレスAddress の値が“Ａｎ”から変化し始める。この場合も時刻ｔ１０まではアドレススキュー期間であることから、アドレスが“Ａｎ＋１”に確定するまではアドレスAddress はラッチ２に取り込まれない。また、読み出し要求が為される場合はアドレススキュー期間で書き込みイネーブル信号／ＷＥが立ち下げられることはなく、その代わりに出力イネーブル信号ＯＥが有効化される。

このため、Ｒ／Ｗ制御回路１４はメモリセルからの読み出しに備えて制御信号ＣＷＯを“Ｈ”レベルとするほか、制御信号ＬＷ１，ＬＷ２を何れも“Ｌ”レベルのままとする。これによってＩ／Ｏバッファ１３はバスＷＲＢＸ上のデータをバスＩ／Ｏへ送出するようになる。もっともこの時点ではまだアドレススキュー期間であって、ヒット制御信号ＨＥも直前のメモリサイクルのままになっており、バスＷＲＢＸ上にデータＷＲＢ上のデータが読み出されるのか、データレジスタの保持データが読み出されるのかは確定していない。

次に、アドレススキュー期間が終わって時刻ｔ１０になると、アドレスAddress および内部アドレスLC_ADDの値が“Ａｎ＋１”に確定する。このとき、制御信号ＬＷ１は“Ｌ”レベルであるため、内部アドレスLC_ADDの値がそのまま内部アドレスL_ADD として出力される。また、内部アドレスLC_ADDの値“Ａｎ＋１”はアドレスレジスタに保持されているアドレス“Ａｎ”と一致しないため、レジスタ回路３はヒット信号ＨＩＴとして“Ｌ”レベルを出力する。

次に、ＡＴＤ回路４は時刻ｔ１１でアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させ、これによって読み出し動作が開始される。そして、リフレッシュ制御回路５はリフレッシュアドレスR_ADD の値を“Ｒ１”から“Ｒ１＋１”に更新する。また、ヒット制御回路１１は同時刻ｔ１１でヒット信号ＨＩＴを取り込んでヒットイネーブル信号ＨＥとして“Ｌ”レベルを出力する。これにより、レジスタ回路１２はバスＷＲＢとバスＷＲＢＸを接続するようになり、センスアンプ・リセット回路１０内のセンスアンプによるセンス結果がＩ／Ｏバッファ１３およびバスＩ／Ｏを通じて半導体記憶装置外部に出力可能となる。

次に、マルチプレクサ６は内部アドレスL_ADD 側を選択してアドレス“Ａｎ＋１”をアドレスM_ADD としてロウデコーダ８に出力する。同時に、ロウ制御回路１６はロウイネーブル信号ＲＥに正のワンショットパルスを発生させ、ロウデコーダ８はアドレス“Ａｎ＋１”に対応したワード線（以下、読み出し対象のワード線を「読み出しワード線」と呼ぶことがある）を活性化させる。この結果、読み出しワード線に接続されたメモリセルの保持データがビット線上の電位として読み出される。次に、ロウ制御回路１６はセンスアンプイネーブル信号ＳＥ，制御信号ＣＣにそれぞれ正のワンショットパルスを発生させる。

すると、カラム制御回路１７はカラムイネーブル信号ＣＥに正のワンショットパルスを発生させ、カラムデコーダ９はアドレス“Ａｎ＋１”中の列アドレスに対応したカラム選択信号を活性化させて、このカラム選択信号に対応したセンスアンプをバスＷＲＢと接続する。このセンスアンプは読み出しワード線に接続された各メモリセルのデータをセンスして“０”／“１”のレベルまで増幅する。
その結果、時刻ｔ１３になるとアドレス“Ａｎ＋１”に記憶されているデータ“Ｑｎ＋１”がバスＷＲＢ上に現れるようになり、レジスタ回路１２，バスＷＲＢＸ，Ｉ／Ｏバッファ１３を通じてバスＩ／Ｏから外部に読み出される。

この後、読み出し動作を終了させるために、ロウ制御回路１６はロウイネーブル信号ＲＥを立ち下げる。すると、書き込みの場合と同様にして、アドレス“Ａｎ＋１”に対応した読み出しワード線が非活性化され、センスアンプイネーブル信号ＳＥが“Ｌ”レベルになってセンスアンプ・リセット回路１０内のセンスアンプがセンス動作を終了させる。また、カラム制御回路１７がカラムイネーブル信号ＣＥを“Ｌ”レベルにすることで、センスアンプとバスＷＲＢとの間が切り離される。次いで、ロウ制御回路１６がプリチャージイネーブル信号ＰＥにワンショットパルスを生成することでビット線がプリチャージされる。

（読み出しに伴うリフレッシュ動作）
一方、時刻ｔ１２ではアドレス変化検出信号ＡＴＤが立ち下がって、読み出しに付随したリフレッシュ動作が開始される。この場合、時刻ｔ１２〜ｔ１５において為される動作は書き込みに付随するリフレッシュと同じであって、リフレッシュアドレスR_ADD として“Ｒ１”ではなく“Ｒ１＋１”が使用される点だけが異なっている。そしてリフレッシュ動作中に時刻ｔ１４となると、読み出しのためのメモリサイクルが終了してこれに続く新たなメモリサイクルに移行し、リフレッシュ動作はこの新たなメモリサイクルでアドレススキュー期間が終了するまでに完了する。なお、時刻ｔ９〜ｔ１４（実際の動作は時刻ｔ１０〜ｔ１５）はやはり１メモリサイクルであって、サイクルタイムは「Ｔcyc 」である。

以上のように本実施形態では、書き込み要求に伴う書き込みイネーブル信号／ＷＥをアドレススキュー期間内で立ち下げているため、アドレスが確定した時点においてアクセスが書き込み／読み出し何れであるかが確定している。しかも本実施形態ではレイトライトを行っているため、書き込みアドレスおよび書き込みデータは何れもアドレススキュー期間以前において既に確定している。こうしたことから、アクセス要求が書き込み／読み出しの何れであるかが確定した時点よりすぐに書き込み動作又は読み出し動作を開始できる。また、上述したように本実施形態では、従来例のようにリカバリ時間ＴWRを確保しておく必要がない。

したがって、書き込み又は読み出しに要する時間が最小限となって、１メモリサイクルの長さ（時刻ｔ３〜ｔ１０あるいは時刻ｔ１０〜ｔ１５）を最短にすることができる。また、書き込み又は読み出しを行ってからリフレッシュを実施しているため、第１の従来例や第２の従来例のようにリフレッシュ後に読み出し又は書き込みを行う場合に比べて、リフレッシュを行うのに必要となる時間だけアクセス（読み出しの場合においてはアドレスアクセス時間ＴAA）を高速化することが可能である。

〈バイパスが行われる場合〉
図２において、読み出しアドレスが“Ａｎ＋１”ではなく“Ａｎ”である場合、アドレス“Ａｎ”に対する書き込みデータ“Ｑｎ”が未だメモリセルアレイ７に反映されていない。このため、以下に説明するようなバイパス動作が行われる。そこで以下では上述した動作との相違点について説明する。この場合、図２に示す時刻ｔ１０になるとアドレスAddress の値が“Ａｎ”に確定して、内部アドレスLC_ADDにもこの値“Ａｎ”が出力される。

このとき、レジスタ回路３内のアドレスレジスタは“Ａｎ”を保持しているため、レジスタ回路３はヒット信号ＨＩＴとして“Ｈ”レベルを出力するようになる。この後、時刻ｔ１１になってアドレス変化検出信号ＡＴＤが立ち上がると、ヒット制御回路１１はヒット信号ＨＩＴを取り込み、ヒットイネーブル信号ＨＥとして“Ｈ”レベルを出力する。そしてこの場合は読み出し動作であるため、Ｒ／Ｗ制御回路１４は制御信号ＬＷ２として“Ｌ”レベルを出力している。したがって、レジスタ回路１２はデータレジスタに保持しているデータ“Ｑｎ”をバスＷＲＢＸ上に出力するようになる。

この後は、読み出しアドレスが“Ａｎ＋１”のときに準じて、メモリセルアレイ７からアドレス“Ａｎ”に記憶されているデータが読み出され、時刻ｔ１３になると当該データがバスＷＲＢ上に読み出されてくる。しかし、このデータは書き込み前の古いデータであることから、読み出しデータとして使用されずに廃棄される。その代わりに、バスＷＲＢＸ上に出力されているデータ“Ｑｎ”がＩ／Ｏバッファ１３，バスＩ／Ｏを通じて半導体記憶装置外部に出力される。

なお、バイパス動作を行う場合にはメモリセルアレイ７からの読み出しは必要ないことから、読み出し動作を起動せずに消費電流を低減させることが考えられる。そのためには、ヒットイネーブル信号ＨＥをロウ制御回路１６にも供給する。そして、読み出し要求であってアドレス変化検出信号ＡＴＤの立ち上がりタイミングでヒットイネーブル信号ＨＥが“Ｈ”レベルであれば、ロウ制御回路１６およびカラム制御回路１７は、ロウイネーブル信号ＲＥとこの信号から時系列的に生成される各信号（センスアンプイネーブル信号ＳＥ，制御信号ＣＣ，カラムイネーブル信号ＣＥ，カラム選択信号，プリチャージイネーブル信号ＰＥ）を発生させないように制御する。

〈リフレッシュを伴わない書き込み・読み出し〉
図２では外部からのアクセスに付随して必ずリフレッシュを行うものとしていた。しかし、１サイクル分のリフレッシュ（全てのワード線について１回ずつリフレッシュすることを指す）は、メモリセルアレイの構成や容量にも依るが数ｍｓ〜数十ｍｓ程度の所定時間内に実施すれば良い。それには、アドレスAddressが変化する度に必ずリフレッシュする必要はなく、例えば数μｓに１回リフレッシュを行えば良い。

つまり、所定のメモリサイクル毎に１回だけ間欠的にリフレッシュを行うようにすれば良い。あるいは、図２のように連続的にリフレッシュを行う場合であっても、１サイクル分のリフレッシュを実施したのであれば、次のサイクルのリフレッシュを開始するまではリフレッシュする必要がない。このように、リフレッシュを実施する必要が当面なくなった場合は、リフレッシュ制御信号ＲＥＦＡを立ち下げてリフレッシュを一時的に停止させれば良い。こうすることで、余分なリフレッシュが行われなくなって消費電力を削減できる。

図３はリフレッシュ制御回路５内のリフレッシュタイマの制御によってリフレッシュを一時的に行わないようにした場合の動作タイミングチャートを示している。上述したように、図２の場合にはリフレッシュ制御信号ＲＥＦＡを“Ｈ”レベルのままにしていた。これに対して、図３の場合には先行するメモリサイクル中に実施されたリフレッシュによって１サイクル分のリフレッシュが完了したため、リフレッシュ制御回路５が時刻ｔ０でリフレッシュ制御信号ＲＥＦＡを立ち下げている。つまり図３では、アドレス変化検出信号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メモリサイクルで連続的に行う状態から、こうしたリフレッシュ動作を行わない状態へ移行する切り替わりのタイミングを示してある。
なおこのときリフレッシュ制御信号ＲＥＦＢは図２の場合と同様に“Ｈ”レベルのままであるため、図３では特に図示していない。

ここで、時刻ｔ１〜ｔ６における動作は図２の場合と全く同じである。そして時刻ｔ６になるとアドレス変化検出信号ＡＴＤが立ち下がるが、このときにはリフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルとなっているため、ロウ制御回路１６はロウイネーブル信号ＲＥおよびこれに対応したセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥを発生させず、リフレッシュは行われなくなる。また、リフレッシュ制御回路５内のアドレスカウンタは、リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルとなったことでカウント動作を停止させるため、リフレッシュアドレスR_ADD の値は“Ｒ１−１”のままになる。

そして、以上のことが読み出しの場合（時刻ｔ９〜ｔ１５）にも全く同様に行われる。したがって、時刻ｔ１２でアドレス変化検出信号ＡＴＤが立ち下がってもリフレッシュは行われなくなり、リフレッシュアドレスR_ADD の値も引き続いて“Ｒ１−１”のままとなる。なお、この後のある時点で次のリフレッシュサイクルを開始させる場合には、リフレッシュ制御回路５がリフレッシュ制御信号ＲＥＦＡを“Ｈ”レベルに戻すため、図２に示したような動作が再び行われるようになる。こうしてリフレッシュ動作が再開されたときにもリフレッシュカウンタはリセットされず、それまでリフレッシュカウンタに保持されている値に対してインクリメント動作が行われる。つまり、例えばセルフリフレッシュ動作がリフレッシュサイクル（すなわち、全ワード線をリフレッシュするサイクル）途中で中断してもリフレッシュカウンタがリセットされることはなく、次のリフレッシュ（読み出し又は書き込みに伴うリフレッシュ，セルフリフレッシュのいずれであっても良い。）動作が再開されたときに、リフレッシュカウンタに残っている値がインクリメントされる。

〈セルフリフレッシュ〉
次に、半導体記憶装置外部からのアクセス要求が所定のリフレッシュ時間にわたって無いために、リフレッシュタイマによるセルフリフレッシュが行われるときの動作について説明する。上述したように、本実施形態では外部からのアクセス要求に伴ってアドレス変化があったときに当該アクセス要求に対応する書き込み又は読み出しを行った後にリフレッシュを行うようにしている。

しかし、外部からのアクセス要求が長時間発生しないことも考えられるため、アクセス要求に付随してリフレッシュするだけではメモリセルアレイ７のデータを保持し続けることができない。そこで本実施形態では、リフレッシュ制御回路５内のリフレッシュタイマを用いて、外部からのアクセス要求が最後にあった時点から上記リフレッシュ時間が経過した時点でセルフリフレッシュを起動するようにしている。

図４はこのときの動作タイミングを示したものである。同図の時刻ｔ９〜ｔ１５は、外部からの読み出し要求による読み出しとこれに付随するリフレッシュであって、図２に示したのと全く同じ動作である。なお、時刻ｔ１１でアドレス変化検出信号ＡＴＤにワンショットパルスが生成された時点で、リフレッシュ制御回路５はリフレッシュタイマをリセットしてリフレッシュ時間の計時を最初から行うようにする。そして、時刻ｔ１２からのリフレッシュを最後に１サイクル分のリフレッシュが終了するものとした場合、図３のときと同様にしてリフレッシュ制御信号ＲＥＦＡが時刻ｔ２１で立ち下げられる。

この後、次のサイクルのリフレッシュを開始させるタイミングになると、リフレッシュ制御回路５は時刻ｔ２２でリフレッシュ制御信号ＲＥＦＡを立ち上げる。このため、外部からのアクセス要求があったときにリフレッシュが可能な状態に遷移するが、こうした状態にも拘わらずアクセス要求の無い状態が継続すると、リフレッシュ制御回路５はリフレッシュ制御信号ＲＥＦＡを上記遅延回路で遅延させた信号の立ち上がりをトリガとして上記パルス発生回路を起動させ、時刻ｔ２３でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。

これにより、ロウ制御回路１６はロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを行わせる。このとき、マルチプレクサ６はリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことからリフレッシュアドレスR_ADD 側を選択するようになり、アドレスM_ADD として“Ｒ１＋１”を出力する。なお、このときに行われるリフレッシュ動作は図２に示した動作と全く同様である。

この後、リフレッシュ制御回路５は時刻ｔ２４でリフレッシュ制御信号ＲＥＦＢを立ち上げてリフレッシュ動作を終了させる。このとき、マルチプレクサ６はリフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて内部アドレスL_ADD 側を選択するようになる。またリフレッシュ制御回路５は、時刻ｔ２５でリフレッシュアドレスR_ADD を“Ｒ１＋２”に更新する。なお、この場合はリフレッシュ制御信号ＲＥＦＡが時刻ｔ２２で立ち上げられてからアドレス変化検出信号ＡＴＤが発生していないため、アドレス変化に伴うリフレッシュ動作を連続して行う状態には移行しない。したがって、リフレッシュ制御回路５はリフレッシュ制御信号ＲＥＦＣの立ち下がりエッジをトリガとして時刻ｔ２６でリフレッシュ制御信号ＲＥＦＡを立ち下げて、これ以後も引き続いてリフレッシュタイマでリフレッシュ動作をコントロールする状態にする。

ここで、リフレッシュタイマがリフレッシュ時間を計時している間に半導体記憶装置外部からアクセス要求があると、その動作は図５に示したタイミングチャートのようになる。すなわち、時刻ｔ３１でアドレスAddress が変化し始め、時刻ｔ３２になってその値が“Ａｎ＋２”に確定すると、時刻ｔ３３でＡＴＤ回路４はアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。すると、リフレッシュ制御回路５は図４のときのようにリフレッシュ制御信号ＲＥＦＢを立ち下げることなく“Ｈ”レベルのまま維持する。このため、時刻ｔ３３以降においては、時刻ｔ１１〜ｔ１５と同様にして、アドレス“Ａｎ＋２”からの読み出しとアドレス“Ｒ１＋２”に関するリフレッシュが行われる。その結果、時刻ｔ３５になるとバスＷＲＢＸ上にアドレス“Ａｎ＋２”に記憶されているデータ“Ｑｎ＋２”が出力されるようになる。なお、図５ではセルホールドリミットのタイミングに近づいて時刻ｔ２２でリフレッシュ制御信号ＲＥＦＡが立ち上げられたことを想定しており、この後に連続するメモリサイクルでアドレス変換検出信号ＡＴＤが順次生成されて、リフレッシュを連続的に行ってゆくことになることから、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルのまま維持している。

〈変形例〉（１）上述した説明では、レイトライトを次の書き込み要求が為されるメモリサイクルで行うようにしていた。このようにしている理由は、レイトライトを確実に実施できるのは次に書き込み要求があったメモリサイクルだからである。いま、次の書き込み要求までの間に空き時間を利用してレイトライトを行うものとする。この場合において、レイトライトを行っている最中に読み出し要求が与えられても、レイトライトが完了するまでは読み出し動作の開始を遅らせねばならない。したがって、アドレススキュー期間の経過後にすぐ読み出し動作を開始させた場合に比べて、読み出しデータの得られるのが遅くなってしまう。

とは言え、レイトライトに必要な時間だけ読み出し要求が入力されないことを保証できる期間があれば、そうした期間内でレイトライトを実施しても良い。したがって、レイトライトを行うタイミングは必ずしも次の書き込み要求があった時点に限定されるわけではない。こうした期間として、チップセレクト信号／ＣＳ（或いは、汎用ＳＲＡＭのチップイネーブル信号に相当する信号）が無効化されており、チップそのものが非選択状態（或いは、非活性化状態）となっている場合が考えられる。そのためには、チップセレクト信号／ＣＳ又はチップイネーブル信号をいったん無効化した場合は、少なくともレイトライトに必要な時間をおいてからこれらの信号を有効化するように、半導体記憶装置の仕様を取り決めておけば良い。

（２）上述した説明では、書き込み又は読み出しに伴ってリフレッシュを１回だけ行うようにしている。しかし、本実施形態では書き込み又は読み出しを行ったのちにリフレッシュを行っている。このため、１メモリサイクルがこれまでに説明した場合に比べて長く設定されているのであれば、１メモリサイクルに収まる範囲内で複数回のリフレッシュを行うようにしても良い。これにより、一般のＳＲＡＭのように、ライトパルス時間ＴWPの上限値やサイクルタイムＴcycの上限値を規定する必要がなくなる。この理由については後に詳しく説明する。
（３）また、上述したようにチップが非選択状態になっていて外部からアクセス要求が無いのであれば、その空き時間を利用して１回ないし複数回のリフレッシュを行うようにしても良い。また、上記変形例（１）で述べたように、チップが非選択状態になった時点でレイトライトを行うのであれば、レイトライトとともにリフレッシュを実施すれば良い。その際、上記変形例（２）で述べたように複数回のリフレッシュを行うようにしても良い。

（４）上述した説明では、書き込みイネーブル信号／ＷＥをアドレススキュー期間内に立ち下げるという条件を課していた。しかしこうした条件は必須というわけではない。例えば、書き込みイネーブル信号／ＷＥがアドレススキュー期間よりも後で有効化された場合であっても、その後のレイトライト動作およびリフレッシュ動作に要する時間が短いのであれば、上述した条件を厳格に課する必要性はない。こうした場合には、時間ＴSKEWの値をスキューの最大値よりも大きく設定するようにして、書き込みイネーブル信号／ＷＥを立ち下げるタイミングまでアドレススキュー期間を延ばすようにすれば良い。

（５）上述した説明では、レイトライト制御にあたって制御信号ＬＷ１，ＬＷ２を同じタイミングで駆動していた。したがって、これら両制御信号を一本化してしまっても良い。ただ、例えば書き込みアドレスをアドレスレジスタに取り込むのは、アドレススキュー期間が経過した時点から書き込みイネーブル信号／ＷＥが立ち上がるまでの期間内であればいつでも良い。したがって、例えば制御信号ＬＷ１を立ち上げるタイミングをアドレススキュー期間経過後とし、この立ち上がりに同期して書き込みアドレスをアドレスレジスタに取り込んでも良い。

〈ライトパルス時間ＴWP及びサイクルタイムＴcycについて〉
一般に、リフレッシュを必要としないＳＲＡＭの場合、ライトパルス時間ＴWP及びサイクルタイムＴcycの上限値についてタイミング仕様上の規定がない。ここで、ライトパルス時間ＴWPは、データの書き込みを行う際に書き込みイネーブル信号／ＷＥが“Ｌ”レベルとなる期間を規定し、この期間にワード線が選択されてメモリセルにデータが書き込まれる。また、サイクルタイムＴcyc は、データの読み出し又は書き込みを行う際にアドレスが指定されるべき期間を規定する。

リフレッシュを必要としない通常のＳＲＡＭでは、そのタイミング仕様上、ライトパルス時間ＴWPおよびサイクルタイムＴcyc については下限値のみが規定されており、その上限値については特に規定されていない。従って、ＳＲＡＭのユーザは、その下限値さえ満足すれば、ライトパルス時間ＴWPおよびサイクルタイムＴcyc を任意に設定することができる。これに対し、ＤＲＡＭと同様のメモリセルでデータを保持する本実施の形態に係る疑似ＳＲＡＭでは、レイトライトによらない場合、リフレッシュ上の制約からライトパルス時間ＴWPおよびサイクルタイムＴcyc の上限値が必要となる。

即ち、本実施の形態において、一般の疑似ＳＲＡＭと同様のライト方式を採用した場合、ワード線が選択状態とされる期間がライトパルス時間ＴWPで規定されることとなる。そして、このライトパルス時間ＴWPで規定される期間においては、ビット線上でのデータの競合を避ける必要上、他のワード線の選択が一切禁止され、リフレッシュも禁止される。従って、ライトパルス時間ＴWPが無制限に長くなると、リフレッシュが行われない期間も長くなり、メモリセルに保持されたデータが消失してしまうため、ライトパルス時間ＴWPに上限値が必要となる。

また、本実施の形態では、アドレスが切り替わると、読み出し又は書き込みに付随してリフレッシュが行われるが、サイクルタイムＴcyc が長くなると、アドレスが切り替わるまでの期間も長くなり、リフレッシュの間隔も長くなる。従って、サイクルタイムＴcyc が無制限に長くなると、リフレッシュが行われない期間も長くなり、メモリセルに保持されたデータが消失してしまうため、サイクルタイムＴcyc にも上限値が必要となる。しかしながら、本実施の形態に係るレイトライト方式によれば、上述のようなライトパルス時間ＴWPやサイクルタイムＴcyc の上限値が不要となり、タイミング仕様上の制約を緩和することができる。

以下、ライトパルス時間ＴWPおよびサイクルタイムＴcyc の上限値が不要となることの理由を詳細に説明する。
先ず、図６に示すタイミングチャートを参照して、ライトパルス時間ＴWPの上限値が不要となることの理由を説明する。時刻ｔ８０においてアドレスAddressが「Ａｎ＋１」に切り替わり、時刻ｔ８１において書き込みイネーブル信号／ＷＥが“Ｌ”レベルに変化すると、レイトライトとリフレッシュが順次行われる。
即ち、時刻ｔ８２から時刻ｔ８３にかけてワード線ＷＬが選択され、レイトライトが行われる。即ち、アクセスアドレスＡｎ＋１に対する書き込みサイクル内において、このアクセスアドレスＡｎ＋１で指定されるメモリセルアレイ上のワード線が一時的に選択されてレイトライトが行われる。

そして、このレイトライト（書き込み）に付随して、時刻ｔ８４から時刻ｔ８５にかけてリフレッシュアドレス「Ｒ１＋１」で指定されるワード線が一時的に選択され、このリフレッシュアドレスに対するリフレッシュが行われる。このリフレッシュが終了すると、リフレッシュタイマーが起動して計時が開始される。
この計時は、最後のリフレッシュが行われてからの経過時間を把握し、セルフリフレッシュすべきタイミングを得るために行われる。

ここで、ライトパルス時間ＴWPが長く設定され、書き込みイネーブル信号／ＷＥが長期間にわたって“Ｌ”レベルに維持された場合を考える。この場合、時刻ｔ８７において、上述のリフレッシュタイマーの値が、リフレッシュすべきタイミングを与える値に達すると、リフレッシュ制御信号ＲＥＦＢが生成され、時刻ｔ８８にかけてリフレッシュが行われる。即ち、上述の書き込みに付随するリフレッシュが行われてから所定の時間が経過した後に、メモリセルアレイのリフレッシュが自発的に行われる。この例では、時刻ｔ８７以前の時刻ｔ８６において、リフレッシュアドレスR_ADD が「Ｒ１＋２」に切り替わっているので、時刻ｔ８７ではリフレッシュアドレス「Ｒ１＋２」に対するリフレッシュが行われる。
なお、リフレッシュアドレスは、セルフリフレッシュのタイミングと整合がとられて適切な周期でインクリメントされる。

このように、レイトライト方式を採用したことにより、データを書き込むためには、ワード線が一時的にしか選択されず、書き込みサイクル内の他の期間は、データの書き込みが行われない期間となる。従って、ライトパルス時間ＴWPで規定される期間であっても、自発的なリフレッシュ（セルフリフレッシュ）を有効に機能させることができ、ライトパルス時間ＴWPを無制限に長くしても、メモリセルのデータを保持することが可能となる。よって、通常のＳＲＡＭのように、ライトパルス時間ＴWPの上限を規定する必要がなくなり、タイミング仕様上の制約を緩和することができる。

次に、図７に示すタイミングチャートを参照して、サイクルタイムＴcyc の上限値が不要となることの理由を詳細に説明する。
時刻ｔ９０においてアドレスAddress が「Ａｎ＋１」に切り替わると、時刻ｔ９２から時刻ｔ９３にかけてワード線ＷＬが一時的に選択され、通常のリードが行われる。即ち、アクセスアドレスＡｎ＋１に対する読み出しサイクル内において、このアクセスアドレスＡｎ＋１で指定されるメモリセルアレイ上のワード線が一時的に選択されてリードが行われる。このリードに付随して、時刻ｔ９４から時刻ｔ９５にかけてリフレッシュアドレス「Ｒ１＋１」で指定されるワード線が選択されてリフレッシュが行われる。このリフレッシュが終了すると、セルフリフレッシュすべきタイミングを得るために、リフレッシュタイマーが起動する。

ここで、サイクルタイムＴcycが長く設定され、リードサイクルが長期間にわたって継続した場合を考える。この場合、時刻ｔ９７において、上述のリフレッシュタイマーの値が、リフレッシュすべきタイミングを与える値に達すると、上述のライトパルスＴWPの場合と同様にリフレッシュ制御信号ＲＥＦＢが生成され、時刻ｔ９８にかけてリフレッシュアドレス「Ｒ１＋２」に対するリフレッシュが行われる。即ち、上述の読み出しサイクルに付随するリフレッシュが行われてから所定の時間が経過した後に、メモリセルアレイのリフレッシュが自発的に行われる。

図７に示す例では、読み出し（リード）を行う場合を説明したが、レイトライトを行う場合のサイクルタイムＴcyc を長くしたとしても、同様に適切なタイミングでセルフリフレッシュが行われる。従って、サイクルタイムＴcyc を無制限に長くしても、メモリセルのデータを保持することが可能となり、よって、通常のＳＲＡＭのように、サイクルタイムＴcyc の上限を規定する必要がなく、タイミング仕様上の制約を緩和することができる。

〔第２実施形態〕
第１実施形態では、１メモリサイクル（サイクルタイムＴcyc ）の中でレイトライト及びリフレッシュ又は読み出し及びリフレッシュを行っていた。一方、本実施形態では、例えば連続する２メモリサイクルにおいて２回のアクセス（レイトライト又は読出）および１回のリフレッシュを行うことで、第１実施形態よりもサイクルタイムを短縮して高速化を図っている。

図８は本実施形態による半導体記憶装置の構成を示すブロック図であって、図１と同じ構成要素については同一の符号を付してある。図１との相違点は、ＡＴＤ回路４の代わりにＡＴＤ回路２４を設けて、このＡＴＤ回路２４へリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢをさらに入力していることにある。以下に述べるように、本実施形態ではアドレス変化検出信号ＡＴＤの生成タイミングが第１実施形態と若干異なっている。

すなわち、第１実施形態ではアドレスAddress が変化し初めた時点からアドレススキュー期間が経過したときに、ＡＴＤ回路４がアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させていた。これに対し、本実施形態ではサイクルタイムを短くしているために、リフレッシュが行われるメモリサイクルの中ではリフレッシュが完了しない。そこでこのメモリサイクルに続くメモリサイクルでは、直前のメモリサイクルで開始されたリフレッシュが終了するまで読み出し動作又はレイトライト動作の開始を遅らせている。

そのために、ＡＴＤ回路２４はリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢに基づいてリフレッシュが行われたことを検出できるようにしている。そして直前のメモリサイクルでリフレッシュが行われたことを検出した場合、ＡＴＤ回路２４は後続のメモリサイクルで読み出し又はレイトライトの開始を遅延させる分だけワンショットパルスの発生を遅らせている。なお、直前のメモリサイクルでリフレッシュが検出されなかった場合、ＡＴＤ回路２４は第１実施形態と同様にアドレススキュー期間が経過した時点からワンショットパルスを発生させる。

図９は本実施形態による半導体記憶装置の動作を示したタイミングチャートである。同図は第１実施形態で参照した図２の動作タイミングに準じているため、図２と同じ時刻については同一の符号を付してある。本実施形態では読み出し，レイトライト，リフレッシュに要する時間をいずれも図２に合わせてある。一方、本実施形態では図２のようにリフレッシュを毎サイクル行うのではなく、複数のメモリサイクル（図９に示した例では２メモリサイクル）に１回だけリフレッシュを行うようにしている。また、本実施形態ではサイクルタイム（図９中のＴcycs）を図２に示したサイクルタイムＴcyc よりも短く設定している（すなわち、Ｔcycs＜Ｔcyc ）。このため、本実施形態では、読み出し及びリフレッシュ又はレイトライト及びリフレッシュが１メモリサイクルに収まらなくなっている。

まず、時刻ｔ１〜ｔ６における動作は図２の動作と全く同様であって、アドレススキュー期間後にレイトライトが行われる。次に、図２の時刻ｔ９よりも早い時刻ｔ９ａでアドレスAddress が変化を開始し、図２の時刻ｔ１０よりも早い時刻ｔ１０ａでアドレススキュー期間が終了してアドレスAddress が“Ａｎ＋１”に確定する。しかし、本実施形態では図２の場合よりもサイクルタイムが短くなっているため、この時点ではレイトライトに続くリフレッシュがまだ行われている最中である。

このためＡＴＤ回路２４は、アドレス変化検出信号ＡＴＤにワンショットパルスを発生させるタイミングを図２のように時刻ｔ１１（図中の破線を参照）ではなく、リフレッシュが終了する時点まで遅らせている。これにより、次の読み出し動作の開始が遅延されて、リフレッシュと読み出しとの競合を回避することができる。この後にリフレッシュが終了して時刻ｔ１１ａになると、ＡＴＤ回路２４はアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させて、アドレス“Ａｎ＋１”の読み出し動作を開始させる。なお、このメモリサイクルでは読み出しに引き続いてリフレッシュは行われない。

この後、図２の時刻ｔ１４よりも早い時刻ｔ１４ａでアドレスAddress が変化を開始し、図２の時刻ｔ１２よりも遅い時刻ｔ１２ａでワンショットパルスが立ち下がる。次に、図２の時刻ｔ１５よりも早い時刻ｔ１５ａでアドレススキュー期間が終了する。この時点では直前のメモリサイクルでリフレッシュが行われていないため、ＡＴＤ回路２４は時刻ｔ１５ａの直後の時刻ｔ３９でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させて、アドレス“Ａｎ＋２”に対するアクセスを開始させる。

以上のように本実施形態では、時刻ｔ１〜ｔ１４ａ（実際の動作は時刻ｔ３〜ｔ１５ａ）に対応する２メモリサイクルでリフレッシュを１回だけ行うことで、第１実施形態に比べてサイクルタイムを短縮して高速化を図ることが可能となる。なお、アドレス“Ａｎ”とアドレス“Ａｎ＋１”とでアドレスアクセス時間ＴAAを比較すると、ワンショットパルスの発生を遅らせた分（時刻ｔ１１〜ｔ１１ａ）だけアドレス“Ａｎ＋１”のアドレスアクセス時間ＴAAが大きくなるが、アドレスアクセス時間ＴAAを短縮するよりもサイクルタイムの短縮を優先させたい場合には、第１実施形態よりも本実施形態の方が適している。

なお、上述した説明では読み出しを遅らせる場合について説明したが、読み出しではなくレイトライトであっても全く同様である。
また、図９ではアドレススキュー期間の終了する時刻ｔ１５ａまでにアドレス“Ａｎ＋１”の読み出しが完了していたが、この読み出し動作が時刻ｔ１５ａ以降になる場合も考えられる。そうした場合には、アドレス“Ａｎ＋１”の読み出し動作が終了するまで、アドレス“Ａｎ＋２”以降のメモリサイクルでもアドレス変化検出信号ＡＴＤの発生タイミングを遅らせてアクセス（レイトライト又は読み出し）の開始を遅延させれば良い。したがってこの場合には、３メモリサイクル以上に１回リフレッシュを行うことになる。

〔第３実施形態〕
上述した第１実施形態や第２実施形態ではレイトライトを行うことによってメモリサイクルの短縮化を図っていた。これに対して本実施形態では、第１実施形態等で課した条件に加えてさらに次のような条件を課している。それによって、第１実施形態等のようにレイトライトを行うことなく、書き込み要求のあったメモリサイクル内でメモリセルに対する本来の書き込みを行いながら、第１実施形態等と同様にメモリサイクルを短縮できるなどの効果が得られる。

すなわち、第１実施形態等では書き込みデータが書き込みイネーブル信号／ＷＥの立ち下がりよりも遅れてアドレススキュー期間後に確定する場合を考慮していた。一方、本実施形態では書き込みイネーブル信号／ＷＥのみならず書き込みデータもアドレススキュー期間内で確定するように、半導体記憶装置の仕様を取り決めてある。こうすることで、レイトライトを行った場合と同様にアドレススキュー期間後すぐに書き込みデータをメモリセルへ供給することが可能となり、敢えてレイトライトを行う必要がなくなる。

図１０は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素については同一の符号を付してある。図１との相違点はレジスタ回路３，ヒット制御回路１１，レジスタ回路１２が不要となることである。このため、ラッチ２の出力が内部アドレスL_ADD としてＡＴＤ回路４，マルチプレクサ６，カラムデコーダ９に供給されている。また、Ｒ／Ｗ制御回路６４は図１に示したＲ／Ｗ制御回路１４とほぼ同様の構成であって、制御信号ＬＷ１，ＬＷ２を生成するための論理が入っていない点においてＲ／Ｗ制御回路１４と相違している。このほかの相違点として、センスアンプ・リセット回路１０とＩ／Ｏバッファ１３の間がバスＷＲＢによって直接接続されている。

次に、図１１のタイミングチャートを参照して上記構成による半導体記憶装置の動作を説明する。図１１に例示した動作タイミングは図２に示した動作タイミングを基本としていることから、ここでは図２の動作との相違点についてのみ説明する。なお、本実施形態は図２に限らず第１実施形態で説明した全ての場合について適用可能である。さて、本実施形態ではアドレス“Ａｎ”に書き込むべきデータ“Ｑｎ”がアドレススキュー期間内の例えば時刻ｔ２ａで与えられる。ここで本実施形態でも、第１実施形態と同様に書き込みイネーブル信号／ＷＥが立ち下がった時点（時刻ｔ２）で制御信号ＣＷＯを“Ｌ”レベルにしている。

このため、バスＩ／Ｏ上に供給された書き込みデータ“Ｑｎ”は、Ｉ／Ｏバッファ１３を介してバスＷＲＢに送出される。また、本実施形態ではラッチ２の出力がそのまま内部アドレスL_ADD としてマルチプレクサ６に供給されるため、時刻ｔ３で確定したアドレスAddress の値“Ａｎ”がアドレスM_ADD としてロウデコーダ８に供給される。したがって、時刻ｔ４でアドレス変化検出信号ＡＴＤが立ち上がったときから、アドレス“Ａｎ”に対してデータ“Ｑｎ”を通常の書き込み動作（ノーマルライト；図中、「Normal Write」）に従って書き込むことが可能となる。

以上のように本実施形態によれば、第１実施形態のようにレジスタ回路３，レジスタ回路１１，ヒット制御回路１２が不要であるとともに、Ｒ／Ｗ制御回路６４で制御信号ＬＷ１，ＬＷ２を生成する必要がないため、回路構成を小規模かつ簡単化することが可能である。なお、上述した説明では書き込みイネーブル信号／ＷＥを立ち下げてから書き込みデータが確定するものとした。しかし、書き込みデータはアドレススキュー期間内に確定すれば良く、書き込みイネーブル信号／ＷＥの立ち下がりと書き込みデータの確定のタイミングはアドレススキュー期間内であれば任意であって良い。また、本実施形態では書き込みイネーブル信号／ＷＥの立ち上がり（時刻ｔ７）で書き込みアドレス及び書き込みデータを取り込む必要はないことから、書き込みアドレス“Ａｎ”および書き込みデータ“Ｑｎ”はノーマルライトに必要な時間だけ保証されていれば良い。

〔第４実施形態〕
本実施形態は汎用のＤＲＡＭなどで採用されているページモードと同様の機能を実現するものである。図１２は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。本実施形態では、第１実施形態で説明したアドレスAddress を上位ビット側のアドレスUAddressと下位ビット側のアドレスPageAddress に分割することによって、アドレスUAddressを同じくするビットについてはアドレスPageAddress を変えるだけで連続してデータを入出力可能としている。

例えば、本実施形態ではアドレスPageAddress を２ビット幅としているため、アドレスPageAddress を“００”Ｂ〜“１１”Ｂ（ここで「Ｂ」は２進数を意味する）の範囲内で可変させることで、連続する４アドレス分のデータを連続的にアクセス可能である。なお、アドレスPageAddress の幅は２ビットに限定されるものではなく、「２ビット」〜「アドレスAddress に含まれる列アドレスのビット数」の範囲内であれば任意のビット数であって良い。また本実施形態では、アドレスPageAddress で４ビットのデータを選択可能としたことに伴って、図１に示したバスＷＲＢの代わりに４組のバスＷＲＢｉ（ここではｉ＝０〜３）を設けてある。このため、アドレスPageAddress の値が“００”Ｂ〜“１１”Ｂであるときに、これらアドレスで指定されるメモリセルの各ビットデータはそれぞれバスＷＲＢ０〜ＷＲＢ３を通じて入出力されることになる。

次に、アドレスバッファ１４１，ラッチ１４２，ＡＴＤ回路１４３，カラムデコーダ１４８，センスアンプ・リセット回路１４９は図１に示したアドレスバッファ１，ラッチ２，ＡＴＤ回路４，カラムデコーダ９，センスアンプ・リセット回路１０と同様の構成である。本実施形態では、第１実施形態におけるアドレスAddress の代わりにアドレスUAddressを用いているため、これらアドレスのビット幅に違いがある分だけこれら回路の構成が異なっている。ただし、センスアンプ・リセット回路１４９はさらに若干の相違点がある。

すなわち、本実施形態では内部アドレスL_ADD に含まれる個々の列アドレスについて４ビット分のデータをそれぞれバスＷＲＢ０〜ＷＲＢ３上で入出力することになる。このため、センスアンプ・リセット回路１４９はカラムデコーダ１４８から出力されるカラム選択信号に従って、メモリセルアレイ７内で隣接している４本のビット線を同時に選択し、これらビット線に接続された４組のセンスアンプとバスＷＲＢ０〜ＷＲＢ３をそれぞれ接続する。なお、ＡＴＤ回路１４３にはアドレスPageAddress が入力されないため、アドレスPageAddress を変えて連続的にアクセスを行う場合にはアドレス変化検出信号ＡＴＤにワンショットパルスが生成されてしまうことはない。

このほか、レジスタ回路１５０は図１に示したレジスタ回路１２と同様の構成であるが、バスＷＲＢのバス幅を広げてバスＷＲＢ０〜ＷＲＢ３としたことに対応して、レジスタ回路１５０が同時に取り扱うデータ幅をレジスタ回路１２のそれの４倍にしてある。次に、アドレスバッファ１５１はアドレスのビット幅が異なる点を除くとアドレスバッファ１と同様の構成であって、アドレスPageAddress をバッファリングするものである。また、バスデコーダ１５２はアドレスバッファ１５１から出力される２ビット分のページアドレスをデコードして４本のバス選択信号を出力する。

次に、バスセレクタ１５３はバスＷＲＢｉと同じ幅を持つバスＷＲＢＡｉを介してレジスタ回路１５０と接続されており、バスデコーダ１５２から出力されるバス選択信号に従ってバスＷＲＢＡ０〜ＷＲＢＡ３のうちの何れか一つとバスＷＲＢＸとの間を接続する。また、バスセレクタ１５３はメモリセルアレイ７からの読み出しのために、バスＷＲＢＡ０〜ＷＲＢＡ３にそれぞれ対応したラッチ回路を内蔵している。このラッチ回路は、リフレッシュ動作と並行してバスＷＲＢＡｉ上のデータを順次外部へ出力してゆくために、アドレス変化検出信号ＡＴＤの立ち下がりでバスＷＲＢＡ０〜ＷＲＢＡ３上に読み出されたデータを同時に取り込むようにしている。

そのためＡＴＤ回路１４３は、読み出し動作が完了してバスＷＲＢＡ０〜ＷＲＢＡ３上にデータが確実に読み出されてからアドレス変化検出信号ＡＴＤが立ち下げるように、アドレス変化検出信号ＡＴＤのワンショットパルス幅を決定している。一方、書き込み動作の場合、バスセレクタ１５３は書き込みイネーブル信号／ＷＥの立ち上がりをトリガとして、上記バス選択信号で指定されたバスＷＲＢＡ０〜ＷＲＢＡ３のうちの何れかへバスＷＲＢＸ上の書き込みデータを送出するとともに、バスＷＲＢＡ０〜ＷＲＢＡ３のうちの何れかに対応した内部のラッチ回路へ当該書き込みデータをラッチする。

次に、Ｒ／Ｗ制御回路１５４は図１に示したＲ／Ｗ制御回路１４とほぼ同様の構成であるが、制御信号ＬＷ１，ＬＷ２を発生させるタイミングが若干異なっている。すなわち、第１実施形態では書き込みイネーブル信号／ＷＥが立ち上がる度にＲ／Ｗ制御回路１４が制御信号ＬＷ１，ＬＷ２をともに立ち下げていた。一方、本実施形態のＲ／Ｗ制御回路１５４では、書き込みイネーブル信号／ＷＥの４回目の立ち上がり（すなわち、１回分のページ書き込みを終了させるタイミング）をトリガとして、書き込みイネーブル信号／ＷＥの立ち上がりよりも若干遅れて制御信号ＬＷ１，ＬＷ２をともに立ち下げている。

次に、上記構成を採用した半導体記憶装置の動作を説明する。まず初めに、図１３のタイミングチャートを参照しながらページ読み出し動作について説明する。同図の動作は第１実施形態で説明した図２の動作に準じており、レジスタ回路１５０内のデータレジスタではなくメモリセルアレイ７からデータが読み出される（ミスヒットの）場合である。

以下では図２の動作との相違点を中心に説明する。なお、本実施形態は図２の場合に限らず第１実施形態で説明したその他の場合についても同様に適用可能である。ここで、図１３に示した“Ｙ１”〜“Ｙ４”は“００”Ｂ〜“１１”Ｂのうちの何れかの値であって、ここでは後述するバースト動作と区別するために、“Ｙ１”〜“Ｙ４”の値がそれぞれ“１１”Ｂ，“１０”Ｂ，“０１”Ｂ，“００”Ｂであることを想定する。

まず時刻ｔ１０では図２と同様にアドレスUAddressに“Ａｎ＋１”を与える。
ただしこのときにはアドレスPageAddress が“Ｙ１”となっている。これによって、時刻ｔ１１でアドレス変化検出信号ＡＴＤが立ち上がって、アドレスＡｎ＋１で指定された４個のメモリセル（すなわち、下位アドレスが“００”Ｂ〜“１１”Ｂ）をそれぞれバスＷＲＢ０〜ＷＲＢ３上に読み出すための動作が始まる。

ここではミスヒットであるためヒットイネーブル信号ＨＥは“Ｌ”レベルであり、読み出しであるため制御信号ＬＷ２も“Ｌ”レベルであって、レジスタ回路１５０はバスＷＲＢｉとバスＷＢＡｉとの間をスルーで接続する。またこのときアドレスPageAddress の値は“１１”Ｂであることから、バスデコーダ１５２はアドレスバッファ１５１を通じて受け取ったアドレスPageAddress “Ｙ１”の値“１１”Ｂをデコードする。この結果、バスセレクタ１５３はバスＷＲＢＡ３を選択してバスＷＲＢＸと接続する。

この後に時刻ｔ１３になると、アドレス“Ａｎ＋１”から始まる４ビット分のデータがバスＷＲＢ０〜ＷＲＢ３上に読み出され、レジスタ回路１５０を通じてバスＷＲＢＡ０〜ＷＲＢＡ３に出力される。また、バスＷＲＢＸ上にはバスＷＲＢＡ３上に読み出されたアドレスＡｎ＋１（Ｙ１）の値〔Ｑｎ＋１（Ｙ１）〕が出力され、Ｉ／Ｏバッファ１３，バスＩ／Ｏを通じて外部へ出力される。こうして読み出しが完了すると、ＡＴＤ回路１４３は時刻ｔ４０でアドレス変化検出信号ＡＴＤを立ち下げる。これにより、バスセレクタ１５３はバスＷＲＢＡ０〜ＷＲＢＡ３上に読み出されている４ビット分のデータを内部のラッチ回路に取り込む。また、このとき図２の場合と同様にリフレッシュ動作が起動されてアドレス“Ｒ１＋１”のリフレッシュが行われる。

こうしたリフレッシュ動作が行われている最中にアドレスPageAddress を適宜変更してゆくことで、アドレスUAddress（＝“Ａｎ＋１”）を同じくするメモリセルのデータを順次読み出すことができる。すなわち、時刻ｔ４１でアドレスPageAddress に“Ｙ２”（＝“１０”Ｂ）を与えると、バスセレクタ１５３はバスＷＲＢＡ２に対応する内部のラッチ回路が保持するデータを選択してバスＷＲＢＸに出力する。これにより、時刻ｔ４２になると下位アドレス“１０”Ｂのアドレスに記憶されているデータ“Ｑｎ＋１（Ｙ２）”がバスＩ／Ｏから外部へ出力される。

以後同様にして時刻ｔ４３でアドレスPageAddress に“Ｙ３”（＝“０１”Ｂ）を与えると、バスＷＲＢＡ１に対応したラッチ回路の保持するデータがバスＷＲＢＡＸに出力され、時刻ｔ４４で下位アドレス“０１”Ｂのアドレスに記憶されているデータ“Ｑｎ＋１（Ｙ３）”がバスＩ／Ｏから外部に出力される。また、時刻ｔ４５でアドレスPageAddress に“Ｙ４”（＝“００”Ｂ）を与えると、バスＷＲＢＡ０に対応したラッチ回路の保持するデータがバスＷＲＢＸに出力され、時刻ｔ４６で下位アドレス“００”Ｂのアドレスに記憶されているデータ“Ｑｎ＋１（Ｙ４）”がバスＩ／Ｏから外部に出力される。

以上はミスヒットした場合の動作であったが、ヒットしてバイパス動作が行われる場合もほとんど同じである。ただこの場合には、時刻ｔ１１でアドレス変化検出信号ＡＴＤが立ち上がると、ヒットイネーブル信号ＨＥが“Ｈ”レベルとなる。また、このときには制御信号ＬＷ２が“Ｌ”レベルであるため、レジスタ回路１５０はデータレジスタに保持しているデータ“Ｑｎ＋１（Ｙ１〜Ｙ４）”を同時にバスＷＲＢＡ３〜ＷＲＢＡ０上へ出力する。そしてこれ以後はミスヒットの場合と全く同じ動作となり、バスＷＲＢＡ３〜ＷＲＢＡ０上に出力されているデータ“Ｑｎ＋１（Ｙ１〜Ｙ４）”が順次外部へ出力されてゆく。

このように、本実施形態では時刻ｔ１３までに４データ全ての読み出しが完了しているため、最初のアドレス“Ｙ１”（時刻ｔ１０〜ｔ４１）に比べて２番目以降のアドレス“Ｙ２”〜“Ｙ４”（時刻ｔ４１〜ｔ４３，時刻ｔ４３〜ｔ４５，時刻ｔ４５〜ｔ４７）を高速に変化させることができる。このため、最初のデータのアドレスアクセス時間（時刻ｔ１０〜ｔ１３）に比べて２番目以降のアドレスアクセス時間（時刻ｔ４１〜ｔ４２，時刻ｔ４３〜ｔ４４，時刻ｔ４５〜ｔ４６）も短くできる。

そして、本実施形態のページ読み出し動作では、バスＷＲＢｉ上にメモリセルのデータが出力されるようになった時点でメモリセルアレイ７からの読み出し動作を終了させてリフレッシュ動作に移行している。このため、半導体記憶装置外部に対してページ読み出しを行っている最中にメモリセルアレイ７に対するリフレッシュを完了させることができる。したがって、外部から見たときにリフレッシュ期間が完全に見えなくなってサイクルタイムをそれだけ短縮することが可能となる。

次に、図１４のタイミングチャートを参照しながらページ書き込み動作について説明する。同図の動作も第１実施形態で説明した図２の動作に準じているため、以下では図２との相違点について説明する。ここで、前提条件として図１４に示したよりも以前のメモリサイクルにおいて、アドレスUAddressが“Ａｘ”である４つのアドレスに対してデータ“Ｑｘ（Ｙ１〜Ｙ４）”の書き込み要求があったものとする。このため、レジスタ回路３内のアドレスレジスタにはアドレス“Ａｘ”が保持され、レジスタ回路１５０内のデータレジスタにはデータ“Ｑｘ（Ｙ１〜Ｙ４）”が保持されているものとする。

まず時刻ｔ１〜ｔ４までは図２と同じ動作となる。ただし本実施形態では、書き込みイネーブル信号／ＷＥが時刻ｔ２で立ち下がると、レジスタ回路１５０はデータレジスタに保持されているデータ“Ｑｘ（Ｙ１〜Ｙ４）”をそれぞれバスＷＲＢ３〜ＷＲＢ０へ同時に送出する。そして、時刻ｔ４になってレイトライト動作が開始されると、アドレス“ＡＸ”から始まる４つのアドレスに対してそれぞれデータ“Ｑｘ（Ｙ１〜Ｙ４）”が書き込まれる。

この後に時刻ｔ５となると、アドレス“Ａｎ（Ｙ１）”（Ｙ１＝“１１”Ｂ）に対する書き込みデータ“Ｑｎ（Ｙ１）”がバスＩ／Ｏ上に供給される。この時点で制御信号ＣＷＯは“Ｌ”レベルであるため、Ｉ／Ｏバッファ１３はバスＩ／Ｏ上のデータをそのままバスＷＲＢＸ上に出力する。次に時刻ｔ７で書き込みイネーブル信号／ＷＥが立ち上がるが、本実施形態ではこの時点でアドレスレジスタ，データレジスタへの取り込みは行わない。そして時刻ｔ５１でバスセレクタ１５３は、バスデコーダ１５２からのバス選択信号で指定されるバスＷＲＢＡ３に対応した内部のラッチ回路へデータ“Ｑｎ（Ｙ１）をラッチするとともに、この書き込みデータをバスＷＲＢＡ３に送出する。

この後、アドレスPageAddress だけを適宜変更してゆくのに伴って書き込みデータが順次供給される。すなわち、時刻ｔ５２でアドレスPageAddress が“Ｙ２”（＝“１０”Ｂ）に変化し、時刻ｔ５３になるとアドレス“Ａｎ（Ｙ２）”に対する書き込みデータ“Ｑｎ（Ｙ２）”がバスＩ／Ｏを通じてバスＷＲＢＸ上に送出される。そして、時刻ｔ５４で書き込みイネーブル信号／ＷＥが立ち下げられる。しかしこの場合はアドレスUaddressが変化していないため、アドレス変化検出信号ＡＴＤにワンショットパルスは生成されておらず、レイトライトもリフレッシュも行われない。

この後の時刻ｔ５５で書き込みイネーブル信号／ＷＥが立ち上がると、バスセレクタ１５３は時刻ｔ５６でバスＷＲＢＡ２に対応した内部のラッチ回路へデータ“Ｑｎ（Ｙ２）をラッチするとともに、この書き込みデータをバスＷＲＢＡ２に送出する。以後も同様であって、時刻ｔ５７でアドレスPageAddress が“Ｙ３”（＝“０１”Ｂ）に変化し、時刻ｔ５８でアドレス“Ａｎ（Ｙ３）”に対する書き込みデータ“Ｑｎ（Ｙ３）”がバスＷＲＢＸ上に送出され、時刻ｔ５９で書き込みイネーブル信号／ＷＥが立ち下げられる。

次に、時刻ｔ６０で書き込みイネーブル信号／ＷＥが立ち上がると、バスセレクタ１５３は時刻ｔ６１でバスＷＲＢＡ１に対応したラッチ回路へデータ“Ｑｎ（Ｙ３）をラッチするとともに、このデータをバスＷＲＢＡ１に送出する。次に、時刻ｔ６２でアドレスPageAddress が“Ｙ４”（＝“００”Ｂ）に変化し、時刻ｔ６３でアドレス“Ａｎ（Ｙ４）”に対する書き込みデータ“Ｑｎ（Ｙ４）”がバスＷＲＢＸ上に出力され、時刻ｔ６４で書き込みイネーブル信号／ＷＥが立ち下げられる。

次に、時刻ｔ６５で書き込みイネーブル信号／ＷＥが立ち上がり、時刻ｔ６６でバスセレクタ１５３はバスＷＲＢＡ０に対応したラッチ回路へデータ“Ｑｎ（Ｙ４）をラッチするとともに、このデータをバスＷＲＢＡ０に送出する。次に、時刻ｔ６５で書き込みイネーブル信号／ＷＥが立ち上がったことを受けて、Ｒ／Ｗ制御回路１５４は制御信号ＬＷ１，ＬＷ２をともに立ち下げる。この結果、レジスタ回路３はアドレスLC_ADDの値“Ａｎ”をアドレスレジスタに取り込み、レジスタ回路１５０はバスＷＲＢＡ３〜ＷＲＢＡ０上のデータ“Ｑｎ（Ｙ１〜Ｙ４）”を内部のデータレジスタに取り込む。これにより、次に書き込み要求があったときのレイトライトに使用されるアドレス，データが揃う。以上によって１回分のページ書き込み動作が完了する。

以上のように、ページ書き込みの場合にも、最初のアドレス（時刻ｔ３〜ｔ５２）に比べて２番目以降のアドレス（時刻ｔ５２〜ｔ５７，ｔ５７〜ｔ６２，ｔ６２〜ｔ６５）を高速に変化させることができる。また、最初のデータの書き込み時間（時刻ｔ２〜ｔ７）に比べて２番目以降の書き込み時間（時刻ｔ５４〜ｔ５５，ｔ５９〜ｔ６０，ｔ６４〜ｔ６７）も短くなる。そして、本実施形態のページ書き込み動作では、個々のページが４データ（ページアドレスが２ビット）で構成されている場合、データＱｘ（Ｙ１〜Ｙ４）をバスＷＲＢ３〜ＷＲＢ０に対応したレジスタ回路１５０内のデータレジスタに格納しておいて、これら４データの全てをメモリセルアレイ７へ一括して書き込むことができる。

またこの一括書き込みはレイトライトであることから、実際にページ書き込みを行うメモリサイクル中の早いタイミングで書き込み動作が完了し、ページ読み出しの場合とほぼ同様のタイミングでリフレッシュ動作に移行できる。このため、外部からページ書き込みのためのデータを供給している間にリフレッシュ動作を完結することができ、読み出しの場合と同様に外部から見たときにリフレッシュ期間が完全に見えなくなり、サイクルタイムの短縮に効果的である。

なお、上述した説明では、２回目以降のアドレスPageAddress （Ｙ２〜Ｙ４）に比べて１回目のアドレスPageAddress （Ｙ１）の保持期間を長くとっており、これに対応して書き込みパルスの幅も１回目のものを広くとっている。しかし、本実施形態ではレイトライトを行っており、図１４に示したタイミングにおいてアドレスPageAddress および書き込みイネーブル信号／ＷＥは書き込みデータの取り込みのためにだけ使用される。したがって、１回目のアドレスPageAddressの保持期間及び書き込みパルスを２回目以降の保持期間及び書き込みパルスと同じようにもっと狭くしても良い。さらには、２回目以降の保持期間及び書き込みパルスについても図示した幅よりさらに短くしても良い。

また、上述した説明では、図１３に示したページ読み出しを行うにあたって、アドレス変化検出信号ＡＴＤの立ち下がりでバスＷＲＢＡｉ上のデータをバスセレクタ１５３内のラッチ回路に取り込んでいた。しかしその代わりに、時刻ｔ４１でアドレスPageAddress が“Ｙ１”から“Ｙ２”に変化したタイミングを捉えて、バスセレクタ１５３内のラッチ回路へ取り込むようにしても良い。図１５はこうした変形例による半導体記憶装置の構成を示したブロック図であって、図１２と同じ構成要素については同一の符号を付してある。

図１２と相違する点は、アドレスPageAddress の変化を検出するために、ＡＴＤ回路１４３とは別に専用のＡＴＤ回路１５５を設けていることである。このＡＴＤ回路１５５はアドレスPageaddress の変化を検出した場合に、アドレス変化検出信号／ＡＴＤＰに負のワンショットパルスを発生させる。その際、アドレスUaddressが変化したのち、最初にアドレスPageaddress が変化したタイミングでだけワンショットパルスを発生させる必要がある。

そのために、ＡＴＤ回路１５５はアドレス変化検出信号ＡＴＤの立ち上がりを検出した後にアドレスPageaddress が変化したときにだけアドレス変化検出信号／ＡＴＤＰにワンショットパルスを発生させる。そして以後ＡＴＤ回路１５５は再びアドレス変化検出信号ＡＴＤが立ち上がるまでは、たとえアドレスPageaddress が変化してもアドレス変化検出信号／ＡＴＤＰにワンショットパルスを発生させないようにする。このほか、バスセレクタ１５３にはアドレス変化検出信号ＡＴＤの代わりにアドレス変化検出信号／ＡＴＤＰを供給する。そして、バスセレクタ１５３はアドレス変化検出信号／ＡＴＤＰに発生する負のワンショットパルスの立ち下がりを検出して、バスＷＲＢＡｉ上の読み出しデータを内部のラッチ回路へ取り込むようにする。

また、上述したように図１３又は図１４ではリフレッシュを１回だけ行うようにしていた。しかし例えば図１３において、時刻ｔ４０から始まったリフレッシュが完了すると、時刻ｔ４８（次のメモリサイクルのアドレススキュー期間の終了タイミング）までの間はメモリセルアレイ７に対するアクセスは為されない。
したがって、図１３又は図１４に存在する空き時間を利用して複数回のリフレッシュを行うようにしても良い。

〔第５実施形態〕
本実施形態は、第４実施形態で説明したページモード動作に機能限定を加えたバースト動作を行うためのものである。バーストモードは、アドレスAddress のうちの下位アドレスを変化させて高速に読み出し又は書き込みを行う点ではページモードと同じである。しかしながら、バーストモードとページモードではアドレスの与え方が異なっている。すなわち、ページモード動作では全ての下位アドレスを外部から直接入力する仕様であるため、下位アドレスの順序を外部からランダムに指定することが可能である。

例えば第４実施形態ではアドレスPageaddress を“１１”Ｂ〜“００”Ｂの順に与えていたが、これを例えば“１０”Ｂ，“０１”Ｂ，“００”Ｂ，“１１”Ｂなどの順番としても良い。これに対してバーストモードでは、外部から与える下位アドレスの情報はバースト動作の開始時に使用される下位アドレスだけである。つまりバーストモードでは、バースト動作を開始させるためのトリガに対応して、開始時に与えられる以外の下位アドレスを内部で順次生成しており、下位アドレスの発生順序は予め決められたものとなる。

ここで、下位アドレスの発生順序にはリニア方式，インターリーブ方式などが代表的である。このうち前者はアドレスを“１”ずつ増加させてゆく手法である。例えば下位アドレスが２ビットである場合、開始アドレスの値に応じて例えば以下のように下位アドレスを順次生成してゆく。
（開始アドレス） （下位アドレス）
“００”Ｂ ： “００”Ｂ→“０１”Ｂ→“１０”Ｂ→“１１”Ｂ
“０１”Ｂ ： “０１”Ｂ→“１０”Ｂ→“１１”Ｂ→“００”Ｂ
“１０”Ｂ ： “１０”Ｂ→“１１”Ｂ→“００”Ｂ→“０１”Ｂ
“１１”Ｂ ： “１１”Ｂ→“００”Ｂ→“０１”Ｂ→“１０”Ｂ

一方、後者は半導体記憶装置をインターリーブ動作させる場合に適したものであって、開始アドレスの値に応じて例えば以下のように下位アドレスを順次生成してゆく。
（開始アドレス） （下位アドレス）
“００”Ｂ ： “００”Ｂ→“０１”Ｂ→“１０”Ｂ→“１１”Ｂ
“０１”Ｂ ： “０１”Ｂ→“００”Ｂ→“１１”Ｂ→“１０”Ｂ
“１０”Ｂ ： “１０”Ｂ→“１１”Ｂ→“００”Ｂ→“０１”Ｂ
“１１”Ｂ ： “１１”Ｂ→“１０”Ｂ→“０１”Ｂ→“００”Ｂ

次に、図１６は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１２（第４実施形態）と同じ構成要素については同一の符号を付してある。図１６では図１２の構成に対してバースト制御回路１６１及びバーストアドレス発生回路１６２を追加している。また、アドレスAddress の下位アドレスはバースト動作の開始アドレスを指定するため、図１２に示したPageaddress の代わりにStartAddressと表記してある。

バースト制御回路１６１は、出力イネーブル信号ＯＥ（読み出しの場合）又は書き込みイネーブル信号／ＷＥ（書き込みの場合）をトリガとして、アドレス変化検出信号ＡＴＤの立ち上がりから４個のトリガ信号を出力する。なお、これらトリガ信号が発生するタイミングは後述する動作説明のところで詳述する。次に、バーストアドレス発生回路１６２は、４つのトリガ信号のうちの最初のものが与えられたときにアドレスバッファ１５１から出力されているアドレスを開始アドレスと見なして、以後はトリガ信号が与えられる度に、上述したリニア方式又はインターリーブ方式に従って下位アドレスを発生させてゆく。

次に、上記構成による半導体記憶装置の動作を説明する。最初に図１７を参照してバースト読み出し動作を説明するが、この動作は第４実施形態のページ読み出しの動作を基本としているため、ここでは図１３との相違点について説明する。まず、アドレススキュー期間内の時刻ｔ９ａで出力イネーブル信号ＯＥが有効化されると、バースト制御回路１６１はトリガ信号を出力可能な状態となる。この後、時刻ｔ１０になるとアドレスUaddressとして“Ａｎ＋１”が供給されるとともに、アドレスStartAddressとして“Ｙ１”が供給される。

そして時刻ｔ１１になってアドレス変化検出信号ＡＴＤが立ち上がると、バースト制御回路１６１はバーストアドレス発生回路１６２へトリガ信号を出力する。これにより、バーストアドレス発生回路１６２はアドレスバッファ１５１から出力されているアドレス“Ｙ１”を内部に取り込むとともに、これをバスデコーダ１５２に出力する。すると、第４実施形態と同じくアドレス“Ａｎ＋１”に対応した４アドレス分の読み出しが開始され、時刻ｔ１３になるとバスＷＲＢ０〜ＷＲＢ３上に現われたデータのうちのデータ“Ｑｎ＋１（Ｙ１）”がバスＷＲＢＸ上に出力される。

この後、時刻ｔ４０でアドレス変化検出信号ＡＴＤが立ち下がってリフレッシュ動作に移行する。次に、時刻ｔ１１から時間Ｔｉが経過して時刻ｔ７１になると、バースト制御回路１６１は２個目のトリガ信号を出力し、バーストアドレス発生回路１６２はその出力を“Ｙ２”に変化させる。なお、時間Ｔｉはメモリセルアレイ７からの読み出しが完了する時刻ｔ１３以降に設定される。また、“Ｙ１”が例えば“０１”Ｂであって且つインターリーブ方式を採用するのであれば“Ｙ２”は“００”Ｂとなる。そして、バスデコーダ１５２の出力するバス選択信号が変化すると、バスセレクタ１５３は時刻ｔ７２でデータ“Ｑｎ＋１（Ｙ２）”をバスＷＲＢＸ上に出力するようになる。

ここで、本実施形態では下位アドレスが半導体記憶装置内部で予め決められたタイミングで変化してゆくため、ページアドレスが外部から与えられる図１３の場合（時刻ｔ４１）とは異なるタイミング（この場合は時刻ｔ４１よりも早い時刻ｔ７１）で下位アドレスが“Ｙ２”に変化する。そしてこれ以後も同様であって、バースト制御回路１６１が３個目，４個目のトリガ信号を時刻ｔ７１から時間Ｔｉ’後の時刻ｔ７３，この時刻ｔ７３から時間Ｔｉ’後のｔ７５でそれぞれ出力すると、バーストアドレス発生回路１６２は自身の出力をそれぞれ“Ｙ３”，“Ｙ４”と変化させてゆき、これに対応してバスＷＲＢＸ上にはそれぞれ時刻ｔ７４，ｔ７６でデータ“Ｑｎ＋１（Ｙ３）”，“Ｑｎ＋１（Ｙ４）”が出力される。

ここで、本実施形態でも時刻ｔ１３までに４データ全ての読み出しが完了している。このため、図示したように時間Ｔｉ’を上記時間Ｔｉよりも短く（例えば時間Ｔｉの“１／２”）設定しておけば、ページモードの場合と同じく、最初のデータのアドレスアクセス時間（時刻ｔ１０〜ｔ１３）に比べて２番目以降のデータのアドレスアクセス時間（時刻ｔ７１〜ｔ７２，時刻ｔ７３〜ｔ７４，時刻ｔ７５〜ｔ７６）も短くすることができる。

さて、次に図１８を参照してバースト書き込みの動作について説明する。この場合もページ書き込み動作を基本としているため図１４との相違点を中心に説明する。なお、ここではリニア方式を採用することを想定し、アドレスＹ１が“１１”Ｂ（したがってアドレスＹ２〜Ｙ４はそれぞれ“００”Ｂ〜“１０”Ｂ）であるとする。まず、アドレススキュー期間内の時刻ｔ２で図１４と同様に書き込みイネーブル信号／ＷＥが有効化されると、バースト制御回路１６１はトリガ信号を出力可能な状態となる。この後、時刻ｔ３になるとアドレスUaddressとして“Ａｎ”が供給されるとともに、アドレスStartAddressとして“Ｙ１”が供給される。

そして時刻ｔ４になってアドレス変化検出信号ＡＴＤが立ち上がると、バースト制御回路１６１はトリガ信号を出力するので、バーストアドレス発生回路１６２はアドレスバッファ１５１から出力されるアドレス“Ｙ１”を取り込んでバスデコーダ１５２に出力する。これにより、第４実施形態と同じくアドレス“Ａｘ”に対応した４つのアドレスに対してデータ“Ｑｘ（Ｙ２〜Ｙ４，Ｙ１）”が同時にレイトライトされる。この後、時刻ｔ５でアドレスＡｎ（Ｙ１）に対する書き込みデータ“Ｑｎ（Ｙ１）”がバスＩ／Ｏ上に供給され、時刻ｔ６でアドレス変化検出信号ＡＴＤが立ち下がってリフレッシュ動作に移行する。

次に、時刻ｔ４から時間Ｔｊが経過して時刻ｔ８１になると、バースト制御回路１６１は２個目のトリガ信号を出力するので、バーストアドレス発生回路１６２はその出力を“Ｙ２”に変化させる。そして時刻ｔ８２になると、バスセレクタ１５３は、時刻ｔ７で書き込みイネーブル信号／ＷＥが立ち上がったことを受け、バスＷＲＢＡ３に対応した内部のラッチ回路へデータ“Ｑｎ（Ｙ１）をラッチするとともに、このデータをバスＷＲＢＡ３に送出する。

次に時刻ｔ８３になると、下位アドレスが“Ｙ２”に変化したことに対応してデータ“Ｑｎ（Ｙ２）”がバスＩ／Ｏ上に供給されるようになる。また時刻ｔ８７になると、バスセレクタ１５３は時刻ｔ８５で書き込みイネーブル信号／ＷＥが立ち上がったことに対応して、（この場合はアドレス“Ｙ２”が“００”Ｂであるため）バスＷＲＢＡ０に対応した内部のラッチ回路へデータ“Ｑｎ（Ｙ２）をラッチするとともに、このデータをバスＷＲＢＡ０に送出する。

これ以後も同様であって、バースト制御回路１６１が３個目，４個目のトリガ信号を時刻ｔ８１から時間Ｔｊ’後の時刻ｔ８６，この時刻ｔ８６から時間Ｔｊ’後の時刻ｔ９１でそれぞれ出力すると、バーストアドレス発生回路１６２は自身の出力をそれぞれ“Ｙ３”，“Ｙ４”と変化させ、これに対応するようにバスＷＲＢＸ上にはそれぞれ時刻ｔ８９，ｔ９４でデータ“Ｑｎ（Ｙ３）”，“Ｑｎ（Ｙ４）”が出力される。また、時刻ｔ９０，ｔ９５で書き込みイネーブル信号／ＷＥが立ち上がることを受けて、バスセレクタ１５３はそれぞれ時刻ｔ９３，ｔ９６で、（この場合はアドレス“Ｙ３”，“Ｙ４”がそれぞれ“０１”Ｂ，“１０”Ｂであるため）バスＷＲＢＡ１，ＷＲＢＡ２に対応したラッチ回路へデータ“Ｑｎ（Ｙ３）”，“Ｑｎ（Ｙ４）”をラッチするとともに、これらをバスＷＲＢＡ１，ＷＲＢＡ２に送出する。

なお、本実施形態においてもページモードのときと同様に、１回目の下位アドレスの保持期間（時間Ｔｊ）及び書き込みパルスを２回目以降の下位アドレスの保持期間（Ｔｊ’）及び書き込みパルスのようにもっと狭くしても良い。さらには、２回目以降の保持期間（Ｔｊ’）及び書き込みパルスについても図１８に示した幅よりさらに短くしても良い。

以上のように、本実施形態では連続アクセスを行う場合に下位アドレスとして開始アドレス（StartAddress）だけを与えれば良く、ページモードに比べて半導体記憶装置外部における制御が簡単になる。また、バースト動作を行う一般的な半導体記憶装置では動作開始のトリガとして同期式のクロック信号を用いているが、上述したようにクロック信号に従って動作させると消費電力が増大してしまう。これに対し本実施形態では、バースト動作開始のトリガとして出力イネーブル信号ＯＥ又は書き込みイネーブル信号／ＷＥを使用しており、クロック信号をトリガとはしていない。このため、本実施形態によれば消費電力を低減することができ、携帯電話などの低消費電力用途の機器に適している。

〔第６実施形態〕
上述した各実施形態では、半導体記憶装置外部から供給されるパワーダウン制御信号PowerDown に基づいてスタンバイモードを切り換えるようにしていた。これに対し、本実施形態では予め決めておいたメモリセルアレイ７上の特定のアドレスに対してモード切り換え指示のためのデータを書き込むことによって、上述した各実施形態と同様のスタンバイモード切り換えを実現している。すなわち、本実施形態ではメモリセルアレイ７上の“０”番地（最下位番地）をモード切り換え専用のデータ格納領域としている。また、本実施形態では、スタンバイモード２に設定するためのデータが“Ｆ０”ｈ（ここで「ｈ」は１６進数を意味する）であり、スタンバイモード３に設定するためのデータが“０Ｆ”ｈであるものとしている。したがって本実施形態ではバスＷＲＢ，ＷＲＢＸのバス幅が８ビットになっている。

図１９は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。図１９が図１と相違している点としては、パワーダウン制御信号PowerDown を入力するためのピンが存在しないこと、スタンバイモード制御回路２０１が新たに追加されていること、リフレッシュ制御回路２０４，ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７がそれぞれ図１に示したリフレッシュ制御回路５，ブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０と一部の構成が異なっていることが挙げられる。そこで以下、図２０〜図２２も参照しながらこれら各部の詳細について説明してゆく。なお、これら図２０〜図２２では図１又は図１９に示したものと同じ構成要素および信号名については同一の符号を付けている。

まず図１９において、スタンバイモード制御回路２０１は内部アドレスLC_ADD，チップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢＸ上の書き込みデータに基づいてモード設定信号ＭＤ２，ＭＤ３を発生させる。このうち、モード設定信号ＭＤ２はスタンバイモード２に設定するときに“Ｈ”レベルとなる信号であって、リフレッシュ制御回路２１５に供給される。一方、モード設定信号ＭＤ３はスタンバイモード２又はスタンバイモード３に設定するときに“Ｈ”レベルとなる信号であって、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２０４に供給される。なお、モード設定信号ＭＤ２，ＭＤ３が何れも“Ｌ”レベルであるときがスタンバイモード１である。

ここで、図２０はスタンバイモード制御回路２０１の詳細構成を示した回路図である。同図において、データＷＲＢ０〜ＷＲＢ３，ＷＲＢ４〜ＷＲＢ７は半導体記憶装置外部からバスＷＲＢＸ上に供給される書き込みデータのビット０〜３，４〜７である。そして、アンド（ＡＮＤ）ゲート２２１，ノアゲート２２２及びアンドゲート２２３から成る回路は、書き込みデータが“Ｆ０”ｈであるときにだけ“Ｈ”レベルを出力する。同様にして、ノアゲート２２４，アンドゲート２２５及びアンドゲート２２６から成る回路は、書き込みデータが“０Ｆ”ｈであるときにだけ“Ｈ”レベルを出力する。また、オアゲート２２７はアンドゲート２３３，２２６の出力を論理和することにより、書き込みデータとして“Ｆ０”ｈ又は“０Ｆ”ｈの何れかが入力されたときに“Ｈ”レベルを出力する。

次に、アドレスＸ０Ｂ〜Ｙ７Ｂは内部アドレスLC_ADDを構成する各ビットを反転させたアドレス値である。例えば、アドレスＸ０Ｂはロウアドレスのビット０を反転した値であり、アドレスＹ７Ｂはカラムアドレスのビット７を反転した値である。したがって、アンドゲート２２８は内部アドレスLC_ADDの各ビットが全て“０”Ｂ（つまり“０”番地）を検出したときにのみ“Ｈ”レベルを出力する。そして、アンドゲート２２９は“０”番地に対してデータ“Ｆ０”ｈ又は“０Ｆ”ｈを書き込む場合にのみ、書き込みイネーブル信号／ＷＥをクロックとしてそのまま出力する。また、アンドゲート２３０は“０”番地へデータ“０Ｆ”ｈを書き込む場合にのみ書き込みイネーブル信号／ＷＥをそのままクロックとして出力する。

次に、インバータ２３１〜２３６及びアンドゲート２３７から成る回路は、チップセレクト信号／ＣＳの立ち下がりエッジを捕らえて信号ＣＥＯＳにワンショットパルスを発生させる。次に、ラッチ２３８はアンドゲート２２９の出力が立ち上がってＣ端子にクロックが入力されたときに、Ｄ端子に供給された電源電位に対応する“Ｈ”レベルをモード設定信号ＭＤ２としてＱ端子から出力する。また、ラッチ２３８はＲ端子に供給される信号ＣＥＯＳにワンショットパルスが発生したときに、自身をリセットしてモード設定信号ＭＤ２に“Ｌ”レベルを出力する。ラッチ２３９も同様の構成であって、アンドゲート２３０の出力が立ち上がったときにモード設定信号ＭＤ３へ“Ｈ”レベルを出力し、信号ＣＥＯＳにワンショットパルスが発生したときにモード設定信号ＭＤ３へ“Ｌ”レベルを出力する。

以上のように、スタンバイモード２に設定する場合は、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９の出力が立ち上がってＤタイプのラッチ２３８がセットされ、モード設定信号ＭＤ２が“Ｈ”レベルとなる。また、スタンバイモード３に設定する場合には、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９，２３０の出力が何れも立ち上がってラッチ２３８，２３９がともにセットされ、モード設定信号ＭＤ２及びモード設定信号ＭＤ３がともに“Ｈ”レベルとなる。

次に、図１９に示したリフレッシュ制御回路２０４は、パワーダウン制御信号PowerDown の代わりにチップセレクト信号／ＣＳ及びモード設定信号ＭＤ２を用いて、リフレッシュアドレスR_ADD ，リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを発生させる。ここで、図２１はリフレッシュ制御回路２０４の詳細構成を示した回路図である。図中、Ｐチャネルのトランジスタ２４０はゲート端子，ソース端子，ドレイン端子がそれぞれアンドゲート２４１の出力，電源電位，リフレッシュ制御回路５の電源供給ピンに接続されている。このため、アンドゲート２４１の出力が“Ｌ”レベルであればトランジスタ２４０がオンしてリフレッシュ制御回路５に電源を供給し、同出力が“Ｈ”レベルであればトランジスタ２４０がカットオフして電源供給を停止させる。

アンドゲート２４１は半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード２又はスタンバイモード３（モード設定信号ＭＤ２が“Ｈ”レベル）のときに、トランジスタ２４０をカットオフさせる。次に、インバータ２４２はモード設定信号ＭＤ２の反転信号を生成するものであって、スタンバイモード１のときにその出力が“Ｈ”レベルとなる。アンドゲート２４３は、スタンバイモード１ではリフレッシュ制御回路５が発生させるリフレッシュアドレスR_ADD をそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同アドレスを“０”に固定させる。

アンドゲート２４４はスタンバイモード１ではリフレッシュ制御回路５が発生させるリフレッシュ制御信号ＲＥＦＡをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｌ”レベルに固定する。また、インバータ２４５はインバータ２４２の出力を反転するため、スタンバイモード１のときに“Ｌ”レベルを出力する。オアゲート２４６はスタンバイモード１ではリフレッシュ制御回路５が発生させるリフレッシュ制御信号ＲＥＦＢをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｈ”レベルに固定する。

次に、図２２はブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７の詳細構成を示した回路図である。ブースト電源２１５において、Ｐチャネルのトランジスタ２５０，アンドゲート２５１はそれぞれ図２１に示したトランジスタ２４０，アンドゲート２４１と同一の機能を有している。
すなわち、半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード３（モード設定信号ＭＤ３が“Ｈ”レベル）のときに、トランジスタ２５０をカットオフしてブースト電源１８に対する電源供給を停止させ、これ以外の場合にはブースト電源１８に電源を供給する。以上のことは基板電圧発生回路２１６，リファレンス電圧発生回路２１７についても全く同じであって、これらの回路を構成するトランジスタ２５２，２５４はブースト電源２１５内のトランジスタ２５０に対応し、アンドゲート２５３，２５５はブースト電源２１５内のアンドゲート２５１に対応している。

上記構成による半導体記憶装置におけるスタンバイモード切り換え時の動作は次のようになる。
ａ スタンバイモード１
半導体記憶装置をスタンバイモード１に設定するにはチップセレクト信号／ＣＳを立ち下げれば良い。そうすることで、スタンバイモード制御回路２０１はチップセレクト信号／ＣＳの立ち下がりエッジからワンショットパルスを発生させてラッチ２３８，ラッチ２３９をリセットし、モード設定信号ＭＤ２，ＭＤ３を何れも“Ｌ”レベルとする。

これにより、リフレッシュ制御回路２０４ではトランジスタ２４０がオンして内部のリフレッシュ制御回路５へ電源が供給されるとともに、リフレッシュ制御回路５が生成させるリフレッシュアドレスR_ADD ，リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢがそのまま出力されるようになる。また、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７でもそれぞれ内部のブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０に電源が供給されるようになる。以上の動作が行われることで、上述した各実施形態で説明したような動作が可能となる。

ｂ スタンバイモード２
スタンバイモード２へ設定するには上述したように“０”番地へ“Ｆ０”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２を“Ｈ”レベルにする。この時点で半導体記憶装置が選択されていないか、あるいは、その後に選択されなくなるとチップセレクト信号／ＣＳが“Ｈ”レベルとなるため、リフレッシュ制御回路２０４は内部のリフレッシュ制御回路５に対する電源供給を停止させる。

また、リフレッシュ制御回路５に対する電源供給がなくなったことでその出力が不定となることから、リフレッシュ制御回路２０４はリフレッシュアドレスR_ADD を“０”に固定させるとともに、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢのレベルをそれぞれ“Ｌ”レベル，“Ｈ”レベルに固定させる。またこの時点ではチップセレクト信号／ＣＳが“Ｈ”レベルであるため、ＡＴＤ回路４は内部アドレスLC_ADDの各ビットが変化してもアドレス変化検出信号ＡＴＤにワンショットパルスを発生させずに“Ｌ”レベルのままとする。

このため、ロウ制御回路１６はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥ，制御信号ＣＣを何れも“Ｌ”レベルに固定させる。したがって、カラムイネーブル信号ＣＥ，ラッチ制御信号ＬＣも“Ｌ”レベルのままとなる。一方、リフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルに固定され，なおかつ，アドレス変化検出信号ＡＴＤが“Ｌ”レベルに固定されることから、マルチプレクサ６は内部アドレスL_ADD 側を選択し続けるようになる。以上のようにして、リフレッシュ動作が中断されて消費電流が削減される。なお、このときモード設定信号ＭＤ３は“Ｌ”レベルのままであるため、ブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０（図２２参照）には電源が供給され続ける。

ｃ スタンバイモード３
スタンバイモード３へ設定するには上述したように“０”番地へ“０Ｆ”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２及びモード設定信号ＭＤ３をともに“Ｈ”レベルとする。このため、チップセレクト信号／ＣＳが“Ｈ”レベルになった時点で、スタンバイモード２のときと同様にリフレッシュ制御回路２０４は内部のリフレッシュ制御回路５に対する電源供給を停止させる。これと同時に、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７はそれぞれ内部のブースト電源１８，基板電圧発生回路１９，リファレンス電圧発生回路２０に対する電源供給を停止させる。これによって、スタンバイモード２と同様にリフレッシュ制御が中断されるのに加えて、電源系制御回路の電流もカットされてさらに消費電流が低減する。

以上のように、本実施形態では第１実施形態で説明したパワーダウン制御信号PowerDown のような信号を半導体記憶装置外部から与える必要がないため、その分だけピン数を削減することができる。なお、上述した説明では第１実施形態をもとに説明したが、同様のことをそのまま第２実施形態以降に適用しても良い。
のみならず、上述した各実施形態で説明したスタンバイモードの制御を疑似ＳＲＡＭなどの既存の半導体記憶装置に適用しても良い。

〔変形例〕
上述した各実施形態ではメモリセルアレイ７の各メモリセルが１トランジスタ１キャパシタで構成されているものとしたが、メモリセルの構成がこうした形態に限定されるものではない。確かに、チップサイズ等の点からはこうしたメモリセルが最も好ましいが、本発明の半導体記憶装置では１トランジスタ１キャパシタ以外のメモリセルの使用を否定するものではない。すなわち、汎用ＳＲＡＭのメモリセルよりも構成の小さなＤＲＡＭメモリセルであれば、１トランジスタ１キャパシタ構成でなくとも汎用ＳＲＡＭに比べてチップサイズを削減できる効果がある。また、上述した各実施形態では例えばアドレス変化検出信号ＡＴＤに発生するワンショットパルスの立ち下がりエッジからリフレッシュを行うようにしていたが、ワンショットパルスの論理を反転させてその立ち上がりエッジからリフレッシュを行うようにしても良い。これは、アドレス変化検出信号ＡＴＤ以外の各信号についても全く同様である。
また、上述した各実施形態による半導体記憶装置は、例えば図１に示した回路全体が単一のチップ上に実装されている形態であって良いのはもちろんであるが、回路全体が幾つかの機能ブロックに分割されていて各機能ブロックが別々のチップに実装されているような形態であっても良い。後者の例としては、各種の制御信号やアドレス信号を発生させる制御部分とメモリセル部分とが別々のチップ（コントロールチップとメモリチップ）に搭載された混載ＩＣ（集積回路）が考えられる。つまり、メモリチップの外部に設けたコントロールチップから各種の制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。

本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態において、書き込み（レイトライト）又は読み出しとこれらの各々に続くリフレッシュがそれぞれ１メモリサイクルで実施される場合の動作を示したタイミングチャートである。 同実施形態において、リフレッシュが行われず、書き込み（レイトライト）又は読み出しだけが実施される場合の動作を示したタイミングチャートである。 同実施形態において、リフレッシュタイマによるセルフリフレッシュが起動された場合の動作を示したタイミングチャートである。 同実施形態において、リフレッシュタイマによるセルフリフレッシュが起動される直前に外部からの読み出し要求による読み出しとこれに付随するリフレッシュが行われたときの動作を示したタイミングチャートである。 同実施形態において、ライトパルス時間ＴWPの上限値が不要なことを説明するためのタイミングチャートである。 同実施形態において、サイクルタイムＴcycの上限値が不要なことを説明するためのタイミングチャートである。 本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態による半導体記憶装置の動作を示すタイミングチャートである。 本発明の第３実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態において、書き込み（ノーマルライト）又は読み出しとこれらの各々に続くリフレッシュがそれぞれ１メモリサイクルで実施される場合の動作を示したタイミングチャートである。 本発明の第４実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態において、ページ読み出しとこれに続くリフレッシュが実施される場合の動作を示したタイミングチャートである。 同実施形態において、ページ書き込みとこれに続くリフレッシュが実施される場合の動作を示したタイミングチャートである。 本発明の第４実施形態による半導体記憶装置の他の構成例を示すブロック図であって、ページ読み出しを行う場合に、アドレスPageAddress が最初に変化したタイミングで読み出しデータを取り込む場合のものである。 本発明の第５実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態において、バースト読み出しとこれに続くリフレッシュが実施される場合の動作を示したタイミングチャートである。 同実施形態において、バースト書き込みとこれに続くリフレッシュが実施される場合の動作を示したタイミングチャートである。 本発明の第６実施形態による半導体記憶装置の構成を示すブロック図である。 同実施形態によるスタンバイモード制御回路の詳細構成を示した回路図である。 同実施形態によるリフレッシュ制御回路の詳細構成を示した回路図である。 同実施形態によるブースト電源，基板電圧発生回路，リファレンス電圧発生回路の詳細構成を示した回路図である。

符号の説明

１，１４１，１５１ アドレスバッファ
２，１４２ ラッチ
３，１２，１５０ レジスタ回路
４，２４，１４３，１５５ ＡＴＤ回路
５，２０４ リフレッシュ制御回路
６ マルチプレクサ
７ メモリセルアレイ
８ ロウデコーダ
９，１４８ カラムデコーダ
１０，１４９ センスアンプ・リセット回路
１１ ヒット制御回路
１３ Ｉ／Ｏバッファ
１４，６４，１５４ Ｒ／Ｗ制御回路
１５ ラッチ制御回路
１６ ロウ制御回路
１７ カラム制御回路
１８，２１５ ブースト電源
１９，２１６ 基板電圧発生回路
２０，２１７ リファレンス電圧発生回路
１５２ バスデコーダ
１５３ バスセレクタ
１６１ バースト制御回路
１６２ バーストアドレス発生回路
２０１ スタンバイモード制御回路

Claims (3)

1. リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスの変化に対して書き込み要求及び書き込みデータが同期的に与えられる半導体記憶装置において、
   同一のメモリサイクルにおいて、前記アクセスアドレスに対する読み出し又は書き込みを前記メモリセルアレイへ行った後に、前記メモリセルアレイのリフレッシュを行うアクセス手段と、
   チップが非選択状態から選択状態に移行したか、又は、前記アクセスアドレスが変化したことを検出するアドレス変化検出手段と、
   アドレススキュー期間の最大値以上の長さを有する延長されたアドレススキュー期間を、当該延長されたアドレススキュー期間内において前記書き込み要求及び前記書き込みデータが確定するように設定する制御手段と
   を具備し、
   前記アクセス手段が、前記延長されたアドレススキュー期間内に、書き込み要求及び書き込みデータが確定しない場合に、前記延長されたアドレススキュー期間が終了した後に読み出しを開始し、前記延長されたアドレススキュー期間内に、書き込み要求及び書き込みデータが確定した場合に、前記延長されたアドレススキュー期間が終了した後に書き込みを開始することを特徴とする半導体記憶装置。
2. 前記制御手段は、読み出し要求又は書き込み要求があった現メモリサイクルよりも前のメモリサイクルで開始された書き込み，読み出し及びリフレッシュが前記現メモリサイクルにおける前記延長されたアドレススキュー期間の終了タイミングまでに完了していない場合、前記書き込み，読み出し及びリフレッシュが完了するまで前記現メモリサイクルにおける書き込または読み出しの開始を遅らせることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記アクセス手段は、読み出し又は書き込み後のリフレッシュを複数のメモリサイクルに１回だけ行い、
   前記制御手段は、該リフレッシュが行われたメモリサイクルの後続のメモリサイクルの書き込み又は読み出しの開始を遅らせることを特徴とする請求項２記載の半導体記憶装置。

Images