CN115114190B - 基于预测逻辑的sram数据读取系统 - Google Patents

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Abstract

本发明涉及一种基于预测逻辑的SRAM数据读取系统，包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，SRAM控制器用于触发所述读地址预测模块；读地址预测模块用于预测T_useri对应的M读地址，并在第i+1周期结束前从外接SRAM读取每一addrm i的数据datam i存储至数据缓存器中；数据选择模块用于在T_useri+1获取在所SRAM控制器在T_useri发出的目标读地址addrx i,基于addrx i从数据缓存器中选择对应的目标读数据返回给所述SRAM控制器。本发明减小了用户最小周期，提高了FPGA中的用户最高运行频率。

Description

基于预测逻辑的SRAM数据读取系统
技术领域
本发明涉及芯片技术领域，尤其涉及一种基于预测逻辑的SRAM数据读取系统。
背景技术
在芯片仿真(emulation)系统、芯片原型(prototype)系统中，通常基于多个FPGA来实现。在芯片仿真系统、芯片原型系统中，对于ASIC(Application Specific IntegratedCircuit)芯片内部的大容量SRAM(Static Random-Access Memory)或多端口的SRAM,通常用时分复用的方式用FPGA内部的BRAM或外接SRAM来模拟用户设计中的SRAM。对于外接SRAM的方式。现有技术中通常通过一个用户周期获取地址信息，然后在下一个用户周期基于获取的地址信息访问外接SRAM来读取数据，每一次读取过程均涉及到FPGA管脚延迟、电路板延迟以及返回逻辑所占用的时间做造成的读延迟，读延迟和数据读取都必须在一个用户周期之内，因此导致用户周期时间长，从而限制了FPGA中的用户最高运行频率，影响了仿真(emulation)系统、芯片原型(prototype)系统的性能。由此可知，如何降低SRAM的读延迟，减小用户最小周期，提高FPGA中的用户最高运行频率成为亟待解决的技术问题。
发明内容
本发明目的在于，提供一种基于预测逻辑的SRAM数据读取系统，减小了用户最小周期，提高了FPGA中的用户最高运行频率。
本发明提供了一种基于预测逻辑的SRAM数据读取系统，应用于FPGA模拟用户芯片设计的过程中，包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，其中，
所述SRAM控制器用于解析用户芯片设计代码，判断是否为可预测逻辑，若是，则触发所述读地址预测模块。
所述读地址预测模块用于预测第i个用户芯片设计周期T_useri对应的M读地址{addr1 i,addr2 i,…addrM i}，M为每个时钟用户可选择读地址的数量，addrm i为T_useri对应的第m个可选择的读地址，m的取值范围为1到M，M≥1，i＝0,1,2,…N,用户总周期数为N+1，所述读地址预测模块还用于在T_useri内基于{addr1 i,addr2 i,…addrM i}访问所述外接SRAM，并在第i+1个用户芯片设计周期T_useri+1结束前从所述外接SRAM读取每一addrm i的数据datam i,将{data1 i,data2 i,…dataM i}存储至所述数据缓存器中，用户芯片设计周期为FPGA中的用户芯片设计周期。
所述数据选择模块用于在T_useri+1获取在所述SRAM控制器在T_useri发出的目标读地址addrx i,addrx i属于{addr1 i,addr2 i,…addrM i}，基于addrx i从所述数据缓存器中的{data1 i,data2 i,…dataM i}选择对应的目标读数据返回给所述SRAM控制器。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种基于预测逻辑的SRAM数据读取系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
本发明所述系统通过提前预测读地址，并对应周期所有可能的地址对应的数据均缓存在数据缓存器中，使得在基于读地址进行读取目标读数据对应的用户芯片设计周期内，直接从数据缓存器中获取目标读数据，而不需要从外部SRAM获取目标读数据，从而使得FPGA内的用户芯片设计周期不直接受限于读延迟的影响，从而减小了FPGA内的最小用户芯片设计周期，提高了FPGA内的FPGA中的用户最高运行频率，进而提高了FPGA的性能。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1为本发明实施例提供的基于预测逻辑的SRAM数据读取系统示意图；
图2为现有技术中SRAM数据读取时序图；
图3为本发明实施例基于预测逻辑的SRAM数据读取时序图；
图4为图2和图3用户芯片设计周期对比示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种基于预测逻辑的SRAM数据读取系统的具体实施方式及其功效，详细说明如后。
本发明实施例提供了一种基于预测逻辑的SRAM数据读取系统，应用于FPGA模拟用户芯片设计的过程中，具体可应用于FPGA(Field-Programmable Gate Array)实现芯片仿真系统或芯片原型系统。如图1所示，包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，可以理解的是，SRAM控制器、读地址预测模块、数据缓存器、数据选择模块位于FPGA内部。
其中，所述SRAM控制器用于解析用户芯片设计代码，判断是否为可预测逻辑，若是，则触发所述读地址预测模块。
需要说明的是，在很多芯片设计中，SRAM的读地址是有规律的并且可以预测的，不是随机的。例如视频处理芯片和AI芯片的SRAM的地址一般是顺序访问，读地址都是一直累加的。视频处理芯片一般逐行逐列处理视频，AI芯片顺序读取和存储系数。针对cpu的icache而言，地址一般都是累加的。由于现代高速CPU处理器大量运用pipeline和指令预测技术，其读指令的地址往往可以在有限的地址之间选出。因此，所述可预测逻辑为顺序读取逻辑或多路选择逻辑。
对于上述示例，视频处理芯片、AI芯片的SRAM、cpu的icache均为顺序读取逻辑。高速CPU处理器大量运用pipeline和指令预测技术对应的是多路选择逻辑。若所述可预测逻辑为顺序读取逻辑，M＝1，若所述可预测逻辑为多路选择逻辑，则M＝N，N为所述多路选择逻辑的选择通道数，M为每个时钟用户可选择读地址的数量。
所述读地址预测模块用于预测第i个用户芯片设计周期T_useri对应的M读地址{addr1 i,addr2 i,…addrM i}，addrm i为T_useri对应的第m个可选择的读地址，m的取值范围为1到M，M≥1，i＝0,1,2,…N,用户总周期数为N+1。
需要说明的是，现有技术中，SRAM控制器会在T_useri发出T_useri对应的目标地址addrx i，然后外接SRAM会在第i+1个用户芯片设计周期T_useri+1接收到addrx i，基于addrx i访问外接SRAM，获取对应的目标读数据返回给SRAM控制器，如图2所示的时序图，uers_clk0表示现有技术中的用户芯片设计周期时序，ram_rd_addr0为用户芯片设计发送读地址的时序图，ram_rd_data0为用户芯片设计返回读地址数据的时序图，clk表示FPGA的系统时钟周期时序图，model_addr表示现有技术中通过FPGA模拟用户芯片设计的SRAM的发送读地址的时序图，model_rd_data为现有技术中通过FPGA模拟用户芯片设计的SRAM的发送读地址对应的返回读数据的时序图。第0用户芯片设计周期，发出addr0,第1用户芯片设计周期发出addrb,在第1用户芯片设计周期收到addr0对应的data0,在第2用户芯片设计周期收到对应的datab。可以理解的是，现有技术中，最小用户芯片设计周期是会直接受到从SRAM控制器读数据的读延迟的影响。
所述读地址预测模块还用于在T_useri内基于{addr1 i,addr2 i,…addrM i}访问所述外接SRAM，并在第i+1个用户芯片设计周期T_useri+1结束前从所述外接SRAM读取每一addrm i的数据datam i,将{data1 i,data2 i,…dataM i}存储至所述数据缓存器中，用户芯片设计周期为FPGA中的用户芯片设计周期。
需要说明的是，现有技术中，SRAM控制器会在T_useri发出T_useri对应的目标地址addrx i，但是在T_useri+1才可以收到addrx i，然后基于addrx i到外接SRAM中读数据。而本发明实施例能够至少提前一个周期预测T_useri对应的{addr1 i,addr2 i,…addrM i}，也即在T_useri即能读取到{addr1 i,addr2 i,…addrM i}，并能够开始提前将{addr1 i,addr2 i,…addrM i}对应的数据从外接SRAM中获取对应的数据存储至数据缓存器，只需要在T_useri+1结束前存储完毕，即可实现在T_useri+1中基于addrx i读取对应的目标读数据。
所述数据选择模块用于在T_useri+1获取在所述SRAM控制器在T_useri发出的目标读地址addrx i,addrx i属于{addr1 i,addr2 i,…addrM i}，基于addrx i从所述数据缓存器中的{data1 i,data2 i,…dataM i}选择对应的目标读数据返回给所述SRAM控制器。
图3示出了基于本发明实施例实现的时序图，需要说明的是，图3中，uers_clk1表示本发明实施例中的用户芯片设计周期时序，ram_rd_addr1为本发明实施例中用户芯片设计发送读地址的时序图，ram_rd_data1为本发明实施例中用户芯片设计返回读地址数据的时序图，clk表示FPGA的系统时钟周期时序图，model_addr1表示本发明实施例中通过FPGA模拟用户芯片设计的SRAM的发送读地址的时序图，model_rd_data1为本发明实施例通过FPGA模拟用户芯片设计的SRAM的发送读地址对应的返回读数据的时序图。图3所示实施例中，M＝2，从图3可以得到，第0用户芯片设计周期已经能都读取第0用户芯片设计周期所有可能发出的地址addr0和addr1，并可以提前将addr0和addr1对应的数据从外接SRAM中读取出来存储至数据缓存器中。当第1用户芯片设计周期真正收到目标读地址之后，在第1用户芯片设计周期内直接从数据缓存器中获取目标读数据即可，提高了目标读数据获取速度，减小了最小用户芯片设计周期，提高了最大用户芯片设计频率。可以理解的是，图3中，第1用户芯片设计周期所有可能发出的地址为addra和addrb,和第0用户芯片设计周期所有可能发出地址对应的预测过程和目标读数据获取过程一致，不再赘述。
图2和图3合并为图4比较用户芯片设计周期，如图中两根竖线标注所示，可以明确得到，本发明所述系统的用户芯片设计周期是小于现有技术中的用户芯片设计周期的。
假设FPGA的时钟400M，则周期T＝2.5ns，读一个地址占用时间T1＝(RL0+R0)*T,读两个地址需要的时间就是T2＝(RL0+R0*2)*T，读M个地址需要的时间。T_M＝(RL0+R0*M)*T，优选的，所述系统满足：(RL0+R0*M)*T<2*T_user且(R0*M)*T<T_user，其中，RL0为读延迟，R0为复用比例，T_user为FPGA中的用户芯片设计周期，T为FPGA的时钟周期。通过上述约束条件使得{addr1 i,addr2 i,…addrM i}对应的数据从外接SRAM中获取对应的数据一定能在T_useri+1结束前存储完毕，且不会影响到下一时钟的动作。其中，R0＝DATA_WIDTH0/DATA_WIDTH1,DATA_WIDTH0为用户芯片设计的总线宽度，DATA_WIDTH1为外接SRAM的总线宽度。
作为一种优先实施例，所述读地址预测模块用于在T_useri内预测对应的M读地址{addr1 i,addr2 i,…addrM i}，即提前一个用户芯片设计周期预测得到{addr1 i,addr2 i,…addrM i}，并开始从外接SRAM中获取对应的数据，由于FPGA的时钟远大于用户芯片设计的时钟，因此能够很快从外接SRAM中获取对应的数据。在T_useri+1内，不再需要直接从外部SRAM中获取目标读数据，而是直接从数据缓存器中获取。
作为一种优先实施例，当所述数据选择模块从所述基于addrx i从所述数据缓存器中的{data1 i,data2 i,…dataM i}选择对应的目标读数据后，所述数据缓存器将{data1 i,data2 i,…dataM i}删除，在选择对应的目标读数据后将对应的{data1 i,data2 i,…dataM i}删除，可以减小占用的内存空间，进一步提高数据处理速度，此外，每组{data1 i,data2 i,…dataM i}式独立存储的，因此使用或删除不会对其他组的数据产生影响。
本发明实施例所述系统通过提前预测读地址，并对应周期所有可能的地址对应的数据均缓存在数据缓存器中，使得在基于读地址进行读取目标读数据对应的用户芯片设计周期内，直接从数据缓存器中获取目标读数据，而不需要从外部SRAM获取目标读数据，从而使得FPGA内的用户芯片设计周期不直接受限于读延迟的影响，从而减小了FPGA内的最小用户芯片设计周期，提高了FPGA内的FPGA中的用户最高运行频率，进而提高了FPGA的性能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种基于预测逻辑的SRAM数据读取系统，应用于FPGA模拟用户芯片设计的过程中，其特征在于，
包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，其中，
所述SRAM控制器用于解析用户芯片设计代码，判断是否为可预测逻辑，若是，则触发所述读地址预测模块；
所述读地址预测模块用于预测第i个用户芯片设计周期T_useri对应的M个读地址{addr1 i,addr2 i,…addrM i}，M为每个时钟用户可选择读地址的数量，addrm i为T_useri对应的第m个可选择的读地址，m的取值范围为1到M，M≥1，i＝0,1,2,…N,用户总周期数为N+1，所述读地址预测模块还用于在T_useri内基于{addr1 i,addr2 i,…addrM i}访问所述外接SRAM，并在第i+1个用户芯片设计周期T_useri+1结束前从所述外接SRAM读取每一addrm i的数据datam i,将{data1 i,data2 i,…dataM i}存储至所述数据缓存器中，用户芯片设计周期为FPGA中的用户芯片设计周期；
所述数据选择模块用于在T_useri+1获取在所述SRAM控制器在T_useri发出的目标读地址addrx i,addrx i属于{addr1 i,addr2 i,…addrM i}，基于addrx i从所述数据缓存器中的{data1 i,data2 i,…dataM i}选择对应的目标读数据返回给所述SRAM控制器；
所述系统满足：(RL0+R0*M)*T<2*T_user且(R0*M)*T<T_user，其中，RL0为读延迟，R0为复用比例，T_user为FPGA中的用户芯片设计周期，T为FPGA的时钟周期；
R0＝DATA_WIDTH0/DATA_WIDTH1,DATA_WIDTH0为用户芯片设计的总线宽度，DATA_WIDTH1为外接SRAM的总线宽度。
2.根据权利要求1所述的系统，其特征在于，
所述读地址预测模块用于在T_useri内预测对应的M个读地址{addr1 i,addr2 i,…addrM i}。
3.根据权利要求1所述的系统，其特征在于，
所述可预测逻辑为顺序读取逻辑或多路选择逻辑。
4.根据权利要求3所述的系统，其特征在于，
若所述可预测逻辑为顺序读取逻辑，M＝1，若所述可预测逻辑为多路选择逻辑，则M＝N，N为所述多路选择逻辑的选择通道数。
5.根据权利要求1所述的系统，其特征在于，
当所述数据选择模块从所述基于addrx i从所述数据缓存器中的{data1 i,data2 i,…dataM i}选择对应的目标读数据后，所述数据缓存器将{data1 i,data2 i,…dataM i}删除。
6.根据权利要求1所述的系统，其特征在于，
所述FPGA用于实现芯片仿真系统或芯片原型系统。
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