JPH1139857A - メモリシステム及び情報処理システム - Google Patents

メモリシステム及び情報処理システム

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JPH1139857A
JPH1139857A JP9197377A JP19737797A JPH1139857A JP H1139857 A JPH1139857 A JP H1139857A JP 9197377 A JP9197377 A JP 9197377A JP 19737797 A JP19737797 A JP 19737797A JP H1139857 A JPH1139857 A JP H1139857A
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JP
Japan
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access
memory
address
status table
bank
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JP9197377A
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Kiyoji Ueno
喜代治 上野
Noriyuki Ikumi
宣之 幾見
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Toshiba Corp
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
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Abstract

(57)【要約】 【課題】 この発明は、インターリーブアクセスが行わ
れるメモリにおける非インターリーブアクセスのアクセ
ス効率を向上させたメモリシステムならびにこのメモリ
システムを備えた情報処理システムを提供することを課
題とする。 【解決手段】 この発明は、同一バンクへのアクセスで
あっても現在アクセス中のアクセス先ならびにアクセス
状態に応じて後続のアクセスを制御し、先行するアクセ
ス先と後続のアクセス先が特定の関係にある場合は、先
行するアクセスが終了してもメインワード線を選択状態
に保持するように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、インターリーブ
してアクセスされるバンク構成のメモリをアクセス制御
する回路を含むメモリシステム及びこのメモリシステム
を備えた情報処理システムに関する。
【０００２】
【従来の技術】情報処理システムにおけるＭＰＵ（マイ
クロプロセッサユニット）の高性能化による情報処理ス
ピードの向上に伴って、メモリ装置の高速化が求められ
ている。しかしながら、メモリ装置の高速化にも限界が
あり、また高速のメモリ装置は高価であるため高速なメ
モリ装置を多量に用いることはコストの上昇を招くこと
になる。
【０００３】そこで、それぞれ独立してアクセスできる
メモリを複数用いたマルチバンク構成でメモリ装置を構
成し、それぞれのバンクを時分割でアクセスすることに
よりメモリ装置をインターリーブアクセスし、外部から
見てそれぞれのバンクを構成するメモリのアクセスタイ
ムよりも見かけ上速くメモリ装置をアクセスして使用す
る手法を採用しているメモリ装置がある。例えばマルチ
バンクのＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）からなるメモリ装置を含む情報処理システム
において、ＤＲＡＭのサイクルタイムが８０（ｎｓ）程
度、ＭＰＵのサイクルタイムが５（ｎｓ）程度とする
と、図６のインターリーブアクセスのタイミングに示す
ように、メモリ装置を１６バンク構成としてインターリ
ーブアクセスすることによりメモリ装置からＭＰＵに毎
サイクルデータを供給することが可能となり、ＤＲＡＭ
の見かけ上のアクセスタイムを短縮することができる。
【０００４】このような効果が得られるのは、メモリ装
置への連続したアクセスにおいてそれぞれのアクセスが
それぞれ異なるバンクへのアクセスであり、常にインタ
ーリーブアクセスが行われることが前提となる。
【０００５】しかしながら、メモリ装置へのアクセスは
必ずしも上記のようなアドレスでアクセスされるとは限
らず、連続して同一のバンクにアクセスされる場合も生
じることになる。このような場合には、非インターリー
ブアクセスとなり、先行するメモリアクセスのサイクル
タイムが終了するまで後続のメモリアクセスが待たされ
ることになり、アクセス効率が低下していた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
マルチバンクで構成されてインターリーブアクセスされ
る従来のメモリ装置にあっては、インターリーブアクセ
スが行われる場合は本来の効果を得ることができるが、
連続して同一のバンクにアクセスされる非インターリー
ブアクセスが行われる場合には、メモリのアクセスタイ
ムを見かけ上短縮して使用することができず、アクセス
効率が低下するといった不具合を招いていた。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、インターリー
ブアクセスが行われるメモリ装置における非インターリ
ーブアクセスのアクセス効率を向上させたメモリシステ
ムならびにこのメモリシステムを備えた情報処理システ
ムを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、１又は複数のバンクで構成
され、前記それぞれのバンクは１本のメインワード線に
対して複数のサブワード線により分割されてそれぞれ独
立してアクセス可能な複数のセグメントからなり、イン
ターリーブしてアクセスされるメモリと、少なくとも前
記メモリのバンク数と同数のエントリを備え、それぞれ
のエントリに前記メモリにおけるアクセス中のバンク、
ロウアドレス、セグメントアドレスのアクセス先を特定
するアクセス先情報ならびにアクセス先のアクセス状態
が記憶されるステータステーブルと、前記メモリのアク
セスアドレスを受けて、アクセスアドレスからアクセス
先情報を抽出し、抽出されたアドレス先情報と前記ステ
ータステーブルに記憶された情報とに基づいて前記メモ
リをアクセス制御し、前記メモリをインターリーブして
アクセスするアクセスキューを具備し、前記アクセスキ
ューは、抽出されたアドレス先情報と前記ステータステ
ーブルに記憶された情報を比較判別し、抽出されたアク
セス先情報から得られたバンクと同一のバンクが前記ス
テータステーブルに記憶されてアクセス中である場合に
は、そのバンクのアクセス中のアクセス先情報に対応し
て前記ステータステーブルに記憶されているアクセス状
態を参照し、そのアクセス状態ならびにアクセス先のロ
ウアドレス、セグメントアドレスの情報に応じて前記メ
モリへのアクセスを制御し、前記メモリのアクセスアド
レスを複数プリフェッチし、アクセスアドレスをプリフ
ェッチしたアクセスと前記メモリのプリチャージサイク
ルに移行する直前の状態にある先行するアクセスにおい
て同一バンクかつ同一ロウアドレスのアクセスがある場
合は先行するアクセスが終了してもメインワード線を選
択状態に保持してなることを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載のメ
モリシステムにおいて、前記メモリシステムは、１チッ
プ化されてなり、又は前記ステータステーブル及び前記
アクセスキューが１チップ化されてなり、あるいは前記
メモリ、前記ステータステーブル、前記アクセスキュー
がそれぞれ個別にチップ化されてなり、もしくは前記メ
モリに前記ステータステーブル又は前記アクセスキュー
のいずれか一方が含まれて１チップ化されてなることを
特徴とする。
【００１０】請求項３記載の発明は、前記請求項１又は
２記載のメモリシステムと、ＭＰＵ（演算情報処理装
置）を有することを特徴とする。
【００１１】請求項４記載の発明は、請求項３記載の情
報処理システムにおいて、前記メモリシステムの前記ア
クセスキューと前記ステータステーブルは、前記ＭＰＵ
に含まれてなることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００１３】図１及び図２は請求項１記載の発明の一実
施形態に係わるメモリシステムの構成ならびに請求項３
記載の発明の一実施形態に係る情報処理システムの構成
を示す図である。
【００１４】この実施形態のメモリシステムは、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）で構
成された図２に示すメモリ１と、図１に示すステータス
テーブル２及びアクセスキュー３を備えて構成され、情
報処理システムはこのメモリシステムに加えてＭＰＵ
（マイクロプロセッサユニット）４を備えて構成され
る。
【００１５】図２において、メモリ１は、複数のバンク
で構成され、それぞれのバンクは１本のメインワード線
５に対して複数のサブワード線６により分割されてそれ
ぞれ独立してアクセス可能な複数のセグメント７からな
り、それぞれのバンクがインターリーブしてアクセスさ
れる。それぞれのメインワード線５はロウデコーダ８に
よるロウアドレスのデコード結果により択一的に選択さ
る。それぞれのメインワード線５には、それぞれのセグ
メント７のラッチ回路９が接続されており、対応するメ
インワード線５の選択状態をラッチする。それぞれのラ
ッチ回路９には、それぞれのセグメント７に対応したサ
ブワード線６が接続されており、それぞれのサブワード
線６は、対応するラッチ回路９がメインワード線５の選
択状態を保持し、かつセグメントデコーダ１０によるセ
グメントアドレスのデコード結果により選択される。そ
れぞれのサブワード線６には、メモリセル１１が接続さ
れてマトリックス状に配置され、メモリセル１１からそ
れぞれ対応するビット線１２に読み出された記憶情報は
センスアンプ１３で増幅され、カラムセレクタ１４によ
り選択されて読み出される。
【００１６】図１に戻って、ステータステーブル２は、
例えばＦＩＦＯあるいはシフトレジスタ等により構成さ
れ、少なくともメモリ１のバンク数と同数のエントリを
備え、それぞれのエントリにメモリ１におけるアクセス
中のバンクＮｏ、ロウアドレス、セグメントアドレスの
アクセス先を特定するアクセス先情報ならびにアクセス
先のアクセス状態を示すステータス情報が記憶され、メ
モリ１をアクセスするＭＰＵ４のサイクルタイムに同期
してエントリした順に記憶情報が移動しメモリ１のアク
セスが終了した後テーブルから削除される。それぞれの
エントリのバンクＮｏ、ロウアドレス、セグメントアド
レスのアクセス先情報を記憶する各フィールド１５、１
６、１７は、連想記憶メモリ（ＣＡＭ）等により構成さ
れ、アクセスキュー３又はテーブル２内のエントリから
の両方向のアクセスが可能でマルチポートに構成されて
いる。
【００１７】ステータス情報は、図３に示すようにメモ
リ１のアクセス状態を４つのアクセス状態に分けて示
し、メインワード線５を選択状態にしようとしているが
ラッチ回路９にはラッチされていない状態（状態１）
と、メインワード線５が選択されて選択状態がラッチ回
路９にラッチされサブワード線６が選択されてメモリセ
ル１１から記憶データが読み出されている状態（状態
２）と、読み出された記憶データがセンスアンプ１３に
ラッチされた状態（状態３）と、記憶データの読み出し
が終了してサブワード線６が非選択状態となりプリチャ
ージが行われている状態（状態４）としてステータステ
ーブル２のそれぞれのエントリのステータスフィールド
１８に記憶される。このステータス情報のそれぞれの状
態が例えばＭＰＵ４のサイクルタイムの整数倍で表わす
ことができる場合は、ステータステーブル２のステータ
スフィールド１８は、ＭＰＵ４のサイクルタイムに同期
したカウンタにより構成し、カウンタ値によりメモリ１
のそれぞれの状態を表すことができる。一方、ステータ
ス情報のそれぞれの状態がＭＰＵ４のサイクルタイムの
整数倍で表わすことができない場合には、それぞれの状
態を制御するメモリ１の制御信号に基づいてそれぞれの
状態を判別して記憶するようにすればよい。
【００１８】アクセスキュー３は、ＭＰＵ４から与えら
れるメモリ１のアクセスアドレスを受けて、アクセスア
ドレスからバンクＮｏ、ロウアドレス、セグメントアド
レスのアクセス先情報を抽出し、抽出したアクセス先情
報をステータステーブル２のエントリフォーマットに整
形し、これと並行して抽出したアクセス先情報でステー
タステーブル２をアクセスし、このアクセス結果に基づ
いてメモリ１をアクセス制御し、メモリ１をインターリ
ーブしてアクセスする。
【００１９】アクセスキュー３のステータステーブル２
へのアクセスにおいて、メモリ１のアクセスアドレスか
ら抽出されたバンクＮｏ、ロウアドレス、セグメントア
ドレスのアクセス先情報とステータステーブル２に記憶
されているアクセス先情報が比較判別される。判別結果
において、メモリ１のアクセスアドレスのバンクと同一
のバンクに他のエントリによるアクセスが行われていな
い場合は、アクセスアドレスがメモリ１に供給されてメ
モリ１がアクセスされ、エントリフォーマットに整形さ
れたそのアクセス先情報がステータステーブル２にエン
トリされる。
【００２０】一方、同一のバンクにアクセスが行われて
いる場合には、アクセス中のバンクに対応してステータ
ステーブル２に記憶されたロウアドレス、セグメントア
ドレス、ステータス情報が参照され、これらの情報とメ
モリ１のアクセスアドレスから抽出されたロウアドレ
ス、セグメントアドレスに基づいてメモリ１のアクセス
制御が行われる。
【００２１】メモリ１のアクセスアドレスのバンクと同
一のバンクにアクセスが行われており、かつ参照された
ステータス情報によりメモリ１が図３に示す状態１の状
態にある場合は、ロウアドレスならびにセグメントアド
レスにかかわらずウェイト状態となりメモリ１へのアク
セスは行われず、またこのウェイト状態にあるＭＰＵ４
の毎サイクルではアクセスキュー３のステータステーブ
ル２へのアクセスがヒット（一致）しないようにダミー
あるいは無効等の動作に影響を与えないデータがアクセ
スキュー３からステータステーブル２にエントリされ
る。
【００２２】次に、参照されたステータス情報によりメ
モリ１が図３に示す状態２の状態にある場合には、メモ
リ１のアクセスアドレスのセグメントアドレスとステー
タステーブル２のセグメントアドレスの比較判別結果に
おいて、両者が一致している場合はメモリ１へのアクセ
スは行われず、状態１と同様に動作に影響を与えないデ
ータがアクセスキュー３からステータステーブル２にエ
ントリされる。一方、両者が不一致の場合には、サブワ
ード線６が確定しているためロウアドレスの値にかかわ
らずメモリ１のアクセスアドレスによりメモリ１がアク
セスされ、ステータステーブル２に記憶されて現在アク
セス中のセグメントと異なるセグメントがアクセスされ
る。
【００２３】次に、参照されたステータス情報によりメ
モリ１が図３に示す状態３の状態にある場合には、メモ
リ１のアクセスアドレスのロウアドレス、セグメントア
ドレスとステータステーブル２のロウアドレス、セグメ
ントアドレスの比較判別結果において、両セグメントア
ドレスが不一致の場合は、上記状態２の場合と同様にし
てアクセスが行われる。一方、両セグメントアドレスが
一致し、かつ両ロウアドレスが不一致の場合には、読み
出しデータはラッチされているためメモリ１のアクセス
アドレスによりメモリ１がアクセスされ、ステータステ
ーブル２に記憶されて現在アクセス中のロウアドレスと
異なるロウアドレスがアクセスされる。
【００２４】最後に、参照されたステータス情報により
メモリ１が図３に示す状態４の状態にある場合には、記
憶データの読み出しは終了しているので、すべてのアク
セスが受け付けられる。
【００２５】このように、アクセスしようとするメモリ
１のバンクが、ステータステーブル２のステータス情報
により現在アクセス中であることが判明しても、メモリ
１のアクセス状態ならびにロウアドレスとセグメントア
ドレスによってはアクセスが行われるので、従来に比べ
てより一層ランダム性の高いアクセスが可能となり、デ
ータアクセスのスループットを向上させることができ
る。また、データアクセスのスループットが向上するの
で、情報処理システムにおける情報処理のスループット
も向上させることができる。
【００２６】また、アクセスキュー３は、ＭＰＵ４から
出力されるメモリ１のアクセスアドレスを複数プリフェ
ッチし、ステータステーブル２のステータス情報が状態
３に移行して状態４のプリチャージサイクルに移行する
前にステータス情報が状態３を示しているエントリのア
クセス先情報と、プリフェッチしたアクセスのアクセス
先情報を比較し、ステータステーブル２にエントリされ
て現在アクセス中のアクセスと、アクセスアドレスがプ
リフェッチされたアクセスにおいて同一バンクかつ同一
ロウアドレスのアクセスがある場合は、同一バンク同一
ロウアドレスの現在アクセス中のアクセスが終了しても
メインワード線５を選択状態に保持するようにメモリ１
を制御する。これにより、メインワード線５を非選択状
態から選択状態に移行させるための時間ならびに消費電
力を削減することが可能となる。
【００２７】図４は請求項２記載の発明の一実施形態に
係わるメモリシステムの構成を示す図である。
【００２８】この実施形態の特徴とするところは、図２
に示すＤＲＡＭ本体のメモリ１と図２に示すステータス
テーブル２及びアクセスキュー３を１チップ化したこと
にある。このような実施形態にあっては、メモリシステ
ムを様々なシステムに容易に組み込むことが可能とな
る。
【００２９】図５は請求項３記載の発明の他の実施形態
に係わる情報処理システムの構成を示す図である。
【００３０】この実施形態の特徴とするところは、図２
に示すＤＲＡＭ本体のメモリ１と図１に示すステータス
テーブル２及びアクセスキュー３とＭＰＵ４を１チップ
化して情報処理システムを構築し、あるいはメモリ１と
ステータステーブル２及びアクセスキュー３とＭＰＵ４
をそれぞれ個別にチップ化して１つのボードに搭載して
情報処理システムを構築したことにある。なお、ステー
タステーブル２とアクセスキュー３を１チップ化するよ
うにしてもよく、またステータステーブル２とアクセス
キュー３をＭＰＵ４とともに１チップ化するようにして
もよい。このように情報処理システムを構築することに
より、様々な用途のシステムに適用することが可能とな
る。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、同一バンクへのアクセスであっても現在アクセス中
のアクセス先ならびにアクセス状態に応じて後続のアク
セスを制御するようにしたので、ランダム性の高いアク
セスを実現することができる。また、先行するアクセス
先と後続のアクセス先が特定の関係にある場合は、先行
するアクセスが終了してもメインワード線を選択状態に
保持するように制御したので、メインワード線を非選択
状態から選択状態に移行させるための時間ならびに消費
電力を削減することができる。
【図面の簡単な説明】
【図１】請求項１及び３記載の発明の一実施形態に係わ
るメモリシステム及び情報処理システムの構成を示す図
である。
【図２】請求項１記載の発明の一実施形態に係わるメモ
リシステムにおけるメモリの構成を示す図である。
【図３】メモリのアクセスサイクルにおけるステータス
情報の状態を示す図である。
【図４】請求項２記載の発明の一実施形態に係わるメモ
リシステムの構成を示す図である。
【図５】請求項３記載の発明の他の実施形態に係わる情
報処理システムの構成を示す図である。
【図６】バンク構成のメモリにおけるインターリーブア
クセスのタイミングを示す図である。
【符号の説明】
１ メモリ ２ ステータステーブル ３ アクセスキュー ４ ＭＰＵ ５ メインワード線 ６ サブワード線 ７ セグメント ８ ロウデコーダ ９ ラッチ回路 １０ セグメントデコーダ １１ メモリセル １２ ビット線 １３ センスアンプ １４ カラムセレクタ １５ バンクフィールド １６ ロウアドレスフィールド １７ セグメントアドレスフィールド １８ ステータスフィールド

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 １又は複数のバンクで構成され、前記そ
    れぞれのバンクは１本のメインワード線に対して複数の
    サブワード線により分割されてそれぞれ独立してアクセ
    ス可能な複数のセグメントからなり、インターリーブし
    てアクセスされるメモリと、 少なくとも前記メモリのバンク数と同数のエントリを備
    え、それぞれのエントリに前記メモリにおけるアクセス
    中のバンク、ロウアドレス、セグメントアドレスのアク
    セス先を特定するアクセス先情報ならびにアクセス先の
    アクセス状態が記憶されるステータステーブルと、 前記メモリのアクセスアドレスを受けて、アクセスアド
    レスからアクセス先情報を抽出し、抽出されたアドレス
    先情報と前記ステータステーブルに記憶された情報とに
    基づいて前記メモリをアクセス制御し、前記メモリをイ
    ンターリーブしてアクセスするアクセスキューを具備
    し、 前記アクセスキューは、抽出されたアドレス先情報と前
    記ステータステーブルに記憶された情報を比較判別し、
    抽出されたアクセス先情報から得られたバンクと同一の
    バンクが前記ステータステーブルに記憶されてアクセス
    中である場合には、そのバンクのアクセス中のアクセス
    先情報に対応して前記ステータステーブルに記憶されて
    いるアクセス状態を参照し、そのアクセス状態ならびに
    アクセス先のロウアドレス、セグメントアドレスの情報
    に応じて前記メモリへのアクセスを制御し、前記メモリ
    のアクセスアドレスを複数プリフェッチし、アクセスア
    ドレスをプリフェッチしたアクセスと前記メモリのプリ
    チャージサイクルに移行する直前の状態にある先行する
    アクセスにおいて同一バンクかつ同一ロウアドレスのア
    クセスがある場合は先行するアクセスが終了してもメイ
    ンワード線を選択状態に保持してなることを特徴とする
    メモリシステム。
  2. 【請求項２】 前記メモリシステムは、１チップ化され
    てなり、又は前記ステータステーブル及び前記アクセス
    キューが１チップ化されてなり、あるいは前記メモリ、
    前記ステータステーブル、前記アクセスキューがそれぞ
    れ個別にチップ化されてなり、もしくは前記メモリに前
    記ステータステーブル又は前記アクセスキューのいずれ
    か一方が含まれて１チップ化されてなることを特徴とす
    る請求項１記載のメモリシステム。
  3. 【請求項３】 前記請求項１又は２記載のメモリシステ
    ムと、ＭＰＵ（マイクロプロセッサ）を有することを特
    徴とする情報処理システム。
  4. 【請求項４】 前記メモリシステムの前記アクセスキュ
    ーと前記ステータステーブルは、前記ＭＰＵに含まれて
    なることを特徴とする請求項３記載の情報処理システ
    ム。
JP9197377A 1997-07-23 1997-07-23 メモリシステム及び情報処理システム Abandoned JPH1139857A (ja)

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