JP2777247B2 - 半導体記憶装置およびキャッシュシステム - Google Patents

半導体記憶装置およびキャッシュシステム

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JP2777247B2
JP2777247B2 JP759890A JP759890A JP2777247B2 JP 2777247 B2 JP2777247 B2 JP 2777247B2 JP 759890 A JP759890 A JP 759890A JP 759890 A JP759890 A JP 759890A JP 2777247 B2 JP2777247 B2 JP 2777247B2
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置およびキャッシュシステム
に関し、特に簡易キャッシュシステムを構成可能な半導
体記憶装置および簡易キャッシュシステムに関するもの
である。
［従来の技術］ コンピュータシステムに含まれるメインメモリは、低
速で大容量、したがって低コストのダイナミックランダ
ムアクセスメモリ（以下、DRAMと呼ぶ）により構成され
る。コンピュータシステムのコストパフォーマンスを向
上させるために、メインメモリと中央演算処理装置（以
下、CPUと呼ぶ）との間に、高速のバッファとして小容
量の高速メモリがよく設けられる。この高速のバッファ
はキャッシュメモリと呼ばれる。このキャッシュメモリ
には、CPUが必要とする可能性の高いデータのブロック
がメインメモリからコピーされて記憶されている。DRAM
においてCPUがアクセスしようとしたアドレスに記憶さ
れているデータがキャッシュメモリにも存在する状態
は、キャッシュヒットと呼ばれる。この場合、CPUは高
速のキャッシュメモリにアクセスし、必要とするデータ
をキャッシュメモリから取込む。一方、DRAMにおいてCP
Uがアクセスしようとしたアドレスに記憶されているデ
ータがキャッシュメモリに存在しない状態は、キャッシ
ュミスと呼ばれる。この場合、CPUは低速のメインメモ
リにアクセスし、必要とするデータをメインメモリから
取込むと同時に、そのデータの属するブロックをDRAMか
らキャッシュメモリに転送する。
しかしながら、このようなキャッシュメモリシステム
は高価な高速メモリを必要とするので、コストを重視す
る小型のコンピュータシステムでは使用することができ
ない。そこで従来は、汎用のDRAMを有しているページモ
ードまたはスタティックコラムモードを利用して、簡易
キャッシュシステムを構成していた。
第10図はページモードまたはスタティックコラムモー
ドが可能な従来のDRAMの基本的な構成を示すブロック図
である。
第10図において、メモリセルアレイ50には、複数のワ
ード線および複数のビット線対が互いに交差するように
配置されており、それらの各交点にメモリセルが設けら
れている。第10図においては、１つのワード線WL、１つ
のビット線対BL,▲▼、およびそのワード線WLとビ
ット線BLとの交点に設けられた１つのメモリセルMCのみ
が代表的に示される。
メモリセルアレイ50内のワード線はワードドライバ52
を介して行デコーダ53に接続されている。メモリセルア
レイ50内のビット線対はセンスアンプ部54およびI/Oス
イッチ55を介して列デコーダ56に接続されている。行ア
ドレスバッファ57および列アドレスバッファ58には、行
アドレス信号RAおよび列アドレス信号CAがマルチプレク
スされたマルチプレクス信号MPXAが与えられる。行アド
レスバッファ57は行デコーダ53に行アドレス信号RAを与
え、列アドレスバッファ58は列デコーダ56に列アドレス
信号CAを与える。一方、I/Oスイッチ55には出力バッフ
ァ59および入力バッファ60が接続されている。
第11A図、第11B図および第11C図にそれぞれDRAMの通
常の読出サイクル、ページモードサイクルおよびスタテ
ィックコラムモードサイクルの動作波形図を示す。
第11A図に示す通常の読出サイクルでは、まず、行ア
ドレスバッファ57が行アドレスストローブ信号▲
▼の降下エッジでマルチプレクスアドレス信号MPXAを取
込んで行アドレス信号RAとして行デコーダ53に与える。
行デコーダ53はその行アドレス信号RAに応答して複数の
ワード線のうち１本を選択する。その選択されたワード
線はワードドライバ52により活性化される。これによ
り、そのワード線に接続された複数のメモリセルに記憶
される情報がそれぞれ対応するビット線上に読出され、
その情報がセンスアンプ部54により検知および増幅され
る。この時点で、１行分のメモリセルの情報がセンスア
ンプ部54にラッチされている。
次に、列アドレスバッファ58がコラムアドレスストロ
ーブ信号▲▼の降下エッジでマルチプレクスアド
レス信号MPXAを取込んで列アドレス信号CAとして列デコ
ーダ56に与える。列デコーダ56はその列アドレス信号CA
に対応してセンスアンプ部54にラッチされている１行分
の情報のうち１つを選択する。この選択された情報はI/
Oスイッチ55および出力バッファ59を介して出力データD
outとして外部に取出される。
この場合のアクセスタイム（RASアクセスタイム）t
RACは、ロウアドレスストローブ信号▲▼の降下
エッジから出力データDoutが有効となるまでの時間であ
る。また、この場合のサイクルタイムtCは、素子がアク
ティブ状態となっている時間とRASプリチャージ時間 との和となる。標準的な値としては、tRAC＝100nsの場
合にはtC＝200ns程度となっている。
第11B図および第11C図に示すページモードサイクルお
よびスタティックコラムモードサイクルでは、同一行上
のメモリセルが列アドレス信号CAを変化させることによ
りアクセスされる。ページモードサイクルでは、コラム
アドレスストローブ信号▲▼の降下エッジで列ア
ドレス信号CAがラッチされる。スタティックコラムモー
ドサイクルでは、スタティックRAM（SRAM）のように列
アドレス信号CAの変化のみによりアクセスが行なわれ
る。
ページモードサイクルのCASアクセスタイムtCACおよ
びスタティックコラムモードサイクルのアドレスアクセ
スタイムtAAはRASアクセスタイムtRACのほぼ1/2の値と
なり、tRAC＝100nsのときは50ns程度となる。この場
合、サイクルタイムも短くなり、ページモードサイクル
の場合はCASプリチャージ時間 の値によるが、スタティックコラムモードサイクルと同
様、50ns程度の値となる。
第12図はページモードまたはスタティックコラムモー
ドが可能な従来の1M×４ビット構成の4MビットDRAMの基
本的な構成を示す図である。
第12図において、DRAM20は１チップ上に形成されてい
る。メモリセルアレイ１は16のアレイブロックB1〜B16
に分割されている。第13図に示すように、サブメモリセ
ルアレイ101がブロックB1,B5,B9,B13からなり、入出力
デーアDQ1に対応する。同様に、サブメモリセルアレイ1
02が入出力データDQ2に対応し、サブメモリセルアレイ1
03が入出力データDQ3に対応し、サブメモリセルアレイ1
04が入出力データDQ4に対応する。
アドレスバッファ５は、外部から与えられるアドレス
信号A0〜A9を、RASバッファ６から与えられるロウアド
レスストローブ信号▲▼の降下エッジで取込み、
それを行アドレス信号RAとして行デコーダ２に与える。
行アドレス信号RAは10ビットの行アドレス信号RA0〜RA9
からなる。また、アドレスバッファ５は、外部から与え
られるアドレス信号A0〜A9をCASバッファ７から与えら
れるコラムアドレスストローブ信号▲▼の降下エ
ッジで取込み、それを列アドレス信号CAとして列デコー
ダ３に与える。列アドレス信号CAは10ビットの列アドレ
ス信号CA0〜CA9からなる。センスコントロール回路９
は、行アドレス信号RAのうちの２ビットの行アドレス信
号RA8,RA9に応答して16のアレイブロックB1〜B16のうち
４つに対応するセンスアンプ部４を動作させる。
データ出力バッファ11は、外部から与えられるアウト
プットイネーブル信号▲▼に応答して、メモリセル
アレイ１から読出された４ビットの情報を出力データDQ
1〜DQ4として外部に出力する。ライトバッファ10は、外
部から与えられるライトイネーブル信号▲▼に応答
して、データ入力バッファ12に書込信号Ｗを与える。デ
ータ入力バッファ12を、書込信号Ｗに応答して、外部か
ら与えられる４ビットの入力データDQ1〜DQ4をメモリセ
ルアレイ１に入力する。
第14図は、入出力データDQ1に対応するサブメモリセ
ルアレイ101の構成を詳細に示すブロック図である。第1
4図に示すように、１つの入出力ビットに対応する1Mビ
ットのサブメモリセルアレイ101が、それぞれ1K×256ビ
ットの４つのアレイブロックB1,B5,B9,B13に分割されて
いる。各アレイブロックに、複数のセンスアンプからな
るセンスアンプ群14、I/Oスイッチ17および列デコーダ1
9が設けられている。２ビットの行アドレス信号RA8,RA9
に応答して、４つのアレイブロックB1,B5,B9,B13のうち
１つが選択的に駆動される。第14図に示される構成で
は、センスアンプの数が増加し、各ビット線の長さが短
くなる。これにより、メモリセルからセンスアンプに読
出される読出電圧を増加することができる。また、分割
動作によって、消費電力を低減することが可能となる。
行アドレス信号RA8,RA9により選択されたアレイブロ
ック内において行デコーダ２により１本のワード線（図
示せず）が選択される。そのワード線に接続された複数
のメモリセル（図示せず）に記憶された情報がそれぞれ
対応するビット線（図示せず）を介してそれぞれ対応す
るセンスアンプに与えられる。それらの情報はセンスア
ンプによって検知および増幅される。
第14図の例では、各アレイブロックに対応するセンス
アンプ群14には1K（1024）個のセンスアンプが含まれ
る。この場合、４つのアレイブロックB1,B5,B9,B13に対
応して設けられた４つのセンスアンプ群14のうち１つが
２ビットの行アドレス信号RA8,RA9に応答して選択的に
駆動される。センスアンプが活性化された時点で、１行
分（1K×４ビット）の情報が、４つのセンスアンプ群14
にラッチされている。したがって、列アドレス信号CAに
より列デコーダ19を介してセンスアンプを選択すること
により、第11B図および第11C図に示されるページモード
およびスタティックコラムモードが可能になる。
第15図は、第12図〜第14図のDRAMのページモードある
いはスタティックコラムモードを利用した簡易キャッシ
ュシステムの構成を示すブロック図である。また、第16
図は、第15図の簡易キャッシュシステムの動作波形図で
ある。
第15図において、メインメモリ21は1M×４ビット構成
の８個のDRAM20により4Mバイトに構成されている。この
場合、アドレス線は、行アドレス信号と列アドレス信号
とをマルチプレクスする前は20本（220＝1048576＝1M）
必要である。しかし、アドレスマルチプレクサ22により
行アドレス信号RAと列アドレス信号CAとがマルチプレク
スされるので、実際に各DRAM20に接続されるアドレス線
の本数は10本である。
次に、第16図の動作波形図を参照しながら第15図の簡
易キャッシュシステムの動作を説明する。
まず、CPU24が必要とするデータに対応する20ビット
のアドレス信号ADをアドレスジェネレータ23が発生す
る。ラッチ（タグ）25は、前のサイクルで選択されたデ
ータに対応する行アドレス信号を保持している。コンパ
レータ26は、20ビットのアドレス信号ADのうち10ビット
の行アドレス信号RAと、ラッチ25に保持されている行ア
ドレス信号とを比較する。それらが互いに一致すれば、
現在のサイクルにおいて前のサイクルと同じ行がアクセ
スされたことになる。これをキャッシュヒットと呼ぶ。
この場合、コンパレータ26はキャッシュヒット信号CHを
発生する。
ステートマシン27は、キャッシュヒット信号CHに応答
して、ロウアドレスストローブ信号▲▼を低レベ
ルに保ったままコラムアドレスストローブ信号▲
▼をトグルするページモード制御を行なう。このとき、
アドレスマルチプレクサ22が、各DRAM20に列アドレス信
号CAを与える（第16図参照）。それにより、各DRAM20の
センスアンプ部にラッチされたデータ群より、列アドレ
ス信号CAに対応するデータが取出される。このように、
キャッシュヒット時には、各DRAM20からアクセスタイム
tCACで高速に出力データが得られる。
一方、アドレスジェネレータ23から発生された行アド
レス信号RAとラッチ25が保持していた行アドレス信号と
が不一致のときには、現在のサイクルにおいて前のサイ
クルとは異なる行がアクセスされたことになる。このキ
ャッシュミスと呼ぶ。
この場合、コンパレータ26はキャッシュヒット信号CH
を発生しない。ステートマシン27は通常の読出サイクル
のRAS/CAS制御を行ない、アドレスマルチプレクサ22は
行アドレス信号RAおよび列アドレス信号CAを順に各DRAM
20に与える（第16図参照）。このように、キャッシュミ
ス時には、ロウアドレスストローブ信号▲▼によ
るプリチャージから始まる通常のサイクルが開始され、
アクセスタイムtRACで低速に出力データが得られる。そ
のため、ステートマシン27はウエイト信号Waitを発生
し、CPU24を待機状態に設定する。キャッシュミス時に
は、ラッチ25に新しい行アドレス信号RAが保持される。
［発明が解決しようとする課題］ 第15図の簡易キャッシュシステムにおいては、各DRAM
20内の各アレイブロックの１行分（1M×４ビットDRAMの
場合は1024ビット）のデータが１つのデータブロックと
してセンスアンプ群にラッチされる。そのため、１つの
データブロックのサイズが不必要に大きく、ラッチ（タ
グ）25に保持されるデータブロックの数（エントリ数）
が不足する。たとえば、第15図の簡易キャッシュシステ
ムではエントリ数は１エントリとなる。したがって、キ
ャッシュヒットが起こる場合（キャッシュヒット率）が
低いという問題がある。
この発明の目的は、適応な大きさのデータブロックを
有し、かつエントリ数が増加されることにより、キャッ
シュヒット率が向上され、コストパフォーマンスが高い
簡易キャッシュシステムを構成することが可能な半導体
記憶装置を得ることである。
この発明の他の目的は、半導体記憶装置の動作マージ
ンを拡大し、消費電力が低減された簡易キャッシュシス
テムを実現することである。
［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、メモリセルアレ
イと、複数のデータラッチ手段群と、データラッチ手段
を選択する選択手段とを備える。
メモリセルアレイは、複数行および複数列に配置され
る複数のメモリセルをそれぞれが含む複数のアレイブロ
ックを有する。複数のデータラッチ手段群は、複数のア
レイブロックのそれぞれに対応して設けられ、それぞれ
が対応したアレイブロックにおけるメモリセルに記憶さ
れているデータをそれぞれ保持する複数のデータラッチ
手段を有する。選択手段は、キャッシュミス時に、行ア
ドレス信号および列アドレス信号を受け、複数のアレイ
ブロックから行アドレス信号の一部に応じたアレイブロ
ックを選択し、選択されたアレイブロックにおける複数
のメモリセルから行アドレス信号の残部および列アドレ
ス信号に応じたメモリセルを選択する。この選択手段は
さらに、キャッシュヒット時にブロックアドレス信号と
列アドレス信号とをともに受け、複数のアレイブロック
からブロックアドレス信号に応じたアレイブロックを選
択し、選択されたアレイブロックに対応したデータラッ
チ手段群における複数のデータラッチ手段から列アドレ
ス信号に応じたデータラッチ手段を選択する。
第２の発明に係る半導体記憶装置は、第１の発明と同
様に、メモリセルアレイと、複数のデータラッチ手段群
と、データラッチ手段を選択する選択手段とを備える。
メモリセルアレイは、2m行および2n列に配置される複
数のメモリセルをそれぞれが含む複数のアレイブロック
を有し、2m行および2n列に配置される複数のメモリセル
を有する。複数のデータラッチ手段群は、各アレイブロ
ックに対応してそれぞれ設けられ、対応したアレイブロ
ックにおけるメモリセルに記憶されているデータをそれ
ぞれ保持する複数のデータラッチ手段をそれぞれが有す
る。選択手段は、キャッシュミス時に、ｍビットの行ア
ドレス信号およびｎビットの列アドレス信号を受け、複
数のメモリセルから行アドレス信号および列アドレス信
号に応じたメモリセルを選択する。選択手段は、また、
キャッシュヒット時には、ブロックアドレス信号とｎビ
ットの列アドレス信号とをともに受け、複数のアレイブ
ロックからブロックアドレス信号に応じたアレイブロッ
クを選択し、選択されたアレイブロックに対応したデー
タラッチ手段群における複数のデータラッチ手段から列
アドレス信号に応じたデータラッチ手段を選択する。
第３の発明に係るキャッシュシステムは、アドレスジ
ェネレータと、半導体記憶装置と、複数のタグブロック
を有するタグと、コンパレータと、アドレス供給手段と
を備える。
アドレスジェネレータは、行アドレス信号および列ア
ドレス信号を出力する。また、半導体記憶装置は、メモ
リセルアレイ、複数のデータラッチ手段、複数のデータ
ラッチ手段群、およびデータラッチ手段を選択する選択
手段を有する。メモリセルアレイは、複数行および複数
列に配置される複数のメモリセルをそれぞれが含み、複
数列単位の複数のサブブロックに分割される複数のアレ
イブロックを有する。複数のデータラッチ手段は、複数
のアレイブロックのそれぞれに対応して設けられ、それ
ぞれが対応したアレイブロックにおけるメモリセルに記
憶されているデータをそれぞれ保持する複数のデータラ
ッチ手段を有し、対応したアレイブロックからサブブロ
ック単位で読出されたデータをサブブロック単位で保持
する複数のデータラッチブロックに分割される。
選択手段は、キャッシュミス時に、行アドレス信号お
よび列アドレス信号を受け、複数のアレイブロックから
行アドレス信号の一部に応じたアレイブロックを選択
し、選択されたアレイブロックにおける複数のメモリセ
ルから行アドレス信号の残部および列アドレス信号に応
じたメモリセルを選択する。選択手段は、また、キャッ
シュヒット時に、ブロックアドレス信号とコラムアドレ
ス信号とをともに受け、複数のアレイブロックからブロ
ックアドレス信号に応じたアレイブロックを選択し、選
択されたアレイブロックに対応したデータラッチ手段群
における複数のデータラッチ手段から列アドレス信号に
応じたデータラッチ手段を選択する。
タグは、それぞれが半導体記憶装置における各データ
ラッチブロックに対応して設けられ、半導体記憶装置に
おける対応したデータラッチ手段群に保持されたデータ
に対応するメモリセルが選択される行アドレス信号およ
び列アドレス信号の一部を保持し、アドレスジェネレー
タから行アドレス信号および列アドレス信号が出力され
ると、保持された行アドレス信号および列アドレス信号
の一部を出力する複数のタグブロックを有する。
コンパレータは、タグにおける各タグブロックからの
行アドレス信号および列アドレス信号の一部と、アドレ
スジェネレータからの行アドレス信号および列アドレス
信号の一部とを受け、アドレスジェネレータからの行ア
ドレス信号および列アドレス信号の一部がタグブロック
からの行アドレス信号および列アドレス信号の一部のう
ちの少なくとも１つと一致するとキャッシュヒットを示
し、一致しないとキャッシュミスを示すキャッシュヒッ
ト信号を出力する。
アドレス供給手段は、アドレスジェネレータからの行
アドレス信号、列アドレス信号およびコンパレータから
のキャッシュヒット信号を受け、キャッシュヒット信号
がキャッシュミスを示すとき、行アドレス信号および列
アドレス信号を半導体記憶装置に与え、キャッシュヒッ
ト信号がキャッシュヒットを示すとき、列アドレス信号
とブロックアドレス信号としてアドレスジェネレータか
らの行アドレス信号の一部とをともに半導体記憶装置に
与える。
第４の発明に係るキャッシュシステムは、第３の発明
と同様に、アドレスジェネレータ、半導体記憶装置、タ
グ、コンパレータ、およびアドレス供給手段を備える。
アドレスジェネレータは行アドレス信号および列アド
レス信号を出力する。
半導体記憶装置は、メモリセルアレイと、複数のデー
タラッチ手段群と、選択手段とを有する。メモリセルア
レイは、複数行および複数列に配置される複数のメモリ
セルをそれぞれが含み複数のアレイブロックを有する。
複数のデータラッチ手段群は、複数のアレイブロックの
それぞれに対応して設けられ、それぞれが対応したアレ
イブロックにけるメモリセルに記憶されているデータを
それぞれ保持する複数のデータラッチ手段を有する。選
択手段は、キャッシュミス時に行アドレス信号および列
アドレス信号を受け、複数のアレイブロックから行アド
レス信号の一部に応じたアレイブロックを選択し、選択
されたアレイブロックにおける複数のメモリセルから行
アドレス信号の残部および列アドレス信号に応じたメモ
リセルを選択する。選択手段は、また、キャッシュヒッ
ト時には、ブロックアドレス信号とコラムアドレス信号
とをともに受け、複数のアレイブロックからブロックア
ドレス信号に応じたアレイブロックを選択し、選択され
たアレイブロックに対応したデータラッチ手段群におけ
る複数のデータラッチ手段から列アドレス信号に応じた
データラッチ手段を選択する。
タグは、それぞれが半導体記憶装置における各データ
ラッチ手段群に対応して設けられ、半導体記憶装置にお
ける対応したデータラッチ手段群に保持されたデータに
対応するメモリセルが選択される行アドレス信号を保持
し、アドレスジェネレータから行アドレス信号が出力さ
れると、保持された行アドレス信号を出力する複数のタ
グブロックを有する。
コンパレータは、タグにおける各タグブロックからの
行アドレス信号およびアドレスジェネレータからの行ア
ドレス信号を受け、アドレスジェネレータからの行アド
レス信号がタグブロックからの行アドレス信号および列
アドレス信号のうちの少なくとも１つと一致するとキャ
ッシュヒットを示し、一致しないとキャッシュミスを示
すキャッシュヒット信号を出力する。
アドレス供給手段は、アドレスジェネレータからの行
アドレス信号、列アドレス信号およびコンパレータから
のキャッシュヒット信号を受け、キャッシュヒット信号
がキャッシュミスを示すとき、行アドレス信号および列
アドレス信号を半導体記憶装置に与え、キャッシュヒッ
ト信号がキャッシュヒットを示すとき、列アドレス信号
とブロックアドレス信号としてアドレスジェネレータか
らの行アドレス信号の一部とをともに半導体記憶装置に
与える。
［作用］ 第１の発明に係る半導体記憶装置においては、キャッ
シュヒット時に、ブロックアドレス信号と列アドレス信
号とをともに受け、複数のアレイブロックからブロック
アドレス信号に応じたアレイブロックを選択し、その選
択されたアレイブロックに対応したデータラッチ手段群
における複数のデータラッチ手段から列アドレス信号に
応じたデータラッチ手段を選択する。これにより、通常
のアクセスタイムよりも短いアクセスタイムでアクセス
が行なわれる。
第２の発明に係る半導体記憶装置においては、キャッ
シュヒット時にブロックアドレス信号とｎビットの列ア
ドレス信号とをともに受け、複数のアレイブロックから
ブロックアドレス信号に応じたアレイブロックを選択
し、この選択されたアレイブロックに対応したデータラ
ッチ手段群における複数のデータラッチ手段から列アド
レス信号に応じたデータラッチ手段を選択することがで
きる。したがって、通常のアクセスタイムよりも短いア
クセスタイムでアクセスが行われる。
第３の発明に係るキャッシュシステムによれば、サブ
ブロックの数がエントリー数となり、各サブブロックに
対応する複数のデータラッチ手段の数がデータブロック
のサイズとなる。
［実施例］ 第１図は、この発明の一実施例による1M×４ビット構
成のDRAMの構成を示すブロック図である。
第１図において、DRAM20aは、第12図のDRAM20と同様
に、1M×４ビット構成のメモリセルアレイ１を含む。メ
モリセルアレイ１は、1K×256ビットの16のアレイブロ
ックB1〜B16に分割されている。また、メモリセルアレ
イ１は、第13図に示すように、４ビットの入出力データ
DQ1〜DQ4に対応して４つのサブメモリセルアレイ101〜1
04からなる。
第１図のDRAM20aが第12図のDRAM20と異なるのは次の
点である。まず、外部から与えられるブロックアドレス
信号B0,B1を受けるブロックアドレスバッファ８および
外部から与えられるキャッシュヒット信号CHを受けるキ
ャッシュヒットバッファ13が設けられている。また、キ
ャッシュヒットバッファ13から出力されるキャッシュヒ
ット信号CHおよびライトバッファ10から出力される書込
信号Ｗに応答してデータ転送信号DTを出力するゲート回
路G1が設けられている。さらに、メモリセルアレイ１の
アレイブロック間に設けられた領域31,41の構成が、後
述するように、第12図のDRAM20aの対応する部分の構成
とは異なる。
第１図のDRAM20aにおいては、アドレスバッファ５が
マルチプレクスされたアドレス信号A0〜A9を受けるの
で、通常のアクセス時には、行アドレス信号RAおよび列
アドレス信号CAが時分割に供給される。なお、行アドレ
ス信号RAは10ビットの行アドレス信号RA0〜RA9からな
り、列アドレス信号CAは10ビットの列アドレス信号CA0
〜CA9からなる。
そのため、各サブメモリセルアレイ101〜104に含まれ
る４つのアレイブロックのいずれかを選択するための行
アドレス信号RA8,RA9と各アレイブロック内の１列を選
択するための列アドレス信号CA0〜CAとは同時には供給
されない。この実施例では、キャッシュヒット時に、行
アドレス信号RA8,RA9に対応するブロックアドレス信号B
0,B1が、列アドレス信号CA0〜CA9と同時に供給される。
すなわち、キャッシュヒット時には、アレイブロックの
選択とそのアレイブロック内の列の選択とが同時に行な
われる。
第２図は、第１図に示されるメモリセルアレイ１のう
ち入出力データDQ1に対応する１つのサブメモリセルア
レイ101の構成を示すブロック図である。
このサブメモリセルアレイ101は、行アドレス信号RA
8,RA9により選択される４分の１のみが駆動される分割
動作方式のメモリセルアレイである。
サブメモリセルアレイ101は、第14図のサブメモリセ
ルアレイ101と同様に、1K×256ビットの４つのアレイブ
ロックB1,B5,B9,B13からなる。各アレイブロックは、各
々が32列からなる32個のサブブロックに分割されてい
る。すなわち、サブメモリセルアレイ101は、128個のサ
ブブロックに分割されている。
各アレイブロックに対応して、センスアンプ群14、ト
ランスファゲート15、キャッシュレジスタ16、I/Oスイ
ッチ17、ブロックデコーダ18および列デコーダ19が設け
られている。
キャッシュミス時には、行アドレス信号RA8,RA9に応
答して４つのアレイブロックのうちいずれか１つが選択
され、それに対応するセンスアンプ群14および列デコー
ダ19が活性化される。同時に、データ転送信号DTに応答
して、選択されたアレイブロックに対応するブロックデ
コーダ18が活性化される。
キャッシュヒット時には、ブロックアドレス信号B0,B
1に応答して１つの列デコーダ19が活性化される。この
場合、例アドレス信号CA0〜CA9と同時にブロックアドレ
ス信号B0,B1が与えられるので、４つのキャッシュレジ
スタ16に保持された4096ビットの情報のうち１ビットの
情報が選択されて高速に出力される。
第３図に、第２図の主要部の構成が詳細に示される。
センスアンプ群14は、1K（1024）個のセンスアンプ14a
からなり、対応するアレイブロック内の１行から読出さ
れた情報を増幅および保持する。
第３図に示すように、メモリセルアレイ１内には、複
数のビット線対BL,▲▼と複数のワード線WLとが互
いに交差するように配置されており、それらの各交点に
メモリセルMCが設けられている。各トランスファーゲー
ト15は、ビット線対BL,▲▼にそれぞれ接続された1
024組のトランスファゲートトランジスタ15aからなる。
各キャッシュレジスタ16は、それぞれトランスファゲー
トトランジスタ15aに接続された1024個のレジスタ16aか
らなる。各I/Oスイッチ17は、それぞれレジスタ16aに接
続された1024組のI/Oスイッチトランジスタ17aおよびI/
O線対17bからなる。
第２図の各ブロックデコーダ18は、列アドレス信号CA
5〜CA9に応答して、対応するアレイブロック内の32のサ
ブブロックのうち１つを選択し、対応するトランスファ
ゲートトランジスタ15aをオンにする。それにより、ア
レイブロック内の選択されたサブブロックから読出され
た32ビットの情報がトランスファゲート15を介してキャ
ッシュレジスタ16に転送される。
また、各列デコーダ19は、列アドレス信号CA0〜CA4に
応答して、選択されたサブブロック内の32列のうち１列
を選択し、対応するI/Oスイッチトランジスタ17aをオン
にする。それにより、アレイブロック内の選択された１
列から読出された情報がI/O線対17b上に読出される。
第４図は、第３図のDRAM20aを用いた簡易キャッシュ
システムの構成を示すブロック図である。また、第５図
は第４図の簡易キャッシュシステムの動作波形図であ
る。
第４図において、メインメモリ21aは1M×４ビット構
成の８個のDRAM20aにより4Mバイトに構成されている。
第４図の簡易キャッシュシステムが第15図の簡易キャッ
シュシステムと異なるのは次の点である。まず、コンパ
レータ26から出力されるキャッシュヒット信号CHが各DR
AM20aにも与えられている。また、アドレスマルチプレ
クサ22から各DRAM20aに、10本のアドレス線の他にブロ
ックアドレス信号B0,B1を与えるための２本の信号線が
接続されている。
次に、第５図の動作波形図を参照しながら第４図の簡
易キャッシュシステムの動作を説明する。
ラッチ（タグ）25には、各サブメモリセルアレイごと
に、10ビットのアドレス信号RA0〜RA9および５ビットの
列アドレス信号CA5〜CA9からなる128組のキャッシュ用
アドレスセットが保持されている。このキャッシュ用ア
ドレスセットとしては、たとえば前のサイクルで選択さ
れたアドレスの組やよく使されるアドレスの組などが選
ばれる。各アドレスセットにより、１つのサブブロック
内の１行の情報が選択される。このようにして選択され
る32ビットの情報が１つのデータブロックとなる。した
がって、この簡易キャッシュシステムでは、各データブ
ロックのサイズは32ビットであり、エントリ数は128で
ある。
一方、各DRAM20a内のキャッシュレジスタ16（第２
図）には、ラッチ25に保持された128組のデータセット
に対応する128個のデータブロックが保持されている。
まず、CPU24が必要とするデータに対応する20ビット
のアドレス信号ADを発生する。コンパレータ26は、20ビ
ットのアドレス信号ADのうち10ビットの行アドレス信号
RA0〜RA9および５ビットの列アドレス信号CA5〜CA9を、
ラッチ25に保持された128組のキャッシュ用アドレスセ
ットと比較する。行アドレス信号RA0〜RA9および列アド
レス信号CA5〜CA9がキャッシュ用アドレスセットのいず
れかと一致すれば、コンパレータ26はキャッシュヒット
信号CHを発生する。ステートマシン27は、キャッシュヒ
ット信号CHに応答して、ロウアドレスストローブ信号▲
▼を高レベルに保ったままコラムアドレスストロ
ーブ信号▲▼を低レベルに立下げ、アドレスマル
チプレクサ22は、各DRAM20aに10ビットの列アドレス信
号CA0〜CA9とともに、列アドレス信号RA8,RA9に対応す
る２ビットのブロックアドレス信号B0,B1を同時に供給
する。
このとき、各DRAM20aでは、キャッシュヒット信号CH
により、各ブロックデコーダ18（第２図）は活性化され
ない。したがって、各アレイブロックと各キャッシュレ
ジスタ16とは互いに絶縁された状態を保つ。そして、列
アドレス信号CA0〜CA9およびブロックアドレス信号B0,B
1に基づいてキャッシュレジスタ16内の１ビットの情報
がI/Oスイッチトランジスタ17a、I/O線対17b（第３
図）、およびデータ出力バッファ11（第１図）を介して
外部に出力される。
このように、ヒットリード時には、各DRAM20aのキャ
ッシュレジスタ16からページモードのようにアクセスタ
イムtCACで高速に４ビットの出力データDQ1〜DQ4が得ら
れる。
一方、アドレスジェネレータ23から発生された行アド
レス信号RA0〜RA9および列アドレス信号CA5〜CA9がラッ
チ25に保持された128組のアドレスセットのいずれとも
一致しないときには、コンパレータ26はキャッシュヒッ
ト信号CHを発生しない。この場合、ステートマシン27は
通常の読出サイクルのRAS/CAS制御を行ない、アドレス
マルチプレクサ22は行アドレス信号RA0〜RA9および列ア
ドレス信号CA0〜CA9を順にマルチプレクスアドレス信号
MPXAとして各DRAM20aに与える。
このように、キャッシュミス時には、アクセスタイム
tRACで低速に４ビットの出力データDQ1〜DQ4が得られる
ので、ステートマシン27はウエイト信号Waitを発生し、
CPU24を待機状態にする。
この場合には、ブロックデコーダ18によりトランスフ
ァゲート15が制御され、アクセスされた情報を含む32ビ
ットのデータブロックがアレイブロックからトランスフ
ァゲート15を介してキャッシュレジスタ16に一括に転送
される。（第３図参照）。このとき、第４図に示される
ラッチ25には、そのデータブロックに対応する行アドレ
ス信号RA0〜RA9および列アドレス信号CA5〜CA9からなる
キャッシュ用アドレスセットが格納される。
読出動作においてキャッシュヒットが起こった場合を
ヒットリードと呼び、読出動作においてキャッシュミス
が起こった場合をミスリードと呼ぶ。書込動作において
キャッシュヒットが起こった場合をヒットライトと呼
び、書込動作においてキャッシュミスが起こった場合を
ミスライトと呼ぶ。
なお、第５図に示すように、ヒットライト時およびミ
スライト時には、ミスリード時とほぼ同様の動作が行な
われる。
第６図は、この発明の第２の実施例による1M×４ビッ
ト構成のDRAMの構成を示すブロック図である。
第６図において、DRAM20bは、1M×４ビットのメモリ
セルアレイ１を含む。メモリセルアレイ１の構成は、第
12図〜第14図に示されるメモリセルアレイ１の構成と同
様である。したがって、第６図のDRAM20bにおいては、
第２図に示されるようなトランスファゲート15、キャッ
シュレジスタ16およびブロックデコーダ18は存在しな
い。また、第６図のDRAM20bには、第１図のDRAM素子20a
と同様に、外部から与えられるブロックアドレス信号B
0,B1を受けるブロックアドレスバッファ８が設けられて
いる。しかし、第６図のDRAM20bには、第１図のDRAM20a
のように外部から与えられるキャッシュヒット信号CHを
受けるキャッシュヒットバッファ13は設けられていな
い。
第６図のDRAM20bにおいては、センスアンプ部４のリ
セットをロウアドレスストローブ信号▲▼が低レ
ベルになって読出または書込サイクルがスタートすると
同時に行なう方式を前提としている。すなわち、センス
アンプ部４のリセットをワード線が選択的に駆動される
直前に行なう方式を前提としている。したがって、セン
スアンプ部４には常に前のサイクルで選択された行の情
報が格納されている。
第７図は、第６図のDRAM20bを用いた簡易キャッシュ
システムの構成を示すブロック図である。
第７図において、メインメモリ21bは、1M×４ビット
構成の８個のDRAM20bにより4Mバイトに構成されてい
る。第７図の簡易キャッシュシステムが第４図の簡易キ
ャッシュシステムと異なるのは、コンパレータ26から出
力されるキャッシュヒット信号CHが各DRAM20bには与え
られていない点である。
次に、第７図の簡易キャッシュシステムの動作の概要
を説明する。ラッチ25には、各サブメモリセルアレイご
とに８ビットの行アドレス信号RA0〜RA7および２ビット
の行アドレス信号RA8,RA9からなる４組のキャッシュ用
アドレスセットが保持されている。一方、各DRAM20b内
の各センスアンプ群にはラッチ25に保持される行アドレ
ス信号RA0〜RA7により選択される１行（1024ビット）の
情報が保持されている。各センスアンプ群に保持されて
いる情報は、対応するアレイブロックにおいて最も新し
いサイクルで選択された行の情報である。したがって、
第７図の簡易キャッシュシステムでは、各データブロッ
クのサイズは1024ビットであり、エントリ数は４であ
る。
まず、CPU24が必要とするデータのアドレスを、アド
レスジェネレータ23が発生する。コンパレータ26は、20
ビットのアドレス信号ADのうち10ビットの行アドレス信
号RA0〜RA9を、ラッチ25に保持された４組のキャッシュ
用アドレスセットと比較する。行アドレス信号RA0〜RA9
が４組のキャッシュ用アドレスセットのいずれかと一致
すれば、コンパレータ26はキャッシュヒット信号CHを発
生する。
ステートマシン27は、キャッシュヒット信号CHに応答
して、ロウアドレスストローブ信号▲▼を低レベ
ルに保ったままコラムアドレスストローブ信号▲
▼をトグルするページモード制御を行ない、アドレスマ
ルチプレクサ22は各DRAM20bに列アドレス信号CA0〜CA9
およびブロックアドレス信号B0,B1を同時に供給する。
それにより、各DRAM20bでは、列アドレス信号CA0〜CA9
およびブロックアドレス信号B0,B1に基づいてセンスア
ンプ群に保持された情報のうち１ビットの情報がI/Oス
イッチ、I/Oバスおよび出力バッファを介して外部に出
力される。
ここで、第７図の簡易キャッシュシステムが第15図の
簡易キャッシュシステムと異なるのは、次の点である。
第15図の簡易キャッシュシステムでは、直前に選択され
た１行に対応する行アドレス信号RA0〜RA7のみがラッチ
25に保持されるのに対して、第７図の簡易キャッシュシ
ステムでは、行アドレス信号RA0〜RA7の組だけでなく、
分割されたアレイブロックの数と等しい数の行アドレス
信号RA8,RA9の組が保持されている。
したがって、第15図の簡易キャッシュシステムでは、
エントリ数が１であったが、第７図の簡易キャッシュシ
ステムでは、分割されたアレイブロックの数に相当する
数のエントリを設けることが可能になる。そのため、キ
ャッシュヒット率が向上する。
第８図は、この発明の第３の実施例による1M×４ビッ
ト構成のDRAMの構成を示すブロック図である。
第８図において、DRAM20cは、第６図のDRAM20bにおけ
るメモリセルアレイ１と同様のメモリセルアレイ１を含
む。第８図のDRAM20cには、行アドレス信号RA0〜RA9お
よび列アドレス信号CA0〜CA9がマルチプレクスされず
に、同時に与えられる。そのため、DRAM20cには、行ア
ドレス信号RA0〜RA7を受ける行アドレスバッファ5a、行
アドレス信号RA8,RA9を受ける行アドレスバッファ5b、
および列アドレス信号CA0〜CA9を受ける列アドレスバッ
ファ5cが設けられている。
すなわち、第８図のDRAM20cには、行アドレス信号RA0
〜RA9および列アドレス信号CA0〜CA9を同時に入力する
ために、20個のアドレス入力端子が設けられている。
DRAM20cには、第６図のDRAM20bにおけるブロックアド
レスバッファ８は設けられていない。
このDRAM20cでは、キャッシュヒット時に、列アドレ
ス信号CA0〜CA9と同時に行アドレス信号RA8,RA9が与え
られる。一方、マルチプレクスされない行アドレス信号
および列アドレス信号を受ける従来のDRAMは、列アドレ
ス信号が有効な時間帯には、行アドレス信号RA8,RA9を
含めたすべての行アドレス信号が無効（チップ内部に取
込まれない）となるように構成されている。
第９図は、第８図のDRAM20cの動作波形図である。DRA
M20cには、マルチプレクスされない行アドレス信号RA0
〜RA9および列アドレス信号CA0〜CA9が入力される。ヒ
ットリード時には、列アドレス信号CA0〜CA9に加えて分
割動作に関する列アドレス信号RA8,RA9が有効となりチ
ップ内部に取込まれる。これにより、キャッシュメモリ
として働くセンスアンプのアクセスが行なわれる。ミス
リード、ヒットライトおよびミスライト時には、マルチ
プレクスされたアドレス信号を受けるDRAMと同様に、行
アドレス信号RA0〜RA9および列アドレス信号CA0〜CA9が
チップ内部に取込まれる。
第８図のDRAM20cでは、第６図のDRAM20bと同様に、ブ
ロックサイズが1024ビットであり、エントリ数が４とな
る。
なお、第８図の実施例では、第６図の実施例をマルチ
プレクスされていない行アドレス信号および列アドレス
信号を受けるDRAMに適用した場合を説明したが、第１図
の実施例をマルチプレクスされていないアドレス信号を
受けるDRAMに適用することも可能である。
［発明の効果］ 以上のように、この発明によれば、エントリー数が増
加され、したがって、キャッシュヒット率が向上され、
コストパフォーマンスの高い半導体記憶装置および簡易
キャッシュシステムを構成することが可能となる。
さらに、キャッシュヒット時のアクセスタイムが短縮
化される利点も得られる。
さらに、メモリセルからの読出電圧を増加しかつ消費
電力を低減することができる分割動作方式のメモリセル
アレイを採用しているので、動作マージンが広く、かつ
消費電力が少ない簡易キャッシュシステムを得ることが
できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例によるDRAMの構成を示
すブロック図である。第２図は第１図のDRAMの１つのサ
ブメモリセルアレイの構成を詳細に示すブロック図であ
る。第３図は第１図のDRAMの主要部の構成をさらに詳細
に示すブロック図である。第４図は第１図のDRAMを用い
た簡易キャッシュシステムの構成を示すブロック図であ
る。第５図は第４図の簡易キャッシュシステムの動作を
説明するための波形図である。第６図はこの発明の第２
の実施例によるDRAMの構成を示すブロック図である。第
７図は第６図のDRAMを用いた簡易キャッシュシステムの
構成を示す図である。第８図はこの発明の第３の実施例
によるDRAMの構成を示すブロック図である。第９図は第
８図のDRAMの動作を説明するための波形図である。第10
図は従来のDRAMの構成の一例を示すブロック図である。
第11A図はDRAMの通常の読出サイクルを説明するための
波形図である。第11B図はDRAMのページモードサイクル
を説明するための波形図である。第11C図はDRAMのスタ
ティックコラムモードサイクルを説明するための波形図
である。第12図は1M×４ビット構成の従来のDRAMの構成
を示すブロック図である。第13図は第12図のDRAMのメモ
リセルアレイの構成を示すブロック図である。第14図は
第12図のDRAMの１つのサブメモリセルアレイの構成を詳
細に示すブロック図である。第15図は第12図のDRAMを用
いた簡易キャッシュシステムの構成を示すブロック図で
ある。第16図は第15図の簡易キャッシュシステムの動作
を説明するための波形図である。 図において、20a,20b,20cはDRAM、１はメモリセルアレ
イ、２は行デコーダ、３は列デコーダ部、４はセンスア
ンプ部、５はアドレスバッファ、5a,5bは行アドレスバ
ッファ、5cは列アドレスバッファ、８はブロックアドレ
スバッファ、９はセンスコントロール回路、14はセンス
アンプ群、15はトランスファゲート、16はキャッシュレ
ジスタ、17はI/Oスイッチ、18はブロックデコーダ、19
は列デコーダ、101〜104はサブメモリセルアレイ、B1〜
B16はアレイブロックである。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−138693（ＪＰ，Ａ) 特開 昭56−61082（ＪＰ，Ａ) 特開 昭56−77968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数行および複数列に配置される複数のメ
    モリセルをそれぞれが含む複数のアレイブロックを有す
    るメモリセルアレイ、 前記複数のアレイブロックのそれぞれに対応して設けら
    れ、それぞれが対応したアレイブロックにおけるメモリ
    セルに記憶されているデータをそれぞれ保持する複数の
    データラッチ手段を有する複数のデータラッチ手段群、
    ならびに キャッシュミス時に、行アドレス信号および列アドレス
    信号を受け、前記複数のアレイブロックから前記行アド
    レス信号の一部に応じたアレイブロックを選択し、前記
    選択されたアレイブロックにおける複数のメモリセルか
    ら前記行アドレス信号の残部および前記列アドレス信号
    に応じたメモリセルを選択し、キャッシュヒット時にブ
    ロックアドレス信号と列アドレス信号とをともに受け、
    前記複数のアレイブロックから前記ブロックアドレス信
    号に応じたアレイブロックを選択し、前記選択されたア
    レイブロックに対応したデータラッチ手段群における複
    数のデータラッチ手段から前記列アドレス信号に応じた
    データラッチ手段を選択する選択手段を備える、半導体
    記憶装置。
  2. 【請求項２】行アドレス信号および列アドレス信号はマ
    ルチプレクス化され、ブロックアドレス信号は前記行ア
    ドレス信号および前記列アドレス信号と異なる、特許請
    求の範囲第１項記載の半導体記憶装置。
  3. 【請求項３】行アドレス信号および列アドレス信号は一
    緒に与えられ、ブロックアドレス信号は前記行アドレス
    信号の一部である、特許請求の範囲第１項記載の半導体
    記憶装置。
  4. 【請求項４】アレイブロックは、複数列に配置され、そ
    れぞれが対応した列に配置された複数のメモリセルに接
    続される複数のビット線対と、このビット線対に対応し
    て設けられ、対応したビット線体に接続される複数のセ
    ンスアンプとをさらに有し、 データラッチ手段は、対応したアレイブロックにおける
    センスアンプに対応して設けられ、対応したセンスアン
    プにより増幅されたメモリセルに記憶されているデータ
    を保持するキャッシュレジスタを有する、特許請求の範
    囲第１項ないし第３項のいずれかに記載の半導体記憶装
    置。
  5. 【請求項５】アレイブロックは、複数列に配置され、そ
    れぞれが対応した列に配置された複数のメモリセルに接
    続される複数のビット線対をさらに有し、 データラッチ手段は、ビット線対に対応して設けられ、
    対応したビット線対に接続されるセンスアンプを用いて
    構成される、特許請求の範囲第１項ないし第３項のいず
    れかに記載の半導体記憶装置。
  6. 【請求項６】アレイブロックは、複数行に配置され、そ
    れぞれが対応した行に配置された複数のメモリセルに接
    続される複数のワード線をさらに有し、 センスアンプは、キャッシュヒット時に保持しているデ
    ータを保持し続け、キャッシュミス時に前記複数のワー
    ド線のうちの行アドレス信号に応じたワード線が選択的
    に駆動される前に非活性化される、特許請求の範囲第５
    項に記載の半導体記憶装置。
  7. 【請求項７】アレイブロックは、複数列単位の複数のサ
    ブブロックに分割され、 データラッチ手段群は、対応したアレイブロックからサ
    ブブロック単位で読出されたデータをサブブロック単位
    で保持する、特許請求の範囲第１項から第６項のいずれ
    かに記載の半導体記憶装置。
  8. 【請求項８】2m行および2n列に配置されるメモリセルを
    含む複数のアレイブロックからなるメモリセルアレイ、 各前記アレイブロックに対応してそれぞれが設けられ、
    対応したアレイブロックにおけるメモリセルに記憶され
    ているデータをそれぞれ保持する複数のデータラッチ手
    段をそれぞれが有する複数のデータラッチ手段群、なら
    びに キャッシュミス時に、ｍビットの行アドレス信号および
    ｎビットの列アドレス信号を受け、前記複数のアレイブ
    ロックから前記行アドレス信号の一部に応じたアレイブ
    ロックを選択し、前記選択されたアレイブロックにおけ
    る複数のメモリセルから前記行アレイブロック信号の残
    部および前記列アドレス信号に応じたメモリセルを選択
    し、キャッシュヒット時にブロックアドレス信号とｎビ
    ットの列アドレス信号とをともに受け、前記複数のアレ
    イブロックから前記ブロックアドレス信号に応じたアレ
    イブロックを選択し、前記選択されたアレイブロックに
    対応したデータラッチ手段群における複数のデータラッ
    チ手段から前記列アドレス信号に応じたデータラッチ手
    段を選択する選択手段を備える、半導体記憶装置。
  9. 【請求項９】行アドレス信号および列アドレス信号を出
    力するアドレスジェネレータ、複数行および複数列に配
    置される複数のメモリセルをそれぞれが含み、複数列単
    位の複数のサブブロックに分割される複数のアレイブロ
    ックを有するメモリセルアレイと、複数のアレイブロッ
    クのそれぞれに対応して設けられ、それぞれが対応した
    アレイブロックにおけるメモリセルに記憶されているデ
    ータをそれぞれ保持する複数のデータラッチ手段を有
    し、対応したアレイブロックからサブブロック単位で読
    出されたデータをサブブロック単位で保持する複数のデ
    ータラッチブロックに分割される複数のデータラッチ手
    段群と、キャッシュミス時に、行アドレス信号および列
    アドレス信号を受け、前記複数のアレイブロックから前
    記行アドレス信号の一部に応じたアレイブロックを選択
    し、前記選択されたアレイブロックにおける複数のメモ
    リセルから前記行アドレス信号の残部および前記列アド
    レス信号に応じたメモリセルを選択し、キャッシュヒッ
    ト時にブロックアドレス信号と列アドレス信号とをとも
    に受け、前記複数のアレイブロックから前記ブロックア
    ドレス信号に応じたアレイブロックを選択し、前記選択
    されたアレイブロックに対応したデータラッチ手段群に
    おける複数のデータラッチ手段から前記列アドレス信号
    に応じたデータラッチ手段を選択する選択手段とを有す
    る半導体記憶装置、 それぞれが前記半導体記憶装置における各データラッチ
    ブロックに対応して設けられ、前記半導体記憶装置にお
    ける対応したデータラッチ手段群に保持されたデータに
    対応するメモリセルが選択される行アドレス信号および
    列アドレス信号の一部を保持し、前記アドレスジェネレ
    ータから行アドレス信号および列アドレス信号が出力さ
    れると、保持された行アドレス信号および列アドレス信
    号の一部を出力する複数のタグブロックを有するタグ、 前記タグにおける各タグブロックからの行アドレス信号
    および列アドレス信号の一部と、前記アドレスジェネレ
    ータからの行アドレス信号および列アドレス信号の一部
    とを受け、アドレスジェネレータからの行アドレス信号
    および列アドレス信号の一部がタグブロックからの行ア
    ドレス信号および列アドレス信号の一部のうちの少なく
    とも１つと一致するとキャッシュヒットを示し、一致し
    ないとキャッシュミスを示すキャッシュヒット信号を出
    力するコンパレータ、ならびに 前記アドレスジェネレータからの行アドレス信号、列ア
    ドレス信号および前記コンパレータからのキャッシュヒ
    ット信号を受け、キャッシュヒット信号がキャッシュミ
    スを示すとき、前記行アドレス信号および前記列アドレ
    ス信号を前記半導体記憶装置に与え、前記キャッシュヒ
    ット信号がキャッシュヒットを示すとき、前記列アドレ
    ス信号と、ブロックアドレス信号として前記アドレスジ
    ェネレータからの行アドレス信号の一部とをともに前記
    半導体記憶装置に与えるアドレス供給手段を備える、キ
    ャッシュシステム。
  10. 【請求項１０】行アドレス信号および列アドレス信号を
    出力するアドレスジェネレータ、 複数行および複数列に配置される複数のメモリセルをぞ
    れぞれが含む複数のアレイブロックを有するメモリセル
    アレイと、複数のアレイブロックにそれぞれに対応して
    設けられ、それぞれが対応したアレイブロックにおける
    メモリセルに記憶されているデータをそれぞれ保持する
    複数のデータラッチ手段を有する複数のデータラッチ手
    段群と、キャッシュミス時に行アドレス信号および列ア
    ドレス信号を受け、前記複数のアレイブロックから前記
    行アドレス信号の一部に応じたアレイブロックを選択
    し、前記選択されたアレイブロックにおける複数のメモ
    リセルから前記行アドレス信号の残部および前記列アド
    レス信号に応じたメモリセルを選択し、キャッシュヒッ
    ト時にブロックアドレス信号とコラムアドレス信号とを
    ともに受け、前記複数のアレイブロックから前記ブロッ
    クアドレス信号に応じたアレイブロックを選択し、前記
    選択されたアレイブロックに対応したデータラッチ手段
    群における複数のデータラッチ手段から前記列アドレス
    信号に応じたデータラッチ手段を選択する選択手段とを
    有する半導体記憶装置、 それぞれが前記半導体記憶装置における各データラッチ
    手段群に対応して設けられ、前記半導体記憶装置におけ
    る対応したデータラッチ手段群に保持されたデータに対
    応するメモリセルが選択される行アドレス信号を保持
    し、前記アドレスジェネレータから行アドレス信号が出
    力されると、保持された行アドレス信号を出力する複数
    のタグブロックを有するタグ、 前記タグにおける各タグブロックからの行アドレス信号
    および前記アドレスジェネレータからの行アドレス信号
    を受け、アドレスジェネレータからの行アドレス信号が
    タグブロックからの行アドレス信号のうちの少なくとも
    １つと一致するとキャッシュヒットを示し、一致しない
    とキャッシュミスを示すキャッシュヒット信号を出力す
    るコンパレータ、ならびに 前記アドレスジェネレータからの行アドレス信号、列ア
    ドレス信号および前記コンパレータからのキャッシュヒ
    ット信号を受け、キャッシュヒット信号がキャッシュミ
    スを示すとき、前記行アドレス信号および前記列アドレ
    ス信号を前記半導体記憶装置に与え、前記キャッシュヒ
    ット信号がキャッシュヒットを示すとき、前記列アドレ
    ス信号と、ブロックアドレス信号として前記アドレスジ
    ェネレータからの行アドレス信号の一部とをともに前記
    半導体記憶装置に与えるアドレス供給手段を備える、キ
    ャッシュシステム。
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