JP2593322B2

JP2593322B2 - 半導体記憶装置

Info

Publication number: JP2593322B2
Application number: JP28161987A
Authority: JP
Inventors: 一康藤島; 吉雄松田; 幹雄朝倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-06
Filing date: 1987-11-06
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: JPH01124193A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、簡易キャッシュシステム用半導体記憶装
置に関し、特にキャッシュメモリを同一チップ上に集積
化した半導体記憶装置に関するものである。

［従来の技術］従来より、コンピュータシステムのコストパーフォー
マンスを向上させるために、低速で大容量したがって低
コストのDRAMで構成したメインメモリと中央演算処理装
置（CPU）との間に、高速のバッファとして小容量の高
速メモリを設けることがよく行なわれている。この高速
のバッファはキャッシュメモリと呼ばれ、CPUが必要と
する可能性の高いデータのブロックが、メインメモリか
らコピーされて記憶されている。CPUがアクセスしよう
としたDRAMのアドレスに記憶されているデータがキャッ
シュメモリに存在するときにはヒットと呼ばれ、CPUは
高速のキャッシュメモリに対してアクセスする。一方、
CPUがアクセスしようとしたアドレスに記憶されている
データがキャッシュメモリに存在しないときにはキャッ
シュミスと呼ばれ、CPUは低速のメインメモリにアクセ
スすると同時に、そのデータの属するブロックをキャッ
シュメモリに転送する。

しかしながら、このようなキャッシュメモリシステム
は、高価な高速メモリを必要とするので、コストを重視
する小型のシステムでは使用することができなかった。
そこで従来は、汎用のDRAMが有しているページモードま
たはスタティックコラムモードを利用して簡易キャッシ
ュシステムを構成していた。

第５図はページモードまたはスタティックコラムモー
ドが可能な従来のDARM素子の基本構成を示すブロック図
である。

図において、メモリセルアレイ１には、複数のワード
線および複数のビット線対が互いに交差するように配置
されており、それらの各交点にメモリセルが設けられて
いる。メモリセルアレイ１のワード線はワードドライバ
２を介して行デコーダ部３に接続されている。またメモ
リセルアレイ１のビット線対はセンスアンプ部４および
I/Oスイッチ部５を介して列デコーダ部６に接続されて
いる。行デコーダ部３には行アドレスバッファ７が接続
され、列デコーダ部６には列アドレスバッファ８が接続
されている。これらの行アドレスバッファ７および列ア
ドレスバッファ８には、行アドレス信号RAおよび列アド
レス信号CAをマルチプレクスしたマルチプレスクアドレ
ス信号MPXAが与えられる。さらにI/Oスイッチ部５には
出力バッファ９および入力バッファ10が接続されてい
る。

第6A図、第6B図、および第6C図にそれぞれDRAMの通常
の読出サイクル、ページモードサイクルおよびスタティ
ックコラムモードサイクルの動作波形図を示す。

第6A図に示す通常の読出サイクルにおいては、まず、
行アドレスバッファ７が、行アドレスストローブ信号▲
▼の降下エッジでマルチプクスクアドレス信号MP
XAを取込んで行アドレス信号RAとして行デコーダ部３に
与える。行デコーダ部３はその行アドレス信号RAに応じ
て、複数のワード線のうち１本を選択する。これによ
り、この選択されたワード線に接続された複数のメモリ
セル内の情報が各ビット線に読出され、その情報がセン
スアンプ部４により検知、増幅される。この時点で、１
行分のメモリセルの情報がセンスアンプ部４にラッチさ
れている。次に、列アドレスバッファ８が、コラムアド
レスストローブ信号▲▼の降下エッジでマルチプ
レクスアドレス信号MPXAを取込んで列アドレス信号CAと
して列デコーダ部６に与える。列デコーダ部６は、その
列アドレス信号CAに応じて、センスアンプ部４にラッチ
されている１行分の情報のうち１つを選択する。この選
択された情報はI/Oスイッチ部５および出力バッファ９
を介して出力データD_OUTとして外部に取出される。この
場合のアクセスタイム（▲▼アクセスタイム）t
_RACは、ロウアドレスストローブ信号▲▼の降下
エッジから出力データD_OUTが有効となるまでの時間であ
る。また、この場合のサイクルタイムt_Cは、素子がアク
ティブ状態となっている時間と▲▼プリチャージ
時間t_RPとの和となり、標準的な値としては、t_RAC＝100
nsの場合でt_C＝200ns程度となっている。

第6B図および第6C図に示すページモードおよびスタテ
ィックコラムモードは、同一行上のメモリセルを列アド
レス信号CAを変化させてアクセスするものである。ペー
ジモードにおいては、コラムアドレスストローブ信号▲
▼の降下エッジで列アドレス信号CAをラッチし、
スタティックコラムモードにおいては、スタティックRA
M（SRAM）のように列アドレス信号CAの変化のみでアク
セスする。ページモードおよびスタティックコラムモー
ドの▲▼アクセスタイムt_CACおよびアドレスアク
セスタイムt_AAは▲▼アクセスタイムt_RACのほぼ1
/2の値となり、t_RAC＝100nsに対して50ns程度となる。
この場合、サイクルタイムも高速になり、ページモード
の場合は▲▼プリチャージ時間t_CPの値による
が、スタティックコラムモードと同様の50ns程度の値が
得られている。

第７図は、第５図のDRAM素子のページモードあるいは
スタティックコラムモードを利用した簡易キャッシュシ
ステムの構成を示すブロック図である。第８図は第７図
の簡易キャッシュシステムの動作波形図である。

第７図において、メインメモリ20は1M×１構成の８個
のDRAM素子21により1Mバイトに構成されている。この場
合、行アドレス信号RAと列アドレス信号CAとは合計20ビ
ット（2²⁰＝1048576＝1M）必要となる。アドレスマルチ
プレクサ22は、10ビットの行アドレス信号RAと10ビット
の列アドレス信号CAとを２回に分けてメインメモリ20に
与えるものであり、20ビットのアドレス信号を受ける20
本のアドレス線A₀〜A₁₉とマルチプレクスされた10ビッ
トのアドレス信号（マルチプレクスアドレス信号MPXA）
とDRAM素子21に与える10本のアドレス線A₀〜A₉を有して
いる。

アドレスジェネレータ23は、CPU24が必要とするデー
タに対応するアドレス信号を発生する。ラッチ（TAG）2
5は、前のサイクルで選択されたデータに対応する行ア
ドレス信号RAを保持しており、コンパレータ26は、20ビ
ットのアドレス信号のうち10ビットの行アドレス信号RA
と、TAG25に保持されている行アドレス信号RALとを比較
する。両者が一致すれば、前のサイクルと同じ行がアク
セスされた（ヒットした）ことになり、コンパレータ26
は高レベルのキャッシュヒット（Cache Hit）信号CHを
発生する。ステートマシン27は、キャッシュヒット信号
CHに応答して、ロウアドレスストローブ信号▲▼
を低レベルに保ったままコラムアドレスストローブ信号
▲▼をトグルするページモード制御を行ない、そ
れに応答してアドレスマルチプレクサ22はDRAM素子21に
列アドレス信号CAを与える（第８図参照）。このように
ヒットした場合には、DRAM素子21からアクセスタイムt
_CACで高速に出力データが得られることになる。

一方、アドレスジェネレータ23から発生された行アド
レス信号RAとTAG25が保持していた行アドレス信号RALと
が不一致のとき、前のサイクルと異なる行がアクセスさ
れた（キャッシュミスした）ことになり、コンパレータ
26は高レベルのキャッシュヒット信号CHを発生しない。
この場合、ステートマシン27は通常の読出サイクルの▲
▼および▲▼制御を行ない、アドレスマル
チプレクサ22は行アドレス信号RAおよび列アドレス信号
CAを順にDRAM素子21に与える（第８図参照）。このよう
にキャッシュミスした場合には、▲▼のプリチャ
ージから始まる通常の読出サイクルを行ない、低速のア
クセスタイムt_RACで出力データが得られることになるの
で、ステートマシン27はウエイト信号Waitを発生し、CP
U24に待機をかける。キャッシュミスの場合は、TAG25に
新しい行アドレス信号RAが保持される。

このように、第７図の簡易キャッシュシステムにおい
ては、DRAM素子のメモリセルアレイの１行分（1Mビット
素子の場合は1024ビット）のデータが１ブロックとなる
ので、ブロックサイズが不必要に大きく、TAG25に保持
されるブロック数（エントリ数）が不足する（第７図の
システムでは１エントリ）ことになり、キャッシュのヒ
ット率が低いという問題点があった。

なお、その他の従来例として、米国特許第4,577,293
号に開示されたような簡易キャッシュシステムもある
が、この簡易キャッシュシステムは１行分のデータを保
持するレジストをメモリセルアレイ外に設け、ヒットし
た場合は直接このレジスタからデータを取出すことによ
りアクセスの高速化を図ったものである。しかしなが
ら、この特許公報に開示された簡易キャッシュシステム
も、外部レジスタはメモリセルアレイの１行分のデータ
を保持するものであり、ブロックサイズが不必要に大き
く、第５図および第７図に示す従来例と同様に、キャッ
シュのヒット率が低いという問題を生ずる。

そこで提案されたのが第９図に示すキャッシュメモリ
内蔵DRAM素子である。

このDRAM素子が第５図のDRAM素子と異なるのは以下の
点にある。すなわち、DRAMメモリセルアレイ１は、その
アドレス空間上で複数列のメモリセルからなる複数のブ
ロックに分割されている。第９図においては４つのブロ
ックB1〜B4に分割されている。そして、センスアンプ部
４とI/Oスイッチ部との間にトランスファゲート部11お
よびSRAMメモリセルアレイ12が設けられ、さらにブロッ
クデコーダ13およびウエイデコーダ14が設けられてい
る。ブロックデコーダ13には、ブロック数に応じて列ア
ドレスバッファ８から列アドレス信号CAの一部が供給さ
れるが、その活性化はキャッシュヒット信号CHにより制
御される。また、ウエイデコーダ14には、ウエイアドレ
スバッファ15を介してウエイアドレス信号WAが与えられ
る。ウエイデコーダ14はウエイアドレス信号WAに応じて
SRAMメモリセルアレイ12のワード線を選択駆動する。

第10図は第９図のDRAM素子の一部分の構成を詳細に示
した図である。

第10図において、センスアンプ部４、トランスファゲ
ート部11、SRAMメモリセルアレイ12、I/Oスイッチ部お
よび列デコーダ部６は、DRAMメモリセルアレイ１の複数
のビット線対BL,▲▼に対応して、それぞれ複数の
センスアンプ40、トランスファゲート110、SRAMメモリ
セル120、I/Oスイッチ50および列デコーダ60からなる。
また、DRAMメモリセルアレイ１の各ブロックに対応して
ブロックデコーダ13が配置されている。各センスアンプ
40は各ビット線対BL,▲▼間に接続されている。そ
して各ビット線対BL,▲▼はＮチャネルMOSFETQ1,Q2
からなるトランスファゲート110を介してSRAMメモリセ
ルアレイ12のビット線対SBL,▲▼に接続されてい
る。SRAMメモリセルアレイ12のビット線対SBL,▲
▼はＮチャネルMOSFETQ3,Q4を介してそれぞれI/OバスI/
O,▲▼に接続されている。トランスファゲート11
0のMOSFETQ1,Q2のゲートには、ブロックデコーダ13によ
り各ブロックごとに共通の転送信号が与えられる。ま
た、各I/Oスイッチ50のMOSFETQ3,Q4のゲートには、対応
する列デコーダ60によりコラム選択信号が与えられる。

このDRAM素子においては、ブロックデコーダ13が各ブ
ロックに対応するトランスファゲート110に転送信号を
与えることにより、DRAMメモリセルアレイ１からブロッ
ク単位で同一行上のデータがSRAMメモリセルアレイ12に
転送される。ウエイデコーダ14によりSRAMメモリセルア
レイ12のワード線W₁〜W_nのいずれかが選択されると、そ
のワード線に接続されたSRAMメモリセル120に記憶され
たデータが各ビット線対SBL,▲▼上に読出され
る。ビット線対SBL,▲▼上に読出されたデータ
は、列デコーダ60からI/Oスイッチ50にコラム選択信号
が与えられることによって、I/OバスI/O,▲▼に
読出される。

このDRAM素子によると、複数列の１行のデータを１つ
のデータブロックとして、異なる行上の複数のデータブ
ロックが複数のSRAMメモリセル120に保持される上に、
同一列の異なる行上のデータブロックが同時にSRAMメモ
リセルアレイ12上に保持される（アソシアティビテ
ィ）。したがって、このSRAMメモリセルアレイをキャッ
シュメモリとして利用すれば、データのエントリ数を増
すことができ、その結果、キャッシュのヒット率を向上
することができる。

さらに、SRAMメモリセルアレイ12のワード線W₁〜W_nを
非活性状態に保っておけば、DRAMメモリセルアレイ１へ
の書込動作時やDRAMメモリセルアレイ１からの読出動作
時にも、キャッシュメモリへの転送を行なわない構成が
可能となり、キャッシュメモリシステムへの応用に自由
度が増すという利点が生じる。

第11図は第９図のDRAM素子を利用した簡易キャッシュ
システムの構成を示すブロック図である。

第11図において、メインメモリ30は1M×１構成の８個
のDRAM素子31により1Mバイトに構成されている。第11図
のメモリシステムが第７図のメモリシステムと相違する
のは、DRAM素子31のブロック分けの数およびSRAMメモリ
セルアレイ12のワード線の本数（セット数）に対応して
TAG25およびコンパレータ26の数が増加している点、お
よび、コンパレータ26からの出力であるキャッシュヒッ
ト信号CHおよびウエイトアドレス信号WAがDRAM素子31に
入力されている点である。ここでは、ウエイアドレス信
号は２ビットである。

第11図の簡易キャッシュシステムの動作を従来の簡易
キャッシュシステムの説明で用いた第6A図〜第6C図およ
び第12図の動作波形図を参照しながら説明する。

TAG25には、各ブロック別に最も新しいサイクルで選
択された行に対応する行アドレスが複数組キャッシュ用
アドレスセットとして保持されている。ここでは、ウエ
イトアドレス信号として２ビットを考えているので、４
組の行アドレスが保持されている。したがって、ブロッ
ク数を４とすると16組のアドレスセットがTAG25に記憶
されていることになる。また、よく使用されるアドレス
の組を固定的にTAG25に保持させておいてもよい。

まず、CPU24が必要とするデータに対応するアドレス
信号をアドレスジェネレータ23が発生する。コンパレー
タ26は、20ビットのアドレス信号のうち10ビットの行ア
ドレス信号RAおよび列アドレス信号CAのうちブロック分
けに相当する複数ビット（第９図に示す例では２ビッ
ト）と、TAG25に保持されたアドレスセットとを比較す
る。そして両者が一致すればキャッシュにヒットしたこ
とになり、コンパレータ26は高レベルのキャッシュヒッ
ト信号CHおよびヒットしたブロックのウエイアドレス信
号WAを発生する。ステートマシン27は、このキャッシュ
ヒット信号CHに応答して、ロウアドレスストロープ信号
▲▼を低レベルに保ったままコラムアドレススト
ローブ信号▲▼をトグルし、これに応答してアド
レスマルチプレクサ22はDRAM素子31に10ビットの列アド
レス信号CAを与える（第12図参照）。このとき、DRAM素
子31においては、第９図に示したようにキャッシュヒッ
ト信号CHによる制御により、列アドレス信号CAはブロッ
クデコーダ13には供給されない。したがって、DRAMメモ
リセルアレイ１とSRAMメモリセルアレイ12とは分離され
た状態を保つ。そして、ウエイアドレス信号WAに対応し
た１行分のSRAMメモリセル120から各ビット線対SBL,▲
▼上にデータが読出される。また、列アドレス信
号CAに応じたI/Oスイッチ50が、列デコーダ60により導
通状態にされる。これにより、列アドレス信号CAおよび
ウエイアドレス信号WAに対応するSRAMメモリセル120内
のデータがI/OバスI/O,▲▼および出力バッファ
９を介して出力される。このようにヒットした場合に
は、SRAMメモリセル120からページモードのようにアク
セスタイムt_CACで高速に出力データが得られることにな
る。

一方、アドレスジェネレータ23から発生されたアドレ
ス信号とTAG25に保持されたキャッシュ用アドレスセッ
トとが不一致のときは、キャッシュミスしたことにな
り、コンパレータ26は高レベルのキャッシュヒット信号
CHを発生しない。この場合、ステートマシン27は通常の
読出サイクルの▲▼および▲▼制御を行な
い、アドレスマルチプレクサ22は行アドレス信号RAおよ
び列アドレス信号CAを順にDRAM素子31に供給する（第12
図参照）。このようにキャッシュミスした場合には、低
速のアクセスタイムt_RACで出力データが得られることに
なるので、ステートマシン27はウエイト信号Waitを発生
し、CPU24に待機をかける。キャッシュミスの場合は、
そのときにアクセスされたメモリセルを含むブロックの
データが、ブロックデコーダ13により導通状態とされる
トランスファゲート110を介して、DRAMメモリセルアレ
イ１のビット線BL,▲▼から、ウエイアドレス信号W
Aにより選択されたSRAMメモリセル120のブロックに一括
転送される。これにより、このブロックのSRAMメモリセ
ル120の記憶内容が書換えられる。また、そのブロック
の対応するウエイアドレス信号WAに関するTAG25には新
しいアドレスセットが保持される。

このように、第９図のDRAM素子を用いた簡易キャッシ
ュシステムにおいては、キャッシュメモリとしてのSRAM
メモリセルアレイ12に複数のブロックのデータ保持され
るので、TAG25へのデータのエントリ数を増加すること
が可能となり、キャッシュのヒット率が高くなる。

また、ここでは、キャッシュミスした場合に、DRAMメ
モリセルアレイにアクセスすると同時に、SRAMメモリセ
ルアレイからなるキャッシュメモリにデータを転送する
例を示したが、SRAMメモリセルアレイのすべてのワード
線を非選択状態にすることでこの転送を禁止することも
できる。同様に、DRAMメモリセルアレイへの書込動作の
場合も、SRAMメモリセルアレイへ転送するか否かを選択
することも可能である。なお、第11図に示した例は、４
ウエイセットアソシアティブキャッシュシステムに相当
する。

［発明が解決しようとする問題点］しかし、上記の簡易キャッシュシステムにおいては、
キャッシュヒットした場合、キャッシュメモリとしての
SRAMメモリセルアレイ12をアクセスするためのアドレス
信号のうちウエイアドレス信号WAは、コンパレータ26で
の比較後に出力される。したがって、ウエイアドレス信
号WAのDRAM素子31への供給が遅れるため、SRAMメモリセ
ルアレイ12のワード線の駆動が遅れ、高速のSRAMメモリ
セルアレイ12をキャッシュメモリとして使用できる装置
でありながら、ヒット時のアクセスタイムを高速にでき
ないという欠点があった。

以上に説明したように、従来のキャッシュシステムに
は、キャッシュのヒット率が低いことおよびアクセスタ
イムが高速化できないこと等の種々の問題があった。

この発明の目的は、キャッシュのヒット率を高くし、
アクセスタイムを高速化し得る半導体記憶装置を提供す
ることである。

［問題点を解決するための手段］この発明に係る半導体記憶装置は、複数行および複数
列に配列され、各々が情報を記憶する複数のメモリセル
を有し、複数列単位の複数のブロックに分割されたメイ
ンメモリと、複数のスタティック形メモリセルを有し、
メインメモリからブロック単位で読出された情報をブロ
ック単位で記憶するキャッシュメモリとを備えたもので
ある。

キャッシュメモリの複数のスタティック形メモリセル
は、１行または複数行、複数列に配列されているととも
に、メインメモリの各ブロックにおける複数列と同数の
複数列単位の複数のブロックに分割される。

メインメモリとキャッシュメモリとは、メインメモリ
からブロック単位で読出された情報をブロック単位でキ
ャッシュメモリに転送するための転送手段によって接続
され、かつ、転送手段は、メインメモリからブロック単
位で読出された情報を選択的に転送するように転送制御
手段によって制御される。

転送手段は、メインメモリとキャッシュメモリとの間
に挿入された内部I/O帯と、メインメモリと内部I/O帯と
の間に設けられ、メインメモリからブロック単位で読出
された情報を内部I/O帯に転送するためのトランスファ
ゲート手段とを含む。

転送制御手段は、ブロック選択アドレスに応じて複数
のブロックのいずれかを選択するためのブロックデコー
ダの出力をトランスファゲート手段に与えて選択駆動す
る。

［作用］この発明に係る半導体記憶装置においては、複数列単
位の複数のブロックに分割されたメインメモリからブロ
ック単位で情報が読出される。そして、そのブロック単
位の情報が複数のスタティック形メモリセルを有するキ
ャッシュメモリにブロック単位で記憶される。メインメ
モリとキャッシュメモリとの間の情報の転送の際には、
メインメモリの列とキャッスメモリの列との関係は必ず
しも１対１に限定されていない。

このように、メインメモリからブロック単位で読出さ
れた情報がキャッシュメモリにブロック単位で記憶され
るようにしたため、データのエントリ数を増加し得る。
その結果、キャッシュのヒット率を高くすることがで
き、さらに、アクセスタイムを高速化することができ
る。

［実施例］以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明の一実施例によるDRAM素子の構成を
示すブロック図である。

この実施例は以下の点を除いて第９図に示すDRAM素子
と同様であり、相当部分には同一の参照番号を付し、適
宜その説明を省略する。

図において、メインメモリであるDRAMメモリセルアレ
イ１は、そのアドレス空間上で複数のブロックに分割さ
れている。この実施例では４つのブロックBK1〜BK4に分
解されている。一方、キャッシュメモリであるSRAMメモ
リセルアレイ12は複数列単位の複数のブロックである複
数のウエイに分割されている。この実施例では４つのウ
エイＡ〜Ｄに分解されている。但し、DRAMメモリセルア
レイ１のブロック数とSRAMメモリセルアレイ12のウエイ
数は異なっていてもよい。

DRAMメモリセルアレイ１とSRAMメモリセルアレイ12と
の間には、転送手段として、センスアンプ部４、ブロッ
クトランスファゲート部11、内部I/O帯41、およびウエ
イトランスファゲート部42が配置されている。ブロック
トランスファゲート部11は、DRAMメモリセルアレイ１の
いずれかのブロックの１行のデータを内部I/O帯41に転
送するものである。ブロック選択手段であるブロックデ
コーダ13は、列アドレス信号CAのうちの一部（この実施
例の場合２ビット）に応答して、DRAMメモリセルアレイ
１のどのブロックのデータを転送するかをブロックトラ
ンスファゲート部11に指令するものである。ウエイトラ
ンスファゲート部42は、内部I/O帯41に転送されたデー
タを、SRAMメモリセルアレイ12のいずれかのウエイに転
送するものである。転送制御手段であるウエイデコーダ
14は、ウエイアドレスバッファ15を介して与えられるウ
エイアドレス信号WAに応答して、内部I/O帯41のデータ
をSRAMメモリセルアレイ12のどのウエイに転送するかを
ウエイトランスファゲート部42に指令するものである。

SRAMメモリセルアレイ12には、キャッシュ行デコーダ
43、キャッシュI/Oスイッチ部44およびキャッシュ列デ
コーダ部45が設けられている。キャッシュ行デコーダ43
は、キャッシュアドレスバッファ46から与えられるキャ
ッシュ行アドレス信号に応答して、SRAMメモリセルアレ
イ12の１行を選択するものである。キャッシュ列デコー
ダ部45は、キャッシュアドレスバッファ46から与えられ
るキャッシュ列アドレス信号に応答して、各ウエイ内の
１列を選択するものである。キャッシュアドレスバッフ
ァ46は、DRAMメモリセルアレイ１に与えられる列アドレ
ス信号CAをキャッシュアドレス信号CCAとして入力し、
その一部をキャッシュ行デコーダ43にキャッシュ行アド
レス信号として与え、他をキャッシュ列デコーダ43にキ
ャッシュ列アドレス信号として与えるものである。キャ
ッシュI/Oスイッチ部44には、SRAMメモリセルアレイ12
の各ウエイに対応する複数のSRAM用センスアンプ47がそ
れぞれI/O線対I/O_A〜I/O_Dを介して接続されている。

キャッシュ行デコーダ43およびキャッシュ列デコーダ
部45により各ウエイごとに選択されたSRAMメモリセルア
レイ12内のデータがそれぞれ対応するSRAM用センスアン
プ47により検知、増幅される。ウエイセレクタ48は、ウ
エイアドレスバッファ15から与えられるウエイアドレス
信号WAに応答して、複数のSRAM用センスアンプ47により
与えられたデータのうちの１つを選択して、出力バッフ
ァ9bを介してキャッシュ出力データD_OUTとして外部に出
力するものである。キャッシュ入力データD_INとして入
力バッファ10bに与えられたデータをSRAMメモリセルア
レイ12の１つのメモリセルに書込む場合は、上記と逆の
経路で行なわれる。

第１図においては、DRAMメモリセルアレイ１のブロッ
クBK1の各行のデータA₁,B₁,C₁およびD₁がSRAMメモリセ
ルアレイ12の各ウエイA,B,CおよびＤの同一行にそれぞ
れ転送された状態が示されている。

第２図は、第１図の一部分の構成を詳細に示す図であ
る。

DRAMメモリセルアレイ１の各ブロックBK1〜BK4におい
て、センスアンプ部４およびブロックトランスファゲー
ト部11は、ｎ組のビット線対BL₁〜BL_nに対応してそれぞ
れｎ個のセンスアンプ部40およびｎ個のブロックトラン
スファゲート110からなる。また、内部I/O帯41は、ｎ組
のI/O線対I/O₁〜I/O_nからなる。各ブロックのビット線
対BL₁〜BL_nはセンスアンプ40およびブロックトランスフ
ァゲート110を介して対応するI/O線対I/O₁〜I/O_nにそれ
ぞれ接続されている。

一方、SRAMメモリセルアレイ12は４つのウエイに分割
され、各ウエイはｎ列のSRAMメモリセル120、すなわち
ｎ組のビット線対SBL₁〜SBL_nからなる。各ウエイにおい
て、ウエイトランスファゲート部42は、ｎ組のビット線
対SBL₁〜SBL_nに対応してそれぞれｎ個のウエイトランス
ファゲート420からなる。各ウエイにおけるｎ組のビッ
ト線対SBL₁〜SBL_nは、それぞれウエイトランスファゲー
ト420を介して内部I/O帯41の対応するI/O線対I/O₁〜I/O
_nにそれぞれ接続されている。キャッシュI/Oスイッチ部
44は、SRAMメモリセルアレイ12の各ビット線対SBL₁〜SB
L_nに対応する複数のキャッシュI/Oスイッチ440および各
ウエイに対応する４組のI/O線I/O_A〜I/O_Dからなる。各
ウエイに属するｎ組のビット線対SBL₁〜SBL_nは、それぞ
れキャッシュI/Oスイッチ440を介して、そのウエイに対
応するI/O線に接続されている。たとえば、ウエイＣに
属するビット線対SBL₁〜SBL_nはすべてI/O線対I/O_Cに接
続されている。また、各ウエイごとにキャッシュ列デコ
ーダ部45が設けられている。各ウエイのキャッシュ列デ
コーダ部45は、各列に対応するｎ個のキャッシュ列デコ
ーダ450からなる。各キャッシュ列デコーダ450は、対応
するキャッシュI/Oスイッチ440のMOSトランジスタのゲ
ートに接続されている。

第３図は、第１図のDRAM素子を利用した簡易キャッシ
ュシステムの構成を示すブロック図である。

第３図において、メインメモリ30は1M×１構成の８個
のDRAM素子31により1Mバイトに構成されている。第３図
のメモリシステムが第11図のメモリシステムと相違する
のは、コンパレータ26からの出力であるキャッシュヒッ
ト信号CHの代わりに、マルチプレクサ22によりマルチプ
レクスされる前の列アドレス信号に相当する10ビットの
アドレス信号がキャッシュアドレス信号CCAとしてDRAM
素子31に入力されている点、および、キャッシュヒット
信号CHに応答してステートマシン27が発生するデータセ
レクト信号DSがデータセレクタ51に入力されている点で
ある。データセレクタ51は、データセレクト信号DSに応
答して、DRAM素子31から与えられるDRAMデータDDまたは
キャッシュデータCDを選択して出力するものである。

第３図の簡易キャッシュシステムの動作を第４図に示
す動作波形図を参照しながら説明する。

TAG25には、各ブロック別に最も新しいサイクルで選
択された行に対応する行アドレスが複数組キャッシュ用
アドレスセットして保持されている。ここでは、ウエイ
アドレス信号WAとして２ビットを考えているので、４組
の行アドレスが保持されている。したがって、ブロック
を４とすると16組のアドレスセットがTAG25に記憶され
ていることになる。また、よく使用されるアドレスを固
定的にTAG25に保持させておいてもよい。

そのようによく使用されるアドレスを固定的に保持さ
せるのは、キャッシュメモリの使用効率を高くするため
である。それを第１図のDRAM素子において実現する場合
は、SRAMメモリセルアレイ12の一部のブロック（たとえ
ば１つのブロック）のデータをデータ固定にすればよ
い。

まず、CPU24が必要とするデータに対応するアドレス
信号をアドレスジェネレータ23が発生する。コンパレー
タ26は、20ビットのアドレス信号のうち10ビットの行ア
ドレス信号RAおよび列アドレス信号CAのうちブロック分
けに相当する複数ビット（第３図に示す例では２ビッ
ト）とTAG25に保持されたアドレスセットとを比較す
る。そして両者が一致すればキャッシュがヒットしたこ
とになり、コンパレータ26は高レベルのキャッシュヒッ
ト信号CHおよびヒットしたブロックのウエイアドレス信
号WAを発生する。

このコンパレータ26によるアドレス信号の比較に先立
って、キャッシュヒットすることを前提に、DRAM素子31
へは10ビットのキャッシュアドレス信号CCAが入力さ
れ、SRAMメモリセルの読出動作が進行している。ここで
は４ウエイを考えているので４ビットの読出動作が進行
している。したがって、キャッシュにヒットしたとき
は、ウエイアドレス信号WAが入力されると、高速に所望
のデータがキャッシュデータCDとしてキャッシュ出力バ
ッファ9bを介して出力され、キャッシュヒット信号CHに
応答して発生されるデータセレクト信号DSによって、デ
ータセレクタ51からキャッシュメモリのデータが得られ
ることになる。

逆に、コンパレータ26に入力されたアドレス信号がTA
G25に保持されたアドレスセットと不一致のときは、キ
ャッシュミスしたことになり、コンパレータ26はキャッ
シュヒット信号CHを発生しない。これにより、SRAMメモ
リセルから出力されるキャッシュデータCDは無視される
ことになる。この場合、ステートマシン27は通常の読出
サイクルの▲▼および▲▼制御を行ない、
アドレスマルチプレクサ22は行アドレス信号RAおよび列
アドレス信号CAを順にDRAM素子31に供給する（第４図参
照）。このようにキャッシュミスした場合には、低速の
アクセスタイムt_RACで出力データが得られることになる
ので、ステートマシン27はウエイト信号Waitを発生し、
CPU24に待機をかける。キャッシュミスの場合は、その
ときにアクセスされたメモリセルを含むブロックのデー
タが、ブロックデコーダ13により導通状態とされるブロ
ックトランスファゲート110を介して、内部I/O帯41のI/
O線対I/O₁〜I/O_nに転送される。そして、それらのデー
タはウエイアドレス信号WAにより選択されるウエイトラ
ンスファゲート420を介してSRAMメモリセルアレイ12の
適当なウエイに転送され、キャッシュ行デコーダ43によ
り選択された行上のSRAMメモリセル120の記憶内容が書
換えられる。また、そのデータのブロックの対応するウ
エイに関するTAG25には、今回アクセスされた新しいア
ドレスセットが保持される。

以上説明したように、上記実施例では、キャッシュメ
モリとしてのSRAMメモリセルアレイ120に複数ブロック
分のデータが保持されるので、TAG25へのデータのエン
トリ数を増すことができ、その結果ヒットの確率を向上
せることができ、かつ、キャッシュメモリのアクセスタ
イムが高速になるという効果がある。

［発明の効果］以上ようにこの発明によれば、メインメモリからブロ
ック単位で読出された情報が、複数のスタティック形メ
モリセルを有するキャッシュメモリにブロック単位で記
憶されるようにしたため、ブロックサイズを不必要に大
きくすることなく、データのエントリ数を効率的に増加
することができる。その結果、キャッシュのヒット率を
向上することができ、さらに、アクセスタイムを高速化
することができる。したがって、この発明の半導体記憶
装置を用いれば、キャッシュのヒット率が高く高速な簡
易セットアソシアティブキャッシュシステムを構成する
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の構
成を示すブロック図、第２図は第１図の半導体記憶装置
の一部分の構成を詳細に示すブロック図、第３図は第１
図の半導体記憶装置を利用した簡易セットアソシアティ
ブキャッシュシステムの構成を示すブロック図、第４図
は第３図の簡易キャッシュシステムの動作波形図、第５
図は従来のDRAM素子の構成を示すブロック図、第6A図は
従来のDRAM素子の通常の読出サイクルの動作波形図、第
6B図は従来のDRAM素子のページモードサイクルの動作波
形図、第6C図は従来のDRAM素子のスタティックコラムモ
ードサイクルの動作波形図、第７図は第５図のDRAM素子
を利用した簡易キャッシュシステムの構成を示すブロッ
ク図、第８図は第７図の簡易キャッシュシステムの動作
波形図、第９図はキャッシュメモリ内蔵DRAM素子の構成
を示すブロック図、第10図は第９図のDRAM素子の一部分
の構成を詳細に示すブロック図、第11図は第９図のDRAM
素子を利用した簡易キャッシュシステムの構成を示すブ
ロック図、第12図は第11図の簡易キャッシュシステムの
動作波形図である。図において、１はDRAMメモリセルアレイ、２はワードド
ライバ、３は行デコーダ部、４はセンスアンプ部、５は
I/Oスイッチ部、６は列デコーダ部、７は行アドレスバ
ッファ、８は列アドレスバッファ、9a,9bは出力バッフ
ァ、10a,10bは入力バッファ、11はブロックトランスフ
ァゲート部、12はSRAMメモリセルアレイ、13はブロック
デコーダ、14はウエイデコーダ、15はウエイアドレスバ
ッファ、41は内部I/O帯、42はウエイトランスファゲー
ト部、43はキャッシュ行デコーダ、44はキャッシュI/O
スイッチ部、45はキャッシュ列デコーダ部、46はキャッ
シュアドレスバッファ、47はSRAM用センスアンプ、48は
ウエイセレクタ、BL,▲▼はDRAMメモリセルアレイ
のビット線対、SBL,▲▼はSRAMメモリセルアレイ
のビット線対である。なお、図中、同一番号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−61082（ＪＰ，Ａ) 特開昭62−38590（ＪＰ，Ａ) 特開平１−39691（ＪＰ，Ａ) 特開平１−84492（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数行および複数列に配列され、各々が情
報を記憶する複数のメモリセルを有し、複数列単位の複
数のブロックに分割されたメインメモリと、複数のスタティック形メモリセルを有し、前記メインメ
モリからブロック単位で読出された情報をブロック単位
で記憶するキャッシュメモリとを備え、前記キャッシュメモリの複数のスタティック形メモリセ
ルは、１行または複数行、複数列に配列されているとと
もに、前記メインメモリの各ブロックにおける複数列と
同数の複数列単位の複数のブロックに分割され、前記メインメモリと前記キャッシュメモリとは、前記メ
インメモリからブロック単位で読出された情報をブロッ
ク単位で前記キャッシュメモリに転送するための転送手
段によって接続され、かつ、前記転送手段は、前記メイ
ンメモリからブロック単位で読出された情報を選択的に
転送するように転送制御手段によって制御され、前記転送手段は、前記メインメモリと前記キャッシュメモリとの間に挿入
された内部I/O帯と、前記メインメモリと前記内部I/O帯との間に設けられ、
前記メインメモリから前記ブロック単位で読出された情
報を前記内部I/O帯に転送するためのトランスファゲー
ト手段とを含み、前記転送制御手段は、ブロック選択アドレスに応じて前
記複数のブロックのいずれかを選択するためのブロック
デコーダの出力を前記トランスファゲート手段に与えて
選択駆動する、半導体記憶装置。
【請求項２】前記メインメモリの複数のブロックのそれ
ぞれは、半導体基板上に物理的に固まって形成されると
ともに、前記半導体基板上における隣接するブロック間
に境界領域が設けられる、特許請求の範囲第１項に記載
の半導体記憶装置。