JPH01159891A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01159891A JPH01159891A JP62322126A JP32212687A JPH01159891A JP H01159891 A JPH01159891 A JP H01159891A JP 62322126 A JP62322126 A JP 62322126A JP 32212687 A JP32212687 A JP 32212687A JP H01159891 A JPH01159891 A JP H01159891A
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- memory cell
- address
- cell array
- sense amplifier
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- Pending
Links
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- 230000003068 static effect Effects 0.000 claims abstract description 45
- 230000006870 function Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 16
- 101100495513 Mus musculus Cflar gene Proteins 0.000 description 8
- 238000003491 array Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 208000037656 Respiratory Sounds Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010037833 rales Diseases 0.000 description 2
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 1
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
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- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はキャッシュメモリを内部に有する半導体記憶
装置に関する。
装置に関する。
従来、コンピュータシステムのコストパフォーマンスを
向上させるため、低速だが低コストで大容量なダイナミ
ックRAM (DRAM)をメインメモリに使用し、こ
のメインメモリとCPU間に高速なバッファとして、小
容量の高速メモリを設けることが、よく行われていた。
向上させるため、低速だが低コストで大容量なダイナミ
ックRAM (DRAM)をメインメモリに使用し、こ
のメインメモリとCPU間に高速なバッファとして、小
容量の高速メモリを設けることが、よく行われていた。
上記した高速バッフ?はキャッシュメモリと呼ばれ、C
PUが必要としそうなデータのブロックをメインメモリ
からコピーし、保持している。CPUがアクセスするア
ドレスのデータがキャッシュメモリ内に存在する時(キ
ャツシュヒツト) 、CPUは必要とするデータをキャ
ッシュメモリより取り込む。一方、CPLIがアクセス
するアドレスのデータがキャッシュメモリ内に存在しな
い時(キャッシュミス)、CPUは低速なメインメモリ
(DRAM)より、必要とするデータを取込む。
PUが必要としそうなデータのブロックをメインメモリ
からコピーし、保持している。CPUがアクセスするア
ドレスのデータがキャッシュメモリ内に存在する時(キ
ャツシュヒツト) 、CPUは必要とするデータをキャ
ッシュメモリより取り込む。一方、CPLIがアクセス
するアドレスのデータがキャッシュメモリ内に存在しな
い時(キャッシュミス)、CPUは低速なメインメモリ
(DRAM)より、必要とするデータを取込む。
上記したキャッシュメモリシステムをメモリシステムに
組み込むには、高価な高速メモリを必要とするのでコス
トを重視する小型のコンピュータシステムでは使用する
ことができなかった。そこで、DRAMの有しているペ
ージモード、スタティックコラムモード等の高速アクセ
ス機能を利用し、簡易なキャッシュシステムを構成して
いた。
組み込むには、高価な高速メモリを必要とするのでコス
トを重視する小型のコンピュータシステムでは使用する
ことができなかった。そこで、DRAMの有しているペ
ージモード、スタティックコラムモード等の高速アクセ
ス機能を利用し、簡易なキャッシュシステムを構成して
いた。
以下、第5図の波形図を参照して、ベージモード、スタ
ティックコラムモードの説明を行う。同図において(a
)は通常のDRAMのサイクル、(1))はページモー
ドサイクル、(C)はスタティックコラムモードサイク
ルである。
ティックコラムモードの説明を行う。同図において(a
)は通常のDRAMのサイクル、(1))はページモー
ドサイクル、(C)はスタティックコラムモードサイク
ルである。
同図(a)に示すように、通常サイクルでは、信号RA
S (Row Address 5trobe)の降
下エツジでマルチプレクスアドレス信号MAより行アド
レス(Row Address) RAをDRAM内に
取込み、信号CA S (Column Addre
ss 5trobe)の降下エツジでマルチプレクスア
ドレス信号MAより列アドレス(Column Add
re3S)CAをDRAM内に取り込む。
S (Row Address 5trobe)の降
下エツジでマルチプレクスアドレス信号MAより行アド
レス(Row Address) RAをDRAM内に
取込み、信号CA S (Column Addre
ss 5trobe)の降下エツジでマルチプレクスア
ドレス信号MAより列アドレス(Column Add
re3S)CAをDRAM内に取り込む。
そして、行アドレスRA、列アドレスCAにより選択さ
れたメモリセルのデータをデータ出力D として得る
。通常サイクルは上記したサイut クルでデータを読み出すため、アクセス時間としては信
号RASの降下エツジ時からデータ出力D が有効に
なるまでの時間t (RASアout
RACクセスタイム)を要する。このア
クセス時間tRACは、通常100ns程度である。な
お、tRPは信号RA S t)) 4tすfp−ジ時
門、tcはサイクル時間であり、通常tc−200ns
程度である。
れたメモリセルのデータをデータ出力D として得る
。通常サイクルは上記したサイut クルでデータを読み出すため、アクセス時間としては信
号RASの降下エツジ時からデータ出力D が有効に
なるまでの時間t (RASアout
RACクセスタイム)を要する。このア
クセス時間tRACは、通常100ns程度である。な
お、tRPは信号RA S t)) 4tすfp−ジ時
門、tcはサイクル時間であり、通常tc−200ns
程度である。
同図(b)に示すように、ページモードサイクルでは同
一行アドレスRA上で複数の列アドレスCAでデータの
読出しが行える。従って、アクセス時間は信号CASの
降下エツジ時からデータ出力D が有効になるまでの
時間t (CASアout
CACクセスタイム)となり、通常サイクルでのア
クセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tcpは信号CASのプリチャ
ージ時間、t、Cはサイクル時間である。
一行アドレスRA上で複数の列アドレスCAでデータの
読出しが行える。従って、アクセス時間は信号CASの
降下エツジ時からデータ出力D が有効になるまでの
時間t (CASアout
CACクセスタイム)となり、通常サイクルでのア
クセス時間tRACの半分程度の時間となり、通常50
ns程度である。なお、tcpは信号CASのプリチャ
ージ時間、t、Cはサイクル時間である。
同図(C)に示すように、スタティックコラムモードで
はべ−・ジモートの信号CASの立下りエツジを不要に
し、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルヂブレ
クスアドレスMA変化時からデータ出力り。utが有効
になるまでの時間tAA 〈アドレスアクセスタイム)
となり、tCAC同様通常サイクルでのアクセス時間t
RACの半分程度となり7通常5011S程度である。
はべ−・ジモートの信号CASの立下りエツジを不要に
し、列アドレスCAをあたかもスタティックRAMのよ
うに動作させている。従ってアクセス時間はマルヂブレ
クスアドレスMA変化時からデータ出力り。utが有効
になるまでの時間tAA 〈アドレスアクセスタイム)
となり、tCAC同様通常サイクルでのアクセス時間t
RACの半分程度となり7通常5011S程度である。
第6図は、ベージモードあるいはスタティックコラムモ
ードが可能な従来のDRAM素子の基本構成を示す構成
ブロック図である。
ードが可能な従来のDRAM素子の基本構成を示す構成
ブロック図である。
同図に示すように、行アドレスバツフア12列アドレス
バッファ2がマルチプレクスアドレス信号MAより各々
行アドレスRA、列アドレスCAを取込んでいる。そし
て信j8RASの降下エツジが行アドレスバッファ1に
入力されると、行アドレスRAが行デコーダ3へ送られ
、次段のワードドライバ4を駆動することで、行アドレ
スRAにより選択されたメモリセルアレイ5内の1本の
ワード線(図示せず)を活性化する。
バッファ2がマルチプレクスアドレス信号MAより各々
行アドレスRA、列アドレスCAを取込んでいる。そし
て信j8RASの降下エツジが行アドレスバッファ1に
入力されると、行アドレスRAが行デコーダ3へ送られ
、次段のワードドライバ4を駆動することで、行アドレ
スRAにより選択されたメモリセルアレイ5内の1本の
ワード線(図示せず)を活性化する。
そして、活性化されたワード線に接続された全メモリセ
ルのデータが、メモリセルアレイ5内の全ビット線(図
示せず)を介してセンスアンプ6へ送られる。センスア
ンプ6は得られたデータを検知し、層幅する。したがっ
て、この時点で指定された行アドレスRA−行分のデー
タがセンスアンプ6にラッチされている。以降、行アド
レスRAが同一のデータをアクセスする場合は、前述し
たベージモード、スタティックコラムモードが利用でき
る。
ルのデータが、メモリセルアレイ5内の全ビット線(図
示せず)を介してセンスアンプ6へ送られる。センスア
ンプ6は得られたデータを検知し、層幅する。したがっ
て、この時点で指定された行アドレスRA−行分のデー
タがセンスアンプ6にラッチされている。以降、行アド
レスRAが同一のデータをアクセスする場合は、前述し
たベージモード、スタティックコラムモードが利用でき
る。
つまり、ベージモードでは、信号CASの降下エツジが
列アドレスバッフ?2に入力されると、列アドレスCA
が列デコーダ7に送られ、センスアンプ6に格納されて
いるデータ群のいずれかを有効にすることで、出力バッ
ファ8を介してデータ出力り。utを得る。スタティッ
クコラムモードの場合も起動をマルチルクスアドレスM
Aの変化による点を除き同様の酌作を行う。なお、9は
データの入出力を制tillするI10スイッチ、10
は入力バッファ、Dinはデータ入力である。
列アドレスバッフ?2に入力されると、列アドレスCA
が列デコーダ7に送られ、センスアンプ6に格納されて
いるデータ群のいずれかを有効にすることで、出力バッ
ファ8を介してデータ出力り。utを得る。スタティッ
クコラムモードの場合も起動をマルチルクスアドレスM
Aの変化による点を除き同様の酌作を行う。なお、9は
データの入出力を制tillするI10スイッチ、10
は入力バッファ、Dinはデータ入力である。
第7図はベージモード(あるいはスタティックコラムモ
ード)を利用した簡易キャッシュシステムを有する従来
のメモリシステムのブロック構成図である。同図に示す
ように、このメモリシステムは8個の1MX1構成のD
RAM素子11〜18を使用し構成した1Mパイ1〜の
メモリシステムである。従ってアドレス線は20本(2
”−1048576=IM)必要とするが、実際上はア
ドレスマルチプレクサ21より行アドレスRA (10
ビット)1列アドレスCA(10ヒツト)に分けたマル
チプレクスアドレス信号MAが送られる10本のアドレ
ス線が各々のDRAM素子11〜18に接続されている
。
ード)を利用した簡易キャッシュシステムを有する従来
のメモリシステムのブロック構成図である。同図に示す
ように、このメモリシステムは8個の1MX1構成のD
RAM素子11〜18を使用し構成した1Mパイ1〜の
メモリシステムである。従ってアドレス線は20本(2
”−1048576=IM)必要とするが、実際上はア
ドレスマルチプレクサ21より行アドレスRA (10
ビット)1列アドレスCA(10ヒツト)に分けたマル
チプレクスアドレス信号MAが送られる10本のアドレ
ス線が各々のDRAM素子11〜18に接続されている
。
第8図は、第7図で示したメモリシステムのキャッシュ
動作を示した波形図である。以下、第8図および第6図
を参照しつつ第7図のメモリシステムの動作を説明する
。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRAIがラッチされており、センスアンプ6内
には行アドレスRA1の全データが既にラッチされてい
るとする。
動作を示した波形図である。以下、第8図および第6図
を参照しつつ第7図のメモリシステムの動作を説明する
。なお、ラッチ22には、既に直前にアクセスされた行
アドレスRAIがラッチされており、センスアンプ6内
には行アドレスRA1の全データが既にラッチされてい
るとする。
このような状態で、CPU26が必要とするデータの2
0ビットのアドレス信号Adを7ドレスジエネレータ2
3より発生する。このアドレス信号Adから行アドレス
RA2がコンパレータ24に入力され、コンパレータ2
4はこの行アドレスRA2とラッチ22に格納されてい
る行アドレスRA1との比較を行い、RAI−RA2で
あれば、センスアンプ6に保持しているデータ群にアク
セスされた(主11ツシ1ヒツト)ごとになり、コンパ
レータ24は活性化したく″H″レベル)キャツシュヒ
ツト信号CH(Cache Hit)をステートマシン
25に送る。活性化した信号CHを受けたステートマシ
ン25は信号RASを“L″ルベル保ったまま、信号C
ASをトグルする(立ち上げた模に立ち下げる)ベージ
モード制御を行い、アドレスマルチプレクサ21はDR
AM素子11〜18にマルチプレクスアドレスMAとし
て、列アドレスCAを供給し、各DRAM素子11〜1
8のセンスアンプ6に格納されたデータ群より、列デコ
ーダ7により選択されたデータを取り出す。
0ビットのアドレス信号Adを7ドレスジエネレータ2
3より発生する。このアドレス信号Adから行アドレス
RA2がコンパレータ24に入力され、コンパレータ2
4はこの行アドレスRA2とラッチ22に格納されてい
る行アドレスRA1との比較を行い、RAI−RA2で
あれば、センスアンプ6に保持しているデータ群にアク
セスされた(主11ツシ1ヒツト)ごとになり、コンパ
レータ24は活性化したく″H″レベル)キャツシュヒ
ツト信号CH(Cache Hit)をステートマシン
25に送る。活性化した信号CHを受けたステートマシ
ン25は信号RASを“L″ルベル保ったまま、信号C
ASをトグルする(立ち上げた模に立ち下げる)ベージ
モード制御を行い、アドレスマルチプレクサ21はDR
AM素子11〜18にマルチプレクスアドレスMAとし
て、列アドレスCAを供給し、各DRAM素子11〜1
8のセンスアンプ6に格納されたデータ群より、列デコ
ーダ7により選択されたデータを取り出す。
このようにキャツシュヒツトした場合、DRAM素子1
1〜18から高速なアクセス時間t。ACで、出力デー
タD。、tが得られる。
1〜18から高速なアクセス時間t。ACで、出力デー
タD。、tが得られる。
一方、コンパレータ24において、RAI≠RA2が判
定されると、センスアンプ6に保持しているデータ群以
外にアクセスされた(キャッシュミス)ことになり、コ
ンパレータ24はステートマシン25に非活性(“L′
″レベル)の信号CHを発生する。この時、ステートマ
シン25は信号RAS、CASの順にトグルする通常サ
イクルのDRAM素子11〜18の制御を行い、アドレ
スマルチプレクサ21は行アドレスRA2.列アドレス
CAの順にマルチプレクスアドレスMAをDRAM素子
11〜18に供給する。このようにキャッシュミスした
場合、信号RASを第8図に示すようにプリチャージし
、さらにDRAM素子11〜18から低速なアクセス時
間tRACで出力データD。utが得られることになる
。このため、ステートマシン25はウェイト信号Wai
tを発生し、CPU26に待機をかける。また、ラッチ
22はコンパレータ24より活性化されないキャツシュ
ヒツト信号CHを受けると新しい行アドレスRA2を保
持する。
定されると、センスアンプ6に保持しているデータ群以
外にアクセスされた(キャッシュミス)ことになり、コ
ンパレータ24はステートマシン25に非活性(“L′
″レベル)の信号CHを発生する。この時、ステートマ
シン25は信号RAS、CASの順にトグルする通常サ
イクルのDRAM素子11〜18の制御を行い、アドレ
スマルチプレクサ21は行アドレスRA2.列アドレス
CAの順にマルチプレクスアドレスMAをDRAM素子
11〜18に供給する。このようにキャッシュミスした
場合、信号RASを第8図に示すようにプリチャージし
、さらにDRAM素子11〜18から低速なアクセス時
間tRACで出力データD。utが得られることになる
。このため、ステートマシン25はウェイト信号Wai
tを発生し、CPU26に待機をかける。また、ラッチ
22はコンパレータ24より活性化されないキャツシュ
ヒツト信号CHを受けると新しい行アドレスRA2を保
持する。
従来の簡易キャッシュシステムは以上のようにセンスア
ンプ6によりラッチする形式で構成されているので、エ
ントリー数は1である。従って、同じ行アドレスRAに
連続してアクセスする場合のみにキャツシュヒツトとな
るため、例えば連続する2つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などには
、必ずキャッシュミスが生じてしまうことになり、キャ
ツシュヒツト率が低いという問題点があった。
ンプ6によりラッチする形式で構成されているので、エ
ントリー数は1である。従って、同じ行アドレスRAに
連続してアクセスする場合のみにキャツシュヒツトとな
るため、例えば連続する2つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などには
、必ずキャッシュミスが生じてしまうことになり、キャ
ツシュヒツト率が低いという問題点があった。
この発明は、上記した問題点を解決するためになされた
もので、キャツシュヒツト率を向上させた簡易キャッシ
ュシステムを有する半導体記憶装置を得ることを目的と
する。
もので、キャツシュヒツト率を向上させた簡易キャッシ
ュシステムを有する半導体記憶装置を得ることを目的と
する。
この発明に係る半導体記憶装置は行および列状に配列さ
れて各々が情報を記憶するメモリセルからなるメモリセ
ルアレイに対し、行アドレスおよび列アドレスを指定す
ることで前記メモリセルより情報を取り出す方式であっ
て、行アドレス指定された1行分のメモリセルの情報を
検知し格納するセンスアンプと、このセンスアンプ内の
各1ビット情報に対しそれぞれ複数個のメモリセルを有
し、前記センスアンプ内の各情報を選択的にメモリセル
に取り込むスタティックメモリセルアレイと、前記スタ
ティックメモリセルアレイあるいは前記メモリセルアレ
イのいずれにアクセスするかを選択するスイッチ手段と
、前記スタティックメモリセル7レイのいずれのメモリ
セルにアクセスするかを選択するウェイデコーダとを備
えて構成されている。
れて各々が情報を記憶するメモリセルからなるメモリセ
ルアレイに対し、行アドレスおよび列アドレスを指定す
ることで前記メモリセルより情報を取り出す方式であっ
て、行アドレス指定された1行分のメモリセルの情報を
検知し格納するセンスアンプと、このセンスアンプ内の
各1ビット情報に対しそれぞれ複数個のメモリセルを有
し、前記センスアンプ内の各情報を選択的にメモリセル
に取り込むスタティックメモリセルアレイと、前記スタ
ティックメモリセルアレイあるいは前記メモリセルアレ
イのいずれにアクセスするかを選択するスイッチ手段と
、前記スタティックメモリセル7レイのいずれのメモリ
セルにアクセスするかを選択するウェイデコーダとを備
えて構成されている。
この発明におけるスタティックメモリセルアレイはセン
スアンプ内の1ビット情報に対し複数個のメモリセルが
設けられているため、異なる行アドレス上のデータを保
持することができる。
スアンプ内の1ビット情報に対し複数個のメモリセルが
設けられているため、異なる行アドレス上のデータを保
持することができる。
第1図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムのDRAM素子の基本構成を示すブ
ロック構成図である。同図においRA、CA、CHは従
来と同じであるので説明は省略し、以下従来と異なる点
について述べる。
するメモリシステムのDRAM素子の基本構成を示すブ
ロック構成図である。同図においRA、CA、CHは従
来と同じであるので説明は省略し、以下従来と異なる点
について述べる。
同図に示すようにメモリセルアレイ5をブロックB1〜
B4と4分割して使用するため、センスアンプ6、I1
0スイッチ9間にブロック81〜B4に対応してトラン
ス77ゲート31(31a〜31d)、スタティックメ
モリセルアレイ32(32a〜32d)を挿入している
。トランスファゲート31は、第2図の詳細ブロック構
成図に示すようにブロックデコーダ34により各々が制
御されるため、その導通・非導通により、メモリセルア
レイ5のデータをブロック(Bl〜84)単位で、セン
スアンプ6を介して対応のスタティックメモリセルアレ
イ328〜32dへ転送が可能となる。
B4と4分割して使用するため、センスアンプ6、I1
0スイッチ9間にブロック81〜B4に対応してトラン
ス77ゲート31(31a〜31d)、スタティックメ
モリセルアレイ32(32a〜32d)を挿入している
。トランスファゲート31は、第2図の詳細ブロック構
成図に示すようにブロックデコーダ34により各々が制
御されるため、その導通・非導通により、メモリセルア
レイ5のデータをブロック(Bl〜84)単位で、セン
スアンプ6を介して対応のスタティックメモリセルアレ
イ328〜32dへ転送が可能となる。
スタティックメモリセルアレイ32は、第2図に示すよ
うに、センスアンプ6に格納された1ビット情報に対し
、トランスファゲート31を介して4個のスタティック
メモリセル321〜32,4を設けている。これらのメ
モリセル321〜32.4は、ウェイデコーダ35の出
力線W1〜W4がH”レベルの時活性化する。
うに、センスアンプ6に格納された1ビット情報に対し
、トランスファゲート31を介して4個のスタティック
メモリセル321〜32,4を設けている。これらのメ
モリセル321〜32.4は、ウェイデコーダ35の出
力線W1〜W4がH”レベルの時活性化する。
ウェイデコーダ35は第1図で示すようにウェイアドレ
スバッファ36を介して入力されるウェイアドレスWA
をデコードし、出力線W1〜W4を選択的に“H”レベ
ルに立上げる。
スバッファ36を介して入力されるウェイアドレスWA
をデコードし、出力線W1〜W4を選択的に“H”レベ
ルに立上げる。
ブロックデコーダ348〜34dは、各々列アドレスC
Aの上位2ビットと信号CHの反転信号を入力信号とす
るアンドゲートG1によりその活性化が制御される。つ
まり、信号CHが“L”レベルで、列アドレスCAの上
位2ビットで選択されたブロックデコーダ34a〜34
dのいずれかが活性化し、信号CHがH”レベルでは、
どのブロックデコーダ348〜34dも活性化しない。
Aの上位2ビットと信号CHの反転信号を入力信号とす
るアンドゲートG1によりその活性化が制御される。つ
まり、信号CHが“L”レベルで、列アドレスCAの上
位2ビットで選択されたブロックデコーダ34a〜34
dのいずれかが活性化し、信号CHがH”レベルでは、
どのブロックデコーダ348〜34dも活性化しない。
またブロックデコーダ34a〜34dのいずれかが活性
化すると対応するトランスファゲート31a〜31dが
導通する。一方、列デコーダ7は列アドレスCAを入力
信号とし、I10スイッチ9のいずれか1つを有効にす
る 第3図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムを示したブロック構成図である。同
図に示すように、従来と異なり、4ブロツク、4スタテ
ィックメモリセル321〜32.2構成であるため、1
6個のラッチ22a〜22p (22a 〜22dはブ
ロック81.22e〜22hはブロック82.221〜
221はブロックB3.22m〜22pブDツク84)
を設けている。また、これらのラッチ22a〜22pは
各々行アドレスRAとスタティックメモリセル32、〜
32.4のいずれを選択すべきかを示すウェイアドレス
WAを格納しており、アドレス信号Adの列アドレスO
Aの上位2ビットによりブロック単位に4個選択される
。
化すると対応するトランスファゲート31a〜31dが
導通する。一方、列デコーダ7は列アドレスCAを入力
信号とし、I10スイッチ9のいずれか1つを有効にす
る 第3図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムを示したブロック構成図である。同
図に示すように、従来と異なり、4ブロツク、4スタテ
ィックメモリセル321〜32.2構成であるため、1
6個のラッチ22a〜22p (22a 〜22dはブ
ロック81.22e〜22hはブロック82.221〜
221はブロックB3.22m〜22pブDツク84)
を設けている。また、これらのラッチ22a〜22pは
各々行アドレスRAとスタティックメモリセル32、〜
32.4のいずれを選択すべきかを示すウェイアドレス
WAを格納しており、アドレス信号Adの列アドレスO
Aの上位2ビットによりブロック単位に4個選択される
。
コンパレータ24は行アドレスを取り込み、ラッチ22
a〜22pの中から選択された4個の格納された行アド
レスと比較し、1個のラッチと一致すればキャツシュヒ
ツトとみなし、活性化した(“H”レベルの)キャツシ
ュヒツト信号CHを出力し、同時に一致したラッチ22
に格納されたウェイアドレスC工をウェイロジック37
に出力する。一方、選択された4個のラッチ全てと一致
しなかった場合、キャッシュミスとみなし非活性(“L
”レベルの)キャツシュヒツト信号CHを出力する。
a〜22pの中から選択された4個の格納された行アド
レスと比較し、1個のラッチと一致すればキャツシュヒ
ツトとみなし、活性化した(“H”レベルの)キャツシ
ュヒツト信号CHを出力し、同時に一致したラッチ22
に格納されたウェイアドレスC工をウェイロジック37
に出力する。一方、選択された4個のラッチ全てと一致
しなかった場合、キャッシュミスとみなし非活性(“L
”レベルの)キャツシュヒツト信号CHを出力する。
ウェイロジック37はコンパレータ24から出力される
キャツシヒツト信号OHとウェイアドレス”IAを入力
信号とし、キャツシュヒツト時には、入力されたウェイ
アドレスc 、AeそのままウェイアドレスWAとして
、各DRAM11〜18に出力する。一方、キャッシュ
ミス時には、所定のアルゴリズムに従い決定されたウェ
イアドレスWAを各DRAM11〜18及びラッチ22
a〜22pに出力する。先に述べた所定のアルゴリズム
とは、例えば単純な先入れ、先出し方式(PIFO:F
irst−in、 First−out)、あるいは最
後にアクセスされた時刻が最も古いものを追い出す方式
(LRU : Least recently use
d )等が考えられる。
キャツシヒツト信号OHとウェイアドレス”IAを入力
信号とし、キャツシュヒツト時には、入力されたウェイ
アドレスc 、AeそのままウェイアドレスWAとして
、各DRAM11〜18に出力する。一方、キャッシュ
ミス時には、所定のアルゴリズムに従い決定されたウェ
イアドレスWAを各DRAM11〜18及びラッチ22
a〜22pに出力する。先に述べた所定のアルゴリズム
とは、例えば単純な先入れ、先出し方式(PIFO:F
irst−in、 First−out)、あるいは最
後にアクセスされた時刻が最も古いものを追い出す方式
(LRU : Least recently use
d )等が考えられる。
以下、第4図のキャツシュヒツト、キャッシュミス時の
波形図を参照しつつ、第1図〜第3図で示したこの発明
の一実施例であるメモリシステムの動作を説明する。な
お、ラッチ22a〜22pには、既に各ブロック81〜
B4の各スタティックメモリセル32〜32.4におい
て直前にアクセスされた行アドレスRA1a〜RA1p
及び各ラッチ22a〜22pに該当するウェイアドレス
が各々ラッチされており、スタティックメモリセルアレ
イ32a〜32pの各メモリセル321〜32.4には
その時のブロック81〜B4ごとの全データが既にラッ
チされているとする。
波形図を参照しつつ、第1図〜第3図で示したこの発明
の一実施例であるメモリシステムの動作を説明する。な
お、ラッチ22a〜22pには、既に各ブロック81〜
B4の各スタティックメモリセル32〜32.4におい
て直前にアクセスされた行アドレスRA1a〜RA1p
及び各ラッチ22a〜22pに該当するウェイアドレス
が各々ラッチされており、スタティックメモリセルアレ
イ32a〜32pの各メモリセル321〜32.4には
その時のブロック81〜B4ごとの全データが既にラッ
チされているとする。
このような状態で、図示しないCPUが必要とする20
ビットのアドレス信号Adをアドレスジェネレータ23
より発生する。このアドレス信号Adから行アドレスR
A2がコンパレータ24に入力される。一方、アドレス
信号Adの列アドレスCAの上位2ビットにより選択さ
れたブロック81〜B4に該当するラッチ22a〜22
pのいずれか4個のみを有効にする。ここで、説明の都
合上ブロックB2のラッチ22e〜22hが選択された
とすると、コンパレータ24は入力された行アドレスR
A2とラッチ22e〜22hに格納されている行アドレ
スRA1e〜RA1h各々との比較を行い、RAle−
RAlhのいずれかがRA2と一致すれば、キャツシュ
ヒツトとみなし、活性化した(“H”レベルの)キャツ
シュヒツト信号CHをステートマシン25.ウェイロジ
ック37及び各DRAM素子11〜18に送り、RA2
と一致した行アドレスを格納したラッチ22e〜22h
に格納されたウェイアドレスを信号”IAとしてウェイ
ロジック37に送る。“H″レベルキャツシュヒツト信
号CHを受けたウェイロジック37は、入力されたウェ
イアドレスC,7eそのままウェイアドレスWAとして
各DRAM11〜18に出力する。
ビットのアドレス信号Adをアドレスジェネレータ23
より発生する。このアドレス信号Adから行アドレスR
A2がコンパレータ24に入力される。一方、アドレス
信号Adの列アドレスCAの上位2ビットにより選択さ
れたブロック81〜B4に該当するラッチ22a〜22
pのいずれか4個のみを有効にする。ここで、説明の都
合上ブロックB2のラッチ22e〜22hが選択された
とすると、コンパレータ24は入力された行アドレスR
A2とラッチ22e〜22hに格納されている行アドレ
スRA1e〜RA1h各々との比較を行い、RAle−
RAlhのいずれかがRA2と一致すれば、キャツシュ
ヒツトとみなし、活性化した(“H”レベルの)キャツ
シュヒツト信号CHをステートマシン25.ウェイロジ
ック37及び各DRAM素子11〜18に送り、RA2
と一致した行アドレスを格納したラッチ22e〜22h
に格納されたウェイアドレスを信号”IAとしてウェイ
ロジック37に送る。“H″レベルキャツシュヒツト信
号CHを受けたウェイロジック37は、入力されたウェ
イアドレスC,7eそのままウェイアドレスWAとして
各DRAM11〜18に出力する。
この時、信号CHは“H#レベルとなるため、全てのブ
ロックデコーダ34は活性化せず、全トランス77ゲー
ト31は導通せず、スタティックメモリセルアレイ32
とセンスアンプ6mは電気的に遮断されている。
ロックデコーダ34は活性化せず、全トランス77ゲー
ト31は導通せず、スタティックメモリセルアレイ32
とセンスアンプ6mは電気的に遮断されている。
一方、ステートマシン25は信号CASをトグルするペ
ージモード$111mを行ない、アドレスマルチ7L/
り221LiDRAM*子11〜18Lvルチプレクス
アドレスMAとして列アドレスCAを供給する。一方、
各DRAM素子11〜18に入力されたウェイアドレス
WAはウェイアドレスバッフ?36を介しウェイデコー
ダ35に入力される。そして、ウェイデコーダ35によ
り、ウェイアドレスWAをデコードすることで出力線W
−1=1〜4のいずれか)が“H″レベル立上る。する
と、各DRAM素子11〜18のスタティックメモリセ
ルアレイ32b内の“H”レベルに立ち上げられた出力
線W、に接続されたメモリセル32 ・より列デコーダ
7により選択された列アドレスのデータをI10スイッ
チ9を介して取り出す。
ージモード$111mを行ない、アドレスマルチ7L/
り221LiDRAM*子11〜18Lvルチプレクス
アドレスMAとして列アドレスCAを供給する。一方、
各DRAM素子11〜18に入力されたウェイアドレス
WAはウェイアドレスバッフ?36を介しウェイデコー
ダ35に入力される。そして、ウェイデコーダ35によ
り、ウェイアドレスWAをデコードすることで出力線W
−1=1〜4のいずれか)が“H″レベル立上る。する
と、各DRAM素子11〜18のスタティックメモリセ
ルアレイ32b内の“H”レベルに立ち上げられた出力
線W、に接続されたメモリセル32 ・より列デコーダ
7により選択された列アドレスのデータをI10スイッ
チ9を介して取り出す。
このようにしてキャツシュヒツトした場合、DRAM素
子11〜18から高速なアクセス時間t で出力デー
タD。utが得られる。
子11〜18から高速なアクセス時間t で出力デー
タD。utが得られる。
AC
また、コンパレータ24においてRA2とRAle−R
Alhのすべてが不一致と判定されると、キャッシュミ
スとみなし、非活性(“L”レベル)のキャツシュヒツ
ト信号CHをステートマシン25、ウェイロジック36
及び各DRAM素子11〜18に送る。“L IIレベ
ルのキャツシュヒツト信号CHを受けたウェイロジック
37は所定のアルゴリズムにより決定されたつIイアド
レスWAを各DRAM素子11〜18及びラッチ22a
〜22pに出力する。
Alhのすべてが不一致と判定されると、キャッシュミ
スとみなし、非活性(“L”レベル)のキャツシュヒツ
ト信号CHをステートマシン25、ウェイロジック36
及び各DRAM素子11〜18に送る。“L IIレベ
ルのキャツシュヒツト信号CHを受けたウェイロジック
37は所定のアルゴリズムにより決定されたつIイアド
レスWAを各DRAM素子11〜18及びラッチ22a
〜22pに出力する。
この時、信号CHは“L”レベルとなるため、ブロック
デコーダ34bのみ活性化され、トランスファゲート3
1bは導通し、スタティックメモリセルアレイ32bと
センスアンプ6間は電気的に接続される。なお、他のス
タティックメモリセルアレイ32a、32c、32dと
センスアンプ6間は電気的に遮断されたままである。
デコーダ34bのみ活性化され、トランスファゲート3
1bは導通し、スタティックメモリセルアレイ32bと
センスアンプ6間は電気的に接続される。なお、他のス
タティックメモリセルアレイ32a、32c、32dと
センスアンプ6間は電気的に遮断されたままである。
一方、ステートマシン25は、信号RASを立ち下げ次
に信号CASを立下げるサイクルでDRAM素子11〜
18の11mを行い、アドレスマルチプレクサ21は行
アドレスRA2.列アドレスCAの順にマルチプレクス
アドレスMA@DRAM素子11〜18に供給する。一
方、ウェイアドレスWAはウェイアドレスバッフ7P3
6を介し各D RA M素子11〜18のウェイデコー
ダ35に入力される。そして、ウェイデコーダ35によ
り、ウェイアドレスWAをデコードすることで出力線W
、(+=1〜4のいずれか)が“H″レベル立上る。そ
して、メモリセルアレイ5よりセンスアンプ6.トラン
スファゲート31b及びスタティックメモリセルアレイ
32b、I10スイッチ9及び出力バッフF8を介して
、列デコーダ7より選択されたデータを出力データD
として読み出ut す。同時に、スタティックメモリセルアレイ32b内の
゛H″レベルに立上げられた出力線Wiに接続されたメ
モリセル32.内のデータを書換える。このようにキャ
ッシュミス時には、DRAM素子11〜18から低速な
アクセス時間tRACで出力データD。utが得られる
ことになる。このため、ステートマシン25はウェイト
信号Waitを発生し、CPU26に待機をかける。ま
た、列アドレスCAの上位2ビットとウェイアドレスW
Aにより選択されたラッチ22e〜22hのいずれかに
は、新しい行アドレスRA2が保持される。
に信号CASを立下げるサイクルでDRAM素子11〜
18の11mを行い、アドレスマルチプレクサ21は行
アドレスRA2.列アドレスCAの順にマルチプレクス
アドレスMA@DRAM素子11〜18に供給する。一
方、ウェイアドレスWAはウェイアドレスバッフ7P3
6を介し各D RA M素子11〜18のウェイデコー
ダ35に入力される。そして、ウェイデコーダ35によ
り、ウェイアドレスWAをデコードすることで出力線W
、(+=1〜4のいずれか)が“H″レベル立上る。そ
して、メモリセルアレイ5よりセンスアンプ6.トラン
スファゲート31b及びスタティックメモリセルアレイ
32b、I10スイッチ9及び出力バッフF8を介して
、列デコーダ7より選択されたデータを出力データD
として読み出ut す。同時に、スタティックメモリセルアレイ32b内の
゛H″レベルに立上げられた出力線Wiに接続されたメ
モリセル32.内のデータを書換える。このようにキャ
ッシュミス時には、DRAM素子11〜18から低速な
アクセス時間tRACで出力データD。utが得られる
ことになる。このため、ステートマシン25はウェイト
信号Waitを発生し、CPU26に待機をかける。ま
た、列アドレスCAの上位2ビットとウェイアドレスW
Aにより選択されたラッチ22e〜22hのいずれかに
は、新しい行アドレスRA2が保持される。
(他のラッチ22の値は変化しない。)このように、1
行分の情報を保持したセンスアンプ6内の1ビット情報
を4個のスタティックメモリセル321〜32114の
いずれかに格納することができるスタティックメモリセ
ルアレイ32を設けたため、エントリー数は4である。
行分の情報を保持したセンスアンプ6内の1ビット情報
を4個のスタティックメモリセル321〜32114の
いずれかに格納することができるスタティックメモリセ
ルアレイ32を設けたため、エントリー数は4である。
その結果、連続する2つの行アドレスにまたがったプロ
グラムルーチンが繰り返し実行される場合などにも対応
することができ、キャツシュヒツト率は向上する。
グラムルーチンが繰り返し実行される場合などにも対応
することができ、キャツシュヒツト率は向上する。
さらに、キー!ツシュヒット、キャッシュミス時におけ
るDRAM素子11〜18のメモリ管理をブロック81
〜B4単位で行えるようにしたため、各ブロック81〜
B4各々が独立して行アドレスに対するデータ群をスタ
ティックメモリセルアレイ32a〜32dに格納するこ
とができるので、エントリー数は4X4=16となり、
なお−層4ニヤツシュヒット率は向上する。
るDRAM素子11〜18のメモリ管理をブロック81
〜B4単位で行えるようにしたため、各ブロック81〜
B4各々が独立して行アドレスに対するデータ群をスタ
ティックメモリセルアレイ32a〜32dに格納するこ
とができるので、エントリー数は4X4=16となり、
なお−層4ニヤツシュヒット率は向上する。
なお、第1図で示した実施例ではメモリの続出し、書込
みに関係なく、例えばウェイデコーダ35に書込み信号
WEを入力し、書込み時(WE=“ビ)は、全出力線W
−W4を非活性(“ビ′ル ベル)に設定することで、信@CHの’ H” 。
みに関係なく、例えばウェイデコーダ35に書込み信号
WEを入力し、書込み時(WE=“ビ)は、全出力線W
−W4を非活性(“ビ′ル ベル)に設定することで、信@CHの’ H” 。
“L”、ウェイアドレスWAの値にかかわらず、スタテ
ィックメモリセルアレイ32内の全メモリセル321〜
32,4を活性化しないようにすることもできる。
ィックメモリセルアレイ32内の全メモリセル321〜
32,4を活性化しないようにすることもできる。
なお、この実施例では、センスアンプ6の1ビット情報
に対し4I!のスタティックメモリセル3211〜32
,4のいずれかに格納する例を述べたが、この数は適当
に増減することができる。また、この実施例ではメモリ
セルアレイ5を4ブロツク81〜B4構成としたが、ブ
ロックの分割数も適当に増減することは勿論可能である
。
に対し4I!のスタティックメモリセル3211〜32
,4のいずれかに格納する例を述べたが、この数は適当
に増減することができる。また、この実施例ではメモリ
セルアレイ5を4ブロツク81〜B4構成としたが、ブ
ロックの分割数も適当に増減することは勿論可能である
。
以上説明したように、この発明によればスタティックメ
モリセルアレイはセンスアンプ内の1ビット情報に対し
複数似のメモリセルが設けられたため、異なる行アドレ
ス上のデータを保持することができる。その結果、エン
トリーを増加することができるため、キャツシュヒツト
率を向上させることができる。
モリセルアレイはセンスアンプ内の1ビット情報に対し
複数似のメモリセルが設けられたため、異なる行アドレ
ス上のデータを保持することができる。その結果、エン
トリーを増加することができるため、キャツシュヒツト
率を向上させることができる。
4、図面のffJittな説明
第1図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムにおけるDRAM素子の構成説明図
、第2図は第1図のDRAM素子の詳細な構成説明図、
第3図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムのブロック構成図、第4図はこの発
明の一実施例のキャッシュ動作を示す波形図、第5図は
DRAMk:おける高速アクセス機能を示した波形図、
第6図は従来のキャッシュ機能を有するメモリシステム
におけるDRAM素子の構成説明図、第7図は従来のキ
ャッシュ機能を有するメモリシステムのブロック構成図
、第8図は従来のキャッシュ動作を示す波形図である。
するメモリシステムにおけるDRAM素子の構成説明図
、第2図は第1図のDRAM素子の詳細な構成説明図、
第3図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムのブロック構成図、第4図はこの発
明の一実施例のキャッシュ動作を示す波形図、第5図は
DRAMk:おける高速アクセス機能を示した波形図、
第6図は従来のキャッシュ機能を有するメモリシステム
におけるDRAM素子の構成説明図、第7図は従来のキ
ャッシュ機能を有するメモリシステムのブロック構成図
、第8図は従来のキャッシュ動作を示す波形図である。
図において、5はメモリセルアレイ、6はセンスアンプ
、22a〜22pはラッチ、24はフンパレータ、31
a〜31dはトランスファゲート、328〜32dはス
タティックメモリセルアレイ、348〜34dはブロッ
クデコーダ、35はウェイデコーダ、37はウェイロジ
ックである。
、22a〜22pはラッチ、24はフンパレータ、31
a〜31dはトランスファゲート、328〜32dはス
タティックメモリセルアレイ、348〜34dはブロッ
クデコーダ、35はウェイデコーダ、37はウェイロジ
ックである。
なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- (1)行および列状に配列されて各々が情報を記憶する
メモリセルからなるメモリセルアレイに対し、行アドレ
スおよび列アドレスを指定することで前記メモリセルよ
り情報を取り出す半導体記憶装置であって、 行アドレス指定された1行分のメモリセルの情報を検知
し格納するセンスアンプと、 このセンスアンプ内の各1ビット情報に対しそれぞれ複
数個のメモリセルを有し、前記センスアンプ内の各情報
を選択的にメモリセルに取り込むスタティックメモリセ
ルアレイと、 前記スタティックメモリセルアレイあるいは前記メモリ
セルアレイのいずれにアクセスするかを選択するスイッ
チ手段と、 前記スタティックメモリセルアレイのいずれのメモリセ
ルにアクセスするかを選択するウェイデコーダとを備え
た半導体記憶装置。 - (2)前記スタティックメモリセルアレイは前記センス
アンプ内の情報を予め定められたブロック単位で取り込
み、前記スタティックメモリセルアレイにおけるいずれ
のブロックにアクセスするかを選択するブロックデコー
ダをさらに備えた特許請求の範囲1項記載の半導体記憶
装置。 - (3)前記ウェイデコーダは前記スタティックメモリセ
ルアレイにおける全てのメモリセルを非活性にする機能
をさらに備えた特許請求の範囲第1項または第2項記載
の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322126A JPH01159891A (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置 |
US07/564,657 US5226147A (en) | 1987-11-06 | 1990-08-09 | Semiconductor memory device for simple cache system |
US08/063,487 US5353427A (en) | 1987-11-06 | 1993-05-19 | Semiconductor memory device for simple cache system with selective coupling of bit line pairs |
US08/283,367 US5588130A (en) | 1987-11-06 | 1994-08-01 | Semiconductor memory device for simple cache system |
US08/472,770 US6404691B1 (en) | 1987-11-06 | 1995-06-07 | Semiconductor memory device for simple cache system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322126A JPH01159891A (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01159891A true JPH01159891A (ja) | 1989-06-22 |
Family
ID=18140216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62322126A Pending JPH01159891A (ja) | 1987-11-06 | 1987-12-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01159891A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03286495A (ja) * | 1990-03-30 | 1991-12-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH05274859A (ja) * | 1992-01-22 | 1993-10-22 | Ramtron Internatl Corp | 記憶装置及びこれにアクセスする方法 |
US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Citations (3)
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JPS5677968A (en) * | 1979-11-26 | 1981-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Hierarchy memory element |
JPS6238590A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-12-17 JP JP62322126A patent/JPH01159891A/ja active Pending
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US7370140B2 (en) | 1992-01-22 | 2008-05-06 | Purple Mountain Server Llc | Enhanced DRAM with embedded registers |
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