JPH01159891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はキャッシュメモリを内部に有する半導体記憶
装置に関する。

〔従来の技術〕

従来、コンピュータシステムのコストパフォーマンスを
向上させるため、低速だが低コストで大容量なダイナミ
ックＲＡＭ　（ＤＲＡＭ）をメインメモリに使用し、こ
のメインメモリとＣＰＵ間に高速なバッファとして、小
容量の高速メモリを設けることが、よく行われていた。

上記した高速バッフ？はキャッシュメモリと呼ばれ、Ｃ
ＰＵが必要としそうなデータのブロックをメインメモリ
からコピーし、保持している。ＣＰＵがアクセスするア
ドレスのデータがキャッシュメモリ内に存在する時（キ
ャツシュヒツト）　、ＣＰＵは必要とするデータをキャ
ッシュメモリより取り込む。一方、ＣＰＬＩがアクセス
するアドレスのデータがキャッシュメモリ内に存在しな
い時（キャッシュミス）、ＣＰＵは低速なメインメモリ
（ＤＲＡＭ）より、必要とするデータを取込む。

上記したキャッシュメモリシステムをメモリシステムに
組み込むには、高価な高速メモリを必要とするのでコス
トを重視する小型のコンピュータシステムでは使用する
ことができなかった。そこで、ＤＲＡＭの有しているペ
ージモード、スタティックコラムモード等の高速アクセ
ス機能を利用し、簡易なキャッシュシステムを構成して
いた。

以下、第５図の波形図を参照して、ベージモード、スタ
ティックコラムモードの説明を行う。同図において（ａ
）は通常のＤＲＡＭのサイクル、（１））はページモー
ドサイクル、（Ｃ）はスタティックコラムモードサイク
ルである。

同図（ａ）に示すように、通常サイクルでは、信号ＲＡ
　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）の降
下エツジでマルチプレクスアドレス信号ＭＡより行アド
レス（Ｒｏｗ　Ａｄｄｒｅｓｓ）　ＲＡをＤＲＡＭ内に
取込み、信号ＣＡ　Ｓ　　（Ｃｏｌｕｍｎ　Ａｄｄｒｅ
ｓｓ　５ｔｒｏｂｅ）の降下エツジでマルチプレクスア
ドレス信号ＭＡより列アドレス（Ｃｏｌｕｍｎ　Ａｄｄ
ｒｅ３Ｓ）ＣＡをＤＲＡＭ内に取り込む。

そして、行アドレスＲＡ、列アドレスＣＡにより選択さ
れたメモリセルのデータをデータ出力Ｄ　　として得る
。通常サイクルは上記したサイｕｔ クルでデータを読み出すため、アクセス時間としては信
号ＲＡＳの降下エツジ時からデータ出力Ｄ　　が有効に
なるまでの時間ｔ　　　（ＲＡＳアｏｕｔ　　　　　　
　　　　　　　ＲＡＣクセスタイム）を要する。このア
クセス時間ｔＲＡＣは、通常１００ｎｓ程度である。な
お、ｔＲＰは信号ＲＡ　Ｓ　ｔ））　４ｔすｆｐ−ジ時
門、ｔｃはサイクル時間であり、通常ｔｃ−２００ｎｓ
程度である。

同図（ｂ）に示すように、ページモードサイクルでは同
一行アドレスＲＡ上で複数の列アドレスＣＡでデータの
読出しが行える。従って、アクセス時間は信号ＣＡＳの
降下エツジ時からデータ出力Ｄ　　が有効になるまでの
時間ｔ　　　（ＣＡＳアｏｕｔ　　　　　　　　　　　
　　ＣＡＣクセスタイム）となり、通常サイクルでのア
クセス時間ｔＲＡＣの半分程度の時間となり、通常５０
ｎｓ程度である。なお、ｔｃｐは信号ＣＡＳのプリチャ
ージ時間、ｔ、Ｃはサイクル時間である。

同図（Ｃ）に示すように、スタティックコラムモードで
はべ−・ジモートの信号ＣＡＳの立下りエツジを不要に
し、列アドレスＣＡをあたかもスタティックＲＡＭのよ
うに動作させている。従ってアクセス時間はマルヂブレ
クスアドレスＭＡ変化時からデータ出力り。ｕｔが有効
になるまでの時間ｔＡＡ　〈アドレスアクセスタイム）
となり、ｔＣＡＣ同様通常サイクルでのアクセス時間ｔ
ＲＡＣの半分程度となり７通常５０１１Ｓ程度である。

第６図は、ベージモードあるいはスタティックコラムモ
ードが可能な従来のＤＲＡＭ素子の基本構成を示す構成
ブロック図である。

同図に示すように、行アドレスバツフア１２列アドレス
バッファ２がマルチプレクスアドレス信号ＭＡより各々
行アドレスＲＡ、列アドレスＣＡを取込んでいる。そし
て信ｊ８ＲＡＳの降下エツジが行アドレスバッファ１に
入力されると、行アドレスＲＡが行デコーダ３へ送られ
、次段のワードドライバ４を駆動することで、行アドレ
スＲＡにより選択されたメモリセルアレイ５内の１本の
ワード線（図示せず）を活性化する。

そして、活性化されたワード線に接続された全メモリセ
ルのデータが、メモリセルアレイ５内の全ビット線（図
示せず）を介してセンスアンプ６へ送られる。センスア
ンプ６は得られたデータを検知し、層幅する。したがっ
て、この時点で指定された行アドレスＲＡ−行分のデー
タがセンスアンプ６にラッチされている。以降、行アド
レスＲＡが同一のデータをアクセスする場合は、前述し
たベージモード、スタティックコラムモードが利用でき
る。

つまり、ベージモードでは、信号ＣＡＳの降下エツジが
列アドレスバッフ？２に入力されると、列アドレスＣＡ
が列デコーダ７に送られ、センスアンプ６に格納されて
いるデータ群のいずれかを有効にすることで、出力バッ
ファ８を介してデータ出力り。ｕｔを得る。スタティッ
クコラムモードの場合も起動をマルチルクスアドレスＭ
Ａの変化による点を除き同様の酌作を行う。なお、９は
データの入出力を制ｔｉｌｌするＩ１０スイッチ、１０
は入力バッファ、Ｄｉｎはデータ入力である。

第７図はベージモード（あるいはスタティックコラムモ
ード）を利用した簡易キャッシュシステムを有する従来
のメモリシステムのブロック構成図である。同図に示す
ように、このメモリシステムは８個の１ＭＸ１構成のＤ
ＲＡＭ素子１１〜１８を使用し構成した１Ｍパイ１〜の
メモリシステムである。従ってアドレス線は２０本（２
”−１０４８５７６＝ＩＭ）必要とするが、実際上はア
ドレスマルチプレクサ２１より行アドレスＲＡ　（１０
ビット）１列アドレスＣＡ（１０ヒツト）に分けたマル
チプレクスアドレス信号ＭＡが送られる１０本のアドレ
ス線が各々のＤＲＡＭ素子１１〜１８に接続されている
。

第８図は、第７図で示したメモリシステムのキャッシュ
動作を示した波形図である。以下、第８図および第６図
を参照しつつ第７図のメモリシステムの動作を説明する
。なお、ラッチ２２には、既に直前にアクセスされた行
アドレスＲＡＩがラッチされており、センスアンプ６内
には行アドレスＲＡ１の全データが既にラッチされてい
るとする。

このような状態で、ＣＰＵ２６が必要とするデータの２
０ビットのアドレス信号Ａｄを７ドレスジエネレータ２
３より発生する。このアドレス信号Ａｄから行アドレス
ＲＡ２がコンパレータ２４に入力され、コンパレータ２
４はこの行アドレスＲＡ２とラッチ２２に格納されてい
る行アドレスＲＡ１との比較を行い、ＲＡＩ−ＲＡ２で
あれば、センスアンプ６に保持しているデータ群にアク
セスされた（主１１ツシ１ヒツト）ごとになり、コンパ
レータ２４は活性化したく″Ｈ″レベル）キャツシュヒ
ツト信号ＣＨ（Ｃａｃｈｅ　Ｈｉｔ）をステートマシン
２５に送る。活性化した信号ＣＨを受けたステートマシ
ン２５は信号ＲＡＳを“Ｌ″ルベル保ったまま、信号Ｃ
ＡＳをトグルする（立ち上げた模に立ち下げる）ベージ
モード制御を行い、アドレスマルチプレクサ２１はＤＲ
ＡＭ素子１１〜１８にマルチプレクスアドレスＭＡとし
て、列アドレスＣＡを供給し、各ＤＲＡＭ素子１１〜１
８のセンスアンプ６に格納されたデータ群より、列デコ
ーダ７により選択されたデータを取り出す。

このようにキャツシュヒツトした場合、ＤＲＡＭ素子１
１〜１８から高速なアクセス時間ｔ。ＡＣで、出力デー
タＤ。、ｔが得られる。

一方、コンパレータ２４において、ＲＡＩ≠ＲＡ２が判
定されると、センスアンプ６に保持しているデータ群以
外にアクセスされた（キャッシュミス）ことになり、コ
ンパレータ２４はステートマシン２５に非活性（“Ｌ′
″レベル）の信号ＣＨを発生する。この時、ステートマ
シン２５は信号ＲＡＳ、ＣＡＳの順にトグルする通常サ
イクルのＤＲＡＭ素子１１〜１８の制御を行い、アドレ
スマルチプレクサ２１は行アドレスＲＡ２．列アドレス
ＣＡの順にマルチプレクスアドレスＭＡをＤＲＡＭ素子
１１〜１８に供給する。このようにキャッシュミスした
場合、信号ＲＡＳを第８図に示すようにプリチャージし
、さらにＤＲＡＭ素子１１〜１８から低速なアクセス時
間ｔＲＡＣで出力データＤ。ｕｔが得られることになる
。このため、ステートマシン２５はウェイト信号Ｗａｉ
ｔを発生し、ＣＰＵ２６に待機をかける。また、ラッチ
２２はコンパレータ２４より活性化されないキャツシュ
ヒツト信号ＣＨを受けると新しい行アドレスＲＡ２を保
持する。

〔発明が解決しようとする問題点〕

従来の簡易キャッシュシステムは以上のようにセンスア
ンプ６によりラッチする形式で構成されているので、エ
ントリー数は１である。従って、同じ行アドレスＲＡに
連続してアクセスする場合のみにキャツシュヒツトとな
るため、例えば連続する２つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などには
、必ずキャッシュミスが生じてしまうことになり、キャ
ツシュヒツト率が低いという問題点があった。

この発明は、上記した問題点を解決するためになされた
もので、キャツシュヒツト率を向上させた簡易キャッシ
ュシステムを有する半導体記憶装置を得ることを目的と
する。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は行および列状に配列さ
れて各々が情報を記憶するメモリセルからなるメモリセ
ルアレイに対し、行アドレスおよび列アドレスを指定す
ることで前記メモリセルより情報を取り出す方式であっ
て、行アドレス指定された１行分のメモリセルの情報を
検知し格納するセンスアンプと、このセンスアンプ内の
各１ビット情報に対しそれぞれ複数個のメモリセルを有
し、前記センスアンプ内の各情報を選択的にメモリセル
に取り込むスタティックメモリセルアレイと、前記スタ
ティックメモリセルアレイあるいは前記メモリセルアレ
イのいずれにアクセスするかを選択するスイッチ手段と
、前記スタティックメモリセル７レイのいずれのメモリ
セルにアクセスするかを選択するウェイデコーダとを備
えて構成されている。

〔作用〕

この発明におけるスタティックメモリセルアレイはセン
スアンプ内の１ビット情報に対し複数個のメモリセルが
設けられているため、異なる行アドレス上のデータを保
持することができる。

〔実施例〕

第１図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムのＤＲＡＭ素子の基本構成を示すブ
ロック構成図である。同図においＲＡ、ＣＡ、ＣＨは従
来と同じであるので説明は省略し、以下従来と異なる点
について述べる。

同図に示すようにメモリセルアレイ５をブロックＢ１〜
Ｂ４と４分割して使用するため、センスアンプ６、Ｉ１
０スイッチ９間にブロック８１〜Ｂ４に対応してトラン
ス７７ゲート３１（３１ａ〜３１ｄ）、スタティックメ
モリセルアレイ３２（３２ａ〜３２ｄ）を挿入している
。トランスファゲート３１は、第２図の詳細ブロック構
成図に示すようにブロックデコーダ３４により各々が制
御されるため、その導通・非導通により、メモリセルア
レイ５のデータをブロック（Ｂｌ〜８４）単位で、セン
スアンプ６を介して対応のスタティックメモリセルアレ
イ３２８〜３２ｄへ転送が可能となる。

スタティックメモリセルアレイ３２は、第２図に示すよ
うに、センスアンプ６に格納された１ビット情報に対し
、トランスファゲート３１を介して４個のスタティック
メモリセル３２１〜３２，４を設けている。これらのメ
モリセル３２１〜３２．４は、ウェイデコーダ３５の出
力線Ｗ１〜Ｗ４がＨ”レベルの時活性化する。

ウェイデコーダ３５は第１図で示すようにウェイアドレ
スバッファ３６を介して入力されるウェイアドレスＷＡ
をデコードし、出力線Ｗ１〜Ｗ４を選択的に“Ｈ”レベ
ルに立上げる。

ブロックデコーダ３４８〜３４ｄは、各々列アドレスＣ
Ａの上位２ビットと信号ＣＨの反転信号を入力信号とす
るアンドゲートＧ１によりその活性化が制御される。つ
まり、信号ＣＨが“Ｌ”レベルで、列アドレスＣＡの上
位２ビットで選択されたブロックデコーダ３４ａ〜３４
ｄのいずれかが活性化し、信号ＣＨがＨ”レベルでは、
どのブロックデコーダ３４８〜３４ｄも活性化しない。

またブロックデコーダ３４ａ〜３４ｄのいずれかが活性
化すると対応するトランスファゲート３１ａ〜３１ｄが
導通する。一方、列デコーダ７は列アドレスＣＡを入力
信号とし、Ｉ１０スイッチ９のいずれか１つを有効にす
る 第３図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムを示したブロック構成図である。同
図に示すように、従来と異なり、４ブロツク、４スタテ
ィックメモリセル３２１〜３２．２構成であるため、１
６個のラッチ２２ａ〜２２ｐ　（２２ａ　〜２２ｄはブ
ロック８１．２２ｅ〜２２ｈはブロック８２．２２１〜
２２１はブロックＢ３．２２ｍ〜２２ｐブＤツク８４）
を設けている。また、これらのラッチ２２ａ〜２２ｐは
各々行アドレスＲＡとスタティックメモリセル３２、〜
３２．４のいずれを選択すべきかを示すウェイアドレス
ＷＡを格納しており、アドレス信号Ａｄの列アドレスＯ
Ａの上位２ビットによりブロック単位に４個選択される
。

コンパレータ２４は行アドレスを取り込み、ラッチ２２
ａ〜２２ｐの中から選択された４個の格納された行アド
レスと比較し、１個のラッチと一致すればキャツシュヒ
ツトとみなし、活性化した（“Ｈ”レベルの）キャツシ
ュヒツト信号ＣＨを出力し、同時に一致したラッチ２２
に格納されたウェイアドレスＣ工をウェイロジック３７
に出力する。一方、選択された４個のラッチ全てと一致
しなかった場合、キャッシュミスとみなし非活性（“Ｌ
”レベルの）キャツシュヒツト信号ＣＨを出力する。

ウェイロジック３７はコンパレータ２４から出力される
キャツシヒツト信号ＯＨとウェイアドレス”ＩＡを入力
信号とし、キャツシュヒツト時には、入力されたウェイ
アドレスｃ　、ＡｅそのままウェイアドレスＷＡとして
、各ＤＲＡＭ１１〜１８に出力する。一方、キャッシュ
ミス時には、所定のアルゴリズムに従い決定されたウェ
イアドレスＷＡを各ＤＲＡＭ１１〜１８及びラッチ２２
ａ〜２２ｐに出力する。先に述べた所定のアルゴリズム
とは、例えば単純な先入れ、先出し方式（ＰＩＦＯ：Ｆ
ｉｒｓｔ−ｉｎ、　Ｆｉｒｓｔ−ｏｕｔ）、あるいは最
後にアクセスされた時刻が最も古いものを追い出す方式
（ＬＲＵ　：　Ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅ
ｄ　）等が考えられる。

以下、第４図のキャツシュヒツト、キャッシュミス時の
波形図を参照しつつ、第１図〜第３図で示したこの発明
の一実施例であるメモリシステムの動作を説明する。な
お、ラッチ２２ａ〜２２ｐには、既に各ブロック８１〜
Ｂ４の各スタティックメモリセル３２〜３２．４におい
て直前にアクセスされた行アドレスＲＡ１ａ〜ＲＡ１ｐ
及び各ラッチ２２ａ〜２２ｐに該当するウェイアドレス
が各々ラッチされており、スタティックメモリセルアレ
イ３２ａ〜３２ｐの各メモリセル３２１〜３２．４には
その時のブロック８１〜Ｂ４ごとの全データが既にラッ
チされているとする。

このような状態で、図示しないＣＰＵが必要とする２０
ビットのアドレス信号Ａｄをアドレスジェネレータ２３
より発生する。このアドレス信号Ａｄから行アドレスＲ
Ａ２がコンパレータ２４に入力される。一方、アドレス
信号Ａｄの列アドレスＣＡの上位２ビットにより選択さ
れたブロック８１〜Ｂ４に該当するラッチ２２ａ〜２２
ｐのいずれか４個のみを有効にする。ここで、説明の都
合上ブロックＢ２のラッチ２２ｅ〜２２ｈが選択された
とすると、コンパレータ２４は入力された行アドレスＲ
Ａ２とラッチ２２ｅ〜２２ｈに格納されている行アドレ
スＲＡ１ｅ〜ＲＡ１ｈ各々との比較を行い、ＲＡｌｅ−
ＲＡｌｈのいずれかがＲＡ２と一致すれば、キャツシュ
ヒツトとみなし、活性化した（“Ｈ”レベルの）キャツ
シュヒツト信号ＣＨをステートマシン２５．ウェイロジ
ック３７及び各ＤＲＡＭ素子１１〜１８に送り、ＲＡ２
と一致した行アドレスを格納したラッチ２２ｅ〜２２ｈ
に格納されたウェイアドレスを信号”ＩＡとしてウェイ
ロジック３７に送る。“Ｈ″レベルキャツシュヒツト信
号ＣＨを受けたウェイロジック３７は、入力されたウェ
イアドレスＣ，７ｅそのままウェイアドレスＷＡとして
各ＤＲＡＭ１１〜１８に出力する。

この時、信号ＣＨは“Ｈ＃レベルとなるため、全てのブ
ロックデコーダ３４は活性化せず、全トランス７７ゲー
ト３１は導通せず、スタティックメモリセルアレイ３２
とセンスアンプ６ｍは電気的に遮断されている。

一方、ステートマシン２５は信号ＣＡＳをトグルするペ
ージモード＄１１１ｍを行ない、アドレスマルチ７Ｌ／
り２２１ＬｉＤＲＡＭ＊子１１〜１８Ｌｖルチプレクス
アドレスＭＡとして列アドレスＣＡを供給する。一方、
各ＤＲＡＭ素子１１〜１８に入力されたウェイアドレス
ＷＡはウェイアドレスバッフ？３６を介しウェイデコー
ダ３５に入力される。そして、ウェイデコーダ３５によ
り、ウェイアドレスＷＡをデコードすることで出力線Ｗ
−１＝１〜４のいずれか）が“Ｈ″レベル立上る。する
と、各ＤＲＡＭ素子１１〜１８のスタティックメモリセ
ルアレイ３２ｂ内の“Ｈ”レベルに立ち上げられた出力
線Ｗ、に接続されたメモリセル３２　・より列デコーダ
７により選択された列アドレスのデータをＩ１０スイッ
チ９を介して取り出す。

このようにしてキャツシュヒツトした場合、ＤＲＡＭ素
子１１〜１８から高速なアクセス時間ｔ　　で出力デー
タＤ。ｕｔが得られる。

ＡＣ また、コンパレータ２４においてＲＡ２とＲＡｌｅ−Ｒ
Ａｌｈのすべてが不一致と判定されると、キャッシュミ
スとみなし、非活性（“Ｌ”レベル）のキャツシュヒツ
ト信号ＣＨをステートマシン２５、ウェイロジック３６
及び各ＤＲＡＭ素子１１〜１８に送る。“Ｌ　ＩＩレベ
ルのキャツシュヒツト信号ＣＨを受けたウェイロジック
３７は所定のアルゴリズムにより決定されたつＩイアド
レスＷＡを各ＤＲＡＭ素子１１〜１８及びラッチ２２ａ
〜２２ｐに出力する。

この時、信号ＣＨは“Ｌ”レベルとなるため、ブロック
デコーダ３４ｂのみ活性化され、トランスファゲート３
１ｂは導通し、スタティックメモリセルアレイ３２ｂと
センスアンプ６間は電気的に接続される。なお、他のス
タティックメモリセルアレイ３２ａ、３２ｃ、３２ｄと
センスアンプ６間は電気的に遮断されたままである。

一方、ステートマシン２５は、信号ＲＡＳを立ち下げ次
に信号ＣＡＳを立下げるサイクルでＤＲＡＭ素子１１〜
１８の１１ｍを行い、アドレスマルチプレクサ２１は行
アドレスＲＡ２．列アドレスＣＡの順にマルチプレクス
アドレスＭＡ＠ＤＲＡＭ素子１１〜１８に供給する。一
方、ウェイアドレスＷＡはウェイアドレスバッフ７Ｐ３
６を介し各Ｄ　ＲＡ　Ｍ素子１１〜１８のウェイデコー
ダ３５に入力される。そして、ウェイデコーダ３５によ
り、ウェイアドレスＷＡをデコードすることで出力線Ｗ
、（＋＝１〜４のいずれか）が“Ｈ″レベル立上る。そ
して、メモリセルアレイ５よりセンスアンプ６．トラン
スファゲート３１ｂ及びスタティックメモリセルアレイ
３２ｂ、Ｉ１０スイッチ９及び出力バッフＦ８を介して
、列デコーダ７より選択されたデータを出力データＤ　
　として読み出ｕｔ す。同時に、スタティックメモリセルアレイ３２ｂ内の
゛Ｈ″レベルに立上げられた出力線Ｗｉに接続されたメ
モリセル３２．内のデータを書換える。このようにキャ
ッシュミス時には、ＤＲＡＭ素子１１〜１８から低速な
アクセス時間ｔＲＡＣで出力データＤ。ｕｔが得られる
ことになる。このため、ステートマシン２５はウェイト
信号Ｗａｉｔを発生し、ＣＰＵ２６に待機をかける。ま
た、列アドレスＣＡの上位２ビットとウェイアドレスＷ
Ａにより選択されたラッチ２２ｅ〜２２ｈのいずれかに
は、新しい行アドレスＲＡ２が保持される。

（他のラッチ２２の値は変化しない。）このように、１
行分の情報を保持したセンスアンプ６内の１ビット情報
を４個のスタティックメモリセル３２１〜３２１１４の
いずれかに格納することができるスタティックメモリセ
ルアレイ３２を設けたため、エントリー数は４である。

その結果、連続する２つの行アドレスにまたがったプロ
グラムルーチンが繰り返し実行される場合などにも対応
することができ、キャツシュヒツト率は向上する。

さらに、キー！ツシュヒット、キャッシュミス時におけ
るＤＲＡＭ素子１１〜１８のメモリ管理をブロック８１
〜Ｂ４単位で行えるようにしたため、各ブロック８１〜
Ｂ４各々が独立して行アドレスに対するデータ群をスタ
ティックメモリセルアレイ３２ａ〜３２ｄに格納するこ
とができるので、エントリー数は４Ｘ４＝１６となり、
なお−層４ニヤツシュヒット率は向上する。

なお、第１図で示した実施例ではメモリの続出し、書込
みに関係なく、例えばウェイデコーダ３５に書込み信号
ＷＥを入力し、書込み時（ＷＥ＝“ビ）は、全出力線Ｗ
　−Ｗ４を非活性（“ビ′ル ベル）に設定することで、信＠ＣＨの’　Ｈ”　。

“Ｌ”、ウェイアドレスＷＡの値にかかわらず、スタテ
ィックメモリセルアレイ３２内の全メモリセル３２１〜
３２，４を活性化しないようにすることもできる。

なお、この実施例では、センスアンプ６の１ビット情報
に対し４Ｉ！のスタティックメモリセル３２１１〜３２
，４のいずれかに格納する例を述べたが、この数は適当
に増減することができる。また、この実施例ではメモリ
セルアレイ５を４ブロツク８１〜Ｂ４構成としたが、ブ
ロックの分割数も適当に増減することは勿論可能である
。

〔発明の効果〕

以上説明したように、この発明によればスタティックメ
モリセルアレイはセンスアンプ内の１ビット情報に対し
複数似のメモリセルが設けられたため、異なる行アドレ
ス上のデータを保持することができる。その結果、エン
トリーを増加することができるため、キャツシュヒツト
率を向上させることができる。

４、図面のｆｆＪｉｔｔな説明 第１図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムにおけるＤＲＡＭ素子の構成説明図
、第２図は第１図のＤＲＡＭ素子の詳細な構成説明図、
第３図はこの発明の一実施例であるキャッシュ機能を有
するメモリシステムのブロック構成図、第４図はこの発
明の一実施例のキャッシュ動作を示す波形図、第５図は
ＤＲＡＭｋ：おける高速アクセス機能を示した波形図、
第６図は従来のキャッシュ機能を有するメモリシステム
におけるＤＲＡＭ素子の構成説明図、第７図は従来のキ
ャッシュ機能を有するメモリシステムのブロック構成図
、第８図は従来のキャッシュ動作を示す波形図である。

図において、５はメモリセルアレイ、６はセンスアンプ
、２２ａ〜２２ｐはラッチ、２４はフンパレータ、３１
ａ〜３１ｄはトランスファゲート、３２８〜３２ｄはス
タティックメモリセルアレイ、３４８〜３４ｄはブロッ
クデコーダ、３５はウェイデコーダ、３７はウェイロジ
ックである。

なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）行および列状に配列されて各々が情報を記憶する
   メモリセルからなるメモリセルアレイに対し、行アドレ
   スおよび列アドレスを指定することで前記メモリセルよ
   り情報を取り出す半導体記憶装置であって、 行アドレス指定された１行分のメモリセルの情報を検知
   し格納するセンスアンプと、 このセンスアンプ内の各１ビット情報に対しそれぞれ複
   数個のメモリセルを有し、前記センスアンプ内の各情報
   を選択的にメモリセルに取り込むスタティックメモリセ
   ルアレイと、 前記スタティックメモリセルアレイあるいは前記メモリ
   セルアレイのいずれにアクセスするかを選択するスイッ
   チ手段と、 前記スタティックメモリセルアレイのいずれのメモリセ
   ルにアクセスするかを選択するウェイデコーダとを備え
   た半導体記憶装置。
2. （２）前記スタティックメモリセルアレイは前記センス
   アンプ内の情報を予め定められたブロック単位で取り込
   み、前記スタティックメモリセルアレイにおけるいずれ
   のブロックにアクセスするかを選択するブロックデコー
   ダをさらに備えた特許請求の範囲１項記載の半導体記憶
   装置。
3. （３）前記ウェイデコーダは前記スタティックメモリセ
   ルアレイにおける全てのメモリセルを非活性にする機能
   をさらに備えた特許請求の範囲第１項または第２項記載
   の半導体記憶装置。