KR940007533B1 - 반도체 기억장치 - Google Patents

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KR940007533B1
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쥰이치 미야모토
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도a와 제 1 도b는 각각 본 발명의 실시예를 설명하기 위한 도면.
제 2 도는 본 발명의 실시예의 동작을 설명하기 위한 타이밍챠트.
제 3 도는 CPU의 소프트웨어상에서 본 발명의 메모리를 억세스하는 예를 나타낸 시퀀스설명도.
제 4 도는 CPU의 하드웨어상에서 본 발명의 메모리를 억세스하는 구성예를 나타낸 도면.
제 5 도a와 제 5 도b는 다수의 블럭으로 분할된 메모리 어레이에 본 발명을 적용한 예를 나타낸 도면.
제 6 도는 직렬 억세스모드를 갖춘 메모리의 종래예를 나타낸 도면.
제 7 도는 제 1 도a와 제 1 도b에 도시된 동작원리를 수행하기 위한 메모리의 구성예를 나타낸 회로블럭도.
제 8 도는 제 1 도a와 제 1 도b에 도시된 동작원리를 수행하기 위한 메모리의 다른 구성예를 나타낸 회로블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
11~14: 블럭화된 메모리셀 어레이 7, 8, 7', 8' : 감지증폭기/래치회로
21 : 지연부 PC : 프로그램 카운터
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 직렬 억세스(Serial Access)인 경우에 고속으로 동작하는 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
랜덤 억세스형의 반도체 메모리에 있어서, 억세스의 형태상으로 보면 데이터가 직렬로 독출되는 확률이 압도적으로 많다. 종래에는 이와 같은 직렬 억세스를 고속화하는 수단으로서 제 6 도의 형태로 된 구성이 있었다. 즉, 메모리셀 어레이(1)의 비트선 방향으로 감지증폭기/래치회로(2)를 배치하고, 소정 워드선(3)이 선택된 경우, 그곳에 접속된 각 셀의 정보가 감지증폭기에 의해 감지되어 데이터래치로 입력되는 한편, 열선택선에 대응하여 래치의 내용이 직렬로 외부로 독출된다. 일반적으로 워드선선택, 셀로부터의 신호증폭과 같은 동작을 생략할 수 있는 래치독출방법은 통상의 워드선을 일일이 선택하는 억세스보다 억세스 시간이 배 이상 빠르고, 열 방향을 어드레스의 LSB(Least Significant Bit)에 대응시켜 직렬 억세스를 행하면 랜덤억세스보다 고속으로 독출동작을 실행시킬 수 있다.
종래의 시스템에서의 큰 문제점은, 고속 직렬 억세스가 가능한 바이트수가 최대로 래치의 갯수(k바이트), 즉 열 비트수에 의해 제한되고 있고, 더욱이 최초로 랜덤하게 억세스된 번지에 따라 모든 k바이트를 반드시 고속으로 독출시키고 있지 않다는 점이다. 일반적으로, 이와 같은 형태로 된 메모리를 소정의 CPU로 억세스하는 경우, 랜덤 억세스인 경우에는 CPU에 웨이트(대기)명령을 출력하여 데이터 취득시간을 1사이클로부터 2사이클로 지연시키지만, 직렬 억세스인 경우에는 웨이트가 없는 상태로 데이터를 취득한다고 하는 방법으로 시스템이 구성된다.
그러나, 종래의 메모리를 채용하면 웨이트를 거는 메모리의 어드레스가 물리적으로 결정되어 버리기 때문에, CPU측에서 보면 대단히 번잡한 조작이 필요하게 된다. 이를 피하기 위해 메모리측으로부터 웨이트신호를 출력하여 CPU에 대해 랜덤 또는 직렬의 정보를 제공하는 형태를 고려할 수 있다. 그러나 CPU측에서 보면, CPU를 지원하고 있는 메모리가 다수로 되어 있어서 이들 웨이트신호를 받아들이는 멀티플렉서 등의 로직이 필요하게 되어 직렬 억세스의 고속화라는 장점을 충분히 발휘할 수가 없을 뿐만 아니라 메모리측에서 보아도 웨이트신호를 출력하기 위한 외부접속핀이 필요하게 되어 표준사양의 메모리와는 거리가 먼 메모리로 되어 버린다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 상기 메모리의 물리적인 구조에 구애받지 않고서 직렬로 독출한 경우에는 어떠한 번지로부터 독출해도 랜덤 억세스보다 고속으로 계속해서 독출할 수 있도록 된 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, N개의 블럭 메모리셀 어레이로 분할되고, 그 각각의 비트선 방향으로 감지증폭기 및 래치를 구비한 메모리에 있어서, 열 어드레스 방향의 제i번째 블럭이 열 어드레스에 의해 선택된 경우에는 적어도 i번째 블럭의 선택된 행에 접속된 셀의 정보와 (i+1)번째 블럭의 선택된 행에 접속된 셀의 정보가 상기 래치에 동시에 래치되고, 최후의 N번째 블럭의 열 어드레스에 의해 선택된 경우에는 적어도 N번째 블럭의 선택된 행에 접속된 셀의 정보와 최초 블럭의 선택된 행 다음의 행에 접속된 셀의 정보와 상기 래치에서 동시에 래치되는 것을 특징으로 하는 것이다.
즉, 본 발명은 열측을 어드레스의 LSB에 대응시켜 열 어드레스의 대소에 따라 분리되는 적어도 제1, 제2 메모리셀 어레이를 구비하고, 그 메모리셀 어레이의 비트선 방향으로 감지증폭기/래치회로를 각각 구비한 메모리시스템에 있어서, 어드레스 입력에 의하여 제 1 블럭이 선택된 경우에는 그 선택된 행에 대응된 셀의 정보가 제 1 감지증폭기/래치회로에 입력됨과 더불어 제 2 블럭에 있어서도 동일 행의 정보가 제 2 감지증폭기/래치회로에 입력되며, 어떤 어드레스입력에 대해 제 2 블럭이 선택된 경우 제 2 블럭에 대해서는 선택된 행에 대응된 셀정보가 래치되지만 제 1 블럭에 대해서는 선택된 다음행의 셀정보가 래치되는 것을 특징으로 한다.
따라서, 상기한 바와 같이 랜덤 억세스형 메모리이면서 직렬 억세스를 수행한 경우에만 고속의 억세스가 가능한 모드(fast serial access mode)를 갖춘 메모리는 공지된 것이지만, 본 발명에 있어서는 메모리 어레이에 열 감지증폭기/래치회로를 갖춘 메모리를 2종류 이상 구비하여, 예컨대 좌측플래인이 선택된 경우에는 좌우함께 선택된 n번째의 행 데이터가 래치되고, 우측플래인이 선택된 경우에는 우측은 선택된 n번째의 행 데이터가 래치되지만, 좌측은 (n+1)번째의 행 데이터가 래치되는 메모리 시스템으로 되어있다. 또한, 행 선택이 이전의 데이터와 다르면 메모리내의 데이터를 래치에 취입시키도록 되어 있다. 플래인이 변화된 때에도 데이터의 래치가 수행되지만, 이전의 (n+1)번째 행의 데이터를 취입하기 때문에 억세스시간이 열화되지는 않는다. 따라서, 종래 보다 고속인 직렬 억세스가 가능하게 된다.
[실시예]
이하, 본 발명의 1실시예에 따른 반도체 기억장치를 예시도면을 참조하여 상세히 설명한다.
본 실시예의 메모리는 n개의 행과 m개(또는 m개의 쌍)의 비트선으로 이루어진 2개의 메모리셀 어레이로 구성되어 있다. 제 1 도a에는 메모리셀 어레이(11, 12)가, 제 1 도b에는 메모리셀 어레이(13, 14)가 도시되어 있다. 메모리셀은 좌측상단(4)을 0번지, 우측상단(5)을 (2m-1)번지, 좌측 둘째상단(6)을 2m번지라고 하는 형태로 배치되어 있다. 직렬 억세스의 경우, 데이터 선택순서는, 예컨대 제 1 도a에 있는 셀어레이(11)의 행(i)과 열(j)이 선택되면, 메모리셀 어레이(11, 12)의 행(i)에 접속된 셀의 데이터가 감지증폭기/래치회로(7, 8)의 래치회로로 동시에 입력되고, 선택은 i와 j의 교점으로부터 시작되며, 메모리 셀어레이(11)의 좌측으로부터 이동하면서 순차로 행(i)의 우측으로 이동하게 된다. 또한, 제 1 도b에 있어서, 메모리셀 어레이(14)의 행(i')과 열(j')이 선택된 경우에는 메모리셀 어레이(14)의 행(i')에 접속된 각 셀의 데이터가 감지증폭기/래치회로(8')의 래치로 입력되고, 셀어레이(13)의 행(i'+1)에 접속된 각 셀의 데이터는 감지증폭기/래치회로(7')에 입력되며, 선택순번은 선택된 i'와 j'의 교점으로부터 시작하여 우측으로, 즉 메모리셀 어레이(13)의 좌측으로부터 순차로 우측으로 이동하고 있다.
지금, 어드레스가 입력되어 i번째의 행과 j번째의 열이 선택된 것으로 한다[제 1 도a]. 이때, 좌우측 메모리셀 어레이의 i번째의 행에 접속된 각 셀의 정보는 비트선 방향으로 동시에 독출되어 감지증폭되어 각각 감지증폭기/래치회로(7, 8)의 래치회로에 저장된다. 또한, 어드레스 입력에 의해 i'번째의 행과 j'번째의 열(우측 블럭 14)이 선택된 경우[제 1 도b], 우측의 블럭은 i'행째의 행에 접속된 각 셀의 정보가 독출되어 감지증폭기/래치회로(8')에 저장되지만, 좌측의 블럭(13)에 있어서는 (i'+1)번째의 행에 접속된 각 셀의 정보와 상기 정보가 동시에 감지증폭기/래치회로(7')로 입력된다. 즉, 본 메모리에 있어서는 어드레스가 입력되면, 먼저 열 선택선으로 디코드된 래치내의 정보가 먼저 출력되고, 다음에 정규선택된 행의 직렬 정보가 출력되는 것으로 된다.
이와 같은 시스템에 있어서, 먼저 (i, j)번지가 선택되고, 다음에 그곳으로부터 직렬 억세스된 경우의 출력파형이 제 2 도에 도시되어 있다. (i, j)번지가 선택되었을 때 t0의 시간 후 래치내의 데이터(Db)가 출력되지만, 이 데이터는 (i, j)번지에 대응된 데이터가 아니고, 랜덤시의 어드레스 억세스시간(t1) 후에 올바른 데이터[D(i, j)]가 출력되고 있다. 이때, 래치내의 좌측블럭(11)의 데이터[D(i, 0)~D(i, m)] 및 우측블럭(12)내의 데이터[D(i, m)~D(i, 2m-1)]가 취입되어, 이후 직렬억세스에 관해서는 t0의 시간에서 데이터가 출력된다. 다만, 어드레스(i, j+1)를 억세스한 경우 랜덤 억세스와 동일한 시 스로 t1의 시간 후에 D(i, j+1)가 래치에 과기록된 것으로 되지만, 동일한 데이터이므로 당연히 출력데이터 자체는 변화하지 않는다. 동일한 프로세스로 어드레스가 우측의 블럭(12)을 최초로 히트한 경우, 즉 어드레스(i, m)가 선택될 때 우측블럭(12)의 래치의 내용[D(i, m)~D(i, 2m-1)]은 이전과 동일한 데이터가 과기록 되지만, 좌측블럭(13)의 래치의 내용은 [D(i+1, 0)~D(i+1, m-1)]와 이전의 내용과 다른 데이터가 과기록 된다. 이 때문에 어드레스가 다음 행에 대해 직렬로 순차적으로 이동하여 변화하여도 데이터 자체는 고속인 t0의 시간으로 독출될 수 있다. 이상의 설명으로부터 명확히 알 수 있는 바와같이 직렬 억세스를 계속해서 하는 한은 내부의 데이터를 고속으로 독출하는 것이 가능하다.
제 2 도에 있어서 Da는 최초로 억세스된 셀 데이터이고, t0는 어드레스가 선택되어 래치에서 데이터가 출력될 때 까지의 시간, Db는 래치에 입력되기 이전의 데이터, D(i, j)는 새로이 기록된 새로운 데이터로 볼 수 있는 것으로, 이와 같은 장소는 최초로 억세스된 장소만에서 발생하고, 이후 계속해서 직렬로 데이터의 고속독출이 수행된다. 더욱이, 이러한 기능은 메모리측의 물리적 어드레스의 배치에 구애받지 않고, 억세스하는 측이 직렬인가의 여부를 인지하게 되면, 그것 만으로도 시스템의 성능을 향상시킬 수 있게 된다. 즉, 메모리측으로부터 어떠한 웨이트 신호도 발생시킬 필요가 없는 바, 극단적으로는 소프트웨어에 대한 제어도 가능하게 된다. 예컨대, 이러한 메모리에 제 3 도에 도시된 바와 같은 프로그램이 격납되어 있는 것으로 한다. 여기서, 프로그램 시 스로서의 어드레스(A0)로부터 시작하여 Ai, Ai+1, Ai+2에서 점프명령을 취하여 Aj로 점프하는 것을 고려한다. 이때 Aj+3번지와 점프처번지(Aj; 점프처번지 Aj 1, Aj 2와 같음)에 NOP 명령을 취하면, 직렬 억세스와 동일한 시간(t0)의 지연을 고려한 사이클만큼으로 CPU를 회전시킬 수 있음을 알 수 있다.
본 발명은 메모리를 기능적으로 기동시키기 때문에 CPU의 하드웨어에 의한 제어도 가능하다. CPU는 일반적으로 제 4 도에 도시된 바와 같이 프로그램카운터(PC)로부터 메모리어드레스를 발생시켜 오퍼랜드 또는 데이터를 메모리로부터 인출한다. 프로그램카운터(PC)는 일반적으로는 어드레스를 오직 +1만큼 증가시킬 뿐 이지만, 분기명령이 나오면 출력치를 가산하거나 PC의 내용을 수정하여 점프처번지를 메모리 어드레스로써 출력한다. 따라서, +1만큼 증가할 때는 단주기에서 다음의 데이터를 인출하고, 가산할 때 또는 그 이외에는 지연부(21)에 의해 장주기에서 다음의 데이터를 인출하는 것과 같은 절환설계가 가능하게 된다. 다음에, EPROM의 데이터를 예로 들어 오퍼랜드의 계산을 수행한다. 사양상 어드레스 억세스타임(t1)은 150ns, t0는 단순히 게이트의 단수(段數)로 결정되기 때문에 30ns 정도로 견적한다. 이제 점프명령+1인스트럭션의 최악의 경우를 가정하면, 점프명령은 오퍼랜드+2데이터의 3바이트, 1인스트럭션은 1바이트이다. 따라서, 평균 억세스타임은 {150ns×1+30ns×3}/4=60ns이다.
이에 대해, 본 발명을 사용하지 않는 경우의 억세스타임은 150ns이므로, 최악의 경우에서도 2.5배의 향상이 가능하다. 실제의 데이터시 스, 프로그램시 스를 고려하면, 점프되는 확률은 1/10~1/100로 되어 약 5배의 성능의 향상을 도모할 수 있다.
제 7 도는 제 1 도a 및 제 1 도b에 도시된 회로를 실질적으로 동작시키기 위한 구성을 나타낸 회로블럭도로서, 메모리셀 어레이(11, 12)에 열선택회로(8-1, 8-2)와 감지증폭기/래치회로(7, 8)가 각각 구성되어 있다. 여기서, 행디코더(9-1)로부터의 출력신호와 열디코더(10)로부터의 출력신호에 의해 열선택회로(8-1)가 제어되어 메모리셀 어레이(11)내의 메모리셀이 선택되고, 마찬가지로 행디코더(9-2)로부터의 출력신호와 열디코더(10)로부터의 출력신호에 의해 열선택회로(8-2)가 제어되어 메모리셀 어레이(12)내의 메모리셀이 선택된다. 그리고, 행어드레스신호(RAdd)가 행디코더(9-2)와 가산기(11) 및 멀티플렉서(12 ; MUX)의 각각의 하나의 입력단에 공급되고, 가산기(11)로부터의 출력이 멀티플렉서(12)의 다른 입력단에 공급된다. 여기서, 멀티플렉서(12)는 메모리셀 어레이(11, 12)중 어느 하나를 선택하기 위해 좌/우측 선택신호(LRS)에 의해 제어되는 바, 상기 좌/우측 선택신호(LRS)는 열어드레스신호(CAdd)를 기초로 발생된다. 상기 우측 메모리셀 어레이(12)가 직렬 억세스 개시신호에 의해 선택될 경우, 행어드레스신호(RAdd)가 멀티플렉서(12)에 의해 선택되어 행디코더(9-1)에 공급된다. 그리고, 좌측 메모리셀 어레이(11)가 선택될 경우, 가산기(11)로부터의 출력이 선택되고, 행어드레스신호(RAdd)에 의해 표현되는 어드레스에 데이터 "1"을 부가함으로써 정의된 어드레스에 대응되는 신호가 공급된다. 그리고, 감지증폭기/래치회로(7, 8)로부터의 출력이 멀티플렉서(13)에 공급되고, 멀티플렉서(13)는 좌/우측 선택신호(LRS)에 의해 제어되어 출력버퍼회로(14)에 데이터를 공급하기 위해 선택된 감지증폭기/래치회로(7 또는 8)의 래치 데이터를 선택한다. 여기서, 출력버퍼회로(14)에 공급된 데이터는 출력단(15)으로 부터 출력된다.
상기한 바와 같은 구성에 있어서, 좌/우측 선택신호(LRS)가 메모리셀 어레이(11)내의 메모리셀이 직렬 억세스 개시신호에 의해 선택된 것을 나타내는 경우, 행어드레스신호(RAdd)가 멀티플렉서(12)에 의해 선택됨에 따라 입력 행어드레스신호(RAdd)에 대응하는 행어드레스(예컨대, i번째 행)신호가 행디코더(9-1, 9-2)에 공급된다. 이 경우, 모든 비트선이 열디코더(10)로부터의 출력에 응답하여 열선택회로(8-1, 8-2)에 의해 선택된다. 결과적으로, 메모리셀 어레이(11, 12)의 i번째 행에 연결된 메모리셀의 저장데이터가 감지증폭기/래치회로(7, 8)에 의해 폐치(fetch)되고, 감지증폭기/래치회로(7)의 출력이 멀티플렉서(13)에 의해 먼저 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다. 이어, 감지증폭기/래치회로(8)로부터의 출력이 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다.
좌/우측 선택신호(LRS)가 우측 메모리셀 어레이(12)내의 메모리셀이 직렬 억세스 개시신호에 의해 지시된 것을 표현하는 경우, 가산기(11)로부터의 출력이 멀티플렉서(12)에 의해 선택됨에 따라 입력 행어드레스신호(RAdd)에 데이터 "1"을 더함으로써 정의된 신호에 대응하는 신호와 행어드레스신호(RAdd)가 각각 행디코더(9-1, 9-2)에 공급된다. 따라서, 메모리셀 어레이(12)의 i번째 행에 위치하는 메모리셀이 선택되고, 메모리셀 어레이(11)의 (i+1)번째 행에 위치한 메모리셀이 선택된다. 이 경우, 열디코더(10)로부터의 출력에 응답하여 열선택회로(8-1, 8-2)에 의해 모든 비트선이 선택되고, 메모리셀 어레이(11)의 (i+1)번째 행에 연결된 메모리셀로부터의 저장 데이터가 감지증폭기/래치회로(8, 7)에 의해 폐치된다. 그리고, 감지증폭기/래치회로(8)로부터의 출력이 멀티플렉서(13)에 의해 먼저 선택되어 공급되어 출력버퍼회로(14)로부터 독출되고, 이어 감지증폭기/래치회로(7)로부터의 출력이 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다.
제 8 도는 제 1 도a 및 제 1 도b에 도시된 회로를 실질적으로 동작시키기 위한 다른 구성을 나타낸 회로도로서, 본 회로에 있어서 메모리셀 어레이(11, 12)의 행이 단일 행디코더(9)로부터의 출력에 의해 선택되고, 스위칭회로(20)가 좌/우측 선택신호(LRS)에 의해 제어된다. 여기서, 좌측 메모리셀 어레이(11)내의 메모리셀이 직렬억세스 개시 어드레스에 의해 선택될 때, 행디코더(9)로부터의 출력에 응답하여 메모리셀 어레이(11, 12)와 동일한 행을 선택하도록 스위칭회로(20)가 제어된다. 또, 우측 메모리셀 어레이(12)내의 메모리셀이 선택될 때, 스위칭회로(20)는 메모리셀 어레이(12)의 선택된 행을 선택하도록 제어되어 상기한 선택된 행에 데이터 "1"을 더함으로써 정의된 행을 선택한다. 즉, 스위칭회로(20)는 인버터(16)와 MOS 트랜지스터(17, 18)로 이루어지는 바, MOS 트랜지스터(17)의 전류경로는 메모리셀 어레이(11, 12)의 동일 열에 위치한 워드선에 연결되어 턴온/턴오프되도록 제어된다. 또, MOS 트랜지스터(18)의 전류경로는, 예컨대 메모리셀 어레이(12)의 i번째 행에 위치한 워드선과 메모리셀 어레이(11)의 (i+1)번째 행에 위치한 워드선 사이에 연결된다. 이와 같이 MOS 트랜지스터가 상기한 연결상태와 유사하게 모든 워드선에 대해 배열되게 된다. 제 8 도에서는 i번째와 (i+1)번째 행만이 도시되어 있고, 다른 행은 생략되어 있다. 여기서, 좌/우측 선택신호(LRS)가 인버터(16)의 입력노드에 공급되고, MOS 트랜지스터(18)의 게이트가 인버터(16)의 출력노드에 연결됨에 따라 MOS 트랜지스터(18)가 좌/우측 선택신호(LRS)의 반전신호에 의해 턴온/턴오프되도록 제어된다.
이하, 제8도에 도시된 회로의 동작을 설명한다.
본 회로에 있어서 MOS 트랜지스터(17, 18)로서 n채널 트랜지스터가 이용되고 있고, 직렬 억세스 개시신호에 의해 좌측 메모리셀 어레이(11)내의 메모리셀이 선택될 경우, 좌/우측 선택신호(LRS)는 "H"레벨로 된다. 그리고, 우측 메모리셀 어레이(12)내의 메모리셀이 선택된 경우, 좌/우측 선택신호(LRS)는 "L"레벨로 된다. 여기서, 좌측 메모리셀 어레이(11)가 선택될 경우, 좌/우측 선택신호(LRS)가 "H"레벨로 세트되므로 MOS 트랜지스터(17)가 턴온됨과 더불어 MOS 트랜지스터(18)가 턴오프된다. 따라서, 메모리셀 어레이(11, 12)의 i번째 행에 위치한 메모리셀은 행디코더(9)로부터의 출력에 응답하여 선택된다. 결과적으로, 메모리셀 어레이(11, 12)의 i번째 행에 위치한 메모리셀의 저장데이터가 공급되어 감지증폭기/래치회로(7, 8)에 의해 래치되고, 감지증폭기/래치회로(7)로부터의 출력이 먼저 멀티플렉서(13)에 의해 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다. 이어, 감지증폭기/래치회로(8)로부터의 출력이 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다.
이에 반해, 좌/우측 선택신호(LRS)가 "L"레벨로 세트되어 우측 메모리셀 어레이(12)가 선택된 경우, MOS 트랜지스터(18)가 턴온되고, MOS 트랜지스터(17)가 턴오프된다. 결과적으로, 행디코더(9)로부터의 출력에 응답하여 메모리셀 어레이(12)의 i번째 행이 선택될 경우, 메모리셀 어레이(11)의 (i+1)번째 행이 선택된다. 그리고, 메모리셀 어레이(12)의 i번째 행과 메모리셀 어레이(11)의 (i+1)번째 행의 저장데이터가 공급되어 감지증폭기/래치회로(7, 8)에 의해 래치되고, 감지증폭기/래치회로(8)로부터의 출력이 먼저 멀티플렉서(13)에 의해 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다. 이어, 감지증폭기/래치회로(7)로부터의 출력이 선택되어 공급되어 출력버퍼회로(14)로부터 독출된다.
한편, 본 발명은 2블럭의 메모리셀 어레이에 한정되지 않는 바, 제 5 도는 일반적인 N개의 셀어레이의 예를 나타낸 것으로, 블럭(1)의 열 어드레스가 선택된 것으로 한다. 이 때에는 블럭(1)의 선택행(i)의 데이터가 래치됨과 더불어 1+1=2라는 선택행(i)의 데이터도 동시에 래치된다. 이 경우 블럭(0, 3~N-1)의 셀어레이에 관해서는 액티브상태에서도 디스에이블상태에서도 좋지만, 디스에이블상태의 쪽이 소비전력을 절감시키는 효과가 크다. 이 후, 순차직렬 방향으로 억세스되어 가지만, 블럭(N-1)의 열어드레스가 히트된 순간 블럭(N-1)의 i행째의 행과 블럭(0)의 (i+1)행째의 행이 선택되어 그 데이터가 래치된다. 이때 블럭(N-1과 0)이 액티브로 되면 좋다. 이와 같이 본 발명을 다수의 블럭으로 응용하는 것도 용이하다. 더욱이, 본 발명은 고속으로 기록할 필요가 없기 때문에 RAM보다 EPROM등의 불휘발성 메모리 쪽이 적용하기 쉽다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 메모리의 물리적인 구조에 구애받지 않고, 데이터를 직렬로 독출한 경우에는 어떠한 번지로부터 독출하여도 랜덤 억세스보다 고속이면서 연속독출이 가능한 반도체 기억장치를 제공할 수 있게 된다.

Claims (4)

  1. 행 및 열형상으로 배치된 m×n개(m, n은 1이상의 정수)의 메모리셀을 각각 갖춘 N개(N은 2이상의 정수)의 메모리셀 어레이(11~14)와, 그 각각의 메모리셀 어레이의 비트선 방향으로 접속되면서 메모리셀 어레이로부터 독출된 데이터를 증폭하는 감지증폭기(7, 8, 7', 8') 및, 열어드레스에 의해 제i번째(i는 1이상 N-1 이하의 정수)의 메모리셀 어레이가 선택되면서 행어드레스에 의해 직렬억세스가 지시된 경우에는, 제i번째 메모리셀 어레이중의 열어드레스에 의해 선택되면서 직렬억세스가 지시된 행중의 메모리셀의 정보와, 제i+1번째의 메모리셀 어레이중의 상기 제i번째의 메모리셀 어레이중의 열어드레스에 의해 선택되는 열에 대응하는 열의 직렬억세스가 지시된 행중의 메모리셀의 정보를 함께 상기 감지증폭기에 의해 증폭된 데이터로 하여 동시에 래치하는 제 1 동작을 수행하고, 열어드레스에 의해 제N번째의 메모리셀 어레이가 선택되면서 행어드레스에 의해 직렬억세스가 지시된 경우에는, 제N번째 메모리셀 어레이중의 열어드레스에 의해 선택되면서 직렬억세스가 지시된 행중의 메모리셀의 정보와, 제 1 번째의 메모리셀 어레이중의 상기 제N번째의 메모리셀 어레이중의 열어드레스에 의해 선택되는 열에 대응하는 열의 직렬억세스가 지시된 행의 다음의 행중의 메모리셀의 정보를 함께 상기 감지증폭기에 의해 증폭된 데이터로 하여 동시에 래치하는 제 2 동작을 수행하는 래치수단(7, 8, 7', 8')을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 어드레스가 입력된 경우에는 먼저 그 열 어드레스에 대응되는 래치로부터 데이터가 출력되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 메모리셀 어레이와 그 다음의 메모리셀 어레이 이외에는 디스에이블로 되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 메모리가 불휘발성 메모리인 것을 특징으로 하는 반도체 기억장치.
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