JPH02282994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に関するもので、特にシリアル
アクセスした場合に高速となるメモリに使用されるもの
である。

（従来の技術） ランダムアクセス型の半導体メモリ等においては、アク
セスの形からすると、データはシリアルに読み出される
確率が圧倒的に多い、従来このシリアルアクセスを高速
化する手段として第６図の様な構成が考えられていた。

すなわちメモリセルアレイ１のビット線方向にセンスア
ンプ／ラッチ２を配し、あるワード１ｉＡ３が選択され
た場合。

それに接続される各セルの情報がセンスアンプにより検
知されたデータラッチにはいる。一方、カラム選択線に
対応してラッチの内容がシリアルに外に読み出される。

一般に、ワード線選択、セルからの信号増幅、という動
作が省略出来るラッチ読み出しの方が、通常のワード線
を一々選択するアクセスよりアクセスタイムは倍以上は
やく、カラム方向をアドレスのＬＳＢに対応させてシリ
アルアクセスを行えば、ランダムアクセスより高速に読
み出し動作をさせることが出来る。

（発明が解決しようとする課題） 従来システムでの問題点の第１は、高速シリアルアクセ
スが可能なバイト数が、最大、ラッチの個数（ｋバイト
）、すなわちカラムのビット数によって制限されること
にある。しかも最初にランダムにアクセスされた番地に
よって、必ずしもすべてのにバイトを高速に読み出せな
い点にある。

一般にこの様なメモリをあるＣＰＵでアクセスする場合
には、ランダムにアクセスした場合には、ＣＰＵにウェ
イト（待ち）命令を出し、データ取り込みの時間を１サ
イクルから２サイクルに遅らし、シリアルにアクセスし
た場合にはウェイトなしにデータ取り込みをするという
具合にシステムを組みあげる。ところが、従来技術のメ
モリを採用すると、ウェイトをかけるメモリのアドレス
が、物理時に決まってしまい、ＣＰＵサイドからみると
、非常に煩雑な操作が必要となる。これを避けるために
は、メモリ側からウェイト信号を出し、ＣＰＵに対して
ランダムかシリアルがの情報を与える仕様が考えられる
。ところが、ＣＰＵサイドからみると、サポートしてい
るメモリは多数あり、これらウェイト信号をうけるには
、マルチプレックスなどのロジックが必要となり、シリ
アルアクセス高速化のメリットを十分に生がしきれない
。

他方、メモリ側からみても、ウェイト信号を出す為の外
部接続ビンが必要となり、標準仕様のメモリからは遠く
なってしまう。

本発明は、上記したメモリの物理的なアーキテクチャに
とられれることなく、シリアルに読み出した場合には、
どの番地から読み出しても、ランダムアクセスより高速
につづけて読み出しの出来るメモリを提供するためのも
のである。

〔発明の構成〕

（課題を解決するための手段と作用） 本発明は、Ｎ個のブロックのメモリセルアレイに分割さ
れ、その各々のビット線方向にセンスアンプ及びラッチ
のあるメモリにおいて、カラムアドレス方向の第１番目
のブロックがカラムアドレスにより選択された場合には
、少なくとも１番目のブロックの選択されたロウ線に接
続されたセルの情報と、Ｉ＋１番目のブロックの選択さ
れたロウ線に接続されたセルの情報が前記ラッチに同時
にラッチされ、最後のＮ番目のブロックがカラムアドレ
スにより選択された場合には、少なくともＮ番目のブロ
ックの選択されたロウ線に接続されたセルの情報と、最
初のブロックの選択ロウの次のロウ線に接続されたセル
の情報が、前記ラッチに同時にラッチされる手段を具備
したことを特徴とする半導体記憶装置である。

即ち本発明は、カラム側をアドレスのＬＳＢに対応させ
、カラムアドレスの大小で分離された少くとも第１．第
２のメモリセルアレイを有し、そのメモリセルアレイの
ビット線方向にセンスアンプ／ラッチ回路をそれぞれ有
するメモリシステムにおいて、あるアドレス入力に対し
て、第１のブロックが選択された場合には、その選択さ
れたロウに対応するセルの情報が第１のセンスアンプ／
ラッチ回路に入力されると共に第２のブロックにおいて
も同一ロウの情報が第２のセンスアンプ／ラッチ回路に
入力され、あるアドレス入力に対して第２のブロックが
選択された場合には、第２のブロックについては選択さ
れたロウに対応するセル情報がラッチされるが、第１の
ブロックについては、選択された次のロウのセル情報が
ラッチされることを特徴とする。

しかして上記したように、例えばランダムアクセス型メ
モリでありながら、シリアルアクセスをした場合のみ高
速アクセスが可能なモード（ｆａｓｔ５ｅｒｉａｌ　ａ
ｃｃｅｓｓ　ｍｏｄｅ）を有するメモリは公知であるが
、本発明においては、メモリアレイにカラムセンスアン
プ／ラッチ回路を有するメモリ構成を２種類（以上）有
し１例えば左側のプレーンが選択された場合には、左、
右共選択されたｎ行目のデータがラッチされ、右側のプ
レーンが選択された場合には右側は選択されたｎ行目の
データがラッチされるが、左側はｎ＋１行目のデータが
ラッチされるようなメモリシステムとする。ロウ選択が
以前のデータと異なれば、メモリ内のデータをラッチに
とり込む様にする。プレーンが移りかわった時もデータ
ラッチは行うが、あらかじめｎ＋１行目のデータをとり
込んであるので、アクセスタイムの劣化はない、従って
従来より高速なシリアルアクセスが可能となる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。本実
施例でメモリは、１本のロウ線とｍ本（あるいはｍベア
）のビット線から成る２ケのメモリセルアレイから成っ
ている。第１図（８）ではメモリセルアレイ１□、１□
、第１図（ｂ）ではメモリセルアレイ１．．１４で示し
である。メモリセルは左上角４をＯ番地、右上角５が２
＋１−１．左上６を２１１１ｆ＃地という様に配置され
ている。シリアルアクセスの場合のデータ選択順番は、
例えば第１図（ａ）においてセルレアレイ王、のロウｉ
とカラムノが選択された場合は、セルアレイ１１．ｉ、
のロウｉに接続されたセルのデータがセンスアンプ／ラ
ッチ７．８のラッチに同時に入り、選択はｉとｊの交点
から始まり、　セルアレイ１２の左に移り順次ロウｉの
右へ移行していく、　また第１図（ｂ）においてセルア
レイ１４のロウｉ′とカラムｊ′が選択された場合は、
セルアレイ１４のロウｉ′に接続された各セルのデータ
がセンスアンプ／ラッチ８′のラッチに、セルアレイＩ
Ｊのロウｉ′＋１に接続された各セルのデータ７′に入
り、選択されたｉ′と一′の交点から始って右へ行き、
セルアレイ】１の左に移り順次右へ移行していく。

今アドレスが入力され９１１００ロウとｊ列目のカラム
が選択されたとする（第１図（ａ））　、　　この時、
左右のメモリセルアレイのｉ行目のロウに接続された各
セルの情報はビット線方向に同時に読み出されセンス増
幅されて、それぞれセンスアンプ／ラッチ７．８のラッ
チ回路に貯えられる。

また仮に、　アドレス入力によりｉ′行目のロウとｊ′
列目のカラム（これは右側のブロック１．に属する）が
選択された場合（第１図（ｂ））には、右側はｉ′行目
のロウに接続された各セルの情報がよみ出されセンスア
ンプ／ラッチ８′にはいるが、左側のブロック１３にお
いてはｉ′＋１ｎ＋１行目に接続された各セルの情報が
センスアンプラッチ７′に同時にはいる。つまり本メモ
リにおいては。

アドレスが人力されたらまず、カラム選択線でデコード
されたラッチ内の情報がまず出、次いで。

正規の選択されたロウのシリアル情報が出力されるとす
る。

このシステムにおいて、まず（Ｌ＋　２）番地が選択さ
れ１次にそこからシリアルにアクセスされた場合の出力
波形を第２図に示す。（Ｌ、；）番地が選択された時５
時間ｔ０後うッチ内のデータＤｂが出力される。しかし
このデータはＣＺ、；）番地のものではなく、ランダム
時のアドレスアクセスタイム上４後に正しいデータＤ　
（ｚ、　；）が出力されてくる。この時、ラッチ内に左
側ブロック１１内のデータＤ　Ｃｔ　＋　Ｏ）〜Ｄ　（
ｔ　ｒ　ｍ）及び右側ブロック１□内データＤ　（Ｌ、
ｍ）〜Ｄ　（ｉ。

２ｎ＋−１）がとりこまれるので、　以降のシリアルア
クセスに関しては１．の時間でデータが出て来る。但し
、アドレスＤ、；＋１）をアクセスした場合、ランダム
アクセスと同様のシーケンスでｔ１後Ｄ　（ｉ、、ｉ＋
１）がラッチにオーバーライドされることになるが、同
一データなので当然出力データ自身は変化しない、同様
のプロセスでアドレスが右側のブロック１□を最初にヒ
ツトした場合、すなわちアドレス（ｉ、ｍ）が選択され
た時、右側のブロック１□のラッチの内容Ｄ　（ｉ。

ｍ）〜Ｄ（え、２ｍ−１）は前と同一のデータがオーバ
ーライドされるが、左側のブロック１３のラッチの内容
はＤ　（ｉ＋１．Ｏ）　〜Ｄ　（＃＋１．ｍ−１）と前
と異なるデータがオーバーライドされる。この為、アド
レスが次のロウへのシリアルにうつり変わってもデータ
自身は高速なし、で読み出されていることになる１以上
の説明から明らかな様に、シリアルアクセスを続ける限
り内部のデータを高速に読み出しつづけることが出来る
。第２図においてＤａは最初のアクセスされたセルデー
タ、　Ｌｏはアドレス選択されラッチにデータが出るま
での時間、Ｄｂはランチの中に入っている前のデータ、
Ｄ　（ｔ＊　？）は書き替えられた新しいデータと見る
ことができ、このような個所は最初にアクセスされた個
所のみで生じ、あとは続けてシリアルデータの高速読み
出しが続けて行なえる。

さらに、この機能は、メモリ側の物理アドレスの配置に
とられれることなく、アクセスする側が。

シリアルか否かを知ってさえいればそれだけでシステム
のパフォーマンスを上げることが出来る。

言いかえると、メモリ側からは、何のｗａｉｔ信号も発
する必要がない。極端にいえば、ソフトウェアで制御も
可能である１例えばこのメモリに第３図の様なプログラ
ムが格納されているとする。プログラムのシーケンスと
してアドレス八〇からはじまりＡｉ＋　Ａｌｅｚ、　Ａ
ｌｅｚでジャンプ命令をとりこみＡＪへとぶことを考え
る。この時、Ａｊ＋２番地ととび先番地Ａｊ（とび先番
地ＡｊｔＡｊ　と同じこと）にＮＯＰ　（ノーオペレー
ション）命令をいれておけば、　シリアルアクセスと同
一の時間ｔｌｌの遅延を考えたサイクル分で、このＣＰ
Ｕをまわせることがわかる。

本発明のメモリを機能的に働らかせるために、ＣＰＵの
ハード６エアでの制御も可能である。ＣＰＵは一般に第
４＠の様にプログラムカウンタＰＣからメモリアドレス
を発生してオペランドあるいはデータをメモリからフェ
ッチする。プログラムカウンタＰＣは一般には唯アドレ
スを＋１インクリメントするだけであるが１分岐命令が
来た時。

ある値を加算するかＰＣの内容をかきかえて、とび先番
地をメモリアドレスとして出す、従って＋１インクリメ
ントするときは、短周期で次のデータをフェッチし、加
算する時又はそれ以外はデイレイ２１により、長周期で
次のデータをフェッチする様切り換え設計することは可
能である。

次にＥＦＲＯＭのデータを例にとり、パフォーマンスの
計算を行う。

仕様上、アドレスアクセスタイムｔ工はｌ　５０ｎｓ　
。

ＬＩｌは単純にゲートの段数で決まるため３０ｎｓ程度
と見積れる。今ジャンプ命令＋１インストラクションの
最悪ケースを仮定すると、ジャンプ命令はオペランド＋
２データの３バイト、１インストラクシヨンは１バイト
、従って平均アクセスタイムは （１５０ｎｓ　Ｘ　１　＋　３０　ｎｓ　Ｘ　３　）　
／　４　＝　６０　ｎｓこれに対し本発明を使用しない
場合のアクセスタイムは１５０ｎｓであるから、最悪で
も２．５倍の性能向上がはかれる。実際のデータシーケ
ンス、プログラムシーケンスを考えると、ジャンプの確
率は１／１０〜ｌ／１００となるので、約５倍のパフォ
ーマンスの向上をはかれる。

なお本発明は２ブロツクのメモリセルアレイに限定され
るものではない、第５図に一般的にＮ個のセルアレイの
例を記載する。今、ブロック１のカラムアドレスが選択
されたとする。この時は。

ブロック１の選択ロウＬのデータがランチされると共に
１＋１＝２の選択ロウｉのデータも同時にラッチされる
。この場合ブロック０．３〜Ｎ−１のセルアレイに関し
ては、アクティブ状態でもディセーブル状態でもよいが
、ディセーブル状態の方が、消費電力は低減される方向
にある。さてこの後順次シリアル方向にアクセスされて
ゆくが、ブロックＮ−１のカラムアドレスがヒツトされ
た瞬間ブロックＮ−１のｉ行目のロウとブロックＯのｉ
＋１行目のロウが選択されそのデータがラッチされる。

この時、Ｎ−１とＯブロックがアクティブであればよい
、この様に、本発明を多ブロックの場合に応用すること
は容易である。

なお１本発明は、高速で書き込みする必要がないことか
ら、ＲＡＭよりＥＦＲＯＭの如き不揮発生メモリの方が
適用しやすい。

〔発明の効果〕

以上説明した如く本発明によれば、メモリの物理的なア
ーキテクチャにとられれることなく、データをシリアル
に読み出した場合には、どの番地から読み出しても、ラ
ンダムアクセスより高速にしかも続けて読み出しのでき
る半導体記憶装置が提供できる。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）はそれぞれ本発明の詳細な説明
図、第２図は同実施例のタイミングチャート、第３図は
ＣＰＵのソフトウェア上で本発明メモリをアクセスする
例のシーケンス説明図、第４図はＣＰＵのハードウェア
で本発明メモリをアクセスする構成例、第５図（ａ）、
　（ｂ）は多ブロックに分割されたメモリアレイに本発
明を適用した例を示す図、第６図はシリアルアクセスモ
ードをもつメモリの従来例を示す図である。 １１〜１４・・・ブロック化されたメモリセルアレイ、
７．８．７’、８’・・・センスアンプ／ラッチ、２１
・・・デイレイ部、　　　ＭＵＸ・・・切り換え回路、
ＰＣ・・・プログラムカウンタ。 第 図

Claims (4)

【特許請求の範囲】
1. （１）Ｎ個のブロックのメモリセルアレイに分割され、
   その各々のビット線方向にセンスアンプ及びラッチのあ
   るメモリにおいて、カラムアドレス方向の第Ｉ番目のブ
   ロックがカラムアドレスにより選択された場合には、少
   なくともＩ番目のブロックの選択されたロウ線に接続さ
   れたセルの情報と、Ｉ＋１番目のブロックの選択された
   ロウ線に接続されたセルの情報が前記ラッチに同時にラ
   ッチされ、最後のＮ番目のブロックがカラムアドレスに
   より選択された場合には、少なくともＮ番目のブロック
   の選択されたロウ線に接続されたセルの情報と、最初の
   ブロックの選択ロウの次のロウ線に接続されたセルの情
   報が、前記ラッチに同時にラッチされる手段を具備した
   ことを特徴とする半導体記憶装置。
2. （２）アドレスが入力された場合には、まずそのカラム
   アドレスに対応するラッチからデータが出力されること
   を特徴とする請求項１に記載の半導体記憶装置。
3. （３）アクセスされたブロックとその次のブロック以外
   はデイセーブルとすることを特徴とする請求項１に記載
   の半導体記憶装置。
4. （４）前記メモリは不揮発性メモリであることを特徴と
   する請求項１に記載の半導体記憶装置。