JPH03212891A - 半導体記憶装置およびキャッシュシステム - Google Patents
半導体記憶装置およびキャッシュシステムInfo
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- JPH03212891A JPH03212891A JP2007598A JP759890A JPH03212891A JP H03212891 A JPH03212891 A JP H03212891A JP 2007598 A JP2007598 A JP 2007598A JP 759890 A JP759890 A JP 759890A JP H03212891 A JPH03212891 A JP H03212891A
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- 230000004044 response Effects 0.000 claims description 36
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- 238000010586 diagram Methods 0.000 description 34
- 230000003068 static effect Effects 0.000 description 11
- 241000282326 Felis catus Species 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 101100502248 Mus musculus Fabp9 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特にキャッシュメモ
リが同一チップ上に集積化された半導体記憶装置に関す
る。
リが同一チップ上に集積化された半導体記憶装置に関す
る。
［従来の技術］
コンピュータシステムに含まれるメインメモリは、低速
で大容量、したがって低コストのダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）により構成さ
れる。コンピュータシステムのコストパフォーマンスを
向上させるために、メインメモリと中央演算処理装置（
以下、ＣＰＵと呼ぶ）との間に、高速のバッファとして
小容量の高速メモリがよく設けられる。この高速のバッ
ファはキャッシュメモリと呼ばれる。このキャッシュメ
モリには、ＣＰＵが必要とする可能性の高いデータのブ
ロックがメインメモリからコピーされて記憶されている
。ＤＲＡＭにおいてＣＰＵがアクセスしようとしたアド
レスに記憶されているデータがキャッシュメモリにも存
在する状態は、キャツシュヒツトと呼ばれる。この場合
、ＣＰＵは高速のキャッシュメモリにアクセスし、必要
とするデータをキャッシュメモリから取込む。一方、Ｄ
ＲＡＭにおいてＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
い状態は、キャッシュミスと呼ばれる。この場合、ＣＰ
Ｕは低速のメインメモリにアクセスし、必要とするデー
タをメインメモリから取込むと同時に、そのデータの属
するブロックをＤＲＡＭからキャッシュメモリに転送す
る。
で大容量、したがって低コストのダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）により構成さ
れる。コンピュータシステムのコストパフォーマンスを
向上させるために、メインメモリと中央演算処理装置（
以下、ＣＰＵと呼ぶ）との間に、高速のバッファとして
小容量の高速メモリがよく設けられる。この高速のバッ
ファはキャッシュメモリと呼ばれる。このキャッシュメ
モリには、ＣＰＵが必要とする可能性の高いデータのブ
ロックがメインメモリからコピーされて記憶されている
。ＤＲＡＭにおいてＣＰＵがアクセスしようとしたアド
レスに記憶されているデータがキャッシュメモリにも存
在する状態は、キャツシュヒツトと呼ばれる。この場合
、ＣＰＵは高速のキャッシュメモリにアクセスし、必要
とするデータをキャッシュメモリから取込む。一方、Ｄ
ＲＡＭにおいてＣＰＵがアクセスしようとしたアドレス
に記憶されているデータがキャッシュメモリに存在しな
い状態は、キャッシュミスと呼ばれる。この場合、ＣＰ
Ｕは低速のメインメモリにアクセスし、必要とするデー
タをメインメモリから取込むと同時に、そのデータの属
するブロックをＤＲＡＭからキャッシュメモリに転送す
る。
しかしながら、このようなキャッシュメモリシステムは
高価な高速メモリを必要とするので、コストを重視する
小型のコンピュータシステムでは使用することができな
い。そこで従来は、汎用のＤＲＡＭが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
高価な高速メモリを必要とするので、コストを重視する
小型のコンピュータシステムでは使用することができな
い。そこで従来は、汎用のＤＲＡＭが有しているページ
モードまたはスタティックコラムモードを利用して、簡
易キャッシュシステムを構成していた。
第１０図はページモードまたはスタティックコラムモー
ドが可能な従来のＤＲＡＭ素子の基本的な構成を示すブ
ロック図である。
ドが可能な従来のＤＲＡＭ素子の基本的な構成を示すブ
ロック図である。
第１０図において、メモリセルアレイ５０には、複数の
ワード線および複数のビット線対が互いに交差するよう
に配置されており、それらの各交点にメモリセルが設け
られている。第１０図においては、１つのワード線ＷＬ
、１つのビット線対ＢＬ、ＢＬ、およびそのワード線Ｗ
Ｌとビット線ＢＬとの交点に設けられた１つのメモリセ
ルＭＣのみが代表的に示される。
ワード線および複数のビット線対が互いに交差するよう
に配置されており、それらの各交点にメモリセルが設け
られている。第１０図においては、１つのワード線ＷＬ
、１つのビット線対ＢＬ、ＢＬ、およびそのワード線Ｗ
Ｌとビット線ＢＬとの交点に設けられた１つのメモリセ
ルＭＣのみが代表的に示される。
メモリセルアレイ５０内のワード線はワードドライバ５
２を介して行デコーダ５３に接続されている。メモリセ
ルアレイ５０内のビット線対はセンスアンプ部５４およ
びＩ１０スイッチ５５を介して列デコーダ５６に接続さ
れている。行アドレスバッファ５７および列アドレスバ
ッファ５８には、行アドレス信号ＲＡおよび列アドレス
信号ＣＡがマルチブレクスされたマルチプレクス信号Ｍ
ＰＸＡが与えられる。行アドレスバッファ５７は行デコ
ーダ５３に行アドレス信号ＲＡを与え、列アドレスバッ
ファ５８は列デコーダ５６に列アドレス信号ＣＡを与え
る。一方、Ｉ１０スイッチ５５には出力バッファ５９お
よび入力バッファ６０が接続されている。
２を介して行デコーダ５３に接続されている。メモリセ
ルアレイ５０内のビット線対はセンスアンプ部５４およ
びＩ１０スイッチ５５を介して列デコーダ５６に接続さ
れている。行アドレスバッファ５７および列アドレスバ
ッファ５８には、行アドレス信号ＲＡおよび列アドレス
信号ＣＡがマルチブレクスされたマルチプレクス信号Ｍ
ＰＸＡが与えられる。行アドレスバッファ５７は行デコ
ーダ５３に行アドレス信号ＲＡを与え、列アドレスバッ
ファ５８は列デコーダ５６に列アドレス信号ＣＡを与え
る。一方、Ｉ１０スイッチ５５には出力バッファ５９お
よび入力バッファ６０が接続されている。
第１１Ａ図、第１１Ｂ図および第１１Ｃ図にそれぞれＤ
ＲＡＭ素子の通常の読出サイクル、ページモードサイク
ルおよびスタティックコラムモードサイクルの動作波形
図を示す。
ＲＡＭ素子の通常の読出サイクル、ページモードサイク
ルおよびスタティックコラムモードサイクルの動作波形
図を示す。
第１１Ａ図に示す通常の続出サイクルでは、まず、行ア
ドレスバッファ５７が行アドレスストローブ信号ＲＡＳ
の降下エツジでマルチブレクスアドレス信号ＭＰＸＡを
取込んで行アドレス信号ＲＡとして行デコーダ５３に与
える。行デコーダ５３はその行アドレス信号ＲＡに応答
して複数のワード線のうち１本を選択する。その選択さ
れたワド線はワードドライバ５２により活性化される。
ドレスバッファ５７が行アドレスストローブ信号ＲＡＳ
の降下エツジでマルチブレクスアドレス信号ＭＰＸＡを
取込んで行アドレス信号ＲＡとして行デコーダ５３に与
える。行デコーダ５３はその行アドレス信号ＲＡに応答
して複数のワード線のうち１本を選択する。その選択さ
れたワド線はワードドライバ５２により活性化される。
これにより、そのワード線に接続された複数のメモリセ
ルに記憶される情報がそれぞれ対応するビット線上に読
出され、その情報がセンスアンプ部５４により検知およ
び増幅される。この時点で、１行分のメモリセルの情報
がセンスアンプ部５４にラッチされている。
ルに記憶される情報がそれぞれ対応するビット線上に読
出され、その情報がセンスアンプ部５４により検知およ
び増幅される。この時点で、１行分のメモリセルの情報
がセンスアンプ部５４にラッチされている。
次に、列アドレスバッファ５８がコラムアドレスストロ
ーブ信号ＣＡＳの降下エツジでマルチブレクスアドレス
信号ＭＰＸＡを取込んで列アドレス信号ＣＡとして列デ
コーダ５６に与える。列デコーダ５６はその列アドレス
信号ＣＡに応答してセンスアンプ部５４にラッチされて
いる１行分の情報のうち１つを選択する。この選択され
た情報はＩ１０スイッチ５５および出力バッファ５９を
介して出力データＤｏｕｔとして外部に取出される。
ーブ信号ＣＡＳの降下エツジでマルチブレクスアドレス
信号ＭＰＸＡを取込んで列アドレス信号ＣＡとして列デ
コーダ５６に与える。列デコーダ５６はその列アドレス
信号ＣＡに応答してセンスアンプ部５４にラッチされて
いる１行分の情報のうち１つを選択する。この選択され
た情報はＩ１０スイッチ５５および出力バッファ５９を
介して出力データＤｏｕｔとして外部に取出される。
この場合のアクセスタイム（ＲＡＳアクセスタイム）ｔ
ＲＡｃは、ロウアドレスストローブ信号ＲＡＳの降下エ
ツジから出力データＤｏｕｔが有効となるまでの時間で
ある。また、この場合のサイクルタイムｔｃは、素子が
アクティブ状態となっている時間とＲＡＳプリチャージ
時間ｔｌＢｐ との相となる。標準的な値としては、ｔ
ＲＡＣ”１００ｎｓの場合にはｔｃ −２００ｎｓ程度
となっている。
ＲＡｃは、ロウアドレスストローブ信号ＲＡＳの降下エ
ツジから出力データＤｏｕｔが有効となるまでの時間で
ある。また、この場合のサイクルタイムｔｃは、素子が
アクティブ状態となっている時間とＲＡＳプリチャージ
時間ｔｌＢｐ との相となる。標準的な値としては、ｔ
ＲＡＣ”１００ｎｓの場合にはｔｃ −２００ｎｓ程度
となっている。
第１１Ｂ図および第１１Ｃ図に示すページモードサイク
ルおよびスタティックコラムモードサイクルでは、同一
行上のメモリセルが列アドレス信号ＣＡを変化させるこ
とによりアクセスされる。
ルおよびスタティックコラムモードサイクルでは、同一
行上のメモリセルが列アドレス信号ＣＡを変化させるこ
とによりアクセスされる。
ページモードサイクルでは、コラムアドレスストローブ
信号ＣＡＳの降下エツジで列アドレス信号ＣＡがラッチ
される。スタティックコラムモードサイクルでは、スタ
ティックＲＡＭ （ＳＲＡＭ）のように列アドレス信号
ＣＡの変化のみによりアクセスが行なわれる。
信号ＣＡＳの降下エツジで列アドレス信号ＣＡがラッチ
される。スタティックコラムモードサイクルでは、スタ
ティックＲＡＭ （ＳＲＡＭ）のように列アドレス信号
ＣＡの変化のみによりアクセスが行なわれる。
ページモードサイクルのＣＡＳアクセスタイムｔｃＡｃ
およびスタティックコラムモードサイクルのアドレスア
クセスタイムｔＡＡはＲＡＳアクセスタイムｔ、ＡＣの
ほぼ１／２の値となり、ｔａ＾ｃ−１００ｎｓのときは
５０ｎ ｓ程度となる。
およびスタティックコラムモードサイクルのアドレスア
クセスタイムｔＡＡはＲＡＳアクセスタイムｔ、ＡＣの
ほぼ１／２の値となり、ｔａ＾ｃ−１００ｎｓのときは
５０ｎ ｓ程度となる。
この場合、サイクルタイムも短くなり、ページモードサ
イクルの場合はＣＡＳプリチャージ時間ｔ。Ｐの値によ
るが、スタティックコラムモードサイクルと同様、５０
ｎｓ程度の値となる。
イクルの場合はＣＡＳプリチャージ時間ｔ。Ｐの値によ
るが、スタティックコラムモードサイクルと同様、５０
ｎｓ程度の値となる。
第１２図はページモードまたはスタティックコラムモー
ドが可能な従来のＩＭ×４ビット構成の４ＭビットＤＲ
ＡＭ素子の基本的な構成を示す図である。
ドが可能な従来のＩＭ×４ビット構成の４ＭビットＤＲ
ＡＭ素子の基本的な構成を示す図である。
第１２図において、ＤＲＡＭ素子２０は１チツプ上に形
成されている。メモリセルアレイ１は１６のアレイブロ
ック８１〜Ｂ１６に分割されている。第１３図に示すよ
うに、サブメモリセルアレイ１０１がブロックＢｌ、Ｂ
５．Ｂ９．Ｂ１Ｂからなり、入出力データＤＱ１に対応
する。同様に、サブメモリセルアレイ１０２が入出力デ
ータＤＱ２に対応し、サブメモリセルアレイ１０３が入
出力データＤＱ３に対応し、サブメモリセルアレイ１０
４が入出力データＤＱ４に対応する。
成されている。メモリセルアレイ１は１６のアレイブロ
ック８１〜Ｂ１６に分割されている。第１３図に示すよ
うに、サブメモリセルアレイ１０１がブロックＢｌ、Ｂ
５．Ｂ９．Ｂ１Ｂからなり、入出力データＤＱ１に対応
する。同様に、サブメモリセルアレイ１０２が入出力デ
ータＤＱ２に対応し、サブメモリセルアレイ１０３が入
出力データＤＱ３に対応し、サブメモリセルアレイ１０
４が入出力データＤＱ４に対応する。
アドレスバッファ５は、外部から与えられるアドレス信
号ＡＯ〜Ａ９を、ＲＡＳバッファ６から与えられるロウ
アドレスストローブ信号ＲＡＳの降下エツジで取込み、
それを行アドレス信号ＲＡとして行デコーダ２に与える
。行アドレス信号ＲＡは１０ビツトの行アドレス信号Ｒ
ＡＯ〜ＲＡ９からなる。また、アドレスバッファ５は、
外部から与えられるアドレス信号ＡＯ〜Ａ９をＣＡＳバ
ッファ７から与えられるコラムアドレスストロ・−ブ信
号ＣＡＳの降下エツジで取込み、それを列アドレス信号
ＣＡとして列デコーダ３に与える。列アドレス信号ＣＡ
は１０ビツトの列アドレス信号ＣＡＯ〜ＣＡ９からなる
。センスコントロール回路９は、行アドレス信号ＲＡの
うちの２ビツトの行アドレス信号ＲＡＳ、ＲＡ９に応答
して１６のアレイブロック８１〜Ｂ１６のうち４つに対
応するセンスアンプ部４を動作させる。
号ＡＯ〜Ａ９を、ＲＡＳバッファ６から与えられるロウ
アドレスストローブ信号ＲＡＳの降下エツジで取込み、
それを行アドレス信号ＲＡとして行デコーダ２に与える
。行アドレス信号ＲＡは１０ビツトの行アドレス信号Ｒ
ＡＯ〜ＲＡ９からなる。また、アドレスバッファ５は、
外部から与えられるアドレス信号ＡＯ〜Ａ９をＣＡＳバ
ッファ７から与えられるコラムアドレスストロ・−ブ信
号ＣＡＳの降下エツジで取込み、それを列アドレス信号
ＣＡとして列デコーダ３に与える。列アドレス信号ＣＡ
は１０ビツトの列アドレス信号ＣＡＯ〜ＣＡ９からなる
。センスコントロール回路９は、行アドレス信号ＲＡの
うちの２ビツトの行アドレス信号ＲＡＳ、ＲＡ９に応答
して１６のアレイブロック８１〜Ｂ１６のうち４つに対
応するセンスアンプ部４を動作させる。
データ出力バッファ１１は、外部から与えられるアウト
プットイネーブル信号ＯＥに応答して、メモリセルアレ
イ１から読出された４ビツトの情報を出力データＤＱＩ
〜ＤＱ４として外部に出力する。ライトバッファ１０は
、外部から与えられるライトイネーブル信号ＷＥに応答
して、データ人力バッファ１２に書込信号Ｗを与える。
プットイネーブル信号ＯＥに応答して、メモリセルアレ
イ１から読出された４ビツトの情報を出力データＤＱＩ
〜ＤＱ４として外部に出力する。ライトバッファ１０は
、外部から与えられるライトイネーブル信号ＷＥに応答
して、データ人力バッファ１２に書込信号Ｗを与える。
データ人力バッファ１２は、書込信号Ｗに応答して、外
部から与えられる４ビツトの入力データＤＱＩ〜ＤＱ４
をメモリセルアレイ１に入力する。
部から与えられる４ビツトの入力データＤＱＩ〜ＤＱ４
をメモリセルアレイ１に入力する。
第１４図は、入出力データＤＱ１に対応するサブメモリ
セルアレイ１０１の構成を詳細に示すブロック図である
。第１４図に示すように、１つの入出力ビットに対応す
る１Ｍビットのサブメモリセルアレイ１０１が、それぞ
れＩＫＸ２５６ビツトの４つのアレイブロックＢ１．
Ｂ５． Ｂ９． Ｂ１３に分割されている。各ア
レイブロックに、複数のセンスアンプからなるセンスア
ンプ群１４、Ｉ１０スイッチ１７および列デコーダ１９
が設けられている。２ビツトの行アドレス信号ＲＡＳ。
セルアレイ１０１の構成を詳細に示すブロック図である
。第１４図に示すように、１つの入出力ビットに対応す
る１Ｍビットのサブメモリセルアレイ１０１が、それぞ
れＩＫＸ２５６ビツトの４つのアレイブロックＢ１．
Ｂ５． Ｂ９． Ｂ１３に分割されている。各ア
レイブロックに、複数のセンスアンプからなるセンスア
ンプ群１４、Ｉ１０スイッチ１７および列デコーダ１９
が設けられている。２ビツトの行アドレス信号ＲＡＳ。
ＲＡ９に応答して、４つのアレイブロックＢｌ。
Ｂ５．Ｂ９，８１３のうち１つが選択的に駆動される。
第１４図に示される構成では、センスアンプの数が増加
し、各ビット線の長さが短くなる。
し、各ビット線の長さが短くなる。
これにより、メモリセルからセンスアンプに読出される
読出電圧を増加することができる。また、分割動作によ
って、消費電力を低減することが可能となる。
読出電圧を増加することができる。また、分割動作によ
って、消費電力を低減することが可能となる。
行アドレス信号ＲＡＳ、ＲＡ９により選択されたアレイ
ブロック内において行デコーダ２により１本のワード線
（図示せず）が選択される。そのワード線に接続された
複数のメモリセル（図示せず）に記憶された情報がそれ
ぞれ対応するビット線（図示せず）を介してそれぞれ対
応するセンスアンプに与えられる。それらの情報はセン
スアンプによって検知および増幅される。
ブロック内において行デコーダ２により１本のワード線
（図示せず）が選択される。そのワード線に接続された
複数のメモリセル（図示せず）に記憶された情報がそれ
ぞれ対応するビット線（図示せず）を介してそれぞれ対
応するセンスアンプに与えられる。それらの情報はセン
スアンプによって検知および増幅される。
第１４図の例では、各アレイブロックに対応するセンス
アンプ群１４にはＩＫ （１０２４）個のセンスアンプ
が含まれる。この場合、４つのアレイブロックＢｌ、Ｂ
５．Ｂ９．Ｂ１３に対応して設けられた４つのセンスア
ンプ群１４のうち１つが２ビツトの行アドレス信号ＲＡ
Ｓ、ＲＡ９に応答して選択的に駆動される。センスアン
プが活性化された時点で、１行分（ＩＫＸ４ビット）の
情報が、４つのセンスアンプ群１４にラッチされている
。したがって、列アドレス信号ＣＡにより列デコーダ１
９を介してセンスアンプを選択することにより、第１１
Ｂ図および第１１Ｃ図に示されるベージモードおよびス
タティックコラムモードが可能になる。
アンプ群１４にはＩＫ （１０２４）個のセンスアンプ
が含まれる。この場合、４つのアレイブロックＢｌ、Ｂ
５．Ｂ９．Ｂ１３に対応して設けられた４つのセンスア
ンプ群１４のうち１つが２ビツトの行アドレス信号ＲＡ
Ｓ、ＲＡ９に応答して選択的に駆動される。センスアン
プが活性化された時点で、１行分（ＩＫＸ４ビット）の
情報が、４つのセンスアンプ群１４にラッチされている
。したがって、列アドレス信号ＣＡにより列デコーダ１
９を介してセンスアンプを選択することにより、第１１
Ｂ図および第１１Ｃ図に示されるベージモードおよびス
タティックコラムモードが可能になる。
第１５図は、第１２図〜第１４図のＤＲＡＭ素子のベー
ジモードあるいはスタティックコラムモードを利用した
簡易キャッシュシステムの構成を示すブロック図である
。また、第１６図は、第１５図の簡易キャッシュシステ
ムの動作波形図である。
ジモードあるいはスタティックコラムモードを利用した
簡易キャッシュシステムの構成を示すブロック図である
。また、第１６図は、第１５図の簡易キャッシュシステ
ムの動作波形図である。
第１５図において、メインメモリ２１はＩＭｘ４ビット
構成の８個のＤＲＡＭ素子２０により４Ｍバイトに構成
されている。この場合、アドレス線は、行アドレス信号
と列アドレス信号とをマルチブレクスする前は２０本（
２２’ −１０４８５７６−Ｉ Ｍ）必要である。しか
し、アドレスマルチプレクサ２２により行アドレス信号
ＲＡと列アドレス信号ＣＡとがマルチブレクスされるの
で、実際に各ＤＲＡＭ素子２０に接続されるアドレス線
の本数は１０本である。
構成の８個のＤＲＡＭ素子２０により４Ｍバイトに構成
されている。この場合、アドレス線は、行アドレス信号
と列アドレス信号とをマルチブレクスする前は２０本（
２２’ −１０４８５７６−Ｉ Ｍ）必要である。しか
し、アドレスマルチプレクサ２２により行アドレス信号
ＲＡと列アドレス信号ＣＡとがマルチブレクスされるの
で、実際に各ＤＲＡＭ素子２０に接続されるアドレス線
の本数は１０本である。
次に、第１６図の動作波形図を参照しながら第１５図の
簡易キャッシュシステムの動作を説明する。
簡易キャッシュシステムの動作を説明する。
まず、ＣＰＵ２４が必要とするデータに対応する２０ビ
ツトのアドレス信号ＡＤをアドレスジェネレータ２３が
発生する。ラッチ（タグ）２５は、前のサイクルで選択
されたデータに対応する行アドレス信号を保持している
。コンパレータ２６は、２０ビツトのアドレス信号ＡＤ
のうち１０ビツトの行アドレス信号ＲＡと、ラッチ２５
に保持されている行アドレス信号とを比較する。それら
が互いに一致すれば、現在のサイクルにおいて前のサイ
クルと同じ行がアクセスされたことになる。これをキャ
ツシュヒツトと呼ぶ。この場合、コンパレータ２６はキ
ャツシュヒツト信号ＣＨを発生する。
ツトのアドレス信号ＡＤをアドレスジェネレータ２３が
発生する。ラッチ（タグ）２５は、前のサイクルで選択
されたデータに対応する行アドレス信号を保持している
。コンパレータ２６は、２０ビツトのアドレス信号ＡＤ
のうち１０ビツトの行アドレス信号ＲＡと、ラッチ２５
に保持されている行アドレス信号とを比較する。それら
が互いに一致すれば、現在のサイクルにおいて前のサイ
クルと同じ行がアクセスされたことになる。これをキャ
ツシュヒツトと呼ぶ。この場合、コンパレータ２６はキ
ャツシュヒツト信号ＣＨを発生する。
ステートマシン２７は、キャツシュヒツト信号ＣＨに応
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするベージモード制御を行なう。このとき、アドレ
スマルチプレクサ２２が、各ＤＲＡＭ素子２０に列アド
レス信号ＣＡを与える（第１６図参照）。それにより、
各ＤＲＡＭ素子２０のセンスアンプ部にラッチされたデ
ータ群より、列アドレス信号ＣＡに対応するデータが取
出される。このように、キャツシュヒツト時には、各Ｄ
ＲＡＭ素子２０からアクセスタイムｔＣＡＣで高速に出
力データが得られる。
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするベージモード制御を行なう。このとき、アドレ
スマルチプレクサ２２が、各ＤＲＡＭ素子２０に列アド
レス信号ＣＡを与える（第１６図参照）。それにより、
各ＤＲＡＭ素子２０のセンスアンプ部にラッチされたデ
ータ群より、列アドレス信号ＣＡに対応するデータが取
出される。このように、キャツシュヒツト時には、各Ｄ
ＲＡＭ素子２０からアクセスタイムｔＣＡＣで高速に出
力データが得られる。
一方、アドレスジェネレータ２３から発生された行アド
レス信号ＲＡとラッチ２５が保持していた行アドレス信
号とが不一致のときには、現在のサイクルにおいて前の
サイクルとは異なる行がアクセスされたことになる。こ
れをキャッシュミスと呼ぶ。
レス信号ＲＡとラッチ２５が保持していた行アドレス信
号とが不一致のときには、現在のサイクルにおいて前の
サイクルとは異なる行がアクセスされたことになる。こ
れをキャッシュミスと呼ぶ。
この場合、コンパレータ２６はキャツシュヒツト信号Ｃ
Ｈを発生しない。ステートマシン２７は通常の読出サイ
クルのＲＡＳ／ＣＡＳ制御を行ない、アドレスマルチプ
レクサ２２は行アドレス信号ＲＡおよび列アドレス信号
ＣＡを順に各ＤＲＡＭ素子２０に与える（第１６図参照
）。このように、キャッシュミス時には、ロウアドレス
ストローブ信号ＲＡＳによるプリチャージから始まる通
常の読出サイクルが開始され、アクセスタイムｔ、ＡＣ
で低速に出力データが得られる。そのため、ステートマ
シン２７はウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４
を待機状態に設定する。キャッシュミス時には、ラッチ
２５に新しい行アドレス信号ＲＡが保持される。
Ｈを発生しない。ステートマシン２７は通常の読出サイ
クルのＲＡＳ／ＣＡＳ制御を行ない、アドレスマルチプ
レクサ２２は行アドレス信号ＲＡおよび列アドレス信号
ＣＡを順に各ＤＲＡＭ素子２０に与える（第１６図参照
）。このように、キャッシュミス時には、ロウアドレス
ストローブ信号ＲＡＳによるプリチャージから始まる通
常の読出サイクルが開始され、アクセスタイムｔ、ＡＣ
で低速に出力データが得られる。そのため、ステートマ
シン２７はウェイト信号Ｗａｉｔを発生し、ＣＰＵ２４
を待機状態に設定する。キャッシュミス時には、ラッチ
２５に新しい行アドレス信号ＲＡが保持される。
［発明が解決しようとする課題］
第１５図の簡易キャッシュシステムにおいては、各ＤＲ
ＡＭ素子２０内の各アレイブロックの１行分（ＩＭＸ４
ビットＤＲＡＭ素子の場合は１０２４ビツト）のデータ
が１つのデータブロックとしてセンスアンプ群にラッチ
される。そのため、１つのデータブロックのサイズが不
必要に大きく、ラッチ（タグ）２５に保持されるデータ
ブロックの数（エントリ数）が不足する。たとえば、第
１５図の簡易キャッシュシステムではエントリ数は１エ
ントリとなる。したがって、キャツシュヒツトが起こる
割合（キャツシュヒツト率）が低いという問題がある。
ＡＭ素子２０内の各アレイブロックの１行分（ＩＭＸ４
ビットＤＲＡＭ素子の場合は１０２４ビツト）のデータ
が１つのデータブロックとしてセンスアンプ群にラッチ
される。そのため、１つのデータブロックのサイズが不
必要に大きく、ラッチ（タグ）２５に保持されるデータ
ブロックの数（エントリ数）が不足する。たとえば、第
１５図の簡易キャッシュシステムではエントリ数は１エ
ントリとなる。したがって、キャツシュヒツトが起こる
割合（キャツシュヒツト率）が低いという問題がある。
この発明の目的は、適当な大きさのデータブロツクを有
し、かつエントリ数が増加されることにより、キャツシ
ュヒツト率が向上され、コストパフォーマンスが高い簡
易キャッシュシステムを構成することが可能なキャッシ
ュメモリ内蔵半導体記憶装置を得ることである。
し、かつエントリ数が増加されることにより、キャツシ
ュヒツト率が向上され、コストパフォーマンスが高い簡
易キャッシュシステムを構成することが可能なキャッシ
ュメモリ内蔵半導体記憶装置を得ることである。
この発明の他の目的は、キャッシュメモリ内蔵半導体記
憶装置の動作マージンを拡大し、消費電力が低減された
簡易キャッシュシステムを実現することである。
憶装置の動作マージンを拡大し、消費電力が低減された
簡易キャッシュシステムを実現することである。
［課題を解決するための手段］
第１の発明にかかるキャッシュメモリ内蔵半導体記憶装
置は、通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、メモリセル
アレイ、信号受信手段、第１の選択手段、第２の選択手
段、複数のセンスアンプ手段、および第３の選択手段を
備える。
置は、通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、メモリセル
アレイ、信号受信手段、第１の選択手段、第２の選択手
段、複数のセンスアンプ手段、および第３の選択手段を
備える。
メモリセルアレイは、複数行および複数列に配列された
複数のメモリセルを含み、複数のブロックに分割されて
いる。信号受信手段は、第１の動作モード時には、外部
から与えられる行アドレス信号および列アドレス信号を
時分割にまたは同時に受け、第２の動作モード時には外
部から与えられるブロック選択信号および列アドレス信
号を同時に受ける。第１の選択手段は、第１の動作モー
ド時に行アドレス信号の一部に応答して複数のブロック
のいずれかを選択し、第２の動作モード時にブロック選
択信号に応答して複数のブロックのいずれかを選択する
。第２の選択手段は、行アドレス信号の残りに応答して
、その選択されたブロック内のいずれかの行を選択する
。複数のセンスアンプ手段は、各ブロック内の複数列に
対応して設けられ、その選択された行から読出された情
報を増幅および保持する。第３の選択手段は、第１およ
び第２の動作モード時に、列アドレス信号に応答して、
その選択されたブロック内の複数のセンスアンプ手段の
いずれかを選択する。第２の動作モード時には、第１の
選択手段および第３の選択手段が同時に動作するように
制御が行なわれる。
複数のメモリセルを含み、複数のブロックに分割されて
いる。信号受信手段は、第１の動作モード時には、外部
から与えられる行アドレス信号および列アドレス信号を
時分割にまたは同時に受け、第２の動作モード時には外
部から与えられるブロック選択信号および列アドレス信
号を同時に受ける。第１の選択手段は、第１の動作モー
ド時に行アドレス信号の一部に応答して複数のブロック
のいずれかを選択し、第２の動作モード時にブロック選
択信号に応答して複数のブロックのいずれかを選択する
。第２の選択手段は、行アドレス信号の残りに応答して
、その選択されたブロック内のいずれかの行を選択する
。複数のセンスアンプ手段は、各ブロック内の複数列に
対応して設けられ、その選択された行から読出された情
報を増幅および保持する。第３の選択手段は、第１およ
び第２の動作モード時に、列アドレス信号に応答して、
その選択されたブロック内の複数のセンスアンプ手段の
いずれかを選択する。第２の動作モード時には、第１の
選択手段および第３の選択手段が同時に動作するように
制御が行なわれる。
第２の発明にかかるキャッシュメモリ内蔵半導体記憶装
置は、通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、メモリセル
アレイ、信号受信手段、第１の選択手段、第２の選択手
段、複数のセンスアンプ手段、複数の情報保持手段、第
３の選択手段、情報転送手段、および第４の選択手段を
備える。
置は、通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、メモリセル
アレイ、信号受信手段、第１の選択手段、第２の選択手
段、複数のセンスアンプ手段、複数の情報保持手段、第
３の選択手段、情報転送手段、および第４の選択手段を
備える。
メモリセルアレイは、複数行および複数列に配列された
複数のメモリセルを含み、複数のブロックに分割されて
いる。各ブロックは、各々が複数列を含む複数のサブブ
ロックに分割されている。
複数のメモリセルを含み、複数のブロックに分割されて
いる。各ブロックは、各々が複数列を含む複数のサブブ
ロックに分割されている。
信号受信手段は、第１の動作モード時には、外部から与
えられる行アドレス信号および列アドレス信号を時分割
にまたは同時に受け、第２の動作モト時には、外部から
与えられるブロック選択信号および列アドレス信号を同
時に受ける。第１の選択手段は、第１の動作モード時に
、行アドレス信号の一部に応答して複数のブロックのい
ずれかを選択し、第２の動作モード時に、ブロック選択
信号に応答して複数のブロックのいずれかを選択する。
えられる行アドレス信号および列アドレス信号を時分割
にまたは同時に受け、第２の動作モト時には、外部から
与えられるブロック選択信号および列アドレス信号を同
時に受ける。第１の選択手段は、第１の動作モード時に
、行アドレス信号の一部に応答して複数のブロックのい
ずれかを選択し、第２の動作モード時に、ブロック選択
信号に応答して複数のブロックのいずれかを選択する。
第２の選択手段は、行アドレス信号の残りに応答して、
その選択されたブロック内のいずれかの行を選択する。
その選択されたブロック内のいずれかの行を選択する。
複数のセンスアンプ手段は、各ブロック内の複数列に対
応して設けられ、その選択された行から読出された情報
を増幅および保持する。複数の情報保持手段は、各ブロ
ック内の複数列に対応して設けられ、情報を保持する。
応して設けられ、その選択された行から読出された情報
を増幅および保持する。複数の情報保持手段は、各ブロ
ック内の複数列に対応して設けられ、情報を保持する。
第３の選択手段は、第１の動作モード時に、列アドレス
信号の一部に応答してその選択されたブロック内の複数
のサブブロックのうちいずれかを選択する。情報転送手
段は、第１の動作モード時に、その選択されたサブブロ
ック内において、第１の選択手段により選択された行と
、対応する情報保持手段との間で、情報の転送を行なう
。第４の選択手段は、第１の動作モード時に、列アドレ
ス信号に応答して、その選択されたブロック内の複数の
センスアンプ手段のいずれかを選択し、第２の動作モー
ド時に、列アドレス信号に応答して、その選択されたブ
ロツクに対応する複数の情報保持手段のいずれかを選択
する。
信号の一部に応答してその選択されたブロック内の複数
のサブブロックのうちいずれかを選択する。情報転送手
段は、第１の動作モード時に、その選択されたサブブロ
ック内において、第１の選択手段により選択された行と
、対応する情報保持手段との間で、情報の転送を行なう
。第４の選択手段は、第１の動作モード時に、列アドレ
ス信号に応答して、その選択されたブロック内の複数の
センスアンプ手段のいずれかを選択し、第２の動作モー
ド時に、列アドレス信号に応答して、その選択されたブ
ロツクに対応する複数の情報保持手段のいずれかを選択
する。
第２の動作モード時には、第１の選択手段および第４の
選択手段が同時に動作するように制御が行なわれる。
選択手段が同時に動作するように制御が行なわれる。
［作用〕
第１の発明にかかる半導体記憶装置においては、第１の
動作モード時に、第１の選択手段により１つのブロック
が選択され、第２の選択手段によりそのブロック内の１
行が選択される。その選択された１行から読出される情
報が、そのブロックに対応する複数のセンスアンプ手段
により増幅および保持される。第３の選択手段によりそ
のブロック内の複数のセンスアンプ手段に保持される情
報のいずれかが選択される。これにより、通常のアクセ
スタイムでアクセスが行なわれる。
動作モード時に、第１の選択手段により１つのブロック
が選択され、第２の選択手段によりそのブロック内の１
行が選択される。その選択された１行から読出される情
報が、そのブロックに対応する複数のセンスアンプ手段
により増幅および保持される。第３の選択手段によりそ
のブロック内の複数のセンスアンプ手段に保持される情
報のいずれかが選択される。これにより、通常のアクセ
スタイムでアクセスが行なわれる。
第２の動作モード時には、第１の選択手段により１つの
ブロックが選択され、第３の選択手段によりそのブロッ
クに対応する複数のセンスアンプ手段に保持された情報
のいずれかが選択される。
ブロックが選択され、第３の選択手段によりそのブロッ
クに対応する複数のセンスアンプ手段に保持された情報
のいずれかが選択される。
これにより、通常のアクセスタイムよりも短いアクセス
タイムでアクセスが行なわれる。
タイムでアクセスが行なわれる。
特に、この半導体記憶装置においては、第２の動作モー
ド時に、第１の選択手段および第３の選択手段が同時に
動作するので、アクセスタイムの短縮化が図られる。
ド時に、第１の選択手段および第３の選択手段が同時に
動作するので、アクセスタイムの短縮化が図られる。
第１の発明にかかる半導体記憶装置を用いてキャッシュ
システムを構成すると、分割されたブロックの数がエン
トリ数となり、各ブロックに対応する複数のセンスアン
プ手段の数が各データブロックのサイズとなる。
システムを構成すると、分割されたブロックの数がエン
トリ数となり、各ブロックに対応する複数のセンスアン
プ手段の数が各データブロックのサイズとなる。
第２の発明にかかる半導体記憶装置においては、第１の
動作モード時に、第１の選択手段により１つのブロック
が選択され、第２の選択手段によりそのブロック内の１
行が選択される。その選択された１行から読出される情
報が、そのブロックに対応する複数のセンスアンプ手段
により増幅および保持される。第４の選択手段によりそ
のブロックに対応する複数のセンスアンプ手段に保持さ
れる情報のいずれかが選択される。これにより、通常の
アクセスタイムでアクセスが行なわれる。また、第３の
選択手段によりそのブロック内の１つのサブブロックが
選択され、情報転送手段によりそのサブブロック内にお
いて選択された行と、対応する情報保持手段との間で情
報の転送が行なわれる。
動作モード時に、第１の選択手段により１つのブロック
が選択され、第２の選択手段によりそのブロック内の１
行が選択される。その選択された１行から読出される情
報が、そのブロックに対応する複数のセンスアンプ手段
により増幅および保持される。第４の選択手段によりそ
のブロックに対応する複数のセンスアンプ手段に保持さ
れる情報のいずれかが選択される。これにより、通常の
アクセスタイムでアクセスが行なわれる。また、第３の
選択手段によりそのブロック内の１つのサブブロックが
選択され、情報転送手段によりそのサブブロック内にお
いて選択された行と、対応する情報保持手段との間で情
報の転送が行なわれる。
第２の動作モード時には、第１の選択手段により１つの
ブロックが選択され、第４の選択手段によりそのブロッ
クに対応する複数の情報保持手段に保持された情報のい
ずれかが選択される。これにより、通常のアクセスタイ
ムよりも短いアクセスタイムでアクセスが行なわれる。
ブロックが選択され、第４の選択手段によりそのブロッ
クに対応する複数の情報保持手段に保持された情報のい
ずれかが選択される。これにより、通常のアクセスタイ
ムよりも短いアクセスタイムでアクセスが行なわれる。
特に、この半導体記憶装置においては、第２の動作モー
ド時に、第１の選択手段および第４の選択手段が同時に
動作するので、アクセスタイムの短縮化が図られる。
ド時に、第１の選択手段および第４の選択手段が同時に
動作するので、アクセスタイムの短縮化が図られる。
第２の発明にかかる半導体記憶装置を用いてキャッシュ
システムを構成すると、サブブロックの数がエントリ数
となり、各サブブロックに対応する複数の情報保持手段
の数がデータブロックのサイズとなる。
システムを構成すると、サブブロックの数がエントリ数
となり、各サブブロックに対応する複数の情報保持手段
の数がデータブロックのサイズとなる。
［実施例コ
第１図は、この発明の一実施例によるＩＭ×４ビット構
成のＤＲＡＭ素子の構成を示すブロック図である。
成のＤＲＡＭ素子の構成を示すブロック図である。
第１図において、ＤＲＡＭ素子２０ａは、第１２図のＤ
ＲＡＭ素子２０と同様に、ＩＭ×４ビット構成のメモリ
セルアレイ１を含む。メモリセルアレイ１は、ＩＫＸ２
５６ビツトの１６のアレイブロック８１〜Ｂ１６に分割
されている。また、メモリセルアレイ１は、第１３図に
示すように、４ビツトの入出力データＤＱＩ〜ＤＱ４に
対応して４つのサブメモリセルアレイ１０１〜１０４か
らなる。
ＲＡＭ素子２０と同様に、ＩＭ×４ビット構成のメモリ
セルアレイ１を含む。メモリセルアレイ１は、ＩＫＸ２
５６ビツトの１６のアレイブロック８１〜Ｂ１６に分割
されている。また、メモリセルアレイ１は、第１３図に
示すように、４ビツトの入出力データＤＱＩ〜ＤＱ４に
対応して４つのサブメモリセルアレイ１０１〜１０４か
らなる。
第１図のＤＲＡＭ素子２０ａが第１２図のＤＲＡＭ素子
２０と異なるのは次の点である。まず、外部から与えら
れるブロックアドレス信号ＢＯ。
２０と異なるのは次の点である。まず、外部から与えら
れるブロックアドレス信号ＢＯ。
Ｂ１を受けるブロックアドレスバッファ８および外部か
ら与えられるキャツシュヒツト信号ＣＨを受けるキャツ
シュヒツトバッファ１３が設けられている。また、キャ
ツシュヒツトバッファ１３から出力されるキャツシュヒ
ツト信号ＣＨおよびライトバッファ１０から出力される
書込信号Ｗに応答してデータ転送信号ＤＴを出力するゲ
ート回路Ｇ１が設けられている。さらに、メモリセルア
レイ１のアレイブロック間に設けられた領域３１゜４１
の構成が、後述するように、第１２図のＤＲＡＭ素子２
０ａの対応する部分の構成とは異なる。
ら与えられるキャツシュヒツト信号ＣＨを受けるキャツ
シュヒツトバッファ１３が設けられている。また、キャ
ツシュヒツトバッファ１３から出力されるキャツシュヒ
ツト信号ＣＨおよびライトバッファ１０から出力される
書込信号Ｗに応答してデータ転送信号ＤＴを出力するゲ
ート回路Ｇ１が設けられている。さらに、メモリセルア
レイ１のアレイブロック間に設けられた領域３１゜４１
の構成が、後述するように、第１２図のＤＲＡＭ素子２
０ａの対応する部分の構成とは異なる。
第１図のＤＲＡＭ素子２０ａにおいては、アドレスバッ
ファ５がマルチブレクスされたアドレス信号ＡＯ〜Ａ９
を受けるので、通常のアクセス時には、行アドレス信号
ＲＡおよび列アドレス信号ＣＡが時分割に供給される。
ファ５がマルチブレクスされたアドレス信号ＡＯ〜Ａ９
を受けるので、通常のアクセス時には、行アドレス信号
ＲＡおよび列アドレス信号ＣＡが時分割に供給される。
なお、行アドレス信号ＲＡは１０ビツトの行アドレス信
号ＲＡＯ〜ＲＡ９からなり、列アドレス信号ＣＡは１０
ビツトの列アドレス信号ＣＡＯ〜ＣＡ９からなる。
号ＲＡＯ〜ＲＡ９からなり、列アドレス信号ＣＡは１０
ビツトの列アドレス信号ＣＡＯ〜ＣＡ９からなる。
そのため、各サブメモリセルアレイ１０１〜１０４に含
まれる４つのアレイブロックのいずれかを選択するため
の行アドレス信号ＲＡＳ、ＲＡ９と各アレイブロック内
の１列を選択するための列アドレス信号ＣＡＯ〜ＣＡ９
とは同時には供給されない。この実施例では、キャツシ
ュヒツト時に、行アドレス信号ＲＡＳ、ＲＡ９に対応す
るブロックアドレス信号ＢＯ，Ｂｌが、列アドレス信号
ＣＡＯ〜ＣＡ９と同時に供給される。すなわち、キャツ
シュヒツト時には、アレイブロックの選択とそのアレイ
ブロック内の列の選択とが同時に行なわれる。
まれる４つのアレイブロックのいずれかを選択するため
の行アドレス信号ＲＡＳ、ＲＡ９と各アレイブロック内
の１列を選択するための列アドレス信号ＣＡＯ〜ＣＡ９
とは同時には供給されない。この実施例では、キャツシ
ュヒツト時に、行アドレス信号ＲＡＳ、ＲＡ９に対応す
るブロックアドレス信号ＢＯ，Ｂｌが、列アドレス信号
ＣＡＯ〜ＣＡ９と同時に供給される。すなわち、キャツ
シュヒツト時には、アレイブロックの選択とそのアレイ
ブロック内の列の選択とが同時に行なわれる。
第２図は、第１図に示されるメモリセルアレイ１のうち
入出力データＤＱＩに対応する１つのサブメモリセルア
レイ１０１の構成を示すブロック図である。
入出力データＤＱＩに対応する１つのサブメモリセルア
レイ１０１の構成を示すブロック図である。
このサブメモリセルアレイ１０１は、行アドレス信号Ｒ
ＡＳ、ＲＡ９により選択される４分の１のみが駆動され
る分割動作方式のメモリセルアレイである。
ＡＳ、ＲＡ９により選択される４分の１のみが駆動され
る分割動作方式のメモリセルアレイである。
サブメモリセルアレイ１０１は、第１４図のサブメモリ
セルアレイ１０１と同様に、ＩＫＸ２５６ビツトの４つ
のアレイブロックＢｌ、 Ｂ５． Ｂ９、Ｂ１３から
なる。各アレイブロックは、各々が３２列からなる３２
個のサブブロックに分割されている。すなわち、サブメ
モリセルアレイ１０１は、１２８個のサブブロックに分
割されている。
セルアレイ１０１と同様に、ＩＫＸ２５６ビツトの４つ
のアレイブロックＢｌ、 Ｂ５． Ｂ９、Ｂ１３から
なる。各アレイブロックは、各々が３２列からなる３２
個のサブブロックに分割されている。すなわち、サブメ
モリセルアレイ１０１は、１２８個のサブブロックに分
割されている。
各アレイブロックに対応して、センスアンプ群１４、ト
ランスファゲート１５、キャッシュレジスタ１６、Ｉ１
０スイッチ１７、ブロックデコーダ１８および列デコー
ダ１９が設けられている。
ランスファゲート１５、キャッシュレジスタ１６、Ｉ１
０スイッチ１７、ブロックデコーダ１８および列デコー
ダ１９が設けられている。
キャッシュミス時には、行アドレス信号ＲＡＳ。
ＲＡ９に応答して４つのアレイブロックのうちいずれか
１つが選択され、それに対応するセンスアンプ群１４お
よび列デコーダ１９が活性化される。
１つが選択され、それに対応するセンスアンプ群１４お
よび列デコーダ１９が活性化される。
同時に、データ転送信号ＤＴに応答して、選択されたア
レイブロックに対応するブロックデコーダ１８が活性化
される。
レイブロックに対応するブロックデコーダ１８が活性化
される。
キャッシュミス時には、ブロックアドレス信号ＢＯ，Ｂ
ｌに応答して１つの列デコーダ１９が活性化される。こ
の場合、列アドレス信号ＣＡＯ〜ＣＡ９と同時にブロッ
クアドレス信号ＢＯ，Ｂｌが与えられるので、４つのキ
ャッシュレジスタ１６に保持された４０９６ビツトの情
報のうち１ビツトの情報が選択されて高速に出力される
。
ｌに応答して１つの列デコーダ１９が活性化される。こ
の場合、列アドレス信号ＣＡＯ〜ＣＡ９と同時にブロッ
クアドレス信号ＢＯ，Ｂｌが与えられるので、４つのキ
ャッシュレジスタ１６に保持された４０９６ビツトの情
報のうち１ビツトの情報が選択されて高速に出力される
。
第３図に、第２図の主要部の構成が詳細に示される。セ
ンスアンプ群１４は、ＩＫ （１０２４）個のセンスア
ンプ１４ａからなり、対応するアレイブロック内の１行
から読出された情報を増幅および保持する。
ンスアンプ群１４は、ＩＫ （１０２４）個のセンスア
ンプ１４ａからなり、対応するアレイブロック内の１行
から読出された情報を増幅および保持する。
第３図に示すように、メモリセルアレイ１内には、複数
のビット線対ＢＬ、ＢＬと複数のワード線ＷＬとが互い
に交差するように配置されており、それらの各交点にメ
モリセルＭＣが設けられている。各トランスファゲート
１５は、ビット対ＢＬ。
のビット線対ＢＬ、ＢＬと複数のワード線ＷＬとが互い
に交差するように配置されており、それらの各交点にメ
モリセルＭＣが設けられている。各トランスファゲート
１５は、ビット対ＢＬ。
ＢＬにそれぞれ接続された１０２４組のトランスファゲ
ートトランジスタ１５ａからなる。各キャッシュレジス
タ１６は、それぞれトランスファゲートトランジスタ１
５ａに接続された１０２４個のレジスタ１６ａからなる
。各１１０スイツチ１７は、それぞれレジスタ１６ａに
接続された１０２４組のＩ１０スイッチトランジスタ１
７ａおよびＩ１０線対１７ｂからなる。
ートトランジスタ１５ａからなる。各キャッシュレジス
タ１６は、それぞれトランスファゲートトランジスタ１
５ａに接続された１０２４個のレジスタ１６ａからなる
。各１１０スイツチ１７は、それぞれレジスタ１６ａに
接続された１０２４組のＩ１０スイッチトランジスタ１
７ａおよびＩ１０線対１７ｂからなる。
第２図の各ブロックデコーダ１８は、列アドレス信号Ｃ
Ａ５〜ＣＡ９に応答して、対応するアレイブロック内の
３２のサブブロックのうち１つを選択し、対応するトラ
ンスファゲートトランジスタ１５ｇをオンにする。それ
により、アレイブロック内の選択されたサブブロックか
ら読出された３２ビツトの情報がトランスファゲート１
５を介してキャッシュレジスタ１６に転送される。
Ａ５〜ＣＡ９に応答して、対応するアレイブロック内の
３２のサブブロックのうち１つを選択し、対応するトラ
ンスファゲートトランジスタ１５ｇをオンにする。それ
により、アレイブロック内の選択されたサブブロックか
ら読出された３２ビツトの情報がトランスファゲート１
５を介してキャッシュレジスタ１６に転送される。
また、各列デコーダ１９は、列アドレス信号ＣＡＯ−Ｃ
Ａ４に応答して、選択されたサブブロック内の３２列の
うち１列を選択し、対応するＩ１０スイッチトランジス
タ１７ａをオンにする。それにより、アレイブロック内
の選択された１列から読出された情報がＩ１０線対１７
ｂ上に読出される。
Ａ４に応答して、選択されたサブブロック内の３２列の
うち１列を選択し、対応するＩ１０スイッチトランジス
タ１７ａをオンにする。それにより、アレイブロック内
の選択された１列から読出された情報がＩ１０線対１７
ｂ上に読出される。
第４図は、第３図のＤＲＡＭ素子２０ａを用いた簡易キ
ャッシュシステムの構成を示すブロック図である。また
、第５図は第４図の簡易キャッシュシステムの動作波形
図である。
ャッシュシステムの構成を示すブロック図である。また
、第５図は第４図の簡易キャッシュシステムの動作波形
図である。
第４図において、メインメモリ２１ａはＩＭ×４ビット
構成の８個のＤＲＡＭ素子２０ａにより４Ｍバイトに構
成されている。第４図の簡易キャッシュシステムが第１
５図の簡易キャッシュシステムと異なるのは次の点であ
る。まず、コンパレータ２６から出力されるキャツシュ
ヒツト信号ＣＨが各ＤＲＡＭ素子２０ａにも与えられて
いる。
構成の８個のＤＲＡＭ素子２０ａにより４Ｍバイトに構
成されている。第４図の簡易キャッシュシステムが第１
５図の簡易キャッシュシステムと異なるのは次の点であ
る。まず、コンパレータ２６から出力されるキャツシュ
ヒツト信号ＣＨが各ＤＲＡＭ素子２０ａにも与えられて
いる。
また、アドレスマルチプレクサ２２から各ＤＲＡＭ素子
２０ａに、１０本のアドレス線の他にブロックアドレス
信号ＢＯ，Ｂｌを与えるための２本の信号線が接続され
ている。
２０ａに、１０本のアドレス線の他にブロックアドレス
信号ＢＯ，Ｂｌを与えるための２本の信号線が接続され
ている。
次に、第５図の動作波形図を参照しながら第４図の簡易
キャッシュシステムの動作を説明する。
キャッシュシステムの動作を説明する。
ラッチ（タグ）２５には、各サブメモリセルアレイごと
に、１０ビツトのアドレス信号ＲＡＯ〜ＲＡ９および５
ビツトの列アドレス信号ＣＡ５〜ＣＡ９からなる１２８
組のキャッシュ用アドレスセットが保持されている。こ
のキャッシュ用アドレスセットとしては、たとえば前の
サイクルで選択されたアドレスの組やよく使われるアド
レスの組などが選ばれる。各アドレスセットにより、１
つのサブブロック内の１行の情報が選択される。
に、１０ビツトのアドレス信号ＲＡＯ〜ＲＡ９および５
ビツトの列アドレス信号ＣＡ５〜ＣＡ９からなる１２８
組のキャッシュ用アドレスセットが保持されている。こ
のキャッシュ用アドレスセットとしては、たとえば前の
サイクルで選択されたアドレスの組やよく使われるアド
レスの組などが選ばれる。各アドレスセットにより、１
つのサブブロック内の１行の情報が選択される。
このようにして選択される３２ビツトの情報が１つのデ
ータブロックとなる。したがって、この簡易キャッシュ
システムでは、各データブロックのサイズは３２ビツト
であり、エントリ数は１２８である。
ータブロックとなる。したがって、この簡易キャッシュ
システムでは、各データブロックのサイズは３２ビツト
であり、エントリ数は１２８である。
一方、各ＤＲＡＭ素子２Ｏａ内のキャッシュレジスタ１
６（第２図）には、ラッチ２５に保持された１２８組の
データセットに対応する１２８個のデータブロックが保
持されている。
６（第２図）には、ラッチ２５に保持された１２８組の
データセットに対応する１２８個のデータブロックが保
持されている。
まず、ＣＰＵ２４が必要とするデータに対応する２０ビ
ツトのアドレス信号ＡＤを発生する。コンパレータ２６
は、２０ビツトのアドレス信号ＡＤのうち１０ビツトの
行アドレス信号ＲＡＯ〜ＲＡ９および５ビツトの列アド
レス信号ＣＡ５〜ＣＡ９を、ラッチ２５に保持された１
２８組のキャッシュ用アドレスセットと比較する。行ア
ドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５
〜ＣＡ９がキャッシュ用アドレスセットのいずれかと一
致すれば、コンパレータ２６はキャツシュヒツト信号Ｃ
Ｈを発生する。ステートマシン２７は、キャツシュヒツ
ト信号ＣＨに応答して、ロウアドレスストローブ信号Ｒ
ＡＳを高レベルに保ったままコラムアドレスストローブ
信号ＣＡＳを低レベルに立下げ、アドレスマルチプレク
サ２２は、各ＤＲＡＭ素子２０ａに１０ビツトの列アド
レス信号ＣＡＯ〜ＣＡ９とともに、列アドレス信号ＲＡ
Ｓ、ＲＡ９に対応する２ビツトのブロックアドレス信号
ＢＯ，Ｂｌを同時に供給する。
ツトのアドレス信号ＡＤを発生する。コンパレータ２６
は、２０ビツトのアドレス信号ＡＤのうち１０ビツトの
行アドレス信号ＲＡＯ〜ＲＡ９および５ビツトの列アド
レス信号ＣＡ５〜ＣＡ９を、ラッチ２５に保持された１
２８組のキャッシュ用アドレスセットと比較する。行ア
ドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５
〜ＣＡ９がキャッシュ用アドレスセットのいずれかと一
致すれば、コンパレータ２６はキャツシュヒツト信号Ｃ
Ｈを発生する。ステートマシン２７は、キャツシュヒツ
ト信号ＣＨに応答して、ロウアドレスストローブ信号Ｒ
ＡＳを高レベルに保ったままコラムアドレスストローブ
信号ＣＡＳを低レベルに立下げ、アドレスマルチプレク
サ２２は、各ＤＲＡＭ素子２０ａに１０ビツトの列アド
レス信号ＣＡＯ〜ＣＡ９とともに、列アドレス信号ＲＡ
Ｓ、ＲＡ９に対応する２ビツトのブロックアドレス信号
ＢＯ，Ｂｌを同時に供給する。
このとき、各ＤＲＡＭ素子２０ａでは、キャツシュヒツ
ト信号ＣＨにより、各ブロックデコーダ１８（第２図）
は活性化されない。したがって、各アレイブロックと各
キャッシュレジスタ１６とは互いに絶縁された状態を保
つ。そして、列アドレス信号ＣＡＯ−ＣＡ９およびブロ
ックアドレス信号ＢＯ，Ｂｌに基づいてキャッシュレジ
スタ１６内の１ビツトの情報がＩ１０スイッチトランジ
スタ１．７ａ、Ｉ１０線対１７ｂ（第３図）、およびデ
ータ出力バッファ１１（第１図）を介して外部に出力さ
れる。
ト信号ＣＨにより、各ブロックデコーダ１８（第２図）
は活性化されない。したがって、各アレイブロックと各
キャッシュレジスタ１６とは互いに絶縁された状態を保
つ。そして、列アドレス信号ＣＡＯ−ＣＡ９およびブロ
ックアドレス信号ＢＯ，Ｂｌに基づいてキャッシュレジ
スタ１６内の１ビツトの情報がＩ１０スイッチトランジ
スタ１．７ａ、Ｉ１０線対１７ｂ（第３図）、およびデ
ータ出力バッファ１１（第１図）を介して外部に出力さ
れる。
このように、ヒツトリード時には、各ＤＲＡＭ素子２０
ｇのキャッシュレジスタ１６からベージモードのように
アクセスタイムｔＣＡＣで高速に４ビツトの出力データ
ＤＱ１〜ＤＱ４が得られる。
ｇのキャッシュレジスタ１６からベージモードのように
アクセスタイムｔＣＡＣで高速に４ビツトの出力データ
ＤＱ１〜ＤＱ４が得られる。
一方、アドレスジェネレータ２３から発生された行アド
レス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５〜
ＣＡ９がラッチ２５に保持された１２８組のアドレスセ
ットのいずれとも一致しないときには、コンパレータ２
６はキャツシュヒツト信号ＣＨを発生しない。この場合
、ステートマシン２７は通常の読出サイクルのＲＡＳ／
ＣＡＳ制御を行ない、アドレスマルチプレクサ２２は行
アドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ
Ｏ〜ＣＡ９を順にマルチブレクスアドレス信号ＭＰＸＡ
として各ＤＲＡＭ素子２０ａに与える。
レス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５〜
ＣＡ９がラッチ２５に保持された１２８組のアドレスセ
ットのいずれとも一致しないときには、コンパレータ２
６はキャツシュヒツト信号ＣＨを発生しない。この場合
、ステートマシン２７は通常の読出サイクルのＲＡＳ／
ＣＡＳ制御を行ない、アドレスマルチプレクサ２２は行
アドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ
Ｏ〜ＣＡ９を順にマルチブレクスアドレス信号ＭＰＸＡ
として各ＤＲＡＭ素子２０ａに与える。
このように、キャッシュミス時には、アクセスタイムｔ
、＾Ｃで低速に４ビツトの出力データＤＱ１〜ＤＱ４が
得られるので、ステートマシン２７はウェイト信号Ｗａ
ｉｔを発生し、ＣＰＵ２４を待機状態にする。
、＾Ｃで低速に４ビツトの出力データＤＱ１〜ＤＱ４が
得られるので、ステートマシン２７はウェイト信号Ｗａ
ｉｔを発生し、ＣＰＵ２４を待機状態にする。
この場合には、ブロックデコーダ１８によりトランスフ
ァゲート１５が制御され、アクセスされた情報を含む３
２ビツトのデータブロックがアレイブロックからトラン
スファゲート１５を介してキャッシュレジスタ１６に一
括に転送される。
ァゲート１５が制御され、アクセスされた情報を含む３
２ビツトのデータブロックがアレイブロックからトラン
スファゲート１５を介してキャッシュレジスタ１６に一
括に転送される。
（第３図参照）。このとき、第４図に示されるラッチ２
５には、そのデータブロックに対応する行アドレス信号
ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５〜ＣＡ９か
らなるキャッシュ用アドレスセットが格納される。
５には、そのデータブロックに対応する行アドレス信号
ＲＡＯ〜ＲＡ９および列アドレス信号ＣＡ５〜ＣＡ９か
らなるキャッシュ用アドレスセットが格納される。
読出動作においてキャツシュヒツトが起こった場合をヒ
ツトリードと呼び、読出動作においてキャッシュミスが
起こった場合をミスリードと呼ぶ。
ツトリードと呼び、読出動作においてキャッシュミスが
起こった場合をミスリードと呼ぶ。
書込動作においてキャツシュヒツトが起こった場合をヒ
ツトライトと呼び、書込動作においてキャッシュミスが
起こった場合をミスライトと呼ぶ。
ツトライトと呼び、書込動作においてキャッシュミスが
起こった場合をミスライトと呼ぶ。
なお、第５図に示すように、ヒツトライト時およびミス
ライト時には、ミスリード時とほぼ同様の動作が行なわ
れる。
ライト時には、ミスリード時とほぼ同様の動作が行なわ
れる。
第６図は、この発明の第２の実施例によるＩＭ×４ビッ
ト構成のＤＲＡＭ素子の構成を示すブロック図である。
ト構成のＤＲＡＭ素子の構成を示すブロック図である。
第６図において、ＤＲＡＭ素子２０ｂは、ＩＭ×４ビッ
トのメモリセルアレイ１を含む。メモリセルアレイ１の
構成は、第１２図〜第１４図に示されるメモリセルアレ
イ１の構成と同様である。
トのメモリセルアレイ１を含む。メモリセルアレイ１の
構成は、第１２図〜第１４図に示されるメモリセルアレ
イ１の構成と同様である。
したがって、第６図のＤＲＡＭ素子２０ｂにおいては、
第２図に示されるようなトランスファゲート１５、キャ
ッシュレジスタ１６およびブロックデコーダ１８は存在
しない。また、第６図のＤＲＡＭ素子２０ｂには、第１
図のＤＲＡＭ素子２０ａと同様に、外部から与えられる
ブロックアドレス信号ＢＯ，Ｂｌを受けるブロックアド
レスバッファ８が設けられている。しかし、第６図のＤ
ＲＡＭ素子２０ｂには、第１図のＤＲＡＭ素子２０ａの
ように外部から与えられるキャツシュヒツト信号ＣＨを
受けるキャツシュヒツトバッファ１３は設けられていな
い。
第２図に示されるようなトランスファゲート１５、キャ
ッシュレジスタ１６およびブロックデコーダ１８は存在
しない。また、第６図のＤＲＡＭ素子２０ｂには、第１
図のＤＲＡＭ素子２０ａと同様に、外部から与えられる
ブロックアドレス信号ＢＯ，Ｂｌを受けるブロックアド
レスバッファ８が設けられている。しかし、第６図のＤ
ＲＡＭ素子２０ｂには、第１図のＤＲＡＭ素子２０ａの
ように外部から与えられるキャツシュヒツト信号ＣＨを
受けるキャツシュヒツトバッファ１３は設けられていな
い。
第６図のＤＲＡＭ素子２０ｂにおいては、センスアンプ
部４のリセットをロウアドレスストローブ信号ＲＡＳが
低レベルになって読出または書込サイクルがスタートす
ると同時に行なう方式を前提としている。すなわち、セ
ンスアンプ部４のリセットをワード線が選択的に駆動さ
れる直前に行なう方式を前提としている。したがって、
センスアンプ部４には常に前のサイクルで選択された行
の情報が格納されている。
部４のリセットをロウアドレスストローブ信号ＲＡＳが
低レベルになって読出または書込サイクルがスタートす
ると同時に行なう方式を前提としている。すなわち、セ
ンスアンプ部４のリセットをワード線が選択的に駆動さ
れる直前に行なう方式を前提としている。したがって、
センスアンプ部４には常に前のサイクルで選択された行
の情報が格納されている。
第７図は、第６図のＤＲＡＭ素子２０ｂを用いた簡易キ
ャッシュシステムの構成を示すブロック図である。
ャッシュシステムの構成を示すブロック図である。
第７図において、メインメモリ２１ｂは、ＩＭ×４ビッ
ト構成の８個のＤＲＡＭ素子２０ｂにより４Ｍバイトに
構成されている。第７図の簡易キャッシュシステムが第
４図の簡易キャッシュシステムと異なるのは、コンパレ
ータ２６から出力されるキャツシュヒツト信号ＣＨが各
ＤＲＡＭ素子２０ｂには与えられていない点である。
ト構成の８個のＤＲＡＭ素子２０ｂにより４Ｍバイトに
構成されている。第７図の簡易キャッシュシステムが第
４図の簡易キャッシュシステムと異なるのは、コンパレ
ータ２６から出力されるキャツシュヒツト信号ＣＨが各
ＤＲＡＭ素子２０ｂには与えられていない点である。
次に、第７図の簡易キャッシュシステムの動作の概要を
説明する。ラッチ２５には、各サブメモリセルアレイご
とに８ビツトの行アドレス信号ＲＡｒ＋〜ＲＡ７および
２ビツトの行アドレス信号ＲＡ８．ＲＡ９からなる４組
のキャッシュ用アドレスセットが保持されている。一方
、各ＤＲＡＭ素子２Ｏｂ内の各センスアンプ群にはラッ
チ２５に保持される行アドレス信号ＲＡＯ〜ＲＡ７によ
り選択される１行（１０２４ビツト）の情報が保持され
ている。各センスアンプ群に保持されている情報は、対
応するアレイブロックにおいて最も新しいサイクルで選
択された行の情報である。したがって、第７図の簡易キ
ャッシュシステムでは、各データブロックのサイズは１
０２４ビツトであり、エントリ数は４である。
説明する。ラッチ２５には、各サブメモリセルアレイご
とに８ビツトの行アドレス信号ＲＡｒ＋〜ＲＡ７および
２ビツトの行アドレス信号ＲＡ８．ＲＡ９からなる４組
のキャッシュ用アドレスセットが保持されている。一方
、各ＤＲＡＭ素子２Ｏｂ内の各センスアンプ群にはラッ
チ２５に保持される行アドレス信号ＲＡＯ〜ＲＡ７によ
り選択される１行（１０２４ビツト）の情報が保持され
ている。各センスアンプ群に保持されている情報は、対
応するアレイブロックにおいて最も新しいサイクルで選
択された行の情報である。したがって、第７図の簡易キ
ャッシュシステムでは、各データブロックのサイズは１
０２４ビツトであり、エントリ数は４である。
まず、ＣＰＵ２４が必要とするデータのアドレスを、ア
ドレスジェネレータ２３が発生する。コンパレータ２６
は、２０ビツトのアドレス信号ＡＤのうち１０ビツトの
行アドレス信号ＲＡＯ〜ＲＡ９を、ラッチ２５に保持さ
れた４組の′キャッシュ用アドレスセットと比較する。
ドレスジェネレータ２３が発生する。コンパレータ２６
は、２０ビツトのアドレス信号ＡＤのうち１０ビツトの
行アドレス信号ＲＡＯ〜ＲＡ９を、ラッチ２５に保持さ
れた４組の′キャッシュ用アドレスセットと比較する。
行アドレス信号ＲＡＯ〜ＲＡ９が４組のキャッシュ用ア
ドレスセットのいずれかと一致すれば、コンパレータ２
６はキャツシュヒツト信号ＣＨを発生する。
ドレスセットのいずれかと一致すれば、コンパレータ２
６はキャツシュヒツト信号ＣＨを発生する。
ステートマシン２７は、キャツシュヒツト信号ＣＨに応
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするベージモード制御を行ない、アドレスマルチプ
レクサ２２は各ＤＲＡＭ素子２０ｂに列アドレス信号Ｃ
ＡＯ〜ＣＡ９およびブロックアドレス信号ＢＯ，Ｂｌを
同時に供給する。それにより、各ＤＲＡＭ素子２０ｂで
は、列アドレス信号ＣＡＯ〜ＣＡ９およびブロックアド
レス信号ＢＯ，Ｂｌに基づいてセンスアンプ群に保持さ
れた情報のうち１ビツトの情報がＩ１０スイッチ、Ｉ１
０バスおよび出力バッファを介して外部に出力される。
答して、ロウアドレスストローブ信号ＲＡＳを低レベル
に保ったままコラムアドレスストローブ信号ＣＡＳをト
グルするベージモード制御を行ない、アドレスマルチプ
レクサ２２は各ＤＲＡＭ素子２０ｂに列アドレス信号Ｃ
ＡＯ〜ＣＡ９およびブロックアドレス信号ＢＯ，Ｂｌを
同時に供給する。それにより、各ＤＲＡＭ素子２０ｂで
は、列アドレス信号ＣＡＯ〜ＣＡ９およびブロックアド
レス信号ＢＯ，Ｂｌに基づいてセンスアンプ群に保持さ
れた情報のうち１ビツトの情報がＩ１０スイッチ、Ｉ１
０バスおよび出力バッファを介して外部に出力される。
ここで、第７図の簡易キャッシュシステムか第１５図の
簡易キャッシュシステムと異なるのは、次の点である。
簡易キャッシュシステムと異なるのは、次の点である。
第１５図の簡易キャッシュシステムでは、直前に選択さ
れた１行に対応する行アドレス信号ＲＡＯ〜ＲＡ７のみ
がラッチ２５に保持されるのに対して、第７図の簡易キ
ャッシュシステムでは、行アドレス信号ＲＡＯ〜ＲＡ７
の組ｔどけでなく、分割されたアレイブロックの数と等
しい数の行アドレス信号ＲＡＳ、ＲＡ９の組が保持され
ている。
れた１行に対応する行アドレス信号ＲＡＯ〜ＲＡ７のみ
がラッチ２５に保持されるのに対して、第７図の簡易キ
ャッシュシステムでは、行アドレス信号ＲＡＯ〜ＲＡ７
の組ｔどけでなく、分割されたアレイブロックの数と等
しい数の行アドレス信号ＲＡＳ、ＲＡ９の組が保持され
ている。
したがって、第１５図の簡易キャッシュシステムでは、
エントリ数が１であったが、第７図の簡易キャッシュシ
ステムでは、分割されたアレイブロックの数に相当する
数のエントリを設けることが可能になる。そのため、キ
ャツシュヒツト率が向上する。
エントリ数が１であったが、第７図の簡易キャッシュシ
ステムでは、分割されたアレイブロックの数に相当する
数のエントリを設けることが可能になる。そのため、キ
ャツシュヒツト率が向上する。
第８図は、この発明の第３の実施例によるＩＭ×４ビッ
ト構成のＤＲＡＭ素子の構成を示すブロック図である。
ト構成のＤＲＡＭ素子の構成を示すブロック図である。
第８図において、ＤＲＡＭ素子２０ｃは、第６図のＤＲ
ＡＭ素子２０ｂにおけるメモリセルアレイ１と同様のメ
モリセルアレイ１を含む。第８図のＤＲＡＭ素子２０ｃ
には、行アドレス信号ＲＡＯ〜ＲＡ９および列アドレス
信号ＣＡＯ〜ＣＡ９がマルチブレクスされずに、同時に
与えられる。
ＡＭ素子２０ｂにおけるメモリセルアレイ１と同様のメ
モリセルアレイ１を含む。第８図のＤＲＡＭ素子２０ｃ
には、行アドレス信号ＲＡＯ〜ＲＡ９および列アドレス
信号ＣＡＯ〜ＣＡ９がマルチブレクスされずに、同時に
与えられる。
そのため、ＤＲＡＭ素子２０ｃには、行アドレス信号Ｒ
ＡＯ〜ＲＡ７を受ける行アドレスバッファ５ａ、行アド
レス信号ＲＡＳ、ＲＡ９を受ける行アドレスバッファ５
ｂ、および列アドレス信号ＣＡＯ〜ＣＡ９を受ける列ア
ドレスバッファ５ｃが設けられている。
ＡＯ〜ＲＡ７を受ける行アドレスバッファ５ａ、行アド
レス信号ＲＡＳ、ＲＡ９を受ける行アドレスバッファ５
ｂ、および列アドレス信号ＣＡＯ〜ＣＡ９を受ける列ア
ドレスバッファ５ｃが設けられている。
すなわち、第８図のＤＲＡＭ素子２０ｃには、行アドレ
ス信号ＲＡＯ−ＲＡ９および列アドレス信号ＣＡＯ〜Ｃ
Ａ９を同時に入力するために、２０個のアドレス入力端
子が設けられている。
ス信号ＲＡＯ−ＲＡ９および列アドレス信号ＣＡＯ〜Ｃ
Ａ９を同時に入力するために、２０個のアドレス入力端
子が設けられている。
ＤＲＡＭ素子２０ｃには、第６図のＤＲＡＭ素子２０ｂ
におけるブロックアドレスバッファ８は設けられていな
い。
におけるブロックアドレスバッファ８は設けられていな
い。
このＤＲＡＭ素子２０ｃでは、キャツシュヒツト時に、
列アドレス信号ＣＡＯ〜ＣＡ９と同時に行アドレス信号
ＲＡＳ、ＲＡ９が与えられる。
列アドレス信号ＣＡＯ〜ＣＡ９と同時に行アドレス信号
ＲＡＳ、ＲＡ９が与えられる。
方、マルチプレクスされない行アドレス信号および列ア
ドレス信号を受ける従来のＤＲＡＭ素子は、列アドレス
信号が有効な時間帯には、行アドレス信号ＲＡＳ、ＲＡ
９を含めたすべての行アドレス信号が無効（チップ内部
に取込まれない）となるように構成されている。
ドレス信号を受ける従来のＤＲＡＭ素子は、列アドレス
信号が有効な時間帯には、行アドレス信号ＲＡＳ、ＲＡ
９を含めたすべての行アドレス信号が無効（チップ内部
に取込まれない）となるように構成されている。
第９図は、第８図のＤＲＡＭ素子２０ｃの動作波形図で
ある。ＤＲＡＭ素子２０ｃには、マルチプレクスされな
い行アドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号
ＣＡＯ〜ＣＡ９が入力される。ヒツトリード時には、列
アドレス信号ＣＡＯ〜ＣＡ９に加えて分割動作に関する
列アドレス信号ＲＡＳ、ＲＡ９が有効となりチップ内部
に取込まれる。これにより、キャッシュメモリとして働
くセンスアンプのアクセスが行なわれる。ミスリード、
ヒツトライトおよびミスライト時には、マルチブレクス
されたアドレス信号を受けるＤＲＡＭ素子と同様に、行
アドレス信号ＲＡＯ−ＲＡ９および列アドレス信号ＣＡ
Ｏ〜ＣＡ９がチップ内部に取込まれる。
ある。ＤＲＡＭ素子２０ｃには、マルチプレクスされな
い行アドレス信号ＲＡＯ〜ＲＡ９および列アドレス信号
ＣＡＯ〜ＣＡ９が入力される。ヒツトリード時には、列
アドレス信号ＣＡＯ〜ＣＡ９に加えて分割動作に関する
列アドレス信号ＲＡＳ、ＲＡ９が有効となりチップ内部
に取込まれる。これにより、キャッシュメモリとして働
くセンスアンプのアクセスが行なわれる。ミスリード、
ヒツトライトおよびミスライト時には、マルチブレクス
されたアドレス信号を受けるＤＲＡＭ素子と同様に、行
アドレス信号ＲＡＯ−ＲＡ９および列アドレス信号ＣＡ
Ｏ〜ＣＡ９がチップ内部に取込まれる。
第８図のＤＲＡＭ素子２０ｃでは、第６図のＤＲＡＭ素
子２０ｂと同様に、ブロックサイズが１０２４ビツトで
あり、エントリ数が４となる。
子２０ｂと同様に、ブロックサイズが１０２４ビツトで
あり、エントリ数が４となる。
なお、第８図の実施例では、第６図の実施例をマルチプ
レクスされていない行アドレス信号および列アドレス信
号を受けるＤＲＡＭ素子に適用した場合を説明したが、
第１図の実施例をマルチブレクスされていないアドレス
信号を受けるＤＲＡＭ素子に適用することも可能である
。
レクスされていない行アドレス信号および列アドレス信
号を受けるＤＲＡＭ素子に適用した場合を説明したが、
第１図の実施例をマルチブレクスされていないアドレス
信号を受けるＤＲＡＭ素子に適用することも可能である
。
〔発明の効果］
以上のように、第１の発明によると、部分分割動作を行
なう複数のブロックの数がエントリ数となり、各ブロッ
クに対応するセンスアンプ手段の数がデータブロックの
サイズとなる。また、第２の発明によると、サブブロッ
クの数がエントリ数となり、各サブブロックに対応する
情報保持手段の数がデータブロックのサイズとなる。そ
のため、データブロックのサイズが適当な大きさとなり
、エントリ数が増加される。したがって、キャツシュヒ
ツト率が向上され、コストパフォーマンスの高い簡易キ
ャッシュシステムを構成することが可能となる。
なう複数のブロックの数がエントリ数となり、各ブロッ
クに対応するセンスアンプ手段の数がデータブロックの
サイズとなる。また、第２の発明によると、サブブロッ
クの数がエントリ数となり、各サブブロックに対応する
情報保持手段の数がデータブロックのサイズとなる。そ
のため、データブロックのサイズが適当な大きさとなり
、エントリ数が増加される。したがって、キャツシュヒ
ツト率が向上され、コストパフォーマンスの高い簡易キ
ャッシュシステムを構成することが可能となる。
また、第１の発明によると、キャツシュヒツト時に、第
１の選択手段および第３の選択手段が同時に動作する。
１の選択手段および第３の選択手段が同時に動作する。
また、第２の発明によると、キャツシュヒツト時に、第
１の選択手段および第４の選択手段が同時に動作する。
１の選択手段および第４の選択手段が同時に動作する。
したがって、キャツシュヒツト時のアクセスタイムが短
縮化される。
縮化される。
さらに、メモリセルからの読出電圧を増加しかつ消費電
力を低減することができる分割動作方式のメモリセルア
レイを採用しているので、動作マージンが広く、かつ消
費電力が少ない簡易キャッシュシステムを得ることがで
きる。
力を低減することができる分割動作方式のメモリセルア
レイを採用しているので、動作マージンが広く、かつ消
費電力が少ない簡易キャッシュシステムを得ることがで
きる。
第１図はこの発明の第１の実施例によるＤＲＡＭ素子の
構成を示すブロック図である。第２図は第１図のＤＲＡ
Ｍ素子の１つのサブメモリセルアレイの構成を詳細に示
すブロック図である。第３図は第１図のＤＲＡＭ素子の
主要部の構成をさらに詳細に示すブロック図である。第
４図は第１図のＤＲＡＭ素子を用いた簡易キャッシュシ
ステムの構成を示すブロック図である。第５図は第４図
の簡易キャッシュシステムの動作を説明するための波形
図である。第６図はこの発明の第２の実施例によるＤＲ
ＡＭ素子の構成を示すブロック図である。第７図は第６
図のＤＲＡＭ素子を用いた簡易キャッシュシステムの構
成を示す図である。第８図はこの発明の第３の実施例に
よるＤＲＡＭ素子の構成を示すブロック図である。第９
図は第８図のＤＲＡＭ素子の動作を説明するための波形
図である。第１０図は従来のＤＲＡＭ素子の構成の一例
を示すブロック図である。第１１Ａ図はＤＲＡＭ素子の
通常の読出サイクルを説明するための波形図である。第
１１Ｂ図はＤＲＡＭ素子のベージモードサイクルを説明
するための波形図である。 第１１Ｃ図はＤＲＡＭ素子のスタティックコラムモード
サイクルを説明するための波形図である。 第１２図はＩＭ×４ビット構成の従来のＤＲＡＭ素子の
構成を示すブロック図である。第１３図は第１２図のＤ
ＲＡＭ素子のメモリセルアレイの構成を示すブロック図
である。第１４図は第１２図のＤＲＡＭ素子の１つのサ
ブメモリセルアレイの構成を詳細に示すブロック図であ
る。第１５図は第１２図のＤＲＡＭ素子を用いた簡易キ
ャッシュシステムの構成を示すブロック図である。第１
６図は第１５図の簡易キャッシュシステムの動作を説明
するための波形図である。 図において、２０ａ、２０ｂ、２０ｃはＤＲＡＭ素子、
１はメモリセルアレイ、２は行デコーダ、３は列デコー
ダ部、４はセンスアンプ部、５はアドレスバッファ、５
ａ、５ｂは行アドレスバッファ、５ｃは列アドレスバッ
ファ、８はブロックアドレスバッファ、９はセンスコン
トロール回路、１４はセンスアンプ群、１５はトランス
ファゲート、〕６はキャッシュレジスタ、１７はＩ１０
スイッチ、１８はブロックデコーダ、１９は列デコダ、
１０１〜１０４はサブメモリセルアレイ、Ｂ１−Ｂ１６
はアレイブロックである。 なお、各図中、同一符号は同一または相当部分を示す。
構成を示すブロック図である。第２図は第１図のＤＲＡ
Ｍ素子の１つのサブメモリセルアレイの構成を詳細に示
すブロック図である。第３図は第１図のＤＲＡＭ素子の
主要部の構成をさらに詳細に示すブロック図である。第
４図は第１図のＤＲＡＭ素子を用いた簡易キャッシュシ
ステムの構成を示すブロック図である。第５図は第４図
の簡易キャッシュシステムの動作を説明するための波形
図である。第６図はこの発明の第２の実施例によるＤＲ
ＡＭ素子の構成を示すブロック図である。第７図は第６
図のＤＲＡＭ素子を用いた簡易キャッシュシステムの構
成を示す図である。第８図はこの発明の第３の実施例に
よるＤＲＡＭ素子の構成を示すブロック図である。第９
図は第８図のＤＲＡＭ素子の動作を説明するための波形
図である。第１０図は従来のＤＲＡＭ素子の構成の一例
を示すブロック図である。第１１Ａ図はＤＲＡＭ素子の
通常の読出サイクルを説明するための波形図である。第
１１Ｂ図はＤＲＡＭ素子のベージモードサイクルを説明
するための波形図である。 第１１Ｃ図はＤＲＡＭ素子のスタティックコラムモード
サイクルを説明するための波形図である。 第１２図はＩＭ×４ビット構成の従来のＤＲＡＭ素子の
構成を示すブロック図である。第１３図は第１２図のＤ
ＲＡＭ素子のメモリセルアレイの構成を示すブロック図
である。第１４図は第１２図のＤＲＡＭ素子の１つのサ
ブメモリセルアレイの構成を詳細に示すブロック図であ
る。第１５図は第１２図のＤＲＡＭ素子を用いた簡易キ
ャッシュシステムの構成を示すブロック図である。第１
６図は第１５図の簡易キャッシュシステムの動作を説明
するための波形図である。 図において、２０ａ、２０ｂ、２０ｃはＤＲＡＭ素子、
１はメモリセルアレイ、２は行デコーダ、３は列デコー
ダ部、４はセンスアンプ部、５はアドレスバッファ、５
ａ、５ｂは行アドレスバッファ、５ｃは列アドレスバッ
ファ、８はブロックアドレスバッファ、９はセンスコン
トロール回路、１４はセンスアンプ群、１５はトランス
ファゲート、〕６はキャッシュレジスタ、１７はＩ１０
スイッチ、１８はブロックデコーダ、１９は列デコダ、
１０１〜１０４はサブメモリセルアレイ、Ｂ１−Ｂ１６
はアレイブロックである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、 複数行および複数列に配列された複数のメモリセルを含
むメモリセルアレイを含み、 前記メモリセルアレイは複数のブロックに分割されてお
り、 前記第１の動作モード時には外部から与えられる行アド
レス信号および列アドレス信号を時分割にまたは同時に
受け、前記第２の動作モード時には外部から与えられる
ブロック選択信号および列アドレス信号を同時に受ける
信号受信手段、前記第１の動作モード時に前記行アドレ
ス信号の一部に応答して前記複数のブロックのいずれか
を選択し、前記第２の動作モード時に前記ブロック選択
信号に応答して前記複数のブロックのいずれかを選択す
る第１の選択手段、 前記第１の動作モード時に前記行アドレス信号の残りに
応答して前記選択されたブロック内のいずれかの行を選
択する第２の選択手段、 前記各ブロック内の前記複数列に対応して設けられ、前
記選択された行から読出された情報を増幅および保持す
る複数のセンスアンプ手段、および 前記第１および第２の動作モード時に前記列アドレス信
号に応答して、前記選択されたブロック内の複数のセン
スアンプ手段のいずれかを選択する第３の選択手段をさ
らに備え、 前記第２の動作モード時には、前記第１の選択手段およ
び前記第３の選択手段が同時に動作するように制御が行
なわれる、キャッシュメモリ内蔵半導体記憶装置。 - （２）通常のアクセスを行なう第１の動作モードおよび
高速のアクセスを行なう第２の動作モードが可能なキャ
ッシュメモリ内蔵半導体記憶装置であって、 複数行および複数列に配列された複数のメモリセルを含
むメモリセルアレイを備え、 前記メモリセルアレイは複数のブロックに分割されてお
り、前記各ブロックはそれぞれ複数列を含む複数のサブ
ブロックに分割されており、前記第１の動作モード時に
は外部から与えられる行アドレス信号および列アドレス
信号を時分割にまたは同時に受け、前記第２の動作モー
ド時には外部から与えられるブロック選択信号および列
アドレス信号を同時に受ける信号受信手段、前記第１の
動作モード時に前記行アドレス信号の一部に応答して前
記複数のブロックのいずれかを選択し、前記第２の動作
モード時に前記ブロック選択信号に応答して前記複数の
ブロックのいずれかを選択する第１の選択手段、 前記第１の動作モード時に前記行アドレス信号の残りに
応答して前記選択されたブロック内のいずれかの行を選
択する第２の選択手段、 前記各ブロック内の前記複数列に対応して設けられ、前
記選択された行から読出された情報を増幅および保持す
る複数のセンスアンプ手段、前記各ブロック内の前記複
数列に対応して設けられ、情報を保持するための複数の
情報保持手段、前記第１の動作モード時に前記列アドレ
ス信号の一部に応答して前記選択されたブロック内の前
記複数のサブブロックのいずれかを選択する第３の選択
手段、 前記第１の動作モード時に、前記選択されたサブブロッ
ク内において前記第１の選択手段により選択された行と
対応する情報保持手段との間で、情報の転送を行なう情
報転送手段、および 前記第１の動作モード時に前記列アドレス信号に応答し
て前記選択されたブロック内の複数のセンスアンプ手段
のいずれかを選択し、前記第２の動作モード時に前記列
アドレス信号に応答して前記選択されたブロックに対応
する複数の情報保持手段のいずれかを選択する第４の選
択手段をさらに備え、 前記第２の動作モード時には、前記第１の選択手段およ
び前記第４の選択手段が同時に動作するように制御が行
なわれる、キャッシュメモリ内蔵半導体記憶装置。
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