JP2000268560A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 中性子などに起因してデータ入出力用端子に
現れる不良ビット数を最小限に抑えることのできる半導
体集積回路装置を提供すること。 【解決手段】 複数のデータ入出力用外部端子Ｉ／Ｏ０
〜Ｉ／Ｏ１５と、該複数のデータ入出力用外部端子に対
応するメモリセルが混在してなるＤＲＡＭアレイ（メモ
リアレイ）１１０−１〜１１０−４とを有し、該メモリ
アレイから前記複数のデータ入出力用外部端子にデータ
を読み出すように構成される。ここで、各ＤＲＡＭアレ
イ内で、同一サイクル内でデータ入出力用外部端子に読
み出されるデータを格納するメモリセルは互いに離間す
るように配置される。すなわち、メモリセルアレイ１１
０−１〜１１０−４は、複数の領域に区分され、各領域
内には、同一サイクルで同時に読み出しの対象とされな
いメモリセルが配列される。
現れる不良ビット数を最小限に抑えることのできる半導
体集積回路装置を提供すること。 【解決手段】 複数のデータ入出力用外部端子Ｉ／Ｏ０
〜Ｉ／Ｏ１５と、該複数のデータ入出力用外部端子に対
応するメモリセルが混在してなるＤＲＡＭアレイ（メモ
リアレイ）１１０−１〜１１０−４とを有し、該メモリ
アレイから前記複数のデータ入出力用外部端子にデータ
を読み出すように構成される。ここで、各ＤＲＡＭアレ
イ内で、同一サイクル内でデータ入出力用外部端子に読
み出されるデータを格納するメモリセルは互いに離間す
るように配置される。すなわち、メモリセルアレイ１１
０−１〜１１０−４は、複数の領域に区分され、各領域
内には、同一サイクルで同時に読み出しの対象とされな
いメモリセルが配列される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ入出力用外
部端子を複数有する半導体集積回路装置に関し、特に、
同―半導体基板上に主記憶部と副記憶部とが形成され、
主記憶部と副記憶部との間にデータ転送回路を持つ半導
体集積回路装置に関する。
部端子を複数有する半導体集積回路装置に関し、特に、
同―半導体基板上に主記憶部と副記憶部とが形成され、
主記憶部と副記憶部との間にデータ転送回路を持つ半導
体集積回路装置に関する。
【０００２】
【従来の技術】一般にコンピュータシステムに用いられ
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。
【０００３】キャッシュメモリの実装形態としては、一
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。
【０００４】これらの先行技術には、キャッシュミスヒ
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術によれば、双方向転送ゲート回路の占有面積
が大きく、設置できる回路数が制限される結果、転送バ
ス線の数も制限される。このため前記ＤＲＡＭアレイと
ＳＲＡＭアレイ間で一度に転送できるビット数は１６ビ
ットに制限されている。一般的には一度に転送するビッ
ト数が少ないほどキャッシュヒット率が低下する。
た従来技術によれば、双方向転送ゲート回路の占有面積
が大きく、設置できる回路数が制限される結果、転送バ
ス線の数も制限される。このため前記ＤＲＡＭアレイと
ＳＲＡＭアレイ間で一度に転送できるビット数は１６ビ
ットに制限されている。一般的には一度に転送するビッ
ト数が少ないほどキャッシュヒット率が低下する。
【０００６】また、近年では図４６に示すような複数の
処理装置からのアクセス要求を受けた場合のキャッシュ
ヒット率の低下の問題がある。複数の処理装置（メモリ
マスタ）からのアクセス要求を受ける場合には異なるセ
ット（行）のアドレスの要求をされることが多くなる。
この場合、図４６のメインメモリとして上記ＣＤＲＡＭ
やＥＤＲＡＭを使用すると、キャッシュヒット率は低下
し、システム全体の高速化が制限されることがある。こ
のような複数の処理装置（メモリマスタ）を持つシステ
ムの増加に伴い、メモリ部も従来の主に１種のアクセス
要求に対応するものよりも複数種のアクセス要求に対応
できるものが必要とされる。
処理装置からのアクセス要求を受けた場合のキャッシュ
ヒット率の低下の問題がある。複数の処理装置（メモリ
マスタ）からのアクセス要求を受ける場合には異なるセ
ット（行）のアドレスの要求をされることが多くなる。
この場合、図４６のメインメモリとして上記ＣＤＲＡＭ
やＥＤＲＡＭを使用すると、キャッシュヒット率は低下
し、システム全体の高速化が制限されることがある。こ
のような複数の処理装置（メモリマスタ）を持つシステ
ムの増加に伴い、メモリ部も従来の主に１種のアクセス
要求に対応するものよりも複数種のアクセス要求に対応
できるものが必要とされる。
【０００７】さらに、上述の問題に加え、以下に説明す
るように、近年のメモリセルの微細化に伴って、中性子
に起因したソフトエラーが問題となっている。これま
で、ソフトエラーの主たる原因として、パッケージや半
導体チップ内部の配線材料等に含まれる微量の放射性同
位元素の崩壊によって発生するα線が考えられていた。
これに対し、１９７９年にもう一つの原因として宇宙線
が考えられるとZieglerらが「"Effet of cosmic rays o
n computer memories" Science,vol.206,pp.776-788,No
v.1979」で指摘したものの、長い間、ほとんど問題とし
て考えられなかった。
るように、近年のメモリセルの微細化に伴って、中性子
に起因したソフトエラーが問題となっている。これま
で、ソフトエラーの主たる原因として、パッケージや半
導体チップ内部の配線材料等に含まれる微量の放射性同
位元素の崩壊によって発生するα線が考えられていた。
これに対し、１９７９年にもう一つの原因として宇宙線
が考えられるとZieglerらが「"Effet of cosmic rays o
n computer memories" Science,vol.206,pp.776-788,No
v.1979」で指摘したものの、長い間、ほとんど問題とし
て考えられなかった。
【０００８】しかしながら、メモリセルの微細化が急激
に進展するにつれ、宇宙線によると考えられるソフトエ
ラーにより複数のビットのデータが反転し、不良となる
モードが観測されるに至り、中性子によるソフトエラー
が注目されるにようになった。中性子によるソフトエラ
ーのメカニズムは次のように説明されている。宇宙線が
地球の大気に衝突して中性子を発生させる。大気中で発
生した中性子がチップ内のシリコン原子（Ｓｉ）に衝突
すると、Ｓｉ原子核の反跳原子核(recoil)が作られた
り、核変換反応により、荷電粒子が生成される。この荷
電粒子がメモリセル内の記憶電荷に影響を及ぼし、ソフ
トエラーを引き起こす。中性子が半導体メモリに与える
影響については、例えば「"Impact of Neutron flux on
Soft Errors in MOS Memories",Akira Eto et.al,IEDM
98」や、「”メモリＬＳＩのソフトエラー、宇宙線の
影響を実際に測定”、NIKKEI ELECTRONICS 1996.10.7(n
o.672),pp145-155」に詳しく説明されている。
に進展するにつれ、宇宙線によると考えられるソフトエ
ラーにより複数のビットのデータが反転し、不良となる
モードが観測されるに至り、中性子によるソフトエラー
が注目されるにようになった。中性子によるソフトエラ
ーのメカニズムは次のように説明されている。宇宙線が
地球の大気に衝突して中性子を発生させる。大気中で発
生した中性子がチップ内のシリコン原子（Ｓｉ）に衝突
すると、Ｓｉ原子核の反跳原子核(recoil)が作られた
り、核変換反応により、荷電粒子が生成される。この荷
電粒子がメモリセル内の記憶電荷に影響を及ぼし、ソフ
トエラーを引き起こす。中性子が半導体メモリに与える
影響については、例えば「"Impact of Neutron flux on
Soft Errors in MOS Memories",Akira Eto et.al,IEDM
98」や、「”メモリＬＳＩのソフトエラー、宇宙線の
影響を実際に測定”、NIKKEI ELECTRONICS 1996.10.7(n
o.672),pp145-155」に詳しく説明されている。
【０００９】図４７に、α線によるソフトエラーモード
と中性子によるソフトエラーモードの比較を示す。図に
示されるように、発生電荷量に違いが顕著で、「"Cosmi
c Ray Neutron Induced Upsets as a Major Contributo
r to the Soft Error Rate of Current and Future Gen
eration DRAMs" IEEE IRPS,1996」によれば、中性子に
よる発生電荷量はα線のほぼ１０倍にのぼる。このた
め、エラーモード（不良ビットの出現形態）を比較する
と、α線による不良ビットはシングルビットで出現する
のに対し、中性子による不良ビットは複数ビットを単位
として出現する比率が高くなる。また、ＥＣＣ(Error C
orrect Code)による修正の可否を比較すると、α線によ
る不良ビットについては、シングルビットであるため、
修正が可能であるのに対し、中性子による不良ビットに
ついては、複数ビット不良の頻度が高くなるため、不良
ビットの修正が困難となり、より複雑なＥＣＣシステム
を要する。
と中性子によるソフトエラーモードの比較を示す。図に
示されるように、発生電荷量に違いが顕著で、「"Cosmi
c Ray Neutron Induced Upsets as a Major Contributo
r to the Soft Error Rate of Current and Future Gen
eration DRAMs" IEEE IRPS,1996」によれば、中性子に
よる発生電荷量はα線のほぼ１０倍にのぼる。このた
め、エラーモード（不良ビットの出現形態）を比較する
と、α線による不良ビットはシングルビットで出現する
のに対し、中性子による不良ビットは複数ビットを単位
として出現する比率が高くなる。また、ＥＣＣ(Error C
orrect Code)による修正の可否を比較すると、α線によ
る不良ビットについては、シングルビットであるため、
修正が可能であるのに対し、中性子による不良ビットに
ついては、複数ビット不良の頻度が高くなるため、不良
ビットの修正が困難となり、より複雑なＥＣＣシステム
を要する。
【００１０】ところで、ＤＲＡＭなどのメモリは大容量
化が進むにつれ、ＰＣのアプリケーション上の要請か
ら、データ入出力用外部端子数は８や１６、さらには、
３２といった具合に、多ビット構成が主流となってい
る。また、一般に、消費電力を削減したり、アクセスス
ピードを速くするために、メモリセルアレイは小型化さ
れ、複数のメモリセルアレイによって構成される。一
方、多くのビット数のデータをメモリセルアレイから読
み出す場合に最も効率のよい方法は一本の選択線で一度
に多くのデータを選択しメモリセルアレイの外へ導くこ
とであるため、１つのメモリセルアレイから例えば４ビ
ットのデータを読み出し、それぞれ異なるデータ入出力
用外部端子から同時に出力するように同一アドレスを割
当てることが普通である
化が進むにつれ、ＰＣのアプリケーション上の要請か
ら、データ入出力用外部端子数は８や１６、さらには、
３２といった具合に、多ビット構成が主流となってい
る。また、一般に、消費電力を削減したり、アクセスス
ピードを速くするために、メモリセルアレイは小型化さ
れ、複数のメモリセルアレイによって構成される。一
方、多くのビット数のデータをメモリセルアレイから読
み出す場合に最も効率のよい方法は一本の選択線で一度
に多くのデータを選択しメモリセルアレイの外へ導くこ
とであるため、１つのメモリセルアレイから例えば４ビ
ットのデータを読み出し、それぞれ異なるデータ入出力
用外部端子から同時に出力するように同一アドレスを割
当てることが普通である
【００１１】図４８に、異なるデータ入出力用外部端子
に対応するメモリセルの配置についてメモリセルアレイ
内に混在する典型例について示す。この例では、データ
入出力用外部端子（Ｉ／Ｏ）は全部で１６あり、各Ｉ／
Ｏに対応するメモリセルの配置図となっている。メモリ
セルアレイは、大きく４つのブロック１０１０，１０２
０，１０３０，１０４０よりなり、各ブロックはさらに
４つのブロック１００１，１００２，１００３，１００
４からなっている。各ブロックは４つのＩ／Ｏに対応す
るメモリセルが混在しており、例えば、ブロック１００
１のメモリセルアレイ内には異なるＩ／Ｏ０からＩ／Ｏ
３にそれぞれ対応するメモリセルが入り組んで配置され
ている。
に対応するメモリセルの配置についてメモリセルアレイ
内に混在する典型例について示す。この例では、データ
入出力用外部端子（Ｉ／Ｏ）は全部で１６あり、各Ｉ／
Ｏに対応するメモリセルの配置図となっている。メモリ
セルアレイは、大きく４つのブロック１０１０，１０２
０，１０３０，１０４０よりなり、各ブロックはさらに
４つのブロック１００１，１００２，１００３，１００
４からなっている。各ブロックは４つのＩ／Ｏに対応す
るメモリセルが混在しており、例えば、ブロック１００
１のメモリセルアレイ内には異なるＩ／Ｏ０からＩ／Ｏ
３にそれぞれ対応するメモリセルが入り組んで配置され
ている。
【００１２】図４９に、上述の図４８に示すブロック１
００１のメモリセルアレイおよびその周辺の構成を示
す。メモリセルアレイはビット線対BL0，BL0bよりなる
「カラム」（図中メモリセルアレイ内で破線で区切られ
た単位）とこれに直交するワード線よりなる「ロウ」が
それぞれ複数規則正しくアレイ配置されている。ワード
線とビット線対との交点にはメモリセルが配置される。
ワード線の端部には外部アドレスに応答して１本のワー
ド線を活性化するロウデコーダ・ワードドライバがメモ
リセルアレイの周辺に隣接して配置されている。
００１のメモリセルアレイおよびその周辺の構成を示
す。メモリセルアレイはビット線対BL0，BL0bよりなる
「カラム」（図中メモリセルアレイ内で破線で区切られ
た単位）とこれに直交するワード線よりなる「ロウ」が
それぞれ複数規則正しくアレイ配置されている。ワード
線とビット線対との交点にはメモリセルが配置される。
ワード線の端部には外部アドレスに応答して１本のワー
ド線を活性化するロウデコーダ・ワードドライバがメモ
リセルアレイの周辺に隣接して配置されている。
【００１３】一方、ビット線対BL0，BL0b、BL1，BL1b、
BL2，BL2b、BL3，BL3bのそれぞれの端部には、メモリセ
ルからの読み出し信号を増幅するセンスアンプSAMP0，S
AMP1，SAMP2，SAMP3がメモリセルアレイの周辺に隣接し
て配置されている。メモリセルアレイの周辺には「ロ
ウ」と平行な方向にデータ入出力線対DL0，DL1，DL2，D
L3が配置され、ビット線対BL0，BL0b、BL1，BL1b、BL
2，BL2b、BL3，BL3bとの間にトランスファーゲートTG
0，TG1，TG2，TG3が挿入されており、これらは選択線YS
Wにて制御される。選択線YSWは、メモリセルアレイ上に
カラムと平行な方向に配置され、例えば最上層の金属配
線層で形成される。
BL2，BL2b、BL3，BL3bのそれぞれの端部には、メモリセ
ルからの読み出し信号を増幅するセンスアンプSAMP0，S
AMP1，SAMP2，SAMP3がメモリセルアレイの周辺に隣接し
て配置されている。メモリセルアレイの周辺には「ロ
ウ」と平行な方向にデータ入出力線対DL0，DL1，DL2，D
L3が配置され、ビット線対BL0，BL0b、BL1，BL1b、BL
2，BL2b、BL3，BL3bとの間にトランスファーゲートTG
0，TG1，TG2，TG3が挿入されており、これらは選択線YS
Wにて制御される。選択線YSWは、メモリセルアレイ上に
カラムと平行な方向に配置され、例えば最上層の金属配
線層で形成される。
【００１４】ここでは４つのカラムのみを記載したが、
実際のメモリセルアレイはたとえば１０２４のカラムが
配列されている。さらに、図示していないが、データ入
出力線対DL0，DL1，DL2，DL3はそれぞれデータ書き込み
回路や、読み出し回路を経てデータ入出力用外部瑞子に
接続されている。１つのメモリセルアレイから多ビット
のメモリセルのデータを読み出す場合に、この例のよう
にすると、データ入出力線はメモリセルアレイの外に配
置されているため、必要な本数だけ自由に配置でき、逆
に選択線YSWは必要最小限の本数のみの構成ですみ、負
荷容量が小さく、動作スピード、消費電力の点で優れた
レイアウトとなっている。
実際のメモリセルアレイはたとえば１０２４のカラムが
配列されている。さらに、図示していないが、データ入
出力線対DL0，DL1，DL2，DL3はそれぞれデータ書き込み
回路や、読み出し回路を経てデータ入出力用外部瑞子に
接続されている。１つのメモリセルアレイから多ビット
のメモリセルのデータを読み出す場合に、この例のよう
にすると、データ入出力線はメモリセルアレイの外に配
置されているため、必要な本数だけ自由に配置でき、逆
に選択線YSWは必要最小限の本数のみの構成ですみ、負
荷容量が小さく、動作スピード、消費電力の点で優れた
レイアウトとなっている。
【００１５】しかしながら、このような構成の場合、異
なるデータ入出力用外部端子に対応するカラムは隣接密
集せざるを得ないため、中性子に起因して発生する大き
な電荷が同一サイクル中に異なるデータ入出力用外部端
子に読み出されるメモリセルの記憶データに影響を及ぼ
し、不良を発生させる確率が高い。隣接するカラムに属
するビットの不良発生確率が極めて高いことがシステム
では特に問題となる。
なるデータ入出力用外部端子に対応するカラムは隣接密
集せざるを得ないため、中性子に起因して発生する大き
な電荷が同一サイクル中に異なるデータ入出力用外部端
子に読み出されるメモリセルの記憶データに影響を及ぼ
し、不良を発生させる確率が高い。隣接するカラムに属
するビットの不良発生確率が極めて高いことがシステム
では特に問題となる。
【００１６】この例の場合、４つの異なるＩ／Ｏに対応
するメモリセルが属するカラムが隣接するように配置さ
れるので、中性子により発生される電荷により、Ｉ／Ｏ
０〜Ｉ／Ｏ１５の１６ビットのうちの４ビットが同時に
不良となる可能性が高くなる。このようにデータ入出力
用外部端子に現れる不良ビット数が増えると、このデー
タの持つ情報の内容が大きく変わり、これを入力する外
部装置の処理に多大な影響を与える。この情報の変化の
程度は、データ入出力用外部端子に現れる不良ビット数
が増えるほど著しくなる。
するメモリセルが属するカラムが隣接するように配置さ
れるので、中性子により発生される電荷により、Ｉ／Ｏ
０〜Ｉ／Ｏ１５の１６ビットのうちの４ビットが同時に
不良となる可能性が高くなる。このようにデータ入出力
用外部端子に現れる不良ビット数が増えると、このデー
タの持つ情報の内容が大きく変わり、これを入力する外
部装置の処理に多大な影響を与える。この情報の変化の
程度は、データ入出力用外部端子に現れる不良ビット数
が増えるほど著しくなる。
【００１７】この発明は、上記事情に鑑みてなされたも
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、中性子などに起因してデータ
入出力用外部端子に現れる不良ビット数を最小限に抑え
ることのできる半導体集積回路装置を提供することを目
的とする。
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、中性子などに起因してデータ
入出力用外部端子に現れる不良ビット数を最小限に抑え
ることのできる半導体集積回路装置を提供することを目
的とする。
【００１８】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。この発明にかかる
半導体集積回路装置は、複数のデータ入出力用外部端子
（後述するデータ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１
５に相当する構成要素）と、該複数のデータ入出力用外
部端子の内の少なくとも２つ以上の前記外部端子に対応
するメモリセルが混在してなる少なくとも１つのメモリ
セルアレイ（後述するＤＲＡＭアレイ１１０−１〜１１
０−４に相当する構成要素）とを有し、該メモリセルア
レイは、ワード線と該ワード線に接続されたメモリセル
により構成されたロウと、ビット線および該ビット線に
接続されたメモリセルを含むカラムとがそれぞれ複数配
列されることにより構成され、前記メモリセルアレイか
ら前記複数のデータ入出力用外部端子に対応するデータ
を読み出すように構成された半導体集積回路装置であっ
て、前記メモリセルアレイは、同一サイクル内で前記複
数のデータ入出力用外部端子に読み出されるデータをそ
れぞれ格納する前記メモリセルがそれぞれ属する前記カ
ラムは互いに離間するように配置されてなることを特徴
とする。ここで、前記カラムに属する前記ビット線は、
例えば、選択信号線により制御されるスイッチング素子
を介してデータ入出力線に接続され、前記選択信号線
は、前記ロウと平行な方向に延在し、前記データ入出力
線は前記カラムと平行な方向に延在するように配置され
ている。また、前記デ一夕入出力線は、例えば、互いに
隣接する複数の前記カラム内の前記ビット線と、それぞ
れ異なる前記選択信号線により制御されたスイッチング
素子を介して接続されている。
め、この発明は以下の構成を有する。この発明にかかる
半導体集積回路装置は、複数のデータ入出力用外部端子
（後述するデータ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１
５に相当する構成要素）と、該複数のデータ入出力用外
部端子の内の少なくとも２つ以上の前記外部端子に対応
するメモリセルが混在してなる少なくとも１つのメモリ
セルアレイ（後述するＤＲＡＭアレイ１１０−１〜１１
０−４に相当する構成要素）とを有し、該メモリセルア
レイは、ワード線と該ワード線に接続されたメモリセル
により構成されたロウと、ビット線および該ビット線に
接続されたメモリセルを含むカラムとがそれぞれ複数配
列されることにより構成され、前記メモリセルアレイか
ら前記複数のデータ入出力用外部端子に対応するデータ
を読み出すように構成された半導体集積回路装置であっ
て、前記メモリセルアレイは、同一サイクル内で前記複
数のデータ入出力用外部端子に読み出されるデータをそ
れぞれ格納する前記メモリセルがそれぞれ属する前記カ
ラムは互いに離間するように配置されてなることを特徴
とする。ここで、前記カラムに属する前記ビット線は、
例えば、選択信号線により制御されるスイッチング素子
を介してデータ入出力線に接続され、前記選択信号線
は、前記ロウと平行な方向に延在し、前記データ入出力
線は前記カラムと平行な方向に延在するように配置され
ている。また、前記デ一夕入出力線は、例えば、互いに
隣接する複数の前記カラム内の前記ビット線と、それぞ
れ異なる前記選択信号線により制御されたスイッチング
素子を介して接続されている。
【００１９】この発明によれば、異なるデータ入出力用
外部端子に対応するメモリセルは、密集せずに分散され
て配置される。このため、例えば中性子により局部的に
荷電粒子が発生したとしても、この荷電粒子が影響を及
ぼし得る範囲内に、同一サイクル内で同時に読み出しの
対象とされるメモリセルが複数存在する割合が小さくな
る。したがって、或る領域に密集する複数のメモリセル
のデータが同時に影響を受けたとしても、データ入出力
用外部端子に同時に読み出される複数のビットデータが
同時に不良となる頻度が低減する。
外部端子に対応するメモリセルは、密集せずに分散され
て配置される。このため、例えば中性子により局部的に
荷電粒子が発生したとしても、この荷電粒子が影響を及
ぼし得る範囲内に、同一サイクル内で同時に読み出しの
対象とされるメモリセルが複数存在する割合が小さくな
る。したがって、或る領域に密集する複数のメモリセル
のデータが同時に影響を受けたとしても、データ入出力
用外部端子に同時に読み出される複数のビットデータが
同時に不良となる頻度が低減する。
【００２０】この発明にかかる半導体集積回路装置は、
複数のデータ入出力用外部端子（後述するデータ入出力
用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に相当する構成要素）
と該複数のデータ入出力用外部端子の内の少なくとも２
つ以上の前記外部端子に対応するメモリセルが混在して
なる少なくとも１つのメモリセルアレイ（後述するＤＲ
ＡＭアレイ１１０−１〜１１０−４に相当する構成要
素）とを有し、ワード線と該ワード線に接続されたメモ
リセルにより構成されたロウと、ビット線と該ビット線
に接続されたメモリセルを含むカラムとがそれぞれ複数
配列されることにより構成された前記メモリアレイを有
する主記憶部（後述するＤＲＡＭ部１０１に相当する構
成要素）と、該主記憶部に対してキャッシュメモリとし
て機能する副記憶部（後述するＳＲＡＭ部１０２に相当
する構成要素）とを備え、前記主記憶部と前記副記憶部
との間で双方向のデータ転送が可能なように構成される
と共に、前記副記憶部を介して前記主記憶部から前記複
数のデータ入出力用外部端子にデータを読み出すように
構成された半導体集積回路装置であって、前記メモリセ
ルアレイは、同一サイクル内で前記複数のデータ入出力
用外部端子に読み出されるデータをそれぞれ格納する前
記メモリセルがそれぞれ属する前記カラムは互いに離間
するように配置されてなることを特徴とする。
複数のデータ入出力用外部端子（後述するデータ入出力
用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に相当する構成要素）
と該複数のデータ入出力用外部端子の内の少なくとも２
つ以上の前記外部端子に対応するメモリセルが混在して
なる少なくとも１つのメモリセルアレイ（後述するＤＲ
ＡＭアレイ１１０−１〜１１０−４に相当する構成要
素）とを有し、ワード線と該ワード線に接続されたメモ
リセルにより構成されたロウと、ビット線と該ビット線
に接続されたメモリセルを含むカラムとがそれぞれ複数
配列されることにより構成された前記メモリアレイを有
する主記憶部（後述するＤＲＡＭ部１０１に相当する構
成要素）と、該主記憶部に対してキャッシュメモリとし
て機能する副記憶部（後述するＳＲＡＭ部１０２に相当
する構成要素）とを備え、前記主記憶部と前記副記憶部
との間で双方向のデータ転送が可能なように構成される
と共に、前記副記憶部を介して前記主記憶部から前記複
数のデータ入出力用外部端子にデータを読み出すように
構成された半導体集積回路装置であって、前記メモリセ
ルアレイは、同一サイクル内で前記複数のデータ入出力
用外部端子に読み出されるデータをそれぞれ格納する前
記メモリセルがそれぞれ属する前記カラムは互いに離間
するように配置されてなることを特徴とする。
【００２１】この発明によれば、主記憶部において、異
なるデータ入出力用外部端子に対応するメモリセルは、
密集せずに分散されて配置される。このため、例えば中
性子により局部的に主記憶部内に荷電粒子が発生したと
しても、この荷電粒子が影響を及ぼし得る範囲内に、同
一サイクル内で同時に読み出しの対象とされるメモリセ
ルが複数存在する割合が小さくなる。したがって、或る
領域に密集する複数のメモリセルのデータが同時に影響
を受けたとしても、主記憶部からデータ入出力用外部端
子に読み出される複数のビットデータが同時に不良とな
る頻度が低減する。
なるデータ入出力用外部端子に対応するメモリセルは、
密集せずに分散されて配置される。このため、例えば中
性子により局部的に主記憶部内に荷電粒子が発生したと
しても、この荷電粒子が影響を及ぼし得る範囲内に、同
一サイクル内で同時に読み出しの対象とされるメモリセ
ルが複数存在する割合が小さくなる。したがって、或る
領域に密集する複数のメモリセルのデータが同時に影響
を受けたとしても、主記憶部からデータ入出力用外部端
子に読み出される複数のビットデータが同時に不良とな
る頻度が低減する。
【００２２】また、前記主記憶部のメモリセルアレイ
が、前記データ入出力用外部端子ごとに、空間的に隣接
して第１のアドレス（後述する行アドレスに相当する要
素）が共通に付与された複数のカラム群を有し、該複数
のカラム群のそれぞれにスイッチング素子（後述するト
ランスファゲートトランジスタＴＧ０〜ＴＧ３に相当す
る構成要素）が設けられ、第２のアドレス（後述する列
アドレスに相当する要素）に基づき前記スイッチング素
子を択―的に導通させて前記複数のカラム群の何れかか
ら前記複数のデータ入出力用外部端子の何れかにデータ
の読み出しが行われるようにしてもよい。
が、前記データ入出力用外部端子ごとに、空間的に隣接
して第１のアドレス（後述する行アドレスに相当する要
素）が共通に付与された複数のカラム群を有し、該複数
のカラム群のそれぞれにスイッチング素子（後述するト
ランスファゲートトランジスタＴＧ０〜ＴＧ３に相当す
る構成要素）が設けられ、第２のアドレス（後述する列
アドレスに相当する要素）に基づき前記スイッチング素
子を択―的に導通させて前記複数のカラム群の何れかか
ら前記複数のデータ入出力用外部端子の何れかにデータ
の読み出しが行われるようにしてもよい。
【００２３】これによれば、各メモリセル群に属するメ
モリセルは第１のアドレスに基づき選択される。また、
複数のメモリセル群は第２のアドレスに基づき選択され
る。つまり、この空間的に隣接する複数のメモリセル群
からは、同一サイクル内で１つのメモリセルのみのデー
タが読み出される。したがって、この空間的に隣接する
複数のメモリセル群からなるメモリセルアレイに着目す
れば、互いに隣接するカラムに属するメモリセルは同一
サイクル内で読み出されるものではない。各データ入出
力用外部端子に対して同様のことが言える。よって、同
一サイクルで前記複数のデータ入出力用外部端子に読み
出されるデータをそれぞれ格納するメモリセルの属する
カラムは、互いに隣接することがない。よって、例えば
中性子により局部的に荷電粒子が発生したとしても、デ
ータ入出力用外部端子に読み出される複数のビットデー
タが同時に不良となる頻度が低減する。
モリセルは第１のアドレスに基づき選択される。また、
複数のメモリセル群は第２のアドレスに基づき選択され
る。つまり、この空間的に隣接する複数のメモリセル群
からは、同一サイクル内で１つのメモリセルのみのデー
タが読み出される。したがって、この空間的に隣接する
複数のメモリセル群からなるメモリセルアレイに着目す
れば、互いに隣接するカラムに属するメモリセルは同一
サイクル内で読み出されるものではない。各データ入出
力用外部端子に対して同様のことが言える。よって、同
一サイクルで前記複数のデータ入出力用外部端子に読み
出されるデータをそれぞれ格納するメモリセルの属する
カラムは、互いに隣接することがない。よって、例えば
中性子により局部的に荷電粒子が発生したとしても、デ
ータ入出力用外部端子に読み出される複数のビットデー
タが同時に不良となる頻度が低減する。
【００２４】さらに、前記メモリセルアレイは、例え
ば、同一サイクルで読み出されることのないカラムが隣
接するように配置されて構成されてもよい。これによ
り、同一サイクルで読み出しの対象とされるメモリセル
が属するカラム同士は、他のサイクルで読み出しの対象
とされるメモリセルの属するカラムを挟んで離間するよ
うに配置される。したがって、メモリセルの集積度を低
下させることなく、同一サイクルで読み出しの対象とさ
れるメモリセルの属するカラムを離間させることがで
き、例えば中性子により局部的に荷電粒子が発生したと
しても、データ入出力用外部端子に読み出される複数の
ビットデータが同時に不良となる頻度が低減する。
ば、同一サイクルで読み出されることのないカラムが隣
接するように配置されて構成されてもよい。これによ
り、同一サイクルで読み出しの対象とされるメモリセル
が属するカラム同士は、他のサイクルで読み出しの対象
とされるメモリセルの属するカラムを挟んで離間するよ
うに配置される。したがって、メモリセルの集積度を低
下させることなく、同一サイクルで読み出しの対象とさ
れるメモリセルの属するカラムを離間させることがで
き、例えば中性子により局部的に荷電粒子が発生したと
しても、データ入出力用外部端子に読み出される複数の
ビットデータが同時に不良となる頻度が低減する。
【００２５】さらにまた、例えば、同一サイクル内で前
記複数のデータ入出力用外部端子に読み出されるデータ
群を単位として、データの誤りを訂正するためのパリテ
ィビットを設けてもよい。ここで、同時に読み出しの対
象とされるメモリセル間の距離を、中性子などによる荷
電粒子が影響を及ぼし得る範囲を超えるように設定すれ
ば、データ入出力用外部端子に同時に読み出されるビッ
トデータの不良が１ビットに抑えられる。したがって、
この場合、同一サイクル内で読み出されるデータ群を単
位として誤り訂正用のパリティビットを設ければ、中性
子などに起因したデータの誤りを訂正することが可能と
なる。
記複数のデータ入出力用外部端子に読み出されるデータ
群を単位として、データの誤りを訂正するためのパリテ
ィビットを設けてもよい。ここで、同時に読み出しの対
象とされるメモリセル間の距離を、中性子などによる荷
電粒子が影響を及ぼし得る範囲を超えるように設定すれ
ば、データ入出力用外部端子に同時に読み出されるビッ
トデータの不良が１ビットに抑えられる。したがって、
この場合、同一サイクル内で読み出されるデータ群を単
位として誤り訂正用のパリティビットを設ければ、中性
子などに起因したデータの誤りを訂正することが可能と
なる。
【００２６】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。
【００２７】以下、主に主記憶部として６４Ｍビットの
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。
【００２８】（２）ブロック図 図１は、この発明の一実施例による半導体記憶装置の全
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。
【００２９】ＤＲＡＭ部１０１は、行及び列からなるマ
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。
【００３０】さらにＤＲＡＭアレイ１１０は、メモリセ
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。
【００３１】ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。
【００３２】なお、本実施例では、主記憶部にＤＲＡＭ
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。
【００３３】（３）システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。
【００３４】本発明の機能を有する半導体記憶装置は、
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。
【００３５】また、図２において半導体記憶装置１００
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。
【００３６】（４）ピン配置 図４は、本発明による半導体記憶装置のパッケージのピ
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。
【００３７】以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは、基準クロック信号で、
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。
【００３８】／ＣＳ：チップセレクト信号／ＣＳは、外
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥは、ともに組み合わせることで半導体記憶装
置の動作を決定するための信号である。
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥは、ともに組み合わせることで半導体記憶装
置の動作を決定するための信号である。
【００３９】Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。
【００４０】（５）基本動作 以下、本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。
【００４１】図５においては基準クロック信号ＣＬＫの
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。
【００４２】次に、図５に示した各コマンドについて順
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。
【００４３】図２０に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。
【００４４】２．「ライトコマンド」 ライトコマンドは、ＳＲＡＭセルにデータを書き込む動
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。
【００４５】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２１に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。
レス信号とデータの流れを図２１に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。
【００４６】図２０及び図２１に示すように、リードコ
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。
【００４７】３．「プリフェッチコマンド」 プリフェッチコマンドは、ＤＲＡＭセル群からＳＲＡＭ
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。
【００４８】図２２に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。
【００４９】４．「オートプリチャージを伴ったプリフ
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。
【００５０】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。
【００５１】５．「リストアコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。
【００５２】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。
【００５３】図２３に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。
【００５４】さらにその後、次のクロックＣＬＫ２時の
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。
【００５５】６．「オートプリチャージを伴ったリスト
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。
【００５６】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。
【００５７】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。
【００５８】それぞれのビット線に対応したセンスアン
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。
【００５９】７．「アクティブコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。
【００６０】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２４に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。
レス信号とデータの流れを図２４に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。
【００６１】すでに活性化されたバンクに対して、他の
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。
【００６２】８．「プリチャージコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。
【００６３】以下に、本コマンドによる内部動作につい
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。
【００６４】９．「全バンクプリチャージコマンド」 このコマンドは、ＤＲＡＭアレイの全バンクのプリチャ
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。
【００６５】以下に、本コマンド時の内部動作について
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。
【００６６】１０．「ＣＢＲリフレッシュコマンド」 このコマンドは、ＤＲＡＭ部セルデータのリフレッッシ
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。
【００６７】以下に本コマンドによる内部動作について
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。
【００６８】１１．「未操作コマンド」 図１６に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。
【００６９】以下に、本発明による半導体記憶装置の動
作の一部を簡単に説明する。ＳＲＡＭ部に外部からの指
定データがある場合のリード： 図２０に示すようにリ
ードコマンドのみで指定されたデータは、データアンプ
を通って外部へ出力される。ＳＲＡＭ部に外部からの指
定データが無い場合のリード： 図２４に示すように、
アクティブコマンドの終了後、図２２に示すプリフェッ
チコマンドを実行し、指定データをＳＲＡＭ部へと転送
する。次に図２０に示すリードコマンドで指定データは
データアンプを通って外部へ出力される。
作の一部を簡単に説明する。ＳＲＡＭ部に外部からの指
定データがある場合のリード： 図２０に示すようにリ
ードコマンドのみで指定されたデータは、データアンプ
を通って外部へ出力される。ＳＲＡＭ部に外部からの指
定データが無い場合のリード： 図２４に示すように、
アクティブコマンドの終了後、図２２に示すプリフェッ
チコマンドを実行し、指定データをＳＲＡＭ部へと転送
する。次に図２０に示すリードコマンドで指定データは
データアンプを通って外部へ出力される。
【００７０】ＳＲＡＭ部に外部からの指定データが無い
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２３で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２４に示すアクティブコマンドと図２２に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２０に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２３で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２４に示すアクティブコマンドと図２２に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２０に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。
【００７１】（６）レイアウト １．「全体レイアウト」 図２６に、この発明が適用された半導体記憶装置の一実
施例のチップ全体レイアウト図を示す。図２６に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。
施例のチップ全体レイアウト図を示す。図２６に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。
【００７２】図２６に示すように、チップ上には縦中央
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。
【００７３】ＤＲＡＭアレイ１１０−１と１１０−２の
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図２６の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図２６の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。
【００７４】図２６に示す例は、主記憶部が２バンク構
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。
【００７５】（７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図２７に、動作制御回路１５０のブロック図を示す。動
作制御回路１５０は、内部クロック発生回路４１０とコ
マンドデコーダ４２０とコントロールロジック４３０、
アドレス制御回路４４０及びモードレジスタ４５０から
構成される。内部クロック発生回路４１０は外部入力信
号のＣＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発
生する。内部クロック信号ｉＣＬＫはコマンドデコーダ
４２０、コントロールロジック４３０、アドレス制御４
４０及びデータ制御回路に入力され、各部のタイミング
制御を行う。
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図２７に、動作制御回路１５０のブロック図を示す。動
作制御回路１５０は、内部クロック発生回路４１０とコ
マンドデコーダ４２０とコントロールロジック４３０、
アドレス制御回路４４０及びモードレジスタ４５０から
構成される。内部クロック発生回路４１０は外部入力信
号のＣＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発
生する。内部クロック信号ｉＣＬＫはコマンドデコーダ
４２０、コントロールロジック４３０、アドレス制御４
４０及びデータ制御回路に入力され、各部のタイミング
制御を行う。
【００７６】コマンドデコーダ４２０は、各入力信号を
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。
【００７７】コントロールロジックは、ＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。
【００７８】２．「ＤＲＡＭ部」 「ＤＲＡＭ部とデータ転送回路」 図１に示したＤＲＡＭ部とデータ転送回路の具体的な構
成を図２８に示す。図２８において、ＤＲＡＭ部１０１
は行列状に配置された複数のダイナミック型メモリセル
ＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトラン
ジスタＮ１と１個のメモリキャパシタＣ１を含む。メモ
リキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／
２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１
は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが
接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線は
それぞれ相補的な対で構成されている。ＤＲＡＭセルＤ
ＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞ
れ設置される。
成を図２８に示す。図２８において、ＤＲＡＭ部１０１
は行列状に配置された複数のダイナミック型メモリセル
ＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトラン
ジスタＮ１と１個のメモリキャパシタＣ１を含む。メモ
リキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／
２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１
は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが
接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線は
それぞれ相補的な対で構成されている。ＤＲＡＭセルＤ
ＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞ
れ設置される。
【００７９】またＤＲＡＭ部１０１は、ビット線ＤＢＬ
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。
【００８０】ＤＲＡＭ部１０１は、ワード線ＤＷＬ１〜
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。
【００８１】図２９に、図２６に示した本発明の一実施
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図２９におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図２９におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。
【００８２】図２９に示すように、ＤＲＡＭメモリセル
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量が小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量が小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。
【００８３】図３０は、図２９のレイアウトの一部分１
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図３０にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図３０にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。
【００８４】ビット線とデータ転送バス線は、ＤＲＡＭ
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図３１に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図２７に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図３０にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図３１に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図２７に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図３０にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。
【００８５】ＤＲＡＭ部の活性化と列選択及びデータ転
送の動作を図２８と図３０を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図２８において、
図２７に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。
送の動作を図２８と図３０を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図２８において、
図２７に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。
【００８６】次に、ＤＲＡＭ部の列選択及びデータ転送
について説明する。図２８のＤＲＡＭ列制御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図２７に示し
た動作制御回路１５０にて生成されるＤＲＡＭ部制御信
号の中の一つである制御信号が入力され、ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡ
Ｍ列アドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列
デコーダ１１４に入力され、ＤＲＡＭビット線選択信号
ＤＢＳ１〜ＤＢＳ４を発生してビット線を選択したの
ち、図２７に示した動作制御回路にて生成される転送制
御信号とメモリセルブロックを選択するアドレス信号に
て論理をとられたデータ転送活性化信号ＴＥによりデー
タ転送バス線ＴＢＬにビット線のデータを伝達する。
について説明する。図２８のＤＲＡＭ列制御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図２７に示し
た動作制御回路１５０にて生成されるＤＲＡＭ部制御信
号の中の一つである制御信号が入力され、ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡ
Ｍ列アドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列
デコーダ１１４に入力され、ＤＲＡＭビット線選択信号
ＤＢＳ１〜ＤＢＳ４を発生してビット線を選択したの
ち、図２７に示した動作制御回路にて生成される転送制
御信号とメモリセルブロックを選択するアドレス信号に
て論理をとられたデータ転送活性化信号ＴＥによりデー
タ転送バス線ＴＢＬにビット線のデータを伝達する。
【００８７】図３０でＤＲＡＭビット線選択信号ＤＢＳ
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。
【００８８】「ＤＲＡＭ行制御回路とＤＲＡＭ行デコー
ダ」図３２に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。
ダ」図３２に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。
【００８９】リフレッシュ動作時では、ＤＲＡＭ行制御
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。
【００９０】「ＤＲＡＭ列制御回路とＤＲＡＭ列デコー
ダ」図３３に、図２８に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図３３にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。
ダ」図３３に、図２８に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図３３にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。
【００９１】ここで、ＤＲＡＭ列アドレスラッチ信号Ａ
ＤＣＬは、図２７に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図３０に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。
ＤＣＬは、図２７に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図３０に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。
【００９２】「ＤＲＡＭビット線選択回路とＳＲＡＭセ
ルとの構成」図３４に、図２５に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図３４におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図３５にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。
ルとの構成」図３４に、図２５に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図３４におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図３５にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。
【００９３】本実施例による半導体記憶装置では、一度
にデータ転送するビット数は１０２４ビットであり、な
おかつこのデータ転送バス線の負荷は非常に大きい。こ
のため、データ転送バス線上の全ての信号が電源電圧レ
ベルまでフル振幅すると、ピーク電流及び消費電流が非
常に大きくなる。そこで、データ転送バス線上の信号を
フル振幅させず、最高でも電源電圧の２分の１くらいま
での振幅とすることでピーク電流及び消費電流を大幅に
削減できる。
にデータ転送するビット数は１０２４ビットであり、な
おかつこのデータ転送バス線の負荷は非常に大きい。こ
のため、データ転送バス線上の全ての信号が電源電圧レ
ベルまでフル振幅すると、ピーク電流及び消費電流が非
常に大きくなる。そこで、データ転送バス線上の信号を
フル振幅させず、最高でも電源電圧の２分の１くらいま
での振幅とすることでピーク電流及び消費電流を大幅に
削減できる。
【００９４】３．「ＳＲＡＭ部」 「ＳＲＡＭ部とデータ入出力端子間の構成」図３６に、
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。
【００９５】図３６において、ＳＲＡＭメモリセルＳＭ
Ｃは、図３７に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。
Ｃは、図３７に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。
【００９６】またＳＲＡＭビット線ＳＢＬは、ビット線
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。
【００９７】さらにデータ入出力線ＳＩＯは外部データ
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。
【００９８】「ＳＲＡＭ行制御回路」図３８に、図３６
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図３８において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図２７に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図３８において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図２７に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。
【００９９】「ＳＲＡＭ列制御回路」図３９に、図３６
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図３９においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図３９においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。
【０１００】さらに本発明によるＳＲＡＭ列制御回路
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。
【０１０１】このデータ入出力様式記憶部５０５は、内
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。
【０１０２】前記カウンタ回路５０６は、そのマルチプ
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図２７に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図２７に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。
【０１０３】またこのデータ入出力様式記憶部５０５の
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。
【０１０４】さらにデータ入出力様式記憶部５０５は、
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。
【０１０５】さらに、図４０に示すように、ＳＲＡＭ内
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図４０において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図４１に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図４０において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図４１に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。
【０１０６】「ＳＲＡＭ列デコーダとデータ制御回路構
成」図４２に、ＳＲＡＭ列デコーダ１２３とデータ制御
回路の構成の一例を示す。第一の列デコーダ３９０と第
二の列デコーダ３９１を持ち、ＳＲＡＭ列選択信号ＳＲ
ＡＭ列選択信号ｉＡＳＣはそれぞれに順次伝達される。
第１の列デコーダと第２の列デコーダは１つのアドレス
選択データｉＡＳＣにより動作するが、その実現のた
め、それぞれのデコーダ用に第一の列アドレスバッファ
３９２と第二の列アドレスバッファ３９３を持つ。それ
ぞれの列デコーダからの選択信号線ＳＳＬは列方向に並
列に設置されており、データ入出力線ＳＩＯとデータラ
ッチ回路も対応した２組を持つ。
成」図４２に、ＳＲＡＭ列デコーダ１２３とデータ制御
回路の構成の一例を示す。第一の列デコーダ３９０と第
二の列デコーダ３９１を持ち、ＳＲＡＭ列選択信号ＳＲ
ＡＭ列選択信号ｉＡＳＣはそれぞれに順次伝達される。
第１の列デコーダと第２の列デコーダは１つのアドレス
選択データｉＡＳＣにより動作するが、その実現のた
め、それぞれのデコーダ用に第一の列アドレスバッファ
３９２と第二の列アドレスバッファ３９３を持つ。それ
ぞれの列デコーダからの選択信号線ＳＳＬは列方向に並
列に設置されており、データ入出力線ＳＩＯとデータラ
ッチ回路も対応した２組を持つ。
【０１０７】図４３に、このＳＲＡＭ列デコーダでの内
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはＣＬＫ信号に基づき、順にそれぞれの列デコーダの
選択信号制御（ｉＡＳＣ−１とｉＡＳＣ−２）を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列（ＳＳＬ−１とＳＳＬ−２）のデータ
は、それぞれ対応したデータ入出力線（ＳＩＯ−１とＳ
ＩＯ−２）に順次出力される。これらのデータ入出力線
では要求サイクルタイムの２倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路３９５と第
二のデータラッチ回路３９６でデータの一時保持を行
う。これら２組のデータをデータアウトバッファの前で
合成して、データ入出力端子ＤＱから要求されたサイク
ルタイムで出力される。
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはＣＬＫ信号に基づき、順にそれぞれの列デコーダの
選択信号制御（ｉＡＳＣ−１とｉＡＳＣ−２）を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列（ＳＳＬ−１とＳＳＬ−２）のデータ
は、それぞれ対応したデータ入出力線（ＳＩＯ−１とＳ
ＩＯ−２）に順次出力される。これらのデータ入出力線
では要求サイクルタイムの２倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路３９５と第
二のデータラッチ回路３９６でデータの一時保持を行
う。これら２組のデータをデータアウトバッファの前で
合成して、データ入出力端子ＤＱから要求されたサイク
ルタイムで出力される。
【０１０８】上記構成を使用することにより、内部の動
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシ
ンクロナスＤＲＡＭにおいても、この構成を用いること
で高速化が可能である。
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシ
ンクロナスＤＲＡＭにおいても、この構成を用いること
で高速化が可能である。
【０１０９】（８）Ｉ／Ｏマップ（各Ｉ／Ｏに対応する
メモリセルの配置） 図４４に、前述の図２６に対応するＩ／Ｏマップを示
す。このＩ／Ｏマップは、データ入出力用外部端子Ｉ／
Ｏ０〜Ｉ／Ｏ１５と、図２６に示す各ＤＲＡＭアレイ内
のメモリセルとの対応関係を示している。各ＤＲＡＭア
レイ１１０−１，１１０−２，１１０−３，１１０−４
は、それぞれ破線で示されたように１６個のメモリセル
アレイからなり、各メモリセルアレイの周辺には、セン
スアンプが配置されている。この例では、ＤＲＡＭアレ
イ１１０−１，１１０−２には、Ｉ／Ｏ０，Ｉ／Ｏ２，
Ｉ／Ｏ４，Ｉ／Ｏ６，Ｉ／Ｏ９，Ｉ／Ｏ１１，Ｉ／Ｏ１
３，Ｉ／Ｏ１５に対応するメモリセルが混在し、ＤＲＡ
Ｍアレイ１１０−３，１１０−４には、Ｉ／Ｏ１，Ｉ／
Ｏ３，Ｉ／Ｏ５，Ｉ／Ｏ７，Ｉ／Ｏ８，Ｉ／Ｏ１０，Ｉ
／Ｏ１２，Ｉ／Ｏ１４に対応するメモリセルが混在する
ように配置されている。
メモリセルの配置） 図４４に、前述の図２６に対応するＩ／Ｏマップを示
す。このＩ／Ｏマップは、データ入出力用外部端子Ｉ／
Ｏ０〜Ｉ／Ｏ１５と、図２６に示す各ＤＲＡＭアレイ内
のメモリセルとの対応関係を示している。各ＤＲＡＭア
レイ１１０−１，１１０−２，１１０−３，１１０−４
は、それぞれ破線で示されたように１６個のメモリセル
アレイからなり、各メモリセルアレイの周辺には、セン
スアンプが配置されている。この例では、ＤＲＡＭアレ
イ１１０−１，１１０−２には、Ｉ／Ｏ０，Ｉ／Ｏ２，
Ｉ／Ｏ４，Ｉ／Ｏ６，Ｉ／Ｏ９，Ｉ／Ｏ１１，Ｉ／Ｏ１
３，Ｉ／Ｏ１５に対応するメモリセルが混在し、ＤＲＡ
Ｍアレイ１１０−３，１１０−４には、Ｉ／Ｏ１，Ｉ／
Ｏ３，Ｉ／Ｏ５，Ｉ／Ｏ７，Ｉ／Ｏ８，Ｉ／Ｏ１０，Ｉ
／Ｏ１２，Ｉ／Ｏ１４に対応するメモリセルが混在する
ように配置されている。
【０１１０】また、各ＤＲＡＭアレイは領域ＲＧ０〜Ｒ
Ｇ１５に区分され、メモリセルは、各Ｉ／Ｏごとに領域
ＲＧ０〜ＲＧ１５に配列される。例えば、ＤＲＡＭアレ
イ１１０−１および１１０−２では、Ｉ／Ｏ０，Ｉ／Ｏ
２，Ｉ／Ｏ４，Ｉ／Ｏ６，Ｉ／Ｏ９，Ｉ／Ｏ１１，Ｉ／
Ｏ１３，Ｉ／Ｏ１５に対応するメモリセルは、領域ＲＧ
０，ＲＧ２，ＲＧ４，ＲＧ６，ＲＧ９，ＲＧ１１，ＲＧ
１３，ＲＧ１５にそれぞれ配列される。また、ＤＲＡＭ
アレイ１１０−３，１１０−４では、Ｉ／Ｏ１，Ｉ／Ｏ
３，Ｉ／Ｏ５，Ｉ／Ｏ７，Ｉ／Ｏ８，Ｉ／Ｏ１０，Ｉ／
Ｏ１２，Ｉ／Ｏ１４に対応するメモリセルは、領域ＲＧ
１，ＲＧ３，ＲＧ５，ＲＧ７，ＲＧ８，ＲＧ１０，ＲＧ
１２，ＲＧ１４にそれぞれ配列される。
Ｇ１５に区分され、メモリセルは、各Ｉ／Ｏごとに領域
ＲＧ０〜ＲＧ１５に配列される。例えば、ＤＲＡＭアレ
イ１１０−１および１１０−２では、Ｉ／Ｏ０，Ｉ／Ｏ
２，Ｉ／Ｏ４，Ｉ／Ｏ６，Ｉ／Ｏ９，Ｉ／Ｏ１１，Ｉ／
Ｏ１３，Ｉ／Ｏ１５に対応するメモリセルは、領域ＲＧ
０，ＲＧ２，ＲＧ４，ＲＧ６，ＲＧ９，ＲＧ１１，ＲＧ
１３，ＲＧ１５にそれぞれ配列される。また、ＤＲＡＭ
アレイ１１０−３，１１０−４では、Ｉ／Ｏ１，Ｉ／Ｏ
３，Ｉ／Ｏ５，Ｉ／Ｏ７，Ｉ／Ｏ８，Ｉ／Ｏ１０，Ｉ／
Ｏ１２，Ｉ／Ｏ１４に対応するメモリセルは、領域ＲＧ
１，ＲＧ３，ＲＧ５，ＲＧ７，ＲＧ８，ＲＧ１０，ＲＧ
１２，ＲＧ１４にそれぞれ配列される。
【０１１１】図４５に、上述のＤＲＡＭアレイ１１０−
１内のメモリセルアレイの領域ＲＧ０を例として、その
周辺の構成を示す。図４９と同様、メモリセルアレイ
は、ビット線対ＢＬ０，ＢＬ０ｂよりなる「カラム」
と、これに直交するワード線よりなる「ロウ」がそれぞ
れ複数規則正しくアレイ配置されている。ここで、「カ
ラム」とは、同一の列アドレスを付与されるメモリセル
群を指し、実施例のようなビット線対のみならず、階層
ビット線構成や、１本のビット線のみによる場合など、
公知の構成のすべてを含む。
１内のメモリセルアレイの領域ＲＧ０を例として、その
周辺の構成を示す。図４９と同様、メモリセルアレイ
は、ビット線対ＢＬ０，ＢＬ０ｂよりなる「カラム」
と、これに直交するワード線よりなる「ロウ」がそれぞ
れ複数規則正しくアレイ配置されている。ここで、「カ
ラム」とは、同一の列アドレスを付与されるメモリセル
群を指し、実施例のようなビット線対のみならず、階層
ビット線構成や、１本のビット線のみによる場合など、
公知の構成のすべてを含む。
【０１１２】また、ワード線とビット線対との所定の交
点にはメモリセルが配置されている。メモリセルは、ビ
ット線対ＢＬ０，ＢＬ０ｂ〜ＢＬ３，ＢＬ３ｂを列に関
する繰り返し単位としてマトリックス状に配置される。
ビット線対ＢＬ０，ＢＬ０ｂ、ＢＬ１，ＢＬ１ｂ、ＢＬ
２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂにそれぞれ接続される
メモリセル群は、すべて同一のＩ／Ｏに対応している。
なお、他には、例えばビット線対ＢＬ０，ＢＬ０ｂの間
に隣接するカラムに属するビット線ＢＬ１を配置するレ
イアウトを採用することも可能である。
点にはメモリセルが配置されている。メモリセルは、ビ
ット線対ＢＬ０，ＢＬ０ｂ〜ＢＬ３，ＢＬ３ｂを列に関
する繰り返し単位としてマトリックス状に配置される。
ビット線対ＢＬ０，ＢＬ０ｂ、ＢＬ１，ＢＬ１ｂ、ＢＬ
２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂにそれぞれ接続される
メモリセル群は、すべて同一のＩ／Ｏに対応している。
なお、他には、例えばビット線対ＢＬ０，ＢＬ０ｂの間
に隣接するカラムに属するビット線ＢＬ１を配置するレ
イアウトを採用することも可能である。
【０１１３】ビット線対ＢＬ０，ＢＬ０ｂ、ＢＬ１，Ｂ
Ｌ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂは、それ
ぞれの端部にセンスアンプＳＡＭＰ０，ＳＡＭＰ１，Ｓ
ＡＭＰ２，ＳＡＭＰ３がメモリセルアレイの周辺に隣接
して配置されている。ビット線とセンスアンプの間にス
イッチ素子を介在させたものや、シェアードセンスアン
プ方式を適用してもよい。また、ビット線対ＢＬ０，Ｂ
Ｌ０ｂ、ＢＬ１，ＢＬ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ
３，ＢＬ３ｂは、トランスファゲートトランジスタ対Ｔ
Ｇ０，ＴＧ１，ＴＧ２，ＴＧ３を介してデータ入出力線
であるデータ転送バスＴＢＬに共通に接続される。デー
タ転送バスＴＢＬは、メモリセルアレイ上にカラム方向
に設けられ、最上層の金属配線層により形成されてい
る。
Ｌ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂは、それ
ぞれの端部にセンスアンプＳＡＭＰ０，ＳＡＭＰ１，Ｓ
ＡＭＰ２，ＳＡＭＰ３がメモリセルアレイの周辺に隣接
して配置されている。ビット線とセンスアンプの間にス
イッチ素子を介在させたものや、シェアードセンスアン
プ方式を適用してもよい。また、ビット線対ＢＬ０，Ｂ
Ｌ０ｂ、ＢＬ１，ＢＬ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ
３，ＢＬ３ｂは、トランスファゲートトランジスタ対Ｔ
Ｇ０，ＴＧ１，ＴＧ２，ＴＧ３を介してデータ入出力線
であるデータ転送バスＴＢＬに共通に接続される。デー
タ転送バスＴＢＬは、メモリセルアレイ上にカラム方向
に設けられ、最上層の金属配線層により形成されてい
る。
【０１１４】トランスファゲートトランジスタ対ＴＧ０
〜ＴＧ３は、列アドレス（第２のアドレス）に応じて活
性化される選択信号ＳＥＧ０〜ＳＥＧ３により選択的に
導通制御される。選択信号線ＳＥＧ０〜ＳＥＧ３は、メ
モリセルアレイの周辺に、「ロウ」と平行な方向に配置
されている。行アドレス（第１のアドレス）に基づき活
性化されるワード線は、各ＤＲＡＭアレイの中で各領域
にわたって延在しており、各領域内のメモリセルは、共
通の行アドレスにより、行単位で活性化される。
〜ＴＧ３は、列アドレス（第２のアドレス）に応じて活
性化される選択信号ＳＥＧ０〜ＳＥＧ３により選択的に
導通制御される。選択信号線ＳＥＧ０〜ＳＥＧ３は、メ
モリセルアレイの周辺に、「ロウ」と平行な方向に配置
されている。行アドレス（第１のアドレス）に基づき活
性化されるワード線は、各ＤＲＡＭアレイの中で各領域
にわたって延在しており、各領域内のメモリセルは、共
通の行アドレスにより、行単位で活性化される。
【０１１５】ここで、ビット線対ＢＬ０，ＢＬ０ｂ、Ｂ
Ｌ１，ＢＬ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂ
にそれぞれ接続される１列分のメモリセル群は、列アド
レスに基づき選択され、このメモリセル群内の各メモリ
セルは行アドレスに基づき選択される。これにより、ビ
ット線対ＢＬ０，ＢＬ０ｂ〜ＢＬ３，ＢＬ３ｂに接続さ
れるメモリセル群（空間的に隣接する複数のメモリセル
群）からは、同一サイクル内で１つのメモリセルのみの
データが読み出される。
Ｌ１，ＢＬ１ｂ、ＢＬ２，ＢＬ２ｂ、ＢＬ３，ＢＬ３ｂ
にそれぞれ接続される１列分のメモリセル群は、列アド
レスに基づき選択され、このメモリセル群内の各メモリ
セルは行アドレスに基づき選択される。これにより、ビ
ット線対ＢＬ０，ＢＬ０ｂ〜ＢＬ３，ＢＬ３ｂに接続さ
れるメモリセル群（空間的に隣接する複数のメモリセル
群）からは、同一サイクル内で１つのメモリセルのみの
データが読み出される。
【０１１６】また、領域ＲＧ０全体に着目すれば、この
領域ＴＧ０内の全てのメモリセルはデータ入出力用外部
端子Ｉ／Ｏ０に読み出されるデータを格納するためのも
のであって、同一サイクル内でこの領域ＲＧ０の２以上
のメモリセルが同時に読み出しの対象とされることはな
い。従って、各領域からは、１つのデータのみが読み出
される。換言すれば、各領域には、同一サイクルで同時
に読み出しの対象とされないカラムが隣接するように配
置されている。
領域ＴＧ０内の全てのメモリセルはデータ入出力用外部
端子Ｉ／Ｏ０に読み出されるデータを格納するためのも
のであって、同一サイクル内でこの領域ＲＧ０の２以上
のメモリセルが同時に読み出しの対象とされることはな
い。従って、各領域からは、１つのデータのみが読み出
される。換言すれば、各領域には、同一サイクルで同時
に読み出しの対象とされないカラムが隣接するように配
置されている。
【０１１７】この例では、選択線ＳＥＧ０〜ＳＥＧ３
が、メモリセルアレイの外側に配置されているため、選
択線の本数に制約がなく、自由に設定できる。この実施
例では、４カラムに対し１対のデータ転送バスを配置し
たが、必要に応じて設定できる。また、選択線が、ワー
ド線すなわち「ロウ」と平行に設置され、メモリセルア
レイ内のすべてのカラムと交点を有する構成となってい
るため、選択線ＳＥＧ０〜ＳＥＧ３それぞれが導通制御
できるトランスファゲートトランジスタ対は、任意に選
択できる。このため、メモリセルアレイ内で転送バスに
読み出されるカラムの位置は、何の制約もなく、自由に
設定できる。従って、本実施例のように、同時にデータ
入出力用外部端子に読み出されるカラムの位置を離間し
て設定することが可能となっている。
が、メモリセルアレイの外側に配置されているため、選
択線の本数に制約がなく、自由に設定できる。この実施
例では、４カラムに対し１対のデータ転送バスを配置し
たが、必要に応じて設定できる。また、選択線が、ワー
ド線すなわち「ロウ」と平行に設置され、メモリセルア
レイ内のすべてのカラムと交点を有する構成となってい
るため、選択線ＳＥＧ０〜ＳＥＧ３それぞれが導通制御
できるトランスファゲートトランジスタ対は、任意に選
択できる。このため、メモリセルアレイ内で転送バスに
読み出されるカラムの位置は、何の制約もなく、自由に
設定できる。従って、本実施例のように、同時にデータ
入出力用外部端子に読み出されるカラムの位置を離間し
て設定することが可能となっている。
【０１１８】一方、データ転送バスＴＢＬは、選択線の
本数を増加させることにより、本数を減少することがで
き、最上層の金属配線層で形成している場合など、パタ
ーン形成上のメリットが得られる。また、配線ピッチが
緩和されるため、配線間の結合容量が著しく減少し、負
荷容量減少による読み出し速度の向上や、消費電力の減
少が得られる。また、データ転送バス間ののノイズ減少
が期待でき、動作の安定化につながる。これらの効果
は、データ転送バスの上方に導電層がない場合により顕
著となる。
本数を増加させることにより、本数を減少することがで
き、最上層の金属配線層で形成している場合など、パタ
ーン形成上のメリットが得られる。また、配線ピッチが
緩和されるため、配線間の結合容量が著しく減少し、負
荷容量減少による読み出し速度の向上や、消費電力の減
少が得られる。また、データ転送バス間ののノイズ減少
が期待でき、動作の安定化につながる。これらの効果
は、データ転送バスの上方に導電層がない場合により顕
著となる。
【０１１９】このようなアレイ構成によれば、例えば領
域ＲＧ０内に中性子が飛び込んで荷電粒子が発生し、こ
の影響を受けて領域ＲＧ０内の複数のメモリセルのデー
タが破壊されたとしても、データ入出力用外部端子Ｉ／
Ｏ０に現れるビットデータが不良となるに留まる。この
ため、データ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に
読み出されるデータの不良ビット数は１ビットに抑えら
れる。他の領域に中性子が飛び込んだ場合についても同
様のことが言える。
域ＲＧ０内に中性子が飛び込んで荷電粒子が発生し、こ
の影響を受けて領域ＲＧ０内の複数のメモリセルのデー
タが破壊されたとしても、データ入出力用外部端子Ｉ／
Ｏ０に現れるビットデータが不良となるに留まる。この
ため、データ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に
読み出されるデータの不良ビット数は１ビットに抑えら
れる。他の領域に中性子が飛び込んだ場合についても同
様のことが言える。
【０１２０】また、例えば領域ＲＧ０とこれに隣接する
領域ＲＧ２との間の距離を、荷電粒子が影響を及ぼす範
囲以上となるように設定すれば、これらの領域の境界に
中性子が飛び込んでも、発生した荷電粒子の影響は何れ
かの領域でしかメモリセルに及ばないため、同様にデー
タ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に読み出され
る不良ビット数を１ビットに抑えることができる。
領域ＲＧ２との間の距離を、荷電粒子が影響を及ぼす範
囲以上となるように設定すれば、これらの領域の境界に
中性子が飛び込んでも、発生した荷電粒子の影響は何れ
かの領域でしかメモリセルに及ばないため、同様にデー
タ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に読み出され
る不良ビット数を１ビットに抑えることができる。
【０１２１】また、各領域において、列アドレスにより
選択される列の物理的な位置関係を合わせるようにして
もよい。例えば、或る列アドレスで特定される列の位置
が、領域ＲＧ０の下端にある場合、他の領域についても
この列アドレスで特定される列の位置を下端とすれば、
同一サイクルで選択の対象となる各領域の列は、少なく
とも１つの領域分だけ互いに離間する。したがって、こ
の場合、各領域の間に距離を設けずに隣接させても、領
域の境界に飛び込んだ中性子に起因して、双方の領域か
ら同時に読み出されるデータが共に不良となることはな
く、データ入出力用外部端子に読み出される不良ビット
数を１ビットに抑えることができる。
選択される列の物理的な位置関係を合わせるようにして
もよい。例えば、或る列アドレスで特定される列の位置
が、領域ＲＧ０の下端にある場合、他の領域についても
この列アドレスで特定される列の位置を下端とすれば、
同一サイクルで選択の対象となる各領域の列は、少なく
とも１つの領域分だけ互いに離間する。したがって、こ
の場合、各領域の間に距離を設けずに隣接させても、領
域の境界に飛び込んだ中性子に起因して、双方の領域か
ら同時に読み出されるデータが共に不良となることはな
く、データ入出力用外部端子に読み出される不良ビット
数を１ビットに抑えることができる。
【０１２２】また、同一サイクル内でデータ入出力用外
部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に読み出されるデータ群を
単位として、データの誤りを訂正するためのパリティビ
ットを設けてもよい。上述のアレイ構成によれば、同一
サイクル内でデータ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ
１５に読み出される不良ビット数を１ビットに抑えるこ
とができるから、パリティビットを参照することにより
不良ビット（１ビット）の有無を正しく把握することが
できる。したがって、同一サイクル内で読み出されるデ
ータ群を単位として誤り訂正用のパリティビットを設け
て誤り訂正を行うことにより、中性子などに起因して複
数のメモリセルのデータが破壊されたとしても、外部に
読み出されるデータの誤りを訂正することが可能とな
る。
部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に読み出されるデータ群を
単位として、データの誤りを訂正するためのパリティビ
ットを設けてもよい。上述のアレイ構成によれば、同一
サイクル内でデータ入出力用外部端子Ｉ／Ｏ０〜Ｉ／Ｏ
１５に読み出される不良ビット数を１ビットに抑えるこ
とができるから、パリティビットを参照することにより
不良ビット（１ビット）の有無を正しく把握することが
できる。したがって、同一サイクル内で読み出されるデ
ータ群を単位として誤り訂正用のパリティビットを設け
て誤り訂正を行うことにより、中性子などに起因して複
数のメモリセルのデータが破壊されたとしても、外部に
読み出されるデータの誤りを訂正することが可能とな
る。
【０１２３】また、図４４において、領域ＲＧの境界の
ように、異なるデータ入出力用外部端子に対応するカラ
ムが隣接している部分において、メモリセルのピッチを
他よりも広くし、間隔をあけることもソフトエラーに対
する有効な対策の一つである。この場合、境界領域半導
体基板表面に、基板と反対導電型の不純物拡散層を配置
し、所定の電位を与えたり、信号を供給することも有効
な手段である。
ように、異なるデータ入出力用外部端子に対応するカラ
ムが隣接している部分において、メモリセルのピッチを
他よりも広くし、間隔をあけることもソフトエラーに対
する有効な対策の一つである。この場合、境界領域半導
体基板表面に、基板と反対導電型の不純物拡散層を配置
し、所定の電位を与えたり、信号を供給することも有効
な手段である。
【０１２４】
【発明の効果】この発明によれば以下のような効果を得
ることができる。すなわち、複数のデータ入出力用外部
端子と、該複数のデータ入出力用外部端子に対応するメ
モリセルが混在してなるメモリアレイとを有し、該メモ
リアレイから前記複数のデータ入出力用外部端子にデー
タを読み出すように構成され、同一サイクル内で読み出
しの対象とされる複数のメモリセルが属するカラムを、
互いに離間させたので、中性子に起因して複数のメモリ
セルのデータが破壊されても、同一サイクル内で読み出
される複数のビットデータが同時に不良となることがな
く、データ入出力用端子から出力されるデータの変化を
最小限に抑えることができる。
ることができる。すなわち、複数のデータ入出力用外部
端子と、該複数のデータ入出力用外部端子に対応するメ
モリセルが混在してなるメモリアレイとを有し、該メモ
リアレイから前記複数のデータ入出力用外部端子にデー
タを読み出すように構成され、同一サイクル内で読み出
しの対象とされる複数のメモリセルが属するカラムを、
互いに離間させたので、中性子に起因して複数のメモリ
セルのデータが破壊されても、同一サイクル内で読み出
される複数のビットデータが同時に不良となることがな
く、データ入出力用端子から出力されるデータの変化を
最小限に抑えることができる。
【０１２５】また、複数のデータ入出力用外部端子と、
該複数のデータ入出力用外部端子に対応するメモリセル
が混在してなるメモリアレイを有する主記憶部と、該主
記憶部に対してキャッシュメモリとして機能する副記憶
部とを備え、前記副記憶部を介して前記主記憶部から前
記複数のデータ入出力用外部端子にデータを読み出すよ
うに構成され、同一サイクル内で読み出しの対象とされ
る複数のメモリセルが属するカラムを互いに離間させた
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、中性子に起因して複数のメモ
リセルのデータが破壊されても、同一サイクル内で読み
出される複数のビットデータが同時に不良となることが
なく、データ入出力用端子から出力されるデータの変化
を最小限に抑えることができる。
該複数のデータ入出力用外部端子に対応するメモリセル
が混在してなるメモリアレイを有する主記憶部と、該主
記憶部に対してキャッシュメモリとして機能する副記憶
部とを備え、前記副記憶部を介して前記主記憶部から前
記複数のデータ入出力用外部端子にデータを読み出すよ
うに構成され、同一サイクル内で読み出しの対象とされ
る複数のメモリセルが属するカラムを互いに離間させた
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、中性子に起因して複数のメモ
リセルのデータが破壊されても、同一サイクル内で読み
出される複数のビットデータが同時に不良となることが
なく、データ入出力用端子から出力されるデータの変化
を最小限に抑えることができる。
【図１】 この発明の１実施例に係る半導体記憶装置の
全体の構成を示すブロック図である。
全体の構成を示すブロック図である。
【図２】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
【図３】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
【図４】 図１に示す半導体記憶装置の外部端子の配置
図である。
図である。
【図５】 図１に示す半導体記憶装置における動作機能
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
【図６】 図５のリードコマンドを示す外部端子の状態
の図である。
の図である。
【図７】 図５のライトコマンドを示す外部端子の状態
の図である。
の図である。
【図８】 図５のプリフェッチコマンドを示す外部端子
の状態の図である。
の状態の図である。
【図９】 図５のオートプリチャージを伴うプリフェッ
チコマンドを示す外部端子の状態の図である。
チコマンドを示す外部端子の状態の図である。
【図１０】 図５のリストアコマンドを示す外部端子の
状態の図である。
状態の図である。
【図１１】 図５のオートプリチャージを伴うリストア
コマンドを示す外部端子の状態の図である。
コマンドを示す外部端子の状態の図である。
【図１２】 図５のアクティブコマンドを示す外部端子
の状態の図である。
の状態の図である。
【図１３】 図５のプリチャージコマンドを示す外部端
子の状態の図である。
子の状態の図である。
【図１４】 図５の全バンクプリチャージコマンドを示
す外部端子の状態の図である。
す外部端子の状態の図である。
【図１５】 図５のＣＢＲリフレッシュコマンドを示す
外部端子の状態の図である。
外部端子の状態の図である。
【図１６】 図５の未操作コマンドを示す外部端子の状
態の図である。
態の図である。
【図１７】 図５のデバイス非選択コマンドを示す外部
端子の状態の図である。
端子の状態の図である。
【図１８】 図５のレジスタ設定コマンド（１）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図１９】 図５のレジスタ設定コマンド（２）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図２０】 リードコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
【図２１】 ライトコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
【図２２】 プリフェッチコマンドの動作時におけるア
ドレス指定とデータの流れを示す図である。
ドレス指定とデータの流れを示す図である。
【図２３】 リストアコマンドの動作時におけるアドレ
ス指定とデータの流れを示す図である。
ス指定とデータの流れを示す図である。
【図２４】 アクティブコマンドの動作時におけるアド
レス指定とデータの流れを示す図である。
レス指定とデータの流れを示す図である。
【図２５】 この発明の一実施例による半導体記憶装置
のアレイ配置を概略的に示すアレイレイアウト図であ
る。
のアレイ配置を概略的に示すアレイレイアウト図であ
る。
【図２６】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
【図２７】 図１に示す半導体記憶装置の動作制御回路
のブロック図である。
のブロック図である。
【図２８】 図１に示すＤＲＡＭ部とデータ転送回路の
具体的な構成を示す図である。
具体的な構成を示す図である。
【図２９】 図２６に示す本発明の一実施例である全体
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。
【図３０】 図２９のレイアウトの一部分（ビット線４
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。
【図３１】 データ転送回路の詳細な回路例を示す回路
図である。
図である。
【図３２】 ＤＲＡＭ行制御回路の一例を示すブロック
図である。
図である。
【図３３】 図２８に示すＤＲＡＭ列制御回路とＤＲＡ
Ｍ列デコーダの具体的構成の一例を示す図である。
Ｍ列デコーダの具体的構成の一例を示す図である。
【図３４】 図２５に示すアレイレイアウトにおける１
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。
【図３５】 図３４における各データ転送バス線の動作
例を示す信号波形図である。
例を示す信号波形図である。
【図３６】 図１に示すＳＲＡＭ部とデータ入出力端子
間の具体的構成の一例を示す図である。
間の具体的構成の一例を示す図である。
【図３７】 ＳＲＡＭメモリセルの構成の一例を示す図
である。
である。
【図３８】 図３６に示したＳＲＡＭ行制御回路の具体
的な回路構成の一例を示す図である。
的な回路構成の一例を示す図である。
【図３９】 図３６に示したＳＲＡＭ列制御回路の具体
的な回路構成の一例を示す図である。
的な回路構成の一例を示す図である。
【図４０】 図３９に示したマルチプレクサとラッチ回
路の具体的な回路の一例を示す図である。
路の具体的な回路の一例を示す図である。
【図４１】 図４０に示したマルチプレクサの内部の動
作の一例を示す信号波形図である。
作の一例を示す信号波形図である。
【図４２】 図１に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。
【図４３】 図４２に示したＳＲＡＭ列デコーダとデー
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。
【図４４】 図２６に対応するＩ／Ｏマップを示す図で
ある。
ある。
【図４５】 図４４に示すＤＲＡＭアレイ内の領域の周
辺を示す図である。
辺を示す図である。
【図４６】 複数の処理装置を持つメモリシステムの構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【図４７】 α線によるソフトエラーモードと中性子に
よるソフトエラーモードの各内容を示す図である。
よるソフトエラーモードの各内容を示す図である。
【図４８】 異なるＩ／Ｏに対応するメモリセルが隣接
して同一のメモリアレイ内に混在する従来のアレイ構成
例を示す図である。
して同一のメモリアレイ内に混在する従来のアレイ構成
例を示す図である。
【図４９】 図４８に示す小ブロックのメモリアレイと
その周辺を示す図である。
その周辺を示す図である。
１００ 本発明の半導体記憶装置 １０１ ＤＲＡＭ部 １０２ ＳＲＡＭ部 １０３ 双方向データ転送回路 １１０ ＤＲＡＭアレイ １１１ ＤＲＡＭメモリセル １１２ センスアンプ １１３ ＤＲＡＭ行デコーダ １１４ ＤＲＡＭ列デコーダ １１５ ＤＲＡＭ行制御回路 １１６ ＤＲＡＭ列制御回路 １２０ ＳＲＡＭアレイ １２１ ＳＲＡＭ行デコーダ １２２ ＳＲＡＭ列制御回路 １２３ ＳＲＡＭ列デコーダ １２４ ＳＲＡＭ行制御回路 １３１ データ転送選択回路 １１０−１〜１１０−４ ＤＲＡＭアレイ（メモリセル
アレイ） ＲＧ０〜ＲＧ１５ 領域 ＳＡＭＰ０〜ＳＡＭＰ３ センスアンプ ＴＧ０〜ＴＧ３ トランスファゲートトランジスタ ＴＢＬ データ転送バス線 Ｉ／Ｏ０〜Ｉ／Ｏ１５ データ入出力用外部端子
アレイ） ＲＧ０〜ＲＧ１５ 領域 ＳＡＭＰ０〜ＳＡＭＰ３ センスアンプ ＴＧ０〜ＴＧ３ トランスファゲートトランジスタ ＴＢＬ データ転送バス線 Ｉ／Ｏ０〜Ｉ／Ｏ１５ データ入出力用外部端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｇ１１Ｃ 11/34 ３４５ 21/8242 ３６２Ｈ ３６２Ｓ ３７１Ｋ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 松井 義徳 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 古田 博伺 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 半内 誠一 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B005 JJ13 MM01 UU13 UU24 5B015 HH01 JJ44 KA38 NN03 PP01 PP02 PP07 5B024 AA15 BA05 BA10 BA21 CA16 CA21 5F083 AD00 BS00 CR00 EP00 GA18 LA02 LA12 ZA14
Claims (7)
- 【請求項１】 複数のデータ入出力用外部端子と、該複
数のデータ入出力用外部端子の内の少なくとも２つ以上
の前記外部端子に対応するメモリセルが混在してなる少
なくとも１つのメモリセルアレイとを有し、該メモリセ
ルアレイは、ワード線と該ワード線に接続されたメモリ
セルにより構成されたロウと、ビット線および該ビット
線に接続されたメモリセルを含むカラムとがそれぞれ複
数配列されることにより構成され、前記メモリセルアレ
イから前記複数のデータ入出力用外部端子に対応するデ
ータを読み出すように構成された半導体集積回路装置で
あって、 前記メモリセルアレイは、 同一サイクル内で前記複数のデータ入出力用外部端子に
読み出されるデータをそれぞれ格納する前記メモリセル
がそれぞれ属する前記カラムは互いに離間するように配
置されてなることを特徴とする半導体集積回路装置。 - 【請求項２】 前記カラムに属する前記ビット線は、選
択信号線により制御されるスイッチング素子を介してデ
ータ入出力線に接続され、前記選択信号線は、前記ロウ
と平行な方向に延在し、前記データ入出力線は前記カラ
ムと平行な方向に延在するように配置されていることを
特徴とする請求項１に記載された半導体集積回路装置。 - 【請求項３】 前記デ一夕入出力線は、互いに隣接する
複数の前記カラム内の前記ビット線と、それぞれ異なる
前記選択信号線により制御されたスイッチング素子を介
して接続されていることを特徴とする請求項２に記載さ
れた半導体集積回路装置。 - 【請求項４】 複数のデータ入出力用外部端子と該複数
のデータ入出力用外部端子の内の少なくとも２つ以上の
前記外部端子に対応するメモリセルが混在してなる少な
くとも１つのメモリセルアレイとを有し、ワード線と該
ワード線に接続されたメモリセルにより構成されたロウ
と、ビット線と該ビット線に接続されたメモリセルを含
むカラムとがそれぞれ複数配列されることにより構成さ
れた前記メモリセルアレイを有する主記憶部と、該主記
憶部に対してキャッシュメモリとして機能する副記憶部
とを備え、前記主記憶部と前記副記憶部との間で双方向
のデータ転送が可能なように構成されると共に、前記副
記憶部を介して前記主記憶部から前記複数のデータ入出
力用外部端子にデータを読み出すように構成された半導
体集積回路装置であって、 前記メモリセルアレイは、 同一サイクル内で前記複数のデータ入出力用外部端子に
読み出されるデータをそれぞれ格納する前記メモリセル
がそれぞれ属する前記カラムは互いに離間するように配
置されてなることを特徴とする半導体集積回路装置。 - 【請求項５】 前記主記憶部のメモリセルアレイが、前
記データ入出力用外部端子ごとに、空間的に隣接して第
１のアドレスが共通に付与された複数のカラム群を有
し、該複数のカラム群のそれぞれにスイッチング素子が
設けられ、第２のアドレスに基づき前記スイッチング素
子を択―的に導通させて前記複数のカラム群の何れかか
ら前記複数のデータ入出力用外部端子の何れかにデータ
の読み出しが行われることを特徴とする請求項４に記載
された半導体集積回路装置。 - 【請求項６】 前記メモリセルアレイは、 同一サイクルで読み出されることのないカラムが隣接す
るように配置されてなることを特徴とする請求項１ない
し５の何れかに記載された半導体集積回路装置。 - 【請求項７】 同一サイクル内で前記複数のデータ入出
力用外部端子に読み出されるデータ群を単位として、デ
ータの誤りを訂正するためのパリティビットを設けたこ
とを特徴とする請求項１ないし５の何れかに記載された
半導体集積回路装置。
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