JP3214484B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、同一半導体基板上に主記憶部と副記憶部とが
形成され、主記憶部と副記憶部との間にデータ転送回路
を持つ半導体集積回路装置に関する。

【０００２】

【従来の技術】一般にコンピュータシステムに用いられ
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。

【０００３】キャッシュメモリの実装形態としては、一
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。

【０００４】これらの先行技術には、キャッシュミスヒ
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。

【０００５】これらの技術を特開平４−３１８３８９を
例にして説明する。図８５に、ＣＤＲＡＭのメモリアレ
イ部の構成の一例を概略的に示す。図８５において、半
導体記憶装置は、ダイナミック型メモリセルを含むＤＲ
ＡＭアレイ９２０１と、スタティック型メモリセルから
なるＳＲＡＭアレイ９２０２と、このＤＲＡＭアレイ９
２０１とＳＲＡＭアレイ９２０２との間でのデータ転送
を行うための双方向転送ゲート回路９２０３を合む。ま
たＤＲＡＭアレイ９２０１、ＳＲＡＭアレイ９２０２に
は、各々に対応したロウデコーダ（行デコーダ）とコラ
ムデコーダ（列デコーダ）が設けられている。ＤＲＡＭ
のロウデコーダ、コラムデコーダおよびＳＲＡＭのロウ
デコーダ、コラムデコーダに与えられるアドレスは、互
いに独立なアドレスであり、それぞれ異なるアドレスピ
ン端子を介して与えられる構成となっている。図８６お
よび図８７に、双方向転送ゲート回路９２０３の詳細な
構成を示す。この構成によればＳＢＬからＧＩＯへのデ
ータ転送と、ＧＩＯからＳＢＬへのデータ転送はそれぞ
れデータ転送経路が異なり、かつラッチ９３０５および
アンプ９３０６の機能により、それぞれのデータ転送を
オーバーラップさせて実行させることが可能となってい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術にかかるＣＤＲＡＭでは、双方向転送ゲート
回路の占有面積が大きく、設置できる回路数が制限され
る結果、転送バス線の数も制限される。このため前記Ｄ
ＲＡＭアレイとＳＲＡＭアレイ間で一度に転送できるビ
ット数は１６ビットに制限されている。一般的には一度
に転送するビット数が少ないほどキャッシュヒット率が
低下する。

【０００７】また、特開平５−２１０９７４号には、上
記ＣＤＲＡＭのアドレス入力信号ピンをＤＲＡＭアレイ
用とＳＲＡＭアレイ用でほぼ共通化した例が開示されて
いる。図８８および図８９にその構成を示す。本例でも
上記の問題であるＤＲＡＭアレイとＳＲＡＭアレイ間で
一度に転送できるビット数はＣＤＲＡＭと同様１６ビッ
トに制限されるという問題は残る。

【０００８】この分野における他の例として、キャッシ
ュＳＲＡＭを搭載したＤＲＡＭにＥＤＲＡＭ（Ｅｎｈａ
ｎｃｅｄ ＤＲＡＭ）と呼ばれるものがある。例えば、
ＥＤＮ ＪＡＮＵＡＲＹ ５、１９９５、Ｐ４６〜５６
に記載されている。このＥＤＲＡＭでは、一度に転送す
るビット数は多いのだが、そのデータ保持を行うＳＲＡ
Ｍが一度に転送するビット数分の容量を１セット分（１
行分）しか持っていない。一般的には一度に転送するビ
ット数が大きいほどキャッシュヒット率が上昇するが、
ＥＤＲＡＭでは全体のキャッシュを１セット（１行）し
か持っていないので、キャッシュミスヒット率が増え、
結果としてあまりシステム全体の高速化を達成できなか
った。また、ＥＤＲＡＭ内のキャッシュのセット数（行
数）を増やそうとすると、複数ブロックのＤＲＡＭセル
アレイごとにＳＲＡＭレジスタおよびブロックセレクタ
等を追加しなければならず、回路の占有面積の大幅な増
加を招く。

【０００９】さらに、近年では図９０に示すような複数
の処理装置からのアクセス要求を受けた場合のキャッシ
ュヒット率の低下の問題がある。複数の処理装置（メモ
リマスタ）からのアクセス要求を受ける場合には異なる
セット（行）のアドレスの要求をされることが多くな
る。この場合、図９０のメインメモリとして上記ＣＤＲ
ＡＭやＥＤＲＡＭを使用すると、キャッシュヒット率は
低下し、システム全体の高速化が制限されることがあ
る。このような複数の処理装置（メモリマスタ）を持つ
システムの増加に伴い、メモリ部も従来の主に１種のア
クセス要求に対応するものよりも複数種のアクセス要求
に対応できるものが必要とされる。

【００１０】さらにまた、一般にキャッシュメモリに
は、アクセス頻度の高いデータが格納される。このた
め、上述のようなキャッシュメモリを搭載する半導体記
憶回路装置では、キャッシュメモリ部分が外部から頻繁
にアクセスされ、大きな動作電流を消費する。

【００１１】この発明は、上記事情に鑑みてなされたも
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、キャッシュメモリで消費され
る動作電流を小さく抑えることのできる半導体集積回路
装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。この発明の請求項
１にかかる半導体集積回路装置は、複数のバンク（例え
ば後述するバンクＡ，Ｂに相当する構成要素）からなる
主記憶部（例えば後述するＤＲＡＭ部１０１に相当する
構成要素）とキャッシュメモリとして機能する副記憶部
（例えば後述するＳＲＡＭ部１０２に相当する構成要
素）とを有し、前記複数のバンクの何れかを選択的に活
性化して前記主記憶部と前記副記憶部との間で双方向の
データ転送が可能なように構成された半導体集積回路装
置であって、前記副記憶部は、行および列のマトリック
ス状に配列され、外部および前記主記憶部とのデータ転
送をそれぞれ行うための第１および第２のデータ入出力
部を有する複数のメモリセル（例えば後述するＳＲＡＭ
セルＳＭＣに相当する構成要素）と、所定数のメモリセ
ルの集合を単位として設けられ、該所定数のメモリセル
の前記第１のデータ入出力部が接続された複数の副デー
タ線（例えば後述するデータ入出力線ＳＩＯに相当する
構成要素）と、前記複数の副データ線にそれぞれ設けら
れ、所定のアドレス信号に基づいて選択的に導通制御さ
れる複数のスイッチ回路（例えば後述するデータ入出力
線接続回路１５５に相当する構成要素）と、前記複数の
スイッチ回路を介して前記複数の副データ線に接続さ
れ、前記外部と前記複数のメモリセルとの間のデータ転
送を行うための主データ線（例えば後述するグローバル
データ入出力線ＧＩＯに相当する構成要素）と、を備
え、前記複数のスイッチ回路のうち導通制御されないス
イッチ回路が設けられた副データ線に接続されるメモリ
セルは、すべて非選択状態とされることを特徴とする。

【００１３】請求項１にかかる発明によれば、或る列に
着目すると、スイッチ回路が導通制御されて主データ線
に接続された副データ線上のメモリセルのみが活性化さ
れ、他の副データ線に接続されるメモリセルは、非選択
状態とされる。したがって、副データ線の負荷に起因し
て発生する動作電流は、導通制御されたスイッチ回路に
接続される副データ線のみに限定される。また、主デー
タ線には、導通制御されたスイッチ回路を介して１本の
副データ線の負荷のみが接続される。したがって、他の
副データ線の負荷は主データ線から切り離され、主デー
タ線の負荷が軽減され、主データ線に付随する負荷に起
因した動作電流が抑制される。

【００１４】この発明の請求項２にかかる半導体集積回
路装置は、請求項１にかかる発明において、前記主デー
タ線が、前記主記憶部と前記副記憶部との間で双方向の
データ転送を行うためのデータ転送線（例えば後述する
データ転送バス線ＴＢＬに相当する構成要素）と略平行
に配線され、前記副データ線は、前記データ転送線と略
直交するように配線されたことを特徴とする。請求項２
にかかる発明によれば、主記憶部と副記憶部との間のデ
ータ転送を行うためのデータ転送線の配線構造と、主デ
ータ線の配線構造を整合させることができる。

【００１５】この発明の請求項３にかかる半導体集積回
路装置は、請求項１にかかる発明において、前記複数の
メモリセルが、前記所定数のメモリセルの集合を単位と
して、所定の列アドレス信号に基づき分割されて選択さ
れることを特徴とする。この発明の請求項４にかかる半
導体集積回路装置は、請求項３にかかる発明において、
前記所定数のメモリセルの集合が、同一行内に複数設け
られ、この同一行内の各メモリセルの集合に設けられた
副データ線が、前記所定の列アドレス信号に基づき前記
主データ線に選択的に接続されることを特徴とする。請
求項３、４にかかる発明によれば、前記所定数のメモリ
セルの集合を単位として選択するための信号の負荷を軽
減できる。

【００１６】この発明の請求項５にかかる半導体集積回
路装置は、請求項１にかかる発明において、前記主デー
タ線が複数設けられ、異なる主データ線に接続される複
数のメモリセルが、同一行内に混在するように配置され
たことを特徴とする。この発明の請求項６にかかる半導
体集積回路装置は、請求項５にかかる発明において、前
記複数のメモリセルが、隣接するように配置されたこと
を特徴とする。請求項５、６にかかる発明によれば、列
を選択する信号を複数のメモリセルで共有させることが
でき、この信号の配線数を削減できる。

【００１７】この発明の請求項７にかかる半導体集積回
路装置は、請求項１にかかる発明において、前記複数の
メモリセルがなすメモリアレイ内に、行の選択信号を中
継するためのバッファ（例えば後述するインバータ５２
０に相当する構成要素）をさらに備えたことを特徴とす
る。この発明の請求項８にかかる半導体集積回路装置
は、請求項７にかかる発明において、前記バッファが、
前記所定数のメモリセルの集合に対応づけて設けられた
ことを特徴とする。請求項７、８にかかる発明によれ
ば、行を選択する信号の波形歪みを抑えることができ
る。

【００１８】この発明の請求項９にかかる半導体集積回
路装置は、請求項３にかかる発明において、前記所定の
列アドレス信号の配線が、前記主データ線と略平行に設
けられたことを特徴とする。この発明の請求項１０にか
かる半導体集積回路装置は、請求項９にかかる発明にお
いて、前記主データ線の近傍に、前記所定の列アドレス
信号と所定の行プリデコード信号とに基づき前記所定数
のメモリセルの集合を選択する信号を生成するための論
理回路（例えば後述するＳＲＡＭ行選択信号発生回路５
３０，５４０に相当する構成要素）を設けたことを特徴
とする。請求項９、１０にかかる発明によれば、メモリ
セルを分割して動作させることができ、しかも、分割数
を増やしても、行の選択信号の配線領域（配線数）が増
加しない。

【００１９】この発明の請求項１１にかかる半導体集積
回路装置は、請求項１にかかる発明において、前記複数
の副データ線の各々は、隣接する２つの行に属するメモ
リセルに共有されたことを特徴とする。この発明の請求
項１２にかかる半導体集積回路装置は、請求項１１にか
かる発明において、前記隣接する２つの行に属するメモ
リセルであって同一の列に属する１対のメモリセルが、
その記憶ノードを前記副データ線に接続するためのトラ
ンジスタ（例えば後述するトランジスタＮ２００６，Ｎ
２００７に相当する構成要素）を共有して構成されたこ
とを特徴とする。請求項１１、１２にかかる発明によれ
ば、副記憶部のメモリセルの素子数を削減できる。

【００２０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。

【００２１】以下、主に主記憶部として６４Ｍビットの
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。

【００２２】（２）ブロック図 図１は、この発明の一実施例による半導体記憶装置の全
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。

【００２３】ＤＲＡＭ部１０１は、行及び列からなるマ
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。

【００２４】さらにＤＲＡＭアレイ１１０は、メモリセ
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。

【００２５】ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。

【００２６】なお、本実施例では、主記憶部にＤＲＡＭ
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。

【００２７】（３）システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。

【００２８】本発明の機能を有する半導体記憶装置は、
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。

【００２９】また、図２において半導体記憶装置１００
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。

【００３０】（４）ピン配置 図４は、本発明による半導体記憶装置のパッケージのピ
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。

【００３１】以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは、基準クロック信号で、
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。

【００３２】／ＣＳ：チップセレクト信号／ＣＳは、外
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。 ／ＲＡＳ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥは、ともに組み合わせることで半導体記
憶装置の動作を決定するための信号である。

【００３３】Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。

【００３４】（５）基本動作 以下、本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。

【００３５】図５においては基準クロック信号ＣＬＫの
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。

【００３６】次に、図５に示した各コマンドについて順
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。

【００３７】図２４に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。

【００３８】２．「ライトコマンド」 ライトコマンドは、ＳＲＡＭセルにデータを書き込む動
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。

【００３９】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２５に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。

【００４０】図２４及び図２５に示すように、リードコ
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。

【００４１】３．「プリフェッチコマンド」 プリフェッチコマンドは、ＤＲＡＭセル群からＳＲＡＭ
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。

【００４２】図２６に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。

【００４３】４．「オートプリチャージを伴ったプリフ
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。

【００４４】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。

【００４５】５．「リストアコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。

【００４６】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。

【００４７】図２７に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。

【００４８】さらにその後、次のクロックＣＬＫ２時の
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。

【００４９】６．「オートプリチャージを伴ったリスト
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。

【００５０】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。

【００５１】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。

【００５２】それぞれのビット線に対応したセンスアン
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。

【００５３】７．「アクティブコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。

【００５４】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２８に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。

【００５５】すでに活性化されたバンクに対して、他の
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。

【００５６】８．「プリチャージコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。

【００５７】以下に、本コマンドによる内部動作につい
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。

【００５８】９．「全バンクプリチャージコマンド」 このコマンドは、ＤＲＡＭアレイの全バンクのプリチャ
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。

【００５９】以下に、本コマンド時の内部動作について
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。

【００６０】１０．「ＣＢＲリフレッシュコマンド」 このコマンドは、ＤＲＡＭ部セルデータのリフレッッシ
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。

【００６１】以下に本コマンドによる内部動作について
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。

【００６２】１１．「未操作コマンド」 図１６に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。

【００６３】図２０にレジスタ設定コマンド時のアドレ
スデータによる操作を示す。図２０のレジスタ設定コマ
ンド（ａ）、（ｂ）、（ｃ）、および（ｄ）の一部は、
図１８に示す１回のクロックでのコマンド入力であり、
後述するレジスタ設定コマンド（ｄ）の一部は、図１９
に示す２回のクロックでのコマンド入力である。図２０
の（ａ）は、リフレッシュカウンターのテストセットで
あり、通常のシンクロナスＤＲＡＭと同様のテストセッ
トである。本アドレスセットは、Ａ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２０の（ｂ）は、未使用のセ
ットである。本アドレスセットは、Ａ７＝Ｌ、Ａ８＝Ｈ
の入力の際に選択される。図２０の（ｃ）は、デバイス
テストのセットである。本アドレスセットは、Ａ７＝
Ｈ、Ａ８＝Ｈの入力の際に選択される。図２０の（ｄ）
は、モードレジスタ設定のセットである。本アドレスセ
ットは、Ａ７＝Ｌ、Ａ８＝Ｌの入力の際に選択され、後
述する各種データ入出力様式の設定が行われる。モード
レジスタは副記憶部の各ＳＲＡＭセル群のデータ入出力
様式を記憶する。

【００６４】図２１にモードレジスタ設定の詳細な設定
項目の一覧を示す。モードレジスタ設定（１）コマンド
は、レイテンシモードと入出力アドレスシーケンス（ラ
ップタイプ）の切り替えを行うアドレスデータセットで
ある。本コマンドは、図１８のように、外部クロック信
号の１クロックで入力される。本アドレスセットは、Ａ
６＝Ｌ、Ａ７＝Ｌ、Ａ８＝Ｌの際に選択される。同時に
入力されたＡ１、Ａ２、Ａ３のデータによりレイテンシ
モード設定がされ、Ａ０のデータにより入出力アドレス
シーケンス（ラップタイプ）の設定がされる。レイテン
シモードは、Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時にレイ
テンシ＝２に設定され、他のアドレスデータ時は未設定
状態となる。入出カアドレスシーケンス（ラップタイ
プ）は、Ａ０＝Ｌの時にシーケンシャルに設定され、Ａ
０＝Ｈの時にインターリーブに設定される。

【００６５】モードレジスタ設定（２）コマンドは、Ｓ
ＲＡＭの選択された行ごとにバースト長の設定を行うア
ドレス・データセットであり、ＳＲＡＭの行指定とバー
スト長データの入力のために、図１９のように外部クロ
ック信号の２クロックにまたがり連続して入力される。
本アドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの
際に選択される。最初のクロックＣＬＫ１でのＡ０、Ａ
１、Ａ２、Ａ３のデータによりＳＲＡＭセル群の選択を
行い、次のクロックＣＬＫ２でのＡ３、Ａ４、Ａ５のデ
ータによりＳＲＡＭセル群のバースト長を設定する。Ａ
３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は１に設定さ
れ、Ａ３＝Ｈ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は２に
設定され、Ａ３＝Ｌ、Ａ４＝Ｈ、Ａ５＝Ｌでバースト長
は４に設定され、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５＝Ｌでバー
スト長は８に設定され、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長は１６に設定される。

【００６６】以下に、各種データ入出力様式についての
簡単な説明を行う。 バースト長： 一度のリードコマンドまたはライトコマ
ンドの入力により、連続入出カされるデータの数を表
す。データの連続入出力はクロック信号に基づいて行わ
れる。図２２にリード時の各信号のタイミングを示す。
ここではバースト長は４である。すなわち、ＣＬＫ０で
リードコマンドが入カされると、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４、およびＣＬＫ５のクロックで計４つのデータ
ＤＯ−１〜ＤＯ−４が連続出力される。図２３に、ライ
ト時の各信号のタイミングを示す。バースト長は４であ
るので、ＣＬＫ０にライトコマンドが入力されると、Ｃ
ＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のクロックで計
４つのデータＤＯ−１〜ＤＯ−４が連続して取り込まれ
る。

【００６７】レイテンシ： リードコマンドまたはライ
トコマンドの入力から、データの入出力が可能となるま
での待機時間をクロック数で表したものである。図２２
にリード時の各信号のタイミングを示す。本実施例で
は、リード時のレイテンシは２である。すなわち、ＣＬ
Ｋ０にリードコマンドが入力されるとレイテンシは２で
あるためＣＬＫ２からデータはＤＱ端子に出力され始め
る。図２３にライト時の各信号のタイミングを示す。本
実施例ではライト時のレイテンシは０である。すなわち
ＣＬＫ０でライトコマンドが入力されると、レイテンシ
は０であるためＣＬＫ０からＤＱ瑞子のデータを取り込
み始める。

【００６８】ラップタイプ： ラップタイプ（入出力ア
ドレスシーケンス）とは、設定されたバースト長だけ連
続してデータを入出力する時の、データ入出力のアドレ
ス順序を決定するものであり、シーケンシャルとインタ
ーリーブがある。その他の制御機能として、クロックイ
ネーブル信号ＣＫＥの制御による機能コントロールがあ
るが、これは通常のシンクロナスＤＲＡＭと全く同じコ
ントロールである。

【００６９】以下に、本発明による半導体記憶装置の動
作の一部を簡単に説明する。 ＳＲＡＭ部に外部からの指定データがある場合のリー
ド： 図２４に示すようにリードコマンドのみで指定さ
れたデータは、データアンプを通って外部へ出力され
る。 ＳＲＡＭ部に外部からの指定データが無い場合のリー
ド： 図２８に示すように、アクティブコマンドの終了
後、図２６に示すプリフェッチコマンドを実行し、指定
データをＳＲＡＭ部へと転送する。次に図２４に示すリ
ードコマンドで指定データはデータアンプを通って外部
へ出力される。

【００７０】ＳＲＡＭ部に外部からの指定データが無い
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２７で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２８に示すアクティブコマンドと図２６に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２４に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。

【００７１】（６）レイアウト １．「全体レイアウト」 図３０に、この発明が適用された半導体記憶装置の一実
施例のチップ全体レイアウト図を示す。図３０に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。

【００７２】図３０に示すように、チップ上には縦中央
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。

【００７３】ＤＲＡＭアレイ１１０−１と１１０−２の
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図３０の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。

【００７４】図３０に示す例は、主記憶部が２バンク構
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。

【００７５】図３７に、各アレイに供給される電源配線
ＶＣＣと接地配線ＧＮＤを示す。これにより、同時に選
択される部分が一部に集中することがなく、内部電源配
線ＶＣＣや内部接地配線ＧＮＤ等にかかる負担が一部に
偏らないよう構成されている。

【００７６】図３１に、この発明が適用された半導体記
憶装置の全体レイアウトの他の実施例を示す。４分割さ
れたエリアにはＤＲＡＭアレイが配置され、それぞれを
ＤＲＡＭアレイ１１０−１、１１０−２、１１０−３、
１１０−４とする。上記ＤＲＡＭアレイはそれぞれが１
６Ｍビットの記憶容量でありバンクＡとバンクＢからな
り、ＤＲＡＭアレイ全体では６４Ｍビットの記憶容量を
持つ。ＤＲＡＭアレイ１１０−１と１１０−２には、Ｄ
ＲＡＭアレイの下部の隣接部にそれぞれに対応したＤＲ
ＡＭ行デコーダ１１３が配置される。同様にＤＲＡＭア
レイ１１０−３と１１０−４には、ＤＲＡＭアレイの上
部の隣接部にそれぞれに対応したＤＲＡＭ行デコーダ１
１３が配置される。ＤＲＡＭアレイ１１０−１と１１０
−２の間、およびＤＲＡＭアレイ１１０−３と１１０−
４の間には、その左右のＤＲＡＭアレイにそれぞれ対応
したＳＲＡＭアレイ１２０−１、１２０−２、１２０−
３、１２０−４と、ＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。

【００７７】図３１では、ＳＲＡＭ列デコーダ１２３は
左右のＳＲＡＭアレイに対して１ブロックで示している
が、それぞれＳＲＡＭアレイごとに設けてもよい。選択
されたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間
でデータの授受を行うデータ転送バス線は、ＤＲＡＭア
レイ１１０−１とＳＲＡＭアレイ１２０−１の間のデー
タ授受を可能とするように横方向に横断して配置され
る。また他のＤＲＡＭアレイとＳＲＡＭアレイ間にも同
様にデータ転送バス線が配置される。図３１の他の部分
には、動作制御回路やデータ制御回路などが配置され
る。また特に制限されないが本実施例では、横中央部に
は、外部との信号入出力用の端子が配置される。

【００７８】図３２に、この発明が適用された半導体記
憶装置の全体レイアウトの他の実施例を示す。４分割さ
れたエリアにはＤＲＡＭアレイ１１０が配置される。上
記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容量
でありバンクＡとバンクＢからなり、ＤＲＡＭアレイ全
体では６４Ｍビットの記憶容量を持つ。ＤＲＡＭアレイ
１１０の上部または下部の隣接部に、それぞれのＤＲＡ
Ｍアレイに対応したＤＲＡＭ行デコーダ１１３が配置さ
れる。さらにＤＲＡＭ行デコーダ１１３に隣接してそれ
ぞれのＤＲＡＭアレイ１１０に対応したＳＲＡＭアレイ
１２０とＳＲＡＭ行デコーダ１２１とＳＲＡＭ列デコー
ダ１２３が配置される。選択されたＤＲＡＭセル群と選
択されたＳＲＡＭセル群の間でデータの授受を行うデー
タ転送バス線はＤＲＡＭアレイ部分では横方向に配置さ
れ、データ転送バス線とは異なる配線層でＳＲＡＭアレ
イと接続される。図３２の他の部分には、動作制御回路
やデータ制御回路などが配置される。

【００７９】図３３に、この発明が適用された半導体記
憶装置の全体レイアウトの他の実施例を示す。図３３
は、図３２で示したレイアウトのＳＲＡＭアレイとＳＲ
ＡＭ行デコーダとＳＲＡＭ列デコーダの配置を変更した
ものである。また選択されたＤＲＡＭセル群と選択され
たＳＲＡＭセル群の間でデータの授受が可能であれば、
これらの配置は制限されることはない。

【００８０】図３４に、この発明が適用された半導体記
憶装置の全体レイアウトの他の実施例を示す。図３４
は、上述の図３０で示したレイアウト構成を組み合わせ
たものである。ＤＲＡＭアレイの分割数を増して、図３
０の構成を並べた構成としている。また同様に図３０の
構成をさらに多数組み合わせたり、図３１の構成の組み
合わせによるレイアウト構成でもよい。図３４に示す例
は、主記憶部が２バンク構成であり、図３０に示す例と
同様に、同時に選択される部分は、バンクＡ、バンクＢ
とも一部に集中しないレイアウトとなっている。

【００８１】図３８に、図３４に示す各ＤＲＡＭアレイ
に対する電源配線および接地配線に割り付けを示す。図
３８に示すように、バンクＡに属するＤＲＡＭアレイ１
１０−１、１１０−４、１１０−５、１１０−８には、
電源配線ＶＣＣ１と接地配線ＧＮＤ１、電源配線ＶＣＣ
２と接地配線ＧＮＤ２、電源配線ＶＣＣ３と接地配線Ｇ
ＮＤ３、電源配線ＶＣＣ４と接地配線ＧＮＤ４がそれぞ
れ割り付けられている。また、バンクＢに属するＤＲＡ
Ｍアレイ１１０−２、１１０−３、１１０−６、１１０
−７にも、電源配線ＶＣＣ１と接地配線ＧＮＤ１、電源
配線ＶＣＣ２と接地配線ＧＮＤ２、電源配線ＶＣＣ３と
接地配線ＧＮＤ３、電源配線ＶＣＣ４と接地配線ＧＮＤ
４がそれぞれ割り付けられている。

【００８２】このように、図３４および図３８に示す例
でも、同一のバンクに属するＤＲＡＭアレイには別々の
電源配線および接地配線が割り付けられ、内部電源配線
ＶＣＣや内部接地配線ＧＮＤ等にかかる負担が一部に偏
らないよう構成されている。ただし、図３４および図３
８に示す例では、前述の図３０および図３７に示す例と
比較して、仮にメモリの規模が同一と仮定した場合、一
つの電源配線および接地配線に割り当てられるＤＲＡＭ
アレイの規模が半分となる。このため、電流の供給量も
半分となり、各電源接地配線の負荷を一層軽減すること
ができる。また、上述の例に限定されることなく、他の
組み合わせによる配置やさらに分割数を増やして同時選
択されるエリアを分散させたり、同時選択される工リア
を減少させてもよい。これによりノイズを一層抑制する
ことができる。

【００８３】図３５に、この発明が適用された半導体記
憶装置の全体レイアウトの他の実施例を示す。図３５
は、図３４で示したレイアウト構成の配置を変更し、デ
ータ転送バス線は縦方向に縦断する。図３５では、ＤＲ
ＡＭ行デコーダとＳＲＡＭ行デコーダは、左右のＤＲＡ
ＭアレイとＳＲＡＭアレイに対して１ブロックずつで示
されているが、それぞれＤＲＡＭアレイやＳＲＡＭアレ
イごとに設けてもよい。さらに、図３６のように、ＤＲ
ＡＭ行デコーダの左右のバンクを共通のデータ転送線で
接続する構成でもよい。これら図３５および図３６に示
す例でも、上述の図３４に示す例と同様に、隣接するＤ
ＲＡＭアレイは異なるバンクに属し、各ＤＲＡＭアレイ
の電源接地配線は分離されたものとなっており、ノイズ
を有効に抑制することが可能なように構成されている。

【００８４】（７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図３９に、動作制御回路のブロック図を示す。動作制御
回路１５０は、内部クロック発生回路４１０とコマンド
デコーダ４２０とコントロールロジック４３０、アドレ
ス制御回路４４０及びモードレジスタ４５０から構成さ
れる。内部クロック発生回路４１０は外部入力信号のＣ
ＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発生す
る。内部クロック信号ｉＣＬＫはコマンドデコーダ４２
０、コントロールロジック４３０、アドレス制御４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。

【００８５】コマンドデコーダ４２０は、各入力信号を
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。

【００８６】コントロールロジックは、ＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。

【００８７】２．「ＤＲＡＭ部」 「ＤＲＡＭ部とデータ転送回路」図１に示したＤＲＡＭ
部とデータ転送回路の具体的な構成を図４０に示す。図
４０において、ＤＲＡＭ部１０１は行列状に配置された
複数のダイナミック型メモリセルＤＭＣを持つ。メモリ
セルＤＭＣは１個のメモリトランジスタＮ１と１個のメ
モリキャパシタＣ１を含む。メモリキャパシタＣ１の対
極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えら
れる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセル
ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞ
れ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビッ
ト線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構
成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬと
ビット線ＤＢＬの交点にそれぞれ設置される。

【００８８】またＤＲＡＭ部１０１は、ビット線ＤＢＬ
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。

【００８９】ＤＲＡＭ部１０１は、ワード線ＤＷＬ１〜
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。

【００９０】図４１に、図３０に示した本発明の一実施
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図４１におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。

【００９１】図４１に示すように、ＤＲＡＭメモリセル
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量か小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。

【００９２】図４２は、図４１のレイアウトの一部分１
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図４２にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。

【００９３】ビット線とデータ転送バス線は、ＤＲＡＭ
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図４３に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図３９に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図４２にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。しかし
図４２に示す構成では、データ転送回路を配置し、その
データ転送回路を活性化するデータ転送活性化信号を配
線する必要上、チップ面積は増大してしまうという問題
がある。

【００９４】この問題を解決する一例の構成を示したの
が図４４である。図４４において、ビット線とデータ転
送バス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により選択されるＤＲＡＭビット線選択回路ＤＢＳ
Ｗ１〜ＤＢＳＷ４のみを介して接続される。これはＤＲ
ＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発生するＤ
ＲＡＭ列デコーダにデータ転送活性化信号の論理を追加
して、データ転送回路の機能を持たせることで実現でき
る。これによれば、動作時のデータ転送バス線の負荷は
大きくなるが、チップ面積を非常に小さくすることがで
きる。

【００９５】ＤＲＡＭ部の活性化と列選択及びデータ転
送の動作を図４０と図４２を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図４０において、
図３９に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。

【００９６】次に、ＤＲＡＭ部の列選択及びデータ転送
について説明する。図４０のＤＲＡＭ列刷御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図３９に示し
た動作制御回路にて生成されるＤＲＡＭ部制御信号の中
の一つである制御信号が入力され、ＤＲＡＭ列アドレス
信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列デコー
ダ１１４に入力され、ＤＲＡＭビット線選択信号ＤＢＳ
１〜ＤＢＳ４を発生してビット線を選択したのち、図３
９に示した動作制御回路にて生成される転送制御信号と
メモリセルブロックを選択するアドレス信号にて論理を
とられたデータ転送活性化信号ＴＥによりデータ転送バ
ス線ＴＢＬにビット線のデータを伝達する。図４４で示
したように、ＤＲＡＭ列デコーダにてデータ転送活性化
信号の論理を追加したことでデータ転送回路の機能を持
たせることができ、ＤＲＡＭビット線選択信号ＤＢＳ１
〜ＤＢＳ４は列選択と同時に転送動作を行わせる信号と
することができる。

【００９７】図４４でＤＲＡＭビット線選択信号ＤＢＳ
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。この図４４で示した部分は、図
４０のＤＲＡＭ部１０１では１２８組であり、×８ビッ
ト構成であるため、同時にビット線からデータ転送バス
線へ転送されるデータは合計１２８×８＝１０２４個で
ある。この同時に転送する個数は他のビット構成でも同
じとなる。

【００９８】「ＤＲＡＭ行制御回路とＤＲＡＭ行デコー
ダ」図４５に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。

【００９９】リフレッシュ動作時では、ＤＲＡＭ行制御
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。

【０１００】「ＤＲＡＭ列制御回路とＤＲＡＭ列デコー
ダ」図４６に、図４０に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図４６にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。

【０１０１】ここで、ＤＲＡＭ列アドレスラッチ信号Ａ
ＤＣＬは、図３９に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図４２に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。

【０１０２】「ＤＲＡＭビット線選択回路」図４７〜図
５０に、図４４におけるＤＲＡＭビット線選択回路の具
体的回路構成の一例を示す。図４７はもっとも簡単な構
成で、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）Ｎ２００及びＮ２０１からなる
スイッチングトランジスタにより構成され、ＤＲＡＭ列
選択信号によってＤＲＡＭビット線ＤＢＬとデータ転送
バス線ＴＢＬを接続する。

【０１０３】図４８に示す例は、ＤＲＡＭビット線ＤＢ
Ｌのデータをデータ転送バス線ＴＢＬに伝達する際に
は、ゲートにＤＲＡＭビット線対がそれぞれ接続されて
ＤＲＡＭビット線ＤＢＬを差動的に増幅するＮＭＯＳト
ランジスタＮ２１０及びＮ２１１と、この増幅された信
号をプリフェッチ転送用ＤＲＡＭ列選択信号によってデ
ータ転送バス線ＴＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２１２及びＮ２１３からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２１０及びＮ
２１１の一方端は例えば接地電位等の固定電位に接続さ
れる。またデータ転送バス線ＴＢＬ上のデータをＤＲＡ
Ｍビット線ＤＢＬに伝達するために、図４７で示したの
と同じようにＮＭＯＳトランジスタＮ２１４及びＮ２１
５からなるスイッチングトランジスタが設けられ、これ
によりリストア転送用ＤＲＡＭ列選択信号によってＤＲ
ＡＭビット線ＤＢＬとデータ転送バス線ＴＢＬを接続す
る。

【０１０４】図４９に示す例は、ＤＲＡＭビット線ＤＢ
Ｌ上のデータをデータ転送バス線ＴＢＬに伝達する際に
は、図４８と同様に、ゲートにＤＲＡＭビット線対がそ
れぞれ接続されてＤＲＡＭビット線ＤＢＬを差動的に増
幅するＮＭＯＳトランジスタＮ２３０及びＮ２３１と、
この増幅された信号をプリフェッチ転送用ＤＲＡＭ列選
択信号によってデータ転送バス線ＴＢＬに伝達するＮＭ
ＯＳトランジスタＮ２３２及びＮ２３３からなるスイツ
チングトランジスタで構成される。ＮＭＯＳトランジス
タＮ２３０及びＮ２３１の一方端は例えば接地電位等の
固定電位に接続される。

【０１０５】またデータ転送バス線ＴＢＬ上のデータを
ＤＲＡＭビット線ＤＢＬに伝達するために、ゲートにデ
ータ転送バス線対がそれぞれ接続されてデータ転送バス
線ＴＢＬを差動的に増幅するＮＭＯＳトランジスタＮ２
５０及びＮ２５１と、この増幅された信号をリストア転
送用ＤＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢ
Ｌに伝達するＮＭＯＳトランジスタＮ２３４及びＮ２３
５からなるスイッチングトランジスタが設けられる。Ｎ
ＭＯＳトランジスタＮ２５０及びＮ２５１の一方端は例
えば接地電位等の固定電位に接続される。

【０１０６】図５０に示す例は、図４９で示した構成を
データ転送バス線を一本しか用いないで構成したもの
で、当然ＮＭＯＳトランジスタＮ２６０はＤＲＡＭビッ
ト線ＤＢＬを差動的に増幅するのではなく、ＤＲＡＭビ
ット線の電位によりデータ転送バス線を引き抜く動作を
行う。ＮＭＯＳトランジスタＮ２８０も同様である。ま
た、これは図４７のように、スイッチングトランジスタ
のみで構成されてもよい。この例のように、データ転送
バス線を一本にすることで、配線レイアウトが簡単にな
りデータ転送バス線間ノイズも減少できる。

【０１０７】また、図４８〜図５０のように、トランジ
スタのゲートにＤＲＡＭビット線またはデータ転送バス
線をうけて伝達する構成では、ＤＲＡＭビット線とデー
タ転送バス線を完全に切り離せるため、一方で発生した
ノイズが伝わりにくく、しかも高速に動作が可能であ
る。

【０１０８】「ＤＲＡＭビット線選択回路とＳＲＡＭセ
ルとの構成」図５１に、図２９に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図５１におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図５２にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。

【０１０９】前述したように、本実施例による半導体記
憶装置では、一度にデータ転送するビット数は１０２４
ビットであり、なおかつこのデータ転送バス線の負荷は
非常に大きい。このため、データ転送バス線上の全ての
信号が電源電圧レベルまでフル振幅すると、ピーク電流
及び消費電流が非常に大きくなる。そこで、データ転送
バス線上の信号をフル振幅させず、最高でも電源電圧の
２分の１くらいまでの振幅とすることでピーク電流及び
消費電流を大幅に削減できる。

【０１１０】しかし、データ転送バス線の振幅が小さい
と、その微小電位差をＳＲＡＭセルは増幅しなければな
らず、転送スピードが多少遅くなってしまう。そこでＳ
ＲＡＭセル部内のデータ転送バス線ＴＢＬＳのみをフル
振幅させるため、転送バス制御回路４９８に、ＤＲＡＭ
バンク内のデータ転送バス線ＴＢＬＡもしくはＴＢＬＢ
をゲートに接続し差動的に増幅する差動型増幅回路を設
けてもよい。或いはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢを切り離した状態で、ＳＲ
ＡＭ部内のデータ転送バス線ＴＢＬＳのみを増幅するセ
ンスアンプ等を設けてもよい。また転送バス制御回路４
９８は、データ転送バス線対の電位の平衡化やプリチャ
ージする回路を有する。

【０１１１】３．「ＳＲＡＭ部」 「ＳＲＡＭ部とデータ入出力端子間の構成」図５３に、
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。

【０１１２】図５３において、ＳＲＡＭメモリセルＳＭ
Ｃは、図５４に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。

【０１１３】またＳＲＡＭビット線ＳＢＬは、ビット線
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。

【０１１４】さらにデータ入出力線ＳＩＯは外部データ
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。

【０１１５】「ＳＲＡＭセル」図５５に、図５４に示し
たＳＲＡＭセルのフリップフロップ回路３１１の具体的
回路例をいくつか示す。（ａ）はＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタと称する）Ｐ１
００、Ｐ１０１及びＮＭＯＳトランジスタＮ１００、Ｎ
１０１で構成されるフリップフロップ回路、（ｂ）は抵
抗Ｒ１００、Ｒ１０１とＮＭＯＳトランジスタＮ１０
０、Ｎ１０１で構成されるフリップフロップ回路であ
り、両方ともＳＲＡＭにて広く一般的に使用されている
ものである。また（ｃ）は（ａ）のフリップフロップ回
路に制御信号ＰＥ、ＮＥにてそれぞれ制御されるパワー
カット用トランジスタＰＭＯＳトランジスタＰ１０２、
ＮＭＯＳトランジスタＮ１０２及びバランサ回路３１５
を追加したものである。ここでＰ１０２、Ｎ１０２は必
ずしも両方とも必要ではなく片方のみ設置してもよく、
バランサ回路３１５も必ずしも設置する必要はない。

【０１１６】さらに、（ｄ）は通常のＤＲＡＭで広く一
般的に使用されているセンスアンプのように構成されて
おり、（ａ）のフリップフロップ回路を行方向に複数個
まとめて、接点３１６を制御信号ＳＰＥにて制御するＰ
ＭＯＳトランジスタＰ１０３、接点３１７を制御信号Ｓ
ＮＥにて制御するＮＭＯＳトランジスタＮ１０３を備
え、接点３１６、接点３１７をバランスさせるバランサ
回路３１８とフリップフロップ回路内には（ｃ）のよう
にバランサ回路３１５を有している。ここで電源電圧は
外部電源電圧もしくは電源電圧変換回路（内部電源回
路）にて発生された内部電源電圧でもよい。またパワー
カット用トランジスタのＰＭＯＳトランジスタＰ１０
２、接点３１６を制御信号ＳＰＥにて制御するＰＭＯＳ
トランジスタＰ１０３は共にＮＭＯＳトランジスタで構
成されてもよく、その際の制御信号ＰＥ、ＳＰＥのレベ
ルは電源電圧変換回路にて発生された電源電圧よりも高
いレベルの内部発生電源電圧のレベルとしてもよい。
（ｃ）または（ｄ）のようにフリップフロップ内で流れ
る貫通電流を削減することで転送時に発生するノイズを
大幅に軽減することができる。さらには両端をバランス
させて転送することで、高速で安定した転送動作を実現
できる。またフリップフロップ回路を構成するトランジ
スタは特別なものではなく、周辺回路もしくはＤＲＡＭ
センスアンプで使用されるトランジスタと同じでもよ
い。

【０１１７】「ＳＲＡＭビット線との接続回路とデータ
転送バス線との接続回路」図５６〜図５８に、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路の具体的な回
路例を示す。図５６に示す例は、もっとも簡単な構成
で、ＮＭＯＳトランジスタＮ１０４及びＮ１０５からな
るスイッチングトランジスタにより構成され、読み書き
用行選択信号ＳＷＬによってＳＲＡＭビット線ＳＢＬと
接続する。

【０１１８】図５７に示す例は、フリップフロップ回路
のデータを読み出すために、ゲートにフリップフロップ
回路の両端子がそれぞれ接続されてフリップフロップ回
路の両端子を差動的に増幅するＮＭＯＳトランジスタＮ
１０８及びＮ１０９と、この増幅された信号を読み出し
用行選択信号ＳＲＷＬによってＳＲＡＭビット線ＳＢＬ
に伝達するＮＭＯＳトランジスタＮ１０６及びＮ１０７
からなるスイッチングトランジスタにより構成される。
ＮＭＯＳトランジスタＮ１０８及びＮ１０９の一方端は
例えば接地電位等の固定電位に接続される。またフリッ
プフロップ回路にデータを書き込むために、図５６で示
したのと同じようにＮＭＯＳトランジスタＮ１１０及び
Ｎ１１１からなるスイッチングトランジスタが設けら
れ、書き込み用行選択信号ＳＷＷＬによってＳＲＡＭビ
ット線ＳＢＬとフリップフロップ回路を接続する。

【０１１９】図５８に示す例は、フリップフロップ回路
のデータを読み出すために、図５７と同様に、ゲートに
フリップフロップ回路の両端子がそれぞれ接続されてこ
のフリップフロップ回路の両端子のデータを差動的に増
幅するＮＭＯＳトランジスタＮ１０８及びＮ１０９と、
この増幅された信号を読み出し用行選択信号ＳＲＷＬに
よってＳＲＡＭ読み出し用ビット線ＳＲＢＬに伝達する
ＮＭＯＳトランジスタＮ１０６及びＮ１０７からなるス
イッチングトランジスタで構成される。ＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９の一方端は例えば接地電位
等の固定電位に接続される。

【０１２０】また、フリップフロップ回路にデータを書
き込むために、これと同様に、ゲートにＳＲＡＭ書き込
み用ビット線対がそれぞれ接続されてＳＲＡＭ書き込み
用ビット線ＳＷＢＬ上のデータを差動的に増幅するＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５と、この増幅さ
れた信号を書き込み用行選択信号ＳＷＷＬによってフリ
ップフロップ回路の両端子に伝達するＮＭＯＳトランジ
スクＮ１１２及びＮ１１３からなるスイッチングトラン
ジスタが設けられる。ＮＭＯＳトランジスタＮ１１４及
びＮ１１５の一方端は例えば接地電位等の固定電位に接
続される。

【０１２１】また、図５７、図５８のように、トランジ
スタのゲートにフリップフロップ回路の両端子またはＳ
ＲＡＭビット線ＳＢＬをうけてデータを伝達する構成で
は、フリップフロップ回路の両端子とＳＲＡＭビット線
ＳＢＬを完全に切り離せるため、一方で発生したノイズ
が伝わりにくく、しかも高速に動作が可能である。デー
タ転送バス線ＴＢＬとの接続回路も、図５６〜図５８と
全く同様に構成することかできる。

【０１２２】「ＳＲＡＭ行制御回路」図５９に、図５３
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図５９において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図３９に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。

【０１２３】「ＳＲＡＭ列制御回路」図６０に、図５３
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図６０においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。

【０１２４】さらに本発明によるＳＲＡＭ列制御回路
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。

【０１２５】このデータ入出力様式記憶部５０５は、内
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。

【０１２６】前記カウンタ回路５０６は、そのマルチプ
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図３９に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。

【０１２７】またこのデータ入出力様式記憶部５０５の
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。

【０１２８】さらにデータ入出力様式記憶部５０５は、
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。

【０１２９】さらに、図６１に示すように、ＳＲＡＭ内
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図６１において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図６２に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。

【０１３０】「ＳＲＡＭ列デコーダとデータ制御回路の
基本構成」図６３に、ＳＲＡＭ列デコーダ１２３とデー
タ制御回路の基本構成を示す。第一の列デコーダ３９０
と第二の列デコーダ３９１を持ち、ＳＲＡＭ列選択信号
ＳＲＡＭ列選択信号ｉＡＳＣはそれぞれに順次伝達され
る。第１の列デコーダと第２の列デコーダは１つのアド
レス選択データｉＡＳＣにより動作するが、その実現の
ため、それぞれのデコーダ用に第一の列アドレスバッフ
ァ３９２と第二の列アドレスバッファ３９３を持つ。そ
れぞれの列デコーダからの選択信号線ＳＳＬは列方向に
並列に設置されており、データ入出力線ＳＩＯとデータ
ラッチ回路も対応した２組を持つ。

【０１３１】図６４に、このＳＲＡＭ列デコーダでの内
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはＣＬＫ信号に基づき、順にそれぞれの列デコーダの
選択信号制御（ｉＡＳＣ−１とｉＡＳＣ−２）を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列（ＳＳＬ−１とＳＳＬ−２）のデータ
は、それぞれ対応したデータ入出力線（ＳＩＯ−１とＳ
ＩＯ−２）に順次出力される。これらのデータ入出力線
では要求サイクルタイムの２倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路３９５と第
二のデータラッチ回路３９６でデータの一時保持を行
う。これら２組のデータをデータアウトバッファの前で
合成して、データ入出力端子ＤＱから要求されたサイク
ルタイムで出力される。

【０１３２】上記構成を使用することにより、内部の動
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシ
ンクロナスＤＲＡＭにおいても、この構成を用いること
で高速化が可能である。

【０１３３】「ＳＲＡＭ部とデータ入出力端子間の第１
の構成例」図６５および図６６に、×８ビット構成（Ｄ
Ｑ０〜ＤＱ７）の場合のＳＲＡＭ部とデータ入出力端子
間の第１の構成例を示す。この構成例では、外部とＳＲ
ＡＭ部との間でデータを転送するためのデータ入出力線
が、ローカルのデータ入出力線ＳＩＯとグローバルデー
タ入出力線ＧＩＯとに階層化されている。図６６に示す
ように、後述する図７２に示すＳＲＡＭセルＳＭＣに接
続されるデータ入出力線ＳＩＯは、ＤＲＡＭ部とのデー
タをやりとりするためのデータ転送バス線ＴＢＬと略直
交するように配置され、グローバルデータ入出力線ＧＩ
Ｏは、このデータ転送バス線ＴＢＬと略平行に配置され
ている。

【０１３４】この例では、グローバルデータ線ＧＩＯ
は、データＤＱ０〜ＤＱ７に対応させて８本設けられ、
各グローバルデータ線ＧＩＯには１６本のデータ入出力
線ＳＩＯが設けられている。また、１本のデータ入出力
線ＳＩＯには、例えば６４個のひとかたまりのセル（所
定数のメモリセルの集合）が接続されている。各データ
入出力線ＳＩＯは、リードライト用ＳＲＡＭ行選択信号
５０１により導通制御されるデータ入出力線接続回路
（スイッチ回路）１５５を介してグローバルデータ入出
力線ＧＩＯに接続される。グローバルデータ入出力線Ｇ
ＩＯを共通にするセル群は、同一のデータＤＱ（外部の
８ビットデータの各ビット）に対応づけられる。データ
入出力線接続回路１５５は、ＳＲＡＭセルと共にリード
ライト用ＳＲＡＭ行選択信号５０１による制御の対象と
される。

【０１３５】このように、外部とＳＲＡＭとの間のデー
タを転送するためのデータ入出力線は、少なくとも２つ
以上のＳＲＡＭセル（ひとかたまりのセル）が接続され
るローカルのデータ入出力線ＳＩＯと、グローバルデー
タ入出線ＧＩＯとに分離され、ＳＲＡＭ部と外部との間
のデータ入出力線が階層化されたものとなっている。

【０１３６】図７２に、図６６に示す例で用いられるＳ
ＲＡＭセルの構成例を示す。この図に示すように、ＳＲ
ＡＭセルは、ソースにＳＲＡＭセルコントロール信号Ｓ
ＡＮが接続されたＮ型トランジスタＮ２０００、Ｎ２０
０１と、ソースにＳＲＡＭセルコントロール信号ＳＡＰ
が接続されたＰ型トランジスタＰ２０００、Ｐ２００１
とからなるフリップフロップを主体として構成される。
このフリップフロップの１対の記憶ノードは、データ転
送用ＳＲＡＭ行選択信号により導通制御されるＮ型トラ
ンジスタＮ２００２、Ｎ２００３を介してデータ転送バ
ス線ＴＢＬに接続され、このデータ転送バス線ＴＢＬを
介してＤＲＡＭ部に接続される。また、このＳＲＡＭセ
ルをなすフリップフロップの１対の記憶ノードは、リー
ドライト用ＳＲＡＭ行選択信号により導通制御されるＮ
型トランジスタＮ２００４，Ｎ２００５と、ゲートにＳ
ＲＡＭ列選択信号により導通制御されるＮ型トランジス
タＮ２００６，Ｎ２００７とを介して上述のデータ入出
力線ＳＩＯに接続される。

【０１３７】ここで、データ転送バス線ＴＢＬに接続さ
れるＮ型トランジスタＮ２００２，Ｎ２００３のゲート
にはデータ転送用ＳＲＡＭ行選択信号が与えられ、この
信号によりＳＲＡＭセルのフリップフロップとデータ転
送バス線ＴＢＬと間の接続が制御される。また、Ｎ型ト
ランジスタＮ２００４，Ｎ２００５のゲートにはリード
ライト用ＳＲＡＭ行選択信号が与えられ、Ｎ型トランジ
スタＮ２００６，Ｎ２００７のゲートにはＳＲＡＭ列選
択信号が与えられ、これらの信号によりＳＲＡＭセルが
選択的にデータ入出力線ＳＩＯに接続されるものとなっ
ている。１本のデータ入出力線ＳＩＯに接続されるＳＲ
ＡＭに着目すると、各ＳＲＡＭセルには共通にリードラ
イト用ＳＲＡＭ行選択信号が与えられ、リードライト用
ＳＲＡＭ列選択信号は個別に与えられる。

【０１３８】このＳＲＡＭセルの構成によれば、リード
ライト用ＳＲＡＭ行選択信号とＳＲＡＭ列選択信号とが
共に活性化された場合にＳＲＡＭセルがデータ入出力線
に電気的に接続される。従って、各メモリセルに与えら
れるリードライト用ＳＲＡＭ行選択信号およびＳＲＡＭ
列選択信号の活性状態を制御することにより、同一の行
に属するＳＲＡＭセルであっても、ＳＲＡＭセル単位で
記憶ノードとデータ入出力線ＳＩＯとの接続状態が制御
可能となる。すなわち、リードライト用ＳＲＡＭ行選択
信号を共通にする同一行上の複数のＳＲＡＭセルは、こ
の信号により同時に活性化の対象とされるが、各ＳＲＡ
ＭセルのＳＲＡＭ列選択信号は異なるから、結局、ＳＲ
ＡＭ列選択信号により同一行上の１つのＳＲＡＭセルが
特定されてデータ入出力線ＳＩＯに電気的に接続される
こととなる。

【０１３９】以下、図７３を参照し、図６５および図６
６に示す第１の構成例の動作について、ＳＲＡＭ部から
外部にデータ出力を行う場合を説明する。まず、リード
ライト用ＳＲＡＭ行選択信号およびＳＲＡＭ列選択信号
により、或る行の或る列のＳＲＡＭセルを選択してデー
タ入出力線ＳＩＯに接続する。このとき、他のセルはす
べて非選択状態とされる。ＳＲＡＭセルを選択したリー
ドライト用ＳＲＡＭ行選択信号は、同時にデータ入出力
線接続回路１５５を導通させ、このＳＲＡＭセルが接続
されたデータ入出力線ＳＩＯとグローバルデータ入出力
線ＧＩＯとを電気的に接続する。

【０１４０】これにより、選択されたＳＲＡＭセルのデ
ータはデータ入出力線ＳＩＯ、データ入出力線接続回路
１５５、グローバルデータ入出力線ＧＩＯを介してデー
タアンプ１５３へと送られる。その後、データは、前述
のリードライトバス線ＲＷＬを通り、データラッチ回路
１５１およびデータバッファ１５２を介してデータ入出
力端子ＤＱへと出力される。もちろん、×８構成なので
８組のデータ入出力回路が同時に動作し８個のデータが
出力される。ＳＲＡＭセルへの書き込み時も同様の経路
をたどって書き込まれる。

【０１４１】一方、選択（活性化）されていないＳＲＡ
Ｍセルのフリップフロップは、データ入出力線ＳＩＯか
ら電気的に切り離される。しかもこのセルが接続された
データ入出力線ＳＩＯに設けられたデータ入出力線接続
回路（スイッチ回路）１５５は、非導通状態とされる。
この結果、このデータ入出力線ＳＩＯはグローバルデー
タ入出力線ＧＩＯから電気的に切り離される。

【０１４２】ここで、データ入出力線ＳＩＯの負荷の駆
動状態に着目すると、グローバルデータ入出力線ＧＩＯ
に電気的に接続されたデータ入出力線ＳＩＯの負荷は、
選択されたＳＲＡＭセルにより駆動され、他のデータ入
出力線ＳＩＯの負荷は駆動されない状態とされる。した
がって、データ入出力線ＳＩＯの負荷に起因して発生す
る動作電流は、選択されたＳＲＡＭセルが接続されたデ
ータ入出力線ＳＩＯのみに限定される。また、グローバ
ルデータ入出力線ＧＩＯには、導通制御されたデータ入
出力線接続回路１５５を介して１本のデータ入出力線Ｓ
ＩＯのみが電気的に接続される。したがって、他のデー
タ入出力線ＳＩＯの負荷はグローバルデータ入出力線Ｇ
ＩＯから電気的に切り離され、グローバルデータ入出力
線ＧＩＯの負荷が軽減され、この負荷の充放電に要する
動作電流が抑制される。

【０１４３】このように、データ入出力線ＳＩＯとグロ
ーバルデータ入出力線ＧＩＯを用いた構成とすること
で、ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり、
ＳＲＡＭ行選択信号にかかる負荷が軽減され、ＳＲＡＭ
セルのデータ入出力を高速で動作させることが可能とな
る。さらに、本構成とすることによりＳＲＡＭセルの行
数を増した場合にも、データ入出力線ＳＩＯの負荷が増
大することはなく、高速動作に支障をきたすことはな
い。

【０１４４】なお、この例では、グローバルデータ入出
力線ＧＩＯを共通にするＳＲＡＭセル群、すなわち同一
のローカルデータ入出力線に接続されるひとかたまりの
６４個のＳＲＡＭセルは、同一のデータＤＱに対応づけ
られるものとしたが、同一のデータ入出力線ＳＩＯに接
続されるひとかたまりのセルのそれぞれを異なるデータ
ＤＱに対応づけてもよい。

【０１４５】「ＳＲＡＭ部とデータ入出力端子間の第２
の構成例」図６７に、ＳＲＡＭ部とデータ入出力端子間
の第２の構成例を示す。この例では、グローバルデータ
入出力線ＧＩＯに対してデータ入出力線接続回路（スイ
ッチ回路）１５５Ａ、１５５Ｂを設け、同一行に属する
データ入出力線ＳＩＯ−１またはデータ入出力線ＳＩＯ
−２の何れかを選択的にグローバルデータ入出力線ＧＩ
Ｏに接続するようにしたものである。すなわち、この構
成によれば、ＳＲＡＭセルは、データ入出力線ＳＩＯに
接続されるひとかたまりのセル（所定数のメモリセルの
集合）を単位として、分割されて活性化される。

【０１４６】また、この例では、ＳＲＡＭ行アドレス信
号およびＳＲＡＭ列アドレス信号に基づき選択的に活性
化されるリードライト用ＳＲＡＭ行選択信号５０１−
１，５０１−２を生成するＳＲＡＭ行選択信号発生回路
５１０，５１１が設けられ、これらリードライト用ＳＲ
ＡＭ行選択信号５０１−１，５０１−２は、データ入出
力線ＳＩＯ−１，ＳＩＯ−２にそれぞれ接続されるＳＲ
ＡＭセルに入力される。これらリードライト用ＳＲＡＭ
行選択信号５０１−１，５０１−２は、ＳＲＡＭ列アド
レス信号で選択的に活性化される。従って、ＳＲＡＭセ
ルは、データ入出力線ＳＩＯに接続されるひとかたまり
のセルを単位として、ＳＲＡＭ行選択信号発生回路５１
０，５１１に入力されるＳＲＡＭ列アドレス信号に基づ
いて分割される。

【０１４７】この第２の構成例によれば、ＳＲＡＭ行ア
ドレス信号およびＳＲＡＭ列アドレス信号に応じて、デ
ータ入出力線ＳＩＯ−１またはＳＩＯ−２の何れかに接
続されたセルのみが活性化されてグローバルデータ入出
力線ＧＩＯに接続される。すなわち、同一行内の各デー
タ入出力線ＳＩＯ−１，ＳＩＯ−２は、ＳＲＡＭ列アド
レス信号に基づきグローバルデータ入出力線ＧＩＯに選
択的に接続される。したがって、この例によれば、第１
の効果として、リードライト用ＳＲＡＭ行選択信号の負
荷を軽減することが可能となり、第２の効果として、デ
ータをやりとりしないローカルのデータ入出力線につな
がるＳＲＡＭセルの消費電流を削減することが可能とな
る。

【０１４８】なお、リードライト用ＳＲＡＭ行選択信号
の数は、入力するアドレスの数に応じて設定される。こ
の例では、リードライト用ＳＲＡＭ行選択信号の数は、
「２」であり、この信号により、同一行に接続されるＳ
ＲＡＭセル群を２分割する構成となっている。また、こ
の例は、見方を変えれば、分割動作する複数のローカル
のデータ入出力線を同一のグローバルデータ入出力線に
接続したものとなっている。

【０１４９】「ＳＲＡＭ部とデータ入出力端子間の第３
の構成例」図６８に、ＳＲＡＭ部とデータ入出力端子間
の第３の構成例を示す。この例は、上述の第２の構成例
において、異なるグローバルデータ入出力線ＧＩＯ−
１，ＧＩＯ−２に接続されるＳＲＡＭセルおよびデータ
入出力線ＳＩＯが、同一行内で混在するように配置した
場合に相当する。すなわち、この図に示す例では、各Ｓ
ＲＡＭセルにはＳＲＡＭ列選択信号に代えて、リードラ
イト用ＳＲＡＭ行選択信号５０１−１または５０１−２
のいずれかが接続される。また、同一行のＳＲＡＭセル
は交互にデータ入出力線ＳＩＯ−１０，ＳＩＯ−３０ま
たはＳＩＯ−２０，ＳＩＯ−４０に接続される。データ
入出力線ＳＩＯ−１０およびＳＩＯ−２０は、データ入
出力線接続回路１５５−１および１５５−２を介してグ
ローバルデータ入出力線ＧＩＯ−１，ＧＩＯ−２にそれ
ぞれ接続され、データ入出力線ＳＩＯ−３０およびＳＩ
Ｏ−４０は、データ入出力線接続回路１５５−３および
１５５−４を介してグローバルデータ入出力線ＧＩＯ−
１，ＧＩＯ−２にそれぞれ接続される。

【０１５０】この例では、異なる複数のグローバルデー
タ入出力線ＧＩＯ−１，ＧＩＯ−２に接続されるＳＲＡ
Ｍセルが隣接して配置され、これらが同時に選択され
る。したがって、この例によれば、ローカルのデータ入
出力線ＳＩＯの配線長は長くなる。しかし、第２の構成
例のように、分割動作させることにより配線負荷を増や
さずに済む。

【０１５１】「ＳＲＡＭ部とデータ入出力端子間の第４
の構成例」図６９に、ＳＲＡＭ部とデータ入出力端子間
の第４の構成例を示す。この例は、上述の第１の構成例
において、リードライト用ＳＲＡＭ行選択信号の波形を
改善するためのバッファリング用のインバータ（バッフ
ァ）５２０を備える。このインバータ５２０は、各デー
タ入出力線ＳＩＯに接続されたＳＲＡＭセル群（所定数
のメモリセルの集合）に対応づけて配置される。

【０１５２】リードライト用ＳＲＡＭ行選択プリ信号５
０１Ｐは、インバータ５２０により中継されて、各デー
タ入出力線ＳＩＯに接続されるひとかたまりのＳＲＡＭ
セルにリードライト用ＳＲＡＭ行選択信号５０１−１０
として入力される。つまり、リードライト用ＳＲＡＭ行
選択信号５０１は階層化されて、各データ入出力線ＳＩ
Ｏに接続されるひとかたまりのＳＲＡＭセルに入力され
る。なお、インバータ５２０は信号の極性を反転させる
ので、インバータ５２０には、リードライト用ＳＲＡＭ
行選択信号５０１−１０と逆極性を有するリードライト
用ＳＲＡＭ行選択プリ信号が入力される。

【０１５３】この例によれば、リードライト用ＳＲＡＭ
行選択プリ信号５０１Ｐは、インバータ５２０により波
形整形され、リードライト用ＳＲＡＭ行選択信号５０１
−１０として各ＳＲＡＭセルに与えられる。この例で
は、１個のインバータ５２０に接続されるＳＲＡＭセル
は最大で６４個に抑えられているので、インバータ５２
０の出力負荷は比較的軽く、リードライト用ＳＲＡＭ行
選択信号５０１−１０の波形は、歪みの少ないものとな
る。したがって、この信号の波形に起因した動作マージ
ンの低下を抑えることができる。

【０１５４】「ＳＲＡＭ部とデータ入出力端子間の第５
の構成例」図７０に、ＳＲＡＭ部とデータ入出力端子間
の第５の構成例を示す。この例では、上述の第２の構成
例において、グローバルデータ入出力線ＧＩＯと平行に
ＳＲＡＭ列アドレス信号用の配線が設けられる。また、
リードライト用ＳＲＡＭ行選択信号５０１Ａ，５０１Ｂ
をそれぞれ生成するためのＳＲＡＭ行選択信号発生回路
５３０Ａ，５３０Ｂが、各グローバルデータ入出力線Ｇ
ＩＯの近傍に設けられる。さらに、ＳＲＡＭ行アドレス
信号をプリデコードしてリードライト用ＳＲＡＭ行選択
プリ信号５６０を生成するためのリードライト用ＳＲＡ
Ｍ用行選択プリ信号発生回路５５０が設けられる。この
リードライト用ＳＲＡＭ行選択プリ信号５６０は、各Ｓ
ＲＡＭ列アドレス信号と共にＳＲＡＭ行選択信号発生回
路５３０Ａ，５３０Ｂに与えられる。

【０１５５】ＳＲＡＭ行選択信号発生回路５３０Ａ，５
３０Ｂは、リードライト用ＳＲＡＭ行選択プリ信号５６
０およびＳＲＡＭ列アドレス信号に基づき、各データ入
出力線ＳＩＯに接続されるひとかたまりのＳＲＡＭセル
を選択するための論理回路（論理合成回路）として機能
し、グローバルデータ入出力線ＧＩＯの配線領域の近傍
で論理合成を行ってリードライト用ＳＲＡＭ行選択信号
５０１Ａ，５０１Ｂを生成する。この例によれば、各グ
ローバルデータ入出力線ＧＩＯの近傍でリードライト用
ＳＲＡＭ行選択信号が生成されるので、リードライト用
ＳＲＡＭ行選択信号の分割数を増やしても、行方向に１
本分の配線領域を設ければよく、リードライト用ＳＲＡ
Ｍ行選択信号の配線に要するスペースが増加することが
ない。

【０１５６】「ＳＲＡＭ部とデータ入出力端子間の第６
の構成例」図７１に、ＳＲＡＭ部とデータ入出力端子間
の第６の構成例を示す。この例は、１つのデータ入出力
線ＳＩＯを、隣接する２つの行に属するＳＲＡＭセルで
共有したものである。すなわち、データ入出力線ＳＩＯ
には、或る行のＳＲＡＭセルＳＭＣ１１，ＳＭＣ１２，
…、およびこれに隣接する行のＳＲＡＭセルＳＭＣ２
１，ＳＭＣ２２，…が接続される。また、ＳＲＡＭセル
ＳＭＣ１１，ＳＭＣ１２，…には、リードライト用ＳＲ
ＡＭ行選択信号５０１−１およびデータ転送用ＳＲＡＭ
行選択信号５００−１が与えられ、ＳＲＡＭセルＳＭＣ
２１，ＳＭＣ２２，…には、データ転送用ＳＲＡＭ行選
択信号５０１−２およびリードライト用ＳＲＡＭ行選択
信号５００−２が与えられる。

【０１５７】データ入出力線ＳＩＯは、リードライト用
ＳＲＡＭ行選択信号５０１−１，５０１−２に基づき導
通制御されるデータ入出力線接続回路１５５−３０を介
して、グローバルデータ入出力線ＧＩＯに接続される。
データ入出力線接続回路１５５−３０は、リードライト
用ＳＲＡＭ行選択信号５０１−１および５０１−２（複
数のリードライト用ＳＲＡＭ行選択信号）を論理合成
し、この論理合成の結果に応じて導通し、ローカルのデ
ータ入出力線ＳＩＯとグローバルデータ入出力線ＧＩＯ
とを電気的に接続する。

【０１５８】この第６の構成例では、図９１に示すよう
に、隣接する２つの行に属するＳＲＡＭセルであって同
一の列に属する１対のセルは、ＳＲＡＭ列選択信号によ
り導通制御される各ＳＲＡＭセル内のトランジスタ（図
７２に示すトランジスタＮ２００６，Ｎ２００７に相
当）を、トランジスタＮ２０１６，Ｎ２０１７として共
有する。これにより、ＳＲＡＭセルの素子数を削減する
ことができる。

【０１５９】なお、上述の図６６ないし図７７に示すＳ
ＲＡＭ部とデータ入出力端子間の第１の構成例ないし第
６の構成例は、互いに組み合わせることも可能である。
また、図６６ないし図７７は、第１の構成例ないし第６
の構成例を部分的に表したものであり、各図において、
各構成要素は、ＳＲＡＭ部の記憶容量に応じて必要数だ
け配置される。

【０１６０】「ＳＲＡＭ列冗長回路構成」図７４に、Ｓ
ＲＡＭの冗長セル列を設置した場合の構成の一例を示
す。入出力端子ＤＱの１つに対応するＳＲＡＭセルアレ
イについて、ＳＲＡＭセルアレイの上方端に冗長用のＳ
ＲＡＭセル列を配置し、冗長用のデータ入出力線はＳＲ
ＡＭアレイ上方に出力し、通常（非冗長用）のデータ入
出力線はＳＲＡＭアレイの下方に出力され、それぞれの
データ入出力線にＳＲＡＭの行選択スイッチをもつ。Ｓ
ＲＡＭアレイの上部に冗長用のグローバルデータ入出力
線、下部に通常（非冗長用）のグローバルデータ入出力
線が配置され、それぞれのデータアンプとライトバッフ
ァに接続される。

【０１６１】置換の対象とされるＳＲＡＭセル列からの
冗長用のＳＲＡＭセル列への切り替えは、グローバルデ
ータ入出力線の切り替えまたはデータアンプとライトバ
ッファの切り替えで行う。上記手段を有することで入出
力端子ＤＱごとのＳＲＡＭアレイの冗長セル列への切り
替えが可能となり、冗長セル列への切り替えを行った場
合でも、非冗長セル列とのアクセス時間の差を除くこと
ができる。ここでは冗長用のＳＲＡＭセル列とデータ入
出力線とグローバルデータ入出力線をＳＲＡＭセルアレ
イ上部に配置したが、特にこの配置に制限されるもので
はない。

【０１６２】（８）その他 １．電源電圧 「ＤＲＡＭとＳＲＡＭへ供給される電源電圧」図７５
に、ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供給される
電源電圧の構成の一例を示す。図７５において、この半
導体記憶装置は電源電圧変換回路（内部電源回路）６０
３を備え、外部電源電圧ＶＥＸＴより内部電源電圧Ｖｌ
ＮＴを発生させる。その内部電源電圧ＶＩＮＴをＤＲＡ
Ｍアレイ部６０１に供給し、ＳＲＡＭアレイ部６０２に
は外部電源電圧ＶＥＸＴを供給する構成となっている。
近年のＤＲＡＭでは、プロセスの徴細化が進みメモリセ
ルの耐圧がもたなくなってきており、メモリセルアレイ
部においては電源電圧を外部電源電圧より下げて使用し
ている。

【０１６３】しかし、当然ながら、電源電圧が低くなる
と、トランジスタのドライブ能力は下がってしまい、高
速化の妨げとなる。そこで本例では、ＳＲＡＭアレイ部
の微細化をＤＲＡＭアレイ部より抑え、ＳＲＡＭアレイ
部に供給する電源電圧を外部電源電圧ＶＥＸＴとするこ
とで、ＳＲＡＭ部の動作スピードを高速にすることを達
成している。例えばＳＲＡＭセルにデータを書き込む込
む際の書き込みスピードは、図７７に示すＳＲＡＭセル
への書き込み時間の電源電圧依存のシミュレーション結
果より明らかなように、外部電源電圧ＶＥＸＴ＝３．３
Ｖ、内部電源電圧ＶｌＮＴ＝２．５Ｖとした場合４１％
も高速化される。

【０１６４】図７６に、ＤＲＡＭアレイ部とＳＲＡＭア
レイ部に供給される電源電圧の構成の他の例を示す。図
７６において、電源電圧変換回路６０３は外部電源電圧
ＶＥＸＴより第一の内部電源電圧ＶＩＮＴ１と第二の内
部電源電圧ＶｌＮＴ２を発生する。第一の内部電源電庄
ＶｌＮＴ１はＤＲＡＭアレイ部へ、第二の内部電源電圧
ＶｌＮＴ２はＳＲＡＭアレイ部へ供給される。この際、
第二の内部電源電圧ＶｌＮＴ２を第一の内部電源電圧Ｖ
ＩＮＴ１より高くすることで、先程と同じ効果を得るこ
とができる。また電源電圧変換回路６０３は１台である
必要はなく、第一の内部電源電圧ＶｌＮＴ１用と第二の
内部電源電圧ＶｌＮＴ２用に別々に２台で構成されてい
てもよい。また、電源電圧にも関係する基板電位につい
ては、主記憶部や副記憶部を構成するメモリセルの種類
によっていろいろな場合が考えられる。例えば、主記憶
部をダイナミック型メモリセルで構成する場合は、主記
憶部を他の領域より低い基板電位にしたり、主記憶部と
副記憶部及び双方向データ転送回路を他の領域より低い
基板電位としてもよい。これらの基板電位は、Ｐ基板に
Ｐウェル、Ｎウェル、深いＮウェルなどを形成すること
によって実現できる。

【０１６５】２．その他の機能説明 「機能１：コピー転送」本発明による半導体記憶装置
は、同一列上のＳＲＡＭメモリセルの間、例えば図５３
におけるメモリセルＳＭＣ１とメモリセルＳＭＣ１６と
の間でデータ転送が可能な機能を有することも可能であ
る。これにより、ＳＲＡＭセルのある１行分のセルデー
タを別の行にコピーすること、しかもＤＲＡＭセルから
転送するよりもはるかに高速に転送することが可能であ
る。またこの機能はＤＲＡＭとのデータ転送動作によっ
て妨げられることなく、実行が可能である。

【０１６６】以下に、図５３を用いて、メモリセルＳＭ
Ｃ１を含む１行分のセルからメモリセルＳＭＣ１６を含
む１行分のセルヘデータ転送する動作を説明する。ＳＲ
ＡＭセル読み書き用行選択信号ＳＷＬ１を活性化させ、
メモリセルＳＭＣ１を含む１行分のセルのデータを各々
のＳＲＡＭビット線に転送する。その後、ＳＲＡＭセル
読み書き用行選択信号ＳＷＬ１６を活性化させて、メモ
リセルＳＭＣ１６を含む１行分のセルへ各々のビット線
のデータを伝達してセルデータを書き換える。ＳＲＡＭ
ビット線ＳＢＬを用いてデータ転送するため、例えばＳ
ＲＡＭセルデータ転送用行選択信号ＴＷＬ２により選択
されるメモリセルＳＭＣ２を含む１行分のセルとＤＲＡ
Ｍセルとのデータ転送は、データ転送バス線ＴＢＬを用
いて行うことができ、メモリセルＳＭＣ１を含む１行分
のセルからメモリセルＳＭＣ１６を含む１行分のセルへ
のデータ転送とは全く関係なく実行可能である。これら
の動作は全てコマンド入力により行われ、転送するＳＲ
ＡＭセル群と転送先のＳＲＡＭセル群を指定するコマン
ドを追加しなければならない。

【０１６７】「機能２：テンポラリセル転送」図５３に
示すＳＲＡＭアレイ部の構成では、指定のＳＲＡＭセル
に書き込まれたデータがあり、新たに別の行のＤＲＡＭ
セルからデータ転送（プリフェッチ転送動作）をして指
定されたＳＲＡＭセルのデータを読み出す場合、一旦Ｓ
ＲＡＭセルに書き込まれたデータをＤＲＡＭへデータ転
送（リストア転送動作）して、その後新たに別の行のＤ
ＲＡＭセルからデータ転送（プリフェッチ転送動作）を
してＳＲＡＭセルのデータを読み出さねばならない。Ｄ
ＲＡＭセルへのデータ転送サイクル時間をｔＲＣ、ＤＲ
ＡＭセルからＳＲＡＭセルヘデータ転送（プリフェッチ
転送動作）をしてＳＲＡＭセルのデータを読み出すまで
の時間をｔＲＡＣとすると、読み出すまでにｔＲＣ＋ｔ
ＲＡＣの時間がかかることになる。しかし、以下のよう
な機能を持たすことでもっと高速に読み出すことが可能
となる。

【０１６８】図７８に、その機能を実現するＳＲＡＭア
レイ部の具体的構成の一例を示す。図７８において、そ
のほとんどは図５３で説明したものと全く同じ構成であ
る。違っているのは、テンポラリ用のＳＲＡＭセルを１
行分追加したことと、制御信号ＴＣＳＬにてテンポラリ
用セルの行の選択を行う選択回路３０９を備えたことで
ある。ここで制御信号ＴＣＳＬは、図３９に示された動
作制御回路にて生成される転送制御信号のうちの一つで
あり、テンポラリセルへのデータ転送を行う際に発生す
る。また、ここではテンポラリ用のＳＲＡＭセルを１行
追加しているがこれに制限されることはなく、既存のＳ
ＲＡＭセルの中の一部をテンポラリセルとして選択でき
るようにしてもよいし、このテンポラリ用のＳＲＡＭセ
ルは１行でなく複数行有してもよい。

【０１６９】図７８においてメモリセルＳＭＣ１を含む
１行分のセルを、テンポラリメモリセルＳＭＣＤを含む
１行分のセルに転送（コピー）し、メモリセルＳＭＣ１
を含む１行分のセルにＤＲＡＭセルからのデータ転送
（プリフェッチ転送動作）をして、ＳＲＡＭセルのデー
タを読み出す場合の内部の動作の一例を、図７９を用い
て説明する。まずアクティブコマンドを入力し、読み出
すデータのあるＤＲＡＭ行を選択する。次にテンポラリ
用のＳＲＡＭセルに転送する新たに追加したコマンド
（テンポラリセルコピーコマンド）を入力すると、それ
に伴って制御信号ＴＣＳＬが活性化する。コマンドと同
時に入力されたデータ転送するＳＲＡＭ行アドレスによ
り、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ１を活性
化させ、メモリセルＳＭＣ１を含む１行分のセルのデー
タを各々のＳＲＡＭビット線に伝達する。その後、制御
信号ＴＣＳＬによりＳＲＡＭテンポラリセル読み書き用
行選択信号ＳＷＬＤを活性化させ、テンポラリメモリセ
ルＳＭＣＤを含む１行分のテンポラリセルへ各々のビッ
ト線のデータを伝達してセルデータを書き換える。

【０１７０】この動作は前述した「機能１」の、ＳＲＡ
Ｍセルのある１行分のセルデータを別の行にコピーする
動作と同じである。これにより、ＤＲＡＭへデータ転送
しなければならないセルデータをテンポラリセルに一時
的に保管することが可能となる。次にプリフェッチコマ
ンドを入力し、メモリセルＳＭＣ１を含む１行分のセル
にＤＲＡＭセルからのデータ転送（プリフェッチ転送動
作）を行い、読み出すデータをＳＲＡＭメモリセルに伝
達する。この後、リードコマンドを入力し、ＳＲＡＭセ
ルよりデータを読み出す。以上によりｔＲＣ分を削減で
き、ｔＲＡＣの時間で読み出すことが可能となる。テン
ポラリセルに転送したデータは、この動作を行った後で
ＤＲＡＭへデータ転送（テンポラリセルリストア転送動
作）を行えばよい。

【０１７１】「機能３：複数行同時転送」また、本発明
による半導体記憶装置は、ＤＲＡＭの選択された１行中
のセル群をＳＲＡＭ部へデータ転送する際、複数行のＳ
ＲＡＭセル群を同時に選択し、同じデータを転送可能な
機能を有することもできる。これは簡単な回路の追加で
実現できる。図５３において、ＳＲＡＭ行制御回路１２
４に上記機能を実行するための新たに追加したコマンド
により発生する制御信号を追加し、その制御信号にてＳ
ＲＡＭ内部行アドレス信号を制御してＳＲＡＭセルデー
タ転送用行選択信号ＴＷＬを複数活性化すればよい。

【０１７２】「機能４：オート連続プリフェッチ／リス
トア転送」また、ＤＲＡＭの選択された１行のＤＲＡＭ
セルのうち、さらにＤＲＡＭ列デコーダにより選択され
たＤＲＡＭセル群をＳＲＡＭ部へデータ転送する際、そ
のデータ転送を複数回のコマンドにより繰り返すのでは
なく一回のコマンドにてチップ内部の所定の遅延時間間
隔で、連続して転送動作を繰り返すことでデータ転送の
合計時間の短縮が可能な機能を有することもできる。

【０１７３】図８０に、その機能の内部動作の一例を示
す。ここでは、１行のＤＲＡＭセルは４つのＤＲＡＭセ
ル群にＤＲＡＭ列デコーダによって分割されるものとす
る。この分割数は特に制限されることはなく、どのよう
な数に分割されてもよい。図８０において、この機能を
定義した新たに追加したコマンド（プリフェッチ（２）
コマンド）を入力すると、チップ内部の所定の遅延時間
間隔で連続して４回内部カウントアップ信号が発生す
る。ＤＲＡＭ内部列アドレス信号を発生するＤＲＡＭ列
制御回路、ＳＲＡＭ内部行アドレス信号を発生するＳＲ
ＡＭ行制御回路にはそれぞれカウンタ回路を設けてお
き、先のコマンド入力の際に同時に入力されるＤＲＡＭ
列アドレスとＳＲＡＭ行アドレスを最初の内部カウント
アップ信号で取り込み、その後の内部カウントアップ信
号で順次それぞれのアドレスをカウントアップしてい
く。この４回の内部カウントアップ信号のサイクルにお
いてそれぞれの転送動作を行う。

【０１７４】これと同様に、複数のＳＲＡＭセル群のデ
ータを、それぞれＤＲＡＭ行デコーダ及び列デコーダで
選択される複数のＤＲＡＭセル群へデータ転送する際、
複数回のコマンドを繰り返すのではなく、一回のコマン
ドにてチップ内部の所定の遅延時間間隔で連続して転送
動作を繰り返すことで、複数のＤＲＡＭセル群それぞれ
に転送可能な機能を有することも可能である。先の機能
と同様に、チップ内部の所定の遅延時間間隔で連続して
内部カウントアップ信号を発生させ、ＤＲＡＭ内部列ア
ドレス信号を発生するＤＲＡＭ列制御回路、ＳＲＡＭ内
部行アドレス信号を発生するＳＲＡＭ行制御回路にそれ
ぞれカウンタ回路を設けることで実現できる。

【０１７５】「機能５：複数行連続リード／ライト」さ
らに、本発明による半導体記憶装置は、複数回のコマン
ドを繰り返すのではなく、一回のコマンドにて複数行の
ＳＲＡＭセル群に対して定められた順序に従って、その
ＳＲＡＭセル群の全てのデータを所定のシーケンスで連
続して読み書きする機能を有することも可能である。こ
の機能があることで、例えばＤＲＡＭの１行分のセルデ
ータを複数のＳＲＡＭセル群に分けて保持している際
に、ＤＲＡＭの１行分のセルデータを所定のシーケンス
で全て連続して読み書きでき、本半導体記憶装置を制御
するメモリコントローラやチップセットでの負担が軽く
なるとともに、この間に他のＳＲＡＭセル群とＤＲＡＭ
部との動作をさせることが可能となる。また付加機能４
とともに用いると一層の効果が得られる。

【０１７６】図８１に、この機能を実現するためのＳＲ
ＡＭ行制御回路の具体的構成の一例を示す。図８１にお
いて、図５９で示したＳＲＡＭ内部行アドレスラッチ回
路３５０に、ＳＲＡＭ内部行アドレスラッチ回路３５０
の出力を制御信号ＳＲＥにより取り込み、ＳＲＡＭ列ア
ドレスが最上位アドレスにくると発生する内部カウント
アップ信号ＳＲＵＰにて所定のアドレスシーケンスでカ
ウントアップするカウンタ回路３５１と、ラッチ回路３
５０とカウンタ回路３５１の出力のいずれかを通過させ
るマルチプレクサ３５２を追加している。このマルチプ
レクサ３５２は、リード／ライトコマンド入力時のクロ
ックサイクルにおいてラッチ回路３５０の出力を選択
し、少しでも速くＳＲＡＭ内部行アドレス信号を出力す
るよう制御信号ＳＲＳＬにより制御されている。またＳ
ＲＡＭ列制御回路においては、図６０に示されたカウン
タ回路５０６が、この機能を定義した新たに追加したコ
マンドを入力されると、取り込んだ列アドレスから最上
位アドレスまで順次シフトアップしていく機能を有して
いる。

【０１７７】図８２に、この機能のうち読み出す機能の
内部動作の一例を示す。図８２において、この機能を定
義した新たに追加したコマンド（リード（２）コマン
ド）を入力すると制御信号ＳＲＳＬが発生し、マルチプ
レクサ３５２によりＳＲＡＭ内部行アドレスラッチ回路
３５０の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０〜ｉ
ＡＳＲ３となる、と同時にラッチ回路３５０の出力を制
御信号ＳＲＥによってカウンタ回路３５１に取り込む。
その後、基準クロック信号ＣＬＫに同期して列アドレス
がインクリメントされ、最上位アドレスになった時に発
生する内部カウントアップ信号ＳＲＵＰによってカウン
タ回路３５１が行アドレスをインクリメントしていく。
また最上位アドレスになった以降は、制御信号ＳＲＳＬ
によってマルチプレクサ３５２が制御され、カウンタ回
路３５１の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０〜
ｉＡＳＲ３となる。このようにして行及び列アドレスを
順次シフトしていくことで、複数行のＳＲＡＭセル群の
全てのデータを連続して読み出すことができる。ここ
で、内部カウントアップ信号ＳＲＵＰ、制御信号ＳＲ
Ｅ、制御信号ＳＲＳＬは、図３９に示された動作制御回
路にて生成されるＳＲＡＭ部制御信号である。

【０１７８】「機能６：リアルタイムモード設定」ま
た、本発明による半導体記憶装置は、リード／ライトコ
マンドを入力しＳＲＡＭセルに対して読み書きをする
際、バースト長、データ入出力アドレスシーケンス、レ
イテンシ等のデータ入出力様式をそのコマンド入力と同
時に設定できるようにする機能を有することも可能であ
る。この機能を有することで、異なるデータ入出力様式
の要求に対し、その都度に一度に指定することができる
ため、本半導体記憶装置を制御するメモリコントローラ
やチップセットでの負担が非常に軽くなり、システムパ
フォーマンスを向上することができる。

【０１７９】図８３に、この機能によるリード（３）／
ライト（３）コマンドと各入力端子状態の対応表を示
す。図５で示した表との違いは、リード／ライトコマン
ド入力時に使用していなかったアドレス端子Ａ１１、Ａ
１２、Ａ１３にバースト長選択を割り当てた点であり、
この３ビットのアドレス端子の状態により、図２１のよ
うなバースト長をリード（３）／ライト（３）コマンド
入カと同時に選択・指定することができる。ここではバ
ースト長選択を割り当てたが、同様にデータ入出力アド
レスシーケンス、レイテンシ等のデータ入出力様式を割
り当てることも可能である。

【０１８０】図８４に、この機能を用いた場合の動作の
一例を示す。ここではデータ入出力アドレスシーケンス
はシーケンシャル、レイテンシは２に設定されており、
リード（３）コマンド入力時にアドレス信号Ａ１１〜Ａ
１３（内部アドレス信号ｉＡ１１〜ｉＡ１３）によって
バースト長を変更している。これは回路的には通常のＳ
ＤＲＡＭと同様、バースト長の設定により図６０に示し
たＳＲＡＭ列制御回路内のカウンタ回路を制御し、ＳＲ
ＡＭ内部列アドレスｉＡＳＣ４〜ｉＡＳＣ１０を制御す
ることで実現できる。

【０１８１】「機能７：オートリストア／プリフェッチ
転送」本発明による半導体記憶装置は、ＤＲＡＭセル群
からＳＲＡＭセル群へデータ転送した後、別のＳＲＡＭ
セル群のデータを、転送したのと同じＤＲＡＭセル群へ
転送することが可能な機能を有することもできる。これ
はデータ転送した際のＤＲＡＭ行アドレス及びＤＲＡＭ
列アドレスを内部で保持しておけばよく、図４５に示す
ＤＲＡＭ内部行アドレスラッチ回路及び図４６に示すＤ
ＲＡＭ内部列アドレスラッチ回路を用いることで実現で
きる。

【０１８２】また、このラッチ回路をバンク毎に持つこ
とで、異なるバンクが交互にアクセスされても可能なよ
うにすることができる。これにより、リストア転送動作
時にＤＲＡＭ行アドレス及びＤＲＡＭ列アドレスを指定
する必要がなく実効的にリストア動作に要する時間が短
くなるため、本半導体装置を制御するメモリコントロー
ラやチップセットでの制御が簡単になり負担が軽くなり
システムパフォーマンスが向上する。また全く同様にし
て、ＤＲＡＭセル群からＳＲＡＭセル群へデータ転送し
た後、別のＤＲＡＭセル群のデータを、転送されたのと
同じＳＲＡＭセル群へ転送することが可能な機能を有す
ることもできる。

【０１８３】

【発明の効果】以上説明したように、この発明によれ
ば、主記憶部とキャッシュメモリとして機能する副記憶
部との間で双方向のデータ転送が可能なように構成さ
れ、副記憶部が、所定数のメモリセルの集合を単位とし
て設けられた複数の副データ線と、所定のアドレス信号
に基づいて選択的に導通制御されるスイッチ回路を副デ
ータ線と、このスイッチ回路を介して副データ線に接続
される主データ線とを備え、導通制御されないスイッチ
回路が設けられた副データ線に接続されるメモリセルを
すべて非活性状態とするようにしたので、キャッシュヒ
ット率を低下させることなく、複数のメモリマスタから
のアクセス要求に対して迅速に対応することができ、し
かも、キャッシュメモリで消費される動作電流を小さく
抑えることができる。

【図面の簡単な説明】

【図１】 この発明の１実施例に係る半導体記憶装置の
全体の構成を示すブロック図である。

【図２】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。

【図３】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。

【図４】 図１に示す半導体記憶装置の外部端子の配置
図である。

【図５】 図１に示す半導体記憶装置における動作機能
を決定する各種コマンドと外部端子の状態の対応の図で
ある。

【図６】 図５のリードコマンドを示す外部端子の状態
の図である。

【図７】 図５のライトコマンドを示す外部端子の状態
の図である。

【図８】 図５のプリフェッチコマンドを示す外部端子
の状態の図である。

【図９】 図５のオートプリチャージを伴うプリフェッ
チコマンドを示す外部端子の状態の図である。

【図１０】 図５のリストアコマンドを示す外部端子の
状態の図である。

【図１１】 図５のオートプリチャージを伴うリストア
コマンドを示す外部端子の状態の図である。

【図１２】 図５のアクティブコマンドを示す外部端子
の状態の図である。

【図１３】 図５のプリチャージコマンドを示す外部端
子の状態の図である。

【図１４】 図５の全バンクプリチャージコマンドを示
す外部端子の状態の図である。

【図１５】 図５のＣＢＲリフレッシュコマンドを示す
外部端子の状態の図である。

【図１６】 図５のデバイス非選択コマンドを示す外部
端子の状態の図である。

【図１７】 図５の未操作コマンドを示す外部端子の状
態の図である。

【図１８】 図５のレジスタ設定コマンド（１）を示す
外部端子の状態の図である。

【図１９】 図５のレジスタ設定コマンド（２）を示す
外部端子の状態の図である。

【図２０】 図５のレジスタ設定コマンドを示す外部端
子の状態の詳細な図である。

【図２１】 図５のレジスタ設定コマンドの一部である
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。

【図２２】 データ入出力様式の各ラップタイプとバー
スト長に対応したアクセスを受けるアドレスの順序の図
である。

【図２３】 リードコマンド入力時でバースト長４、リ
ードレイテンシ２のデータ出力タイミングの図である。

【図２４】 リードコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。

【図２５】 ライトコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。

【図２６】 プリフェッチコマンドの動作時におけるア
ドレス指定とデータの流れを示す図である。

【図２７】 リストアコマンドの動作時におけるアドレ
ス指定とデータの流れを示す図である。

【図２８】 アクティブコマンドの動作時におけるアド
レス指定とデータの流れを示す図である。

【図２９】 この発明の一実施例による半導体記憶装置
のアレイ配置を概略的に示すアレイレイアウト図であ
る。

【図３０】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３１】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３２】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３３】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３４】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３５】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３６】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３７】 この発明の一実施例による半導体記憶装置
の共通電源を使用するブロックを概略的に示す図であ
る。

【図３８】 この発明の一実施例による半導体記憶装置
の共通電源を使用するブロックを概略的に示す図であ
る。

【図３９】 図１に示す半導体記憶装置の動作制御回路
のブロック図である。

【図４０】 図１に示すＤＲＡＭ部とデータ転送回路の
具体的な構成を示す図である。

【図４１】 図３０に示す本発明の一実施例である全体
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。

【図４２】 図４１のレイアウトの一部分（ビット線４
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。

【図４３】 データ転送回路の詳細な回路例を示す回路
図である。

【図４４】 図４２で示す例での問題点を解決する一例
の構成を示す図である。

【図４５】 ＤＲＡＭ行制御回路の一例を示すブロック
図である。

【図４６】 図４０に示すＤＲＡＭ列制御回路とＤＲＡ
Ｍ列デコーダの具体的構成の一例を示す図である。

【図４７】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４８】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４９】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図５０】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図５１】 図２９に示すアレイレイアウトにおける１
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。

【図５２】 図５１における各データ転送バス線の動作
例を示す信号波形図である。

【図５３】 図１に示すＳＲＡＭ部とデータ入出力端子
間の具体的構成の一例を示す図である。

【図５４】 ＳＲＡＭメモリセルの構成の一例を示す図
である。

【図５５】 図５４に示すＳＲＡＭセルのフリップフロ
ップ回路の具体的回路例を示す図である。

【図５６】 図５４に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図５７】 図５４に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図５８】 図５４に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図５９】 図５３に示したＳＲＡＭ行制御回路の具体
的な回路構成の一例を示す図である。

【図６０】 図５３に示したＳＲＡＭ列制御回路の具体
的な回路構成の一例を示す図である。

【図６１】 図６０に示したマルチプレクサとラッチ回
路の具体的な回路の一例を示す図である。

【図６２】 図６１に示したマルチプレクサの内部の動
作の一例を示す信号波形図である。

【図６３】 図１に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。

【図６４】 図６３に示したＳＲＡＭ列デコーダとデー
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。

【図６５】 ＳＲＡＭ部とデータ入出力端子間の基本的
構成を示す図である。

【図６６】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第１の構成例を示す図である。

【図６７】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第２の構成例を示す図である。

【図６８】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第３の構成例を示す図である。

【図６９】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第４の構成例を示す図である。

【図７０】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第５の構成例を示す図である。

【図７１】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の第６の構成例を示す図である。

【図７２】 図６６ないし図７１に示したＳＲＡＭ部と
データ入出力端子間の具体的構成例で用いられるＳＲＡ
Ｍセルの構成例を示す図である。

【図７３】 図６６に示したＳＲＡＭ部とデータ入出力
端子間の第１の構成例の動作を説明するための波形図で
ある。

【図７４】 ＳＲＡＭアレイ部の列冗長行を設ける場合
の具体的構成の一例を示す図である。

【図７５】 ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供
給される電源電圧の構成の一例を示す図である。

【図７６】 ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供
給される電源電圧の構成の一例を示す図である。

【図７７】 ＳＲＡＭセルヘの書き込み時間の電源電圧
依存のシミュレーション結果を示す図である。

【図７８】 テンポラリセル転送機能を実現するＳＲＡ
Ｍアレイ部の具体的構成の一例を示す図である。

【図７９】 図７８においてテンポラリセル転送をして
ＳＲＡＭセルのデータを読み出す場合の内部の動作の一
例を示す信号波形図である。

【図８０】 オート連続プリフェッチ転送機能の内部の
動作の一例を示す信号波形図である。

【図８１】 複数行連続リード／ライト機能を実現する
ためのＳＲＡＭ行制御回路の具体的構成の一例を示す図
である。

【図８２】 複数行連続リード／ライト機能のうち読み
出す機能の内部動作の一例を示す信号波形図である。

【図８３】 リアルタイムモード設定機能のリード
（３）／ライト（３）コマンドと各入力端子状態の対応
表を示す図である。

【図８４】 リアルタイムモード設定機能の内部の動作
の一例を示す信号波形図である。

【図８５】 ＣＤＲＡＭのメモリアレイ部の構成を概略
的に示す図である。

【図８６】 図８５に示すＣＤＲＡＭの双方向転送ゲー
ト回路の構成を示すブロック図である。

【図８７】 図８５に示すＣＤＲＡＭの双方向転送ゲー
ト回路の回路図である。

【図８８】 ＣＤＲＡＭの構成を概略的に示すブロック
図である。

【図８９】 図８８に示すＣＤＲＡＭのＳＲＡＭライン
の回路図である。

【図９０】 複数の処理装置を持つメモリシステムの構
成を概略的に示すブロック図である。

【図９１】 図６６ないし図７１に示したＳＲＡＭ部と
データ入出力端子間の具体的構成例で用いられるＳＲＡ
Ｍセルの他の構成例を示す図である。

【符号の説明】

１００ 本発明の半導体記憶装置 １０１ ＤＲＡＭ部 １０２ ＳＲＡＭ部 １０３ 双方向データ転送回路 １１０ ＤＲＡＭアレイ １１１ ＤＲＡＭメモリセル １１２ センスアンプ １１３ ＤＲＡＭ行デコーダ １１４ ＤＲＡＭ列デコーダ １１５ ＤＲＡＭ行制御回路 １１６ ＤＲＡＭ列制御回路 １２０ ＳＲＡＭアレイ １２１ ＳＲＡＭ行デコーダ １２２ ＳＲＡＭ列制御回路 １２３ ＳＲＡＭ列デコーダ １２４ ＳＲＡＭ行制御回路 １３１ データ転送選択回路 １３２ 第１データ転送選択回路 １３３ 第２データ転送選択回路 １３５ 配線層間接続線 １５０ 動作制御回路 １５１ データラッチ回路 １５２ データアウトバッファ １５３，１５３−１，１５３−２ データアンプおよび
ライトバッファ １５５，１５５Ａ，１５５Ｂ，１５５−１〜１５５−
４，１５５−３０ データ入出力線接続回路 １６０ データ制御回路 １８０ メモリマスタ １９０ 混載半導体装置 １９１ メモリ制御装置 １９２ データバッファ ３０３ ＳＲＡＭビット線制御回路 ３０４ ＳＲＡＭ列選択回路 ３０７ リード／ライトアンプ ３０８ データ入出力回路 ３０９ テンポラリ用行選択回路 ３１１ フリップフロップ回路 ３１２ データ転送バス線ＴＢＬと接続するための接続
回路 ３１３ ＳＲＡＭビット線ＳＢＬと接続するための接続
回路 ３１５ バランサ ３１６、３１７ フリップフロップ回路の接点 ３１８ バランサ ３５０ ＳＲＡＭ内部行アドレスラッチ回路 ３５１ カウンタ回路 ３５２ マルチプレクサ ３９０ 第一のＳＲＡＭ列デコーダ ３９１ 第二のＳＲＡＭ列デコーダ ３９２ 第一のＳＲＡＭ列アドレスバッファ ３９３ 第二のＳＲＡＭ列アドレスバッファ ３９４ データバッファ（ＳＲＡＭセル） ３９５ 第一のデータラッチ回路 ３９６ 第二のデータラッチ回路 ３９７ データ入出力線とデータバツファ（ＳＲＡＭセ
ル）との接続を行う選択スイッチ ４１０ 内部クロック発生回路 ４２０ コマンドデコーダ ４２１ 入力信号バッファ ５００，５００−１，５００−２，５０２ データ転送
用ＳＲＡＭ行選択信号 ５０１，５０１−１，５０１−２，５０１−１０，５０
１Ａ，５０１Ｂ リードライト用ＳＲＡＭ行選択信号 ５０１Ｐ，５６０ リードライト用ＳＲＡＭ行選択プリ
信号 ５１０，５１１ ＳＲＡＭ行選択信号発生回路 ５１２，５２０ インバータ ５３０Ａ，５３０Ｂ ＳＲＡＭ行選択信号発生回路 ５５０ リードライト用ＳＲＡＭ行選択プリ信号発生回
路 ９１１４ システムバス ９１１５ メインメモリ ９１１６ メモリ制御装置 ９２０１ ＤＲＡＭアレイ ９２０２ ＳＲＡＭアレイ ９２０３ 双方向転送ゲート回路 ９３０１〜９３０４ ゲート回路 ９３０５ ラッチ回路 ９３０６ アンプ回路 ９３０７ ゲート回路 ＡＤＲＬ ＤＲＡＭ行アドレスラッチ信号 ＡＤＣＬ ＤＲＡＭ列アドレスラッチ信号 ＡＳＲＬ ＳＲＡＭ内部行アドレスラッチ信号 ＡＳＣＬ ＳＲＡＭ内部列アドレスラッチ信号 Ｃ１ メモリキャパシタ ＣＬＫＵＰ 内部カウントアップ信号 ＣＲＥ イネーブル信号 ＤＭＣ ダイナミック型メモリセル ＤＷＬ ＤＲＡＭワード線 ＤＢＬ ＤＲＡＭビット線 ＤＳＡ センスアンプ ＤＳＡＰ センスアンプ制御信号 ＤＳＡＮ センスアンプ制御信号 ＤＢＳＷ ＤＲＡＭピット線選択回路 ＤＢＳ１〜ＤＢＳ４ ＤＲＡＭビット線選択信号 ＤＭＢ１〜ＤＭＢ１６ メモリセルブロック ＤＲＢ１〜ＤＲＢ１６ ＤＲＡＭ行デコーダ ＧＩＯ，ＧＩＯ−１，ＧＩＯ−２ グローバルデータ入
出力線 ＧＴＬ グローバルデータ転送バス線 Ｎ１ メモリトランジスタ Ｎ１００〜Ｎｌ１５、Ｎ２００、Ｎ２０１、Ｎ２１０〜
Ｎ２１５、Ｎ２３０〜Ｎ２３５、Ｎ２５０、Ｎ２５１、
Ｎ２６０、Ｎ２６２、Ｎ２６４、Ｎ２８０，Ｎ２００〜
Ｎ２００７ Ｎチャネル型ＭＯＳトランジスタ Ｐ１００〜Ｐ１０３，Ｐ２０００，Ｐ２００１ Ｐチャ
ネル型ＭＯＳトランジスタ Ｒ１００、Ｒ１０１ 抵抗 ＲＷＬ リードライトバス線 ＳＭＣ，ＳＭＣ１１，ＳＭＣ１２，ＳＭＣ２１，ＳＭＣ
２２ ＳＲＡＭメモリセル ＳＢＬ ＳＲＡＭビット線 ＳＷＬ１〜ＳＷＬ１６ ＳＲＡＭセル読み書き用行選択
信号 ＳＳＬ１〜ＳＳＬ１２８ ＳＲＡＭ列デコーダ出力信号 ＳＩＯ，ＳＩＯ−１〜ＳＩＯ−２，ＳＩＯ−１０〜ＳＩ
Ｏ−４０ データ入出力ＳＡＢ１〜ＳＡＢ１７ ブロッ
ク（センスアンプ＋ＤＲＡＭビット線選択回路＋データ
転送回路） ＳＷＴＲ スイッチングトランジスタ ＳＰＥ フリップフロップ回路制御信号 ＳＮＥ フリップフロップ回路制御信号 ＳＲＷＬ 読み出し用行選択信号 ＳＲＢＬ ＳＲＡＭ読み出し用ビット線 ＳＷＢＬ ＳＲＡＭ書き込み用ビット線 ＳＷＷＬ 書き込み用行選択信号 ＳＣＥ ＳＲＡＭ内部列アドレスラッチ回路制御信号 ＳＣＳＬ ＳＲＡＭ列アドレスマルチプレクサ制御信号 ＳＲＥ ＳＲＡＭ内部行アドレスラッチ回路制御信号 ＳＲＳＬ ＳＲＡＭ行アドレスマルチプレクサ制御信号 ＳＲＵＰ カウンタ回路３５１の内部カウントアップ信
号 ＴＥ データ転送活性化信号 ＴＢＬ データ転送バス線 ＴＳＷ データ転送回路 ＴＷＬ１〜ＴＷＬ１６ ＳＲＡＭセルデータ転送用行選
択信号 ＴＣＳＬ テンポラリ用行選択回路制御信号 ＶＥＸＴ 外部電源電圧 ＶＩＮＴ 内部電源電圧 ｉＡＳＲ０〜ｉＡＳＲ３ ＳＲＡＭ内部行アドレス信号 ｉＡＳＣ４〜ｉＡＳＣ１０ 内部ＳＲＡＭ列アドレス信
号線 ｉＣＬＫ 内部クロック信号 ｉＡ０〜ｉＡ１３ 内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２ ＤＲＡＭ内部行アドレス信
号 ｉＡＤ１３ バンク選択信号 ｉＡＤＣ５〜ｉＡＤＣ６ ＤＲＡＭ列アドレス信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 Ｋ

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 複数のバンクからなる主記憶部とキャッ
   シュメモリとして機能する副記憶部とを有し、前記複数
   のバンクの何れかを選択的に活性化して前記主記憶部と
   前記副記憶部との間で双方向のデータ転送が可能なよう
   に構成された半導体集積回路装置であって、 前記副記憶部は、 行および列のマトリックス状に配列され、外部および前
   記主記憶部とのデータ転送をそれぞれ行うための第１お
   よび第２のデータ入出力部を有する複数のメモリセル
   と、 所定数のメモリセルの集合を単位として設けられ、該所
   定数のメモリセルの前記第１のデータ入出力部が接続さ
   れた複数の副データ線と、 前記複数の副データ線にそれぞれ設けられ、所定のアド
   レス信号に基づいて選択的に導通制御される複数のスイ
   ッチ回路と、 前記複数のスイッチ回路を介して前記複数の副データ線
   に接続され、前記外部と前記複数のメモリセルとの間の
   データ転送を行うための主データ線と、 を備え、 前記複数のスイッチ回路のうち導通制御されないスイッ
   チ回路が設けられた副データ線に接続されるメモリセル
   は、すべて非選択状態とされることを特徴とする半導体
   集積回路装置。
2. 【請求項２】 前記主データ線は、前記主記憶部と前記
   副記憶部との間で双方向のデータ転送を行うためのデー
   タ転送線と略平行に配線され、 前記副データ線は、前記データ転送線と略直交するよう
   に配線されたことを特徴とする請求項１に記載された半
   導体集積回路装置。
3. 【請求項３】 前記複数のメモリセルは、前記所定数の
   メモリセルの集合を単位として、所定の列アドレス信号
   に基づき分割されて選択されることを特徴とする請求項
   １に記載された半導体集積回路装置。
4. 【請求項４】 前記所定数のメモリセルの集合は、同一
   行内に複数設けられ、この同一行内の各メモリセルの集
   合に設けられた副データ線は、前記所定の列アドレス信
   号に基づき前記主データ線に選択的に接続されることを
   特徴とする請求項３に記載された半導体集積回路装置。
5. 【請求項５】 前記主データ線が複数設けられ、異なる
   主データ線に接続される複数のメモリセルが、同一行内
   に混在するように配置されたことを特徴とする請求項１
   に記載された半導体集積回路装置。
6. 【請求項６】 前記複数のメモリセルは、隣接するよう
   に配置されたことを特徴とする請求項５に記載された半
   導体集積回路装置。
7. 【請求項７】 前記複数のメモリセルがなすメモリアレ
   イ内に、行の選択信号を中継するためのバッファをさら
   に備えたことを特徴とする請求項１に記載された半導体
   集積回路装置。
8. 【請求項８】 前記バッファは、前記所定数のメモリセ
   ルの集合に対応づけて設けられたことを特徴とする請求
   項７に記載された半導体集積回路装置。
9. 【請求項９】 前記所定の列アドレス信号の配線は、前
   記主データ線と略平行に設けられたことを特徴とする請
   求項３に記載された半導体集積回路装置。
10. 【請求項１０】 前記主データ線の近傍に、前記所定の
    列アドレス信号と所定の行プリデコード信号とに基づき
    前記所定数のメモリセルの集合を選択する信号を生成す
    るための論理回路を設けたことを特徴とする請求項９に
    記載された半導体集積回路装置。
11. 【請求項１１】 前記複数の副データ線の各々は、隣接
    する２つの行に属するメモリセルに共有されたことを特
    徴とする請求項１に記載された半導体集積回路装置。
12. 【請求項１２】 前記隣接する２つの行に属するメモリ
    セルであって同一の列に属する１対のメモリセルは、そ
    の記憶ノードを前記副データ線に接続するためのトラン
    ジスタを共有して構成されたことを特徴とする請求項１
    １に記載された半導体集積回路装置。