JP3304909B2 - 半導体集積回路装置 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、同一半導体基板上に主記憶部と副記憶部とが
形成され、主記憶部と副記憶部との間にデータ転送回路
を持つ半導体集積回路装置に関する。
置に関し、同一半導体基板上に主記憶部と副記憶部とが
形成され、主記憶部と副記憶部との間にデータ転送回路
を持つ半導体集積回路装置に関する。
【０００２】
【従来の技術】一般にコンピュータシステムに用いられ
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化（特にＭＰＵの
高速化）に対して主記憶部を構成するＤＲＡＭの高速化
もなされてはいるが、ＭＰＵの高速化に対しては不十分
であり、ＭＰＵと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡ
ＭやＥＣＬＲＡＭなどが用いられている。
【０００３】キャッシュメモリの実装形態としては、一
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭ
との間で、データを双方向に転送可能な構成になってい
る。
【０００４】これらの先行技術には、キャッシュミスヒ
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平４−２５２４８６
号、特開平４−３１８３８９号、特開平５−２８７２号
に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、ＳＲＡＭ部から
ＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送（コピーバック）を速くするこ
とを可能にしている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術によれば、双方向転送ゲート回路の占有面積
が大きく、設置できる回路数が制限される結果、転送バ
ス線の数も制限される。このため前記ＤＲＡＭアレイと
ＳＲＡＭアレイ間で一度に転送できるビット数は１６ビ
ットに制限されている。一般的には一度に転送するビッ
ト数が少ないほどキャッシュヒット率が低下する。
た従来技術によれば、双方向転送ゲート回路の占有面積
が大きく、設置できる回路数が制限される結果、転送バ
ス線の数も制限される。このため前記ＤＲＡＭアレイと
ＳＲＡＭアレイ間で一度に転送できるビット数は１６ビ
ットに制限されている。一般的には一度に転送するビッ
ト数が少ないほどキャッシュヒット率が低下する。
【０００６】また、近年では図７０に示すような複数の
処理装置からのアクセス要求を受けた場合のキャッシュ
ヒット率の低下の問題がある。複数の処理装置（メモリ
マスタ）からのアクセス要求を受ける場合には異なるセ
ット（行）のアドレスの要求をされることが多くなる。
この場合、図７０のメインメモリとして上記ＣＤＲＡＭ
やＥＤＲＡＭを使用すると、キャッシュヒット率は低下
し、システム全体の高速化が制限されることがある。こ
のような複数の処理装置（メモリマスタ）を持つシステ
ムの増加に伴い、メモリ部も従来の主に１種のアクセス
要求に対応するものよりも複数種のアクセス要求に対応
できるものが必要とされる。
処理装置からのアクセス要求を受けた場合のキャッシュ
ヒット率の低下の問題がある。複数の処理装置（メモリ
マスタ）からのアクセス要求を受ける場合には異なるセ
ット（行）のアドレスの要求をされることが多くなる。
この場合、図７０のメインメモリとして上記ＣＤＲＡＭ
やＥＤＲＡＭを使用すると、キャッシュヒット率は低下
し、システム全体の高速化が制限されることがある。こ
のような複数の処理装置（メモリマスタ）を持つシステ
ムの増加に伴い、メモリ部も従来の主に１種のアクセス
要求に対応するものよりも複数種のアクセス要求に対応
できるものが必要とされる。
【０００７】さらに、上述の問題に加え、以下に説明す
るように、この種の半導体記憶装置は、外部クロックに
同期してアドレス信号を取り込むものとなっており、内
部アドレス信号を生成するまでに時間を要するという問
題がある。図７１に、従来の半導体記憶装置における内
部アドレス信号を生成するための回路構成を示す。同図
に示すように、この装置の動作の基準を与えるクロック
信号ＣＬＫと、外部アドレス信号Ａｉと、各種の制御信
号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、レシーバ回
路６００１〜６００６を介して入力される。このレシー
バ回路６００１〜６００６は、外部の信号を装置内部で
取り扱うのに適した信号に変換する。レシーバ回路６０
０１を介して取り込まれたクロック信号ＣＬＫは、内部
クロック信号生成回路６０１０に入力されて、所定のデ
ューティを有する内部クロック信号ＩＣＬＫが生成され
る。
るように、この種の半導体記憶装置は、外部クロックに
同期してアドレス信号を取り込むものとなっており、内
部アドレス信号を生成するまでに時間を要するという問
題がある。図７１に、従来の半導体記憶装置における内
部アドレス信号を生成するための回路構成を示す。同図
に示すように、この装置の動作の基準を与えるクロック
信号ＣＬＫと、外部アドレス信号Ａｉと、各種の制御信
号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、レシーバ回
路６００１〜６００６を介して入力される。このレシー
バ回路６００１〜６００６は、外部の信号を装置内部で
取り扱うのに適した信号に変換する。レシーバ回路６０
０１を介して取り込まれたクロック信号ＣＬＫは、内部
クロック信号生成回路６０１０に入力されて、所定のデ
ューティを有する内部クロック信号ＩＣＬＫが生成され
る。
【０００８】レシーバ回路６００２を介して取り込まれ
たアドレス信号Ａｉは、アドレスラッチ回路６０１１で
ラッチされ、内部アドレス信号ＩＡｉが生成される。各
種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、
コマンドラッチ回路６０１２に入力され、リードライト
コマンド信号とアクティブコマンド信号が生成される。
リードライト信号生成回路６０１３は、リードライトコ
マンド信号を入力してリード／ライト信号およびカラム
アドレスラッチ信号を生成する。アクティブ信号生成回
路６０１４は、アクティブコマンド信号を入力してアク
ティブ信号およびロウアドレスラッチ信号を生成する。
たアドレス信号Ａｉは、アドレスラッチ回路６０１１で
ラッチされ、内部アドレス信号ＩＡｉが生成される。各
種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、
コマンドラッチ回路６０１２に入力され、リードライト
コマンド信号とアクティブコマンド信号が生成される。
リードライト信号生成回路６０１３は、リードライトコ
マンド信号を入力してリード／ライト信号およびカラム
アドレスラッチ信号を生成する。アクティブ信号生成回
路６０１４は、アクティブコマンド信号を入力してアク
ティブ信号およびロウアドレスラッチ信号を生成する。
【０００９】カラムアドレスラッチ回路６０２０は、リ
ード／ライト信号生成回路からのカラムアドレスラッチ
信号をトリガーとしてアドレスラッチ回路からの内部ア
ドレス信号ＩＡｉをラッチし、カラムアドレス信号Ｙｉ
を生成する。このカラムアドレスレス信号Ｙｉはカウン
ター回路６０２１に与えられてカウンター出力アドレス
信号が生成される。このカウンター出力アドレス信号
は、カラムアドレスラッチ回路６０２０に与えられ、例
えばバーストモードでのカラムアドレス信号として使用
される。ロウアドレスラッチ回路６０２２は、アクティ
ブ信号生成回路６０１４からのロウアドレスラッチ信号
をトリガーとしてアドレスラッチ回路からの内部アドレ
ス信号ＩＡｉをラッチし、ロウアドレス信号Ｘｉを生成
する。
ード／ライト信号生成回路からのカラムアドレスラッチ
信号をトリガーとしてアドレスラッチ回路からの内部ア
ドレス信号ＩＡｉをラッチし、カラムアドレス信号Ｙｉ
を生成する。このカラムアドレスレス信号Ｙｉはカウン
ター回路６０２１に与えられてカウンター出力アドレス
信号が生成される。このカウンター出力アドレス信号
は、カラムアドレスラッチ回路６０２０に与えられ、例
えばバーストモードでのカラムアドレス信号として使用
される。ロウアドレスラッチ回路６０２２は、アクティ
ブ信号生成回路６０１４からのロウアドレスラッチ信号
をトリガーとしてアドレスラッチ回路からの内部アドレ
ス信号ＩＡｉをラッチし、ロウアドレス信号Ｘｉを生成
する。
【００１０】図７２にアドレスラッチ回路６０１１の構
成例を示す。この図に示すように、アドレスラッチ回路
６０１１は、内部クロック信号がＬレベルのときに外部
からのアドレス信号ＣＡｉを通過させ、内部クロック信
号がＨレベルのときにこのアドレス信号ＣＡｉをラッチ
するマスタラッチ回路６０１１Ａと、内部クロック信号
がＨレベルのときにマスタ側の信号を通過させ、内部ク
ロック信号がＬレベルのときにこの信号をラッチするス
レーブラッチ回路６０１１Ｂとから構成される。即ち、
この構成によれば、クロック信号ＩＣＬＫの立ち上がり
エッジでアドレス信号がマスタ側にラッチされ、クロッ
ク信号ＩＣＬＫの立ち下がりエッジでスレーブ側にラッ
チされて内部アドレス信号ＩＡｉが出力される。
成例を示す。この図に示すように、アドレスラッチ回路
６０１１は、内部クロック信号がＬレベルのときに外部
からのアドレス信号ＣＡｉを通過させ、内部クロック信
号がＨレベルのときにこのアドレス信号ＣＡｉをラッチ
するマスタラッチ回路６０１１Ａと、内部クロック信号
がＨレベルのときにマスタ側の信号を通過させ、内部ク
ロック信号がＬレベルのときにこの信号をラッチするス
レーブラッチ回路６０１１Ｂとから構成される。即ち、
この構成によれば、クロック信号ＩＣＬＫの立ち上がり
エッジでアドレス信号がマスタ側にラッチされ、クロッ
ク信号ＩＣＬＫの立ち下がりエッジでスレーブ側にラッ
チされて内部アドレス信号ＩＡｉが出力される。
【００１１】図７３に、コマンドラッチ回路６０１２に
構成例を示す。この図に示すように、上述のレシーバ回
路６００３〜６００６から出力された各種の制御信号Ｃ
ＣＳ（ＣＳＢに対応する制御信号），ＣＲＡＳ（ＲＡＳ
Ｂに対応する制御信号），ＣＣＡＳ（ＣＡＳＢに対応す
る制御信号），ＣＷＥ（ＷＥＢに対応する制御信号）
は、内部クロック信号ＩＣＬＫの立ち上がりエッジで、
それぞれマスタラッチ回路群６０１２Ａにラッチされ、
ゲート回路６０１２Ｂで論理積が演算される。この論理
積として得られた信号は、内部クロック信号ＩＣＬＫの
立ち下がりエッジでスレーブラッチ回路群６０１２Ｃに
ラッチされ、リードライトコマンド信号とアクティブコ
マンド信号が生成される。
構成例を示す。この図に示すように、上述のレシーバ回
路６００３〜６００６から出力された各種の制御信号Ｃ
ＣＳ（ＣＳＢに対応する制御信号），ＣＲＡＳ（ＲＡＳ
Ｂに対応する制御信号），ＣＣＡＳ（ＣＡＳＢに対応す
る制御信号），ＣＷＥ（ＷＥＢに対応する制御信号）
は、内部クロック信号ＩＣＬＫの立ち上がりエッジで、
それぞれマスタラッチ回路群６０１２Ａにラッチされ、
ゲート回路６０１２Ｂで論理積が演算される。この論理
積として得られた信号は、内部クロック信号ＩＣＬＫの
立ち下がりエッジでスレーブラッチ回路群６０１２Ｃに
ラッチされ、リードライトコマンド信号とアクティブコ
マンド信号が生成される。
【００１２】図７４に、リードライト信号生成回路の構
成例を示す。内部クロック信号ＩＣＬＫはインバータチ
ェーン６０１３Ａにより所定の遅延時間が与えられ、Ｎ
ＡＮＤ回路６０１３Ｂ，６０１３Ｃの一方の入力信号と
される。上述のリードライトコマンド信号と、バースト
モードに活性化されるバースト信号は、ＮＡＮＤ回路６
０１３Ｂ，６０１３Ｃの他方の入力信号とされる。ＮＡ
ＮＤ回路６０１３Ｂ，６０１３Ｃの出力信号はＮＡＮＤ
回路６０１３Ｄに与えられる。ＮＡＮＤ回路６０１３Ｄ
の出力信号は、インバータチェーン６０１３Ｅにより所
定の遅延時間が与えられてリードライト信号とされる。
成例を示す。内部クロック信号ＩＣＬＫはインバータチ
ェーン６０１３Ａにより所定の遅延時間が与えられ、Ｎ
ＡＮＤ回路６０１３Ｂ，６０１３Ｃの一方の入力信号と
される。上述のリードライトコマンド信号と、バースト
モードに活性化されるバースト信号は、ＮＡＮＤ回路６
０１３Ｂ，６０１３Ｃの他方の入力信号とされる。ＮＡ
ＮＤ回路６０１３Ｂ，６０１３Ｃの出力信号はＮＡＮＤ
回路６０１３Ｄに与えられる。ＮＡＮＤ回路６０１３Ｄ
の出力信号は、インバータチェーン６０１３Ｅにより所
定の遅延時間が与えられてリードライト信号とされる。
【００１３】また、インバータチェーン６０１３Ａによ
り遅延された内部クロック信号ＩＣＬＫとリードライト
コマンド信号はＮＡＮＤ回路６０１３Ｆに与えられ、イ
ンバータ６０１３Ｇからカラムアドレスラッチ信号とし
て出力される。このカラムアドレスラッチ信号は、後述
するカラムアドレスラッチ回路６０２０にトリガーとし
て与えられるもので、カラムアドレスラッチ回路６０２
０に入力されるアドレス信号が確定してからカラムアド
レスラッチ信号が活性化されるように、インバータチェ
ーン６０１３Ａでの遅延時間が設定される。
り遅延された内部クロック信号ＩＣＬＫとリードライト
コマンド信号はＮＡＮＤ回路６０１３Ｆに与えられ、イ
ンバータ６０１３Ｇからカラムアドレスラッチ信号とし
て出力される。このカラムアドレスラッチ信号は、後述
するカラムアドレスラッチ回路６０２０にトリガーとし
て与えられるもので、カラムアドレスラッチ回路６０２
０に入力されるアドレス信号が確定してからカラムアド
レスラッチ信号が活性化されるように、インバータチェ
ーン６０１３Ａでの遅延時間が設定される。
【００１４】図７５に、カラムアドレスラッチ回路６０
２０の構成例を示す。この図に示すように、カラムアド
レスラッチ回路６０２０は、カラムアドレスラッチ信号
をトリガーとして内部アドレス信号ＩＡｉを取り込むゲ
ート回路６０２０Ａと、カウンター出力アドレスラッチ
信号をトリガーとしてカウンター出力アドレスレ信号を
取り込むゲート回路６０２０Ｂと、これらゲート回路の
出力信号を保持するフリップフロップ６０２０Ｃと、イ
ンバータ６０２０Ｄとからなる。このカラムアドレスラ
ッチ回路６０２０によれば、カラムアドレスラッチ信号
としてＨレベルのパルス信号が与えられたとき、アドレ
ス信号ＩＡｉを取り込んでフリップフロップ６０２０Ｃ
で保持し、アドレス信号Ｙｉを出力する。
２０の構成例を示す。この図に示すように、カラムアド
レスラッチ回路６０２０は、カラムアドレスラッチ信号
をトリガーとして内部アドレス信号ＩＡｉを取り込むゲ
ート回路６０２０Ａと、カウンター出力アドレスラッチ
信号をトリガーとしてカウンター出力アドレスレ信号を
取り込むゲート回路６０２０Ｂと、これらゲート回路の
出力信号を保持するフリップフロップ６０２０Ｃと、イ
ンバータ６０２０Ｄとからなる。このカラムアドレスラ
ッチ回路６０２０によれば、カラムアドレスラッチ信号
としてＨレベルのパルス信号が与えられたとき、アドレ
ス信号ＩＡｉを取り込んでフリップフロップ６０２０Ｃ
で保持し、アドレス信号Ｙｉを出力する。
【００１５】以下、図７６に示す波形図を参照し、カラ
ムアドレス信号Ｙｉを生成する場合を例として、この従
来技術にかかる内部アドレス生成回路系の動作を説明す
る。内部クロック信号生成回路６０１０により外部のク
ロック信号ＣＬＫから内部のクロック信号ＩＣＬＫを生
成する。アドレスラッチ回路６０１１は、内部クロック
信号に基づき外部のアドレス信号ＣＡｉをラッチして内
部アドレス信号ＩＡｉを生成し、カラムアドレスラッチ
回路６０２０に出力する。
ムアドレス信号Ｙｉを生成する場合を例として、この従
来技術にかかる内部アドレス生成回路系の動作を説明す
る。内部クロック信号生成回路６０１０により外部のク
ロック信号ＣＬＫから内部のクロック信号ＩＣＬＫを生
成する。アドレスラッチ回路６０１１は、内部クロック
信号に基づき外部のアドレス信号ＣＡｉをラッチして内
部アドレス信号ＩＡｉを生成し、カラムアドレスラッチ
回路６０２０に出力する。
【００１６】一方、コマンドラッチ回路６０１２は、内
部クロック信号ＩＣＬＫに基づき各種の制御信号ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをラッチして、所定の
論理演算を行い、リードライトコマンド信号を出力す
る。リードライト信号生成回路６０１３は、内部クロッ
ク信号ＩＣＬＫとリードライト信号から、内部クロック
信号ＩＣＬＫのパルス波形が反映されたカラムアドレス
ラッチ信号を生成する。カラムアドレスラッチ回路６０
２０は、このカラムアドレスラッチ信号をトリガーとし
て内部アドレス信号ＩＡｉをラッチして、カラムアドレ
ス信号Ｙｉを出力する。
部クロック信号ＩＣＬＫに基づき各種の制御信号ＣＳ
Ｂ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをラッチして、所定の
論理演算を行い、リードライトコマンド信号を出力す
る。リードライト信号生成回路６０１３は、内部クロッ
ク信号ＩＣＬＫとリードライト信号から、内部クロック
信号ＩＣＬＫのパルス波形が反映されたカラムアドレス
ラッチ信号を生成する。カラムアドレスラッチ回路６０
２０は、このカラムアドレスラッチ信号をトリガーとし
て内部アドレス信号ＩＡｉをラッチして、カラムアドレ
ス信号Ｙｉを出力する。
【００１７】ところで、上述の内部アドレス生成回路系
の構成によれば、外部のアドレス信号や各種の制御信号
を、アドレスラッチ回路６０１１やコマンドラッチ回路
６０１２に一旦ラッチし、この後、制御信号で指定され
る動作に応じてカラムアドレス信号やロウアドレス信号
を生成するための動作が行われる。ここで、例えばカラ
ムアドレス信号Ｙｉを生成する過程において、外部のア
ドレス信号は、クロック信号ＩＣＬＫに基づきマスタス
レーブラッチ動作を行うアドレスラッチ回路６０１１を
通過するため、カラムアドレス信号Ｙｉの生成に時間を
要する。
の構成によれば、外部のアドレス信号や各種の制御信号
を、アドレスラッチ回路６０１１やコマンドラッチ回路
６０１２に一旦ラッチし、この後、制御信号で指定され
る動作に応じてカラムアドレス信号やロウアドレス信号
を生成するための動作が行われる。ここで、例えばカラ
ムアドレス信号Ｙｉを生成する過程において、外部のア
ドレス信号は、クロック信号ＩＣＬＫに基づきマスタス
レーブラッチ動作を行うアドレスラッチ回路６０１１を
通過するため、カラムアドレス信号Ｙｉの生成に時間を
要する。
【００１８】また、カラムアドレスラッチ回路６０２０
で内部アドレス信号ＩＡｉをラッチする際、内部アドレ
ス信号ＩＡｉが確定している必要がある。このため、上
述のインバータチェーン６０１３Ａによりカラムアドレ
スラッチ信号を遅延させて、内部アドレス信号ＩＡｉの
確定後にカラムアドレスラッチ回路６０２０を動作させ
ている。このため、内部のカラムアドレス信号Ｙｉがさ
らに遅れて生成されることとなる。
で内部アドレス信号ＩＡｉをラッチする際、内部アドレ
ス信号ＩＡｉが確定している必要がある。このため、上
述のインバータチェーン６０１３Ａによりカラムアドレ
スラッチ信号を遅延させて、内部アドレス信号ＩＡｉの
確定後にカラムアドレスラッチ回路６０２０を動作させ
ている。このため、内部のカラムアドレス信号Ｙｉがさ
らに遅れて生成されることとなる。
【００１９】この発明は、上記事情に鑑みてなされたも
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、外部クロック信号に基づき外
部からアドレスや各種の制御信号を取り込んで内部アド
レス信号を高速に生成することのできる半導体集積回路
装置を提供することを目的とする。
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、外部クロック信号に基づき外
部からアドレスや各種の制御信号を取り込んで内部アド
レス信号を高速に生成することのできる半導体集積回路
装置を提供することを目的とする。
【００２０】
【００２１】
【００２２】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。 請求項１の発明
は、外部クロック信号（例えば後述する外部クロック信
号ＣＬＫに相当する要素）に同期しながら外部アドレス
信号と外部制御信号と（例えば後述するアドレス信号Ａ
ｉや各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂに相当する要素）を同一クロックサイクルで取り込ん
で動作するように構成された半導体集積回路装置であっ
て、前記外部クロック信号の一方向の変化を検出して第
１論理レベルとなり、所定のパルス幅の後に第２論理レ
ベルとなる内部クロック信号（例えば後述する内部クロ
ック信号ＩＣＬＫに相当する要素）を生成する内部クロ
ック信号生成回路（例えば後述する内部クロック信号生
成回路７０１０に相当する構成要素）と、前記内部クロ
ック信号が第２論理レベルのとき、前記外部制御信号を
転送する第１ゲートを有し、該第１ゲートの第１出力端
に転送された前記外部制御信号を前記内部クロック信号
に基づき保持して前記外部信号をラッチするラッチ回路
（例えば後述するトランスファゲート７０３２Ａ、イン
バータ７０３２Ｂ、フリップフロップ７０３２Ｃに相当
する構成要素）と、前記内部クロック信号が第１論理レ
ベルのとき、前記第１出力端に保持された前記外部制御
信号の論理を反映させて前記所定のパルス幅を有する内
部制御信号を生成する内部制御信号生成回路（例えば後
述するゲート回路７０３２Ｇに相当する構成要素）と、
前記内部クロック信号が第２論理レベルのとき、前記外
部アドレス信号を転送する第２ゲートを有し、該第２ゲ
ートの第２出力端に転送された前記外部アドレス信号を
ラッチする外部アドレス信号ラッチ回路（例えば後述す
るトランスファゲート８０２０Ａ、インバータ８０２０
Ｂ、フリップフロップ８０２０Ｃに相当する構成要素）
と、前記内部制御信号が生成されたとき、前記外部アド
レス信号ラッチ回路にラッチされた外部アドレス信号の
論理を反映させて内部アドレス信号を生成し、該内部ア
ドレス信号を行選択回路または列選択回路に供給する内
部アドレス信号生成回路（例えば後述するトライステー
トバッファ８０２０Ｄ、フリップフロップ８０２０Ｇか
ら構成される回路に相当する構成要素）と、を備えたこ
とを特徴とする。
め、この発明は以下の構成を有する。 請求項１の発明
は、外部クロック信号（例えば後述する外部クロック信
号ＣＬＫに相当する要素）に同期しながら外部アドレス
信号と外部制御信号と（例えば後述するアドレス信号Ａ
ｉや各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂに相当する要素）を同一クロックサイクルで取り込ん
で動作するように構成された半導体集積回路装置であっ
て、前記外部クロック信号の一方向の変化を検出して第
１論理レベルとなり、所定のパルス幅の後に第２論理レ
ベルとなる内部クロック信号（例えば後述する内部クロ
ック信号ＩＣＬＫに相当する要素）を生成する内部クロ
ック信号生成回路（例えば後述する内部クロック信号生
成回路７０１０に相当する構成要素）と、前記内部クロ
ック信号が第２論理レベルのとき、前記外部制御信号を
転送する第１ゲートを有し、該第１ゲートの第１出力端
に転送された前記外部制御信号を前記内部クロック信号
に基づき保持して前記外部信号をラッチするラッチ回路
（例えば後述するトランスファゲート７０３２Ａ、イン
バータ７０３２Ｂ、フリップフロップ７０３２Ｃに相当
する構成要素）と、前記内部クロック信号が第１論理レ
ベルのとき、前記第１出力端に保持された前記外部制御
信号の論理を反映させて前記所定のパルス幅を有する内
部制御信号を生成する内部制御信号生成回路（例えば後
述するゲート回路７０３２Ｇに相当する構成要素）と、
前記内部クロック信号が第２論理レベルのとき、前記外
部アドレス信号を転送する第２ゲートを有し、該第２ゲ
ートの第２出力端に転送された前記外部アドレス信号を
ラッチする外部アドレス信号ラッチ回路（例えば後述す
るトランスファゲート８０２０Ａ、インバータ８０２０
Ｂ、フリップフロップ８０２０Ｃに相当する構成要素）
と、前記内部制御信号が生成されたとき、前記外部アド
レス信号ラッチ回路にラッチされた外部アドレス信号の
論理を反映させて内部アドレス信号を生成し、該内部ア
ドレス信号を行選択回路または列選択回路に供給する内
部アドレス信号生成回路（例えば後述するトライステー
トバッファ８０２０Ｄ、フリップフロップ８０２０Ｇか
ら構成される回路に相当する構成要素）と、を備えたこ
とを特徴とする。
【００２３】第２の発明は、外部クロック信号（例えば
後述する外部クロック信号ＣＬＫに相当する要素）に同
期して外部アドレス信号と外部制御信号（例えば後述す
る各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
に相当する要素）とを同一クロックサイクルで取り込ん
で動作するように構成された半導体集積回路装置であっ
て、前記外部クロック信号の一方向の変化を検出して第
１論理レベルとなり、所定のパルス幅の後に第２論理レ
ベルとなる内部クロック信号を生成する内部クロック信
号生成回路（例えば後述する内部クロック信号生成回路
８０１０に相当する構成要素）と、前記内部クロック信
号が第２論理レベルのとき、前記外部制御信号を転送す
る第１ゲートを有し、該第１ゲートの第１出力端に転送
された前記外部制御信号を前記内部クロック信号に基づ
き保持して前記外部制御信号をラッチするラッチ回路
（例えば後述するトランスファゲート８０１１Ａ〜８０
１１Ｃ、インバータ８０１１Ｄ、フリップフロップ８０
１１Ｅ〜８０１１Ｇから構成される回路に相当する構成
要素）と、前記内部クロック信号が第１論理レベルのと
き、前記第１出力端に保持された前記外部制御信号の論
理を反映させて前記所定のパルス幅を有する内部制御信
号を生成する内部制御信号生成回路（例えば後述するＮ
ＡＮＤ回路８０１１Ｈ、インバータ８０１１Ｊ、ＮＡＮ
Ｄ回路８０１１Ｋから構成される回路に相当する構成要
素）と、前記内部クロック信号が第２論理レベルのと
き、前記外部アドレス信号を転送する第２ゲートを有
し、該第２ゲートの第２出力端に転送された前記外部ア
ドレス信号をラッチする外部アドレス信号ラッチ回路
（例えば後述するトランスファゲート７０３２Ａ、イン
バータ７０３２Ｂ、フリップフロップ７０３２Ｃに相当
する構成要素）と、前記内部制御信号が生成されたと
き、前記外部アドレス信号ラッチ回路にラッチされた外
部アドレス信号の論理を反映させて所定のパルス幅を有
する内部アドレス信号を生成し、該内部アドレス信号を
行選択回路または列選択回路に供給す る内部アドレス信
号生成回路（例えば後述するゲート回路７０３２Ｇに相
当する構成要素）と、を備えたことを特徴とする。
後述する外部クロック信号ＣＬＫに相当する要素）に同
期して外部アドレス信号と外部制御信号（例えば後述す
る各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ
に相当する要素）とを同一クロックサイクルで取り込ん
で動作するように構成された半導体集積回路装置であっ
て、前記外部クロック信号の一方向の変化を検出して第
１論理レベルとなり、所定のパルス幅の後に第２論理レ
ベルとなる内部クロック信号を生成する内部クロック信
号生成回路（例えば後述する内部クロック信号生成回路
８０１０に相当する構成要素）と、前記内部クロック信
号が第２論理レベルのとき、前記外部制御信号を転送す
る第１ゲートを有し、該第１ゲートの第１出力端に転送
された前記外部制御信号を前記内部クロック信号に基づ
き保持して前記外部制御信号をラッチするラッチ回路
（例えば後述するトランスファゲート８０１１Ａ〜８０
１１Ｃ、インバータ８０１１Ｄ、フリップフロップ８０
１１Ｅ〜８０１１Ｇから構成される回路に相当する構成
要素）と、前記内部クロック信号が第１論理レベルのと
き、前記第１出力端に保持された前記外部制御信号の論
理を反映させて前記所定のパルス幅を有する内部制御信
号を生成する内部制御信号生成回路（例えば後述するＮ
ＡＮＤ回路８０１１Ｈ、インバータ８０１１Ｊ、ＮＡＮ
Ｄ回路８０１１Ｋから構成される回路に相当する構成要
素）と、前記内部クロック信号が第２論理レベルのと
き、前記外部アドレス信号を転送する第２ゲートを有
し、該第２ゲートの第２出力端に転送された前記外部ア
ドレス信号をラッチする外部アドレス信号ラッチ回路
（例えば後述するトランスファゲート７０３２Ａ、イン
バータ７０３２Ｂ、フリップフロップ７０３２Ｃに相当
する構成要素）と、前記内部制御信号が生成されたと
き、前記外部アドレス信号ラッチ回路にラッチされた外
部アドレス信号の論理を反映させて所定のパルス幅を有
する内部アドレス信号を生成し、該内部アドレス信号を
行選択回路または列選択回路に供給す る内部アドレス信
号生成回路（例えば後述するゲート回路７０３２Ｇに相
当する構成要素）と、を備えたことを特徴とする。
【００２４】請求項３の発明は、請求項１または２の何
れかの発明において、前記内部アドレス信号生成回路と
並列に外部から予め外部アドレス信号を取り込み、前記
内部クロック信号に基づき前記所定のパルス幅に応じた
期間にわたって前記外部アドレス信号をラッチする第１
のラッチ回路（例えば後述するトランスファゲート７０
３２Ａ、インバータ７０３２Ｂ、フリップフロップ７０
３２Ｃに対応する構成要素）と、前記内部クロック信号
に基づき、前記第１のラッチ回路にラッチされた外部ア
ドレス信号を該第１のラッチ回路とは反対の位相でラッ
チする第２のラッチ回路（例えば後述するアドレスラッ
チ回路７０３２０に相当する構成要素）と、をさらに備
えたことを特徴とする。
れかの発明において、前記内部アドレス信号生成回路と
並列に外部から予め外部アドレス信号を取り込み、前記
内部クロック信号に基づき前記所定のパルス幅に応じた
期間にわたって前記外部アドレス信号をラッチする第１
のラッチ回路（例えば後述するトランスファゲート７０
３２Ａ、インバータ７０３２Ｂ、フリップフロップ７０
３２Ｃに対応する構成要素）と、前記内部クロック信号
に基づき、前記第１のラッチ回路にラッチされた外部ア
ドレス信号を該第１のラッチ回路とは反対の位相でラッ
チする第２のラッチ回路（例えば後述するアドレスラッ
チ回路７０３２０に相当する構成要素）と、をさらに備
えたことを特徴とする。
【００２５】請求項４の発明は、請求項１または２の何
れかの発明において、前記内部クロック信号に基づき、
前記内部アドレス信号生成回路にラッチされた外部アド
レス信号を該内部アドレス信号ラッチ回路とは反対の位
相でラッチするラッチ回路（例えば後述するアドレスラ
ッチ回路７０３２０に相当する構成要素）をさらに備え
たことを特徴とする。
れかの発明において、前記内部クロック信号に基づき、
前記内部アドレス信号生成回路にラッチされた外部アド
レス信号を該内部アドレス信号ラッチ回路とは反対の位
相でラッチするラッチ回路（例えば後述するアドレスラ
ッチ回路７０３２０に相当する構成要素）をさらに備え
たことを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。
【００２７】以下、主に主記憶部として６４Ｍビットの
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。
【００２８】（２）ブロック図 図１は、この発明の一実施例による半導体記憶装置の全
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。
【００２９】ＤＲＡＭ部１０１は、行及び列からなるマ
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。
【００３０】さらにＤＲＡＭアレイ１１０は、メモリセ
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。
【００３１】ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。
【００３２】なお、本実施例では、主記憶部にＤＲＡＭ
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。
【００３３】（３）システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。
【００３４】本発明の機能を有する半導体記憶装置は、
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。
【００３５】また、図２において半導体記憶装置１００
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。
【００３６】（４）ピン配置 図４は、本発明による半導体記憶装置のパッケージのピ
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。
【００３７】以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは、基準クロック信号で、
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。
【００３８】／ＣＳ：チップセレクト信号／ＣＳは、外
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。 ／ＲＡＳ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥは、ともに組み合わせることで半導体記
憶装置の動作を決定するための信号である。
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。 ／ＲＡＳ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥは、ともに組み合わせることで半導体記
憶装置の動作を決定するための信号である。
【００３９】Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。
【００４０】（５）基本動作 以下、本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。
【００４１】図５においては基準クロック信号ＣＬＫの
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。
【００４２】次に、図５に示した各コマンドについて順
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。
【００４３】図２４に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。
【００４４】２．「ライトコマンド」 ライトコマンドは、ＳＲＡＭセルにデータを書き込む動
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。
【００４５】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２５に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。
レス信号とデータの流れを図２５に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。
【００４６】図２４及び図２５に示すように、リードコ
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。
【００４７】３．「プリフェッチコマンド」 プリフェッチコマンドは、ＤＲＡＭセル群からＳＲＡＭ
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。
【００４８】図２６に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。
【００４９】４．「オートプリチャージを伴ったプリフ
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。
【００５０】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。
【００５１】５．「リストアコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。
【００５２】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。
【００５３】図２７に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。
【００５４】さらにその後、次のクロックＣＬＫ２時の
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。
【００５５】６．「オートプリチャージを伴ったリスト
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。
【００５６】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。
【００５７】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。
【００５８】それぞれのビット線に対応したセンスアン
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。
【００５９】７．「アクティブコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。
【００６０】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２８に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。
レス信号とデータの流れを図２８に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。
【００６１】すでに活性化されたバンクに対して、他の
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。
【００６２】８．「プリチャージコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。
【００６３】以下に、本コマンドによる内部動作につい
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。
【００６４】９．「全バンクプリチャージコマンド」 このコマンドは、ＤＲＡＭアレイの全バンクのプリチャ
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。
【００６５】以下に、本コマンド時の内部動作について
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。
【００６６】１０．「ＣＢＲリフレッシュコマンド」 このコマンドは、ＤＲＡＭ部セルデータのリフレッッシ
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。
【００６７】以下に本コマンドによる内部動作について
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。
【００６８】１１．「未操作コマンド」 図１６に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。
【００６９】図２０にレジスタ設定コマンド時のアドレ
スデータによる操作を示す。図２０のレジスタ設定コマ
ンド（ａ）、（ｂ）、（ｃ）、および（ｄ）の一部は、
図１８に示す１回のクロックでのコマンド入力であり、
後述するレジスタ設定コマンド（ｄ）の一部は、図１９
に示す２回のクロックでのコマンド入力である。図２０
の（ａ）は、リフレッシュカウンターのテストセットで
あり、通常のシンクロナスＤＲＡＭと同様のテストセッ
トである。本アドレスセットは、Ａ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２０の（ｂ）は、未使用のセ
ットである。本アドレスセットは、Ａ７＝Ｌ、Ａ８＝Ｈ
の入力の際に選択される。図２０の（ｃ）は、デバイス
テストのセットである。本アドレスセットは、Ａ７＝
Ｈ、Ａ８＝Ｈの入力の際に選択される。図２０の（ｄ）
は、モードレジスタ設定のセットである。本アドレスセ
ットは、Ａ７＝Ｌ、Ａ８＝Ｌの入力の際に選択され、後
述する各種データ入出力様式の設定が行われる。モード
レジスタは副記憶部の各ＳＲＡＭセル群のデータ入出力
様式を記憶する。
スデータによる操作を示す。図２０のレジスタ設定コマ
ンド（ａ）、（ｂ）、（ｃ）、および（ｄ）の一部は、
図１８に示す１回のクロックでのコマンド入力であり、
後述するレジスタ設定コマンド（ｄ）の一部は、図１９
に示す２回のクロックでのコマンド入力である。図２０
の（ａ）は、リフレッシュカウンターのテストセットで
あり、通常のシンクロナスＤＲＡＭと同様のテストセッ
トである。本アドレスセットは、Ａ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２０の（ｂ）は、未使用のセ
ットである。本アドレスセットは、Ａ７＝Ｌ、Ａ８＝Ｈ
の入力の際に選択される。図２０の（ｃ）は、デバイス
テストのセットである。本アドレスセットは、Ａ７＝
Ｈ、Ａ８＝Ｈの入力の際に選択される。図２０の（ｄ）
は、モードレジスタ設定のセットである。本アドレスセ
ットは、Ａ７＝Ｌ、Ａ８＝Ｌの入力の際に選択され、後
述する各種データ入出力様式の設定が行われる。モード
レジスタは副記憶部の各ＳＲＡＭセル群のデータ入出力
様式を記憶する。
【００７０】図２１にモードレジスタ設定の詳細な設定
項目の一覧を示す。モードレジスタ設定（１）コマンド
は、レイテンシモードと入出力アドレスシーケンス（ラ
ップタイプ）の切り替えを行うアドレスデータセットで
ある。本コマンドは、図１８のように、外部クロック信
号の１クロックで入力される。本アドレスセットは、Ａ
６＝Ｌ、Ａ７＝Ｌ、Ａ８＝Ｌの際に選択される。同時に
入力されたＡ１、Ａ２、Ａ３のデータによりレイテンシ
モード設定がされ、Ａ０のデータにより入出力アドレス
シーケンス（ラップタイプ）の設定がされる。レイテン
シモードは、Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時にレイ
テンシ＝２に設定され、他のアドレスデータ時は未設定
状態となる。入出カアドレスシーケンス（ラップタイ
プ）は、Ａ０＝Ｌの時にシーケンシャルに設定され、Ａ
０＝Ｈの時にインターリーブに設定される。
項目の一覧を示す。モードレジスタ設定（１）コマンド
は、レイテンシモードと入出力アドレスシーケンス（ラ
ップタイプ）の切り替えを行うアドレスデータセットで
ある。本コマンドは、図１８のように、外部クロック信
号の１クロックで入力される。本アドレスセットは、Ａ
６＝Ｌ、Ａ７＝Ｌ、Ａ８＝Ｌの際に選択される。同時に
入力されたＡ１、Ａ２、Ａ３のデータによりレイテンシ
モード設定がされ、Ａ０のデータにより入出力アドレス
シーケンス（ラップタイプ）の設定がされる。レイテン
シモードは、Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時にレイ
テンシ＝２に設定され、他のアドレスデータ時は未設定
状態となる。入出カアドレスシーケンス（ラップタイ
プ）は、Ａ０＝Ｌの時にシーケンシャルに設定され、Ａ
０＝Ｈの時にインターリーブに設定される。
【００７１】モードレジスタ設定（２）コマンドは、Ｓ
ＲＡＭの選択された行ごとにバースト長の設定を行うア
ドレス・データセットであり、ＳＲＡＭの行指定とバー
スト長データの入力のために、図１９のように外部クロ
ック信号の２クロックにまたがり連続して入力される。
本アドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの
際に選択される。最初のクロックＣＬＫ１でのＡ０、Ａ
１、Ａ２、Ａ３のデータによりＳＲＡＭセル群の選択を
行い、次のクロックＣＬＫ２でのＡ３、Ａ４、Ａ５のデ
ータによりＳＲＡＭセル群のバースト長を設定する。Ａ
３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は１に設定さ
れ、Ａ３＝Ｈ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は２に
設定され、Ａ３＝Ｌ、Ａ４＝Ｈ、Ａ５＝Ｌでバースト長
は４に設定され、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５＝Ｌでバー
スト長は８に設定され、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長は１６に設定される。
ＲＡＭの選択された行ごとにバースト長の設定を行うア
ドレス・データセットであり、ＳＲＡＭの行指定とバー
スト長データの入力のために、図１９のように外部クロ
ック信号の２クロックにまたがり連続して入力される。
本アドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの
際に選択される。最初のクロックＣＬＫ１でのＡ０、Ａ
１、Ａ２、Ａ３のデータによりＳＲＡＭセル群の選択を
行い、次のクロックＣＬＫ２でのＡ３、Ａ４、Ａ５のデ
ータによりＳＲＡＭセル群のバースト長を設定する。Ａ
３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は１に設定さ
れ、Ａ３＝Ｈ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は２に
設定され、Ａ３＝Ｌ、Ａ４＝Ｈ、Ａ５＝Ｌでバースト長
は４に設定され、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５＝Ｌでバー
スト長は８に設定され、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長は１６に設定される。
【００７２】以下に、各種データ入出力様式についての
簡単な説明を行う。 バースト長： 一度のリードコマンドまたはライトコマ
ンドの入力により、連続入出カされるデータの数を表
す。データの連続入出力はクロック信号に基づいて行わ
れる。図２２にリード時の各信号のタイミングを示す。
ここではバースト長は４である。すなわち、ＣＬＫ０で
リードコマンドが入カされると、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４、およびＣＬＫ５のクロックで計４つのデータ
ＤＯ−１〜ＤＯ−４が連続出力される。図２３に、ライ
ト時の各信号のタイミングを示す。バースト長は４であ
るので、ＣＬＫ０にライトコマンドが入力されると、Ｃ
ＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のクロックで計
４つのデータＤＯ−１〜ＤＯ−４が連続して取り込まれ
る。
簡単な説明を行う。 バースト長： 一度のリードコマンドまたはライトコマ
ンドの入力により、連続入出カされるデータの数を表
す。データの連続入出力はクロック信号に基づいて行わ
れる。図２２にリード時の各信号のタイミングを示す。
ここではバースト長は４である。すなわち、ＣＬＫ０で
リードコマンドが入カされると、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４、およびＣＬＫ５のクロックで計４つのデータ
ＤＯ−１〜ＤＯ−４が連続出力される。図２３に、ライ
ト時の各信号のタイミングを示す。バースト長は４であ
るので、ＣＬＫ０にライトコマンドが入力されると、Ｃ
ＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のクロックで計
４つのデータＤＯ−１〜ＤＯ−４が連続して取り込まれ
る。
【００７３】レイテンシ： リードコマンドまたはライ
トコマンドの入力から、データの入出力が可能となるま
での待機時間をクロック数で表したものである。図２２
にリード時の各信号のタイミングを示す。本実施例で
は、リード時のレイテンシは２である。すなわち、ＣＬ
Ｋ０にリードコマンドが入力されるとレイテンシは２で
あるためＣＬＫ２からデータはＤＱ端子に出力され始め
る。図２３にライト時の各信号のタイミングを示す。本
実施例ではライト時のレイテンシは０である。すなわち
ＣＬＫ０でライトコマンドが入力されると、レイテンシ
は０であるためＣＬＫ０からＤＱ瑞子のデータを取り込
み始める。
トコマンドの入力から、データの入出力が可能となるま
での待機時間をクロック数で表したものである。図２２
にリード時の各信号のタイミングを示す。本実施例で
は、リード時のレイテンシは２である。すなわち、ＣＬ
Ｋ０にリードコマンドが入力されるとレイテンシは２で
あるためＣＬＫ２からデータはＤＱ端子に出力され始め
る。図２３にライト時の各信号のタイミングを示す。本
実施例ではライト時のレイテンシは０である。すなわち
ＣＬＫ０でライトコマンドが入力されると、レイテンシ
は０であるためＣＬＫ０からＤＱ瑞子のデータを取り込
み始める。
【００７４】ラップタイプ： ラップタイプ（入出力ア
ドレスシーケンス）とは、設定されたバースト長だけ連
続してデータを入出力する時の、データ入出力のアドレ
ス順序を決定するものであり、シーケンシャルとインタ
ーリーブがある。その他の制御機能として、クロックイ
ネーブル信号ＣＫＥの制御による機能コントロールがあ
るが、これは通常のシンクロナスＤＲＡＭと全く同じコ
ントロールである。
ドレスシーケンス）とは、設定されたバースト長だけ連
続してデータを入出力する時の、データ入出力のアドレ
ス順序を決定するものであり、シーケンシャルとインタ
ーリーブがある。その他の制御機能として、クロックイ
ネーブル信号ＣＫＥの制御による機能コントロールがあ
るが、これは通常のシンクロナスＤＲＡＭと全く同じコ
ントロールである。
【００７５】以下に、本発明による半導体記憶装置の動
作の一部を簡単に説明する。 ＳＲＡＭ部に外部からの指定データがある場合のリー
ド： 図２４に示すようにリードコマンドのみで指定さ
れたデータは、データアンプを通って外部へ出力され
る。 ＳＲＡＭ部に外部からの指定データが無い場合のリー
ド： 図２８に示すように、アクティブコマンドの終了
後、図２６に示すプリフェッチコマンドを実行し、指定
データをＳＲＡＭ部へと転送する。次に図２４に示すリ
ードコマンドで指定データはデータアンプを通って外部
へ出力される。
作の一部を簡単に説明する。 ＳＲＡＭ部に外部からの指定データがある場合のリー
ド： 図２４に示すようにリードコマンドのみで指定さ
れたデータは、データアンプを通って外部へ出力され
る。 ＳＲＡＭ部に外部からの指定データが無い場合のリー
ド： 図２８に示すように、アクティブコマンドの終了
後、図２６に示すプリフェッチコマンドを実行し、指定
データをＳＲＡＭ部へと転送する。次に図２４に示すリ
ードコマンドで指定データはデータアンプを通って外部
へ出力される。
【００７６】ＳＲＡＭ部に外部からの指定データが無い
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２７で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２８に示すアクティブコマンドと図２６に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２４に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２７で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２８に示すアクティブコマンドと図２６に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２４に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。
【００７７】（６）レイアウト １．「全体レイアウト」 図３０に、この発明が適用された半導体記憶装置の一実
施例のチップ全体レイアウト図を示す。図３０に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。
施例のチップ全体レイアウト図を示す。図３０に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。
【００７８】図３０に示すように、チップ上には縦中央
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。
【００７９】ＤＲＡＭアレイ１１０−１と１１０−２の
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図３０の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図３０の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。
【００８０】図３０に示す例は、主記憶部が２バンク構
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。図３１に、各アレイに供給される電源配線ＶＣＣと
接地配線ＧＮＤを示す。これにより、同時に選択される
部分が一部に集中することがなく、内部電源配線ＶＣＣ
や内部接地配線ＧＮＤ等にかかる負担が一部に偏らない
よう構成されている。
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。図３１に、各アレイに供給される電源配線ＶＣＣと
接地配線ＧＮＤを示す。これにより、同時に選択される
部分が一部に集中することがなく、内部電源配線ＶＣＣ
や内部接地配線ＧＮＤ等にかかる負担が一部に偏らない
よう構成されている。
【００８１】以下、バンクのアレイ配置および電源配線
および接地配線についてさらに詳細に説明する。図３０
に示す例では、ＤＲＡＭアレイ１１０−１とＤＲＡＭア
レイ１１０−４はバンクＡを構成し、ＤＲＡＭアレイ１
１０−２とＤＲＡＭアレイ１１０−３はバンクＢを構成
する。すなわち、バンクＡおよびＢはそれぞれ複数のメ
モリアレイから構成される。
および接地配線についてさらに詳細に説明する。図３０
に示す例では、ＤＲＡＭアレイ１１０−１とＤＲＡＭア
レイ１１０−４はバンクＡを構成し、ＤＲＡＭアレイ１
１０−２とＤＲＡＭアレイ１１０−３はバンクＢを構成
する。すなわち、バンクＡおよびＢはそれぞれ複数のメ
モリアレイから構成される。
【００８２】また、図３１に示すように、各バンクを構
成する複数のメモリアレイには別々に電源配線および接
地配線が設けられている。換言すれば、一つの電源電位
または接地電位の供給源（パッドまたは内部電源回路）
には同時に活性化することのない異なるバンクがつなが
っている。この例では、バンクＡに着目した場合、ＤＲ
ＡＭアレイ１１０−１には電源配線ＶＣＣ１と接地配線
ＧＮＤ１が設けられ、ＤＲＡＭアレイ１１０−４には電
源配線ＶＣＣ２と接地配線ＧＮＤ２が設けられる。ま
た、バンクＢに着目した場合、ＤＲＡＭアレイ１１０−
２には電源配線ＶＣＣ２と接地配線ＧＮＤ２が設けら
れ、ＤＲＡＭアレイ１１０−３には電源配線ＶＣＣ１と
接地配線ＧＮＤ１が設けられる。このように、一つのバ
ンクに着目した場合、このバンクに属するメモリアレイ
間で電源配線および接地配線は分離されている。
成する複数のメモリアレイには別々に電源配線および接
地配線が設けられている。換言すれば、一つの電源電位
または接地電位の供給源（パッドまたは内部電源回路）
には同時に活性化することのない異なるバンクがつなが
っている。この例では、バンクＡに着目した場合、ＤＲ
ＡＭアレイ１１０−１には電源配線ＶＣＣ１と接地配線
ＧＮＤ１が設けられ、ＤＲＡＭアレイ１１０−４には電
源配線ＶＣＣ２と接地配線ＧＮＤ２が設けられる。ま
た、バンクＢに着目した場合、ＤＲＡＭアレイ１１０−
２には電源配線ＶＣＣ２と接地配線ＧＮＤ２が設けら
れ、ＤＲＡＭアレイ１１０−３には電源配線ＶＣＣ１と
接地配線ＧＮＤ１が設けられる。このように、一つのバ
ンクに着目した場合、このバンクに属するメモリアレイ
間で電源配線および接地配線は分離されている。
【００８３】なお、本発明は、電源および接地配線の両
方を共に分離することに制限されるものではなく、電源
または接地の何れか一方を分離するようにしてもよい。
また、各ＤＲＡＭアレイ間で電源および接地配線を分離
せず、電気的に接続してもよい。この場合、例えば各Ｄ
ＲＡＭアレイに対応づけて電源用パッドまたは設置用パ
ッドを設けて、各ＤＲＡＭアレイの電源配線または設置
配線の電位を安定化させればよい。
方を共に分離することに制限されるものではなく、電源
または接地の何れか一方を分離するようにしてもよい。
また、各ＤＲＡＭアレイ間で電源および接地配線を分離
せず、電気的に接続してもよい。この場合、例えば各Ｄ
ＲＡＭアレイに対応づけて電源用パッドまたは設置用パ
ッドを設けて、各ＤＲＡＭアレイの電源配線または設置
配線の電位を安定化させればよい。
【００８４】また、図３０に示す上述の例では、同一の
バンクに属するメモリアレイは、互いに対角線方向に位
置するように配置される。これにより、隣り合うメモリ
アレイが互いに異なるバンクに属するように配置され、
同一のバンクに属するメモリアレイが隣接しないように
なっている。また、図３１に示すように、で電源配線お
よび接地配線は、互いに異なるバンクに属する複数のメ
モリセルアレイで共有されている。具体的には、バンク
Ａに属するＤＲＡＭアレイ１１０−１とバンクＢに属す
るＤＲＡＭアレイ１１０−３とで電源配線ＶＣＣ１およ
び接地配線ＧＮＤ１を共有し、バンクＢに属するＤＲＡ
Ｍアレイ１１０−２とバンクＡに属するＤＲＡＭアレイ
１１０−４とで電源配線２および接地配線ＧＮＤ２を共
有している。
バンクに属するメモリアレイは、互いに対角線方向に位
置するように配置される。これにより、隣り合うメモリ
アレイが互いに異なるバンクに属するように配置され、
同一のバンクに属するメモリアレイが隣接しないように
なっている。また、図３１に示すように、で電源配線お
よび接地配線は、互いに異なるバンクに属する複数のメ
モリセルアレイで共有されている。具体的には、バンク
Ａに属するＤＲＡＭアレイ１１０−１とバンクＢに属す
るＤＲＡＭアレイ１１０−３とで電源配線ＶＣＣ１およ
び接地配線ＧＮＤ１を共有し、バンクＢに属するＤＲＡ
Ｍアレイ１１０−２とバンクＡに属するＤＲＡＭアレイ
１１０−４とで電源配線２および接地配線ＧＮＤ２を共
有している。
【００８５】上述の図３０および図３１に示す例では、
対角線方向に位置するメモリアレイが同一のバンクに属
するものとしたが、もちろんバンクＡをＤＲＡＭアレイ
１１０−１と１１０−３、バンクＢをＤＲＡＭアレイ１
１０−２と１１０−４としたり、さらに分割数を増やし
て同時選択されるエリアを分散させたり、同時選択され
るエリアを減少させることを制限するものではない。た
だし、バンクＡをＤＲＡＭアレイ１１０−１および１１
０−３とし、バンクＢをＤＲＡＭアレイ１１０−２およ
び１１０−４とした場合、例えばＤＲＡＭアレイ１１０
−１およびＤＲＡＭアレイ１１０−３に電源配線ＶＣＣ
１および接地配線ＧＮＤ１を割り付け、ＤＲＡＭアレイ
１１０−３およびＤＲＡＭアレイ１１０−４に電源配線
ＶＣＣ２および接地配線ＧＮＤ２を割り付け、同一のバ
ンクに属するＤＲＡＭアレイに対して別々の電源配線お
よび接地配線が割り付けられるように修正する必要があ
る。このように、各バンクに対するＤＲＡＭアレイおよ
び電源接地配線の割り付けを行うことにより、電源配線
および接地配線を流れる電流が分散され、この電流に起
因した配線上のノイズが抑制される。
対角線方向に位置するメモリアレイが同一のバンクに属
するものとしたが、もちろんバンクＡをＤＲＡＭアレイ
１１０−１と１１０−３、バンクＢをＤＲＡＭアレイ１
１０−２と１１０−４としたり、さらに分割数を増やし
て同時選択されるエリアを分散させたり、同時選択され
るエリアを減少させることを制限するものではない。た
だし、バンクＡをＤＲＡＭアレイ１１０−１および１１
０−３とし、バンクＢをＤＲＡＭアレイ１１０−２およ
び１１０−４とした場合、例えばＤＲＡＭアレイ１１０
−１およびＤＲＡＭアレイ１１０−３に電源配線ＶＣＣ
１および接地配線ＧＮＤ１を割り付け、ＤＲＡＭアレイ
１１０−３およびＤＲＡＭアレイ１１０−４に電源配線
ＶＣＣ２および接地配線ＧＮＤ２を割り付け、同一のバ
ンクに属するＤＲＡＭアレイに対して別々の電源配線お
よび接地配線が割り付けられるように修正する必要があ
る。このように、各バンクに対するＤＲＡＭアレイおよ
び電源接地配線の割り付けを行うことにより、電源配線
および接地配線を流れる電流が分散され、この電流に起
因した配線上のノイズが抑制される。
【００８６】以下、このノイズ抑制のメカニズムを説明
する。いま、ＤＲＡＭ部（主記憶部）とＳＲＡＭ部（副
記憶部）との間でデータ転送を行う場合、ＤＲＡＭ部を
構成するバンクＡまたはＢの何れかが択一的に選択され
る。即ち、複数のバンクのＤＲＡＭアレイが同時に活性
化されることはない。ここで、図３０および図３１にお
いて、バンクＡが選択された場合を考えると、このバン
クＡを構成するＤＲＡＭアレイ１１０−１には電源配線
ＶＣＣ１および接地配線ＧＮＤ１が設けられ、ＤＲＡＭ
アレイ１１０−４には電源配線ＶＣＣ２および接地配線
ＧＮＤ２が設けられている。すなわち、これらＤＲＡＭ
アレイには別々の電源配線および接地配線が設けられて
おり、これらのアレイ間で電源配線および接地配線は分
離されたものとなっている。
する。いま、ＤＲＡＭ部（主記憶部）とＳＲＡＭ部（副
記憶部）との間でデータ転送を行う場合、ＤＲＡＭ部を
構成するバンクＡまたはＢの何れかが択一的に選択され
る。即ち、複数のバンクのＤＲＡＭアレイが同時に活性
化されることはない。ここで、図３０および図３１にお
いて、バンクＡが選択された場合を考えると、このバン
クＡを構成するＤＲＡＭアレイ１１０−１には電源配線
ＶＣＣ１および接地配線ＧＮＤ１が設けられ、ＤＲＡＭ
アレイ１１０−４には電源配線ＶＣＣ２および接地配線
ＧＮＤ２が設けられている。すなわち、これらＤＲＡＭ
アレイには別々の電源配線および接地配線が設けられて
おり、これらのアレイ間で電源配線および接地配線は分
離されたものとなっている。
【００８７】したがって、この場合、バンクＡが活性化
されて、このバンクＡに属するＤＲＡＭアレイ１１０−
１およびＤＲＡＭアレイ１１０−４が同時に書き込み読
み出しの対象とされても、これらのＤＲＡＭアレイには
別々の電源配線および接地配線を介して電源電位および
接地電位が供給される。また、上記の電源配線ＶＣＣ１
および接地配線ＧＮＤ１にはＤＲＡＭアレイ１１０−１
に加えてＤＲＡＭアレイ１１０−３が接続され、電源配
線ＶＣＣ２および接地配線ＧＮＤ２にはＤＲＡＭアレイ
１１０−４に加えてＤＲＡＭアレイ１１０−２が接続さ
れているが、バンクＢは活性化されていないので、ＤＲ
ＡＭアレイ１１０−２およびＤＲＡＭアレイ１１０−３
での動作電流は発生しない。
されて、このバンクＡに属するＤＲＡＭアレイ１１０−
１およびＤＲＡＭアレイ１１０−４が同時に書き込み読
み出しの対象とされても、これらのＤＲＡＭアレイには
別々の電源配線および接地配線を介して電源電位および
接地電位が供給される。また、上記の電源配線ＶＣＣ１
および接地配線ＧＮＤ１にはＤＲＡＭアレイ１１０−１
に加えてＤＲＡＭアレイ１１０−３が接続され、電源配
線ＶＣＣ２および接地配線ＧＮＤ２にはＤＲＡＭアレイ
１１０−４に加えてＤＲＡＭアレイ１１０−２が接続さ
れているが、バンクＢは活性化されていないので、ＤＲ
ＡＭアレイ１１０−２およびＤＲＡＭアレイ１１０−３
での動作電流は発生しない。
【００８８】この結果、バンクＡの一部の電源配線およ
び接地配線に電流が集中することがなくなり、各ＤＲＡ
Ｍアレイの動作電流が分散される。しかも、複数のバン
クが同時に活性化されることはないので、各電源配線お
よび接地配線はバンクＡおよびバンクＢにそれぞれ属す
る複数のＤＲＡＭアレイに対して同時に電源電位および
接地電位を供給することはない。よって、各アレイの電
源配線および接地配線上のノイズが軽減され、抑制され
ることとなる。バンクＢが活性化された場合も同様にこ
のバンクＢに属する各ＤＲＡＭアレイの電流が分散さ
れ、この電流に起因したノイズが有効に抑制される。
び接地配線に電流が集中することがなくなり、各ＤＲＡ
Ｍアレイの動作電流が分散される。しかも、複数のバン
クが同時に活性化されることはないので、各電源配線お
よび接地配線はバンクＡおよびバンクＢにそれぞれ属す
る複数のＤＲＡＭアレイに対して同時に電源電位および
接地電位を供給することはない。よって、各アレイの電
源配線および接地配線上のノイズが軽減され、抑制され
ることとなる。バンクＢが活性化された場合も同様にこ
のバンクＢに属する各ＤＲＡＭアレイの電流が分散さ
れ、この電流に起因したノイズが有効に抑制される。
【００８９】（７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図３２に、動作制御回路のブロック図を示す。動作制御
回路１５０は、内部クロック発生回路４１０とコマンド
デコーダ４２０とコントロールロジック４３０、アドレ
ス制御回路４４０及びモードレジスタ４５０から構成さ
れる。内部クロック発生回路４１０は外部入力信号のＣ
ＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発生す
る。内部クロック信号ｉＣＬＫはコマンドデコーダ４２
０、コントロールロジック４３０、アドレス制御４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図３２に、動作制御回路のブロック図を示す。動作制御
回路１５０は、内部クロック発生回路４１０とコマンド
デコーダ４２０とコントロールロジック４３０、アドレ
ス制御回路４４０及びモードレジスタ４５０から構成さ
れる。内部クロック発生回路４１０は外部入力信号のＣ
ＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発生す
る。内部クロック信号ｉＣＬＫはコマンドデコーダ４２
０、コントロールロジック４３０、アドレス制御４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。
【００９０】コマンドデコーダ４２０は、各入力信号を
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。
【００９１】コントロールロジックは、ＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。
【００９２】２．「ＤＲＡＭ部」 「ＤＲＡＭ部とデータ転送回路」図１に示したＤＲＡＭ
部とデータ転送回路の具体的な構成を図３３に示す。図
３３において、ＤＲＡＭ部１０１は行列状に配置された
複数のダイナミック型メモリセルＤＭＣを持つ。メモリ
セルＤＭＣは１個のメモリトランジスタＮ１と１個のメ
モリキャパシタＣ１を含む。メモリキャパシタＣ１の対
極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えら
れる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセル
ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞ
れ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビッ
ト線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構
成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬと
ビット線ＤＢＬの交点にそれぞれ設置される。
部とデータ転送回路の具体的な構成を図３３に示す。図
３３において、ＤＲＡＭ部１０１は行列状に配置された
複数のダイナミック型メモリセルＤＭＣを持つ。メモリ
セルＤＭＣは１個のメモリトランジスタＮ１と１個のメ
モリキャパシタＣ１を含む。メモリキャパシタＣ１の対
極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えら
れる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセル
ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞ
れ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビッ
ト線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構
成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬと
ビット線ＤＢＬの交点にそれぞれ設置される。
【００９３】またＤＲＡＭ部１０１は、ビット線ＤＢＬ
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。
【００９４】ＤＲＡＭ部１０１は、ワード線ＤＷＬ１〜
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。
【００９５】図３４に、図３０に示した本発明の一実施
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図３４におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図３４におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。
【００９６】図３４に示すように、ＤＲＡＭメモリセル
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量か小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量か小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。
【００９７】図３５は、図３４のレイアウトの一部分１
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図３５にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図３５にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。
【００９８】ビット線とデータ転送バス線は、ＤＲＡＭ
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図３６に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図３２に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図３５にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。しかし
図３５に示す構成では、データ転送回路を配置し、その
データ転送回路を活性化するデータ転送活性化信号を配
線する必要上、チップ面積は増大してしまうという問題
がある。
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図３６に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図３２に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図３５にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。しかし
図３５に示す構成では、データ転送回路を配置し、その
データ転送回路を活性化するデータ転送活性化信号を配
線する必要上、チップ面積は増大してしまうという問題
がある。
【００９９】この問題を解決する一例の構成を示したの
が図３７である。図３７において、ビット線とデータ転
送バス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により選択されるＤＲＡＭビット線選択回路ＤＢＳ
Ｗ１〜ＤＢＳＷ４のみを介して接続される。これはＤＲ
ＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発生するＤ
ＲＡＭ列デコーダにデータ転送活性化信号の論理を追加
して、データ転送回路の機能を持たせることで実現でき
る。これによれば、動作時のデータ転送バス線の負荷は
大きくなるが、チップ面積を非常に小さくすることがで
きる。
が図３７である。図３７において、ビット線とデータ転
送バス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により選択されるＤＲＡＭビット線選択回路ＤＢＳ
Ｗ１〜ＤＢＳＷ４のみを介して接続される。これはＤＲ
ＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発生するＤ
ＲＡＭ列デコーダにデータ転送活性化信号の論理を追加
して、データ転送回路の機能を持たせることで実現でき
る。これによれば、動作時のデータ転送バス線の負荷は
大きくなるが、チップ面積を非常に小さくすることがで
きる。
【０１００】ＤＲＡＭ部の活性化と列選択及びデータ転
送の動作を図３３と図３５を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図３３において、
図３２に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。
送の動作を図３３と図３５を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図３３において、
図３２に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。
【０１０１】次に、ＤＲＡＭ部の列選択及びデータ転送
について説明する。図３３のＤＲＡＭ列制御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図３２に示し
た動作制御回路にて生成されるＤＲＡＭ部制御信号の中
の一つである制御信号が入力され、ＤＲＡＭ列アドレス
信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列デコー
ダ１１４に入力され、ＤＲＡＭビット線選択信号ＤＢＳ
１〜ＤＢＳ４を発生してビット線を選択したのち、図３
２に示した動作制御回路にて生成される転送制御信号と
メモリセルブロックを選択するアドレス信号にて論理を
とられたデータ転送活性化信号ＴＥによりデータ転送バ
ス線ＴＢＬにビット線のデータを伝達する。図３７で示
したように、ＤＲＡＭ列デコーダにてデータ転送活性化
信号の論理を追加したことでデータ転送回路の機能を持
たせることができ、ＤＲＡＭビット線選択信号ＤＢＳ１
〜ＤＢＳ４は列選択と同時に転送動作を行わせる信号と
することができる。
について説明する。図３３のＤＲＡＭ列制御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図３２に示し
た動作制御回路にて生成されるＤＲＡＭ部制御信号の中
の一つである制御信号が入力され、ＤＲＡＭ列アドレス
信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列デコー
ダ１１４に入力され、ＤＲＡＭビット線選択信号ＤＢＳ
１〜ＤＢＳ４を発生してビット線を選択したのち、図３
２に示した動作制御回路にて生成される転送制御信号と
メモリセルブロックを選択するアドレス信号にて論理を
とられたデータ転送活性化信号ＴＥによりデータ転送バ
ス線ＴＢＬにビット線のデータを伝達する。図３７で示
したように、ＤＲＡＭ列デコーダにてデータ転送活性化
信号の論理を追加したことでデータ転送回路の機能を持
たせることができ、ＤＲＡＭビット線選択信号ＤＢＳ１
〜ＤＢＳ４は列選択と同時に転送動作を行わせる信号と
することができる。
【０１０２】図３７でＤＲＡＭビット線選択信号ＤＢＳ
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。この図３７で示した部分は、図
３３のＤＲＡＭ部１０１では１２８組であり、×８ビッ
ト構成であるため、同時にビット線からデータ転送バス
線へ転送されるデータは合計１２８×８＝１０２４個で
ある。この同時に転送する個数は他のビット構成でも同
じとなる。
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。この図３７で示した部分は、図
３３のＤＲＡＭ部１０１では１２８組であり、×８ビッ
ト構成であるため、同時にビット線からデータ転送バス
線へ転送されるデータは合計１２８×８＝１０２４個で
ある。この同時に転送する個数は他のビット構成でも同
じとなる。
【０１０３】「ＤＲＡＭ行制御回路とＤＲＡＭ行デコー
ダ」図３８に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。
ダ」図３８に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。
【０１０４】リフレッシュ動作時では、ＤＲＡＭ行制御
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。
【０１０５】「ＤＲＡＭ列制御回路とＤＲＡＭ列デコー
ダ」図３９に、図３３に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図３９にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。
ダ」図３９に、図３３に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図３９にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。
【０１０６】ここで、ＤＲＡＭ列アドレスラッチ信号Ａ
ＤＣＬは、図３２に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図３５に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。
ＤＣＬは、図３２に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図３５に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。
【０１０７】「ＤＲＡＭビット線選択回路」図４０〜図
４３に、図３７におけるＤＲＡＭビット線選択回路の具
体的回路構成の一例を示す。図４０はもっとも簡単な構
成で、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）Ｎ２００及びＮ２０１からなる
スイッチングトランジスタにより構成され、ＤＲＡＭ列
選択信号によってＤＲＡＭビット線ＤＢＬとデータ転送
バス線ＴＢＬを接続する。
４３に、図３７におけるＤＲＡＭビット線選択回路の具
体的回路構成の一例を示す。図４０はもっとも簡単な構
成で、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）Ｎ２００及びＮ２０１からなる
スイッチングトランジスタにより構成され、ＤＲＡＭ列
選択信号によってＤＲＡＭビット線ＤＢＬとデータ転送
バス線ＴＢＬを接続する。
【０１０８】図４１に示す例は、ＤＲＡＭビット線ＤＢ
Ｌのデータをデータ転送バス線ＴＢＬに伝達する際に
は、ゲートにＤＲＡＭビット線対がそれぞれ接続されて
ＤＲＡＭビット線ＤＢＬを差動的に増幅するＮＭＯＳト
ランジスタＮ２１０及びＮ２１１と、この増幅された信
号をプリフェッチ転送用ＤＲＡＭ列選択信号によってデ
ータ転送バス線ＴＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２１２及びＮ２１３からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２１０及びＮ
２１１の一方端は例えば接地電位等の固定電位に接続さ
れる。またデータ転送バス線ＴＢＬ上のデータをＤＲＡ
Ｍビット線ＤＢＬに伝達するために、図４０で示したの
と同じようにＮＭＯＳトランジスタＮ２１４及びＮ２１
５からなるスイッチングトランジスタが設けられ、これ
によりリストア転送用ＤＲＡＭ列選択信号によってＤＲ
ＡＭビット線ＤＢＬとデータ転送バス線ＴＢＬを接続す
る。
Ｌのデータをデータ転送バス線ＴＢＬに伝達する際に
は、ゲートにＤＲＡＭビット線対がそれぞれ接続されて
ＤＲＡＭビット線ＤＢＬを差動的に増幅するＮＭＯＳト
ランジスタＮ２１０及びＮ２１１と、この増幅された信
号をプリフェッチ転送用ＤＲＡＭ列選択信号によってデ
ータ転送バス線ＴＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２１２及びＮ２１３からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２１０及びＮ
２１１の一方端は例えば接地電位等の固定電位に接続さ
れる。またデータ転送バス線ＴＢＬ上のデータをＤＲＡ
Ｍビット線ＤＢＬに伝達するために、図４０で示したの
と同じようにＮＭＯＳトランジスタＮ２１４及びＮ２１
５からなるスイッチングトランジスタが設けられ、これ
によりリストア転送用ＤＲＡＭ列選択信号によってＤＲ
ＡＭビット線ＤＢＬとデータ転送バス線ＴＢＬを接続す
る。
【０１０９】図４２に示す例は、ＤＲＡＭビット線ＤＢ
Ｌ上のデータをデータ転送バス線ＴＢＬに伝達する際に
は、図４１と同様に、ゲートにＤＲＡＭビット線対がそ
れぞれ接続されてＤＲＡＭビット線ＤＢＬを差動的に増
幅するＮＭＯＳトランジスタＮ２３０及びＮ２３１と、
この増幅された信号をプリフェッチ転送用ＤＲＡＭ列選
択信号によってデータ転送バス線ＴＢＬに伝達するＮＭ
ＯＳトランジスタＮ２３２及びＮ２３３からなるスイツ
チングトランジスタで構成される。ＮＭＯＳトランジス
タＮ２３０及びＮ２３１の一方端は例えば接地電位等の
固定電位に接続される。
Ｌ上のデータをデータ転送バス線ＴＢＬに伝達する際に
は、図４１と同様に、ゲートにＤＲＡＭビット線対がそ
れぞれ接続されてＤＲＡＭビット線ＤＢＬを差動的に増
幅するＮＭＯＳトランジスタＮ２３０及びＮ２３１と、
この増幅された信号をプリフェッチ転送用ＤＲＡＭ列選
択信号によってデータ転送バス線ＴＢＬに伝達するＮＭ
ＯＳトランジスタＮ２３２及びＮ２３３からなるスイツ
チングトランジスタで構成される。ＮＭＯＳトランジス
タＮ２３０及びＮ２３１の一方端は例えば接地電位等の
固定電位に接続される。
【０１１０】またデータ転送バス線ＴＢＬ上のデータを
ＤＲＡＭビット線ＤＢＬに伝達するために、ゲートにデ
ータ転送バス線対がそれぞれ接続されてデータ転送バス
線ＴＢＬを差動的に増幅するＮＭＯＳトランジスタＮ２
５０及びＮ２５１と、この増幅された信号をリストア転
送用ＤＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢ
Ｌに伝達するＮＭＯＳトランジスタＮ２３４及びＮ２３
５からなるスイッチングトランジスタが設けられる。Ｎ
ＭＯＳトランジスタＮ２５０及びＮ２５１の一方端は例
えば接地電位等の固定電位に接続される。
ＤＲＡＭビット線ＤＢＬに伝達するために、ゲートにデ
ータ転送バス線対がそれぞれ接続されてデータ転送バス
線ＴＢＬを差動的に増幅するＮＭＯＳトランジスタＮ２
５０及びＮ２５１と、この増幅された信号をリストア転
送用ＤＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢ
Ｌに伝達するＮＭＯＳトランジスタＮ２３４及びＮ２３
５からなるスイッチングトランジスタが設けられる。Ｎ
ＭＯＳトランジスタＮ２５０及びＮ２５１の一方端は例
えば接地電位等の固定電位に接続される。
【０１１１】図４３に示す例は、図４２で示した構成を
データ転送バス線を一本しか用いないで構成したもの
で、当然ＮＭＯＳトランジスタＮ２６０はＤＲＡＭビッ
ト線ＤＢＬを差動的に増幅するのではなく、ＤＲＡＭビ
ット線の電位によりデータ転送バス線を引き抜く動作を
行う。ＮＭＯＳトランジスタＮ２８０も同様である。ま
た、これは図４０のように、スイッチングトランジスタ
のみで構成されてもよい。この例のように、データ転送
バス線を一本にすることで、配線レイアウトが簡単にな
りデータ転送バス線間ノイズも減少できる。
データ転送バス線を一本しか用いないで構成したもの
で、当然ＮＭＯＳトランジスタＮ２６０はＤＲＡＭビッ
ト線ＤＢＬを差動的に増幅するのではなく、ＤＲＡＭビ
ット線の電位によりデータ転送バス線を引き抜く動作を
行う。ＮＭＯＳトランジスタＮ２８０も同様である。ま
た、これは図４０のように、スイッチングトランジスタ
のみで構成されてもよい。この例のように、データ転送
バス線を一本にすることで、配線レイアウトが簡単にな
りデータ転送バス線間ノイズも減少できる。
【０１１２】また、図４１〜図４３のように、トランジ
スタのゲートにＤＲＡＭビット線またはデータ転送バス
線をうけて伝達する構成では、ＤＲＡＭビット線とデー
タ転送バス線を完全に切り離せるため、一方で発生した
ノイズが伝わりにくく、しかも高速に動作が可能であ
る。
スタのゲートにＤＲＡＭビット線またはデータ転送バス
線をうけて伝達する構成では、ＤＲＡＭビット線とデー
タ転送バス線を完全に切り離せるため、一方で発生した
ノイズが伝わりにくく、しかも高速に動作が可能であ
る。
【０１１３】「ＤＲＡＭビット線選択回路とＳＲＡＭセ
ルとの構成」図４４に、図２９に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図４４におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図４５にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。
ルとの構成」図４４に、図２９に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図４４におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図４５にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。
【０１１４】前述したように、本実施例による半導体記
憶装置では、一度にデータ転送するビット数は１０２４
ビットであり、なおかつこのデータ転送バス線の負荷は
非常に大きい。このため、データ転送バス線上の全ての
信号が電源電圧レベルまでフル振幅すると、ピーク電流
及び消費電流が非常に大きくなる。そこで、データ転送
バス線上の信号をフル振幅させず、最高でも電源電圧の
２分の１くらいまでの振幅とすることでピーク電流及び
消費電流を大幅に削減できる。
憶装置では、一度にデータ転送するビット数は１０２４
ビットであり、なおかつこのデータ転送バス線の負荷は
非常に大きい。このため、データ転送バス線上の全ての
信号が電源電圧レベルまでフル振幅すると、ピーク電流
及び消費電流が非常に大きくなる。そこで、データ転送
バス線上の信号をフル振幅させず、最高でも電源電圧の
２分の１くらいまでの振幅とすることでピーク電流及び
消費電流を大幅に削減できる。
【０１１５】しかし、データ転送バス線の振幅が小さい
と、その微小電位差をＳＲＡＭセルは増幅しなければな
らず、転送スピードが多少遅くなってしまう。そこでＳ
ＲＡＭセル部内のデータ転送バス線ＴＢＬＳのみをフル
振幅させるため、転送バス制御回路４９８に、ＤＲＡＭ
バンク内のデータ転送バス線ＴＢＬＡもしくはＴＢＬＢ
をゲートに接続し差動的に増幅する差動型増幅回路を設
けてもよい。或いはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢを切り離した状態で、ＳＲ
ＡＭ部内のデータ転送バス線ＴＢＬＳのみを増幅するセ
ンスアンプ等を設けてもよい。また転送バス制御回路４
９８は、データ転送バス線対の電位の平衡化やプリチャ
ージする回路を有する。
と、その微小電位差をＳＲＡＭセルは増幅しなければな
らず、転送スピードが多少遅くなってしまう。そこでＳ
ＲＡＭセル部内のデータ転送バス線ＴＢＬＳのみをフル
振幅させるため、転送バス制御回路４９８に、ＤＲＡＭ
バンク内のデータ転送バス線ＴＢＬＡもしくはＴＢＬＢ
をゲートに接続し差動的に増幅する差動型増幅回路を設
けてもよい。或いはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢを切り離した状態で、ＳＲ
ＡＭ部内のデータ転送バス線ＴＢＬＳのみを増幅するセ
ンスアンプ等を設けてもよい。また転送バス制御回路４
９８は、データ転送バス線対の電位の平衡化やプリチャ
ージする回路を有する。
【０１１６】３．「ＳＲＡＭ部」 「ＳＲＡＭ部とデータ入出力端子間の構成」図４６に、
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。
【０１１７】図４６において、ＳＲＡＭメモリセルＳＭ
Ｃは、図４７に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。
Ｃは、図４７に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。
【０１１８】またＳＲＡＭビット線ＳＢＬは、ビット線
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。
【０１１９】さらにデータ入出力線ＳＩＯは外部データ
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。
【０１２０】「ＳＲＡＭセル」図４８に、図４７に示し
たＳＲＡＭセルのフリップフロップ回路３１１の具体的
回路例をいくつか示す。（ａ）はＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタと称する）Ｐ１
００、Ｐ１０１及びＮＭＯＳトランジスタＮ１００、Ｎ
１０１で構成されるフリップフロップ回路、（ｂ）は抵
抗Ｒ１００、Ｒ１０１とＮＭＯＳトランジスタＮ１０
０、Ｎ１０１で構成されるフリップフロップ回路であ
り、両方ともＳＲＡＭにて広く一般的に使用されている
ものである。また（ｃ）は（ａ）のフリップフロップ回
路に制御信号ＰＥ、ＮＥにてそれぞれ制御されるパワー
カット用トランジスタＰＭＯＳトランジスタＰ１０２、
ＮＭＯＳトランジスタＮ１０２及びバランサ回路３１５
を追加したものである。ここでＰ１０２、Ｎ１０２は必
ずしも両方とも必要ではなく片方のみ設置してもよく、
バランサ回路３１５も必ずしも設置する必要はない。
たＳＲＡＭセルのフリップフロップ回路３１１の具体的
回路例をいくつか示す。（ａ）はＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタと称する）Ｐ１
００、Ｐ１０１及びＮＭＯＳトランジスタＮ１００、Ｎ
１０１で構成されるフリップフロップ回路、（ｂ）は抵
抗Ｒ１００、Ｒ１０１とＮＭＯＳトランジスタＮ１０
０、Ｎ１０１で構成されるフリップフロップ回路であ
り、両方ともＳＲＡＭにて広く一般的に使用されている
ものである。また（ｃ）は（ａ）のフリップフロップ回
路に制御信号ＰＥ、ＮＥにてそれぞれ制御されるパワー
カット用トランジスタＰＭＯＳトランジスタＰ１０２、
ＮＭＯＳトランジスタＮ１０２及びバランサ回路３１５
を追加したものである。ここでＰ１０２、Ｎ１０２は必
ずしも両方とも必要ではなく片方のみ設置してもよく、
バランサ回路３１５も必ずしも設置する必要はない。
【０１２１】さらに、（ｄ）は通常のＤＲＡＭで広く一
般的に使用されているセンスアンプのように構成されて
おり、（ａ）のフリップフロップ回路を行方向に複数個
まとめて、接点３１６を制御信号ＳＰＥにて制御するＰ
ＭＯＳトランジスタＰ１０３、接点３１７を制御信号Ｓ
ＮＥにて制御するＮＭＯＳトランジスタＮ１０３を備
え、接点３１６、接点３１７をバランスさせるバランサ
回路３１８とフリップフロップ回路内には（ｃ）のよう
にバランサ回路３１５を有している。ここで電源電圧は
外部電源電圧もしくは電源電圧変換回路（内部電源回
路）にて発生された内部電源電圧でもよい。またパワー
カット用トランジスタのＰＭＯＳトランジスタＰ１０
２、接点３１６を制御信号ＳＰＥにて制御するＰＭＯＳ
トランジスタＰ１０３は共にＮＭＯＳトランジスタで構
成されてもよく、その際の制御信号ＰＥ、ＳＰＥのレベ
ルは電源電圧変換回路にて発生された電源電圧よりも高
いレベルの内部発生電源電圧のレベルとしてもよい。
（ｃ）または（ｄ）のようにフリップフロップ内で流れ
る貫通電流を削減することで転送時に発生するノイズを
大幅に軽減することができる。さらには両端をバランス
させて転送することで、高速で安定した転送動作を実現
できる。またフリップフロップ回路を構成するトランジ
スタは特別なものではなく、周辺回路もしくはＤＲＡＭ
センスアンプで使用されるトランジスタと同じでもよ
い。
般的に使用されているセンスアンプのように構成されて
おり、（ａ）のフリップフロップ回路を行方向に複数個
まとめて、接点３１６を制御信号ＳＰＥにて制御するＰ
ＭＯＳトランジスタＰ１０３、接点３１７を制御信号Ｓ
ＮＥにて制御するＮＭＯＳトランジスタＮ１０３を備
え、接点３１６、接点３１７をバランスさせるバランサ
回路３１８とフリップフロップ回路内には（ｃ）のよう
にバランサ回路３１５を有している。ここで電源電圧は
外部電源電圧もしくは電源電圧変換回路（内部電源回
路）にて発生された内部電源電圧でもよい。またパワー
カット用トランジスタのＰＭＯＳトランジスタＰ１０
２、接点３１６を制御信号ＳＰＥにて制御するＰＭＯＳ
トランジスタＰ１０３は共にＮＭＯＳトランジスタで構
成されてもよく、その際の制御信号ＰＥ、ＳＰＥのレベ
ルは電源電圧変換回路にて発生された電源電圧よりも高
いレベルの内部発生電源電圧のレベルとしてもよい。
（ｃ）または（ｄ）のようにフリップフロップ内で流れ
る貫通電流を削減することで転送時に発生するノイズを
大幅に軽減することができる。さらには両端をバランス
させて転送することで、高速で安定した転送動作を実現
できる。またフリップフロップ回路を構成するトランジ
スタは特別なものではなく、周辺回路もしくはＤＲＡＭ
センスアンプで使用されるトランジスタと同じでもよ
い。
【０１２２】「ＳＲＡＭビット線との接続回路とデータ
転送バス線との接続回路」図４９〜図５１に、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路の具体的な回
路例を示す。図４９に示す例は、もっとも簡単な構成
で、ＮＭＯＳトランジスタＮ１０４及びＮ１０５からな
るスイッチングトランジスタにより構成され、読み書き
用行選択信号ＳＷＬによってＳＲＡＭビット線ＳＢＬと
接続する。
転送バス線との接続回路」図４９〜図５１に、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路の具体的な回
路例を示す。図４９に示す例は、もっとも簡単な構成
で、ＮＭＯＳトランジスタＮ１０４及びＮ１０５からな
るスイッチングトランジスタにより構成され、読み書き
用行選択信号ＳＷＬによってＳＲＡＭビット線ＳＢＬと
接続する。
【０１２３】図５０に示す例は、フリップフロップ回路
のデータを読み出すために、ゲートにフリップフロップ
回路の両端子がそれぞれ接続されてフリップフロップ回
路の両端子を差動的に増幅するＮＭＯＳトランジスタＮ
１０８及びＮ１０９と、この増幅された信号を読み出し
用行選択信号ＳＲＷＬによってＳＲＡＭビット線ＳＢＬ
に伝達するＮＭＯＳトランジスタＮ１０６及びＮ１０７
からなるスイッチングトランジスタにより構成される。
ＮＭＯＳトランジスタＮ１０８及びＮ１０９の一方端は
例えば接地電位等の固定電位に接続される。またフリッ
プフロップ回路にデータを書き込むために、図４９で示
したのと同じようにＮＭＯＳトランジスタＮ１１０及び
Ｎ１１１からなるスイッチングトランジスタが設けら
れ、書き込み用行選択信号ＳＷＷＬによってＳＲＡＭビ
ット線ＳＢＬとフリップフロップ回路を接続する。
のデータを読み出すために、ゲートにフリップフロップ
回路の両端子がそれぞれ接続されてフリップフロップ回
路の両端子を差動的に増幅するＮＭＯＳトランジスタＮ
１０８及びＮ１０９と、この増幅された信号を読み出し
用行選択信号ＳＲＷＬによってＳＲＡＭビット線ＳＢＬ
に伝達するＮＭＯＳトランジスタＮ１０６及びＮ１０７
からなるスイッチングトランジスタにより構成される。
ＮＭＯＳトランジスタＮ１０８及びＮ１０９の一方端は
例えば接地電位等の固定電位に接続される。またフリッ
プフロップ回路にデータを書き込むために、図４９で示
したのと同じようにＮＭＯＳトランジスタＮ１１０及び
Ｎ１１１からなるスイッチングトランジスタが設けら
れ、書き込み用行選択信号ＳＷＷＬによってＳＲＡＭビ
ット線ＳＢＬとフリップフロップ回路を接続する。
【０１２４】図５１に示す例は、フリップフロップ回路
のデータを読み出すために、図５０と同様に、ゲートに
フリップフロップ回路の両端子がそれぞれ接続されてこ
のフリップフロップ回路の両端子のデータを差動的に増
幅するＮＭＯＳトランジスタＮ１０８及びＮ１０９と、
この増幅された信号を読み出し用行選択信号ＳＲＷＬに
よってＳＲＡＭ読み出し用ビット線ＳＲＢＬに伝達する
ＮＭＯＳトランジスタＮ１０６及びＮ１０７からなるス
イッチングトランジスタで構成される。ＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９の一方端は例えば接地電位
等の固定電位に接続される。
のデータを読み出すために、図５０と同様に、ゲートに
フリップフロップ回路の両端子がそれぞれ接続されてこ
のフリップフロップ回路の両端子のデータを差動的に増
幅するＮＭＯＳトランジスタＮ１０８及びＮ１０９と、
この増幅された信号を読み出し用行選択信号ＳＲＷＬに
よってＳＲＡＭ読み出し用ビット線ＳＲＢＬに伝達する
ＮＭＯＳトランジスタＮ１０６及びＮ１０７からなるス
イッチングトランジスタで構成される。ＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９の一方端は例えば接地電位
等の固定電位に接続される。
【０１２５】また、フリップフロップ回路にデータを書
き込むために、これと同様に、ゲートにＳＲＡＭ書き込
み用ビット線対がそれぞれ接続されてＳＲＡＭ書き込み
用ビット線ＳＷＢＬ上のデータを差動的に増幅するＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５と、この増幅さ
れた信号を書き込み用行選択信号ＳＷＷＬによってフリ
ップフロップ回路の両端子に伝達するＮＭＯＳトランジ
スクＮ１１２及びＮ１１３からなるスイッチングトラン
ジスタが設けられる。ＮＭＯＳトランジスタＮ１１４及
びＮ１１５の一方端は例えば接地電位等の固定電位に接
続される。
き込むために、これと同様に、ゲートにＳＲＡＭ書き込
み用ビット線対がそれぞれ接続されてＳＲＡＭ書き込み
用ビット線ＳＷＢＬ上のデータを差動的に増幅するＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５と、この増幅さ
れた信号を書き込み用行選択信号ＳＷＷＬによってフリ
ップフロップ回路の両端子に伝達するＮＭＯＳトランジ
スクＮ１１２及びＮ１１３からなるスイッチングトラン
ジスタが設けられる。ＮＭＯＳトランジスタＮ１１４及
びＮ１１５の一方端は例えば接地電位等の固定電位に接
続される。
【０１２６】また、図５０、図５１のように、トランジ
スタのゲートにフリップフロップ回路の両端子またはＳ
ＲＡＭビット線ＳＢＬをうけてデータを伝達する構成で
は、フリップフロップ回路の両端子とＳＲＡＭビット線
ＳＢＬを完全に切り離せるため、一方で発生したノイズ
が伝わりにくく、しかも高速に動作が可能である。デー
タ転送バス線ＴＢＬとの接続回路も、図４９〜図５１と
全く同様に構成することかできる。
スタのゲートにフリップフロップ回路の両端子またはＳ
ＲＡＭビット線ＳＢＬをうけてデータを伝達する構成で
は、フリップフロップ回路の両端子とＳＲＡＭビット線
ＳＢＬを完全に切り離せるため、一方で発生したノイズ
が伝わりにくく、しかも高速に動作が可能である。デー
タ転送バス線ＴＢＬとの接続回路も、図４９〜図５１と
全く同様に構成することかできる。
【０１２７】「ＳＲＡＭ行制御回路」図５２に、図４６
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図５２において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図３２に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図５２において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図３２に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。
【０１２８】「ＳＲＡＭ列制御回路」図５３に、図４６
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図５３においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図５３においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。
【０１２９】さらに本発明によるＳＲＡＭ列制御回路
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。
【０１３０】このデータ入出力様式記憶部５０５は、内
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。
【０１３１】前記カウンタ回路５０６は、そのマルチプ
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図３２に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図３２に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。
【０１３２】またこのデータ入出力様式記憶部５０５の
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。
【０１３３】さらにデータ入出力様式記憶部５０５は、
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。
【０１３４】さらに、図５４に示すように、ＳＲＡＭ内
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図５４において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図５５に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図５４において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図５５に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。
【０１３５】次に、この発明の実施例であって、内部ア
ドレス信号を生成するための他の構成例を説明する。図
５６に、この例にかかる内部アドレス生成回路系の全体
構成を示す。この図に示す回路系は、前述の図１に示す
動作制御回路１５０の一部を構成する。図５６に示すよ
うに、この内部アドレス生成回路系には、装置全体の動
作の規準を与えるクロック信号ＣＬＫと、外部アドレス
信号Ａｉと、各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢの各信号を取り込むためのレシーバ回路７０
０１〜７００６が設けられる。これらレシーバ回路によ
り、外部から与えられる各信号が装置内部で取り扱うの
に適した信号に変換されて取り込まれる。
ドレス信号を生成するための他の構成例を説明する。図
５６に、この例にかかる内部アドレス生成回路系の全体
構成を示す。この図に示す回路系は、前述の図１に示す
動作制御回路１５０の一部を構成する。図５６に示すよ
うに、この内部アドレス生成回路系には、装置全体の動
作の規準を与えるクロック信号ＣＬＫと、外部アドレス
信号Ａｉと、各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢの各信号を取り込むためのレシーバ回路７０
０１〜７００６が設けられる。これらレシーバ回路によ
り、外部から与えられる各信号が装置内部で取り扱うの
に適した信号に変換されて取り込まれる。
【０１３６】レシーバ回路７００１には、内部クロック
信号生成回路７０１０が接続される。この内部クロック
信号生成回路７０１０は、外部クロック信号ＣＬＫの立
ち上がりの変化（エッジ）を検出して、所定のパルス幅
（またはデューティ）を有する内部クロック信号ＩＣＬ
Ｋを生成する。レシーバ回路７００２には、カラムアド
レス信号生成回路７０３２が接続される。このカラムア
ドレス信号生成回路７０３２は、この発明の特徴部にか
かるものであり、レシーバ回路７００２によりアドレス
信号Ａｉを取り込んで得られたアドレス信号ＣＡｉを入
力して、パルス状のカラムアドレス信号ＹｉＴ，ＹｉＮ
を出力する。
信号生成回路７０１０が接続される。この内部クロック
信号生成回路７０１０は、外部クロック信号ＣＬＫの立
ち上がりの変化（エッジ）を検出して、所定のパルス幅
（またはデューティ）を有する内部クロック信号ＩＣＬ
Ｋを生成する。レシーバ回路７００２には、カラムアド
レス信号生成回路７０３２が接続される。このカラムア
ドレス信号生成回路７０３２は、この発明の特徴部にか
かるものであり、レシーバ回路７００２によりアドレス
信号Ａｉを取り込んで得られたアドレス信号ＣＡｉを入
力して、パルス状のカラムアドレス信号ＹｉＴ，ＹｉＮ
を出力する。
【０１３７】また、各種の制御信号ＣＳＢ，ＲＡＳＢ，
ＣＡＳＢ，ＷＥＢを取り込むためｂのレシーバ回路７０
０３〜７００６が設けられる。これらのレシーバ回路に
取り込まれた各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢは、コマンドデコード回路７０１１とコマン
ドラッチ回路７０１２にそれぞれ入力される。コマンド
デコード回路７０１１は、内部クロック信号ＩＣＬＫに
基づき制御信号をデコードして、リード／ライトコマン
ドデコード信号を出力する。コマンドラッチ回路７０１
２は、各種の制御信号を内部クロック信号ＩＣＬＫに基
づきラッチしてアクティブコマンド信号を生成する。
ＣＡＳＢ，ＷＥＢを取り込むためｂのレシーバ回路７０
０３〜７００６が設けられる。これらのレシーバ回路に
取り込まれた各種の制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ，ＷＥＢは、コマンドデコード回路７０１１とコマン
ドラッチ回路７０１２にそれぞれ入力される。コマンド
デコード回路７０１１は、内部クロック信号ＩＣＬＫに
基づき制御信号をデコードして、リード／ライトコマン
ドデコード信号を出力する。コマンドラッチ回路７０１
２は、各種の制御信号を内部クロック信号ＩＣＬＫに基
づきラッチしてアクティブコマンド信号を生成する。
【０１３８】リード／ライト信号生成回路７０１３は、
コマンドデコード回路７０１１に接続され、内部クロッ
ク信号ＩＣＬＫに基づきコマンドデコード回路７０１１
からリード／ライトコマンドデコードを入力してカラム
アドレスラッチ信号を生成する。アクティブ信号生成回
路７０１４は、コマンドラッチ回路７０１２に接続さ
れ、内部クロック信号ＩＣＬＫに基づきコマンドラッチ
回路７０１２からアクティブコマンド信号を入力してア
クティブ信号およびロウアドレスラッチ信号を生成す
る。
コマンドデコード回路７０１１に接続され、内部クロッ
ク信号ＩＣＬＫに基づきコマンドデコード回路７０１１
からリード／ライトコマンドデコードを入力してカラム
アドレスラッチ信号を生成する。アクティブ信号生成回
路７０１４は、コマンドラッチ回路７０１２に接続さ
れ、内部クロック信号ＩＣＬＫに基づきコマンドラッチ
回路７０１２からアクティブコマンド信号を入力してア
クティブ信号およびロウアドレスラッチ信号を生成す
る。
【０１３９】アドレスラッチ回路７０２０は、レシーバ
回路７００２に接続され、内部クロック信号ＩＣＬＫを
トリガーとしてレシーバ回路７００２からのアドレス信
号ＣＡｉをラッチして、これをカラムアドレスラッチ回
路７０３０およびロウアドレスラッチ回路７０３３に与
える。カラムアドレスラッチ回路７０３０は、アドレス
ラッチ回路７０２０に接続され、リード／ライト信号生
成回路７０１３からのカラムアドレスラッチ信号をトリ
ガーとしてアドレスラッチ回路７０２０にラッチされた
アドレス信号をカラムアドレス信号としてラッチする。
このカラムアドレスラッチ回路７０３０にはカウンター
回路７０３１が接続される。カウンター回路７０３１
は、例えばバーストモードにおいて、カラムアドレスラ
ッチ回路７０３０にラッチされたカラムアドレス信号を
基点として連続するカウンター出力アドレス信号（カラ
ムアドレス信号として使用される信号）を生成し、これ
をカラムアドレス信号生成回路７０３２とカラムアドレ
スラッチ回路７０３０に与える。
回路７００２に接続され、内部クロック信号ＩＣＬＫを
トリガーとしてレシーバ回路７００２からのアドレス信
号ＣＡｉをラッチして、これをカラムアドレスラッチ回
路７０３０およびロウアドレスラッチ回路７０３３に与
える。カラムアドレスラッチ回路７０３０は、アドレス
ラッチ回路７０２０に接続され、リード／ライト信号生
成回路７０１３からのカラムアドレスラッチ信号をトリ
ガーとしてアドレスラッチ回路７０２０にラッチされた
アドレス信号をカラムアドレス信号としてラッチする。
このカラムアドレスラッチ回路７０３０にはカウンター
回路７０３１が接続される。カウンター回路７０３１
は、例えばバーストモードにおいて、カラムアドレスラ
ッチ回路７０３０にラッチされたカラムアドレス信号を
基点として連続するカウンター出力アドレス信号（カラ
ムアドレス信号として使用される信号）を生成し、これ
をカラムアドレス信号生成回路７０３２とカラムアドレ
スラッチ回路７０３０に与える。
【０１４０】カラムアドレス信号生成回路７０３２は、
レシーバ回路７００２に接続され、内部クロック信号Ｉ
ＣＬＫおよびリード／ライトコマンドデコード信号に基
づき、アドレス信号ＣＡｉを入力してパルス状のカラム
アドレス信号ＹｉＴ，ＹｉＮを出力する。ロウアドレス
ラッチ回路７０３３は、アドレスラッチ回路７０２０に
接続され、アクティブ信号生成回路７０１４からのロウ
アドレスラッチ信号をトリガーとして、アドレスラッチ
回路７０２０にラッチされたアドレス信号をロウアドレ
ス信号Ｘｉとしてラッチして出力する。
レシーバ回路７００２に接続され、内部クロック信号Ｉ
ＣＬＫおよびリード／ライトコマンドデコード信号に基
づき、アドレス信号ＣＡｉを入力してパルス状のカラム
アドレス信号ＹｉＴ，ＹｉＮを出力する。ロウアドレス
ラッチ回路７０３３は、アドレスラッチ回路７０２０に
接続され、アクティブ信号生成回路７０１４からのロウ
アドレスラッチ信号をトリガーとして、アドレスラッチ
回路７０２０にラッチされたアドレス信号をロウアドレ
ス信号Ｘｉとしてラッチして出力する。
【０１４１】図５７に、コマンドデコード回路７０１１
の構成例を示す。この図に示すように、コマンドデコー
ド回路７０１１は、内部クロック信号ＩＣＬＫの反転信
号を生成するためのインバータ７０１１Ｄと、この内部
クロック信号ＩＣＬＫの正相信号と逆相信号とに基づ
き、レシーバ回路７００３〜７００６から入力される制
御信号ＣＣＳ，ＣＲＡＳ，ＣＣＡＳをそれぞれ転送する
トランスファゲート７０１１Ａ，７０１１Ｂ，７０１１
Ｃと、これらトランスファゲートにより転送された各種
の制御信号を保持するためのフリップフロップ７０１１
Ｅ，７０１１Ｆ，７０１１Ｇと、上述のトランスファゲ
ートにより転送された各種の制御信号の否定的論理積を
演算し、この演算結果をリードライトコマンドデコード
信号として出力するＮＡＮＤ回路７０１１Ｈとから構成
される。つまり、コマンドデコード回路７０１１は、各
種の制御信号をデコードしてリードライトコマンドデコ
ード信号を出力するように構成される。
の構成例を示す。この図に示すように、コマンドデコー
ド回路７０１１は、内部クロック信号ＩＣＬＫの反転信
号を生成するためのインバータ７０１１Ｄと、この内部
クロック信号ＩＣＬＫの正相信号と逆相信号とに基づ
き、レシーバ回路７００３〜７００６から入力される制
御信号ＣＣＳ，ＣＲＡＳ，ＣＣＡＳをそれぞれ転送する
トランスファゲート７０１１Ａ，７０１１Ｂ，７０１１
Ｃと、これらトランスファゲートにより転送された各種
の制御信号を保持するためのフリップフロップ７０１１
Ｅ，７０１１Ｆ，７０１１Ｇと、上述のトランスファゲ
ートにより転送された各種の制御信号の否定的論理積を
演算し、この演算結果をリードライトコマンドデコード
信号として出力するＮＡＮＤ回路７０１１Ｈとから構成
される。つまり、コマンドデコード回路７０１１は、各
種の制御信号をデコードしてリードライトコマンドデコ
ード信号を出力するように構成される。
【０１４２】図５８に、リードライト信号生成回路７０
１３の構成例を示す。このリードライト信号生成回路７
０１３は、上述のコマンドデコード回路７０１１からリ
ードライトコマンドデコード信号を入力してその反転信
号を生成するインバータ７０１３Ａと、内部クロック信
号ＩＣＬＫおよびリードライトコマンドデコード信号を
入力するＮＡＮＤ回路７０１３Ｂと、遅延用のインバー
タチェーン７０１３Ｃとから構成される。インバータチ
ェーン７０１３Ｃでの遅延量は、前述の図５６に示す内
部アドレス信号ＩＡｉが確定した後にカラムアドレスラ
ッチ信号が活性化するように設定される。
１３の構成例を示す。このリードライト信号生成回路７
０１３は、上述のコマンドデコード回路７０１１からリ
ードライトコマンドデコード信号を入力してその反転信
号を生成するインバータ７０１３Ａと、内部クロック信
号ＩＣＬＫおよびリードライトコマンドデコード信号を
入力するＮＡＮＤ回路７０１３Ｂと、遅延用のインバー
タチェーン７０１３Ｃとから構成される。インバータチ
ェーン７０１３Ｃでの遅延量は、前述の図５６に示す内
部アドレス信号ＩＡｉが確定した後にカラムアドレスラ
ッチ信号が活性化するように設定される。
【０１４３】図５９に、カラムアドレス信号生成回路７
０３２の構成例を示す。このカラムアドレス信号生成回
路７０３２の初段には、上述のレシーバ回路７００２か
らのアドレス信号ＣＡｉを転送するためのトランスファ
ゲート７０３２Ａが設けられる。内部クロック信号ＩＣ
ＬＫは、トランスファゲート７０３２Ａをなすｐ型トラ
ンジスタのゲートに与えられる。また、内部クロック信
号ＩＣＬＫは、インバータ７０３２Ｂにより反転されて
トランスファゲート７０３２Ａをなすｎ型トランジスタ
のゲートに与えられる。これにより、トランスファゲー
ト７０３２Ａは、内部クロック信号ＩＣＬＫがＬレベル
のときに導通状態となって、アドレス信号ＣＡｉを転送
する。つまり、このカラムアドレス信号生成回路７０３
２は、カラムアドレス信号をラッチせずに、アドレス信
号ＣＡｉとリードライトコマンドデコード信号と内部ク
ロック信号ＩＣＬＫとにより、パルス状のカラムアドレ
ス信号を直接的に生成するように構成される。
０３２の構成例を示す。このカラムアドレス信号生成回
路７０３２の初段には、上述のレシーバ回路７００２か
らのアドレス信号ＣＡｉを転送するためのトランスファ
ゲート７０３２Ａが設けられる。内部クロック信号ＩＣ
ＬＫは、トランスファゲート７０３２Ａをなすｐ型トラ
ンジスタのゲートに与えられる。また、内部クロック信
号ＩＣＬＫは、インバータ７０３２Ｂにより反転されて
トランスファゲート７０３２Ａをなすｎ型トランジスタ
のゲートに与えられる。これにより、トランスファゲー
ト７０３２Ａは、内部クロック信号ＩＣＬＫがＬレベル
のときに導通状態となって、アドレス信号ＣＡｉを転送
する。つまり、このカラムアドレス信号生成回路７０３
２は、カラムアドレス信号をラッチせずに、アドレス信
号ＣＡｉとリードライトコマンドデコード信号と内部ク
ロック信号ＩＣＬＫとにより、パルス状のカラムアドレ
ス信号を直接的に生成するように構成される。
【０１４４】トランスファゲート７０３２Ａの出力端に
はフリップフロップ７０３２Ｃが接続され、転送された
アドレス信号ＣＡｉを保持する。トランスファゲート７
０３２Ａの出力端にはインバータ７０３２Ｄが接続さ
れ、トランスファゲート７０３２Ａにより転送されたア
ドレス信号ＣＡｉを反転させる。トランスファゲート７
０３２Ａの出力端と、インバータ７０３２Ｄの出力端
は、セレクタとしてのゲート回路７０３２Ｇ，７０３２
Ｈの一方の入力部にそれぞれ接続される。
はフリップフロップ７０３２Ｃが接続され、転送された
アドレス信号ＣＡｉを保持する。トランスファゲート７
０３２Ａの出力端にはインバータ７０３２Ｄが接続さ
れ、トランスファゲート７０３２Ａにより転送されたア
ドレス信号ＣＡｉを反転させる。トランスファゲート７
０３２Ａの出力端と、インバータ７０３２Ｄの出力端
は、セレクタとしてのゲート回路７０３２Ｇ，７０３２
Ｈの一方の入力部にそれぞれ接続される。
【０１４５】カラムアドレス信号生成回路７０３２は、
バーストモード時に活性化されるバースト制御信号に基
づきカウンター出力アドレス信号の正相信号ＣＴと逆相
信号ＣＮの相補信号を出力するゲート回路７０３２を備
える。これらカウンター出力アドレス信号の正相信号Ｃ
Ｔと逆相信号ＣＮは、ゲート回路７０３２Ｇ，７０３２
Ｈの他方の入力部にそれぞれ接続される。インバータ７
０３２Ｅは、リードライトコマンドデコード信号の反転
信号を生成し、この信号の正相信号と反転信号とが各ゲ
ート回路に与えられる。
バーストモード時に活性化されるバースト制御信号に基
づきカウンター出力アドレス信号の正相信号ＣＴと逆相
信号ＣＮの相補信号を出力するゲート回路７０３２を備
える。これらカウンター出力アドレス信号の正相信号Ｃ
Ｔと逆相信号ＣＮは、ゲート回路７０３２Ｇ，７０３２
Ｈの他方の入力部にそれぞれ接続される。インバータ７
０３２Ｅは、リードライトコマンドデコード信号の反転
信号を生成し、この信号の正相信号と反転信号とが各ゲ
ート回路に与えられる。
【０１４６】ゲート回路７０３２Ｇ、７０３２Ｈは、リ
ードライトコマンドデコード信号に基づき、トランスフ
ァゲート７０３２Ａの出力端に現れるアドレス信号ＣＡ
ｉおよびこの反転信号の一対の相補信号と、カウンター
出力アドレス信号の正相信号ＣＴおよびＣＮの一対の相
補信号の何れか一対の信号を、アドレス信号ＹｉＴおよ
びＹｉＮの一対の相補信号として選択し、内部クロック
信号ＩＣＬＫに基づきこれを出力するように構成され
る。
ードライトコマンドデコード信号に基づき、トランスフ
ァゲート７０３２Ａの出力端に現れるアドレス信号ＣＡ
ｉおよびこの反転信号の一対の相補信号と、カウンター
出力アドレス信号の正相信号ＣＴおよびＣＮの一対の相
補信号の何れか一対の信号を、アドレス信号ＹｉＴおよ
びＹｉＮの一対の相補信号として選択し、内部クロック
信号ＩＣＬＫに基づきこれを出力するように構成され
る。
【０１４７】この例では、ゲート回路７０３２Ｇ，７０
３２Ｈにセレクタの機能を持たせたが、ゲート回路７０
３２Ｇ，７０３２Ｈは、内部クロック信号ＩＣＬＫに基
づきアドレス信号ＣＡｉを通過させるゲート回路として
機能している。すなわち、このカラムアドレス信号生成
回路７０３２は、外部からのアドレス信号ＣＡｉを入力
し、内部クロック信号ＩＣＬＫに基づきアドレス信号Ｃ
Ａｉを通過させて、内部のアドレス信号ＹｉＴ，ＹｉＮ
を生成するように構成されたものである。
３２Ｈにセレクタの機能を持たせたが、ゲート回路７０
３２Ｇ，７０３２Ｈは、内部クロック信号ＩＣＬＫに基
づきアドレス信号ＣＡｉを通過させるゲート回路として
機能している。すなわち、このカラムアドレス信号生成
回路７０３２は、外部からのアドレス信号ＣＡｉを入力
し、内部クロック信号ＩＣＬＫに基づきアドレス信号Ｃ
Ａｉを通過させて、内部のアドレス信号ＹｉＴ，ＹｉＮ
を生成するように構成されたものである。
【０１４８】図６０に、上述の図５９に示すゲート回路
７０３２Ｇ，７０３２Ｈと同様の機能を有するゲート回
路７０３２ＧＧ，７０３２ＨＨを示す。これらの図に示
す例に限らず、内部クロック信号ＩＣＬＫに基づきアド
レス信号ＣＡｉ等を通過させるものであれば、ゲート回
路は、どのように構成されていてもよい。
７０３２Ｇ，７０３２Ｈと同様の機能を有するゲート回
路７０３２ＧＧ，７０３２ＨＨを示す。これらの図に示
す例に限らず、内部クロック信号ＩＣＬＫに基づきアド
レス信号ＣＡｉ等を通過させるものであれば、ゲート回
路は、どのように構成されていてもよい。
【０１４９】図６１に、上述の図５９に示すカラムアド
レス信号生成回路７０３２に対してアドレスラッチ機能
を付加した構成例を示す。後述するように、図５９に示
す構成によれば、内部アドレス信号ＹｉＴ，ＹｉＮは、
内部クロック信号ＩＣＬＫが反映されたパルス状の信号
となる。そこで、定常的な内部アドレス信号を得るた
め、インバータ７０３２Ｄの出力端に、ゲート回路７０
３２Ｇ，７０３２Ｈと並列に、アドレスラッチ回路７０
３２０を設けてもよい。
レス信号生成回路７０３２に対してアドレスラッチ機能
を付加した構成例を示す。後述するように、図５９に示
す構成によれば、内部アドレス信号ＹｉＴ，ＹｉＮは、
内部クロック信号ＩＣＬＫが反映されたパルス状の信号
となる。そこで、定常的な内部アドレス信号を得るた
め、インバータ７０３２Ｄの出力端に、ゲート回路７０
３２Ｇ，７０３２Ｈと並列に、アドレスラッチ回路７０
３２０を設けてもよい。
【０１５０】以下、上述の図５６〜図５９に示すように
構成された内部アドレス生成回路系の動作について、カ
ラムアドレス信号ＹｉＴ，ＹｉＮを生成する場合を例と
し、図６２の示す波形図を参照して説明する。内部クロ
ック信号生成回路７０１０により外部のクロック信号Ｃ
ＬＫの立ち上がりエッジを検出して、所定のパルス幅を
有する内部クロック信号ＩＣＬＫを生成する。レシーバ
回路７００２は、外部のアドレス信号Ａｉを取り込んで
アドレス信号ＣＡｉをカラムアドレス信号生成回路７０
３２に出力する。一方、コマンドデコード回路７０１１
は、レシーバ回路７００３〜７００６を介して取り込ま
れた各種の制御信号ＣＣＳ（ＣＳＢ），ＣＲＡＳ（ＲＡ
ＳＢ），ＣＣＡＳ（ＣＡＳＢ），ＣＷＥ（ＷＥＢ）をデ
コードして、これら制御信号の論理状態が反映されたリ
ードライトコマンドデコード信号を出力する。
構成された内部アドレス生成回路系の動作について、カ
ラムアドレス信号ＹｉＴ，ＹｉＮを生成する場合を例と
し、図６２の示す波形図を参照して説明する。内部クロ
ック信号生成回路７０１０により外部のクロック信号Ｃ
ＬＫの立ち上がりエッジを検出して、所定のパルス幅を
有する内部クロック信号ＩＣＬＫを生成する。レシーバ
回路７００２は、外部のアドレス信号Ａｉを取り込んで
アドレス信号ＣＡｉをカラムアドレス信号生成回路７０
３２に出力する。一方、コマンドデコード回路７０１１
は、レシーバ回路７００３〜７００６を介して取り込ま
れた各種の制御信号ＣＣＳ（ＣＳＢ），ＣＲＡＳ（ＲＡ
ＳＢ），ＣＣＡＳ（ＣＡＳＢ），ＣＷＥ（ＷＥＢ）をデ
コードして、これら制御信号の論理状態が反映されたリ
ードライトコマンドデコード信号を出力する。
【０１５１】上述のアドレス信号ＣＡｉが与えられたカ
ラムアドレス信号生成回路７０３２は、リードライトコ
マンドデコード信号が確定していることを条件として、
内部クロック信号ＩＣＬＫに基づきアドレス信号ＣＡｉ
を通過させる。図６２に示す例では、カラムアドレス信
号ＹｉＮとしてパルス状の信号（内部クロック信号ＩＣ
ＬＫのパルス幅を有する信号であってアドレス信号ＣＡ
ｉ（即ちＡｉ）の論理値を有する信号）が出力される。
つまり、アドレス信号ＹｉＮの信号期間は内部クロック
信号ＩＣＬＫのパルス幅により決定される。逆に言え
ば、制御信号が確定していること条件として、内部クロ
ック信号ＩＣＬＫがアドレス信号ＹｉＮとして現れる。
このとき、内部クロック信号ＩＣＬＫのパルスがアドレ
ス信号ＹｉＴおよびＹｉＮの何れに現れるかは、アドレ
ス信号ＣＡｉ（アドレス信号Ａｉ）の論理状態による。
ラムアドレス信号生成回路７０３２は、リードライトコ
マンドデコード信号が確定していることを条件として、
内部クロック信号ＩＣＬＫに基づきアドレス信号ＣＡｉ
を通過させる。図６２に示す例では、カラムアドレス信
号ＹｉＮとしてパルス状の信号（内部クロック信号ＩＣ
ＬＫのパルス幅を有する信号であってアドレス信号ＣＡ
ｉ（即ちＡｉ）の論理値を有する信号）が出力される。
つまり、アドレス信号ＹｉＮの信号期間は内部クロック
信号ＩＣＬＫのパルス幅により決定される。逆に言え
ば、制御信号が確定していること条件として、内部クロ
ック信号ＩＣＬＫがアドレス信号ＹｉＮとして現れる。
このとき、内部クロック信号ＩＣＬＫのパルスがアドレ
ス信号ＹｉＴおよびＹｉＮの何れに現れるかは、アドレ
ス信号ＣＡｉ（アドレス信号Ａｉ）の論理状態による。
【０１５２】次に、コマンドデコード回路７０１１から
のリード／ライトコマンドデコード信号と内部クロック
信号ＩＣＬＫに基づき、リードライト信号生成回路７０
１３からパルス状のカラムアドレスラッチ信号が出力さ
れる。この信号にも、内部クロック信号ＩＣＬＫのパル
スが反映されている。
のリード／ライトコマンドデコード信号と内部クロック
信号ＩＣＬＫに基づき、リードライト信号生成回路７０
１３からパルス状のカラムアドレスラッチ信号が出力さ
れる。この信号にも、内部クロック信号ＩＣＬＫのパル
スが反映されている。
【０１５３】次に、アドレスラッチ回路７０２０は、内
部クロック信号ＩＣＬＫをトリガーとしてアドレス信号
ＣＡｉをラッチし、アドレス信号ＩＡｉを出力する。カ
ラムアドレスラッチ回路７０３０は、カラムアドレスラ
ッチ信号をトリガーとして、アドレスラッチ回路７０２
０にラッチされたアドレス信号をカラムアドレス信号と
してラッチする。これを受けて、カウンター回路７０３
１は、カウンター出力アドレス信号を出力する。この
後、バースト制御信号が活性化されると、カウンター回
路７０３１は、カラムアドレスラッチ回路７０３０にラ
ッチされたアドレスを基点として連続したカラムアドレ
ス信号を生成する。
部クロック信号ＩＣＬＫをトリガーとしてアドレス信号
ＣＡｉをラッチし、アドレス信号ＩＡｉを出力する。カ
ラムアドレスラッチ回路７０３０は、カラムアドレスラ
ッチ信号をトリガーとして、アドレスラッチ回路７０２
０にラッチされたアドレス信号をカラムアドレス信号と
してラッチする。これを受けて、カウンター回路７０３
１は、カウンター出力アドレス信号を出力する。この
後、バースト制御信号が活性化されると、カウンター回
路７０３１は、カラムアドレスラッチ回路７０３０にラ
ッチされたアドレスを基点として連続したカラムアドレ
ス信号を生成する。
【０１５４】上述した内部アドレス生成回路系によれ
ば、カラムアドレス信号生成回路７０３２には、出力さ
れるべきアドレス信号が予め取り込まれており、内部ク
ロック信号ＩＣＬＫが入力されると同時に出力側に通過
させる。したがって、この内部クロック信号ＩＣＬＫが
入力されてからカラムアドレスレＹｉＴ，ＹｉＮが出力
されるまでの信号伝達経路において、図５９に示すゲー
ト回路７０３２Ｇ，７０３２Ｈでの遅延が発生するに留
まり、内部クロック信号ＩＣＬＫが入力されてから高速
に内部アドレス信号ＹｉＴ，ＹｉＮが出力される。
ば、カラムアドレス信号生成回路７０３２には、出力さ
れるべきアドレス信号が予め取り込まれており、内部ク
ロック信号ＩＣＬＫが入力されると同時に出力側に通過
させる。したがって、この内部クロック信号ＩＣＬＫが
入力されてからカラムアドレスレＹｉＴ，ＹｉＮが出力
されるまでの信号伝達経路において、図５９に示すゲー
ト回路７０３２Ｇ，７０３２Ｈでの遅延が発生するに留
まり、内部クロック信号ＩＣＬＫが入力されてから高速
に内部アドレス信号ＹｉＴ，ＹｉＮが出力される。
【０１５５】なお、この例では、バーストアクセスする
場合の次のサイクルのカラムアドレスを生成するための
カラムアドレスラッチ回路を併設する構成としたが、必
要に応じてカラムアドレスを併設すればよい。また、全
てのアドレスに対して上述したアドレスを高速化するた
めの構成を適用する必要はなく、アクセスタイムを送ら
せる要因となっている一部のアドレスに対して適用する
ようにしてもよい。
場合の次のサイクルのカラムアドレスを生成するための
カラムアドレスラッチ回路を併設する構成としたが、必
要に応じてカラムアドレスを併設すればよい。また、全
てのアドレスに対して上述したアドレスを高速化するた
めの構成を適用する必要はなく、アクセスタイムを送ら
せる要因となっている一部のアドレスに対して適用する
ようにしてもよい。
【０１５６】次に、内部アドレス生成回路系のさらに他
の構成例を説明する。図６３に、その全体構成を示す。
上述の図５６に示した例は、クロック信号に対するアド
レス信号の取り込み動作の高速化を図るものであるが、
この図６３に示す例は、クロック信号に対する制御信号
の取り込み動作を高速化させることによりアドレス信号
の高速化を達成している。
の構成例を説明する。図６３に、その全体構成を示す。
上述の図５６に示した例は、クロック信号に対するアド
レス信号の取り込み動作の高速化を図るものであるが、
この図６３に示す例は、クロック信号に対する制御信号
の取り込み動作を高速化させることによりアドレス信号
の高速化を達成している。
【０１５７】同図において、レシーバ回路８００１〜８
００６は、前述のレシーバ回路７００１〜７００６と同
様であり、内部クロック信号生成回路８０１０は、前述
の内部クロック生成回路７０１０と同様であり、アドレ
スラッチ回路８０２２は、前述のアドレスラッチ回路７
０２０と同様である。また、コマンドラッチ回路８０１
２は、前述のコマンドラッチ回路７０１２と同様であ
り、アクティブ信号生成回路８０１３は前述のアクティ
ブ信号生成回路７０１４と同様であり、ロウアドレスラ
ッチ回路８０２３は、前述のロウアドレスラッチ回路７
０３３と同様である。
００６は、前述のレシーバ回路７００１〜７００６と同
様であり、内部クロック信号生成回路８０１０は、前述
の内部クロック生成回路７０１０と同様であり、アドレ
スラッチ回路８０２２は、前述のアドレスラッチ回路７
０２０と同様である。また、コマンドラッチ回路８０１
２は、前述のコマンドラッチ回路７０１２と同様であ
り、アクティブ信号生成回路８０１３は前述のアクティ
ブ信号生成回路７０１４と同様であり、ロウアドレスラ
ッチ回路８０２３は、前述のロウアドレスラッチ回路７
０３３と同様である。
【０１５８】リードライト信号生成回路８０１１は、こ
の構成例の特徴部をなすもので、内部クロック信号ＩＣ
ＬＫに基づき制御信号からパルス状のカラムアドレスラ
ッチ信号を高速に生成するものである。カラムアドレス
ラッチ回路８０２０は、カラムアドレスラッチ信号をト
リガーとしてアドレス信号ＣＡｉをラッチし、これをカ
ラムアドレス信号Ｙｉを出力するものである。カウンタ
ー回路８０２１は、バーストモード時の連続アドレスを
生成するものである。
の構成例の特徴部をなすもので、内部クロック信号ＩＣ
ＬＫに基づき制御信号からパルス状のカラムアドレスラ
ッチ信号を高速に生成するものである。カラムアドレス
ラッチ回路８０２０は、カラムアドレスラッチ信号をト
リガーとしてアドレス信号ＣＡｉをラッチし、これをカ
ラムアドレス信号Ｙｉを出力するものである。カウンタ
ー回路８０２１は、バーストモード時の連続アドレスを
生成するものである。
【０１５９】図６４に、リードライト信号生成回路８０
１１の構成を示す。このリードライト信号生成回路８０
１１は、前述の図５９に示すカラムアドレス信号生成回
路７０３２と同様の基本構成を有し、内部クロック信号
ＩＣＬＫに基づきトランスファゲート８０１１Ａ〜８０
１１Ｃが導通制御され、これらのトランスファゲートに
より制御信号ＣＣＳ（ＣＳＢ）、ＣＲＡＳ（ＲＡＳ
Ｂ）、ＣＣＡＳ（ＣＡＳＢ）を転送する。つまり、この
リードライト信号生成回路８０１１は、制御信号をラッ
チせずに、制御信号がデコードされた信号（即ち、制御
信号の論理状態が反映された信号）から内部クロック信
号ＩＣＬＫに基づきカラムアドレスラッチ信号を直接的
に生成するように構成される。これにより、カラムアド
レスラッチ信号が高速に生成される。
１１の構成を示す。このリードライト信号生成回路８０
１１は、前述の図５９に示すカラムアドレス信号生成回
路７０３２と同様の基本構成を有し、内部クロック信号
ＩＣＬＫに基づきトランスファゲート８０１１Ａ〜８０
１１Ｃが導通制御され、これらのトランスファゲートに
より制御信号ＣＣＳ（ＣＳＢ）、ＣＲＡＳ（ＲＡＳ
Ｂ）、ＣＣＡＳ（ＣＡＳＢ）を転送する。つまり、この
リードライト信号生成回路８０１１は、制御信号をラッ
チせずに、制御信号がデコードされた信号（即ち、制御
信号の論理状態が反映された信号）から内部クロック信
号ＩＣＬＫに基づきカラムアドレスラッチ信号を直接的
に生成するように構成される。これにより、カラムアド
レスラッチ信号が高速に生成される。
【０１６０】各トランスファゲートの出力端には、フリ
ップフロップ８０１１Ｅ〜８０１１Ｇが接続される。Ｎ
ＡＮＤ回路８０１１Ｈの入力部には、トランスファゲー
ト８０１１Ａ〜８０１１Ｃの出力端が接続される。ＮＡ
ＮＤ回路８０１１Ｋは、内部クロック信号ＩＣＬＫに基
づき、インバータ８０１１Ｊにより反転されたＮＡＮＤ
回路８０１１Ｈの出力信号を通過させて、カラムアドレ
スラッチ信号を生成するゲート回路として機能する。Ｎ
ＡＮＤ回路８０１１Ｌ，８０１１Ｍ，８０１１Ｎ、およ
びバッファ８０１１Ｐは、バースト制御信号からリード
ライト信号を生成するための回路を形成する。
ップフロップ８０１１Ｅ〜８０１１Ｇが接続される。Ｎ
ＡＮＤ回路８０１１Ｈの入力部には、トランスファゲー
ト８０１１Ａ〜８０１１Ｃの出力端が接続される。ＮＡ
ＮＤ回路８０１１Ｋは、内部クロック信号ＩＣＬＫに基
づき、インバータ８０１１Ｊにより反転されたＮＡＮＤ
回路８０１１Ｈの出力信号を通過させて、カラムアドレ
スラッチ信号を生成するゲート回路として機能する。Ｎ
ＡＮＤ回路８０１１Ｌ，８０１１Ｍ，８０１１Ｎ、およ
びバッファ８０１１Ｐは、バースト制御信号からリード
ライト信号を生成するための回路を形成する。
【０１６１】図６５に、カラムアドレスラッチ回路８０
２０の構成例を示す。この図に示すように、カラムアド
レスラッチ回路８０２０は、内部クロック信号ＩＣＬＫ
に基づきアドレス信号ＣＡｉを取り込むためのトランス
ファゲート８０２０Ａおよびインバータ８０２０Ｂを備
える。このトランスファゲート８０２０Ａの出力端には
フリップフロップ８０２０Ｃが接続される。また、トラ
ンスファゲート８０２０Ａの出力端は、カラムアドレス
ラッチ信号に基づき出力インピーダンス状態が制御され
るトライステートのバッファ回路８０２０Ｄの入力部に
接続される。
２０の構成例を示す。この図に示すように、カラムアド
レスラッチ回路８０２０は、内部クロック信号ＩＣＬＫ
に基づきアドレス信号ＣＡｉを取り込むためのトランス
ファゲート８０２０Ａおよびインバータ８０２０Ｂを備
える。このトランスファゲート８０２０Ａの出力端には
フリップフロップ８０２０Ｃが接続される。また、トラ
ンスファゲート８０２０Ａの出力端は、カラムアドレス
ラッチ信号に基づき出力インピーダンス状態が制御され
るトライステートのバッファ回路８０２０Ｄの入力部に
接続される。
【０１６２】一方、内部クロック信号ＩＣＬＫおよびバ
ースト制御信号はＮＡＮＤ回路８０２０Ｅに入力され、
この出力は、カウンター出力アドレス信号により出力イ
ンピーダンス状態が制御されるトライステートのバッフ
ァ回路８０２０Ｆに与えられる。これらトライステート
のバッファ回路８０２０Ｄおよび８０２０Ｆの出力は共
通にフリップフロップ８０２０Ｇに接続される。
ースト制御信号はＮＡＮＤ回路８０２０Ｅに入力され、
この出力は、カウンター出力アドレス信号により出力イ
ンピーダンス状態が制御されるトライステートのバッフ
ァ回路８０２０Ｆに与えられる。これらトライステート
のバッファ回路８０２０Ｄおよび８０２０Ｆの出力は共
通にフリップフロップ８０２０Ｇに接続される。
【０１６３】このカラムアドレスラッチ回路８０２０に
よれば、例えばカラムアドレスラッチ信号によりバッフ
ァ回路８０２０Ｄが活性化されると、アドレス信号ＣＡ
ｉがカラムアドレス信号Ｙｉとして出力される。次にバ
ッファ８０２０Ｄが非活性化されるとバッファ８０２０
Ｄの出力状態がハイインピーダンス状態となり、カラム
アドレスＹｉがフリップフロップ８０２０Ｇに保持され
る。すなわち、カラムアドレスラッチ信号をトリガーと
してアドレス信号ＣＡｉがラッチされ、これがカラムア
ドレス信号Ｙｉとして出力される。バーストモード時に
は、同様に、カウンター出力アドレス信号がラッチされ
て、カラムアドレス信号Ｙｉとして出力される。
よれば、例えばカラムアドレスラッチ信号によりバッフ
ァ回路８０２０Ｄが活性化されると、アドレス信号ＣＡ
ｉがカラムアドレス信号Ｙｉとして出力される。次にバ
ッファ８０２０Ｄが非活性化されるとバッファ８０２０
Ｄの出力状態がハイインピーダンス状態となり、カラム
アドレスＹｉがフリップフロップ８０２０Ｇに保持され
る。すなわち、カラムアドレスラッチ信号をトリガーと
してアドレス信号ＣＡｉがラッチされ、これがカラムア
ドレス信号Ｙｉとして出力される。バーストモード時に
は、同様に、カウンター出力アドレス信号がラッチされ
て、カラムアドレス信号Ｙｉとして出力される。
【０１６４】この例では、カラムアドレスをラッチする
ためのカラムアドレスラッチ回路８０２０と並列に、他
のアドレス（高速に生成する必要のないアドレス）をラ
ッチするためのアドレスラッチ回路８０２２が設けられ
ている。この場合、前述の図６１に示すアドレスラッチ
回路７０３２０のように、アドレス信号ＣＡｉを共通入
力するように構成してもよい。
ためのカラムアドレスラッチ回路８０２０と並列に、他
のアドレス（高速に生成する必要のないアドレス）をラ
ッチするためのアドレスラッチ回路８０２２が設けられ
ている。この場合、前述の図６１に示すアドレスラッチ
回路７０３２０のように、アドレス信号ＣＡｉを共通入
力するように構成してもよい。
【０１６５】以下、図６３〜６５に示す内部アドレス生
成回路系の動作について、図６６に示す波形図を参照し
て、特徴部分のみを説明する。この構成によれば、制御
信号ＣＳＢ，ＲＡＢ，ＣＡＢ，ＷＥＢと内部クロック信
号ＩＣＬＫから、パルス状のカラムアドレスラッチ信号
（内部クロック信号ＩＣＬＫのパルス幅を有する信号で
あって制御信号の論理状態が反映された信号の論理値を
有する信号）が高速に生成される。カラムアドレスラッ
チ回路８０２０は、このカラムアドレスラッチ信号をト
リガーとして外部から予め取り込まれたアドレス信号Ｃ
Ａｉをラッチし、これをカラムアドレス信号Ｙｉとして
出力する。このカラムアドレス信号Ｙｉは、定常的なレ
ベルを有する信号として生成される。同様に、バースト
モード時には、カラムアドレスラッチ回路８０２０は、
カウンター出力アドレス信号とバースト制御信号に基づ
きカラムアドレス信号を連続的に生成する。この例によ
れば、内部アドレス信号が高速化されると共に、リード
ライト信号も高速化され、データのリード・ライトのア
クセスタイムが高速化される。
成回路系の動作について、図６６に示す波形図を参照し
て、特徴部分のみを説明する。この構成によれば、制御
信号ＣＳＢ，ＲＡＢ，ＣＡＢ，ＷＥＢと内部クロック信
号ＩＣＬＫから、パルス状のカラムアドレスラッチ信号
（内部クロック信号ＩＣＬＫのパルス幅を有する信号で
あって制御信号の論理状態が反映された信号の論理値を
有する信号）が高速に生成される。カラムアドレスラッ
チ回路８０２０は、このカラムアドレスラッチ信号をト
リガーとして外部から予め取り込まれたアドレス信号Ｃ
Ａｉをラッチし、これをカラムアドレス信号Ｙｉとして
出力する。このカラムアドレス信号Ｙｉは、定常的なレ
ベルを有する信号として生成される。同様に、バースト
モード時には、カラムアドレスラッチ回路８０２０は、
カウンター出力アドレス信号とバースト制御信号に基づ
きカラムアドレス信号を連続的に生成する。この例によ
れば、内部アドレス信号が高速化されると共に、リード
ライト信号も高速化され、データのリード・ライトのア
クセスタイムが高速化される。
【０１６６】「ＳＲＡＭ列デコーダとデータ制御回路構
成」図６７に、ＳＲＡＭ列デコーダ１２３とデータ制御
回路の構成の一例を示す。第一の列デコーダ３９０と第
二の列デコーダ３９１を持ち、ＳＲＡＭ列選択信号ＳＲ
ＡＭ列選択信号ｉＡＳＣはそれぞれに順次伝達される。
第１の列デコーダと第２の列デコーダは１つのアドレス
選択データｉＡＳＣにより動作するが、その実現のた
め、それぞれのデコーダ用に第一の列アドレスバッファ
３９２と第二の列アドレスバッファ３９３を持つ。それ
ぞれの列デコーダからの選択信号線ＳＳＬは列方向に並
列に設置されており、データ入出力線ＳＩＯとデータラ
ッチ回路も対応した２組を持つ。
成」図６７に、ＳＲＡＭ列デコーダ１２３とデータ制御
回路の構成の一例を示す。第一の列デコーダ３９０と第
二の列デコーダ３９１を持ち、ＳＲＡＭ列選択信号ＳＲ
ＡＭ列選択信号ｉＡＳＣはそれぞれに順次伝達される。
第１の列デコーダと第２の列デコーダは１つのアドレス
選択データｉＡＳＣにより動作するが、その実現のた
め、それぞれのデコーダ用に第一の列アドレスバッファ
３９２と第二の列アドレスバッファ３９３を持つ。それ
ぞれの列デコーダからの選択信号線ＳＳＬは列方向に並
列に設置されており、データ入出力線ＳＩＯとデータラ
ッチ回路も対応した２組を持つ。
【０１６７】図６８に、このＳＲＡＭ列デコーダでの内
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはＣＬＫ信号に基づき、順にそれぞれの列デコーダの
選択信号制御（ｉＡＳＣ−１とｉＡＳＣ−２）を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列（ＳＳＬ−１とＳＳＬ−２）のデータ
は、それぞれ対応したデータ入出力線（ＳＩＯ−１とＳ
ＩＯ−２）に順次出力される。これらのデータ入出力線
では要求サイクルタイムの２倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路３９５と第
二のデータラッチ回路３９６でデータの一時保持を行
う。これら２組のデータをデータアウトバッファの前で
合成して、データ入出力端子ＤＱから要求されたサイク
ルタイムで出力される。
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはＣＬＫ信号に基づき、順にそれぞれの列デコーダの
選択信号制御（ｉＡＳＣ−１とｉＡＳＣ−２）を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列（ＳＳＬ−１とＳＳＬ−２）のデータ
は、それぞれ対応したデータ入出力線（ＳＩＯ−１とＳ
ＩＯ−２）に順次出力される。これらのデータ入出力線
では要求サイクルタイムの２倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路３９５と第
二のデータラッチ回路３９６でデータの一時保持を行
う。これら２組のデータをデータアウトバッファの前で
合成して、データ入出力端子ＤＱから要求されたサイク
ルタイムで出力される。
【０１６８】上記構成を使用することにより、内部の動
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシ
ンクロナスＤＲＡＭにおいても、この構成を用いること
で高速化が可能である。
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシ
ンクロナスＤＲＡＭにおいても、この構成を用いること
で高速化が可能である。
【０１６９】「ＳＲＡＭ部とデータ入出力端子間の構成
の他の例」図６９に、×８ビット構成の場合のＳＲＡＭ
部とデータ入出力端子間の構成の他の例を示す。ＳＲＡ
Ｍからのデータ出力の場合、まず選択された行および列
で特定されるＳＲＡＭセルのデータはデータ入出力線Ｓ
ＩＯへと出力される。選択された行のデータ入出力線Ｓ
ＩＯとグローバルデータ入出力線ＧＩＯとが接続され、
選択されたＳＲＡＭセルのデータがデータアンプ１５３
へと送られる。その後、データはリードライトバス線Ｒ
ＷＬを通り、データラッチ回路１５１およびデータバッ
ファ１５２を介してデータ入出力端子ＤＱへと出力され
る。もちろん、×８構成なので８組のデータ入出力回路
が同時に動作し８個のデータが出力される。ＳＲＡＭセ
ルへの書き込み時も同様の経路をたどって書き込まれ
る。
の他の例」図６９に、×８ビット構成の場合のＳＲＡＭ
部とデータ入出力端子間の構成の他の例を示す。ＳＲＡ
Ｍからのデータ出力の場合、まず選択された行および列
で特定されるＳＲＡＭセルのデータはデータ入出力線Ｓ
ＩＯへと出力される。選択された行のデータ入出力線Ｓ
ＩＯとグローバルデータ入出力線ＧＩＯとが接続され、
選択されたＳＲＡＭセルのデータがデータアンプ１５３
へと送られる。その後、データはリードライトバス線Ｒ
ＷＬを通り、データラッチ回路１５１およびデータバッ
ファ１５２を介してデータ入出力端子ＤＱへと出力され
る。もちろん、×８構成なので８組のデータ入出力回路
が同時に動作し８個のデータが出力される。ＳＲＡＭセ
ルへの書き込み時も同様の経路をたどって書き込まれ
る。
【０１７０】このデータ入出力線ＳＩＯとグローバルデ
ータ入出力線ＧＩＯを用いた回路の構成とすることで、
ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり、ＳＲ
ＡＭ行選択信号にかかる負荷が軽減され、ＳＲＡＭセル
のデータ入出力を高速で動作させることが可能となる。
さらに、本構成とすることによりＳＲＡＭセルの行数を
増した場合にも、データ入出力線ＳＩＯの負荷が増大す
ることはなく、高速動作に支障をきたすことはない。
ータ入出力線ＧＩＯを用いた回路の構成とすることで、
ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり、ＳＲ
ＡＭ行選択信号にかかる負荷が軽減され、ＳＲＡＭセル
のデータ入出力を高速で動作させることが可能となる。
さらに、本構成とすることによりＳＲＡＭセルの行数を
増した場合にも、データ入出力線ＳＩＯの負荷が増大す
ることはなく、高速動作に支障をきたすことはない。
【０１７１】
【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、この発
明によれば、外部クロック信号の一方向の変化を検出し
て所定のパルス幅を有する内部クロック信号を生成し、
外部信号を入力し、前記内部クロック信号に基づき前記
外部信号を通過させて前記所定のパルス幅を有する内部
信号を生成するようにしたので、外部クロック信号に基
づき外部からアドレスや各種の制御信号を取り込んで、
内部アドレス信号を高速に生成することのできる半導体
集積回路装置を実現することができる。
ば、以下の効果を得ることができる。すなわち、この発
明によれば、外部クロック信号の一方向の変化を検出し
て所定のパルス幅を有する内部クロック信号を生成し、
外部信号を入力し、前記内部クロック信号に基づき前記
外部信号を通過させて前記所定のパルス幅を有する内部
信号を生成するようにしたので、外部クロック信号に基
づき外部からアドレスや各種の制御信号を取り込んで、
内部アドレス信号を高速に生成することのできる半導体
集積回路装置を実現することができる。
【０１７２】この発明によれば、主記憶部と副記憶部と
の間で双方向のデータ転送が可能なように構成され、外
部クロック信号の一方向の変化を検出して所定のパルス
幅を有する内部クロック信号を生成し、外部からアドレ
ス信号を入力し、前記内部クロック信号に基づき前記ア
ドレス信号を通過させて、前記主記憶部をアクセスする
ための内部アドレス信号を生成するようにしたので、キ
ャッシュヒット率を低下させることなく、複数のメモリ
マスタからのアクセス要求に対して迅速に対応すること
ができ、しかも、外部クロック信号に基づき外部からア
ドレス信号を高速に取り込んで、内部アドレス信号を高
速に生成することのできる半導体集積回路装置を実現す
ることができる。
の間で双方向のデータ転送が可能なように構成され、外
部クロック信号の一方向の変化を検出して所定のパルス
幅を有する内部クロック信号を生成し、外部からアドレ
ス信号を入力し、前記内部クロック信号に基づき前記ア
ドレス信号を通過させて、前記主記憶部をアクセスする
ための内部アドレス信号を生成するようにしたので、キ
ャッシュヒット率を低下させることなく、複数のメモリ
マスタからのアクセス要求に対して迅速に対応すること
ができ、しかも、外部クロック信号に基づき外部からア
ドレス信号を高速に取り込んで、内部アドレス信号を高
速に生成することのできる半導体集積回路装置を実現す
ることができる。
【０１７３】このにかかる発明によれば、主記憶部と副
記憶部との間で双方向のデータ転送が可能なように構成
され、外部クロック信号の一方向の変化を検出して所定
のパルス幅を有する内部クロック信号を生成し、外部か
ら制御信号を入力し、該制御信号の論理状態が反映され
た信号を前記内部クロック信号に基づき通過させて、外
部からのアドレス信号をラッチするためのラッチ信号を
生成し、前記ラッチ信号をトリガーとして前記アドレス
信号をラッチするようにしたので、キャッシュヒット率
を低下させることなく、複数のメモリマスタからのアク
セス要求に対して迅速に対応することができ、しかも、
外部クロック信号に基づき外部から制御信号を高速に取
り込んで、内部アドレス信号を高速に生成することので
きる半導体集積回路装置を実現することができる。
記憶部との間で双方向のデータ転送が可能なように構成
され、外部クロック信号の一方向の変化を検出して所定
のパルス幅を有する内部クロック信号を生成し、外部か
ら制御信号を入力し、該制御信号の論理状態が反映され
た信号を前記内部クロック信号に基づき通過させて、外
部からのアドレス信号をラッチするためのラッチ信号を
生成し、前記ラッチ信号をトリガーとして前記アドレス
信号をラッチするようにしたので、キャッシュヒット率
を低下させることなく、複数のメモリマスタからのアク
セス要求に対して迅速に対応することができ、しかも、
外部クロック信号に基づき外部から制御信号を高速に取
り込んで、内部アドレス信号を高速に生成することので
きる半導体集積回路装置を実現することができる。
【図１】 この発明の１実施例に係る半導体記憶装置の
全体の構成を示すブロック図である。
全体の構成を示すブロック図である。
【図２】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
【図３】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
【図４】 図１に示す半導体記憶装置の外部端子の配置
図である。
図である。
【図５】 図１に示す半導体記憶装置における動作機能
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
【図６】 図５のリードコマンドを示す外部端子の状態
の図である。
の図である。
【図７】 図５のライトコマンドを示す外部端子の状態
の図である。
の図である。
【図８】 図５のプリフェッチコマンドを示す外部端子
の状態の図である。
の状態の図である。
【図９】 図５のオートプリチャージを伴うプリフェッ
チコマンドを示す外部端子の状態の図である。
チコマンドを示す外部端子の状態の図である。
【図１０】 図５のリストアコマンドを示す外部端子の
状態の図である。
状態の図である。
【図１１】 図５のオートプリチャージを伴うリストア
コマンドを示す外部端子の状態の図である。
コマンドを示す外部端子の状態の図である。
【図１２】 図５のアクティブコマンドを示す外部端子
の状態の図である。
の状態の図である。
【図１３】 図５のプリチャージコマンドを示す外部端
子の状態の図である。
子の状態の図である。
【図１４】 図５の全バンクプリチャージコマンドを示
す外部端子の状態の図である。
す外部端子の状態の図である。
【図１５】 図５のＣＢＲリフレッシュコマンドを示す
外部端子の状態の図である。
外部端子の状態の図である。
【図１６】 図５のデバイス非選択コマンドを示す外部
端子の状態の図である。
端子の状態の図である。
【図１７】 図５の未操作コマンドを示す外部端子の状
態の図である。
態の図である。
【図１８】 図５のレジスタ設定コマンド（１）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図１９】 図５のレジスタ設定コマンド（２）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図２０】 図５のレジスタ設定コマンドを示す外部端
子の状態の詳細な図である。
子の状態の詳細な図である。
【図２１】 図５のレジスタ設定コマンドの一部である
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
【図２２】 データ入出力様式の各ラップタイプとバー
スト長に対応したアクセスを受けるアドレスの順序の図
である。
スト長に対応したアクセスを受けるアドレスの順序の図
である。
【図２３】 リードコマンド入力時でバースト長４、リ
ードレイテンシ２のデータ出力タイミングの図である。
ードレイテンシ２のデータ出力タイミングの図である。
【図２４】 リードコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
【図２５】 ライトコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
【図２６】 プリフェッチコマンドの動作時におけるア
ドレス指定とデータの流れを示す図である。
ドレス指定とデータの流れを示す図である。
【図２７】 リストアコマンドの動作時におけるアドレ
ス指定とデータの流れを示す図である。
ス指定とデータの流れを示す図である。
【図２８】 アクティブコマンドの動作時におけるアド
レス指定とデータの流れを示す図である。
レス指定とデータの流れを示す図である。
【図２９】 この発明の一実施例による半導体記憶装置
のアレイ配置を概略的に示すアレイレイアウト図であ
る。
のアレイ配置を概略的に示すアレイレイアウト図であ
る。
【図３０】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
【図３１】 この発明の一実施例による半導体記憶装置
の共通電源を使用するブロックを概略的に示す図であ
る。
の共通電源を使用するブロックを概略的に示す図であ
る。
【図３２】 図１に示す半導体記憶装置の動作制御回路
のブロック図である。
のブロック図である。
【図３３】 図１に示すＤＲＡＭ部とデータ転送回路の
具体的な構成を示す図である。
具体的な構成を示す図である。
【図３４】 図３０に示す本発明の一実施例である全体
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。
【図３５】 図３４のレイアウトの一部分（ビット線４
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。
【図３６】 データ転送回路の詳細な回路例を示す回路
図である。
図である。
【図３７】 図３５で示す例での問題点を解決する一例
の構成を示す図である。
の構成を示す図である。
【図３８】 ＤＲＡＭ行制御回路の一例を示すブロック
図である。
図である。
【図３９】 図３３に示すＤＲＡＭ列制御回路とＤＲＡ
Ｍ列デコーダの具体的構成の一例を示す図である。
Ｍ列デコーダの具体的構成の一例を示す図である。
【図４０】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。
成の一例を示す図である。
【図４１】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。
成の一例を示す図である。
【図４２】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。
成の一例を示す図である。
【図４３】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。
成の一例を示す図である。
【図４４】 図２９に示すアレイレイアウトにおける１
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。
【図４５】 図４４における各データ転送バス線の動作
例を示す信号波形図である。
例を示す信号波形図である。
【図４６】 図１に示すＳＲＡＭ部とデータ入出力端子
間の具体的構成の一例を示す図である。
間の具体的構成の一例を示す図である。
【図４７】 ＳＲＡＭメモリセルの構成の一例を示す図
である。
である。
【図４８】 図４７に示すＳＲＡＭセルのフリップフロ
ップ回路の具体的回路例を示す図である。
ップ回路の具体的回路例を示す図である。
【図４９】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
【図５０】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
【図５１】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
【図５２】 図４６に示したＳＲＡＭ行制御回路の具体
的な回路構成の一例を示す図である。
的な回路構成の一例を示す図である。
【図５３】 図４６に示したＳＲＡＭ列制御回路の具体
的な回路構成の一例を示す図である。
的な回路構成の一例を示す図である。
【図５４】 図５３に示したマルチプレクサとラッチ回
路の具体的な回路の一例を示す図である。
路の具体的な回路の一例を示す図である。
【図５５】 図５４に示したマルチプレクサの内部の動
作の一例を示す信号波形図である。
作の一例を示す信号波形図である。
【図５６】 内部アドレス生成回路系の他の構成例（ア
ドレス信号の高速化を図った例）を示すブロック図であ
る。
ドレス信号の高速化を図った例）を示すブロック図であ
る。
【図５７】 図５６に示すコマンドデコード回路の構成
を示す図である。
を示す図である。
【図５８】 図５６に示すリードライト信号生成回路の
構成を示す図である。
構成を示す図である。
【図５９】 図５９に示すカラムアドレス信号生成回路
の構成を示す図である。
の構成を示す図である。
【図６０】 図５９に示すカラムアドレス信号生成回路
の他の構成例を示す図である。
の他の構成例を示す図である。
【図６１】 図５９に示すカラムアドレス信号生成回路
にアドレスラッチ回路を併設した構成を示す図である。
にアドレスラッチ回路を併設した構成を示す図である。
【図６２】 図５９に示す内部アドレス生成回路系の動
作を説明するための波形図である。
作を説明するための波形図である。
【図６３】 内部アドレス生成回路系の他の構成例（制
御信号を高速化を図った例）を示すブロック図である。
御信号を高速化を図った例）を示すブロック図である。
【図６４】 図６３に示すリードライト信号生成回路の
構成を示す図である。
構成を示す図である。
【図６５】 図６３に示すカラムアドレスラッチ回路の
構成を示す図である。
構成を示す図である。
【図６６】 図６３に示す内部アドレス生成回路系の動
作を説明するための波形図である。
作を説明するための波形図である。
【図６７】 図１に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。
【図６８】 図６７に示したＳＲＡＭ列デコーダとデー
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。
【図６９】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の一例を示す図である。
構成の一例を示す図である。
【図７０】 複数の処理装置を持つメモリシステムの構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
【図７１】 従来技術にかかる内部アドレス生成回路系
の構成を示す図である。
の構成を示す図である。
【図７２】 図７１に示すアドレスラッチ回路の構成を
示す図である。
示す図である。
【図７３】 図７１に示すコマンドラッチ回路の構成を
示す図である。
示す図である。
【図７４】 図７１に示すリードライト信号生成回路の
構成を示す図である。
構成を示す図である。
【図７５】 図７１に示すカラムアドレスラッチ回路の
構成を示す図である。
構成を示す図である。
【図７６】 図７１に示す従来技術にかかる内部アドレ
ス生成回路系の動作を説明するための波形図である。
ス生成回路系の動作を説明するための波形図である。
１００ 本発明の半導体記憶装置 １０１ ＤＲＡＭ部 １０２ ＳＲＡＭ部 １０３ 双方向データ転送回路 １１０ ＤＲＡＭアレイ １１１ ＤＲＡＭメモリセル部 １１２ センスアンプ １１３ ＤＲＡＭ行デコーダ １１４ ＤＲＡＭ列デコーダ １１５ ＤＲＡＭ行制御回路 １１６ ＤＲＡＭ列制御回路 １２０ ＳＲＡＭアレイ １２１ ＳＲＡＭ行デコーダ １２２ ＳＲＡＭ列制御回路 １２３ ＳＲＡＭ列デコーダ １２４ ＳＲＡＭ行制御回路 １３１ データ転送選択回路 １５０ 動作制御回路 ７００１〜７００６ レシーバ回路 ７０１０，８０１０ 内部クロック信号生成回路 ７０１１ コマンドデコード回路 ７０１２ コマンドラッチ回路 ７０１３ リードライト信号生成回路 ７０１４ アクティブ信号生成回路 ７０２０ アドレスラッチ回路 ７０３０ カラムアドレスラッチ回路 ７０３１ カウンター回路 ７０３２ カラムアドレス信号生成回路 ７０３２Ｇ，７０３２ＧＧ，７０３２Ｈ，７０３２ＨＨ
ゲート回路 ７０３２０ アドレスラッチ回路 ７０３３ ロウアドレスラッチ回路 ８００１〜８００６ レシーバ回路 ８０１１ リード／ライト信号生成回路 ８０１２ コマンドラッチ回路 ８０１３ アクティブ信号生成回路 ８０２０ カラムアドレスラッチ回路 ８０２１ カウンター回路 ８０２２ アドレスラッチ回路 ８０２３ ロウアドレスラッチ回路 Ａｉ アドレス信号（外部） ＣＬＫ 外部クロック信号 ＩＣＬＫ 内部クロック信号 ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ 制御信号 Ｘｉ ロウアドレス信号（内部） Ｙｉ，ＹｉＴ，ＹｉＮ カラムアドレス信号（内部） ｉＡ０〜ｉＡ１３ 内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２ ＤＲＡＭ内部行アドレス信
号 ｉＡＤ１３ バンク選択信号 ｉＡＤＣ５〜ｉＡＤＣ６ ＤＲＡＭ列アドレス信号 ｉＡＳＲ０〜ｉＡＳＲ３ ＳＲＡＭ内部行アドレス信号 ｉＡＳＣ４〜ｉＡＳＣ１０ 内部ＳＲＡＭ列アドレス信
号
ゲート回路 ７０３２０ アドレスラッチ回路 ７０３３ ロウアドレスラッチ回路 ８００１〜８００６ レシーバ回路 ８０１１ リード／ライト信号生成回路 ８０１２ コマンドラッチ回路 ８０１３ アクティブ信号生成回路 ８０２０ カラムアドレスラッチ回路 ８０２１ カウンター回路 ８０２２ アドレスラッチ回路 ８０２３ ロウアドレスラッチ回路 Ａｉ アドレス信号（外部） ＣＬＫ 外部クロック信号 ＩＣＬＫ 内部クロック信号 ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ 制御信号 Ｘｉ ロウアドレス信号（内部） Ｙｉ，ＹｉＴ，ＹｉＮ カラムアドレス信号（内部） ｉＡ０〜ｉＡ１３ 内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２ ＤＲＡＭ内部行アドレス信
号 ｉＡＤ１３ バンク選択信号 ｉＡＤＣ５〜ｉＡＤＣ６ ＤＲＡＭ列アドレス信号 ｉＡＳＲ０〜ｉＡＳＲ３ ＳＲＡＭ内部行アドレス信号 ｉＡＳＣ４〜ｉＡＳＣ１０ 内部ＳＲＡＭ列アドレス信
号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 G11C 11/409 G11C 11/413
Claims (4)
- 【請求項１】 外部クロック信号に同期して外部アドレ
ス信号と外部制御信号とを同一クロックサイクルで取り
込んで動作するように構成された半導体集積回路装置で
あって、 前記外部クロック信号の一方向の変化を検出して第１論
理レベルとなり、所定のパルス幅の後に第２論理レベル
となる内部クロック信号を生成する内部クロック信号生
成回路と、前記内部クロック信号が第２論理レベルのとき、 前記外
部制御信号を転送する第１ゲートを有し、該第１ゲート
の第１出力端に転送された前記外部制御信号をラッチす
るラッチ回路と、前記内部クロック信号が第１論理レベルのとき、 前記第
１出力端に保持された前記外部制御信号の論理を反映さ
せて前記所定のパルス幅を有する内部制御信号を生成す
る内部制御信号生成回路と、前記内部クロック信号が第２論理レベルのとき、前記 外
部アドレス信号を転送する第２ゲートを有し、該第２ゲ
ートの第２出力端に転送された前記外部アドレス信号を
ラッチする外部アドレス信号ラッチ回路と、第１入力端が前記出力端に接続され、第２入力端が前記
内部制御信号生成回路の出力に接続され、第３入力端が
前記内部クロック信号生成回路に接続された第３ゲート
を有し、 前記内部制御信号が生成されたとき、前記外部
アドレス信号ラッチ回路にラッチされた外部アドレス信
号の論理を反映させて内部アドレス信号を生成し、該内
部アドレス信号を行選択回路または列選択回路に供給す
る内部アドレス信号生成回路と、を備 えたことを特徴とする半導体集積回路装置。 - 【請求項２】 外部クロック信号に同期して外部アドレ
ス信号と外部制御信号とを同一クロックサイクルで取り
込んで動作するように構成された半導体集積回路装置で
あって、 前記外部クロック信号の一方向の変化を検出して第１論
理レベルとなり、所定のパルス幅の後に第２論理レベル
となる内部クロック信号を生成する内部クロック信号生
成回路と、前記内部クロック信号が第２論理レベルのとき、 前記外
部制御信号を転送する第１ゲートを有し、該第１ゲート
の第１出力端に転送された前記外部制御信号をラッチす
るラッチ回路と、前記内部クロック信号が第１論理レベルのとき、 前記第
１出力端に保持された前記外部制御信号の論理を反映さ
せて前記所定のパルス幅を有する内部制御信号を生成す
る内部制御信号生成回路と、前記内部クロック信号が第２論理レベルのとき、前記 外
部アドレス信号を転送する第２ゲートを有し、該第２ゲ
ートの第２出力端に転送された前記外部アドレス信号を
ラッチする外部アドレス信号ラッチ回路と、第１入力端が前記出力端に接続され、第２入力端が前記
内部制御信号生成回路の出力に接続され、第３入力端が
前記内部クロック信号生成回路に接続された第３ゲート
を有し、 前記内部制御信号が生成されたとき、前記外部
アドレス信号ラッチ回路にラッチされた外部アドレス信
号の論理を反映させて所定のパルス幅を有する内部アド
レス信号を生成し、該内部アドレス信号を行選択回路ま
たは列選択回路に供給する内部アドレス信号生成回路
と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項３】 前記内部アドレス信号生成回路と並列に
外部から外部アドレス信号を取り込み、前記内部クロッ
ク信号に基づき前記外部アドレス信号をラッチする第１
のラッチ回路と、 前記内部クロック信号に基づき、前記第１のラッチ回路
にラッチされた外部アドレス信号を該第１のラッチ回路
とは反対の位相でラッチする第２のラッチ回路と、 をさらに備えたことを特徴とする請求項３または４の何
れかに記載された半導体集積回路装置。 - 【請求項４】 前記内部クロック信号に基づき、前記内
部アドレス信号生成回路にラッチされた外部アドレス信
号を該内部アドレス信号ラッチ回路とは反対の位相でラ
ッチするラッチ回路をさらに備えたことを特徴とする請
求項３または４の何れかに記載された半導体集積回路装
置。
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