KR20220028888A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 데이터 전송 시 전송 단수를 감소시킴으로써 데이터의 전송 지연을 방지하고, 데이터 전송 시 소모되는 전류를 감소시키는 저장 장치는, 복수의 메모리 장치들을 각각 포함하는 복수의 뱅크들 및 메모리 컨트롤러를 포함하는 저장 장치에 있어서, 상기 복수의 메모리 장치들은 각각, 뱅크 선택 신호에 따라 상기 복수의 뱅크들 중 어느 하나의 뱅크에 포함된 메모리 장치의 데이터를 선택하여 출력하는 데이터 선택부, 상기 데이터 선택부로부터 출력된 데이터를 저장하는 래치부 및 상기 래치부에 저장된 데이터가 순차적으로 출력되도록 상기 뱅크 선택 신호를 생성하는 전송 제어 신호 생성부를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 데이터 전송 시 소모되는 전송 시간 및 전류량을 감소시키는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 장치들을 각각 포함하는 복수의 뱅크들 및 메모리 컨트롤러를 포함하는 저장 장치에 있어서, 상기 복수의 메모리 장치들은 각각, 뱅크 선택 신호에 따라 상기 복수의 뱅크들 중 어느 하나의 뱅크에 포함된 메모리 장치의 데이터를 선택하여 출력하는 데이터 선택부, 상기 데이터 선택부로부터 출력된 데이터를 저장하는 래치부 및 상기 래치부에 저장된 데이터가 순차적으로 출력되도록 상기 뱅크 선택 신호를 생성하는 전송 제어 신호 생성부를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 동작 방법은, 복수의 메모리 장치들을 각각 포함하는 복수의 뱅크들 및 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서, 상기 복수의 뱅크들 중 어느 하나의 뱅크에 포함된 메모리 장치의 데이터를 선택하여 출력하는 데이터 선택부를 제어하는 뱅크 선택 신호를 생성하는 단계 및 상기 뱅크 선택 신호에 따라 상기 데이터를 래치부에 저장한 후 상기 메모리 컨트롤러로 출력하는 단계를 포함할 수 있다.
본 기술에 따르면, 데이터 전송 시 전송 단수를 감소시킴으로써 데이터의 전송 지연을 방지하고, 데이터 전송 시 소모되는 전류를 감소시킬 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 복수의 뱅크들이 메모리 컨트롤러와 연결되는 구조를 나타낸 도면이다.
도 5는 3개의 스테이지를 통해 데이터가 출력되는 과정을 나타낸 도면이다.
도 6은 3개의 스테이지를 통해 데이터를 출력하도록 제어하는 신호 및 클럭을 나타낸 도면이다.
도 7은 2개의 스테이지를 통해 데이터가 출력되는 과정을 나타낸 도면이다.
도 8은 2개의 스테이지를 통해 데이터를 출력하도록 제어하는 신호 및 클럭을 나타낸 도면이다.
도 9는 3개의 스테이지를 통해 데이터를 출력하기 위한 제어 신호가 생성되는 과정을 나타낸 도면이다.
도 10은 2개의 스테이지를 통해 데이터를 출력하기 위한 제어 신호가 생성되는 과정을 나타낸 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
실시 예에서, 저장 장치(50)는 복수의 뱅크들을 포함할 수 있다. 복수의 뱅크들은 복수의 메모리 장치들을 포함할 수 있다. 복수의 뱅크들은 각각 채널을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 즉, 복수의 메모리 장치들을 포함하는 저장 장치(50) 구조에서, 각 메모리 장치들은 어느 하나의 뱅크에 속할 수 있고, 채널을 통해 메모리 컨트롤러(200)와 연결될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 데이터 선택부(171), 래치부(173) 및 데이터 출력부(175)를 포함할 수 있다. 데이터 선택부(171), 래치부(173) 및 데이터 출력부(175)는 버스를 통해 서로 연결될 수 있다.
데이터 선택부(171)는 직렬 변환기(serializer)로부터 수신된 데이터를 뱅크 선택 신호를 기초로 선택적으로 출력할 수 있다. 여기서, 직렬 변환기(serializer)는 데이터를 순차적으로 출력하도록 제어하는 장치일 수 있다.
래치부(173)는 데이터 선택부(171)로부터 출력된 데이터를 저장하고, 래치부(173)에 저장된 데이터는 데이터 출력부(175)를 통해 입출력핀(DQ)에 전달되어 메모리 컨트롤러(200)로 출력될 수 있다. 복수의 뱅크들 구조에서, 복수의 뱅크들 중 일부는 래치부(173) 및 데이터 출력부(175)를 공유할 수 있다.
실시 예에서, 메모리 장치(100)는 3개의 스테이지를 통해 데이터를 메모리 컨트롤러(200)로 전송할 수 있다. 즉, 데이터는 3개의 단계들을 거쳐 메모리 컨트롤러(200)로 출력될 수 있다. 이 때, 3개의 단계들은 데이터 선택부(171), 래치부(173) 및 데이터 출력부(175)에서의 데이터의 출력을 의미할 수 있다.
예를 들면, 메모리 장치(100)의 메모리 셀 어레이에 저장된 데이터는 데이터를 순차적으로 출력하기 위한 직렬 변환기(serializer)에 전달되고, 직렬 변환기(serializer)로부터 출력된 데이터는 뱅크 선택 신호에 따라 데이터 선택부(171)에서 래치부(173)로 전달될 수 있다(제1 스테이지). 래치부(173)에 저장된 데이터는 입출력 데이터로서 데이터 출력부(175)에 전달될 수 있다(제2 스테이지). 데이터 출력부(175)에 전달된 데이터는 수신되는 클럭에 따라 순차적으로 메모리 컨트롤러(200)로 출력될 수 있다(제3 스테이지).
그러나, 3개의 스테이지를 통해 데이터가 전달되기 때문에, 각각의 스테이지를 거치면서 소모되는 전류량이 증가하고, 또, 데이터의 출력이 지연될 수 있다.
따라서, 본 발명에서, 메모리 장치(100)에 소모되는 전류량을 감소시키고, 데이터의 출력 지연을 방지하기 위해, 복수의 스테이지들을 병합하는 방법이 제시된다.
실시 예에서, 메모리 장치(100)는 전송 제어 신호 생성부(190)를 포함할 수 있다. 전송 제어 신호 생성부(190)는 병합된 스테이지 구조에서, 데이터를 출력하기 위한 제어 신호들을 생성할 수 있다.
3개의 스테이지를 통해 데이터를 출력할 때는 외부 클럭을 기초로 순차적으로 데이터를 출력하였으나, 병합된 스테이지 구조에서는, 뱅크 선택 신호만을 기초로 데이터를 출력해야 되기 때문에, 데이터를 단계적으로 출력하기 위한 뱅크 선택 신호가 생성될 필요가 있다.
따라서, 전송 제어 신호 생성부(190)는 데이터를 단계적으로 출력하기 위한 뱅크 선택 신호를 생성할 수 있다. 병합된 스테이지 구조에서, 전송 제어 신호 생성부(190)가 생성한 뱅크 선택 신호를 기초로 데이터가 순차적으로 출력될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 복수의 뱅크들이 메모리 컨트롤러와 연결되는 구조를 나타낸 도면이다.
도 4를 참조하면, 도 4는 복수의 뱅크들을 포함하는 저장 장치(도 1의 50) 구조를 도시한다. 도 4의 제1 내지 제4 뱅크(70_1~70_4)는 제1 내지 제4 채널(CH1~CH4)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 즉, 제1 내지 제4 뱅크(70_1~70_4)에 각각 포함된 메모리 장치들은 제1 내지 제4 채널(CH1~CH4)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
실시 예에서, 제1 내지 제4 뱅크(70_1~70_4)는 각각 복수의 메모리 장치들을 포함할 수 있다. 복수의 메모리 장치들은 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다.
예를 들면, 제1 뱅크(70_1)는 제1 및 제2 메모리 장치(100_1, 100_2)를 포함하고, 제2 뱅크(70_2)는 제3 및 제4 메모리 장치(100_3, 100_4)를 포함하고, 제3 뱅크(70_3)는 제5 및 제6 메모리 장치(100_5, 100_6)를 포함하고, 제4 뱅크(70_4)는 제7 및 제8 메모리 장치(100_7, 100_8)를 포함할 수 있다.
도 4에서, 각 뱅크는 2개의 메모리 장치들을 포함하는 것으로 도시되었으나, 각 뱅크는 하나의 메모리 장치 또는 3개 이상의 메모리 장치들을 포함할 수 있다. 또, 각 뱅크에 포함되는 메모리 장치들의 수는 서로 다를 수 있다.
실시 예에서, 제1 내지 제4 뱅크(70_1~70_4)에 저장된 데이터는 제1 내지 제4 채널(CH1~CH4)을 통해 메모리 컨트롤러(200)로 출력될 수 있다. 여기서, 제1 뱅크(70_1)에 저장된 데이터는 제1 채널(CH1)을 통해, 제2 뱅크(70_2)에 저장된 데이터는 제2 채널(CH2)을 통해, 제3 뱅크(70_3)에 저장된 데이터는 제3 채널(CH3)을 통해, 제4 뱅크(70_4)에 저장된 데이터는 제4 채널(CH4)을 통해 출력될 수 있다.
실시 예에서, 제1 내지 제4 뱅크(70_1~70_4)에 저장된 데이터는 동시에 메모리 컨트롤러(200)로 출력될 수 없기 때문에, 제1 내지 제4 뱅크(70_1~70_4)에 저장된 데이터는 3개의 스테이지를 통해 순차적으로 메모리 컨트롤러(200)로 출력될 수 있다.
먼저, 제1 내지 제4 뱅크(70_1~70_4)에 포함된 제1 내지 제8 메모리 장치(100_1~100_8)에 각각 저장된 데이터는 뱅크 선택 신호에 따라 래치부에 출력될 수 있다(제1 스테이지). 래치부에 저장된 데이터는 입출력 데이터로써 데이터 출력부로 전달되고(제2 스테이지), 데이터 출력부로 전달된 데이터는 클럭 신호에 동기화 하여 메모리 컨트롤러(200)로 출력될 수 있다(제3 스테이지).
그러나, 복수의 스테이지들을 통해 데이터를 전송하는 과정에서 전류 소모량이 증가되고, 또, 복수의 스테이지들을 통해 데이터를 전송해야 하므로, 데이터 전송 지연이 문제될 수 있다.
따라서, 본 발명에서, 위에 제시된 스테이지들을 병합하는 방법이 제시된다.
도 5는 3개의 스테이지를 통해 데이터가 출력되는 과정을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 도 5는 도 4의 제1 내지 제4 뱅크(도 4의 70_1~70_4)에 저장된 데이터들이 출력되는 과정을 도시한다. 즉, 도 5는 도 4의 제1 내지 제8 메모리 장치(도 4의 100_1~100_8)에 저장된 데이터들이 출력되는 과정을 도시한다. 제1 내지 제8 메모리 장치(도 4의 100_1~100_8)에 저장된 데이터는 3개의 스테이지를 통해 출력될 수 있고, 여기서 3개의 스테이지는 데이터 선택부, 래치부 및 데이터 출력부에서의 데이터 출력을 의미할 수 있다.
도 5에서, 데이터 선택부는 증폭기(Amplifier)로 구성될 수 있고, 래치부는 인버터(NOT gate)로 이루어진 래치 회로로 구성될 수 있고, 데이터 출력부는 D-플립플롭(D-flipflop)으로 구성될 수 있다.
실시 예에서, 제1 뱅크 로우 비트 데이터(DATA_B1_LB)는 제1 뱅크(도 4의 70_1)에 포함된 제1 메모리 장치(도 4의 100_1)의 직렬 변환기(serializer)로부터 출력된 데이터를, 제1 뱅크 하이 비트 데이터(DATA_B1_HB)는 제1 뱅크(도 4의 70_1)에 포함된 제2 메모리 장치(도 4의 100_2)의 직렬 변환기(serializer)로부터 출력된 데이터를 의미할 수 있다. 여기서, 직렬 변환기(serializer)는 데이터를 순차적으로 출력하도록 제어하는 장치일 수 있다.
제2 뱅크 로우 비트 데이터(DATA_B2_LB)는 제2 뱅크(도 4의 70_2)에 포함된 제3 메모리 장치(도 4의 100_3)의 직렬 변환기로부터 출력된 데이터를, 제2 뱅크 하이 비트 데이터(DATA_B2_HB)는 제2 뱅크(도 4의 70_2)에 포함된 제4 메모리 장치(도 4의 100_4)의 직렬 변환기로부터 출력된 데이터를 의미할 수 있다.
제3 뱅크 로우 비트 데이터(DATA_B3_LB)는 제3 뱅크(도 4의 70_3)에 포함된 제5 메모리 장치(도 4의 100_5)의 직렬 변환기로부터 출력된 데이터를, 제3 뱅크 하이 비트 데이터(DATA_B3_HB)는 제3 뱅크(도 4의 70_3)에 포함된 제6 메모리 장치(도 4의 100_6)의 직렬 변환기로부터 출력된 데이터를 의미할 수 있다.
제4 뱅크 로우 비트 데이터(DATA_B4_LB)는 제4 뱅크(도 4의 70_4)에 포함된 제7 메모리 장치(도 4의 100_7)의 직렬 변환기로부터 출력된 데이터를, 제4 뱅크 하이 비트 데이터(DATA_B4_HB)는 제4 뱅크(도 4의 70_4)에 포함된 제8 메모리 장치(도 4의 100_8)의 직렬 변환기로부터 출력된 데이터를 의미할 수 있다.
실시 예에서, 제1 뱅크 로우 비트 데이터(DATA_B1_LB)는 제1 뱅크 로우 선택 신호(SEL_B1_LB)에 따라 출력되고, 제1 뱅크 하이 비트 데이터(DATA_B1_HB)는 제1 뱅크 하이 선택 신호(SEL_B1_HB)에 따라 출력될 수 있다. 또, 제2 뱅크 로우 비트 데이터(DATA_B2_LB)는 제2 뱅크 로우 선택 신호(SEL_B2_LB)에 따라 출력되고, 제2 뱅크 하이 비트 데이터(DATA_B2_HB)는 제2 뱅크 하이 선택 신호(SEL_B2_HB)에 따라 출력될 수 있다. 제3 뱅크 로우 비트 데이터(DATA_B3_LB)는 제3 뱅크 로우 선택 신호(SEL_B3_LB)에 따라 출력되고, 제3 뱅크 하이 비트 데이터(DATA_B3_HB)는 제3 뱅크 하이 선택 신호(SEL_B3_HB)에 따라 출력될 수 있다. 또, 제4 뱅크 로우 비트 데이터(DATA_B4_LB)는 제4 뱅크 로우 선택 신호(SEL_B4_LB)에 따라 출력되고, 제4 뱅크 하이 비트 데이터(DATA_B4_HB)는 제4 뱅크 하이 선택 신호(SEL_B4_HB)에 따라 출력될 수 있다.
여기서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)는 제1 메모리 장치(도 4의 100_1)에 대응하고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 제2 메모리 장치(도 4의 100_2)에 대응하고, 제2 뱅크 로우 선택 신호(SEL_B2_LB)는 제3 메모리 장치(도 4의 100_3)에 대응하고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 제4 메모리 장치(도 4의 100_4)에 대응하고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 제5 메모리 장치(도 4의 100_5)에 대응하고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 제6 메모리 장치(도 4의 100_6)에 대응하고, 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 제7 메모리 장치(도 4의 100_7)에 대응하고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 제8 메모리 장치(도 4의 100_8)에 대응할 수 있다.
예를 들면, 하이 상태의 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 수신되면, 제1_1 데이터 선택부(171_11)는 제1 뱅크 로우 비트 데이터(DATA_B1_LB)를 제15 래치부(173_15)에 출력하고, 하이 상태의 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 수신되면, 제1_2 데이터 선택부(171_12)는 제1 뱅크 하이 비트 데이터(DATA_B1_HB)를 제26 래치부(173_26)에 출력할 수 있다.
또, 하이 상태의 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 수신되면, 제2_3 데이터 선택부(171_23)는 제2 뱅크 로우 비트 데이터(DATA_B2_LB)를 제37 래치부(173_37)에 출력하고, 하이 상태의 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 수신되면, 제2_4 데이터 선택부(171_24)는 제2 뱅크 하이 비트 데이터(DATA_B2_HB)를 제48 래치부(173_48)에 출력할 수 있다.
하이 상태의 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 수신되면, 제3_5 데이터 선택부(171_35)는 제3 뱅크 로우 비트 데이터(DATA_B3_LB)를 제15 래치부(173_15)에 출력하고, 하이 상태의 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 수신되면, 제3_6 데이터 선택부(171_36)는 제3 뱅크 하이 비트 데이터(DATA_B3_HB)를 제26 래치부(173_26)에 출력할 수 있다.
또, 하이 상태의 제4 뱅크 로우 선택 신호(SEL_B4_LB)가 수신되면, 제4_7 데이터 선택부(171_47)는 제4 뱅크 로우 비트 데이터(DATA_B4_LB)를 제37 래치부(173_37)에 출력하고, 하이 상태의 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 수신되면, 제4_8 데이터 선택부(171_48)는 제4 뱅크 하이 비트 데이터(DATA_B4_HB)를 제48 래치부(173_48)에 출력할 수 있다.
도 5에서, 제1 및 제3 뱅크(도 4의 70_1, 70_3)가 래치부 및 데이터 출력부를 공유하기 때문에, 제1_1 데이터 선택부(171_11) 및 제3_5 데이터 선택부(171_35) 중 어느 하나가 선택되어, 제1 뱅크 로우 비트 데이터(DATA_B1_LB) 또는 제3 뱅크 로우 비트 데이터(DATA_B3_LB)가 제15 래치부(173_15)에 출력될 수 있다. 여기서, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 동시에 하이 상태일 수 없다. 즉, 제1 뱅크 로우 비트 데이터(DATA_B1_LB) 및 제3 뱅크 로우 비트 데이터(DATA_B3_LB) 중 어느 하나의 데이터만 출력될 수 있으므로, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 동시에 하이 상태일 수 없다.
위와 마찬가지로, 제1_2 데이터 선택부(171_12) 및 제3_6 데이터 선택부(171_36) 중 어느 하나가 선택되어, 제1 뱅크 하이 비트 데이터(DATA_B1_HB) 또는 제3 뱅크 하이 비트 데이터(DATA_B3_HB)가 제26 래치부(173_26)에 출력될 수 있다. 여기서, 제1 뱅크 하이 선택 신호(SEL_B1_HB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 동시에 하이 상태일 수 없다. 즉, 제1 뱅크 하이 비트 데이터(DATA_B1_HB) 및 제3 뱅크 하이 비트 데이터(DATA_B3_HB) 중 어느 하나의 데이터만 출력될 수 있으므로, 제1 뱅크 하이 선택 신호(SEL_B1_HB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 동시에 하이 상태일 수 없다.
도 5에서, 제2 및 제4 뱅크(도 4의 70_2, 70_4)가 래치부 및 데이터 출력부를 공유하기 때문에, 제2_3 데이터 선택부(171_23) 및 제4_7 데이터 선택부(171_47) 중 어느 하나가 선택되어, 제2 뱅크 로우 비트 데이터(DATA_B2_LB) 또는 제4 뱅크 로우 비트 데이터(DATA_B4_LB)가 제37 래치부(173_37)에 출력될 수 있다. 여기서, 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 동시에 하이 상태일 수 없다. 즉, 제2 뱅크 로우 비트 데이터(DATA_B2_LB) 및 제4 뱅크 로우 비트 데이터(DATA_B4_LB) 중 하나의 데이터만 출력될 수 있으므로, 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 동시에 하이 상태일 수 없다.
위와 마찬가지로, 제2_4 데이터 선택부(171_24) 및 제4_8 데이터 선택부(171_48) 중 어느 하나가 선택되어, 제2 뱅크 하이 비트 데이터(DATA_B2_HB) 또는 제4 뱅크 하이 비트 데이터(DATA_B4_HB)가 제48 래치부(173_48)에 출력될 수 있다. 여기서, 제2 뱅크 하이 선택 신호(SEL_B2_HB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 동시에 하이 상태일 수 없다. 즉, 제2 뱅크 하이 비트 데이터(DATA_B2_HB) 및 제4 뱅크 하이 비트 데이터(DATA_B4_HB) 중 하나의 데이터만 출력될 수 있으므로, 제2 뱅크 하이 선택 신호(SEL_B2_HB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 동시에 하이 상태일 수 없다.
위와 같이, 뱅크 로우 선택 신호 또는 뱅크 하이 선택 신호를 기초로 선택된 데이터가 래치부에 출력되는 것은 3개의 스테이지 중 제1 스테이지일 수 있다.
제1 스테이지 이 후, 제15 래치부(173_15), 제26 래치부(173_26), 제37 래치부(173_37) 또는 제48 래치부(173_48)에 저장된 데이터는 각각 입출력 데이터로써, 제13 로우 비트 데이터(IOB13_LB), 제13 하이 비트 데이터(IOB13_HB), 제24 로우 비트 데이터(IOB24_LB) 또는 제24 하이 비트 데이터(IOB24_HB)를 각각의 데이터 출력부에 출력될 수 있다. 각 래치부에 저장된 데이터가 각각의 데이터 출력부로 출력되는 것은 3개의 스테이지 중 제2 스테이지일 수 있다.
제2 스테이지 이 후, 제15 데이터 출력부(175_15)는 제13 로우 비트 데이터(IOB13_LB) 및 B13 클럭(CLK4D_B13)을 기초로 제13 기준 출력 데이터(DOUT_R_B13)를 출력하고, 제26 데이터 출력부(175_26)는 제13 하이 비트 데이터(IOB13_HB) 및 B13 클럭(CLK4D_B13)을 기초로 제13 피드백 출력 데이터(DOUT_F_B13)를 출력하고, 제37 데이터 출력부(175_37)는 제24 로우 비트 데이터(IOB24_LB) 및 B24 클럭(CLK4D_B24)을 기초로 제24 기준 출력 데이터(DOUT_R_B24)를 출력하고, 제48 데이터 출력부(175_48)는 제24 하이 비트 데이터(IOB24_HB) 및 B24 클럭(CLK4D_B24)을 기초로 제24 피드백 출력 데이터(DOUT_F_B24)를 출력할 수 있다.
즉, 각 메모리 장치로부터 출력된 데이터는 메모리 컨트롤러(도 4의 200)로 순차적으로 출력되어야 하기 때문에, 제15 데이터 출력부(175_15), 제26 데이터 출력부(175_26), 제37 데이터 출력부(175_37), 제48 데이터 출력부(175_48)는 각각 클럭 신호를 기초로 순차적으로 데이터를 출력할 수 있다. 각 데이터 출력부로 데이터가 출력되는 것은 3개의 스테이지 중 제3 스테이지일 수 있다.
제1 내지 제3 스테이지를 통해 제1 내지 제4 뱅크(도 4의 70_1~70_4)에 저장된 데이터는 메모리 컨트롤러(도 4의 200)로 순차적으로 출력될 수 있다.
도 6은 3개의 스테이지를 통해 데이터를 출력하도록 제어하는 신호 및 클럭을 나타낸 도면이다.
도 5 및 도 6을 참조하면, 도 6은 도 5의 데이터 선택부, 래치부 및 데이터 출력부로부터 데이터가 출력될 때, 각 신호의 상태 및 출력되는 데이터를 도시한다. 도 6에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 각각 동일한 상태인 것으로 가정한다. 즉, 뱅크 별로 선택 신호가 구분되어, 제1 뱅크에 대응하는 신호들(SEL_B1_LB, SEL_B1_HB)은 모두 동일한 상태이고, 제2 뱅크에 대응하는 신호들(SEL_B2_LB, SEL_B2_HB)은 모두 동일한 상태이고, 제3 뱅크에 대응하는 신호들(SEL_B3_LB, SEL_B3_HB)은 모두 동일한 상태이고, 제4 뱅크에 대응하는 신호들(SEL_B4_LB, SEL_B4_HB)은 모두 동일한 상태인 것으로 가정한다. 여기서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)는 제1 메모리 장치(도 4의 100_1)에 대응하고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 제2 메모리 장치(도 4의 100_2)에 대응하고, 제2 뱅크 로우 선택 신호(SEL_B2_LB)는 제3 메모리 장치(도 4의 100_3)에 대응하고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 제4 메모리 장치(도 4의 100_4)에 대응하고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 제5 메모리 장치(도 4의 100_5)에 대응하고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 제6 메모리 장치(도 4의 100_6)에 대응하고, 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 제7 메모리 장치(도 4의 100_7)에 대응하고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 제8 메모리 장치(도 4의 100_8)에 대응할 수 있다.
실시 예에서, 초기에(initial setup), 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 하이 상태일 수 있다. 따라서, 제1_1 데이터 선택부(171_11)는 하이 상태의 제1 뱅크 로우 선택 신호(SEL_B1_LB)를 기초로 제1 뱅크 로우 비트 데이터(DATA_B1_LB)를 제15 래치부(173_15)에 출력 및 저장할 수 있다. 또, 제1_2 데이터 선택부(171_12)는 하이 상태의 제1 뱅크 하이 선택 신호(SEL_B1_HB)를 기초로 제1 뱅크 하이 비트 데이터(DATA_B1_HB)를 제26 래치부(173_26)에 출력 및 저장할 수 있다.
위와 마찬가지로, 초기에(initial setup), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 하이 상태일 수 있다. 따라서, 제2_3 데이터 선택부(171_23)는 하이 상태의 제2 뱅크 로우 선택 신호(SEL_B2_LB)를 기초로 제2 뱅크 로우 비트 데이터(DATA_B2_LB)를 제37 래치부(173_37)에 출력 및 저장할 수 있다. 또, 제2_4 데이터 선택부(171_24)는 하이 상태의 제2 뱅크 하이 선택 신호(SEL_B2_HB)를 기초로 제2 뱅크 하이 비트 데이터(DATA_B2_HB)를 제48 래치부(173_48)에 출력 및 저장할 수 있다.
실시 예에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB), 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 하이 상태이므로, 제3 뱅크 로우 선택 신호(SEL_B3_LB), 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 로우 상태일 수 있다.
즉, 제1_1 데이터 선택부(171_11) 및 제3_5 데이터 선택부(171_35) 중 제1_1 데이터 선택부(171_11)가 선택되었기 때문에, 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 로우 상태일 수 있다. 마찬가지로, 제1_2 데이터 선택부(171_12) 및 제3_6 데이터 선택부(171_36) 중 제1_2 데이터 선택부(171_12)가 선택되었기 때문에, 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 로우 상태일 수 있다. 또, 제2_3 데이터 선택부(171_23) 및 제4_7 데이터 선택부(171_47) 중 제2_3 데이터 선택부(171_23)가 선택되었기 때문에, 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 로우 상태일 수 있다. 마찬가지로, 제2_4 데이터 선택부(171_24) 및 제4_8 데이터 선택부(171_48) 중 제2_4 데이터 선택부(171_24)가 선택되었기 때문에, 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 로우 상태일 수 있다.
제1_1 데이터 선택부(171_11)가 선택됨에 따라, 제15 래치부(173_15)에 저장된 제1 뱅크 로우 비트 데이터(DATA_B1_LB)는 제13 로우 비트 데이터(IOB13_LB)로써 버스를 통해 출력되며, 'F0'가 제15 데이터 출력부(175_15)로 출력될 수 있다. 마찬가지로, 제1_2 데이터 선택부(171_12)가 선택됨에 따라, 제26 래치부(173_26)에 저장된 제1 뱅크 하이 비트 데이터(DATA_B1_HB)는 제13 하이 비트 데이터(IOB13_HB)로써 버스를 통해 출력되며, 'E1'이 제26 데이터 출력부(175_26)로 출력될 수 있다. 또, 제2_3 데이터 선택부(171_23)가 선택됨에 따라, 제37 래치부(173_37)에 저장된 제2 뱅크 로우 비트 데이터(DATA_B2_LB)는 제24 로우 비트 데이터(IOB24_LB)로써, 'D2'가 제37 데이터 출력부(175_37)로 출력될 수 있다. 마찬가지로, 제2_4 데이터 선택부(171_24)가 선택됨에 따라, 제48 래치부(173_48)에 저장된 제2 뱅크 하이 비트 데이터(DATA_B2_HB)는 제24 하이 비트 데이터(IOB24_HB)로써 버스를 통해 출력되며, 'C3'가 제48 데이터 출력부(175_48)로 출력될 수 있다.
이 후, 제15 데이터 출력부(175_15)는 B13 클럭(CLK4D_B13)이 로우 상태에서 하이 상태로 바뀔 때, 'F0'를 제13 기준 출력 데이터(DOUT_R_B13)로써 출력하고, 제26 데이터 출력부(175_26)는 B13 클럭(CLK4D_B13)이 하이 상태에서 로우 상태로 바뀔 때, 'E1'을 제13 피드백 출력 데이터(DOUT_F_B13)로써 출력할 수 있다. 또, 제37 데이터 출력부(175_37)는 B24 클럭(CLK4D_B24)이 로우 상태에서 하이 상태로 바뀔 때, 'D2'를 제24 기준 출력 데이터(DOUT_R_B24)로써 출력하고, 제48 데이터 출력부(175_48)는 B24 클럭(CLK4D_B24)이 하이 상태에서 로우 상태로 바뀔 때, 'C3'을 제24 피드백 출력 데이터(DOUT_F_B24)로써 출력할 수 있다. 따라서, 제15 데이터 출력부(175_15), 제26 데이터 출력부(175_26), 제37 데이터 출력부(175_37) 및 제48 데이터 출력부(175_48)는 데이터를 순차적으로 메모리 컨트롤러로 출력할 수 있다.
실시 예에서, 제1_1 데이터 선택부(171_11) 및 제3_5 데이터 선택부(171_35) 중 제3_5 데이터 선택부(171_35)가 선택되고, 제1_2 데이터 선택부(171_12) 및 제3_6 데이터 선택부(171_36) 중 제3_6 데이터 선택부(171_36)가 선택될 수 있다. 이 때, 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 하이 상태이고, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 로우 상태일 수 있다.
제3_5 데이터 선택부(171_35)가 선택됨에 따라, 제15 래치부(173_15)에 저장된 제3 뱅크 로우 비트 데이터(DATA_B3_LB)는 제13 로우 비트 데이터(IOB13_LB)로써 버스를 통해 출력되며, 'B4'가 제15 데이터 출력부(175_15)로 출력될 수 있다. 마찬가지로, 제3_6 데이터 선택부(171_36)가 선택됨에 따라, 제26 래치부(173_26)에 저장된 제3 뱅크 하이 비트 데이터(DATA_B3_HB)는 제13 하이 비트 데이터(IOB13_HB)로써 버스를 통해 출력되며, 'A5'가 제26 데이터 출력부(175_26)로 출력될 수 있다.
실시 예에서, 제2_3 데이터 선택부(171_23) 및 제4_7 데이터 선택부(171_47) 중 제4_7 데이터 선택부(171_47)가 선택되고, 제2_4 데이터 선택부(171_24) 및 제4_8 데이터 선택부(171_48) 중 제4_8 데이터 선택부(171_48)가 선택될 수 있다. 이 때, 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 하이 상태이고, 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 로우 상태일 수 있다.
제4_7 데이터 선택부(171_47)가 선택됨에 따라, 제37 래치부(173_37)에 저장된 제4 뱅크 로우 비트 데이터(DATA_B4_LB)는 제24 로우 비트 데이터(IOB24_LB)로써 버스를 통해 출력되며, '96'이 제37 데이터 출력부(175_37)로 출력될 수 있다. 마찬가지로, 제4_8 데이터 선택부(171_48)가 선택됨에 따라, 제48 래치부(173_48)에 저장된 제4 뱅크 하이 비트 데이터(DATA_B4_HB)는 제24 하이 비트 데이터(IOB24_HB)로써 버스를 통해 출력되며, '87'이 제48 데이터 출력부(175_48)로 출력될 수 있다.
이 후, 제15 데이터 출력부(175_15)는 B13 클럭(CLK4D_B13)이 로우 상태에서 하이 상태로 바뀔 때, 'B4'를 제13 기준 출력 데이터(DOUT_R_B13)로써 출력하고, 제26 데이터 출력부(175_26)는 B13 클럭(CLK4D_B13)이 하이 상태에서 로우 상태로 바뀔 때, 'A5'을 제13 피드백 출력 데이터(DOUT_F_B13)로써 출력할 수 있다. 또, 제37 데이터 출력부(175_37)는 B24 클럭(CLK4D_B24)이 로우 상태에서 하이 상태로 바뀔 때, '96'를 제24 기준 출력 데이터(DOUT_R_B24)로써 출력하고, 제48 데이터 출력부(175_48)는 B24 클럭(CLK4D_B24)이 하이 상태에서 로우 상태로 바뀔 때, '87'을 제24 피드백 출력 데이터(DOUT_F_B24)로써 출력할 수 있다. 따라서, 제15 데이터 출력부(175_15), 제26 데이터 출력부(175_26), 제37 데이터 출력부(175_37) 및 제48 데이터 출력부(175_48)는 데이터를 순차적으로 메모리 컨트롤러로 출력할 수 있다.
실시 예에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 다시 하이 상태로 되면, 제13 로우 비트 데이터(IOB13_LB)로 '78'이 출력되고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 다시 하이 상태로 되면, 제13 로우 비트 데이터(IOB13_LB)로 '3C'가 출력될 수 있다. 또, 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 다시 하이 상태로 되면, 제13 로우 비트 데이터(IOB13_LB)로 'F0'가 출력되고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 다시 하이 상태로 되면, 제13 로우 비트 데이터(IOB13_LB)로 'B4'가 출력될 수 있다. 이 때, 제13 로우 비트 데이터(IOB13_LB)는 리드 클럭(POUT_CLK(RE_N))에 동기화하여, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 출력될 수 있다.
실시 예에서, 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 다시 하이 상태로 되면, 제13 하이 비트 데이터(IOB13_HB)로 '69'가 출력되고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 다시 하이 상태로 되면, 제13 하이 비트 데이터(IOB13_HB)로 '2D'가 출력될 수 있다. 또, 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 다시 하이 상태로 되면, 제13 하이 비트 데이터(IOB13_HB)로 'E1'이 출력되고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 다시 하이 상태로 되면, 제13 하이 비트 데이터(IOB13_HB)로 'A5'가 출력될 수 있다. 이 때, 제13 하이 비트 데이터(IOB13_HB)는 리드 클럭(POUT_CLK(RE_N))에 동기화하여, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 출력될 수 있다.
실시 예에서, 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 다시 하이 상태로 되면, 제24 로우 비트 데이터(IOB24_LB)로 '5A'가 출력되고, 제4 뱅크 로우 선택 신호(SEL_B4_LB)가 다시 하이 상태로 되면, 제24 로우 비트 데이터(IOB24_LB)로 '1E'가 출력될 수 있다. 또, 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 다시 하이 상태로 되면, 제24 로우 비트 데이터(IOB24_LB)로 'D2'가 출력될 수 있다. 이 때, 제24 로우 비트 데이터(IOB24_LB)는 리드 클럭(POUT_CLK(RE_N))에 동기화하여, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 출력될 수 있다.
실시 예에서, 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 다시 하이 상태로 되면, 제24 하이 비트 데이터(IOB24_HB)로 '4B'가 출력되고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 다시 하이 상태로 되면, 제24 하이 비트 데이터(IOB24_HB)로 '0F'가 출력될 수 있다. 또, 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 다시 하이 상태로 되면, 제24 하이 비트 데이터(IOB24_HB)로 'C3'이 출력될 수 있다. 이 때, 제24 하이 비트 데이터(IOB24_HB)는 리드 클럭(POUT_CLK(RE_N))에 동기화하여, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 출력될 수 있다.
이 후, 제13 로우 비트 데이터(IOB13_LB), 제13 하이 비트 데이터(IOB13_HB), 제24 로우 비트 데이터(IOB24_LB) 및 제24 하이 비트 데이터(IOB24_HB)는 B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)에 따라 순차적으로 출력될 수 있다.
예를 들면, B13 클럭(CLK4D_B13)이 로우 상태에서 하이 상태로 변경될 때, 제13 로우 비트 데이터(IOB13_LB) 'B4'는 제13 기준 출력 데이터(DOUT_R_B13)로, B13 클럭(CLK4D_B13)이 하이 상태에서 로우 상태로 변경될 때, 제13 하이 비트 데이터(IOB13_HB) 'A5'는 제13 피드백 출력 데이터(DOUT_F_B13)로 출력될 수 있다. 이 후, B24 클럭(CLK4D_B24)이 로우 상태에서 하이 상태로 변경될 때, 제24 로우 비트 데이터(IOB24_LB) '96'은 제24 기준 출력 데이터(DOUT_R_B24)로, B24 클럭(CLK4D_B24)이 하이 상태에서 로우 상태로 변경될 때, 제24 하이 비트 데이터(IOB24_HB) '87'은 제24 피드백 출력 데이터(DOUT_F_B24)로 출력될 수 있다.
다시, B13 클럭(CLK4D_B13)이 로우 상태에서 하이 상태로 변경될 때, 제13 로우 비트 데이터(IOB13_LB) '78'은 제13 기준 출력 데이터(DOUT_R_B13)로, B13 클럭(CLK4D_B13)이 하이 상태에서 로우 상태로 변경될 때, 제13 하이 비트 데이터(IOB13_HB) '69'는 제13 피드백 출력 데이터(DOUT_F_B13)로 출력될 수 있다. 이 후, 다시 B24 클럭(CLK4D_B24)이 로우 상태에서 하이 상태로 변경될 때, 제24 로우 비트 데이터(IOB24_LB) '5A'는 제24 기준 출력 데이터(DOUT_R_B24)로, B24 클럭(CLK4D_B24)이 하이 상태에서 로우 상태로 변경될 때, 제24 하이 비트 데이터(IOB24_HB) '4B'은 제24 피드백 출력 데이터(DOUT_F_B24)로 출력될 수 있다.
위와 같은 과정을 통해, 제13 기준 출력 데이터(DOUT_R_B13), 제13 피드백 출력 데이터(DOUT_F_B13), 제24 기준 출력 데이터(DOUT_R_B24) 및 제24 피드백 출력 데이터(DOUT_F_B24)는 순차적으로 메모리 컨트롤러로 출력될 수 있다. 즉, 제15 래치부(173_15), 제26 래치부(173_26), 제37 래치부(173_37), 제48 래치부(173_48)에는 뱅크 선택 신호를 기초로 선택된 데이터 저장되고, 제15 래치부(173_15), 제26 래치부(173_26), 제37 래치부(173_37), 제48 래치부(173_48)에 저장된 데이터는 B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)을 기초로 순차적으로 메모리 컨트롤러로 출력될 수 있다.
도 7은 2개의 스테이지를 통해 데이터가 출력되는 과정을 나타낸 도면이다.
도 5 및 도 7을 참조하면, 도 7은 도 5에서 3개의 스테이지를 통해 데이터가 출력되는 과정 중 래치부에 저장된 데이터를 데이터 출력부로 출력하는 제2 스테이지를 생략하고, 래치부에 저장된 데이터를 출력 데이터로써 출력하는 방법을 도시한다. 도 7에서, 도 5와 중복되는 내용에 대한 설명은 생략하도록 한다.
도 5에서, 3개의 스테이지를 통해 데이터를 출력해야 하므로, 데이터 출력 과정에서 소모되는 전류량이 증가되고, 또, 데이터 전송 지연이 초래될 수 있다.
따라서, 도 7에서는, 3개의 스테이지 중 2개의 스테이지를 병합하는 방법, 즉 래치부에 저장된 데이터를 바로 출력 데이터로써 출력하는 방법이 제시된다.
실시 예에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)에 따라 제1_1 데이터 선택부(171_11)가 선택되면, 제1 뱅크 로우 비트 데이터(DATA_B1_LB)가 제15 래치부(173_15)에 출력되고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)에 따라 제1_2 데이터 선택부(171_12)가 선택되면, 제1 뱅크 하이 비트 데이터(DATA_B1_HB)가 제26 래치부(173_26)에 출력될 수 있다.
또, 제2 뱅크 로우 선택 신호(SEL_B2_LB)에 따라 제2_3 데이터 선택부(171_23)가 선택되면, 제2 뱅크 로우 비트 데이터(DATA_B2_LB)가 제37 래치부(173_37)에 출력되고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)에 따라 제2_4 데이터 선택부(171_24)가 선택되면, 제2 뱅크 하이 비트 데이터(DATA_B2_HB)가 제48 래치부(173_48)에 출력될 수 있다.
마찬가지로, 제3 뱅크 로우 선택 신호(SEL_B3_LB)에 따라 제3_5 데이터 선택부(171_35)가 선택되면, 제3 뱅크 로우 비트 데이터(DATA_B3_LB)가 제15 래치부(173_15)에 출력되고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)에 따라 제3_6 데이터 선택부(171_36)가 선택되면, 제3 뱅크 하이 비트 데이터(DATA_B3_HB)가 제26 래치부(173_26)에 출력될 수 있다.
또, 제4 뱅크 로우 선택 신호(SEL_B4_LB)에 따라 제4_7 데이터 선택부(171_47)가 선택되면, 제4 뱅크 로우 비트 데이터(DATA_B4_LB)가 제37 래치부(173_37)에 출력되고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)에 따라 제4_8 데이터 선택부(171_48)가 선택되면, 제4 뱅크 하이 비트 데이터(DATA_B4_HB)가 제48 래치부(173_48)에 출력될 수 있다.
그러나, 도 5와 달리, 제15 래치부(173_15), 제26 래치부(173_26), 제37 래치부(173_37) 및 제48 래치부(173_48)에 저장된 데이터는 데이터 출력부에 전달되지 않고, 바로 출력 데이터로써 출력될 수 있다.
즉, 제15 래치부(173_15)에 저장된 데이터는 제13 기준 출력 데이터(DOUT_R_B13)로, 제26 래치부(173_26)에 저장된 데이터는 제13 피드백 출력 데이터(DOUT_F_B13)로, 제37 래치부(173_37)에 저장된 데이터는 제24 기준 출력 데이터(DOUT_R_B24)로, 제48 래치부(173_48)에 저장된 데이터는 제24 피드백 출력 데이터(DOUT_F_B24)로 메모리 컨트롤러(도 4의 200)에 출력될 수 있다.
그러나, 데이터 출력부에 의해 데이터가 출력하지 않으므로, 제15 래치부(173_15), 제26 래치부(173_26), 제37 래치부(173_37) 및 제48 래치부(173_48)에 저장된 데이터는 제1 뱅크 로우 선택 신호(SEL_B1_LB), 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB), 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB), 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB), 제4 뱅크 하이 선택 신호(SEL_B4_HB)에 따라 순차적으로 출력될 수 있다.
도 8은 2개의 스테이지를 통해 데이터를 출력하도록 제어하는 신호 및 클럭을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 도 8은 도 7의 데이터 선택부로부터 데이터가 선택되어 출력될 때, 각 신호의 상태 및 출력되는 데이터를 도시한다. 도 8에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)는 제1 메모리 장치(도 4의 100_1)에 대응하고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 제2 메모리 장치(도 4의 100_2)에 대응하고, 제2 뱅크 로우 선택 신호(SEL_B2_LB)는 제3 메모리 장치(도 4의 100_3)에 대응하고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 제4 메모리 장치(도 4의 100_4)에 대응하고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 제5 메모리 장치(도 4의 100_5)에 대응하고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)는 제6 메모리 장치(도 4의 100_6)에 대응하고, 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 제7 메모리 장치(도 4의 100_7)에 대응하고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 제8 메모리 장치(도 4의 100_8)에 대응할 수 있다.
초기에(initial setup), 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 하이 상태이므로 제1_1 데이터 선택부(171_11) 및 제1_2 데이터 선택부(171_12)가 선택될 수 있다.
따라서, 제1_1 데이터 선택부(171_11)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제13 기준 출력 데이터(DOUT_R_B13)로 출력되고('F0'), 제1_2 데이터 선택부(171_12)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제13 피드백 출력 데이터(DOUT_F_B13)로 출력될 수 있다('E1').
이 후, 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 하이 상태가 되면, 제2_3 데이터 선택부(171_23) 및 제2_4 데이터 선택부(171_24)가 선택될 수 있다.
따라서, 제2_3 데이터 선택부(171_23)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제24 기준 출력 데이터(DOUT_R_B24)로 출력되고('D2'), 제2_4 데이터 선택부(171_24)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제24 피드백 출력 데이터(DOUT_F_B24)로 출력될 수 있다('C3').
초기 설정(initial setup)이 끝나면, 리드 클럭(POUT_CLK(RE_N))에 동기화 하여, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제3 뱅크 로우 선택 신호(SEL_B3_LB)는 하이 상태가 되고, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 하이 상태로 될 수 있다. 즉, 리드 클럭(POUT_CLK(RE_N))에 동기화 하여, 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 순차적으로 하이 상태로 될 수 있다.
나아가, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 하이 상태가 될 때, 제2 뱅크 로우 선택 신호(SEL_B2_LB)는 로우 상태로, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 하이 상태가 될 때, 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 로우 상태로 됨으로써, 제4_7 데이터 선택부(171_47) 및 제4_8 데이터 선택부(171_48)는 선택될 수 있는 상태로 될 수 있다.
제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 하이 상태가 되면, 제3_5 데이터 선택부(171_35) 및 제3_6 데이터 선택부(171_36)가 선택될 수 있다.
따라서, 제3_5 데이터 선택부(171_35)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제13 기준 출력 데이터(DOUT_R_B13)로 출력되고('B4'), 제3_6 데이터 선택부(171_36)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제13 피드백 출력 데이터(DOUT_F_B13)로 출력될 수 있다('A5').
이 후, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 하이 상태에서 로우 상태로 될 때 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 하이 상태로, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 하이 상태에서 로우 상태로 될 때 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 하이 상태로 될 수 있다. 즉, 순차적으로 데이터를 출력하기 위해, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 로우 상태로 될 때 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 하이 상태로, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 로우 상태로 될 때 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 하이 상태로 될 수 있다.
제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 하이 상태가 되면, 제4_7 데이터 선택부(171_47) 및 제4_8 데이터 선택부(171_48)가 선택될 수 있다.
따라서, 제4_7 데이터 선택부(171_47)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제24 기준 출력 데이터(DOUT_R_B24)로 출력되고('96'), 제4_8 데이터 선택부(171_48)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제24 피드백 출력 데이터(DOUT_F_B24)로 출력될 수 있다('87').
이 후, 제4 뱅크 로우 선택 신호(SEL_B4_LB)가 하이 상태에서 로우 상태로 될 때 제1 뱅크 로우 선택 신호(SEL_B1_LB)는 하이 상태로, 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 하이 상태에서 로우 상태로 될 때 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 하이 상태로 될 수 있다. 즉, 순차적으로 데이터를 출력하기 위해, 제4 뱅크 로우 선택 신호(SEL_B4_LB)가 로우 상태로 될 때 제1 뱅크 로우 선택 신호(SEL_B1_LB)는 하이 상태로, 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 로우 상태로 될 때 제1 뱅크 하이 선택 신호(SEL_B1_HB)는 하이 상태로 될 수 있다.
다시 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 하이 상태로 됨에 따라, 제1_1 데이터 선택부(171_11) 및 제1_2 데이터 선택부(171_12)가 선택될 수 있다.
따라서, 제1_1 데이터 선택부(171_11)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제13 기준 출력 데이터(DOUT_R_B13)로 출력되고('78'), 제1_2 데이터 선택부(171_12)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제13 피드백 출력 데이터(DOUT_F_B13)로 출력될 수 있다('69').
이 후, 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 하이 상태에서 로우 상태로 될 때 제2 뱅크 로우 선택 신호(SEL_B2_LB)는 하이 상태로, 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 하이 상태에서 로우 상태로 될 때 제2 뱅크 하이 선택 신호(SEL_B2_HB)는 하이 상태로 될 수 있다.
따라서, 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 하이 상태가 되면, 제2_3 데이터 선택부(171_23) 및 제2_4 데이터 선택부(171_24)가 다시 선택되고, 제2_3 데이터 선택부(171_23)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 로우 상태에서 하이 상태로 변경될 때 제24 기준 출력 데이터(DOUT_R_B24)로 출력되고('5A'), 제2_4 데이터 선택부(171_24)로부터 출력된 데이터는, 리드 클럭(POUT_CLK(RE_N))이 하이 상태에서 로우 상태로 변경될 때 제24 피드백 출력 데이터(DOUT_F_B24)로 출력될 수 있다('4B').
위와 같이, 이 후의 데이터 출력과정에서, 제13 기준 출력 데이터(DOUT_R_B13), 제13 피드백 출력 데이터(DOUT_F_B13), 제24 기준 출력 데이터(DOUT_R_B24), 제24 피드백 출력 데이터(DOUT_F_B24)는 순차적으로 출력될 수 있다. 즉, 제24 피드백 출력 데이터(DOUT_F_B24)로 '4B'가 출력된 후, '3C', '2D', '1E', '0F', 'F0', 'E1', 'D2' 및 'C3'가 순차적으로 출력될 수 있다. 이 때, 순차적으로 출력되는 제13 기준 출력 데이터(DOUT_R_B13), 제13 피드백 출력 데이터(DOUT_F_B13), 제24 기준 출력 데이터(DOUT_R_B24), 제24 피드백 출력 데이터(DOUT_F_B24)는 제1 뱅크 로우 선택 신호(SEL_B1_LB), 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB), 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB), 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)를 기초로 순차적으로 출력될 수 있다.
즉, 리드 클럭(POUT_CLK(RE_N))을 기초로 뱅크 로우 선택 신호가 생성되므로, 어느 하나의 뱅크 로우 선택 신호가 로우 상태가 되면 다른 뱅크 로우 선택 신호가 하이 상태로 될 수 있다.
도 8에서, 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 로우 상태로 된 후 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 하이 상태로 되고, 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 로우 상태로 된 후 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 하이 상태로 되고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)가 로우 상태로 된 후 제4 뱅크 로우 선택 신호(SEL_B4_LB)가 하이 상태로 될 수 있다.
마찬가지로, 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 뱅크 하이 선택 신호가 생성되므로, 어느 하나의 뱅크 하이 선택 신호가 로우 상태가 되면 다른 뱅크 하이 선택 신호가 하이 상태가 될 수 있다.
도 8에서, 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 로우 상태로 된 후 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 하이 상태로 되고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)가 로우 상태로 된 후 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 하이 상태로 되고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)가 로우 상태로 된 후 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 하이 상태로 될 수 있다.
또한, 반전된 리드 클럭을 기초로 뱅크 하이 선택 신호가 생성되므로, 뱅크 로우 신호가 하이 상태가 된 후 1/2 클럭이 지난 후에 뱅크 하이 신호가 하이 상태가 되므로, 뱅크 로우 선택 신호 및 뱅크 하이 신호를 기초로 데이터가 순차적으로 출력될 수 있다. 즉, 뱅크 로우 선택 신호 및 뱅크 하이 신호가 로우 상태에서 하이 상태로 변경될 때, 또는 하이 상태에서 로우 상태로 변경될 때 데이터가 출력됨으로써, 데이터는 순차적으로 출력될 수 있다.
즉, 제1 뱅크 로우 선택 신호(SEL_B1_LB)가 하이 상태로 된 후 리드 클럭(POUT_CLK(RE_N))이 1/2 클럭이 지난 후에 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 하이 상태로 되고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)가 하이 상태로 된 후 리드 클럭(POUT_CLK(RE_N))이 1/2 클럭이 지난 후에 제2 뱅크 로우 선택 신호(SEL_B2_LB)가 하이 상태로 될 수 있다.
위와 같은 방식으로, 뱅크 로우 선택 신호 및 뱅크 하이 선택 신호가 1/2 클럭 주기로 하이 상태로 될 수 있다.
결과적으로, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB)는 리드 클럭(POUT_CLK(RE_N))을 기초로 생성되고, 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB)는 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 기초로 생성되므로, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB) 및 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB)를 기초로 데이터가 메모리 컨트롤러(도 4의 200)에 순차적으로 출력될 수 있다.
즉, 도 9의 B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)을 생성 없이, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB) 및 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB) 만을 기초로 하여 데이터가 순차적으로 출력될 수 있다.
도 9는 3개의 스테이지를 통해 데이터를 출력하기 위한 제어 신호가 생성되는 과정을 나타낸 도면이다.
도 1 및 도 9를 참조하면, 도 1의 전송 제어 신호 생성부(도 1의 190)는 도 9의 선택 신호 생성부(191), 클럭 신호 지연부(193) 및 단계 클럭 생성부(195)를 포함할 수 있다. 전송 제어 신호 생성부(도 1의 190)에 포함된 각각의 구성들은 도 4의 제1 내지 제4 뱅크(도 5의 70_1~70_4)에 포함된 각 메모리 장치로부터 출력되는 데이터를 순차적으로 출력하기 위한 신호들을 생성하도록 제어할 수 있다. 도 9에서, 리드 클럭(POUT_CLK(RE_N))은 외부로부터 수신될 수 있다.
실시 예에서, 선택 신호 생성부(191)는 제1 내지 제4 플립플롭(191_1~191_4)으로 구성될 수 있다. 제1 내지 제4 플립플롭(191_1~191_4)은 D-플립플롭(D-FLIPFLOP)으로 구성될 수 있다. D-플립플롭(D-FLIPFLOP)은 클럭 입력을 기초로 입력되는 데이터를 출력할 수 있다. 클럭 신호 지연부(193)는 클럭 입력을 지연 시켜 출력하고, 단계 클럭 생성부(195)는 지연된 클럭 신호를 기초로 제1 내지 제4 뱅크(도 5의 70_1~70_4)에 저장된 데이터를 순차적으로 출력하기 위한 클럭 신호를 생성할 수 있다. 또, 단계 클럭 생성부(195)는 D-플립플롭(D-FLIPFLOP), 인버터(NOT gate) 및 AND gate로 구성될 수 있다.
실시 예에서, 제1 내지 제4 플립플롭(191_1~191_4)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 수신할 수 있다. 따라서, 제1 내지 제4 플립플롭(191_1~191_4)은 각각 리드 클럭(POUT_CLK(RE_N))에 따라 제1 뱅크 로우 선택 신호 및 제1 뱅크 하이 선택 신호(SEL_B1_LB/HB), 제2 뱅크 로우 선택 신호 및 제2 뱅크 하이 선택 신호(SEL_B2_LB/HB), 제3 뱅크 로우 선택 신호 및 제3 뱅크 하이 선택 신호(SEL_B3_LB/HB), 제4 뱅크 로우 선택 신호 및 제4 뱅크 하이 선택 신호(SEL_B4_LB/HB)를 출력할 수 있다. 제4 뱅크 로우 선택 신호 및 제4 뱅크 하이 선택 신호(SEL_B4_LB/HB)는 다시 제1 플립플롭(191_1)으로 입력될 수 있다(feedback).
여기서, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 각각 동일한 상태인 것으로 가정한다. 즉, 뱅크 별로 선택 신호가 구분되어, 제1 뱅크에 대응하는 신호들(SEL_B1_LB, SEL_B1_HB)은 모두 동일한 상태이고, 제2 뱅크에 대응하는 신호들(SEL_B2_LB, SEL_B2_HB)은 모두 동일한 상태이고, 제3 뱅크에 대응하는 신호들(SEL_B3_LB, SEL_B3_HB)은 모두 동일한 상태이고, 제4 뱅크에 대응하는 신호들(SEL_B4_LB, SEL_B4_HB)은 모두 동일한 상태인 것으로 가정한다.
예를 들면, 제1 플립플롭(191_1)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제4 뱅크 로우 선택 신호 및 제4 뱅크 하이 선택 신호(SEL_B4_LB/HB)를 피드백 입력으로 하여 제1 뱅크 로우 선택 신호 및 제1 뱅크 하이 선택 신호(SEL_B1_LB/HB)를 출력할 수 있다.
제2 플립플롭(191_2)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제1 뱅크 로우 선택 신호 및 제1 뱅크 하이 선택 신호(SEL_B1_LB/HB)를 입력으로 하여, 제2 뱅크 로우 선택 신호 및 제2 뱅크 하이 선택 신호(SEL_B2_LB/HB)를 출력할 수 있다.
제3 플립플롭(191_3)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제2 뱅크 로우 선택 신호 및 제2 뱅크 하이 선택 신호(SEL_B2_LB/HB)를 입력으로 하여, 제3 뱅크 로우 선택 신호 및 제3 뱅크 하이 선택 신호(SEL_B3_LB/HB)를 출력할 수 있다.
제4 플립플롭(191_4)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제3 뱅크 로우 선택 신호 및 제3 뱅크 하이 선택 신호(SEL_B3_LB/HB)를 입력으로 하여, 제4 뱅크 로우 선택 신호 및 제4 뱅크 하이 선택 신호(SEL_B4_LB/HB)를 출력할 수 있다.
실시 예에서, 제1 내지 제4 뱅크(도 5의 70_1~70_4)에 저장된 데이터가 순차적으로 메모리 컨트롤러(도 4의 200)에 출력되기 위한 신호를 생성하기 위해, 클럭 신호 지연부(193)는 리드 클럭(POUT_CLK(RE_N))을 지연시킨 지연 리드 클럭(DEL_POUT_CLK)을 생성할 수 있다. 생성된 지연 리드 클럭(DEL_POUT_CLK)은 단계 클럭 생성부(195)에 출력될 수 있다.
실시 예에서, 단계 클럭 생성부(195)는 지연 리드 클럭(DEL_POUT_CLK)을 기초로 데이터를 순차적으로 출력하기 위한 B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)을 생성할 수 있다. B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)이 로우 상태에서 하이 상태 또는 하이 상태에서 로우 상태로 변경될 때마다 데이터가 출력되도록 함으로써, 제1 내지 제4 뱅크(도 5의 70_1~70_4)의 데이터는 순차적으로 메모리 컨트롤러(도 4의 200)로 출력될 수 있다.
그러나, 도 7과 같은 스테이지가 병합된 구조에서는, B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)이 생성되지 않으므로, 데이터를 순차적으로 출력하기 위한 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)가 생성될 필요가 있다. 여기서, 제1 뱅크 로우 선택 신호(SEL_B1_LB) 및 제1 뱅크 하이 선택 신호(SEL_B1_HB), 제2 뱅크 로우 선택 신호(SEL_B2_LB) 및 제2 뱅크 하이 선택 신호(SEL_B2_HB), 제3 뱅크 로우 선택 신호(SEL_B3_LB) 및 제3 뱅크 하이 선택 신호(SEL_B3_HB), 제4 뱅크 로우 선택 신호(SEL_B4_LB) 및 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 순차적으로 하이 상태로 될 수 있다.
도 10은 2개의 스테이지를 통해 데이터를 출력하기 위한 제어 신호가 생성되는 과정을 나타낸 도면이다.
도 1, 도 9 및 도 10을 참조하면, 도 1의 전송 제어 신호 생성부(도 1의 190)는 도 10의 제A 선택 신호 생성부(191A) 및 제B 선택 신호 생성부(191B)를 포함할 수 있다. 제A 선택 신호 생성부(191A)는 제1L 내지 제4L 플립플롭(191A_1L~191A_4L)을 포함하고, 제B 선택 신호 생성부(191B)는 제1H 내지 제4H 플립플롭(191B_1H~191B_4H)을 포함할 수 있다. 도 9와 달리 도 10은 클럭 신호 지연부(도 9의 193) 및 단계 클럭 생성부(도 9의 195)를 포함하지 않을 수 있다.
도 10에서, 제1L 내지 제4L 플립플롭(191A_1L~191A_4L) 및 제1H 내지 제4H 플립플롭(191B_1H~191B_4H)은 D-플립플롭(D-FLIPFLOP)으로 구성될 수 있다. D-플립플롭(D-FLIPFLOP)은 클럭 입력을 기초로 입력되는 데이터를 출력할 수 있다. 도 10에서, 리드 클럭(POUT_CLK(RE_N))은 외부로부터 수신될 수 있다.
실시 예에서, 제1L 내지 제4L 플립플롭(191A_1L~191A_4L)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로, 제1H 내지 제4H 플립플롭(191B_1H~191B_4H)은 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 수신할 수 있다. 제1L 내지 제4L 플립플롭(191A_1L~191A_4L)은 뱅크 로우 선택 신호를 출력하고, 제1H 내지 제4H 플립플롭(191B_1H~191B_4H)은 뱅크 하이 선택 신호를 출력할 수 있다.
또, 제4L 플립플롭(191A_4L)로부터 출력되는 제4 뱅크 로우 선택 신호(SEL_B4_LB)는 제1L 플립플롭(191A_1L)의 피드백 입력으로, 제4H 플립플롭(191B_4H)로부터 출력되는 제4 뱅크 하이 선택 신호(SEL_B4_HB)는 제1H 플립플롭(191B_1H)의 피드백 입력으로 입력될 수 있다(feedback).
구체적으로, 제1L 플립플롭(191A_1L)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제4 뱅크 로우 선택 신호(SEL_B4_LB)를 피드백 입력으로 하여 제1 뱅크 로우 선택 신호(SEL_B1_LB)를 출력할 수 있다. 제2L 플립플롭(191A_2L)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제1 뱅크 로우 선택 신호(SEL_B1_LB)를 입력으로 하여, 제2 뱅크 로우 선택 신호(SEL_B2_LB)를 출력할 수 있다. 제3L 플립플롭(191A_3L)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제2 뱅크 로우 선택 신호(SEL_B2_LB)를 입력으로 하여, 제3 뱅크 로우 선택 신호(SEL_B3_LB)를 출력할 수 있다. 제4L 플립플롭(191A_4L)은 리드 클럭(POUT_CLK(RE_N))을 클럭 입력으로 하고, 제3 뱅크 로우 선택 신호(SEL_B3_LB)를 입력으로 하여, 제4 뱅크 로우 선택 신호(SEL_B4_LB)를 출력할 수 있다.
또한, 제1H 플립플롭(191A_1H)은 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 하고, 제4 뱅크 하이 선택 신호(SEL_B4_HB)를 피드백 입력으로 하여 제1 뱅크 하이 선택 신호(SEL_B1_HB)를 출력할 수 있다. 제2H 플립플롭(191A_2H)은 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 하고, 제1 뱅크 하이 선택 신호(SEL_B1_HB)를 입력으로 하여, 제2 뱅크 하이 선택 신호(SEL_B2_HB)를 출력할 수 있다. 제3L 플립플롭(191A_3L)은 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 하고, 제2 뱅크 하이 선택 신호(SEL_B2_HB)를 입력으로 하여, 제3 뱅크 하이 선택 신호(SEL_B3_HB)를 출력할 수 있다. 제4L 플립플롭(191A_4L)은 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 클럭 입력으로 하고, 제3 뱅크 하이 선택 신호(SEL_B3_HB)를 입력으로 하여, 제4 뱅크 하이 선택 신호(SEL_B4_HB)를 출력할 수 있다.
결과적으로, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB)는 리드 클럭(POUT_CLK(RE_N))을 기초로 생성되고, 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB)는 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 기초로 생성되므로, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB) 및 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB)를 기초로 데이터가 메모리 컨트롤러(도 4의 200)에 순차적으로 출력될 수 있다.
즉, 도 9의 B13 클럭(CLK4D_B13) 및 B24 클럭(CLK4D_B24)을 생성 없이, 제1 내지 제4 뱅크 로우 선택 신호(SEL_B1_LB~SEL_B4_LB) 및 제1 내지 제4 뱅크 하이 선택 신호(SEL_B1_HB~SEL_B4_HB) 만을 기초로 하여 데이터가 순차적으로 출력될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, S1101 단계에서, 복수의 뱅크들 구조에서, 각 메모리 장치들에 저장된 데이터가 직렬 변환기(serializer)에 전달되고, 직렬 변환기(serializer)에 전달된 데이터는 뱅크 선택 신호를 기초로 래치부에 전송되어 저장될 수 있다. 여기서, 직렬 변환기(serializer)는 데이터를 순차적으로 출력하도록 제어하는 장치이고, 뱅크 선택 신호는 뱅크 하이 선택 신호 또는 뱅크 로우 선택 신호일 수 있다.
S1103 단계에서, 뱅크 하이 선택 신호 또는 뱅크 로우 선택 신호를 기초로 래치부에 저장된 데이터는 메모리 컨트롤러에 출력될 수 있다. 여기서, 뱅크 로우 선택 신호는 리드 클럭(POUT_CLK(RE_N))을 기초로 생성되고, 뱅크 하이 선택 신호는 리드 클럭(POUT_CLK(RE_N))을 반전시킨 클럭을 기초로 생성되므로, 데이터는 메모리 컨트롤러에 순차적으로 출력될 수 있다.
결과적으로, S1101 단계 및 S1103 단계, 2개의 단계들을 통해 데이터를 출력하기 때문에, 메모리 장치(100)에 소모되는 전류량이 감소되고, 데이터의 출력 지연이 방지될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 메모리 장치는 리드 클럭(POUT_CLK(RE_N))을 기초로 뱅크 로우 선택 신호를 생성할 수 있다. 리드 클럭(POUT_CLK(RE_N))을 기초로 뱅크 로우 선택 신호가 생성되므로, 어느 하나의 뱅크 로우 선택 신호가 로우 상태가 될 때 다른 뱅크 로우 선택 신호가 하이 상태가 될 수 있다.
S1203 단계에서, 메모리 장치는 리드 클럭(POUT_CLK(RE_N))을 반전시킨 반전된 리드 클럭을 기초로 뱅크 하이 선택 신호를 생성할 수 있다. 반전된 리드 클럭을 기초로 뱅크 하이 선택 신호가 생성되므로, 어느 하나의 뱅크 하이 선택 신호가 로우 상태가 될 때 다른 뱅크 하이 선택 신호가 하이 상태가 될 수 있다.
나아가, 반전된 리드 클럭을 기초로 뱅크 하이 선택 신호가 생성되므로, 뱅크 로우 신호가 하이 상태가 된 후 1/2 클럭이 지난 후에 뱅크 하이 신호가 하이 상태가 되므로, S1205 단계에서, 뱅크 로우 선택 신호 및 뱅크 하이 신호를 기초로 데이터가 순차적으로 출력될 수 있다. 즉, 뱅크 로우 선택 신호 및 뱅크 하이 신호가 로우 상태에서 하이 상태로 변경될 때, 또는 하이 상태에서 로우 상태로 변경될 때 데이터가 출력됨으로써, 데이터는 순차적으로 출력될 수 있다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 13을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, 플래시 메모리들(3221~322n)들 중 어느 하나에 대한 리드 동작 시, SSD 컨트롤러(3210)는 플래시 메모리들(3221~322n)들 중 어느 하나로부터 리드된 데이터에 대한 에러 정정을 수행할 수 있다.
그러나, SSD 컨트롤러(3210)가 수행한 에러 정정이 페일되면, 에러를 정정하기 위한 에러 정정 동작들이 추가적으로 수행될 수 있다. 에러 정정 동작들은 히스토리 리드 동작, 리드 리트라이 동작, 이부스트 동작, 에러 정정 코드를 기초로 한 정정 동작 및 어시스트 리드 동작 등을 포함할 수 있다. 이 때, 어시스트 리드 동작은 이부스트 리드 동작 이후에 수행되는 리드 동작으로, 복수개의 리드 전압들로 메모리 셀들을 리드하는 동작일 수 있다.
그러나, 에러 정정 동작들에 의해서도, 에러가 정정되지 않으면, SSD 컨트롤러(3210)는 에러 정정이 페일된 페이지에 포함된 논리 페이지들 중 적어도 하나의 논리 페이지에 대한 리드 동작을 수행하도록 플래시 메모리들(3221~322n)들을 제어할 수 있다.
예를 들면, SSD 컨트롤러(3210)는 논리 페이지들 중 최하위 페이지(LSB page)에 대한 리드 동작을 수행할 것을 지시하거나, 또는 최하위 페이지(LSB page) 및 중간 페이지(CSB page)에 대한 리드 동작을 수행할 것을 지시할 수 있다. 다른 예에서, SSD 컨트롤러(3210)는 에러 정정이 페일된 페이지가 포함된 메모리 블록 내 전체 페이지들에 대한 리드 동작을 수행하도록 플래시 메모리들(3221~322n)들을 제어할 수 있다.
이 후, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 기준값 이상이거나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 중간 페이지(CSB page)에 포함된 페일 비트 수 이상일 때, 또는 메모리 블록 내 전체 페이지들에 대한 리드 동작 후 수행된 에러 정정 동작 결과 에러 정정 페일이 페이지성 에러 정정 페일로 판단되면, SSD 컨트롤러(3210)는 리프레시 프로그램 동작이 수행되도록 플래시 메모리들(3221~322n)들을 제어할 수 있다. 페이지성 에러 정정 페일은 메모리 블록에 포함된 페이지들 중 일부만이 에러 정정 페일된 경우를 의미할 수 있다.
그러나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 기준값 미만이거나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 중간 페이지(CSB page)에 포함된 페일 비트 수 미만일 때, 리프레시 프로그램 동작은 수행되지 않고, SSD 컨트롤러(3210)는 리드 리클레임 동작이 수행되도록 플래시 메모리들(3221~322n)들을 제어할 수 있다.
또, 메모리 블록 내 전체 페이지들에 대한 리드 동작 후 수행된 에러 정정 동작 결과 에러 정정 페일이 블록성 에러 정정 페일로 판단되면, SSD 컨트롤러(3210)는 메모리 블록 내 전체 페이지 데이터가 다른 메모리 블록으로 이동되도록 플래시 메모리들(3221~322n)들을 제어할 수 있다. 블록성 에러 정정 페일은 메모리 블록에 포함된 거의 대부분의 페이지들이 에러 정정 페일된 경우를 의미할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
실시 예에서, 스토리지 모듈(4400)이 리드 동작 시, 애플리케이션 프로세서(4100)는 스토리지 모듈(4400)로부터 리드된 데이터에 대한 에러 정정을 수행할 수 있다.
그러나, 애플리케이션 프로세서(4100)가 수행한 에러 정정이 페일되면, 에러를 정정하기 위한 에러 정정 동작들이 추가적으로 수행될 수 있다. 에러 정정 동작들은 히스토리 리드 동작, 리드 리트라이 동작, 이부스트 동작, 에러 정정 코드를 기초로 한 정정 동작 및 어시스트 리드 동작 등을 포함할 수 있다. 이 때, 어시스트 리드 동작은 이부스트 리드 동작 이후에 수행되는 리드 동작으로, 복수개의 리드 전압들로 메모리 셀들을 리드하는 동작일 수 있다.
그러나, 에러 정정 동작들에 의해서도, 에러가 정정되지 않으면, 애플리케이션 프로세서(4100)는 에러 정정이 페일된 페이지에 포함된 논리 페이지들 중 적어도 하나의 논리 페이지에 대한 리드 동작을 수행하도록 스토리지 모듈(4400)을 제어할 수 있다.
예를 들면, 애플리케이션 프로세서(4100)는 논리 페이지들 중 최하위 페이지(LSB page)에 대한 리드 동작을 수행할 것을 지시하거나, 또는 최하위 페이지(LSB page) 및 중간 페이지(CSB page)에 대한 리드 동작을 수행할 것을 지시할 수 있다. 다른 예에서, 애플리케이션 프로세서(4100)는 에러 정정이 페일된 페이지가 포함된 메모리 블록 내 전체 페이지들에 대한 리드 동작을 수행하도록 스토리지 모듈(4400)을 제어할 수 있다.
이 후, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 기준값 이상이거나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 중간 페이지(CSB page)에 포함된 페일 비트 수 이상일 때, 또는 메모리 블록 내 전체 페이지들에 대한 리드 동작 후 수행된 에러 정정 동작 결과 에러 정정 페일이 페이지성 에러 정정 페일로 판단되면, 애플리케이션 프로세서(4100)는 리프레시 프로그램 동작이 수행되도록 스토리지 모듈(4400)을 제어할 수 있다. 페이지성 에러 정정 페일은 메모리 블록에 포함된 페이지들 중 일부만이 에러 정정 페일된 경우를 의미할 수 있다.
그러나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 기준값 미만이거나, 최하위 페이지(LSB page)에 포함된 페일 비트 수가 중간 페이지(CSB page)에 포함된 페일 비트 수 미만일 때, 리프레시 프로그램 동작은 수행되지 않고, 애플리케이션 프로세서(4100)는 리드 리클레임 동작이 수행되도록 스토리지 모듈(4400)을 제어할 수 있다.
또, 메모리 블록 내 전체 페이지들에 대한 리드 동작 후 수행된 에러 정정 동작 결과 에러 정정 페일이 블록성 에러 정정 페일로 판단되면, 애플리케이션 프로세서(4100)는 메모리 블록 내 전체 페이지 데이터가 다른 메모리 블록으로 이동되도록 스토리지 모듈(4400)을 제어할 수 있다. 블록성 에러 정정 페일은 메모리 블록에 포함된 거의 대부분의 페이지들이 에러 정정 페일된 경우를 의미할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
171: 데이터 선택부
173: 래치부
175: 데이터 출력부
190: 전송 제어 신호 생성부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 장치들을 각각 포함하는 복수의 뱅크들 및 메모리 컨트롤러를 포함하는 저장 장치에 있어서, 상기 복수의 메모리 장치들은 각각,
    뱅크 선택 신호에 따라 상기 복수의 뱅크들 중 어느 하나의 뱅크에 포함된 메모리 장치의 데이터를 선택하여 출력하는 데이터 선택부;
    상기 데이터 선택부로부터 출력된 데이터를 저장하는 래치부; 및
    상기 래치부에 저장된 데이터가 순차적으로 출력되도록 상기 뱅크 선택 신호를 생성하는 전송 제어 신호 생성부;를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 데이터 선택부는,
    상기 뱅크 선택 신호가 하이 상태일 때, 상기 데이터 선택부에 대응하는 메모리 장치에 저장된 데이터를 출력하는 저장 장치.
  3. 제 1항에 있어서, 상기 전송 제어 신호 생성부는,
    기준 클럭을 기초로 상기 뱅크 선택 신호 중 뱅크 로우 선택 신호들을 생성하고,
    상기 기준 클럭을 반전 시킨 클럭을 기초로 상기 뱅크 선택 신호 중 뱅크 하이 선택 신호들을 생성하는 저장 장치.
  4. 제 3항에 있어서, 상기 전송 제어 신호 생성부는,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태이면, 나머지 뱅크 로우 선택 신호들은 로우 상태로 출력하는 저장 장치.
  5. 제 3항에 있어서, 상기 전송 제어 신호 생성부는,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태에서 로우 상태로 변경되면,
    나머지 뱅크 로우 선택 신호들 중 어느 하나가 로우 상태에서 하이 상태로 변경하는 것을 특징으로 하는 저장 장치.
  6. 제 3항에 있어서, 상기 전송 제어 신호 생성부는,
    상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태이면, 나머지 뱅크 하이 선택 신호들은 로우 상태로 출력하는 저장 장치.
  7. 제 3항에 있어서, 상기 전송 제어 신호 생성부는,
    상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태에서 로우 상태로 변경되면,
    나머지 뱅크 하이 선택 신호들 중 어느 하나가 로우 상태에서 하이 상태로 변경하는 것을 특징으로 하는 저장 장치.
  8. 제 3항에 있어서, 상기 전송 제어 신호 생성부는,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태로 된 후, 상기 기준 클럭의 반 주기가 지나면 상기 뱅크 하이 선택 신호들 중 어느 하나를 하이 상태로 변경하는 것을 특징으로 하는 저장 장치.
  9. 제 8항에 있어서, 상기 데이터 선택부는,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태로 되면, 해당 뱅크 로우 신호에 대응하는 메모리 장치로부터 출력된 데이터를 선택하여 상기 래치부에 저장 후 상기 메모리 컨트롤러로 출력하는 저장 장치.
  10. 제 9항에 있어서, 상기 데이터 선택부는,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태로 되고 상기 기준 클럭의 반 주기가 지난 후 상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태로 되면, 해당 뱅크 하이 신호에 대응하는 메모리 장치로부터 출력된 데이터를 선택하여 상기 래치부에 저장 후 상기 메모리 컨트롤러로 출력하는 저장 장치.
  11. 복수의 메모리 장치들을 각각 포함하는 복수의 뱅크들 및 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    상기 복수의 뱅크들 중 어느 하나의 뱅크에 포함된 메모리 장치의 데이터를 선택하여 출력하는 데이터 선택부를 제어하는 뱅크 선택 신호를 생성하는 단계; 및
    상기 뱅크 선택 신호에 따라 상기 데이터를 래치부에 저장한 후 상기 메모리 컨트롤러로 출력하는 단계;를 포함하는 저장 장치의 동작 방법.
  12. 제 11항에 있어서, 상기 메모리 컨트롤러로 출력하는 단계에서,
    상기 뱅크 선택 신호가 하이 상태일 때, 상기 데이터 선택부에 대응하는 메모리 장치에 저장된 데이터를 출력하는 저장 장치의 동작 방법.
  13. 제 11항에 있어서, 상기 뱅크 선택 신호를 생성하는 단계는
    기준 클럭을 기초로 상기 뱅크 선택 신호 중 뱅크 로우 선택 신호들을 생성하는 단계; 및
    상기 기준 클럭을 반전 시킨 클럭을 기초로 상기 뱅크 선택 신호 중 뱅크 하이 선택 신호들을 생성하는 단계;를 포함하는 저장 장치의 동작 방법.
  14. 제 13항에 있어서, 상기 뱅크 로우 선택 신호들을 생성하는 단계에서,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태이면, 나머지 뱅크 로우 선택 신호들은 로우 상태로 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  15. 제 13항에 있어서, 상기 뱅크 로우 선택 신호들을 생성하는 단계에서,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태에서 로우 상태로 변경되면,
    나머지 뱅크 로우 선택 신호들 중 어느 하나가 로우 상태에서 하이 상태로 변경하여 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  16. 제 13항에 있어서, 상기 뱅크 하이 선택 신호들을 생성하는 단계에서,
    상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태이면, 나머지 뱅크 하이 선택 신호들은 로우 상태로 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  17. 제 13항에 있어서, 상기 뱅크 하이 선택 신호들을 생성하는 단계에서,
    상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태에서 로우 상태로 변경되면,
    나머지 뱅크 하이 선택 신호들 중 어느 하나가 로우 상태에서 하이 상태로 변경하여 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  18. 제 13항에 있어서, 상기 뱅크 하이 선택 신호들을 생성하는 단계에서,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태로 된 후, 상기 기준 클럭의 반 주기가 지나면 상기 뱅크 하이 선택 신호들 중 어느 하나를 하이 상태로 변경하여 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  19. 제 18항에 있어서, 상기 뱅크 로우 선택 신호들을 생성하는 단계에서,
    상기 뱅크 하이 선택 신호들 중 어느 하나가 하이 상태로 된 후, 상기 기준 클럭의 반 주기가 지나면 상기 뱅크 로우 선택 신호들 중 어느 하나를 하이 상태로 변경하여 생성하는 것을 특징으로 하는 저장 장치의 동작 방법.
  20. 제 18항에 있어서, 상기 메모리 컨트롤러로 출력하는 단계에서,
    상기 뱅크 로우 선택 신호들 중 어느 하나가 하이 상태로 되면, 해당 뱅크 로우 신호에 대응하는 메모리 장치로부터 출력된 데이터를 선택하여 상기 래치부에 저장 후 상기 메모리 컨트롤러로 출력하는 저장 장치의 동작 방법.
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