JP2005149715A - Ｏｔｐブロックが含まれたフラッシュメモリを有するメモリシステム - Google Patents

Abstract

【課題】ＯＴＰブロックが含まれたフラッシュメモリ装置を有するメモリシステムを提供する。
【解決手段】ここで開示されるメモリシステムはフラッシュメモリ装置およびインタフェース装置を含む。フラッシュメモリ装置は所定の領域に保護データ情報が貯蔵されるＯＴＰブロックを含み、インタフェース装置はＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含む。ＯＴＰモードでプログラム／消去命令が外部から印加される時、インタフェース装置はＯＴＰロック状態情報がＯＴＰブロックがプログラムされたことを示すか否かを判断する。もしＯＴＰロック状態情報がＯＴＰブロックがプログラムされたことを示したら、インタフェース装置は外部からのＯＴＰブロックに対する接近（プログラム／消去動作を含む）を遮断する。
【選択図】図１

Description

本発明は半導体メモリ装置に関するものであり、さらに具体的には、一回のみプログラム可能なブロック（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ ｂｌｏｃｋ）（以下、ＯＴＰブロックという）を含んだフラッシュメモリ装置に関するものである。

電気的に消去およびプログラムされるフラッシュメモリ装置が徐々に多様な応用に使用されており、フラッシュメモリ装置は一般的なデータを貯蔵し、ＥＥＰＲＯＭセルからなるメモリセルアレイを含む。最近、情報処理システムの漸次的な複雑化によれば、使用者は使用された装置のＩＤ例えば、製造業界のシリアル番号、製造日、保安が必要になるデータ、そしてそのような情報を一般的なデータとともにフラッシュメモリ装置内に貯蔵することを所望する。これを満足させるために、フラッシュメモリ装置には保安データを貯蔵するための貯蔵領域（以下、ＯＴＰブロックという）が備えられている。一般データを貯蔵する貯蔵領域と同様に、ＯＴＰブロックは電気的に消去およびプログラム可能なセルからなる。保安データの毀損および流出を防止するために、使用者はＯＴＰブロックに一回のみ保安データがプログラムされることを所望する。しかし、ＯＴＰブロックを有するフラッシュメモリ装置およびそれを含んだメモリシステムは多少の問題点を有する。

１）ＯＴＰブロックに対するプログラム動作が許容される場合、ＯＴＰブロックのプログラム命令を知ると、許容されない人によってＯＴＰブロックに貯蔵されたデータは毀損されるであろう。例えば、フラッシュメモリ装置の特性によれば、プログラム状態のメモリセルはプログラムされない一方、消去状態のメモリセルはプログラムされることができる。したがって、ＯＴＰブロックに貯蔵された重要な保安データが毀損されることができる。したがって、一旦ＯＴＰブロックがプログラムされれば、ＯＴＰブロックに対する動作が基本的に遮断されなければならない。

２）ＯＴＰブロックがプログラムされたか否かを確認するためには常にＯＴＰブロックに対する読み出し動作が実行されなければならない煩雑がある。

３）よく知られたように、プログラムされたＥＥＰＲＯＭセルに新しいデータを再プログラムするためには、先ず、ＥＥＰＲＯＭセルが消去されなければならない。これによって、ＯＴＰブロックに対する消去動作を制限することによってＯＴＰブロックが再プログラムされることを防止することができる。ＯＴＰブロックの消去動作を物理的に遮断しようとする技術は特許文献１に記載されている。特許文献１によれば、ＯＴＰブロックを選択するための行デコーダにヒューズを挿入し、挿入されたヒューズを選択的に切断することによってＯＴＰブロックの消去動作を遮断することができる。しかし、前記特許に記載された技術は別途のヒューズを要するだけではなく、ヒューズ切断過程を要する問題点を有する。
特開２００１−０３５１７６号 米国特許第６，３４６，８３４号 米国特許第６，２０４，７０３号

本発明の目的は、フラッシュメモリ装置のＯＴＰブロックに対する消去および再プログラム動作を遮断することができるメモリシステムを提供することである。

本発明の他の目的は、ＯＴＰブロックに対する消去動作を遮断するための別途のヒューズ手段を要しないフラッシュメモリ装置およびそれを含んだメモリシステムを提供することである。

本発明のまた他の目的は、パワーアップ時ホストからの命令なしにフラッシュメモリ情報を自動に読み出すメモリシステムを提供することである。

上述の目的を達成するための本発明の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵される一回のみプログラム可能なブロック（以下、ＯＴＰブロックという）を含むフラッシュメモリ装置と、前記ＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置を含む。ＯＴＰモードで動作命令が印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示すか否かを判断する。前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記ＯＴＰブロックに対する接近を遮断する。

この実施形態において、前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含む。

この実施形態において、前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成される。

この実施形態において、前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵される。または前記保護データ情報は前記メイン領域がプログラムされた後前記スペア領域に貯蔵される。

この実施形態において、前記レジスタはパワーアップ時ごとに前記ＯＴＰブロックに貯蔵された保護データ情報にアップデートされる。さらに、前記ＯＴＰブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたＯＴＰロック状態情報を外部に出力する。前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含む。

本発明の他の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、前記ＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置を含む。前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記ＯＴＰブロックを選択するためのＯＴＰブロック選択回路と、そして前記ＯＴＰモード時、前記メモリブロックに対する接近が遮断されるように前記メモリブロック選択回路を非活性化状態に、そして前記ＯＴＰブロック選択回路を活性化状態に各々設定する制御回路とをさらに含む。

この実施形態において、前記ＯＴＰモード時プログラム／消去命令が外部から印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示すか否かを判断する。前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記ＯＴＰブロックに対する接近を遮断する。前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含む。前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記ＯＴＰモードの進入を知らせる命令を出力する。そして、前記制御回路は前記ＯＴＰモードの進入を知らせる命令に応答して前記メモリブロック選択回路を非活性化状態に、そして前記ＯＴＰブロック選択回路を活性化状態に各々設定する。

この実施形態において、前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含む。前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成される。

本発明のまた他の特徴によれば、メモリシステムは所定の領域に保護データ情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、前記ＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含む。前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記ＯＴＰブロックを選択するためのＯＴＰブロック選択回路と、前記インタフェース装置から印加されるブロックおよび行アドレスを前記メモリブロック選択回路および前記ＯＴＰブロック選択回路に出力するアドレスバッファ回路と、前記ＯＴＰモードを知らせる命令に応答してＯＴＰイネーブル信号を発生する制御回路とをさらに含む。前記メモリブロックは前記ＯＴＰイネーブル信号が活性化される時、前記ブロックアドレスに関係なしに、前記メモリブロック選択回路によって選択されない一方、前記ＯＴＰブロック選択回路は前記ＯＴＰイネーブル信号の活性化に応答して前記ＯＴＰブロックを選択する。

この実施形態において、前記ＯＴＰモード時、プログラム／消去命令が外部から印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示すか否かを判断する。前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時に、前記インタフェース装置は前記外部からの前記ＯＴＰブロックに対する接近を遮断する。前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含む。

この実施形態において、前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記ＯＴＰモードを知らせる命令を出力し、前記制御回路は前記ＯＴＰモードを知らせる命令に応答して前記ＯＴＰイネーブル信号を活性化させる。

この実施形態において、前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含む。前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成される。

この実施形態において、前記レジスタはパワーアップ時ごとに前記ＯＴＰブロックに貯蔵された保護データ情報にアップデートされる。前記ＯＴＰブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたＯＴＰロック状態情報を外部に出力する。

本発明のまた他の特徴によれば、メモリシステムは所定の領域にテスト情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、パワーアップ時読み出しイネーブル信号を発生する読み出しイネーブル信号発生回路と、前記ＯＴＰブロックに貯蔵されたテスト情報が前記パワーアップ時外部命令なしにアクセスされるように、前記読み出しイネーブル信号に応答して前記フラッシュメモリ装置を制御するインタフェース装置とを含む。

この実施形態において、前記テスト情報はパッケージレベルから得られる前記フラッシュメモリ装置の動作周波数を含み、前記パッケージレベルで前記ＯＴＰブロックに貯蔵される。

この実施形態において、前記インタフェース装置は、パワーアップ時ごとに前記ＯＴＰブロックに貯蔵されたテスト情報にアップデートされるレジスタを含む。

この実施形態において、前記ＯＴＰブロックに貯蔵されたテスト情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたテスト情報を外部に出力する。

レジスタに貯蔵されたＯＴＰロック状態情報に従ってＯＴＰモードの進入を制御することによって、プログラムされたＯＴＰブロックの再プログラム／消去動作を基本的に遮断することができる。これはＯＴＰブロックに貯蔵されたデータが安全に保存されることができることを意味する。また、ＯＴＰブロックを煩雑にアクセスせず、ＯＴＰブロックがプログラムされたか否かを確認することができる。さらに、ＯＴＰブロックの消去動作を遮断するための別途のヒューズオプションなしにＯＴＰブロックが消去されることを遮断することができる。

さらに、パワーアップ時ホスト命令の要求なしにＯＴＰブロックのテスト情報をフラッシュインタフェースのレジスタに自動的にローディングすることが可能である。

本発明の望ましい実施形態が参照図面に基づいて以下詳細に説明されるであろう。

本発明によるメモリシステムは一回のみプログラム可能なブロック（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍａｂｌｅ ｂｌｏｃｋ）（以下、“ＯＴＰブロック”という）を有するフラッシュメモリ装置と、フラッシュメモリ装置のＯＴＰブロックのプログラムの可否を示すＯＴＰロック状態情報を貯蔵するＯＴＰロック状態レジスタ（ＯＴＰ ｌｏｃｋ ｓｔａｔｕｓ ｒｅｇｉｓｔｅｒ）を含む。ＯＴＰブロックに保安データが貯蔵された後、外部からＯＴＰブロックをプログラムしようとする命令が入力される場合、本発明によるメモリシステムはＯＴＰロック状態レジスタに貯蔵された保護データ情報に基づいてＯＴＰブロックがプログラムされることを遮断する。さらに、ＯＴＰブロックに保安データが貯蔵された後外部からＯＴＰブロックを消去しようとする命令が入力される場合、本発明によるメモリシステムはＯＴＰロック状態レジスタに貯蔵された保護データ情報に基づいてＯＴＰブロックが消去されることを遮断する。これは以後詳細に説明する。したがって、ＯＴＰブロックには本来の目的に従って保安データが一回のみプログラムされ、フラッシュメモリ装置のＯＴＰブロックに貯蔵された保安データは外部のどのような贋作にも安全に保護されることができる。

図１は本発明の第１実施形態によるメモリシステムを概略的に示すブロック図である。図１を参照すれば、本発明のメモリシステム１００はフラッシュメモリ装置１２０、インタフェース装置１４０、およびホスト１６０を含む。フラッシュメモリ装置１２０はデータを貯蔵するための貯蔵領域を含み、貯蔵領域は複数個のメモリブロックＢＬＫ０〜ＢＬＫｘと少なくとも一つのＯＴＰブロックＯＴＰＢＬＫで構成される。本発明において、メモリブロックＢＬＫ０〜ＢＬＫｘの消去／プログラム／読み出し動作およびＯＴＰブロックＯＴＰＢＬＫの読み出し動作は制限されない。一方、ＯＴＰブロックＯＴＰＢＬＫの消去／プログラム動作は制限され、これは以下詳細に説明する。メモリブロックＢＬＫ０〜ＢＬＫｘおよびＯＴＰブロックＯＴＰＢＬＫは電気的に消去およびプログラム可能なＲＯＭセル（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍｂｌｅ ＲＯＭ ｃｅｌｌｓ：ＥＥＰＲＯＭｓ）で構成され、各セルは浮遊ゲートトランジスタを含む。

インタフェース装置１４０はフラッシュメモリ装置１２０とホスト１６０との間でインタフェース役割を実行する。インタフェース装置１４０はホストインタフェース１４１とフラッシュインタフェース１４２で構成される。ホストインタフェース１４１はホスト１６０から各種の命令（例えば、プログラム命令、消去命令、読み出し命令、ＯＴＰ命令など）が入力されてフラッシュインタフェース１４２に伝達する。例えば、ホストインタフェース１４１はホスト１６０からＯＴＰモードを知らせる命令（以下、“ＯＴＰ命令”という）が入力されてＯＴＰアクセス命令（ＯＴＰ ａｃｃｅｓｓ ＣＭＤ）をフラッシュインタフェース１４２に出力する。ＯＴＰモードでプログラムが入力されれば、ホストインタフェース１４１はＯＴＰプログラム命令（ＯＴＰ ｐｒｏｇｒａｍ ＣＭＤ）をフラッシュインタフェース１４２に出力する。ＯＴＰモードで読み出し命令が入力されれば、ホストインタフェース１４１はＯＴＰ読み出し命令（ＯＴＰ ｒｅａｄ ＣＭＤ）をフラッシュインタフェース１４２に出力する。ＯＴＰモードを抜くための命令が入力されれば、ホストインタフェース１４１はリセット命令（Ｒｅｓｅｔ ＣＭＤ）をフラッシュインタフェース１４２に出力する。

続いて図１を参照すれば、フラッシュインタフェース１４２はＯＴＰロック状態レジスタ（ｌｏｃｋ ｓｔａｔｕｓ ｒｅｇｉｓｔｅｒ）１４２ａを含み、ＯＴＰロック状態レジスタ１４２ａにはフラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫがプログラムされたか否かを示すＯＴＰロック状態情報が貯蔵される。例えば、‘１’のＯＴＰロック状態情報はフラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫがプログラムされていないことを示す。フラッシュインタフェース１４２はたとえ図示しないが、制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）としてよく知られた状態マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）を利用して実現されることができることは自明である。フラッシュインタフェース１４２はホストインタフェース１４１から伝達された命令に従ってフラッシュメモリ装置１２０の制御信号を発生し、フラッシュメモリ装置１２０は決められたタイミングに従ってフラッシュインタフェース１４２から伝達される命令、アドレスそして／またはデータが入力され、これはこの分野の通常の知識を持つ者に自明である。

特に、本発明の場合、ＯＴＰモードでプログラム命令がホスト１６０からインタフェース装置１４０に伝達され、まず、インタフェース装置１４０のフラッシュインタフェース１４２はＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘１’であるか否かを判断する。もしＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘１’であるあれば、フラッシュメモリ装置１２０にはプログラム命令が伝送されない。すなわち、フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫはプログラムされない。もしＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘０’であれば、フラッシュインタフェース１４２は決められたタイミングに従ってプログラム命令、アドレスおよびデータをフラッシュメモリ装置１２０に伝送する。すなわち、フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫにはよく知られた方式に従って願う保安データ（ｓｅｃｕｒｉｔｙ ｄａｔａ）がプログラムされるであろう。また、ＯＴＰモードで消去命令がホスト１６０からインタフェース装置１４０に伝達されれば、フラッシュインタフェース１４２はＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘１’であるか否かを判断する。もしＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘１’であれば、フラッシュメモリ装置１２０には消去命令が伝送されない。すなわち、フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫは消去されない。もしＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報が‘０’であれば、フラッシュインタフェース１４２は決められたタイミングに従って消去命令およびアドレスをフラッシュメモリ装置１２０に伝送する。すなわち、フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫがよく知られた方式に従って消去されるであろう。

ホスト１６０がＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報をインタフェース装置１４０に要請する時、インタフェース装置１４０はホスト１６０の要請に従って保護データ情報としてＯＴＰロック状態レジスタ１４２ａのＯＴＰロック状態情報ホスト１６０に出力することができる。

図２は本発明の望ましい実施形態による図１に示したフラッシュメモリ装置を概略的に示すブロック図である。本発明によるフラッシュメモリ装置１２０はＮＡＮＤフラッシュメモリ装置である。しかし、フラッシュメモリ装置１２０がＮＡＮＤフラッシュメモリ装置に極限されないことはこの分野の通常の知識を持つ者に自明である。

図２を参照すれば、本発明のフラッシュメモリ装置１２０は情報を貯蔵するためのメモリセルアレイを含み、メモリセルアレイは複数個のメモリブロックＢＬＫ０〜ＢＬＫｘと少なくとも一つのＯＴＰブロックＯＴＰＢＬＫで構成される。メモリブロックＢＬＫ０〜ＢＬＫｘおよびＯＴＰブロックＯＴＰＢＬＫの各々は複数個のストリングを含み、図示しないが、各ストリングはストリング選択トランジスタ、接地選択トランジスタ、および選択トランジスタの間に直列連結されたメモリセルトランジスタで構成されるであろう。各メモリセルトランジスタは電気的に消去およびプログラム可能なフローティングゲートトランジスタで構成される。特に、ＯＴＰブロックＯＴＰＢＬＫには保護データ情報が貯蔵され、保護データ情報はＯＴＰブロックＯＴＰＢＬＫがプログラムされたか否かを示す。さらに具体的に説明すれば次の通りである。

ＯＴＰブロックを概略的に示す図３を参照すれば、ＯＴＰブロックＯＴＰＢＬＫはメイン領域とスペア領域を含む。メイン領域には保安データが貯蔵され、複数個のページ（またはワードライン）からなる。スペア領域には各ページと関連した情報（例えば、ＥＣＣ情報）が貯蔵される。特に、スペア領域にはＯＴＰブロックＯＴＰＢＬＫがプログラムされたか否かを示す保護データ情報が貯蔵される。保護データ情報は一番目のページのスペア領域の特定領域（１２１、図３で斜線領域）に貯蔵される。しかし、保護データ情報は各ページのスペア領域にまたは任意のページのスペア領域に貯蔵されることができる。スペア領域の特定領域１２１は一つのワードデータが貯蔵されることができ、図３に示したように、ワードデータの二つの下位データビットＩＯ０、ＩＯ１には保護データとして‘００’または‘１Ｘ／Ｘ１’データが貯蔵される。保護データはメイン領域の選択されたページにデータが貯蔵される時ともに貯蔵されることができる。または、メイン領域にデータを貯蔵した後保護データがスペア領域に貯蔵されることができる。

再び、図２を参照すれば、本発明のフラッシュメモリ装置１２０は行バッファ回路２０１、列バッファ回路２０２、行データ回路２０３、列デコーダ回路２０４、データラッチおよび感知増幅回路２０５、列ゲート回路２０６、データ出力バッファ回路２０７、命令レジスタ、および制御ロジック２０８をさらに含む。

行バッファ回路２０１は命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて入力される行アドレスが入力され、列バッファ回路２０２は命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて入力される列アドレスが入力される。行デコーダ回路２０３は行バッフア回路２０１から出力されるブロックアドレスＢＡに応答してメモリブロックＢＬＫ０〜ＢＬＫｘのうちの一つを選択し、行バッファ回路２０１から出力される行アドレスＲＡに応答して選択されたブロックのワードライン／ページのうちの一つを選択する。行デコーダ回路２０３はメモリブロックＢＬＫ０〜ＢＬＫｘとＯＴＰブロックＯＴＰＢＬＫに各々対応する行デコーダＲＰＯ〜ＲＤｉ、ＯＴＰＲＤで構成される。データラッチおよび感知増幅回路２０５は読み出し動作の時選択されたメモリブロック／ＯＴＰブロックに貯蔵されたデータを感知増幅し、プログラム動作の時選択メモリブロック／ＯＴＰブロックに貯蔵されるデータをラッチする。データラッチおよび感知増幅回路２０５は、たとえ図示しないが、各メモリブロック／ＯＴＰブロックのストリングに各々連結された複数個のページバッファを含む。例示的なページバッファは特許文献１に記載されている。

続いて、列デコーダ回路２０４は列バッファ回路２０２から出力される列アドレスに応答して列選択信号を発生し、列ゲート回路２０６は列デコーダ回路２０４からの列選択信号に応答して選択されたメモリブロック／ＯＴＰブロックの列（またはページバッファ）をワード単位で順次に選択する。そのように選択されたページバッファにラッチされたデータは命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて外部に出力される。命令レジスタおよび制御ロジック２０８は入出力ピンＩＯ０〜ＩＯ１５を通じて命令が入力され、入力された命令に従って内部動作を制御する。

特に、本発明の場合、命令レジスタおよび制御ロジック２０８はＯＴＰモード（またはＯＴＰモードへの進入）を示す命令が入力される時、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮを活性化させる。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮはメモリブロックＢＬＫ０〜ＢＬＫｘに各々対応する行デコーダＲＤ０〜ＲＤｉとＯＴＰブロックＯＴＰＢＬＫに対応する行デコーダＯＴＰＢＬＫに印加される。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、行デコーダＲＤ０〜ＲＤｉは行バッファ回路２０１からのブロックおよび行アドレスＢＡ、ＲＡに関係なしに火活性化される。すなわち、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、メモリブロックＢＬＫ０〜ＢＬＫｘは対応する行データＲＤ０〜ＲＤｉによって選択されない。一方、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、行デコーダＯＴＰＢＬＫは行バッファ回路２０１から出力される行アドレスＲＡに応答してＯＴＰブロックＯＴＰＢＬＫのページ／行のうちの一つを選択する。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化され、その次にプログラム／消去／読み出し命令が入力されれば、ＯＴＰブロックＯＴＰ＿ＥＮが活性化され、その次にプログラム／消去／読み出し動作はＮＡＮＤフラッシュメモリ装置のよく知られた方式に従って実行されるであろう。結果的に、ＯＴＰモードで、メモリブロックＢＬＫ０〜ＢＬＫｘは選択されない一方、ＯＴＰブロックＯＴＰＢＬＫが選択される。

図４は本発明の第１実施形態によるメモリシステムのＯＴＰブロックのプログラムおよび再プログラム防止動作を説明するための流れ図である。

フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫには一回のみデータがプログラムされることができる。フラッシュメモリ装置１２０のＯＴＰブロックＯＴＰＢＬＫにデータをプログラムするために、まず、ホスト１６０はＯＴＰモードに進入するのに必要な命令（以下、“ＯＴＰ命令”という）をインタフェース装置１４０に出力する（Ｓ１００）。インタフェース装置１４０のホストインタフェース１４１はＯＴＰ命令に応答してＯＴＰアクセス命令を発生し、フラッシュメモリ装置１２０の命令レジスタおよび制御ロジック２０８はＯＴＰモードへの進入を知らせる命令に応答してＯＴＰイネーブル信号ＯＴＰ＿ＥＮを活性化させる。これは以後に入力されたブロックアドレスに従ってメモリブロックＢＬＫ０〜ＢＬＫｘが選択されないようにする。すなわち、ＯＴＰモードでＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化されることによって、メモリブロックＢＬＫ０〜ＢＬＫｘは選択されない一方、ＯＴＰブロックＯＴＰＢＬＫは選択される。

先の説明の過程を通じてＯＴＰモードが設定されれば、ホスト１６０はプログラム命令をインタフェース装置１４０に出力し、インタフェース装置１４０のホストインタフェース１４１はプログラム命令に応答してＯＴＰプログラム命令をフラッシュインタフェース１４２に出力する。フラッシュインタフェース１４２はＯＴＰアクセス命令の入力に応答してＯＴＰロック状態レジスタ１４２ａの値がＯＴＰブロックＯＴＰＢＬＫがプログラムされないことを示す‘０’であるか否かを判断する（Ｓ１１０）。もしＯＴＰロック状態レジスタ１４２ａの値がＯＴＰブロックＯＴＰＢＬＫがプログラムされたことを示す‘１’であれば、手続きはＳ１３０段階に進行する。もしＯＴＰロック状態レジスタ１４２ａの値が‘０’であれば、ＯＴＰブロックに保安データおよび保護データがプログラムされる（Ｓ１２０）。ＯＴＰロック状態レジスタ１４２ａの値がＯＴＰブロックＯＴＰＢＬＫがプログラムされないことを示す‘０’である時、フラッシュインタフェース１４２はＯＴＰプログラム命令に応答して決められたタイミングに従ってプログラム命令、アドレスおよびデータをフラッシュメモリ装置１２０に出力する。フラッシュメモリ装置１２０の命令レジスタおよび制御ロジック２０８はプログラム命令に応答してプログラム動作に必要な高電圧を発生するように高電圧発生回路（不図示）を制御する。行および列バッファ回路２０１、２０２は命令レジスタおよび制御ロジック２０８の制御下で入出力ピンＩＯ０〜ＩＯ１５を通じて入力されるアドレスを各々ラッチする。

ＯＴＰブロックＯＴＰＢＬＫに対応する行デコーダＯＴＰＢＬＫは行バッファ回路２０１に入力されたアドレスのうちの行アドレスＲＡに応答してＯＴＰブロックＯＴＰＢＬＫのページのうちの一つを選択する。この時、先の説明のように、行デコーダＢＬＫ０〜ＢＬＫｘがＯＴＰイネーブル信号ＯＴＰＥＮによって非活性化されるので、メモリブロックＢＬＫ０〜ＢＬＫｘは選択されない。入出力ピンＩＯ０〜ＩＯ１５を通じてワード単位で順位に入力されるデータは列ゲート回路２０６を通じてデータラッチおよび感知増幅回路２０５にロードされる。データラッチおよび感知増幅回路２０５にロードされたプログラムされるデータはよく知られた方式に従ってＯＴＰブロックＯＴＰＢＬＫのメイン領域にプログラムされる。これと同時に、ＯＴＰブロックＯＴＰＢＬＫのスペア領域にはＯＴＰブロックＯＴＰＢＬＫがプログラムされたことを知らせる‘００’の保護データ情報が貯蔵されるであろう。一方、ＯＴＰブロックＯＴＰＢＬＫがプログラムされたことを知らせる‘００’の保護データ情報はＯＴＰブロックＯＴＰＢＬＫのメイン領域がプログラムされた後にＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵されることができるであろう。

一方、ＯＴＰブロックＯＴＰＢＬＫがプログラムされたことを知らせる‘００’の保護データ装置はＯＴＰブロックＯＴＰＢＬＫのメイン領域がプログラムされた後にＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵されることができる。

ＯＴＰブロックＯＴＰＢＬＫに保安データおよび保護データ情報をプログラムする動作が終了すれば、ホスト１６０はＯＴＰモードを抜くためにリセット命令をインタフェース装置１４０に出力する（Ｓ１３０）。フラッシュインタフェース１４２はホストインタフェース１４１からリセット命令が入力される時、ＯＴＰロック状態レジスタ１４２ａの値がＯＴＰブロックＯＴＰＢＬＫがプログラムされないことを示す‘０’であるか否かを判断する（Ｓ１４０）。もしＯＴＰロック状態レジスタ１４２ａの値が‘１’であれば、手続きはＳ１６０に進行する。もしＯＴＰロック状態レジスタ値１４２ａの値が‘０’であれば、ＯＴＰロック状態レジスタ１４２ａはアップデートされる（Ｓ１５０）。具体的に、フラッシュインタフェース１４２はＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵された保護データ情報が読み出されるようにフラッシュメモリ装置１２０に読み出し命令が出力する。フラッシュインタフェース１４２は読み出された保護データ情報が‘００’である時、ＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態情報を貯蔵する。すなわち、ＯＴＰロック状態レジスタ１４２ａがアップデートされる。以後、フラッシュインタフェース１４２がフラッシュメモリ装置１２０にリセット命令を出力することによって、ＯＴＰモードが終了する（Ｓ１６０）。すなわち、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが非活性化される。

フラッシュインタフェース１４２のＯＴＰロック状態レジスタ１４２ａに貯蔵されたロック状態情報は電源が消えると消滅するので、電源が印加されるごとにＯＴＰロック状態情報がＯＴＰロック状態レジスタ１４２ａにアップデートされなければならない。具体的に説明すれば、電源がつくと、フラッシュインタフェース１４２は先の説明と同一な方式でフラッシュメモリ装置１２０をＯＴＰモードに設定し、ＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵された保護データ情報が読み出されるようにフラッシュメモリ装置１２０に読み出し命令を出力する。フラッシュインタフェース１４２は読み出された保護データ情報が‘００’である時、ＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態情報を貯蔵する。すなわち、ＯＴＰロック状態レジスタ１４２ａがアップデートされる。

一旦ＯＴＰブロックＯＴＰＢＬＫがプログラムされれば、ＯＴＰモードでＯＴＰブロックＯＴＰＢＬＫを再プログラムすることは不可能である。具体的に説明すれば、ＯＴＰモードでホスト１６０からプログラム命令がインタフェース装置１４０に印加されれば、ホストインタフェース１４１はフラッシュインタフェース１４２にＯＴＰプログラム命令を出力する。フラッシュインタフェース１４１はフラッシュインタフェース１４２にＯＴＰプログラム命令を出力する。フラッシュインタフェース１４２にＯＴＰプログラム命令が印加されれば、フラッシュインタフェース１４２はＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態情報が貯蔵されているか否かを判断する。もしＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態状態が貯蔵されていれば、ＯＴＰプログラムモードは設定されない。したがって、ＯＴＰブロックＯＴＰＢＬＫは再プログラムされない。この時、インタフェース装置１４０はホスト１６０にＯＴＰプログラムモードの侵入が失敗したことを知らせることができる。

一旦ＯＴＰブロックＯＴＰＢＬＫがプログラムされれば、ＯＴＰブロックの再プログラム過程と同様に、プログラムされたＯＴＰブロックを消去することも不可能である。具体的に説明すれば、ＯＴＰモードでホスト１６０から消去命令がインタフェース装置１４０に印加されれば、ホストインタフェース１４１はフラッシュインタフェース１４２にＯＴＰ消去命令を出力する。フラッシュインタフェース１４２にＯＴＰ消去命令が印加されれば、フラッシュイン端フェース１４２はＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態状態が貯蔵されているか否かを判断する。もし、ＯＴＰロック状態レジスタ１４２ａに‘１’のＯＴＰロック状態情報が貯蔵されていれば、ＯＴＰ消去モードは設定されない。したがって、ＯＴＰブロックＯＴＰＢＬＫは消去されない。この時、インタフェース装置１４０はホスト１６０にＯＴＰモードの侵入が失敗したことを知らせることができる。従来の技術で説明したように、ＯＴＰブロックＯＴＰＢＬＫの消去動作を防止するために別途のヒューズオプションが行デコーダに使用された。しかし、本発明の場合、行デコーダＯＴＰＲＤに別途のヒューズオプション（不図示）を使用せず、ＯＴＰブロックＯＴＰＢＬＫの消去動作を防止することができる。

本発明によるメモリシステムの場合、ＯＴＰブロックＯＴＰＢＬＫがプログラムされたか否かを判断することはＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵された保護データ情報を読まず実行されることができる。例えば、ホスト１６０がインタフェース装置１４０にＯＴＰブロックＯＴＰＢＬＫの保護データ情報を要請する時、ＯＴＰロック状態レジスタ１４２ａに貯蔵されたＯＴＰロック状態情報がホスト１６０に出力される。したがって、ＯＴＰブロックＯＴＰＢＬＫのスペア領域に貯蔵された保護データ情報を読まずＯＴＰブロックＯＴＰＢＬＫがプログラムされたか否かを判断することが可能である。

図５は本発明の第２実施形態によるメモリシステムを概略的に示すブロック図である。図５で、図１に示したことと同一な機能を実行する構成要素は同一の参照番号で表記されるので、それに対する説明は省略する。

本発明の第１実施形態によるメモリシステムの場合、先の説明のように、ＯＴＰブロックがプログラムされたか否かを示す保護データ情報とともに保安データがＯＴＰブロックに貯蔵される。これとともに、本発明の第２実施形態によるメモリシステムの場合、ＯＴＰブロック（図面には“ＯＴＰＢＬＫ”と表記される）にはパッケージレベルから得られたテスト情報（例えば、動作周波数）が貯蔵される。テスト情報は保安データおよび保護データ情報が貯蔵される以前にパッケージテストレベルでＯＴＰブロックの特定アドレス領域（例えば、ＯＴＰブロックのメイン領域またはスペア領域）に貯蔵されるであろう。

続いて、図５を参照すれば、インタフェース装置１４０はホストインタフェース１４１、フラッシュインタフェース１４２、およびＰＯＲ読み出しイネーブル信号発生回路１４３を含む。図５に示したホストインタフェース１４１およびフラッシュインタフェース１４２はＯＴＰモードで図１に示したことと同一に動作するので、それに対する説明は省略する。ＰＯＲ読み出しイネーブル信号発生回路１４３はパワーアップ時ＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤを発生し、フラッシュインタフェース１４２はＰＯＲ読み出しイネーブル信号ＰＲＯ＿ＲＥＡＤに応答してＰＯＲ読み出しモードを知らせる命令をフラッシュメモリ１２０に出力する。以後、フラッシュインタフェース１４２はＰＯＲ読み出し命令とともにアドレスをフラッシュメモリ１２０に出力する。ＰＯＲ読み出し命令とともにフラッシュメモリ１２０に伝送されるアドレスはテスト情報が貯蔵された領域指定するためのアドレスである。フラッシュメモリ１２０はＰＯＲ読み出し命令に応答してＯＴＰブロックのテスト情報を読み出し、読み出されたテスト情報をインタフェース装置１４０に出力する。インタフェース装置１４０のフラッシュインタフェース１４２はフラッシュメモリ１２０から出力されたテスト情報をレジスタ１４２ｂに貯蔵する。ホスト１６０がレジスタ１４２ｂに貯蔵されたテスト情報をインタフェース装置１４０に要請する時、インタフェース装置１４０はホスト１６０の要請に従ってレジスタ１４２ｂのテスト情報をホストインタフェース１４１を通じてホスト１６０に出力する。

先の説明によれば、本発明の第２実施形態によるメモリシステムの場合、パワーアップ時実行されるテスト情報読み出し動作はホスト１６０からの命令なしにインタフェース１４０の制御下に自動的に実行される。

図５において、フラッシュインタフェース１４２に存在するレジスタ１４２ａ、１４２ｂは個別的に実現されている。しかし、レジスタ１４２ａ、１４２ｂがＯＴＰロック状態情報およびテスト情報を貯蔵するように一つのレジスタで実現されることができることはこの分野の通常の知識を持つ者において自明である。

図６および図７は図５に示したＰＯＲ読み出しイネーブル信号発生回路の実施形態を概略的に示すブロック図である。

図６を参照すれば、ＰＯＲ読み出しイネーブル信号発生回路１４３はパワーオンリセット回路１４３ａと信号発生器１４３ｂとを含む。パワーオンリセット回路１４３ａはパワーアップ時電源電圧が所定の電圧に到達したか否かを検出し、その結果として、パワーオンリセット信号ＰＯＲを発生する。信号発生器１４３ｂはパワーオンリセット信号ＰＯＲに応答してＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤを発生する。ＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤはパワーオンリセット信号ＰＯＲが活性化され、所定の時間が経過した後に生成される。ここで、所定の時間はパワーアップ時電源電圧Ｖｃｃが所定の電圧で十分に目標電圧（ｆｕｌｌ Ｖｃｃ）まで増加するのに必要な時間である。信号発生器１４３ｂはこの分野でよく知られた発振器で実現される。

例示的なパワーオンリセット回路が特許文献２に、そして特許文献３に開示されている。

図６に示したことと異なって、ＰＯＲ読み出しイネーブル信号発生回路１４３は図７に示したように、先の説明のパワーオンリセット回路のみを利用して実現されることができる。

本発明の第２実施形態によるメモリシステムの動作を図２、図５乃至図７を参照して以下詳細に説明する。

メモリシステム１００に電源が供給されれば、インタフェース装置１４０のＰＯＲ読み出しイネーブル信号発生回路１４３はＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤを発生する。フラッシュインタフェース１４２はＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤに応答してＰＯＲ読み出しモードを示す命令をフラッシュメモリ１２０に出力する。図２に示したフラッシュメモリ１２０の命令レジスタおよび制御ロジック２０８はＰＯＲ読み出し命令が入力される時、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮを活性化させる。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮはメモリブロックＢＬＫ０〜ＢＬＫｘに各々対応する行デコーダＲＤ０〜ＲＤｉとＯＴＰブロックＯＴＰＢＬＫに対応する行デコーダＯＴＰＲＤに印加される。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮガ活性化される時、行デコーダＲＤ０〜ＲＤｉは行バッファ回路２０１からのブロックおよび行アドレスＢＡ、ＲＡに関係なしに非活性化される。すなわち、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、行デコーダＯＴＰＲＤに印加される。ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性される時、行デコーダＲＤ０〜ＲＤｉは行バッファ回路２０１からのブロックおよび行アドレスＢＡ、ＲＡに関係なしに非活性化される。すなわち、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、メモリブロックＢＬＫ０〜ＢＬＫｘは対応する行デコーダＲＤ０〜ＲＤｉによって選択されない。一方、ＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化される時、行デコーダＯＴＰＢＬＫは行バッファ回路２０１から出力される行アドレスＲＡに応答してＯＴＰブロックＯＴＰＢＬＫのページ／行のうちの一つを選択するであろう。

フラッシュインタフェース１４２はＰＯＲ読み出しモードを示す命令に続いてＰＯＲ読み出し命令とともにアドレスをフラッシュメモリ１２０に出力する。フラッシュメモリ１２０はＯＴＰイネーブル信号ＯＴＰ＿ＥＮが活性化された後にＰＯＲ読み出し命令が入力されれば、ＯＴＰブロックＯＴＰＢＬＫの読み出し動作はＮＡＮＤフラッシュメモリ装置のよく知られた方式に従って実行されるであろう。さらに具体的に説明すれば、次の通りである。

図２の行バッファ回路２０１は命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて入力される行アドレスが入力され、列バッファ回路２０２は命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて入力される列アドレスが入力される。行デコーダＯＴＰＢＬＫは行バッファ回路２０１からのアドレスに応答してＯＴＰブロックのワードライン／ページのうちの一つを選択する。データラッチおよび感知増幅回路２０５は選択されたＯＴＰブロックに貯蔵されたデータ（すなわち、テストデータ情報）を感知じ、感知されたデータをラッチする。その次に、列デコーダ回路２０４は列バッファ回路２０２から出力される列アドレスに応答して列選択信号を発生し、列ゲート回路２０６は列デコーダ回路２０４からの列選択信号に応答して選択されたＯＴＰブロックの列（またはページバッファ）をワード単位で順次に選択する。そのように選択されたページバッファにラッチされたデータは命令レジスタおよび制御ロジック２０８の制御下に入出力ピンＩＯ０〜ＩＯ１５を通じて外部に出力される。結果的に、読み出し動作の結果としてテスト情報はフラッシュインタフェース１４２のレジスタ１４２ｂに貯蔵されるであろう。ホスト１６０がレジスタ１４２ｂに貯蔵されたテスト情報をインタフェース装置１４０に要請する時、インタフェース１４０はホスト１６０の要請に従ってレジスタ１４２ｂのテスト情報をホストインタフェース１４１を通じてホスト１６０に出力する。

結果的に、本発明の第２実施形態によるメモリシステムの場合、パワーアップ時ＯＴＰブロックでテスト情報を読み出す動作はホスト１６０からの命令なしにインタフェース１４０の制御下に自動的に実行される。

本発明の第２実施形態によるメモリシステムの場合、動作周波数のようなテスト情報をＯＴＰブロックに貯蔵することによって収率を向上させることができる。例えば、ウェーハに形成される多数のチップは同一の条件で製造されても、願う動作周波数範囲に属しないチップが存在することができる。そのようなチップのテスト動作（特に、各チップの動作周波数を測定する間）は一般的にパッケージレベルで実行される。もし任意のチップの測定動作周波数が願う動作周波数範囲に属しなければ、すなわち、製作されたチップの動作周波数が願う動作周波数の範囲に属しないので、そのようなチップは廃棄されるであろう。しかし、任意のチップの測定動作周波数が願う動作周波数範囲に属しなくとも、測定された動作周波数のテスト情報をＯＴＰブロック内に貯蔵することによって願う動作周波数範囲内に属しないチップは先の言及されたテスト情報に基づいて他の動作周波数範囲に属するチップで分類されることができる。これは収率が向上することができることを意味する。

第２実施形態によるメモリシステムの場合、ＰＯＲ読み出しモードが設定された後テスト情報が読み出される。一方、ＰＯＲ読み出しイネーブル信号が活性化された後、すぐＰＯＲ読み出し動作が実行されることができる。例えば、フラッシュインタフェース１４２はＰＯＲ読み出しイネーブル信号ＰＯＲ＿ＲＥＡＤの活性化に応答してＰＯＲ読み出し命令とともにアドレス（テスト情報が貯蔵された領域を指定するためのアドレス）をフラッシュメモリ１２０に伝送する。その次に、フラッシュメモリ１２０はＰＯＲ読み出し命令に応答してＯＴＰイネーブル信号ＯＴＰ＿ＥＮを活性化させる。これは行デコーダＯＴＰＲＤのみが活性化されることを意味する。以後、先の説明のように、ＯＴＰブロックに対する読み出し動作が実行され、そのように読み出されたテスト情報がフラッシュインタフェース１４２のレジスタ１４２ｂに貯蔵されるであろう。

本発明によるメモリシステムにおいて、設計変更に従って、ＯＴＰブロックに貯蔵された保護データ情報およびテスト情報はＯＴＰモードおよびＰＯＲ読み出しモードで各々連続して読み出されるか、ＰＯＲ読み出しモードで同時にまたは個別的に読み出されることができる。また、ＯＴＰブロックに貯蔵された保護データ情報およびテスト情報はＯＴＰモードで同時にまたは個別的に読み出されることができる。

以上、本発明による回路の構成および動作を上述の記載および図面に従って説明したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。

本発明の第１実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の望ましい実施形態による図１に示したフラッシュメモリ装置を概略的に示すブロック図である。 本発明の望ましい実施形態による図２に示したＯＴＰブロックを概略的に示すブロック図である。 本発明の第１実施形態によるメモリシステムの動作を説明するための流れ図である。 本発明の第２実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の一実施形態による図５に示した読み出しイネーブル信号発生回路を概略的に示すブロック図である。 本発明の他の実施形態による図５に示した読み出しイネーブル信号発生回路を概略的に示すブロック図である。

符号の説明

１００ メモリシステム
１２０ フラッシュメモリ
１４０ インタフェース装置
１４１ ホストインタフェース
１４２ フラッシュインタフェース
１６０ ホスト

Claims (38)

1. 所定の領域に保護データ情報が貯蔵される一回のみプログラム可能なブロック（以下、ＯＴＰブロックという）を含むフラッシュメモリ装置と、
   前記ＯＴＰブロックがプラグラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
   ＯＴＰモードで動作命令が印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報がＯＴＰブロックがプログラムされたことを示すか否かを判断し、前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記ＯＴＰブロックに対する接近を遮断することを特徴とするメモリシステム。
2. 前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含むことを特徴とする請求項１に記載のメモリシステム。
3. 前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項２に記載のメモリシステム。
4. 前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵されることを特徴とする請求項２に記載のメモリシステム。
5. 前記保護データ情報は前記メイン領域がプログラムされた後、前記スペア領域に貯蔵されることを特徴とする請求項２に記載のメモリシステム。
6. 前記レジスタはパワーアップ時ごとに前記ＯＴＰブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項１に記載のメモリシステム。
7. 前記ＯＴＰブロックに貯蔵された保護データ情報が外部から要求される時に、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたＯＴＰロック状態情報を外部に出力することを特徴とする請求項１に記載のメモリシステム。
8. 前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含むことを特徴とする請求項１に記載のメモリシステム。
9. 前記インタフェース装置はパワーアップ時、ＰＯＲ読み出しイネーブル信号を発生するＰＯＲ読み出しイネーブル信号発生回路をさらに含み、前記ＯＴＰブロックにはパッケージレベルでテースト情報がプログラムされることを特徴とする請求項１に記載のメモリシステム。
10. 前記インタフェース装置は前記ＰＯＲ読み出しイネーブル信号が活性化される時、前記ＯＴＰブロックのテースト情報が読み出されないように前記フラッシュメモリ装置を制御することを特徴とする請求項９に記載のメモリシステム。
11. 前記パワーアップ時ごとに前記フラッシュメモリ装置から読み出された前記テスト情報は第２レジスタに貯蔵されることを特徴とする請求項１０に記載のメモリシステム。
12. 所定の領域に保護データ情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、
    前記ＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
    前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記ＯＴＰブロックを選択するためのＯＴＰブロック選択回路と、そして前記ＯＴＰモード時、前記メモリブロックに対する接近が遮断されるように前記メモリブロック選択回路を非活性化状態に、そして前記ＯＴＰブロック選択回路を活性化状態に各々設定する制御回路とをさらに含むことを特徴とするメモリシステム。
13. 前記ＯＴＰモード時プログラム／消去命令が外部から印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示すか否かを判断することを特徴とする請求項１２に記載のメモリシステム。
14. 前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部から前記ＯＴＰブロックに対する接近を遮断することを特徴とする請求項１３に記載のメモリシステム。
15. 前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含むことを特徴とする請求項１４に記載のメモリシステム。
16. 前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされていないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記ＯＴＰモードの進入を知らせる命令を出力し、そして前記制御回路は前記ＯＴＰモードの進入を知らせる命令に応答して前記メモリブロック選択回路を非活性化状態に、そして前記ＯＴＰブロック選択回路を活性化状態に各々設定することを特徴とする請求項１３に記載のメモリシステム。
17. 前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含むことを特徴とする請求項１２に記載のメモリシステム。
18. 前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項１２に記載のメモリシステム。
19. 前記保護データ情報は前記メイン領域がプログラムされる時に同時に前記スペア領域に貯蔵されることを特徴とする請求項１７に記載のメモリシステム。
20. 前記保護データ情報は前記メイン領域がプログラムされた後前記スペア領域に貯蔵されることを特徴とする請求項１７に記載のメモリシステム。
21. 前記レジスタはパワーアップ時ごとに前記ＯＴＰブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項１２に記載のメモリシステム。
22. 前記ＯＴＰブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたＯＴＰロック状態情報を外部に出力することを特徴とする請求項１２に記載のメモリシステム。
23. 所定の領域に保護データ情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、
    前記ＯＴＰブロックがプログラムされたか否かを示すＯＴＰロック状態情報を貯蔵するレジスタを含んだインタフェース装置とを含み、
    前記フラッシュメモリ装置はメモリブロックと、前記メモリブロックを選択するためのメモリブロック選択回路と、前記ＯＴＰブロックを選択するためのＯＴＰブロック選択回路と、前記インタフェース装置から印加されるブロックおよびアドレスを前記メモリブロック選択回路および前記ＯＴＰブロック選択回路に出力するアドレスバッファ回路と、前記ＯＴＰモードを知らせる命令に応答してＯＴＰイネーブル信号を発生する制御回路とをさらに含み、
    前記メモリブロックは前記ＯＴＰイネーブル信号が活性化される時、前記ブロックアドレスに関係なしに前記メモリブロック選択回路によって選択されない一方、前記ＯＴＰブロック選択回路は前記ＯＴＰイネーブル信号の活性化に応答して前記ＯＴＰブロックを選択することを特徴とするメモリシステム。
24. 前記ＯＴＰモード時プログラム／消去命令が外部から印加される時、前記インタフェース装置は前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示すか否かを判断することを特徴とする請求項２３に記載のメモリシステム。
25. 前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされたことを示す時、前記インタフェース装置は前記外部からの前記ＯＴＰブロックに対する接近を遮断することを特徴とする請求項２４に記載のメモリシステム。
26. 前記ＯＴＰブロックに対する接近は前記ＯＴＰブロックのプログラム／消去動作を含むことを特徴とする請求項２５に記載のメモリシステム。
27. 前記ＯＴＰロック状態情報が前記ＯＴＰブロックがプログラムされないことを示す時、前記インタフェース装置は前記フラッシュメモリ装置に前記ＯＴＰモードを知らせる命令を出力し、前記制御回路は前記ＯＴＰモードを知らせる命令に応答して前記ＯＴＰイネーブル信号を活性化させることを特徴とする請求項２４に記載のメモリシステム。
28. 前記ＯＴＰブロックはメイン領域とスペア領域で構成され、前記スペア領域は前記保護データ情報が貯蔵される前記ＯＴＰブロックの所定の領域を含むことを特徴とする請求項２７に記載のメモリシステム。
29. 前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項２３に記載のメモリシステム。
30. 前記レジスタはパワーアップ時ごとに前記ＯＴＰブロックに貯蔵された保護データ情報にアップデートされることを特徴とする請求項２３に記載のメモリシステム。
31. 前記ＯＴＰブロックに貯蔵された保護データ情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたＯＴＰロック状態情報を外部に出力することを特徴とする請求項２３に記載のメモリシステム。
32. 所定の領域にテスト情報が貯蔵されるＯＴＰブロックを含むフラッシュメモリ装置と、
    パワーアップ時ＰＯＲ読み出しイネーブル信号を発生するＰＯＲ読み出しイネーブル信号発生回路と、
    前記ＯＴＰブロックに貯蔵されたテスト情報が前記パワーアップ時外部命令なしにアクセスされるように、前記読み出しイネーブル信号に応答して前記フラッシュメモリ装置のアクセスを制御することを特徴とするメモリシステム。
33. 前記ＯＴＰブロックは電気的に消去およびプログラム可能なメモリセルで構成されることを特徴とする請求項３２に記載のメモリシステム。
34. 前記テスト情報はパッケージレベルから得られる前記フラッシュメモリ装置の動作周波数を含み、前記パッケージレベルで前記ＯＴＰブロックに貯蔵されることを特徴とする請求項３２に記載のメモリシステム。
35. 前記インタフェース装置はパワーアップ時ごとに前記ＯＴＰブロックに貯蔵されたテスト情報にアップデートされることを特徴とする請求項３２に記載のメモリシステム。
36. 前記ＯＴＰブロックに貯蔵されたテスト情報が外部から要求される時、前記インタフェース装置は前記ＯＴＰブロックに対する接近なしに前記レジスタに貯蔵されたテスト情報を外部に出力することを特徴とする請求項３５に記載のメモリシステム。
37. 前記ＰＯＲ読み出しイネーブル信号発生回路はパワーアップ時、電源電圧が所定の電圧に到達する時、前記ＰＯＲ読み出しイネーブル信号を発生するパワーオンリセット回路を含むことを特徴とする請求項３２に記載のメモリシステム。
38. 前記ＰＯＲ読み出しイネーブル信号発生回路は、
    パワーアップ時電源電圧が所定の電圧に到達する時、パワーオンリセット信号を発生するパワーオンリセット回路と、
    前記パワーオンリセット信号が活性化され、所定の時間が経過した後、前記ＰＯＲ読み出しイネーブル信号を発生する発振器とを含むことを特徴とする請求項３２に記載のメモリシステム。
    
    
    
    
    

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