JP2002015584A - 不揮発性メモリのリードプロテクト回路 - Google Patents

不揮発性メモリのリードプロテクト回路

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JP2002015584A JP2000196428A JP2000196428A JP2002015584A JP 2002015584 A JP2002015584 A JP 2002015584A JP 2000196428 A JP2000196428 A JP 2000196428A JP 2000196428 A JP2000196428 A JP 2000196428A JP 2002015584 A JP2002015584 A JP 2002015584A
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Abstract

(57)【要約】 【課題】 リードプロテクトメモリのサイズの変更を容
易にする。また、機種の仕様に応じたメモリの設計を短
期間でできるようにする。 【解決手段】リードプロテクトメモリ領域４をメインメ
モリ領域２と同一のメモリマット内に形成しているの
で、リードプロテクトデータを記憶する専用のＥＥＰＲ
ＯＭセルと、このＥＥＰＲＯＭセルにリードプロテクト
データを書き込むためのアナログ制御回路を専用に設け
る必要がなくなり、チップサイズを小さくすることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
リードプロテクト回路に関するものであり、さらに詳し
く言えば、電気的に書き込み及び読み出し可能な不揮発
性メモリに、リードプロテクトするか否かの情報を含む
リードプロテクトデータを書き込み、このリードプロテ
クトデータを読み出して、不揮発性メモリのリードプロ
テクト制御を行うリードプロテクト回路に関するもので
ある。
【０００２】
【従来の技術】電気的に書き込み、読み出し及び消去が
可能な不揮発性メモリ（ＥＥＰＲＯＭ）はバッテリバッ
クアップが不要と共に、電気的にデータの書き換えが可
能であることから、マイクロコンピュータのプログラム
格納メモリやＩＣカード等の用途に広く用いられてい
る。
【０００３】ＥＥＰＲＯＭ内蔵のマイクロコンピュータ
において、ＥＥＰＲＯＭに記憶されたユーザーのプログ
ラムデータに対して第三者がアクセスすることができな
いようにセキュリティを確保する必要がある。一方で、
ＣＰＵはＥＥＰＲＯＭから読み出されたプログラムデー
タを解読した命令に基づいて動作するため、当然ＥＥＰ
ＲＯＭからの読み出しは行う必要がある。
【０００４】そこで、従来のＥＥＰＲＯＭ内蔵のマイク
ロコンピュータでは、ＥＥＰＲＯＭのリードプロテクト
（読み出し禁止）を行うか否かの情報をリードプロテク
トメモリに書き込み、この情報に基づいて、リードプロ
テクト制御を行っていた。
【０００５】以下、図面を参照しながら従来例のリード
プロテクト回路について説明する。図４はＥＥＰＲＯＭ
及び周辺回路の構成を示す概略図である。電気的に書き
込み、読み出し及び消去が可能な、複数のＥＥＰＲＯＭ
メモリから成るメモリマット５１は、メインメモリ領域
５２、メインメモリ領域に発生した欠陥のあるメモリ領
域を代替するための冗長メモリ領域５３、各種の製造情
報等を記憶するインフォローメモリ領域５４（inforow
memory）で構成されていた。
【０００６】また、５５はリードプロテクトするか否か
の情報を含むリードプロテクトデータを記憶するリード
プロテクトメモリであり、上述したメモリマット５１か
ら物理的に離れた領域に専用メモリとして設けられてい
た。
【０００７】そして、所定の条件下でリードプロテクト
メモリ５５から読み出されたリードプロテクトデータに
基づいて、メインメモリ領域５２からのデータを外部出
力することを許可するか、禁止（リードプロテクト）す
るかを制御していた。
【０００８】
【発明が解決しようとする課題】しかしながら、リード
プロテクトメモリ５５はチップ上で、メモリマット５１
から物理的に離れた領域に設けられていたので、データ
書き込み時に用いるアナログバイアス回路等のアナログ
制御回路を専用に設ける必要があり、回路規模が大きく
なるという問題があった。
【０００９】また、機種の仕様に応じてリードプロテク
トの数を変更する必要が生じる。例えば、リードプロテ
クトをするモードの種類として外部ＲＯＭモード、フラ
ッシュモード等がある。そこで、リードプロテクトメモ
リ５５のサイズを変更する場合、リードプロテクトメモ
リ５５はメモリマット５１から物理的に離れて設けられ
ているために、チップのレイアウト変更が困難であると
いう問題があった。
【００１０】そこで本発明は、リードプロテクトメモリ
をメインメモリ領域と同一のメモリマット内に形成する
ことにより、アナログバイアス回路等の制御回路を専用
に設ける必要をなくし回路規模を小さくすること、また
リードプロテクトメモリの拡張・縮小を容易にし、チッ
プサイズを小さくすることを目的とする。
【００１１】
【課題を解決するための手段】本発明の冗長メモリ回路
は、電気的に書き込み及び読み出し可能な複数の不揮発
性メモリから成るメインメモリ領域と、前記メインメモ
リ領域と同一のメモリマット内に設けられたリードプロ
テクトメモリ領域と、前記リードプロテクトメモリ領域
にリードプロテクトするか否かの情報を含むリードプロ
テクトデータを書き込む手段と、トリガ信号に応じて前
記リードプロテクトメモリ領域に記憶された前記リード
プロテクトデータを読み出す手段と、前記リードプロテ
クトメモリ領域から読み出されたリードプロテクトデー
タを一時記憶するレジスタ手段と、前記レジスタ手段の
出力データに応じて、前記メインメモリ領域から読み出
されたデータ出力をリードプロテクト状態にするゲート
手段とを備えることを特徴とする。
【００１２】かかる手段によれば、リードプロテクトメ
モリ領域をメインメモリ領域と同一のメモリマット内に
形成しているので、リードプロテクトデータを記憶する
専用のＥＥＰＲＯＭセルと、このＥＥＰＲＯＭセルにリ
ードプロテクトデータを書き込むためのアナログ制御回
路を専用に設ける必要がなくなり、チップサイズを小さ
くすることができる。
【００１３】また、リードプロテクトメモリ領域のサイ
ズを容易に変更することができるため、チップサイズを
小さくすることができると共に機種の仕様に応じたメモ
リ設計が短期間でできるようになる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は、本発明の不揮発
性メモリのリードプロテクト回路を示す概略図である。
【００１５】電気的に書き込み、読み出し及び消去が可
能な、複数のＥＥＰＲＯＭメモリから成るメモリマット
１は、メインメモリ領域２に発生した欠陥のあるメモリ
領域を代替するための冗長メモリ領域３を有している。
この冗長メモリ領域３に隣接してリードプロテクトする
か否かの情報が書き込まれるリードプロテクトメモリ領
域４が設けられている。すなわち、リードプロテクトデ
ータは、リードプロテクトするか否かのフラグ情報であ
る。
【００１６】また、欠陥メモリ領域のアドレスデータを
記憶する冗長アドレスメモリ領域５はメモリマット１内
のインフォローメモリ領域６の一部に設けられている。
インフォローメモリ領域６はテストモード時のみアクセ
ス可能に構成されている。
【００１７】また、冗長メモリ領域３及びリードプロテ
クトメモリ領域４はメインメモリ領域２と同一のアドレ
ス空間に設けられ、１つのアドレスデコーダ７によって
アクセスされる。ただし、これは一例であって、別アド
レス空間に設けられていても構わない。
【００１８】図２は本実施形態のリードプロテクト回路
の全体構成を示すブロック図である。メインメモリ２領
域は一例として５Ｍビット構成とする。メインメモリ領
域２は３２０セクタ（１セクタ＝２Ｋバイト）の複数セ
クタから構成されている。
【００１９】１セクタは例えばメモリマット１の行方向
に延びたワード線で指定されると共に行方向に配列され
たメモリセル群で構成されている。メインメモリ領域２
は例えばマイクロコンピュータのプログラム格納領域と
して用いられる領域であり、マイクロコンピュータと共
に１チップに集積化され、いわゆるＥＥＰＲＯＭ内蔵マ
イクロコンピュータとして機能する。
【００２０】リードプロテクト制御回路８はマイクロコ
ンピュータのシステムリセット信号SYSRES又はマイクロ
コンピュータに内蔵された電圧検出回路からのパワーオ
ンリセット信号PORを検出して、後述する各種の制御信
号を出力する。また、９はリードプロテクト制御回路８
が出力するリードプロテクトビジー信号RPTBSYに応じて
マイクロコンピュータを待機状態に設定する。１０は、
冗長アドレスデータの読み出しに使用するクロックを発
生するリングオシレータである。
【００２１】１１はリードプロテクトメモリ領域４から
読み出されたリードプロテクトデータを一時記憶するた
めのリードプロテクトレジスタである。
【００２２】１２は入力アドレスデータＸ２−Ｘ０及び
Ｙ７−Ｙ０が入力され、メモリのアクセスを行うアドレ
ス制御回路である。また、アドレス制御回路１２は、リ
ードプロテクト・イネーブル信号RPTENが「Ｈ」となっ
たとき、リードプロテクト制御回路８が出力する制御信
号に応じて、リードプロテクトメモリ領域４のアドレス
を選択する。これにより、リードプロテクトメモリ領域
４の書き込みが可能となる。
【００２３】メインメモリ領域２から読み出された３２
ビット幅のデータは、出力ポート１３とＣＰＵ１４へ出
力される。ここで、ＣＰＵ１４へのデータパスは３２ビ
ットであるが、出力ポート１３へのデータパスは出力ポ
ート数の制限から１６ビットに設定されている。
【００２４】１５は出力ポート１３へのデータパスに設
けられたアンドゲートであって、リードプロテクトレジ
スタ１１の出力信号RDPFFXn、フラッシュモード信号FLM
及びメインメモリ２からのデータが入力されている。
【００２５】次に、上述した構成の不揮発性メモリのリ
ードプロテクト回路の動作について、図２及び、図３に
示す動作タイミング図を参照しながら説明する。まず、
リードプロテクトデータの書き込み動作について説明す
る。
【００２６】リードプロテクト・イネーブル信号RPTEN
が「Ｈ」となると、リードプロテクト制御回路８はアド
レス制御回路１２へ制御信号を出力する。すると、アド
レス制御回路１２はリードプロテクトメモリ領域４を選
択する。そこで、このリードプロテクトメモリ領域４に
所望のリードプロテクトデータが書き込まれる。このリ
ードプロテクトデータの書き込みはユーザーによって行
われる。ただし、ユーザーはリードプロテクト状態には
できても、メインメモリ領域２を消去せずに、リードア
ンプロテクト状態にはできないように構成されている。
これはデータ保護のためである。リードアンプロテクト
にする方法はユーザーに開放しないテストモードによる
方法のみである。
【００２７】ＥＥＰＲＯＭ内蔵マイクロコンピュータは
ユーザーへの出荷時にはリードアンプロテクト状態（例
えば、リードプロテクトメモリ領域４が消去された状
態）であり、その後、ユーザーは上記の方法により、リ
ードプロテクトデータの書き込みを行う。ユーザーが予
めリードプロテクト状態のものを希望する場合には、ウ
エハーのテスト時にメーカー側でリードプロテクトデー
タを書き込むことも可能である。
【００２８】次に、リードプロテクトデータの読み出し
動作について説明する。リードプロテクト制御回路８
は、マイクロコンピュータのシステムリセット信号SYSR
ES、パワーオンリセット信号PORを検出すると、リード
プロテクトビジー信号RPTBSY「Ｈ」を出力する。システ
ムリセット回路９はRPTBSY「Ｈ」に応じてマイクロコン
ピュータを待機状態（Wait）に設定する。また、リード
プロテクト制御回路８は、リングオシレータ１０に制御
信号RENを出力し、リングオシレータ１０はリードプロ
テクトデータの読み出しに使用するクロックCKを発生す
る。
【００２９】さらにリードプロテクト制御回路８はリー
ドプロテクト制御信号を出力し、これに応じてリードプ
ロテクトメモリ領域４からリードプロテクトデータDO7-
0が自動的に読み出され、リードプロテクトレジスタ１
１に一時記憶される。その後、リードプロテクト制御回
路８は、動作イネーブル信号として、RPTBSY「Ｌ」を出
力する。これにより、マイクロコンピュータは動作イネ
ーブルとなる。
【００３０】リードプロテクトレジスタ１１のデータ出
力RDPFFnが「Ｌ」の場合、アンドゲート１５の出力はＬ
レベルに固定され、リードプロテクトがなされる。すな
わち、メインメモリ２の所定のアドレスが選択されプロ
グラムデータが出力され、かつフラッシュモード信号FL
Mが「Ｈ」であっても、当該データは出力ポート１３に
は出力されない。メインメモリ領域２からのプログラム
データはＣＰＵ１４に入力され、ＣＰＵ１４はそのプロ
グラムデータに従って動作する。
【００３１】なお、冗長アドレスメモリ領域５に記憶さ
れた冗長アドレスデータの読み出しについても、上記の
リードプロテクト制御回路８、リードプロテクトレジス
タ１１、アドレス制御回路１２等を兼用することによ
り、メインメモリ領域２に発生した欠陥メモリのリペア
を行うことができる。この場合には、リードプロテクト
レジスタ１１に読み出した冗長アドレスデータを入力ア
ドレスデータと比較し、両者の一致を検出する回路が追
加される。
【００３２】上述した不揮発性メモリのリードプロテク
ト回路によれば、リードプロテクトメモリ領域４をメイ
ンメモリ領域２と同一のメモリマット内に形成している
ので、従来例のよううに専用のアナログ制御回路を設け
る必要がなくなり、チップサイズを大幅に小さくするこ
とができる。
【００３３】また、リードプロテクトメモリ領域４のサ
イズを容易に変更することができるため、チップサイズ
を小さくすることができると共に機種の仕様に応じたメ
モリ設計が短期間でできるようになる。
【００３４】また、リードプロテクトデータの読み出し
のトリガ信号として、システムリセット信号SYSRES又は
パワーオンリセット信号を用いているので、マイクロコ
ンピュータの動作との同期を容易に確保することができ
る。
【００３５】なお、上述した実施形態では、ＥＥＰＲＯ
Ｍ内蔵マイクロコンピュータを例として説明したが、本
発明はこれに限定されることなく、ＥＥＰＲＯＭを内蔵
したシステムに広く適用可能なものである。
【００３６】
【発明の効果】以上説明したように、本発明の冗長メモ
リ回路によれば、リードプロテクトメモリ領域をメイン
メモリ領域と同一のメモリマット内に形成しているの
で、リードプロテクトデータを記憶する専用のＥＥＰＲ
ＯＭセルと、このＥＥＰＲＯＭセルにリードプロテクト
データを書き込むためのアナログ制御回路を専用に設け
る必要がなくなり、チップサイズを小さくすることがで
きる。
【００３７】また、リードプロテクトメモリ領域のサイ
ズを容易に変更することができるため、チップサイズを
小さくすることができると共に機種の仕様に応じたメモ
リ設計が短期間でできるようになる。
【００３８】さらに、本発明の冗長メモリ回路を回路Ｉ
Ｐとして、マイクロコンピュータ等に内蔵し、システム
ＬＳＩ化した場合に、システム動作との同期を確実にと
ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリのリー
ドプロテクト回路を示す概略図である。
【図２】本発明の実施形態に係る不揮発性メモリのリー
ドプロテクト回路を示すブロック回路図である。
【図３】本発明の実施形態に係る不揮発性メモリのリー
ドプロテクト回路の動作タイミング図である。
【図４】従来例に係る不揮発性メモリのリードプロテク
ト回路を示すブロック回路図である。
【符号の説明】
１ メモリマット ２ メインメモリ領域 ３ 冗長メモリ領域 ４ リードプロテクトメモリ領域 ５ 冗長アドレスメモリ領域 ６ インフォローメモリ領域 ７ アドレスデコーダ ８ リードプロテクト制御回路 ９ システムリセット回路 １０ リングオシレータ １１ リードプロテクトレジスタ １２ アドレス制御回路 １３ 出力ポート １４ ＣＰＵ １５ アンドゲート

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書き込み及び読み出し可能な複
    数の不揮発性メモリから成るメインメモリ領域と、 前記メインメモリ領域と同一のメモリマット内に設けら
    れたリードプロテクトメモリ領域と、 前記リードプロテクトメモリ領域にリードプロテクトす
    るか否かの情報を含むリードプロテクトデータを書き込
    む手段と、 トリガ信号に応じて前記リードプロテクトメモリ領域に
    記憶された前記リードプロテクトデータを読み出す手段
    と、 前記リードプロテクトメモリ領域から読み出されたリー
    ドプロテクトデータを一時記憶するレジスタ手段と、 前記レジスタ手段の出力データに応じて、前記メインメ
    モリ領域から読み出されたデータ出力をリードプロテク
    ト状態にするゲート手段とを備えることを特徴とする不
    揮発性メモリのリードプロテクト回路。
  2. 【請求項２】 電気的に書き込み及び読み出し可能な複
    数の不揮発性メモリから成るメインメモリ領域と、 前記メインメモリ領域と同一のメモリマット内に設けら
    れ、リードプロテクトするか否かの情報を含むリードプ
    ロテクトデータを記憶するリードプロテクトメモリ領域
    と、 トリガ信号に応じて前記リードプロテクトメモリ領域に
    記憶された前記リードプロテクトデータを読み出すため
    の制御信号を出力するリードプロテクト制御回路と、 前記リードプロテクトメモリ領域から読み出されたリー
    ドプロテクトデータを一時記憶するレジスタ手段と、 前記レジスタ手段の出力データに応じて、前記メインメ
    モリ領域から読み出されたデータ出力をリードプロテク
    ト状態にするゲート手段とを備えることを特徴とする不
    揮発性メモリのリードプロテクト回路。
  3. 【請求項３】 前記リードプロテクトメモリ領域は前記
    メインメモリ領域と同一のアドレス空間に設けられてい
    ることを特徴とする請求項２に記載した不揮発性メモリ
    のリードプロテクト回路。
  4. 【請求項４】 前記リードプロテクト制御回路は、マイ
    クロコンピュータのリセットを検出して、前記リードプ
    ロテクト領域に記憶されたリードプロテクトデータを読
    み出すための制御信号を出力することを特徴とする請求
    項２に記載した不揮発性メモリのリードプロテクト回
    路。
  5. 【請求項５】 前記リードプロテクト制御回路は、マイ
    クロコンピュータのリセットを検出してマイクロコンピ
    ュータを待機状態とするためのリードプロテクトビジー
    信号を出力すると共に、前記リードプロテクトメモリ領
    域に記憶されたリードプロテクトデータを読み出した後
    に、マイクロコンピュータを動作状態とするための動作
    イネーブル信号を出力することを特徴とする請求項４に
    記載した不揮発性メモリのリードプロテクト回路。
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