JP2015179561A

JP2015179561A - 半導体記憶装置

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Publication number: JP2015179561A
Application number: JP2015117710A
Authority: JP
Inventors: 真裕宮崎; Masahiro Miyazaki
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-06-10
Filing date: 2015-06-10
Publication date: 2015-10-08

Abstract

【課題】半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供する。
【解決手段】行方向及び列方向に配列される複数のメモリセルによって構成され、データを記憶する第１の記憶領域と、行方向または列方向を配列方向として配列される複数のメモリセルによって構成され、前記第１の記憶領域の動作状態を記憶する第２の記憶領域と、前記配列方向と同一方向に配列される複数のメモリセルによって構成され、自半導体記憶装置に関する装置情報を記憶する第３の記憶領域と、を備えた半導体記憶装置。
【選択図】図２

Description

本発明は、半導体記憶装置、特にステータスレジスタを有する半導体記憶装置に関するものである。

一般に、半導体記憶装置として、図６に示すように、複数のワード線及びビット線（図６では、１０２４本のワード線及び２５６本のビット線）のマトリクス構造を構成し、ワード線及びビット線の交差部に対応して設けられた記憶素子である強誘電体メモリにより情報を記憶するメモリセルアレイを備えた半導体記憶装置が知られている。

例えば、シリアル通信を行うためのＳＰＩ（ＳｉｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ：シリアルペリフェラルインターフェイス)方式に対応した強誘電体メモリ（メモリセルアレイ）を備えた半導体記憶装置が知られている。このようにＳＰＩ方式の強誘電体メモリを備えた半導体記憶装置は、半導体記憶装置（メモリセルアレイ）の動作状態を設定するための不揮発性レジスタとして、いわゆるステータスレジスタを備えている。例えば、特許文献１には、ステータスレジスタを備えた、ＳＰＩ方式に対応した強誘電体メモリが記載されている。

特開２０１０−２４４６７５号公報

従来の半導体記憶装置の具体的一例の概略構成図を図７に示す。図７に示した半導体記憶装置１００は、半導体チップ１２０上に、記憶部１２２と、ＳＰＩインターフェイス１２４と、外部端子１２６と、電気ヒューズ１５８と、が形成されている。また、記憶部１２２は、上述の図６に示したメモリセルアレイより成る主記憶容量１４０及びステータスレジスタ１４２を有するメモリセルアレイ１３２と、メモリセルアレイ１３２のワード線及びビット線に電気信号を出力する信号処理回路１３０と、を備えて構成されている。

このような半導体記憶装置１００において、個々の半導体記憶装置１００に、自身に関する詳細な情報を記憶（記録）させることが一般に行われている。例えば、当該半導体記憶装置１００の故障や動作不良の解析を目的として、生産履歴に関する情報や設計情報等を記憶（記録）させることが行われている。

生産履歴に関する情報を記憶（記録）させる方法としては、半導体記憶装置１００のウエハ試験工程において、個々の半導体記憶装置１００の生産履歴に関する情報を２進数に変換し、個々の半導体記憶装置１００（半導体チップ１２０、ダイとも称する）上に設けられた生産履歴に関する情報の記録専用のヒューズ（電気ヒューズ１５８）を、電気ヒューズ切断装置によりその２進数に応じて切断することにより記憶させる方法が一般に行われている。

また、このようにして電気ヒューズ１５８に記録された生産履歴に関する情報を参照する方法としては、半導体記憶装置１００のダイ１２０を封止する樹脂を除去して、電気ヒューズ１５８を目視することで確認する方法や、半導体記憶装置１００の動作状態を生産履歴に関する情報を参照するための特殊な状態（例えば、特殊なコマンド入力により動作させた動作状態）に設定し、電気ヒューズ１５８に記録されている２進数を電圧に変換して外部端子１２６に出力させる方法が知られている。

このように電気ヒューズ１５８に生産履歴に関する情報を記録させる場合、電気ヒューズ１５８を設置するため、半導体チップ（ダイ）１２０の面積が増加するという問題が生じる場合がある。

また、電気ヒューズ１５８に記録されている情報を参照する場合、上述のように電気ヒューズ１５８を目視するためにダイ１２０を封止する樹脂を除去する等、半導体記憶装置１００を破壊しなくてはいけない場合がある。また、外部端子１２６に出力するためには、電気ヒューズ１５８に記録されている２進数を電圧に変換して外部端子に出力するための回路（図示省略）を専用に設置する必要があるため、さらに半導体チップ（ダイ）１２０の面積が増加するという問題が生じる場合がある。

本発明は、上述した問題を解決するために提案されたものであり、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体記憶装置は、行方向及び列方向に配列される複数のメモリセルによって構成され、データを記憶する第１の記憶領域と、行方向または列方向を配列方向として配列される複数のメモリセルによって構成され、前記第１の記憶領域の動作状態を記憶する第２の記憶領域と、前記配列方向と同一方向に配列される複数のメモリセルによって構成され、自半導体記憶装置に関する装置情報を記憶する第３の記憶領域と、を備える。

本発明によれば、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、という効果を奏する。

第１の実施の形態に係る半導体記憶装置の一例を示す概略構成図である。第１の実施の形態に係るメモリセルアレイの具体的一例を示す概略構成図である。第２の実施の形態に係る半導体記憶装置の一例を示す概略構成図である。第３の実施の形態に係るメモリセルアレイの具体的一例を示す概略構成図である。第４の実施の形態に係る半導体記憶装置の一例を示す概略構成図である。従来のメモリセルアレイの具体的一例を示す概略構成図である。従来の半導体記憶装置の一例を示す概略構成図である。

［第１の実施の形態］

以下、図面を参照して本発明の実施の形態の半導体記憶装置について詳細に説明する。なお、本実施の形態では、シリアル通信（ＳＰＩ）方式に対応した半導体記憶装置について詳細に説明する。

本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を図１に示す。本実施の形態の半導体記憶装置１０は、半導体チップ（ダイ）２０上に、記憶部２２と、ＳＰＩインターフェイス２４と、外部端子２６と、を備えて構成されている。

記憶部２２は、信号処理回路３０及びメモリセルアレイ３２を備えており、例えばＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等である。信号処理回路３０は、入力されたコマンド及びアドレスに応じて、メモリセルアレイ３２に情報を書込み（記憶）させたり、記憶されている情報を読み出（参照）したりするための電気信号をメモリセルアレイ３２のワード線及びビット線に出力する機能を有している。本実施の形態のメモリセルアレイ３２は、主記憶容量４０、ステータスレジスタ４２、及び生産履歴記憶容量４４を含んで構成されており、それぞれワード線及びビット線の交差部に対応して設けられた強誘電体メモリである記憶素子を複数備えて構成されている（詳細後述）。なお、図１では、ワード線及びビット線の各々を駆動するための駆動回路等の記載は省略している。

ＳＰＩインターフェイス２４は、ＳＰＩ（ＳｉｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ：シリアルペリフェラルインターフェイス)方式であり、シリアル（１ビットずつ）でデータ転送を実行する、４線式のシリアル通信インターフェイスである。ＳＰＩ方式では、データを交換するのに必要なクロックパルスであるＳＣＫ（ＳｅｒｉａｌＣｌｏｃｋ）信号、希望した従装置（スレーブ）を選択するＳＳ（ＳｌａｖｅＳｅｌｅｃｔ）信号、データを出力するＭＯＳＩ（ＭａｓｔｅｒＯｕｔＳｌａｖｅＩｎ）信号、及びデータが入力されるＭＩＳＯ（ＭａｓｔｅｒＩｎＳｌａｖｅＯｕｔ）信号を用いて、従装置（スレーブ）と交信を行う。外部端子２６は、ＳＰＩインターフェイス２４を用いて外部装置（従装置）とデータの送受信を行うための端子である。

本実施の形態のメモリセルアレイ３２の具体的一例の概略構成図を図２に示す。本実施の形態のメモリセルアレイ３２は、上述のように、主記憶容量４０、ステータスレジスタ４２、及び生産履歴記憶容量４４を備えて構成されている。本実施の形態のメモリセルアレイ３２では、具体的一例として、１０２５本（１０２４本＋１本、詳細後述）のワード線及び２５６本のビット線によりマトリクス構造を構成しており、ワード線及びビット線の交差部に対応して設けられた強誘電体メモリ（記憶素子）を複数個（２５６×１０２５＝２６２４００個）有している。

本実施の形態の半導体記憶装置１０は、記憶容量が２５６ｋビットのメモリであり、そのため、主記憶容量４０は、２５６ｋビットの記憶容量を形成するために、１０２４本のワード線及び２５６本のビット線によるマトリクス構造を有している。本実施の形態では、図２に示すように具体的一例として０番目〜１０２３番目までのワード線、及び０番目〜２５５番目までのビット線により構成されるマトリクス構造の交差部に対応して強誘電体メモリが設けられている。

本実施の形態では、ＳＰＩ方式に対応したメモリであるため、主記憶容量４０の他に、記憶部２２（主記憶容量４０）の動作状態を設定するためのステータスレジスタ４２を備えている。一般的に、ＳＰＩ方式に対応したメモリでは仕様上、記憶装置の動作状態を設定するためのステータスレジスタと呼ばれる不揮発性レジスタが設けられている。また、一般的に、ステータスレジスタは８ビットの記憶容量が必要とされている。例えば、ステータスレジスタ（ステータスレジスタ４２）には、メモリセルアレイ（主記憶容量４０）の全ての強誘電体メモリ（記憶素子）をライトプロテクトするためのＷＥＬ（ＷｒｉｔｅＥｎａｂｌｅＬａｔｃｈ）ビットや、特定の強誘電体メモリ（記憶素子）エリアをライトプロテクトするためのＢＰ（ＭｅｍｏｒｙＢｌｏｃｋＷｒｉｔｅＰｒｏｔｅｃｔｉｏｎＢｉｔ）０、ＢＰ１ビット等を有している。ステータスレジスタ（ステータスレジスタ４２）には、メモリセルアレイ３２（主記憶容量４０）に対してデータを記憶または参照するための通常のコマンドとは異なる、ＷＲＤＩ（ＷｒｉｔｅＤｉｓａｂｌｅ）コマンドやＷＲＥＮ（ＳｅｔＷｒｉｔｅＥｎａｂｌｅＬａｔｃｈ）コマンド等の特定のコマンドにより、「０」または「１」の記憶または参照が行われる。

本実施の形態では、主記憶容量４０を構成するワード線に隣接して、１０２５番目のワード線を特定ワード線として設け、特定ワード線と２５６本のビット線との交差部に対応して設けられた強誘電体メモリをステータスレジスタ４２として使用している。ここで、特定ワード線上には、２５６個（２５６ビット）の強誘電体メモリが存在するが、上述のように、ステータスレジスタ４２とし使用されるのは、最大８ビットであるため、特定ワード線上の２５６ビットの強誘電体メモリのうち、８ビット分（図２では、０番目〜７番目のビット線との交差部に対応する８個の強誘電体メモリ）によりステータスレジスタ４２を構成している。

また、本実施の形態では、ステータスレジスタ４２として使用されない、特定ワード線上の残りの強誘電体メモリにより生産履歴に関する情報の記憶用の生産履歴記憶容量４４を構成している。具体的には、本実施の形態では、図２に示すように、８番目〜２５５番目のビット線との交差部に対応する２４８個（２４８ビット）の強誘電体メモリにより生産履歴記憶容量４４を構成している。なお、本実施の形態で生産履歴に関する情報とは、半導体記憶装置１０（半導体チップ２０）自身の生産に関する情報であり、例えば、ウエハの履歴、ウエハ番号、ロットナンバー、前工程に関する情報、動作の測定を行った工場やテスタのデータ、及び生産経過等が含まれる。

生産履歴記憶容量４４の生産履歴に関する情報の記憶及び参照は、主記憶容量４０の情報の記憶及び参照のための通常のコマンドや、ステータスレジスタ４２に対する「０」または「１」の記憶及び参照のための特定のコマンド（上述参照）と異なる特殊なコマンドが用いられる。信号処理回路３０に入力された当該特殊なコマンドにより、生産履歴記憶容量４４の生産履歴に関する情報の記憶または参照を行う特殊な状態に設定され、特定ワード線及び、該当するビット線を有効にするための電気信号が出力されることにより、生産履歴に関する情報の記憶または参照が実行される。このように特殊なコマンドを用いて生産履歴記憶容量４４への記録・参照を実行することにより、半導体記憶装置１０（半導体チップ２０）を使用するユーザが誤って、生産履歴記憶容量４４に記憶されている生産履歴に関する情報を書き換えてしまうのを抑制することができる。

以上説明したように本実施の形態の半導体記憶装置１０では、特定ワード線（１０２４番目のワード線）上のステータスレジスタ４２が設けられていない領域である、８番目〜２５５番目のビット線と交差する領域に設けられている強誘電体メモリにより生産履歴記憶容量４４を構成し、生産履歴記憶容量４４に、半導体記憶装置１０（半導体チップ２０）の生産履歴に関する情報を記憶させている。また、生産履歴記憶容量４４への記憶・参照は、主記憶容量４０への記憶・参照に使用される通常のコマンドと異なる特殊なコマンドが用いられる。

このように、特定ワード線上の強誘電体メモリにより生産履歴記憶容量４４を構成することにより、従来の半導体記憶装置（図７、半導体記憶装置１００参照）のように電気ヒューズ（電気ヒューズ１５８）を設けなくても生産履歴に関する情報を記憶させることができるため、半導体チップ（ダイ）２０の面積の増加を抑制することができる。また、特殊なコマンドを用いることにより、生産履歴記憶容量４４から生産履歴に関する情報を参照することができるため、半導体チップ（ダイ）２０を封止する樹脂を除去する等、半導体記憶装置１０を破壊することなく、生産履歴に関する情報を参照することができる。また、特殊なコマンドを用いることにより、生産履歴記憶容量４４に生産履歴に関する情報を記憶させることができるため、ウエハ試験工程等の所定の工程以外の工程や、所望の際に、生産履歴に関する情報を記憶させることができる。

従って、半導体記憶装置１０自身に、適切に自半導体記憶装置１０に関する生産履歴情報を装置情報として記憶することができる。

［第２の実施の形態］

以下、図面を参照して本発明の第２の実施の形態の半導体記憶装置について詳細に説明する。図３に、本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を示す。なお、本実施の形態において、第１の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。

本実施の形態の半導体記憶装置５０は、半導体チップ（ダイ）６０上に、さらに電気ヒューズ５８が構成されている点が、第１の実施の形態の半導体記憶装置１０と異なっている。

第１の実施の形態の半導体記憶装置１０では、生産履歴記憶容量４４のみに生産履歴に関する情報を記憶させるようにしていたが、生産履歴記憶容量４４に含まれる強誘電体メモリの物理的な破壊等により、正確な生産履歴に関する情報を参照することができなくなる場合がある。そのため、本実施の形態の半導体記憶装置５０は、生産履歴に関する情報を記録させるための電気ヒューズ５８を備えて構成されている。なお、図３に示した電気ヒューズ５８は、複数の電気ヒューズを有する一群の電気ヒューズ及び電気ヒューズに記録されている情報を参照するための回路等を含んで構成されている。

電気ヒューズ５８に生産履歴に関する情報を記録させる場合、予め、電気ヒューズ切断装置により、電気ヒューズを切断する。例えば、「０」を記録させる場合は、電気ヒューズを切断し、電気信号が導通しないようにし、「１」を記録させる場合は、電気ヒューズを切断せずに、電気信号が導通するようにすればよい。また、生産履歴に関する情報に応じて予め定められた個々の電気ヒューズを切断するか否かにより記録させるようにしてもよい。

なお、記録させる生産履歴に関する情報は、生産履歴記憶容量４４に記憶されている全ての情報であってもよいが、生産履歴記憶容量４４が破壊等され、生産履歴記憶容量４４から生産履歴に関する情報を参照できなくなった場合に備えて記録させるものであるため、全ての情報ではなく、重要度等により予め定められた一部（例えば、故障解析に必要な最低限）の情報とすることが好ましい。このように、一部の情報のみを記録させることにより、半導体チップ（ダイ）６０の面積の増加を抑制することができる。

このように、本実施の形態の半導体記憶装置５０では、生産履歴に関する情報を記録する電気ヒューズ５８を備えるため、生産履歴記憶容量４４から情報を参照できない場合であっても、生産履歴に関する情報を参照することができる。

［第３の実施の形態］

以下、図面を参照して本発明の第３の実施の形態の半導体記憶装置について詳細に説明する。図４に、本実施の形態のメモリセルアレイの概略構成の一例の概略構成図を示す。なお、本実施の形態において、第１の実施の形態及び第２の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。

本実施の形態の半導体記憶装置は、さらに、チェックサムを記憶するチェックサム記憶容量４６を備える点が、第１の実施の形態及び第２の実施の形態と異なっている。

第１の実施の形態及び第２の実施の形態の半導体記憶装置１０、５０では、例えば、半導体記憶装置１０、５０を使用するユーザ等の誤使用により、生産履歴記憶容量４４に記憶されている生産履歴に関する情報が書き換えられてしまい、正確な生産履歴に関する情報を参照することができなくなる場合がある。そのため、本実施の形態の半導体記憶装置では、生産履歴記憶容量４４に記憶されている生産履歴に関する情報のチェックサムを記憶させるためのチェックサム記憶容量４６を備えて構成されている。

本実施の形態では、具体的一例として、図４に示すように、特定ワード線上の、ステータスレジスタ４２及び生産履歴記憶容量４４に用いられない強誘電体メモリにより、チェックサム記憶容量４６を構成している。具体的には、図４に示すように、８番目〜ｎ＋１番目のビット線と特定ワード線との交差部に対応する強誘電体メモリにより生産履歴記憶容量４４を構成し、ｎ＋２番目〜２５５番目のビット線と特定ワード線との交差部に対応する強誘電体メモリによりチェックサム記憶容量４６を構成している。

このように本実施の形態の半導体記憶装置では、生産履歴記憶容量４４に記憶されている生産履歴に関する情報のチェックサムを記憶するチェックサム記憶容量４６を備えるため、生産履歴記憶容量４４に記憶されている生産履歴に関する情報の正誤の判別を行うことができる。

なお、本実施の形態では、生産履歴記憶容量４４に記憶されている生産履歴に関する情報のチェックサムを特定ワード線上に生産履歴記憶容量４４に併設されたチェックサム記憶容量４６に記憶させるようにしているがこれに限らない。例えば、第２の実施の形態の半導体記憶装置５０の電気ヒューズ５８にチェックサムを記録させるようにしてもよいし、別途、チェックサムを記憶させる記憶部を半導体チップ（ダイ）上に設けるようにしてもよい。なお、生産履歴記憶容量４４と、チェックサム記憶容量４６とを、特定ワード線上の、ステータスレジスタ４２を除いた領域に併設して構成することにより、半導体チップ（ダイ）の面積の増加を防止することができるため、好ましい。

また、本実施の形態では、具体的一例としてチェックサムを記憶させているが、生産履歴記憶容量４４に記憶されている生産履歴に関する情報が正確であるか（書き換えられていないか）を検出することができるための情報であればチェックサムに限らず、他のエラー検出用符号等であってもよい。

［第４の実施の形態］

以下、図面を参照して本発明の第４の実施の形態の半導体記憶装置について詳細に説明する。図５に、本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を示す。なお、本実施の形態において、第１の実施の形態〜第３の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。

第１の実施の形態〜第３の実施の形態では、ＳＰＩ方式に対応した強誘電体メモリにより構成される記憶部２２（メモリセル３２）に適用した場合について詳細に説明したが、その他のインターフェイス方式（ＳＰＩ以外のシリアル通信方式やパラレル通信方式等）に対応した強誘電体メモリにより構成される記憶部２２（メモリセル３２）に適用するようにしてもよい。

本実施の形態の半導体記憶装置７０は、半導体チップ（ダイ）８０上に、通信インターフェイス８４及び複数の外部端子８６を備えて構成されており、パラレルで通信が行えるように構成されている。

その他のインターフェイス方式に対応した強誘電体メモリにより構成される記憶部２２（メモリセル３２）においても、同一の半導体チップ（ダイ）８０で複数のインターフェイス方式に対応するように構成されている場合や、同一の半導体チップ（ダイ）８０ではない場合であっても設計資産を流用した設計手法により構成されている場合は、ステータスレジスタ４２の強誘電体メモリ（記憶素子）及び制御回路（図示省略）は、機能を停止させた状態で半導体チップ（ダイ）８０上に形成されている。従って、本実施の形態の半導体記憶装置７０のメモリセルアレイ３２においても、特定ワード線上のステータスレジスタ４２が設けられていない領域の強誘電体メモリ（記憶素子）により生産履歴記憶容量４４を構成することができる。

また、本実施の形態の半導体記憶装置７０においても、第１の実施の形態で説明したのと同様に、生産履歴記憶容量４４の生産履歴に関する情報の記憶及び参照は、主記憶容量４０の情報の記憶及び参照のための通常のコマンドや、ステータスレジスタ４２に対する「０」または「１」の記憶及び参照のための特定のコマンドと異なる特殊なコマンドを用いることにより実行できる。信号処理回路３０に入力された当該特殊なコマンドにより、生産履歴記憶容量４４の生産履歴に関する情報の記憶または参照を行う特殊な状態に設定され、特定ワード線及び、該当するビット線を有効にするための電気信号が出力されることにより、生産履歴に関する情報の記憶または参照が実行される。

このように本実施の形態の半導体記憶装置７０では、ＳＰＩ方式以外のインターフェイス方式に対応した強誘電体メモリにより構成される記憶部２２（メモリセル３２）においても、特定ワード線上のステータスレジスタ４２を除いた領域に生産履歴記憶容量４４を構成することができる。

なお、第１の実施の形態〜第４の実施の形態では、自半導体記憶装置（１０、５０、７０）に関する装置情報として、生産履歴記憶容量４４に生産履歴に関する情報を記憶させる場合について説明したがこれに限らず、その他、半導体記憶装置１０（半導体チップ２０）自身の設計情報等を記憶させるようにしてもよい。少なくとも、半導体記憶装置１０（半導体チップ２０）自身の故障や動作不良等の不具合を解析するために必要とされる予め定められた情報であれば特に限定されない。また、これらの情報の他に、半導体記憶装置１０（半導体チップ２０）を使用するユーザが所望の半導体記憶装置１０（半導体チップ２０）に関する情報（例えば、半導体記憶装置１０（半導体チップ２０）の設置場所等）等を記憶させるようにしてもよい。

また、第１の実施の形態〜第４の実施の形態では、特定ワード線上のステータスレジスタ４２以外の強誘電体メモリ（記憶容量）を、生産履歴に関する情報を記憶する生産履歴記憶容量４４として構成する場合について説明したこれに限らず、特定ワード線のかわりに特定ビット線（例えば、２５６番目のビット線）を設けて当該ビット線上にステータスレジスタ４２及び生産履歴記憶容量４４を構成するようにしてもよい。特定ワード線及び特定ビット線のいずれを設けるようにするかは、半導体チップ（ダイ）２０の面積の増加を抑制する観点からは、面積が小さくなる方（例えば、信号線長が短い方）を設けるようにすればよく、記憶させたい生産履歴に関する情報が多い場合等は、より多くの強誘電体メモリを含む方を設けるようにすればよい。

また、第１の実施の形態〜第４の実施の形態で説明した、半導体記憶装置１０やメモリセル３２の構成等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。

１０、５０半導体記憶装置
２４ＳＰＩインターフェイス
３０信号処理回路
３２メモリセルアレイ
４０主記憶容量
４２ステータスレジスタ
４４生産履歴記憶容量
４６チェックサム記憶容量
５８電気ヒューズ

Claims

行方向及び列方向に配列される複数のメモリセルによって構成され、データを記憶する第１の記憶領域と、
行方向または列方向を配列方向として配列される複数のメモリセルによって構成され、前記第１の記憶領域の動作状態を記憶する第２の記憶領域と、
前記配列方向と同一方向に配列される複数のメモリセルによって構成され、自半導体記憶装置に関する装置情報を記憶する第３の記憶領域と、
を備えた半導体記憶装置。
前記第２の記憶領域と前記第３の記憶領域とは前記配列方向と同一方向に配列される、
請求項１に記載の半導体記憶装置。
前記第２の記憶領域及び前記第３の記憶領域は、前記第１の記憶領域に隣接して配置される、
請求項１または請求項２に記載の半導体記憶装置。
前記装置情報は、当該自半導体記憶装置の故障の解析及び動作不良の解析の少なくとも一方に用いられる情報である、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
前記第１の記憶領域に情報を記憶させる記憶コマンド、前記第１の記憶領域から情報を参照する参照コマンド、及び前記第１の記憶領域のメモリセルのアドレスに基づいて電気信号を出力する処理を行い、かつ、前記記憶コマンド及び前記参照コマンドと異なる、前記第３の記憶領域に前記装置情報を記憶または参照するための予め定められたコマンド及び前記第３の記憶領域のメモリセルのアドレスに基づいて電気信号を出力する処理を行う処理手段を備えた、請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
前記第３の記憶領域に記憶されている前記装置情報を記録するヒューズを備えた、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
前記ヒューズは、前記装置情報のうち、予め定められた一部の情報を記録する、請求項６に記載の半導体記憶装置。
前記第３の記憶領域に記憶されている前記装置情報のエラー検出用の情報を記憶する記憶部を備えた、請求項１から請求項７のいずれか１項に記載の半導体記憶装置。
前記記憶部は、前記配列方向と同一方向に配列される複数のメモリセルを備える、請求項８に記載の半導体記憶装置。
前記エラー検出用の情報は、前記装置情報のチェックサムである、請求項８または請求項９に記載の半導体記憶装置。
前記メモリセルは、シリアル通信方式に対応した強誘電体メモリである、請求項１から請求項１０のいずれか１項に記載の半導体記憶装置。