JP2008299962A - 半導体記憶装置 - Google Patents

Abstract

【課題】容易に、不良アドレスを電気的に確認することが可能な半導体記憶装置を提供。
【解決手段】半導体記憶装置10は、アドレスバッファ12、ロウデコーダ14、カラムデコーダ16、ヒューズ回路18、メモリセルアレイ20、レギュレータ22、センスアンプ24、冗長センスアンプ26、アンプ出力選択回路28、入出力バッファ30、およびテストモード回路32を含み、テストモード回路32によってセンスアンプ24および冗長センスアンプ26を制御し、正規メモリセルにアクセスされた際に出力される信号と、冗長メモリセルにアクセスされた際に出力される信号とのレベルを異ならせる。よって容易に不良アドレスを電気的に確認することが可能である。
【選択図】図１

Description

本発明は半導体記憶装置に関し、より詳細には、不良メモリセルを含む不良メモリセル列または行を、冗長メモリセル列または行と電気的に置換する半導体記憶装置に関する。

従来より半導体記憶装置では、不良メモリセル、またはワード線やビット線の断線や短絡等の不良による製造歩留まりの低下が問題となっていた。このため、チップ内に正規メモリセルの他に、冗長メモリセルを予め設けておき、ビット線やワード線の不良等の不良メモリセルを含むメモリセル行または列を、冗長メモリセル行または列と電気的に置換することによって、歩留まりの向上を図ることが行われてきた。

しかしながら、従来のこのような半導体記憶装置では、冗長メモリセル行または列に置換される不良メモリセル行、または列のアドレス、すなわち不良アドレスを電気的に確認する手段が無かった。そこで、不良アドレスの情報を電気的に確認する方法が求められていた。

特許文献１には、冗長メモリセルを有する半導体記憶装置における不良アドレスを電気的に確認する技術が開示されている。具体的には、特許文献１では、電圧降圧回路を半導体記憶装置に設けている。よって正規のメモリセル行また列と置換するために冗長メモリセル行または列が選択されている場合は、降圧された電源電圧ではなく、外部電源電圧で動作することになるため、電源電流を測定したり、アクセスタイムを測定したりすることによって、冗長メモリセル行または列が選択されているか否かの判断が可能になる。
特開平０８−２０３２９６号公報

しかし、特許文献１に開示されているやり方では、判定がアナログ量になるため、テストが難しいという問題を有していた。

本発明はこのような従来技術の欠点を解消し、テストを容易に行うことが可能な半導体記憶装置、および不良アドレス確認方法を提供することを目的とする。

上述の課題を解決するために、本発明による半導体記憶装置では、テストモードでの駆動を制御する回路、すなわちテスト駆動制御回路を含み、このテスト駆動制御回路によって、正規メモリセルにアクセスされた場合には、常にハイレベル、すなわち“１”の信号、またはローレベル、すなわち“０”の信号が出力されるように半導体記憶装置におけるセンスアンプを制御し、また冗長メモリセルにアクセスされた場合には、正規メモリセルからハイレベルの信号が出力される場合には常にローレベルの信号が出力されるように、逆に正規メモリセルからローレベルの信号が出力される場合には、常にハイレベルの信号が出力されるように半導体記憶装置における冗長センスアンプを制御して、読み出しテストを行う。

このように、正規メモリセルにアクセスした際に出力される信号と、冗長メモリセルにアクセスした際に出力される信号とのレベルを異ならせるようにしたため、不良アドレスであるために冗長メモリセルから出力された信号に置換された場合を容易に判断することが可能になり、どのアドレスが不良アドレスであるかを容易に特定することが可能になる。

また、読み出されたデータがハイレベルであるかローレベルであるかによって判断する、すなわち判定をデジタルで行うことが可能になるため、不良アドレスを容易に特定することが可能である。さらに、本発明による半導体記憶装置では、冗長メモリセル行や列が複数になっても、テスト駆動制御回路は１つあればテストを行うことが可能であるため、回路の数が増えてチップ面積が増大することを防ぐことが可能である。

本発明によれば、テスト駆動制御回路によって、テストモードでの駆動の際には正規メモリセルにアクセスした際に出力される信号と、冗長メモリセルにアクセスした際に出力される信号とでレベルが異なるように制御するため、回路が増えてチップ面積が大きくなることを防いで、容易に不良アドレスであるか否かの判定を行うことが可能になる。

次に添付図面を参照して本発明の実施例を詳細に説明する。図１は、本発明による半導体記憶装置を概略的に示したブロック図である。図１において、本発明による半導体記憶装置10は、アドレスバッファ12、ロウデコーダ14、カラムデコーダ16、ヒューズ回路18、メモリセルアレイ20、レギュレータ22、センスアンプ24、冗長センスアンプ26、アンプ出力選択回路28、入出力バッファ30、およびテストモード回路32を含み、アドレスバッファ12に接続された入力端子36から入力されたアドレスによって指定されるメモリセルに情報を書き込んだり、アドレスによって指定されるメモリセルから情報を読み出したりする記憶装置である。本発明の理解に直接関係のない部分は、図示を省略し冗長な説明を避ける。なお図１に示す半導体記憶装置10では、ビット線単位で冗長回路を構成しているが、本発明はこれに限定するわけではなく、例えば半導体記憶装置10は、ビット線単位およびワード線単位の両方で冗長回路を構成してもよい。

図１において、アドレスバッファ12は、入力端子36が接続され、この入力端子36に、所望のメモリセルを特定するアドレス信号が外部から入力される。アドレスバッファ12は、入力されたアドレス信号を一時的に保持し、ロウデコーダ14、カラムデコーダ16、およびヒューズ回路18に入力されたアドレス信号をそれぞれ供給する。なおカラムデコーダ16とヒューズ回路18には、同じアドレス信号が供給される。

ロウデコーダ14は、アドレスバッファ12から供給されたアドレス信号に応じて、対応するワード線42を選択するものである。例えば本実施例ではロウデコーダ14は、アドレスバッファ12を介して供給されたアドレス信号から、対応するメモリセルのアドレスを復元し、これと対応するワード線42をデコード信号によって選択する。カラムデコーダ16は、アドレスバッファ12から供給されたアドレス信号に応じて、対応するビット線44を、カラムスイッチ46を介して選択するものである。例えば本実施例では、カラムデコーダ16は、アドレスバッファ12を介して供給されたアドレス信号から対応するメモリセルのアドレスを復元し、これと対応するビット線44を、デコード信号を用いてカラムスイッチ46を介して選択する。

ヒューズ回路18は、図示しないがヒューズ素子等を含み、このヒューズ素子に冗長メモリセル行または列と置換される不良メモリセル行、または列のアドレス、すなわち不良アドレスが記憶されていて、アドレスバッファ12から供給されたアドレスが記憶されている不良アドレスであるか否かを判断するものである。本実施例ではヒューズ回路18が有するヒューズ素子に不良メモリセル列の情報が不良アドレスとして登録されていて、ヒューズ回路18は、アドレスバッファ12から入力されたアドレスが、記憶されている不良アドレスと一致する場合には、アンプ出力選択回路28に冗長イネーブル信号を供給し、アンプ出力選択回路28に信号の置換を行わせる。

具体的には、アンプ出力選択回路28に、正規メモリセルにアクセスして出力された信号に替えて、冗長メモリセルにアクセスして出力された信号を選択させる。逆にヒューズ回路18は、アドレスバッファ12から入力されたアドレスが記憶されている不良アドレスと一致しない場合には、冗長イネーブル信号を出力しない。よって正規メモリセルにアクセスして出力された信号が選択されるようになり、アンプ出力選択回路28による置換は行われない。

メモリセルアレイ20は、本実施例では、MOSトランジスタの閾値電圧の違いを利用するメモリセルを複数含み、それぞれのメモリセルは図１に示すように正規メモリライン52と冗長メモリライン54とに分けられている。正規メモリライン52では、正規メモリセルのドレインがレギュレータ22に接続され、ソースがビット線44に接続されている。また冗長メモリライン54では、冗長メモリセルのドレインがレギュレータ22に接続され、ソースが冗長ビット線56に接続されている。なお正規メモリライン52と冗長メモリライン54とはワード線42を共有し、各ワード線42に正規メモリセルと冗長メモリセルそれぞれのコントロールゲートが接続されている。

正規メモリライン52において、ビット線44は、カラムスイッチ46を介してセンスアンプ24にそれぞれ接続されている。カラムスイッチ46は、カラムデコーダ16から供給されるデコード信号によって選択されるスイッチである。デコード信号によってカラムスイッチ46のうちの一つが選択されると、選択されたカラムスイッチによってビット線44がセンスアンプ24に接続さる。このように選択されたビット線44と、ロウデコーダによって選択されたワード線14との交点のメモリセルが、入力されたアドレスと対応し、このメモリセルを流れた電流がセンスアンプ24に供給される。センスアンプ24は、供給されたメモリセルの電流を、電圧に変換し、アンプ出力選択回路28へ供給するものである。本実施例ではセンスアンプ24は、供給されたメモリセルの電流を増幅し、ロジック信号、すなわち、ローレベル“０”と、ハイレベル“１”に変換して、アンプ出力選択回路28へ供給する。

一方、冗長メモリライン54では、冗長ビット線56が冗長カラムスイッチ58を介して冗長センスアンプ26に接続されている。冗長カラムスイッチ58はソースが冗長センスアンプ26に接続され、冗長カラムスイッチ58がオンのときに、冗長ビット線56を流れた冗長メモリラインの電流が冗長センスアンプに供給される。冗長センスアンプ26は、センスアンプ24と同様、供給された電流を電圧に変換し、アンプ出力選択回路28へ供給するものである。本実施例では冗長センスアンプ26は、供給された冗長メモリセルの電流を増幅し、ロジック信号、すなわち、ローレベル“０”と、ハイレベル“１”に変換して、アンプ出力選択回路28へ供給する。

アンプ出力選択回路28は、センスアンプ24から出力された信号、および冗長センスアンプ26から出力された信号のどちらか一方を選択して入出力バッファ30に供給するものである。本実施例では、アンプ出力選択回路28は、センスアンプ24、冗長センスアンプ26およびヒューズ回路18に接続され、ヒューズ回路18で正規メモリライン52から読み出すと判断された場合、すなわち、ヒューズ回路18から冗長イネーブル信号が供給されない場合に、センスアンプ24から出力された信号、すなわち正規メモリライン52から読み出された信号を選択して、この信号を入出力バッファ30に供給する。

逆にアンプ出力選択回路28は、ヒューズ回路18で冗長メモリライン26から読み出すと判断された場合、すなわちヒューズ回路18から冗長イネーブル信号が供給された場合には、冗長センスアンプ26から出力された信号、すなわち冗長メモリライン54から読み出された信号を選択して、この信号を入出力バッファ30に供給する。入出力バッファ30は、入出力端子Dnが接続され、選択された信号を入出力端子Dnから出力する。この入出力端子Dnは、動作モードに応じて入力端子として機能してもよく、例えば本実施例では本テストモードやデータを書き込む場合等では、入出力端子Dnにデータが入力される。なお半導体記憶装置10の各部を、読み出しが行われる場合を例に挙げて説明したが、書き込みを行う場合は、実質的に逆の処理が行われるだけであるため、説明を省略する。

これらのアドレスバッファ12、ロウデコーダ14、カラムデコーダ16、ヒューズ回路18、メモリセルアレイ20、レギュレータ22、センスアンプ24、冗長センスアンプ26、アンプ出力選択回路28、入出力バッファ30、カラムスイッチ46、および冗長カラムスイッチ58には、公知のものを採用することが可能であり、公知のやり方を採用して半導体記憶装置10を構成することが可能である。また本発明は、半導体記憶装置10を図１に示す例に限定するわけではなく、冗長回路を有する半導体記憶装置であれば、公知のものを採用することが可能である。また半導体記憶装置10は、揮発性であってもよいし、不揮発性であってもよい。

このような冗長回路を有する半導体記憶装置において、従来ではヒューズ回路18に予め記憶されている不良アドレスを電気的に確認することが困難であった。そこで本実施例の半導体記憶装置10は、テストモード回路32を含み、このテストモード回路32にセンスアンプ24、および冗長センスアンプ26を制御させるテストモードで半導体記憶装置10を駆動して、ヒューズ回路18に予め記憶されている不良アドレスを電気的に確認する。以下、詳細に説明する。

テストモード回路32は、ヒューズ回路18に予め記憶されている不良アドレスを電気的に確認するための駆動、すなわち、テストモードで駆動する際に、テストモード信号によって、センスアンプ24、および冗長センスアンプ26を制御するものである。より具体的にはテストモード回路32は、テストモードで駆動する際、センスアンプ24、および冗長センスアンプ26を制御して、正規メモリセルにアクセスされた際、アクセスされた正規メモリセルに流れる電流に係らず、センスアンプ24にハイレベル、またはローレベルのどちらか一方の信号を出力させ、また冗長メモリセルにアクセスされた際、アクセスされた冗長メモリセルに流れる電流に係らず、冗長センスアンプ26に、センスアンプ24からハイレベルの信号が出力される場合はローレベルの信号を、逆にセンスアンプ24からローレベルの信号が出力される場合はハイレベルの信号を出力させるものである。

本実施例ではテストモード回路32は、センスアンプ24に接続されて、センスアンプ24にハイレベルのテストモード信号を供給し、正規メモリセルにアクセスされた際、センスアンプ24がハイレベルの信号を出力するようセンスアンプ24を制御する。またテストモード回路32は、冗長カラムスイッチ58のソースに論理否定回路60を介して接続されて、冗長カラムスイッチ58のソースにローレベルのテストモード信号を供給して、冗長メモリセルにアクセスされた際、冗長センスアンプ26がローレベルの信号を出力するよう、冗長カラムスイッチ58を介して冗長センスアンプ26を制御する。なお本発明は、図１に示す例に限定するわけではなく、任意のやり方を採用してテストモード回路32にセンスアンプ24、および冗長センスアンプ26を制御させることが可能である。

図２は、図１に示すテストモード回路32の具体的な構成を概念的に示したブロック図である。テストモード回路32は、高電圧検出回路72、制御回路74、入出力バッファ30、コマンドラッチ76、コマンドデコーダ78を含んでいる。図２において図１と同じ参照符号は同様の構成要素を示す。

図２において、高電圧検出回路72は、高電圧入力端子VPPを有し、この高電圧入力端子VPPに、高電圧が印加されるとそれを検出し、選択信号を出力する回路である。高電圧入力端子VPPには、例えばテストモードで駆動する際やデータを書き込みする際に高電圧が印加される。高電圧検出回路72から出力される選択信号は、制御回路74に入力される。制御回路74は、外部から制御信号が入力される制御信号入力端子を有し、この制御信号入力端子から入力された制御信号と、高電圧入力回路72から入力された選択信号とを合成して、半導体記憶装置10の動作モードに応じた制御信号を出力するものである。

例えば本実施例では、制御回路74は、制御信号入力端子として、チップイネーブル信号が入力されるチップイネーブル信号入力端子CE#、および、アウトプットイネーブル信号が入力されるアウトプットイネーブル信号入力端子OE#を有し、各入力端子CE#、OE#に入力されたチップイネーブル信号やアウトプットイネーブル信号と、高電圧入力回路から入力された信号とを合成して制御信号を形成し、入出力バッファ30、コマンドラッチ76、コマンドデコーダ78に形成した制御信号をそれぞれ供給する。

入出力バッファ30に接続されたデータ出力端子Dnには信号が入力され、入力された信号は入出力バッファ30を介してコマンドラッチ76に入力される。コマンドラッチ76からの出力は、コマンドデコーダ78へ入力され、コマンドデコーダ78でデコードされた信号が、テストモードで駆動する際に、図１に示すセンスアンプ24と、冗長カラムスイッチ58のソースとに供給されるテストモード信号となる。

このようなテストモード回路32を用いて半導体記憶装置10をテストモードで駆動して、ヒューズ回路18に予め記憶されている不良アドレスを電気的に確認する場合には、図３に示すように、まず高電圧入力端子VPPに高電圧が印加され、コマンドデコーダ78からテストモード信号が出力されて、センスアンプ24、および冗長カラムスイッチ26にテストモード信号がそれぞれ供給されることによって行われる。

図３は、図１に示す半導体記憶装置10をテストモードで駆動する際のタイミングチャートである。図３において、半導体記憶装置10をテストモードで駆動するために、まず、テストモードで駆動するための制御、すなわちテストモードエントリが行われる。

テストモードエントリでは、まず高電圧入力端子VPPに高電圧が印加される。本実施例では、高電圧入力端子VPPに印加される高電圧は、書き込み時に印加される書込電圧以下の電圧であって、例えば電源電圧＋3Vの電圧である。なお本発明は、高電圧を本実施例に限定するわけではなく、任意の電圧を高電圧入力端子VPPに印加することが可能である。高電圧入力端子VPPへの高電圧の印加によって、高電圧検出回路72が高電圧を検出すると、高電圧検出回路72から制御回路74に選択信号が供給される。制御回路74では、図３（ｃ）に示すようにチップイネーブル信号CE#がハイレベルに維持される。

その後、時刻ｔ=１において、入出力端子Dnに予め設定されたコード、すなわちコマンドが入力されて、アウトプットイネーブル信号OE#がハイレベルからローレベルにされる。このとき入出力端子Dnからのデータ出力が禁止されて、入出力端子Dnは入力を受け入れる状態となり、入出力バッファ30、コマンドラッチ76が入力に応答するようになる。

その後、時刻ｔ=２において、図３（ｄ）に示すようにアウトプットイネーブル信号OE#がローレベルからハイレベルにされると、コマンドラッチ76にコードがラッチされ、図３（ｆ）に示すようにコマンドデコーダ78からハイレベルのテストモード信号が出力され、このハイレベルのテストモード信号が継続して選択されるようになる。選択されたテストモード信号は、図１に示すセンスアンプ24に供給されると共に、論理否定回路60を介して冗長カラムスイッチ58に供給されて、半導体記憶装置10ではテストモードでの駆動が開始可能になる。

具体的には、センスアンプ24にハイレベルのテストモード信号が供給されるため、このハイレベルのテストモード信号によってセンスアンプ24からは常にハイレベル、すなわち“１”が出力されるようになる。また、冗長カラムスイッチ58では、論理否定回路60によってハイレベルのテストモード信号の相補信号、すなわち“０”が冗長カラムスイッチ58のゲートに供給されるようになるため、冗長カラムスイッチ58のゲートが非選択となる。よって冗長ビット線56を流れる電流がゼロになって、冗長センスアンプ26からは、常に“０”が出力されるようになる。このハイレベルのテストモード信号は、高電圧入力端子VPPに高電圧が印加されている間、継続して選択される。なおテストモードでの駆動時では、テストモード信号によって制御されるセンスアンプ24、冗長カラムスイッチ58、冗長センスアンプ26以外の部分は、通常の動作、すなわち公知の動作を行う。

図３に戻って、その後、時刻ｔ=３において、図３（ｄ）に示すようにアウトプットイネーブル信号OE#をハイレベルからローレベルにして、テストモードで駆動している半導体記憶装置10で読み出し処理を行う、すなわちリードサイクルを繰り返す。具体的には本実施例では、任意のワード線42を1本選択した上で、カラムデコーダ16にすべてのアドレスを入力して読み出しを1回行う。

このとき、テストモード信号によって制御されるセンスアンプ24、冗長カラムスイッチ58、冗長センスアンプ26以外の部分は、通常の動作を行うため、カラムデコーダ16に入力されるアドレスは、ヒューズ回路18にも入力される。よって、ヒューズ回路18に入力されたアドレスが不良アドレスである場合、すなわち、冗長メモリライン54にアクセスされた場合には、アンプ出力選択回路28からは必ずローレベル、すなわち“０”が入出力バッファ30へ出力される。これは、テストモード信号によって冗長カラムスイッチ58がオフとなっているため、冗長センスアンプ26から必ず“０”の信号が出力されるからである。

一方、入力されるアドレスが不良アドレスではない場合、すなわち、正規メモリライン52にアクセスされた場合には、必ずハイレベル、すなわち“１”がアンプ出力選択回路28から入出力バッファ30へ出力される。これは、テストモード信号によって、センスアンプ24が常に“１”を出力するよう制御されているからである。

よって、本実施例のように任意のワード線42を選択し、カラムデコーダ16にすべてのアドレスを入力して通常の読み出し処理を行い、どこで“０”が出力されたかを特定すれば、正規メモリライン52におけるどの列に不良メモリセルが存在するか、すなわちどの列に不良アドレスが存在するかを特定することが可能になる。例えば本実施例では、テストモードでの駆動時に半導体記憶装置10から出力されたデータと、予め用意したすべてが“１”のデータとを、図示しないテスターを用いて照合して、どこが“０”であるかを特定し、不良アドレスを列単位で特定している。

なお本実施例では、任意のワード線42を選択しているが、本発明はこれに限定するわけではなく、例えばワード線42を特定せず、すべてのアドレスで読み出し処理を行って、どの列で不良メモリセルが存在するかを特定することも可能である。以上のようにして、不良アドレスを特定すると、半導体記憶装置10では、テストモード回路32における高電圧入力端子VPPへの高電圧の印加が停止されて、テストモードでの駆動が停止される。

このように本発明の半導体記憶装置10では、テストモード回路32によって、テストモードでの駆動時は、正規メモリセルにアクセスされた際は“１”、または“０”が出力されるようにセンスアンプ24を制御し、また、冗長メモリセルにアクセスされた際は、センスアンプ24から“１”が出力される場合には“０”が、逆にセンスアンプ24から“０”が出力される場合には“１”が出力されるように冗長カラムスイッチ58を介して冗長センスアンプ26を制御するテストモードで駆動させるため、どのアドレスが不良アドレスであるのかを容易に特定することが可能である。

また本発明では、センスアンプおよび冗長センスアンプを制御することによって不良アドレスを確認するため、テストモード回路は少なくとも１つあればよく、チップの面積を増大させることなく不良アドレスを確認することが可能である。なお図１では、ビット線単位で冗長回路を構成した半導体記憶装置10を例に不良アドレスの確認方法を説明したが、本発明はこれに限定するわけではなく、本発明による不良アドレス確認方法を、冗長回路を有する任意の半導体記憶装置に適用することが可能であり、例えばビット線およびワード線の両方の冗長回路を有する半導体記憶装置であっても同様に行うことが可能である。

本発明による半導体記憶装置を概略的に示したブロック図である。 図１に示すテストモード回路の具体的な構成を概念的に示したブロック図である。 図１に示す半導体記憶装置をテストモードで駆動する際のタイミングチャートである。

符号の説明

10 半導体記憶装置
12 アドレスバッファ
14 ロウデコーダ
16 カラムデコーダ
18 ヒューズ回路

Claims (3)

1. 不良メモリセルを含む第１のメモリラインと、
   前記第１のメモリラインを電気的に置換するために設けられた第２のメモリラインと、
   前記第１のメモリラインを特定する不良アドレスと、入力された入力アドレスとを比較するアドレス比較手段と、
   前記第１のメモリラインからの信号が入力され、該信号をロジック信号に変換する第１の変換手段と、
   前記第２のメモリラインからの信号が入力され、該信号をロジック信号に変換する第２の変換手段と、
   前記アドレス比較手段で前記入力アドレスと前記不良アドレスとが一致すると判断された場合には、前記第２の変換手段から出力された前記ロジック信号を選択する選択手段とを含む半導体記憶装置であって、該装置はさらに、
   前記第１の変換手段にハイレベルまたはローレベルのどちらか一方の信号を出力させ、前記第２の変換手段に、前記第１の変換手段がハイレベルの信号を出力する場合にはローレベルの信号を出力させ、前記第１の変換手段がローレベルの信号を出力する場合にはハイレベルの信号を出力させるテスト駆動制御手段を含むことを特徴とする半導体記憶装置。
2. 請求項１に記載の装置において、該装置はさらに、前記第２のメモリラインからの信号の前記第２の変換手段への供給を制御するスイッチ手段を含み、
   前記テスト駆動制御手段は、前記第１の変換手段に接続されて、該第１の変換手段にハイレベルの信号を出力させ、および、前記スイッチ手段に接続されて、前記第２の変換手段にローレベルの信号を出力させることを特徴とする半導体記憶装置。
3. 不良メモリセルを含む第１のメモリラインと、
   前記第１のメモリラインを電気的に置換するために設けられた第２のメモリラインと、
   前記第１のメモリラインを特定する不良アドレスと、入力された入力アドレスとを比較するアドレス比較手段と、
   前記第１のメモリラインからの信号が入力され、該信号をロジック信号に変換する第１の変換手段と、
   前記第２のメモリラインからの信号が入力され、該信号をロジック信号に変換する第２の変換手段と、
   前記アドレス比較手段で前記入力アドレスと前記不良アドレスとが一致すると判断された場合には、前記第２の変換手段から出力された前記ロジック信号を選択する選択手段とを含む半導体記憶装置における、前記不良アドレスを電気的に確認する方法であって、該方法は、
   前記第１の変換手段にハイレベルまたはローレベルのどちらか一方の信号を出力させる第１の工程と、
   前記第２の変換手段に、前記第１の変換手段がハイレベルの信号を出力する場合にはローレベルの信号を出力させ、前記第１の変換手段がローレベルの信号を出力する場合にはハイレベルの信号を出力させる第２の工程と、
   前記第１のメモリライン、および前記第２のメモリラインから読み出し処理を行う第３の工程とを含むことを特徴とする不良アドレス確認方法。

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