JPH07220495A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07220495A
JPH07220495A JP6009992A JP999294A JPH07220495A JP H07220495 A JPH07220495 A JP H07220495A JP 6009992 A JP6009992 A JP 6009992A JP 999294 A JP999294 A JP 999294A JP H07220495 A JPH07220495 A JP H07220495A
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signal
input
redundancy
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【目的】本発明は冗長アドレスを短時間で検出可能と
し、かつ冗長アドレスを確実に検出可能とすることを目
的とする。 【構成】メモリセルアレイ１１と、デコーダ回路１２
と、書き込み及び読み出し回路１３と、入出力バッファ
回路１４と、テストモード信号ＴＭと、冗長セル１５
と、冗長回路１６とから半導体記憶装置が構成される。
テストモード信号ＴＭと冗長信号Ｊとの入力に基づいて
冗長セル１５に対しアクセスするデータを反転させる冗
長アドレス検出回路１７が書き込み及び読み出し回路１
３と入出力バッファ回路１４との間に介在される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、冗長機能を備えた半
導体記憶装置に関するものである。近年、半導体記憶装
置は益々大容量化及び微細化が進んでいる。このような
半導体記憶装置では、メモリセルアレイ内に不良セルが
発生した場合に、その不良セルへのアクセスをあらかじ
め設けられた冗長セルに置き換える冗長機能が備えられ
て歩留りを向上させる構成となっている。また、冗長動
作後に不良が発生する頻度も高くなっている。このよう
な時には、不良箇所の解析を行うために、冗長動作を行
った不良セルのアドレスを容易に検出可能とする必要が
ある。
【０００２】
【従来の技術】従来、半導体記憶装置はそのチップの製
造後にメモリセルアレイ内の多数の記憶セルが正常に動
作するか否かを検出する動作試験が行われる。この動作
試験で不良セルが発見されると、その不良セルへのアク
セスは、あらかじめ設けられた冗長セルに切り換えられ
る。
【０００３】この冗長セルへのアクセスの切り換えは、
チップ上にあらかじめ設けられた冗長回路により行わ
れ、同冗長回路を構成する冗長ヒューズの切断等によ
り、不良セルに対応するアドレス信号に基づいて冗長セ
ルが選択される。そして、上記のような冗長動作を行っ
た後に、チップのパッケージングが行われる。
【０００４】このような半導体記憶装置では、チップの
パッケージング後に、冗長動作が正常に行われなくなる
ことがある。このような時、冗長動作の不良が冗長セル
自信の不良に起因するものか、あるいはその他の部分の
不良に起因するものかを検出する必要がある。
【０００５】そこで、冗長動作が設定された冗長アドレ
スを検出する必要があり、この冗長アドレスを検出する
ために、上記半導体記憶装置のチップ上には、シグネチ
ャー回路があらかじめ設けられている。
【０００６】前記シグネチャー回路の一例を図４に従っ
て説明すると、チップ１上にはアドレス信号比較回路２
が設けられる。前記アドレス信号比較回路２には外部か
らアドレス信号Ａ０〜Ａｎが入力されるとともに、前記
冗長回路から冗長アドレスＡＪ０〜ＡＪｎが入力され
る。
【０００７】前記アドレス信号比較回路２は前記アドレ
ス信号Ａ０〜Ａｎと冗長アドレスＡＪ０〜ＡＪｎとを比
較し、両者が一致したときＨレベルの信号を出力する。
前記アドレス信号比較回路２の出力信号はＮチャネルＭ
ＯＳトランジスタＴr1を介してＮチャネルＭＯＳトラン
ジスタＴr2のゲートに入力される。前記トランジスタＴ
r1のゲートは電源Ｖccに接続され、常時オン状態に維持
される。
【０００８】前記トランジスタＴr2のソースは電源Ｖcc
に接続され、同トランジスタＴr2のドレインはＮチャネ
ルＭＯＳトランジスタＴr3，Ｔr4を介して外部測定端子
３に接続されている。また、前記トランジスタＴr3，Ｔ
r4のゲートは外部測定端子３に接続され、前記トランジ
スタＴr2のゲートと外部測定端子３との間には容量Ｃが
接続される。
【０００９】次に、このようなシグネチャー回路の動作
を説明する。アドレス信号比較回路２にアドレス信号Ａ
０〜Ａｎと冗長アドレスＡＪ０〜ＡＪｎとが入力される
毎に、外部測定端子３には試験装置からＶcc＋３Ｖth
（トランジスタＴr2〜Ｔr4のしきい値の和）より高い測
定電圧ＶE が入力される。
【００１０】アドレス信号比較回路２に入力されたアド
レス信号Ａ０〜Ａｎと冗長アドレスＡＪ０〜ＡＪｎとが
一致しないとき、アドレス信号比較回路２はＬレベルの
信号を出力する。
【００１１】すると、トランジスタＴr2のゲート電位は
Ｌレベルとなって、同トランジスタＴr2はオフされる。
この状態で、外部測定端子３に測定電圧ＶE が供給され
ると、トランジスタＴr3，Ｔr4はオン状態となるが、ト
ランジスタＴr2がオフ状態に維持されるので、試験装置
から外部測定端子３に電流が流れることはない。
【００１２】また、アドレス信号比較回路２に入力され
たアドレス信号Ａ０〜Ａｎと冗長アドレスＡＪ０〜ＡＪ
ｎとが一致すると、アドレス信号比較回路２はＨレベル
の信号を出力する。
【００１３】すると、トランジスタＴr2のゲート電位は
Ｈレベルとなるとともに、Ｈレベルの信号に基づいて容
量Ｃが充電されて、同ゲート電位がＨレベルに維持され
る。この状態で、外部測定端子３に測定電圧ＶE が供給
されると、トランジスタＴr3，Ｔr4はオン状態となる。
また、外部測定端子３が測定電圧ＶE まで昇圧されるこ
とから、トランジスタＴr2のゲート電位は前記Ｈレベル
から測定電圧ＶE 分昇圧されて、電源Ｖccより高いレベ
ルとなる。
【００１４】すると、トランジスタＴr2はオンされ、試
験装置からトランジスタＴr4〜Ｔr2を介して電源Ｖccに
電流が流れる。従って、試験装置は同試験装置からシグ
ネチャー回路に流れる電流を検出することにより、入力
されたアドレス信号Ａ０〜Ａｎが冗長アドレスであるこ
とを認識する。
【００１５】
【発明が解決しようとする課題】ところが、上記のよう
なシグネチャー回路による冗長アドレスの検出では、一
つのアドレス信号をアドレス信号比較回路２に入力する
毎に、測定電圧ＶE を立ち上げる必要がある。
【００１６】従って、多数のアドレスの中から冗長アド
レスを検出するためには多大な試験時間を要し、試験コ
ストが上昇するという問題点がある。また、試験装置か
らシグネチャー回路に流れる電流を同試験装置で検出す
ることにより、冗長アドレスを検出する構成であるが、
その電流は測定電圧ＶE の変動やシグネチャー回路内の
トランジスタのばらつき等により変動し易い。従って、
冗長アドレスの検出動作が不安定となるという問題点が
ある。
【００１７】この発明の目的は、冗長アドレスを短時間
で検出可能とし、かつ冗長アドレスを確実に検出可能と
する冗長アドレス検出回路を備えた半導体記憶装置を提
供することにある。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、多数の記憶セルで構成されるメモ
リセルアレイ１１と、外部から入力されるアドレス信号
ＡＤに基づいて前記メモリセルアレイ１１内の特定の記
憶セルを選択するデコーダ回路１２と、選択された記憶
セルに対しセル情報の書き込み及び読み出し動作を行う
書き込み及び読み出し回路１３と、前記書き込み及び読
み出し回路１３に接続されて、書き込みデータＤin及び
読み出しデータＤout の入出力を行う入出力バッファ回
路１４と、前記記憶セルが正常に動作するか否かを検出
する動作試験時に外部から入力されるテストモード信号
ＴＭと、前記メモリセルアレイ１１内に設けられた冗長
セル１５と、前記アドレス信号ＡＤが入力され、前記メ
モリセルアレイ１１内の不良セルを選択するアドレス信
号ＡＤに基づいて、冗長信号Ｊを出力して該不良セルに
対するアクセスを前記冗長セル１５に切り換える冗長回
路１６とから半導体記憶装置が構成される。前記テスト
モード信号ＴＭと前記冗長信号Ｊとの入力に基づいて前
記冗長セル１５に対しアクセスするデータを反転させる
冗長アドレス検出回路１７が前記書き込み及び読み出し
回路１３と前記入出力バッファ回路１４との間に介在さ
れる。
【００１９】また、前記冗長アドレス検出回路は、前記
テストモード信号と前記冗長信号との入力に基づいて書
き込みデータを反転させて前記書き込み及び読み出し回
路に出力する書き込みデータ反転回路である。
【００２０】また、前記冗長アドレス検出回路は、前記
テストモード信号と前記冗長信号との入力に基づいて読
み出しデータを反転させて前記入出力バッファ回路に出
力する読み出しデータ反転回路である。
【００２１】また、前記書き込みデータ反転回路は、Ｅ
ＯＲ回路の一方の入力端子に書き込みデータが入力さ
れ、前記ＥＯＲ回路の他方の入力端子には前記テストモ
ード信号と前記冗長信号との入力に基づいてＬレベルの
信号を出力する冗長検出回路が接続されて構成される。
【００２２】また、前記読み出しデータ反転回路は、Ｅ
ＯＲ回路の一方の入力端子に読み出しデータが入力さ
れ、前記ＥＯＲ回路の他方の入力端子には前記テストモ
ード信号と前記冗長信号との入力に基づいてＬレベルの
信号を出力する冗長検出回路が接続されて構成される。
【００２３】
【作用】テストモード信号ＴＭが入力された状態で、冗
長動作が行われると、冗長セルに対しアクセスされるデ
ータは冗長アドレス検出回路により反転される。従っ
て、データが反転されてアクセスされるアドレスが冗長
アドレスとなる。
【００２４】また、前記テストモード信号と前記冗長信
号とが入力されると、冗長アドレス検出回路により書き
込みデータが反転されて冗長セルに書き込まれる。従っ
て、反転されたセル情報が読みだされるアドレスが冗長
アドレスとなる。
【００２５】また、前記テストモード信号と前記冗長信
号とが入力されると、冗長アドレス検出回路により冗長
セルから読みだされたセル情報が反転されて読みだされ
る。従って、反転されたセル情報が読みだされるアドレ
スが冗長アドレスとなる。
【００２６】
【実施例】図２は本発明を具体化した第一の実施例を示
す。この実施例の冗長アドレス検出回路は半導体記憶装
置の記憶セルに書き込む書き込みデータが入力される入
力バッファ回路と、選択された記憶セルに書き込みデー
タを書き込むライトアンプとの間に介在される。
【００２７】ＮＡＮＤ回路４ａにはロウ系（ワード線
側）冗長信号ＲＪと、コラム系（ビット線側）冗長信号
ＣＪとが入力される。前記冗長信号ＲＪ，ＣＪは冗長動
作時にはＬレベル、非冗長動作時にはＨレベルとなる。
【００２８】前記ＮＡＮＤ回路４ａの出力信号はＮＡＮ
Ｄ回路４ｂに出力される。また、ＮＡＮＤ回路４ｂには
テストモード信号ＴＭが入力される。前記テストモード
信号ＴＭはテストモード時にＨレベルとなり、通常時に
はＬレベルとなる。
【００２９】前記ＮＡＮＤ回路４ｂの出力信号はインバ
ータ回路５ａを介してＥＯＲ回路６ａに入力される。ま
た、前記ＥＯＲ回路６ａには書き込みデータＤinが入力
され、同ＥＯＲ回路６ａの出力信号はライトアンプ（図
示しない）に出力される。
【００３０】次に、この冗長アドレス検出回路の動作を
説明する。通常動作時にはテストモード信号ＴＭはＬレ
ベルとなる。すると、ＮＡＮＤ回路４ｂの出力信号は冗
長信号ＲＪ，ＣＪに関わらずＨレベルとなり、インバー
タ回路５ａの出力信号はＬレベルとなる。
【００３１】この状態では、Ｌレベルの書き込みデータ
ＤinがＥＯＲ回路６ａに入力されると、同ＥＯＲ回路６
ａの出力信号はＬレベルとなる。また、Ｈレベルの書き
込みデータＤinがＥＯＲ回路６ａに入力されると、同Ｅ
ＯＲ回路６ａの出力信号はＨレベルとなる。
【００３２】従って、書き込みデータＤinが冗長アドレ
ス検出回路を介してライトアンプに入力され、その書き
込みデータＤinが選択された記憶セルに対し同ライトア
ンプにより書き込まれる。
【００３３】テストモード時にはテストモード信号ＴＭ
がＨレベルとなる。この状態で、非冗長動作時には冗長
信号ＲＪ，ＣＪはともにＨレベルとなるため、ＮＡＮＤ
回路４ａの出力信号はＬレベルとなる。
【００３４】すると、ＮＡＮＤ回路４ｂの出力信号はＨ
レベルとなり、インバータ回路５ａの出力信号はＬレベ
ルとなる。従って、通常動作時と同様に、選択された記
憶セルに書き込みデータＤinが書き込まれる。
【００３５】また、テストモード時において冗長動作が
行われると、冗長信号ＲＪ，ＣＪのいずれかがＬレベル
となる。すると、ＮＡＮＤ回路４ａの出力信号はＨレベ
ルとなり、ＮＡＮＤ回路４ｂの出力信号はＬレベルとな
って、インバータ回路５ａの出力信号はＨレベルとな
る。
【００３６】この状態では、書き込みデータＤinがＨレ
ベルとなると、ＥＯＲ回路６ａの出力信号はＬレベルと
なり、書き込みデータＤinがＬレベルとなると、ＥＯＲ
回路６ａの出力信号はＨレベルとなる。
【００３７】従って、書き込みデータＤinは冗長アドレ
ス検出回路で反転されてライトアンプに出力されるた
め、冗長セルには書き込みデータＤinを反転させたデー
タが書き込まれる。
【００３８】このような構成により、冗長アドレスを検
出する場合には、テストモード動作として各記憶セルに
同一データを書き込めば、ワード線側あるいはビット線
側の冗長セルに書き込み動作が行われるとき、すなわち
冗長アドレスにおいてのみ反転データが書き込まれる。
【００３９】従って、反転データが書き込まれたアドレ
スを検出することにより、冗長アドレスを容易にかつ短
時間で検出することができる。また、上記構成では、書
き込みデータＤinを反転させたデータが書き込まれたか
否かにより、冗長アドレスが検出されるので、冗長アド
レス検出回路を構成するトランジスタのばらつき等の影
響を受けにくく、冗長アドレスを確実に検出することが
できる。
【００４０】図３は本発明を具体化した第二の実施例を
示す。この実施例の冗長アドレス検出回路は半導体記憶
装置の記憶セルから読みだされた読み出しデータを出力
するセンスバッファと、読み出しデータＤout を外部回
路に出力する出力バッファ回路との間に介在される。
【００４１】そして、ＮＡＮＤ回路４ｃ，４ｄ、インバ
ータ回路５ｂ及びＥＯＲ回路６ｂの構成は前記第一の実
施例と同一であり、ＥＯＲ回路６ｂに読み出しデータＲ
Ｄが入力されるとともに、ＥＯＲ回路６ｂの出力信号が
出力バッファ回路に出力される。
【００４２】このような構成により、テストモード時に
おいて、冗長動作が行われた時に限り、読み出しデータ
ＲＤが反転されて出力バッファ回路に出力される。従っ
て、冗長アドレスを検出する場合には、各記憶セルに同
一データを書き込んだ後、各記憶セルからそれぞれセル
情報を読みだせば、ワード線側あるいはビット線側の冗
長セルから読み出し動作が行われるとき、すなわち冗長
アドレスにおいてのみ出力バッファ回路から出力される
読み出しデータＤout が反転される。
【００４３】従って、反転された読み出しデータＤout
が読みだされたアドレスを検出することにより、冗長ア
ドレスを容易にかつ短時間で検出することができる。ま
た、上記構成では、読み出しデータＤout が反転されて
いるか否かにより、冗長アドレスが検出されるので、冗
長アドレス検出回路を構成するトランジスタのばらつき
等の影響を受けにくく、冗長アドレスを確実に検出する
ことができる。
【００４４】
【発明の効果】以上詳述したように、この発明は冗長ア
ドレスを短時間で検出可能とし、かつ冗長アドレスを確
実に検出可能とする冗長アドレス検出回路を提供するこ
とができる優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第二の実施例を示す回路図である。
【図４】従来例を示す回路図である。
【符号の説明】
１１ メモリセルアレイ １２ デコーダ回路 １３ 書き込み及び読み出し回路 １４ 入出力バッファ回路 １５ 冗長セル １６ 冗長回路 １７ 冗長アドレス検出回路 ＡＤ アドレス信号 Ｄin 書き込みデータ Ｄout 読み出しデータ ＴＭ テストモード信号 Ｊ 冗長信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 多数の記憶セルで構成されるメモリセル
    アレイ（１１）と、 外部から入力されるアドレス信号（ＡＤ）に基づいて前
    記メモリセルアレイ（１１）内の特定の記憶セルを選択
    するデコーダ回路（１２）と、 選択された記憶セルに対しセル情報の書き込み及び読み
    出し動作を行う書き込み及び読み出し回路（１３）と、 前記書き込み及び読み出し回路（１３）に接続されて、
    書き込みデータ（Ｄin）及び読み出しデータ（Ｄout ）
    の入出力を行う入出力バッファ回路（１４）と、 前記記憶セルが正常に動作するか否かを検出する動作試
    験時に外部から入力されるテストモード信号（ＴＭ）
    と、 前記メモリセルアレイ（１１）内に設けられた冗長セル
    （１５）と、 前記アドレス信号（ＡＤ）が入力され、前記メモリセル
    アレイ（１１）内の不良セルを選択するアドレス信号
    （ＡＤ）に基づいて、冗長信号（Ｊ）を出力して該不良
    セルに対するアクセスを前記冗長セル（１５）に切り換
    える冗長回路（１６）とを備えた半導体記憶装置であっ
    て、 前記テストモード信号（ＴＭ）と前記冗長信号（Ｊ）と
    の入力に基づいて前記冗長セル（１５）に対しアクセス
    するデータを反転させる冗長アドレス検出回路（１７）
    を前記書き込み及び読み出し回路（１３）と前記入出力
    バッファ回路（１４）との間に介在させたことを特徴と
    する半導体記憶装置。
  2. 【請求項２】 前記冗長アドレス検出回路は、前記テス
    トモード信号と前記冗長信号との入力に基づいて書き込
    みデータを反転させて前記書き込み及び読み出し回路に
    出力する書き込みデータ反転回路であることを特徴とす
    る請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記冗長アドレス検出回路は、前記テス
    トモード信号と前記冗長信号との入力に基づいて読み出
    しデータを反転させて前記入出力バッファ回路に出力す
    る読み出しデータ反転回路であることを特徴とする請求
    項１記載の半導体記憶装置。
  4. 【請求項４】 前記書き込みデータ反転回路は、ＥＯＲ
    回路の一方の入力端子に書き込みデータを入力し、前記
    ＥＯＲ回路の他方の入力端子には前記テストモード信号
    と前記冗長信号との入力に基づいてＬレベルの信号を出
    力する冗長検出回路を接続して構成したことを特徴とす
    る請求項２記載の半導体記憶装置。
  5. 【請求項５】 前記読み出しデータ反転回路は、ＥＯＲ
    回路の一方の入力端子に読み出しデータを入力し、前記
    ＥＯＲ回路の他方の入力端子には前記テストモード信号
    と前記冗長信号との入力に基づいてＬレベルの信号を出
    力する冗長検出回路を接続して構成したことを特徴とす
    る請求項３記載の半導体記憶装置。
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