JP4257282B2 - 半導体記憶装置 - Google Patents
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Description
2 コントロール回路
3 モードレジスタ
4 クロックジェネレータ
5 DLL回路
6 テストモードエントリブロック
7 ロウアドレスバッファ&リフレッシュカウンタ
8 カラムアドレスバッファ&バーストカウンタ
9 ロウデコーダ
10 カラムデコーダ
11 センスアンプ
12 データコントロールロジック回路
13 ラッチ回路
14 データ出力バッファ
15 データ入力バッファ
16 ロウリダンダンシデコーダ
17 カラムリダンダンシデコーダ
18 ロールコール回路
19 ロウリダンダンシセルアレイ
20 カラムリダンダンシセルアレイ
36 ヒューズ回路(イネブル用)
37 ヒューズ回路(アドレス用)
41 容量ヒューズ
50,51,52 レーザーヒューズ
70 アドレス比較回路
80 リダンダンシ制御ブロック
90 メモリセルアレイ
103 第1のテストモード信号
104 制御信号(PRE、ヒューズコントロール信号)
112 リダンダンシ判定信号(ロウ側)
113 リダンダンシ判定信号(カラム側)
117 ヒューズ判定信号(イネーブル)
119 ヒューズ判定信号(アドレス)
128 第2のテストモード信号
130 リダンダンシ判定信号
Claims (9)
- リダンダンシ使用の有無を示すイネーブルヒューズと、リダンダンシ使用アドレスが書き込まれるアドレスヒューズと、前記アドレスヒューズに書き込まれたリダンダンシ使用アドレスと入力されたアドレスとを比較する比較回路と、ロールコールテストモード信号が第1のロールコールテストモードを示すときには前記イネーブルヒューズの出力に基づく出力信号を出力し、前記ロールコールテストモード信号が第2のロールコールテストモードを示すときには前記イネーブルヒューズの出力に依存しない出力信号を出力する回路によって構成される論理回路と、前記論理回路の出力と前記比較回路から出力される比較結果とに応答してリダンダンシ判定信号を生成する回路と、を備えることを特徴とする半導体記憶装置。
- 第1のテスト信号によって起動されたロールコールテスト時において、前記第1のテスト信号とは異なる第2のテスト信号に応じて前記第1のロールコールテストモードまたは前記第2のロールコードテストモードを示す前記ロールコールテストモード信号を発生させるテストモードエントリブロックを備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記リダンダンシ判定信号を生成する回路は、前記リダンダンシ判定信号が生成される信号ラインと所定の電位ラインとの間に接続され前記論理回路の出力及び前記比較結果を受ける複数のトランジスタによって構成されることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記リダンダンシ判定信号をデータ出力バッファに出力するロールコール回路をさらに備えることを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
- 前記信号ラインをプリチャージするプリチャージトランジスタをさらに備えることを特徴とする請求項3に記載の半導体記憶装置。
- 前記ヒューズは容量ヒューズであることを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。
- 前記ヒューズはレーザーヒューズであることを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。
- 前記複数のトランジスタの内、前記論理回路の出力を受けるトランジスタは、前記論理回路の出力が前記イネーブルヒューズの使用を示すときに非導通状態となり、前記信号ラインの電位レベルを保持することを特徴とする請求項3に記載の半導体記憶装置。
- 前記複数のトランジスタの内、前記比較回路の出力を受けるトランジスタは、前記比較回路の比較結果が一致を示すときに非導通状態となり、前記信号ラインの電位レベルを保持することを特徴とする請求項3に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004295191A JP4257282B2 (ja) | 2004-10-07 | 2004-10-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004295191A JP4257282B2 (ja) | 2004-10-07 | 2004-10-07 | 半導体記憶装置 |
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Publication Number | Publication Date |
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JP2006107664A JP2006107664A (ja) | 2006-04-20 |
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Country | Link |
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JP (1) | JP4257282B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4267028B2 (ja) | 2006-12-13 | 2009-05-27 | エルピーダメモリ株式会社 | 冗長回路及び半導体記憶装置 |
JP2009087513A (ja) | 2007-10-03 | 2009-04-23 | Nec Electronics Corp | 半導体記憶装置、及びメモリセルテスト方法 |
JP2015046205A (ja) | 2013-08-27 | 2015-03-12 | マイクロン テクノロジー, インク. | 半導体装置 |
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Publication number | Publication date |
---|---|
JP2006107664A (ja) | 2006-04-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080702 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081008 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081202 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090121 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090202 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
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R350 | Written notification of registration of transfer |
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