JP5592238B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は半導体装置及びその制御方法に関し、特に、テストモードを備える半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリは、モジュール基板上に複数個搭載された状態で使用されることが多い。このため、半導体メモリの開発においても、モジュール基板に搭載された状態で動作テストを行い、その結果に応じてタイミング調整などを行う必要がある。しかしながら、半導体メモリの開発段階においては評価に使用できるチップが潤沢に存在しないことから、モジュール基板に搭載する半導体メモリを全て開発中のチップで構成することは困難である。このため、既に量産されている半導体メモリが搭載されたモジュール基板に一つだけ開発中の半導体メモリを搭載し、この半導体メモリに対してアクセスを行う方法が一般に採用されている。

しかしながら、モジュール基板上においては、アドレス端子やコマンド端子が各半導体メモリ間において共通接続されることから、特定のチップだけをテストモードにエントリさせることはできない。このため、ターゲットとなるチップをテストモードにエントリさせると、他の全てのチップもテストモードにエントリしてしまい、個別に調整を行うことができなかった。また、量産されているチップと開発中のチップとで異なるテストコードが使用される場合は、ターゲットではないチップが意図しないテストモードにエントリしてしまうおそれもあった。

モジュール基板に搭載された複数の半導体メモリに対して個別にアクセスする方法としては、特許文献１に記載された方法が知られている。

特開２００７−３２３７２３号公報

特許文献１に記載された半導体装置は、冗長セルへの置換が行われる不良アドレスを各チップのＩＤとして用いることにより、各チップに対する個別アクセスを可能としている。この方式によれば、モジュール基板上の特定のチップにだけ個別にアクセスできるのではなく、全てのチップに対して個別にアクセスできるという優れた特徴を有している。その反面、特許文献１の方式では、ロールコール回路を用いて不良アドレスの読み出しを行った後、読み出された不良アドレスの解析を行う必要があることから、手順がやや複雑である。このため、上記のように、量産されている半導体メモリが搭載されたモジュール基板に一つだけ開発中の半導体メモリを搭載し、開発中の半導体メモリのみをテストモードにエントリさせるような用途には必ずしも最適ではないと考えられる。

本発明の一側面による半導体装置は、更新ディセーブル信号が第１の論理レベルのときは、第１及び第２のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第１の論理レベルと異なる第２の論理レベルのときは、前記第２のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第１のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、アドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、前記ラッチ回路にラッチされた前記アドレス信号に基づいて第１の内部テスト信号を発生するテスト回路部と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、モジュール基板と、前記モジュール基板に搭載された複数の半導体チップであって、当該複数の半導体チップのそれぞれは、アドレス端子とコマンド端子とを含み、当該複数の半導体チップのうちの１つの半導体チップの前記アドレス端子は当該複数の半導体チップのうちの残りの半導体チップのそれぞれの前記アドレス端子と前記モジュール基板上で共通に接続され、当該複数の半導体チップのうちの前記１つの半導体チップの前記コマンド端子は当該複数の半導体チップのうちの前記残りの半導体チップのそれぞれの前記コマンド端子と前記モジュール基板上で共通に接続される、前記複数の半導体チップを備え、前記複数の半導体チップのうちの少なくとも１つの半導体チップは、更新ディセーブル信号が第１の論理レベルのときは前記コマンド端子を介して発行される第１及び第２のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第１の論理レベルと異なる第２の論理レベルのときは、前記第２のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第１のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、前記アドレス端子を介して入力されるアドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、前記ラッチ回路にラッチされた前記アドレス信号に基づいて第１の内部テスト信号を発生するテスト回路部と、を備えることを特徴とする。

本発明による半導体装置の制御方法は、モードレジスタセットコマンドを発行するとともに第１のテストコードを供給することにより第１の内部テスト信号を活性化させ、以降に発行される前記モードレジスタコマンドに応じたラッチ回路のラッチコードの更新を非活性化させるステップと、前記第２の内部テスト信号を活性化させた後、アクティブコマンドを発行するとともに第２のテストコードを供給することにより、前記ラッチ回路に前記第２のテストコードをラッチさせるステップと、前記ラッチ回路に前記第２のテストコードをラッチさせた後、前記モードレジスタセットコマンドを再び発行することにより、前記第２のテストコードに基づいて第２の内部テスト信号を発生させるステップと、を備えることを特徴とする。

本発明によれば、更新ディセーブル信号によってアドレス信号のラッチ動作を無効化できることから、更新ディセーブル信号が活性化しているチップと更新ディセーブル信号が活性化していないチップとで、ラッチ回路にラッチされるアドレス信号を異ならせることが可能となる。これにより、ターゲットとなるチップにおいて更新ディセーブル信号を活性化させるだけでターゲットとなるチップを選択的に制御することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 ラッチ制御回路１００の回路図である。 アドレスラッチ部２００の回路図である。 テスト回路部３００の回路図である。 半導体装置１０をモジュール基板に搭載した状態を示す模式図である。 半導体装置１０の動作を説明するためのタイミング図であり、電気ヒューズ回路３２１が未プログラム状態である場合の動作を示している。 半導体装置１０の動作を説明するためのタイミング図であり、電気ヒューズ回路３２１がプログラム状態である場合の動作を示している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、外部端子としてクロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２、アドレス端子１３及びデータ入出力端子１４を備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略している。

クロック端子１１ａ，１１ｂは、互いに相補の外部クロック信号ＣＫ，／ＣＫがそれぞれ入力される端子である。また、クロックイネーブル端子１１ｃは、クロックイネーブル信号ＣＫＥが入力される端子である。本明細書では、これらの端子１１ａ〜１１ｃをまとめて単に「クロック端子１１」と呼ぶことがある。クロック端子１１に入力された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。クロック発生回路２１は、外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは各種回路ブロックに供給される。

コマンド端子１２は、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、モードレジスタセットコマンドなどの各種コマンド信号ＣＭＤが入力される端子である。アクティブコマンドはロウアクセス時に発行されるコマンドであり、リードコマンド及びライトコマンドはカラムアクセス時に発行されるコマンドであり、モードレジスタセットコマンドはモード設定時に発行されるコマンドである。

これらのコマンド信号ＣＭＤは、ロウアドレスストローブ信号やカラムアドレスストローブ信号などの複数の信号の組み合わせによって表現される。コマンド端子１２に入力されたコマンド信号ＣＭＤは、コマンド入力回路２２を介してコマンドデコーダ３０に供給される。コマンドデコーダ３０は、入力されたコマンド信号ＣＭＤを解読し、その結果に基づいて各種内部コマンド信号を活性化させる。具体的には、アクティブコマンドが発行された場合にはアクティブ信号ＡＣＴを活性化させ、リードコマンド又はライトコマンドが発行された場合にはリードライト信号Ｒ／Ｗを活性化させ、モードレジスタセットコマンドが発行された場合にはモードレジスタセット信号ＭＲＳを活性化させる。

アドレス端子１３は、アドレス信号ＡＤＤが入力される端子である。アドレス端子１３に入力されたアドレス信号ＡＤＤは、アドレス入力回路２３を介してラッチ制御回路１００及びアドレスラッチ部２００に供給される。ラッチ制御回路１００には、コマンドデコーダ３０から出力されるアクティブ信号ＡＣＴ及びモードレジスタセット信号ＭＲＳも供給される。また、アドレスラッチ部２００には、コマンドデコーダ３０から出力されるリードライト信号Ｒ／Ｗも供給される。ラッチ制御回路１００及びアドレスラッチ部２００の詳細については後述する。

アドレスラッチ部２００にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＲＡ及びカラムアドレスＣＡは、読み出し／書き込み制御回路４０に供給される。読み出し／書き込み制御回路４０は、メモリセルアレイ５０に対する読み出し動作及び書き込み動作を行う制御回路である。読み出し／書き込み制御回路４０を介してメモリセルアレイ５０から読み出されたリードデータＤＱ０〜ＤＱｎは、データ入出力端子１４を介して外部に出力され、データ入出力端子１４を介して外部から入力されたライトデータＤＱ０〜ＤＱｎは、読み出し／書き込み制御回路４０を介してメモリセルアレイ５０に書き込まれる。

メモリセルアレイ５０は、複数のワード線ＷＬと複数のビット線ＢＬを有し、その交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択（ロウアクセス）はロウアドレスＲＡに基づいて行われ、ビット線ＢＬの選択（カラムアクセス）はカラムアドレスＣＡに基づいて行われる。

さらに、本実施形態による半導体装置１０は、テスト回路部３００及びモードレジスタ回路部４００を備えている。テスト回路部３００は、アドレスラッチ部２００から出力されるコード設定アドレスＣＯＤＥ１を受け、これに基づいて各種の内部テスト信号ＴＥＳＴを活性化させる。内部テスト信号ＴＥＳＴは読み出し／書き込み制御回路４０に供給され、これにより読み出し／書き込み制御回路４０は内部テスト信号ＴＥＳＴに応じたテスト動作を行う。テスト動作としては、タイミング調整や電圧レベルの調整などが挙げられる。さらに、テスト回路部３００は、更新ディセーブル信号ＵＤＳを生成し、これをラッチ制御回路１００に供給する。テスト回路部３００の詳細については後述する。

モードレジスタ回路部４００は、アドレスラッチ部２００から出力されるコード設定アドレスＣＯＤＥ２を受け、これに基づいて各種の内部モード信号ＭＯＤＥを活性化させる。内部モード信号ＭＯＤＥは読み出し／書き込み制御回路４０に供給され、これにより読み出し／書き込み制御回路４０は内部モード信号ＭＯＤＥに応じたモードで動作を行う。動作モードの設定としては、レイテンシの設定、バースト長の設定などが挙げられる。

図２は、ラッチ制御回路１００の回路図である。

図２に示すように、ラッチ制御回路１００は、モードレジスタセット信号ＭＲＳとアドレス信号ＡＤＤのビットＡ７，ＢＡ０〜ＢＡ２に基づいて、テストイネーブル信号ＴＲＳ及びモードレジスタ選択信号ＭＲ０〜ＭＲ３を生成する論理回路１１０と、モードレジスタセット信号ＭＲＳ、更新ディセーブル信号ＵＤＳ及びアクティブ信号ＡＣＴに基づいてラッチ信号ＵＳ１を生成する論理回路１２０とを含んでいる。

論理回路１１０は一種のデコーダであり、モードレジスタセット信号ＭＲＳがハイレベルに活性化していることを条件に、アドレス信号ＡＤＤのビットＡ７，ＢＡ０〜ＢＡ２に基づいて、テストイネーブル信号ＴＲＳ及びモードレジスタ選択信号ＭＲ０〜ＭＲ３のいずれか一つを活性化させる。

論理回路１２０は、ＡＮＤゲート回路１２１とＯＲゲート回路１２２からなる。ＡＮＤゲート回路１２１の一方の入力ノードにはモードレジスタセット信号ＭＲＳが入力され、他方の入力ノードには反転された更新ディセーブル信号ＵＤＳが入力される。また、ＯＲゲート回路１２２の一方の入力ノードにはＡＮＤゲート回路１２１の出力が供給され、他方の入力ノードにはアクティブ信号ＡＣＴが供給される。かかる構成により、アクティブ信号ＡＣＴがハイレベルに活性化した場合には無条件にラッチ信号ＵＳ１が活性化し、モードレジスタセット信号ＭＲＳがハイレベルに活性化した場合には、更新ディセーブル信号ＵＤＳがローレベルであることを条件にラッチ信号ＵＳ１が活性化する。換言すれば、モードレジスタセット信号ＭＲＳがハイレベルに活性化した場合であっても、更新ディセーブル信号ＵＤＳがハイレベルである場合には、ラッチ信号ＵＳ１の活性化は禁止される。

図１に示したように、ラッチ制御回路１００によって生成されるこれらの信号は、アドレスラッチ部２００に供給される。

図３は、アドレスラッチ部２００の回路図である。

図３に示すように、アドレスラッチ部２００は、アドレス入力回路２３を介して供給されるアドレス信号ＡＤＤをラッチするロウアドレスラッチ回路２１０及びカラムアドレスラッチ回路２２０と、ロウアドレスラッチ回路２１０の出力を受けるテストモードレジスタ２３０及びモードレジスタ２４０〜２４３を備える。

ロウアドレスラッチ回路２１０は、アドレス入力回路２３を介して供給されるアドレス信号ＡＤＤをラッチ信号ＵＳ１に同期してラッチする回路である。ロウアドレスラッチ回路２１０にラッチされたアドレス信号ＡＤＤは、ロウアドレスバス２１１に出力される。ロウアドレスバス２１１は、読み出し／書き込み制御回路４０に接続されるとともに、テストモードレジスタ２３０及びモードレジスタ２４０〜２４３にも接続される。したがって、ロウアドレスラッチ回路２１０は、ロウアドレス用のラッチ回路であるとともに、テストモードレジスタ２３０及びモードレジスタ２４０〜２４３用のラッチ回路でもある。

テストモードレジスタ２３０は、テストイネーブル信号ＴＲＳ及びモードレジスタセット信号ＭＲＳの両方がハイレベルである場合にＡＮＤゲート回路２３０ａによって活性化され、ロウアドレスバス２１１上のアドレス信号ＡＤＤの一部によって上書きされる。テストモードレジスタ２３０に設定された値は、コード設定アドレスＣＯＤＥ１として出力され、テスト回路部３００に入力される。

同様に、モードレジスタ２４０〜２４３は、それぞれモードレジスタ選択信号ＭＲ０〜ＭＲ３及びモードレジスタセット信号ＭＲＳの両方がハイレベルである場合にＡＮＤゲート回路２４０ａ〜２４３ａによって活性化され、ロウアドレスバス２１１上のアドレス信号ＡＤＤの一部によって上書きされる。モードレジスタ２４０〜２４３に設定された値は、コード設定アドレスＣＯＤＥ２として出力され、モードレジスタ回路部４００に入力される。

図４は、テスト回路部３００の回路図である。

図４に示すように、テスト回路部３００は、コード設定アドレスＣＯＤＥ１をデコードするテストコードデコーダ３１０と、テストコードデコーダ３１０の出力を受けるテスト回路３２０，３３０を備えている。このうち、テスト回路３２０は、更新ディセーブル信号ＵＤＳを生成する回路であり、電気ヒューズ回路３２１から出力される内部テスト信号ＡＦとテストコードデコーダ３１０から出力される内部テスト信号ＴＥＳＴａを受けるＡＮＤゲート回路３２２からなる。

電気ヒューズ回路３２１は、電気的に書き込み可能な不揮発性記憶素子であり、例えばアンチヒューズ素子を用いることができる。アンチヒューズ素子は、未プログラム状態においては絶縁状態であり、高電圧を印加すると絶縁破壊により導通しプログラム状態となる。一旦プログラム状態に遷移させると、未プログラム状態に戻すことはできないため、不揮発的且つ不可逆的な記憶が可能となる。図４に示す電気ヒューズ回路３２１の出力である内部テスト信号ＡＦは、未プログラム状態においてローレベル、プログラム状態においてハイレベルとなる。

図５は、本実施形態による半導体装置１０をモジュール基板に搭載した状態を示す模式図である。

図５に示す例では、モジュール基板７０に複数の半導体チップ８０が搭載されており、その一つのみが本実施形態による半導体装置１０に置き換えられている。これは、半導体装置１０が開発中である場合には、モジュール基板７０に搭載する半導体チップを全て開発中の半導体装置１０とすることは困難であるため、既に量産されている半導体チップ８０を用いたメモリモジュールを代用し、その１チップのみを開発中の半導体装置１０に置き換えて使用する。これにより、評価用の半導体装置１０が潤沢に存在しない場合であっても、モジュール基板７０に搭載した状態でのテストを行うことが可能となる。

モジュール基板７０上においては、各チップのクロック端子１１、コマンド端子１２、アドレス端子１３がそれぞれ共通接続される。つまり、モジュール基板７０にはクロック基板端子４１、コマンド基板端子４２、アドレス基板端子４３が設けられており、各チップにそれぞれ設けられたクロック端子１１、コマンド端子１２、アドレス端子１３は、それぞれクロック基板端子４１、コマンド基板端子４２、アドレス基板端子４３に共通接続される。このため、メモリコントローラ６０から供給されるクロック信号ＣＫ、／ＣＫ，ＣＫＥ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤは、モジュール基板７０上の各チップ１０，８０に共通に供給される。これに対し、データ入出力端子１４については、モジュール基板７０上の各データ入出力基板端子４４に対して個別に接続されている。

図６は、本実施形態による半導体装置１０の動作を説明するためのタイミング図であり、電気ヒューズ回路３２１が未プログラム状態である場合の動作を示している。

電気ヒューズ回路３２１が未プログラム状態である場合は、内部テスト信号ＡＦがローレベルに固定されるため、内部テスト信号ＴＥＳＴａが活性化しても更新ディセーブル信号ＵＤＳはローレベルのままである。このため、図２に示した論理回路１２０は、アクティブ信号ＡＣＴ及びモードレジスタセット信号ＭＲＳのいずれがハイレベルに活性化した場合であっても、ラッチ信号ＵＳ１を活性化させる。

図６に示す例では、外部クロック信号ＣＫに同期して、モードレジスタセットコマンド、アクティブコマンド、プリチャージコマンド及びモードレジスタセットコマンドがこの順に発行されている。これにより、図１に示したコマンドデコーダ３０は、各コマンドに応答して対応するアクティブ信号ＡＣＴ、モードレジスタセット信号ＭＲＳなどを活性化させる。上述の通り、本例では電気ヒューズ回路３２１が未プログラム状態であることから、アクティブ信号ＡＣＴ又はモードレジスタセット信号ＭＲＳが活性化すると、ラッチ信号ＵＳ１はその都度活性化する。このため、アクティブコマンド又はモードレジスタセットコマンドに同期して入力されるアドレス信号ＡＤＤは、いずれもアドレスバス２１１に供給されることになる。図６に示す例では、１回目のモードレジスタセットコマンドに同期してアドレス端子１３からテストコードＣｏｄｅＡが入力され、アクティブコマンドに同期してアドレス端子１３からテストコードＣｏｄｅＢが入力され、２回目のモードレジスタセットコマンドに同期してアドレス端子１３からテストコードＣｏｄｅＣが入力されている。

テストコードＣｏｄｅＡ及びテストコードＣｏｄｅＣは、いずれもテストイネーブル信号ＴＲＳを活性化させる信号である。このため、１回目のモードレジスタセットコマンドが発行されると、テストモードレジスタ２３０はテストコードＣｏｄｅＡに含まれる値によって上書きされ、これに応じたコード設定アドレスＣＯＤＥ１が生成される。同様に、２回目のモードレジスタセットコマンドが発行されると、テストモードレジスタ２３０はテストコードＣｏｄｅＣに含まれる値によって上書きされ、これに応じたコード設定アドレスＣＯＤＥ１が生成される。

上記の動作は、電気ヒューズ回路３２１が未プログラム状態である場合に行われる動作であるが、本実施形態による半導体装置１０とは異なる他の半導体チップ８０において行われる動作でもある。したがって、半導体装置１０に含まれる電気ヒューズ回路３２１がプログラム状態であれば、モジュール基板７０に搭載されたチップ１０，８０のうち、本実施形態による半導体装置１０以外の全てのチップ８０において上記の動作が行われる。この場合、半導体装置１０については、上記と異なる動作（下記）が行われることになる。半導体装置１０以外の全てのチップ８０は評価対象外であることから、何らかのテスト動作を実行させる必要はない。したがって、一例として、テストコードＣｏｄｅＡをテストモードにエントリするコードとし、テストコードＣｏｄｅＣをテストモードから解除するためのコードとすれば、他のチップ８０は実際に何らのテスト動作も行わないことになる。或いは、テストコードＣｏｄｅＣを無効なテストコードとしても構わない。この場合であっても、他のチップ８０は、実際に何らのテスト動作も行わないことになる。

図７は、本実施形態による半導体装置１０の動作を説明するためのタイミング図であり、電気ヒューズ回路３２１がプログラム状態である場合の動作を示している。

電気ヒューズ回路３２１がプログラム状態である場合は、内部テスト信号ＡＦがハイレベルに固定されるため、内部テスト信号ＴＥＳＴａが活性化すると更新ディセーブル信号ＵＤＳはハイレベルに変化する。このため、更新ディセーブル信号ＵＤＳをハイレベルに変化させた状態でモードレジスタセットコマンドを発行しても、ラッチ信号ＵＳ１は活性化しない。

図７に示す例においても、外部クロック信号ＣＫに同期して、モードレジスタセットコマンド、アクティブコマンド、プリチャージコマンド及びモードレジスタセットコマンドがこの順に発行されている。これにより、コマンドデコーダ３０は各コマンドに応答して対応するアクティブ信号ＡＣＴ、モードレジスタセット信号ＭＲＳなどを活性化させる。しかしながら、本例では電気ヒューズ回路３２１がプログラム状態であることから、更新ディセーブル信号ＵＤＳをハイレベルに変化させた状態でモードレジスタセット信号ＭＲＳが活性化しても、ラッチ信号ＵＳ１は活性化しない。

具体的には、１回目のモードレジスタセットコマンドが発行される際には、まだ更新ディセーブル信号ＵＤＳがローレベルであることから、テストコードＣｏｄｅＡはアドレスラッチ回路２１０に正しくラッチされ、アドレスバス２１１上にテストコードＣｏｄｅＡが出力される。これにより、テストモードレジスタ２３０は、テストコードＣｏｄｅＡに含まれる値によって上書きされ、これに応じたコード設定アドレスＣＯＤＥ１が生成される。生成されるコード設定アドレスＣＯＤＥ１は、内部テスト信号ＴＥＳＴａを活性化させる内容であり、これにより更新ディセーブル信号ＵＤＳがハイレベルに変化する。

次に、アクティブコマンドに同期してテストコードＣｏｄｅＢが入力されると、テストコードＣｏｄｅＢはアドレスラッチ回路２１０にラッチされ、アドレスバス２１１上にテストコードＣｏｄｅＢが出力される。

その後、２回目のモードレジスタセットコマンドに同期してテストコードＣｏｄｅＣが入力されると、更新ディセーブル信号ＵＤＳがハイレベルであることから、アドレスラッチ回路２１０はテストコードＣｏｄｅＣをラッチせず、アドレスバス２１１上には従前のテストコードＣｏｄｅＢがそのまま保持される。これにより、テストモードレジスタ２３０は、テストコードＣｏｄｅＢに含まれる値によって上書きされ、これに応じたコード設定アドレスＣＯＤＥ１が生成される。生成されるコード設定アドレスＣＯＤＥ１は、内部テスト信号ＴＥＳＴ１〜ＴＥＳＴｎのいずれかを活性化させる内容であり、これにより読み出し／書き込み制御回路４０は所定のテスト動作を行う。他方、電気ヒューズ回路３２１が未プログラム状態であるチップ、或いは、他のチップ８０は、図６に示したように、実際に何らのテスト動作も行わない。

このように、メモリコントローラ６０から同じコマンドと同じテストコードを発行した場合であっても、電気ヒューズ回路３２１がプログラム状態であるか否かによって、異なる動作を行うことができる。実際には、既に量産されている半導体チップには更新ディセーブル信号ＵＤＳに相当する信号は存在しないため、常に図６に示した動作を行う一方、開発中の半導体装置１０において電気ヒューズ回路３２１をプログラムしておけば、図７に示した動作を行うことが可能となる。また、電気ヒューズ回路３２１がプログラムされていても、内部テスト信号ＴＥＳＴａが活性化しない限り更新ディセーブル信号ＵＤＳは発生しないため、電気ヒューズ回路３２１がプログラムされた半導体装置１０であっても、実使用時においても通常通りの動作を実行することが可能となる。

以上説明したように、本実施形態によれば、モジュール基板上に搭載された複数のチップにコマンド信号ＣＭＤやアドレス信号ＡＤＤが共通に供給される場合であっても、特定のチップに対して選択的にテスト動作を行うことが可能となる。このため、開発中の半導体装置をモジュール基板に搭載した状態での評価を容易に行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、電気ヒューズ回路を用いて内部テスト信号ＡＦを生成しているが、電気ヒューズ回路の代わりに該チップのＩＤを示すヒューズ素子からの信号などを用いても構わない。また、レーザビームにより切断可能な光学ヒューズを用いても構わない。

１０，８０ 半導体装置（半導体チップ）
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック発生回路
２２ コマンド入力回路
２３ アドレス入力回路
３０ コマンドデコーダ
４０ 読み出し／書き込み制御回路
４１ クロック基板端子
４２ コマンド基板端子
４３ アドレス基板端子
４４ データ入出力基板端子
５０ メモリセルアレイ
６０ メモリコントローラ
７０ モジュール基板
１００ ラッチ制御回路
１１０，１２０ 論理回路
１２１ ＡＮＤゲート回路
１２２ ＯＲゲート回路
２００ アドレスラッチ部
２１０ ロウアドレスラッチ回路
２１１ ロウアドレスバス
２２０ カラムアドレスラッチ回路
２３０ テストモードレジスタ
２４０〜２４３ モードレジスタ
３００ テスト回路部
３１０ テストコードデコーダ
３２０，３３０ テスト回路
３２１ 電気ヒューズ回路
３２２ ＡＮＤゲート回路
４００ モードレジスタ回路部
ＵＤＳ 更新ディセーブル信号
ＵＳ１ ラッチ信号

Claims (18)

1. 更新ディセーブル信号が第１の論理レベルのときは、第１及び第２のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第１の論理レベルと異なる第２の論理レベルのときは、前記第２のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第１のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、
   アドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、
   前記ラッチ回路にラッチされた前記アドレス信号に基づいて第１の内部テスト信号を発生するテスト回路部と、
   を備えることを特徴とする半導体装置。
2. 前記第１のコマンド信号はロウアクセス時に発行されるアクティブコマンドであることを特徴とする請求項１に記載の半導体装置。
3. 前記ラッチ回路にラッチされた前記アドレス信号に基づいてロウアクセスを行う読み出し／書き込み制御部をさらに備えることを特徴とする請求項２に記載の半導体装置。
4. 前記第２のコマンド信号はモード設定時に発行されるモードレジスタセットコマンドであることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記テスト回路部は、前記第２のコマンド信号の発行時に供給される第１のテストコードを受け取り、当該第１のテストコードに応じて第２の内部テスト信号を活性化するテストデコーダと、当該第２の内部テスト信号の活性化に応じて前記更新ディセーブル信号を生成する第１のテスト回路とを備えることを特徴とする請求項１に記載の半導体装置。
6. 自身が保持するデータに応じた論理レベルの第３の内部テスト信号を生成する記憶素子をさらに備え、前記第１のテスト回路は、前記第２の内部テスト信号と前記第３の内部テスト信号とに応じて前記更新ディセーブル信号を生成することを特徴とする請求項５に記載の半導体装置。
7. 前記記憶素子は、アンチヒューズ素子であることを特徴とする請求項６に記載の半導体装置。
8. 前記記憶素子は、該半導体装置のＩＤを保持するヒューズ素子であることを特徴とする請求項６又は７に記載の半導体装置。
9. モジュール基板と、
   前記モジュール基板に搭載された複数の半導体チップであって、当該複数の半導体チップのそれぞれは、アドレス端子とコマンド端子とを含み、当該複数の半導体チップのうちの１つの半導体チップの前記アドレス端子は当該複数の半導体チップのうちの残りの半導体チップのそれぞれの前記アドレス端子と前記モジュール基板上で共通に接続され、当該複数の半導体チップのうちの前記１つの半導体チップの前記コマンド端子は当該複数の半導体チップのうちの前記残りの半導体チップのそれぞれの前記コマンド端子と前記モジュール基板上で共通に接続される、前記複数の半導体チップを備え、
   前記複数の半導体チップのうちの少なくとも１つの半導体チップは、
   更新ディセーブル信号が第１の論理レベルのときは前記コマンド端子を介して発行される第１及び第２のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第１の論理レベルと異なる第２の論理レベルのときは、前記第２のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第１のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、
   前記アドレス端子を介して入力されるアドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、
   前記ラッチ回路にラッチされた前記アドレス信号に基づいて第１の内部テスト信号を発生するテスト回路部と、を備えることを特徴とする半導体装置。
10. 前記複数の半導体チップのうちの前記少なくとも１つの半導体チップの前記テスト回路部は、前記第２のコマンド信号の発行時に供給される第１のテストコードを受け取り、当該第１のテストコードに応じて第２の内部テスト信号を活性化するテストデコーダと、当該第２の内部テスト信号の活性化に応じて前記更新ディセーブル信号を生成する第１のテスト回路とを備えることを特徴とする請求項９に記載の半導体装置。
11. 前記複数の半導体チップのうちの前記少なくとも１つの半導体チップは、自身が保持するデータに応じた論理レベルの第３の内部テスト信号を生成する記憶素子をさらに備え、前記複数の半導体チップのうちの前記少なくとも１つの半導体チップの前記第１のテスト回路は、前記第２の内部テスト信号と前記第３の内部テスト信号とに応じて前記更新ディセーブル信号を生成することを特徴とする請求項１０に記載の半導体装置。
12. 半導体装置の制御方法であって、
    モードレジスタセットコマンドを発行するとともに第１のテストコードを供給することにより第１の内部テスト信号を活性化させ、以降に発行される前記モードレジスタコマンドに応じたラッチ回路のラッチコードの更新を非活性化させるステップと、
    前記第１の内部テスト信号を活性化させた後、アクティブコマンドを発行するとともに第２のテストコードを供給することにより、前記ラッチ回路に前記第２のテストコードをラッチさせるステップと、
    前記ラッチ回路に前記第２のテストコードをラッチさせた後、前記モードレジスタセットコマンドを再び発行することにより、前記第２のテストコードに基づいて第２の内部テスト信号を発生させるステップと、を備えることを特徴とする半導体装置の制御方法。
13. 前記ラッチ回路に前記第２のテストコードをラッチさせた後、前記モードレジスタセットコマンドを発行するとともに第３のテストコードを供給することを特徴とする請求項１２に記載の半導体装置の制御方法。
14. 前記第３のテストコードは、前記第１のテストコードによってエントリされたテストモードを解除するためのテストコードであることを特徴とする請求項１３に記載の半導体装置の制御方法。
15. 前記第３のテストコードは、無効なテストコードであることを特徴とする請求項１３に記載の半導体装置の制御方法。
16. それぞれ第１及び第２のコマンドを受ける第１及び第２の入力ノードと、第３の入力ノードとを有し、前記第３の入力ノードが第１の論理レベルである場合には前記第１及び第２のコマンドのそれぞれに応答してラッチ信号を生成し、前記第３の入力ノードが第２の論理レベルである場合には前記第１のコマンドに応答して前記ラッチ信号を生成し、前記第３の入力ノードが前記第２の論理レベルである場合には前記第２のコマンドに応答して前記ラッチ信号を生成しないよう構成されたラッチ制御回路と、
    前記ラッチ信号に応答してアドレス情報を取り込むラッチ回路と、
    前記ラッチ回路から前記アドレス情報を受ける複数の第４の入力ノードと、前記ラッチ制御回路の前記第３の入力ノードに接続された第１の出力ノードと、第２の出力ノードとを有し、前記アドレス情報に応答して前記第１及び第２の論理レベル間で変化する更新ディセーブル信号を前記ラッチ制御回路の前記第３の入力ノードを駆動するよう前記第１の出力ノードに出力し、前記アドレス情報に応答して前記第２の出力ノードに動作信号を出力するよう構成された第１の回路と、
    前記動作信号に応答して動作するよう構成された内部回路と、を備える装置。
17. 前記第１の回路は、前記アドレス情報に応答して第１の内部信号を含む複数の内部信号を生成する第１のデコーダ回路と、ヒューズ素子を含みヒューズ出力信号を出力するよう構成されたヒューズ回路と、前記第１の内部信号と前記ヒューズ出力信号を用いた論理演算により前記更新ディセーブル信号を生成する論理回路とを備える、請求項１６の装置。
18. 前記第１のデコーダ回路は、前記アドレス情報が第１のコードを示している場合、前記第１の内部信号を活性化させ、前記複数の内部信号の残りを活性化させないよう構成されている、請求項１７の装置。

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