JP5592238B2 - 半導体装置及びその制御方法 - Google Patents
半導体装置及びその制御方法 Download PDFInfo
- Publication number
- JP5592238B2 JP5592238B2 JP2010257774A JP2010257774A JP5592238B2 JP 5592238 B2 JP5592238 B2 JP 5592238B2 JP 2010257774 A JP2010257774 A JP 2010257774A JP 2010257774 A JP2010257774 A JP 2010257774A JP 5592238 B2 JP5592238 B2 JP 5592238B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- latch
- circuit
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
11a,11b クロック端子
11c クロックイネーブル端子
12 コマンド端子
13 アドレス端子
14 データ入出力端子
21 クロック発生回路
22 コマンド入力回路
23 アドレス入力回路
30 コマンドデコーダ
40 読み出し/書き込み制御回路
41 クロック基板端子
42 コマンド基板端子
43 アドレス基板端子
44 データ入出力基板端子
50 メモリセルアレイ
60 メモリコントローラ
70 モジュール基板
100 ラッチ制御回路
110,120 論理回路
121 ANDゲート回路
122 ORゲート回路
200 アドレスラッチ部
210 ロウアドレスラッチ回路
211 ロウアドレスバス
220 カラムアドレスラッチ回路
230 テストモードレジスタ
240〜243 モードレジスタ
300 テスト回路部
310 テストコードデコーダ
320,330 テスト回路
321 電気ヒューズ回路
322 ANDゲート回路
400 モードレジスタ回路部
UDS 更新ディセーブル信号
US1 ラッチ信号
Claims (18)
- 更新ディセーブル信号が第1の論理レベルのときは、第1及び第2のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第1の論理レベルと異なる第2の論理レベルのときは、前記第2のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第1のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、
アドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記アドレス信号に基づいて第1の内部テスト信号を発生するテスト回路部と、
を備えることを特徴とする半導体装置。 - 前記第1のコマンド信号はロウアクセス時に発行されるアクティブコマンドであることを特徴とする請求項1に記載の半導体装置。
- 前記ラッチ回路にラッチされた前記アドレス信号に基づいてロウアクセスを行う読み出し/書き込み制御部をさらに備えることを特徴とする請求項2に記載の半導体装置。
- 前記第2のコマンド信号はモード設定時に発行されるモードレジスタセットコマンドであることを特徴とする請求項2又は3に記載の半導体装置。
- 前記テスト回路部は、前記第2のコマンド信号の発行時に供給される第1のテストコードを受け取り、当該第1のテストコードに応じて第2の内部テスト信号を活性化するテストデコーダと、当該第2の内部テスト信号の活性化に応じて前記更新ディセーブル信号を生成する第1のテスト回路とを備えることを特徴とする請求項1に記載の半導体装置。
- 自身が保持するデータに応じた論理レベルの第3の内部テスト信号を生成する記憶素子をさらに備え、前記第1のテスト回路は、前記第2の内部テスト信号と前記第3の内部テスト信号とに応じて前記更新ディセーブル信号を生成することを特徴とする請求項5に記載の半導体装置。
- 前記記憶素子は、アンチヒューズ素子であることを特徴とする請求項6に記載の半導体装置。
- 前記記憶素子は、該半導体装置のIDを保持するヒューズ素子であることを特徴とする請求項6又は7に記載の半導体装置。
- モジュール基板と、
前記モジュール基板に搭載された複数の半導体チップであって、当該複数の半導体チップのそれぞれは、アドレス端子とコマンド端子とを含み、当該複数の半導体チップのうちの1つの半導体チップの前記アドレス端子は当該複数の半導体チップのうちの残りの半導体チップのそれぞれの前記アドレス端子と前記モジュール基板上で共通に接続され、当該複数の半導体チップのうちの前記1つの半導体チップの前記コマンド端子は当該複数の半導体チップのうちの前記残りの半導体チップのそれぞれの前記コマンド端子と前記モジュール基板上で共通に接続される、前記複数の半導体チップを備え、
前記複数の半導体チップのうちの少なくとも1つの半導体チップは、
更新ディセーブル信号が第1の論理レベルのときは前記コマンド端子を介して発行される第1及び第2のコマンド信号の少なくとも一方の活性化に応じてラッチ信号を活性化させ、前記更新ディセーブル信号が前記第1の論理レベルと異なる第2の論理レベルのときは、前記第2のコマンド信号の活性化に応じて前記ラッチ信号を活性化させることなく前記第1のコマンド信号の活性化に応じて前記ラッチ信号を活性化させるラッチ制御回路と、
前記アドレス端子を介して入力されるアドレス信号を前記ラッチ信号の活性化に応じてラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記アドレス信号に基づいて第1の内部テスト信号を発生するテスト回路部と、を備えることを特徴とする半導体装置。 - 前記複数の半導体チップのうちの前記少なくとも1つの半導体チップの前記テスト回路部は、前記第2のコマンド信号の発行時に供給される第1のテストコードを受け取り、当該第1のテストコードに応じて第2の内部テスト信号を活性化するテストデコーダと、当該第2の内部テスト信号の活性化に応じて前記更新ディセーブル信号を生成する第1のテスト回路とを備えることを特徴とする請求項9に記載の半導体装置。
- 前記複数の半導体チップのうちの前記少なくとも1つの半導体チップは、自身が保持するデータに応じた論理レベルの第3の内部テスト信号を生成する記憶素子をさらに備え、前記複数の半導体チップのうちの前記少なくとも1つの半導体チップの前記第1のテスト回路は、前記第2の内部テスト信号と前記第3の内部テスト信号とに応じて前記更新ディセーブル信号を生成することを特徴とする請求項10に記載の半導体装置。
- 半導体装置の制御方法であって、
モードレジスタセットコマンドを発行するとともに第1のテストコードを供給することにより第1の内部テスト信号を活性化させ、以降に発行される前記モードレジスタコマンドに応じたラッチ回路のラッチコードの更新を非活性化させるステップと、
前記第1の内部テスト信号を活性化させた後、アクティブコマンドを発行するとともに第2のテストコードを供給することにより、前記ラッチ回路に前記第2のテストコードをラッチさせるステップと、
前記ラッチ回路に前記第2のテストコードをラッチさせた後、前記モードレジスタセットコマンドを再び発行することにより、前記第2のテストコードに基づいて第2の内部テスト信号を発生させるステップと、を備えることを特徴とする半導体装置の制御方法。 - 前記ラッチ回路に前記第2のテストコードをラッチさせた後、前記モードレジスタセットコマンドを発行するとともに第3のテストコードを供給することを特徴とする請求項12に記載の半導体装置の制御方法。
- 前記第3のテストコードは、前記第1のテストコードによってエントリされたテストモードを解除するためのテストコードであることを特徴とする請求項13に記載の半導体装置の制御方法。
- 前記第3のテストコードは、無効なテストコードであることを特徴とする請求項13に記載の半導体装置の制御方法。
- それぞれ第1及び第2のコマンドを受ける第1及び第2の入力ノードと、第3の入力ノードとを有し、前記第3の入力ノードが第1の論理レベルである場合には前記第1及び第2のコマンドのそれぞれに応答してラッチ信号を生成し、前記第3の入力ノードが第2の論理レベルである場合には前記第1のコマンドに応答して前記ラッチ信号を生成し、前記第3の入力ノードが前記第2の論理レベルである場合には前記第2のコマンドに応答して前記ラッチ信号を生成しないよう構成されたラッチ制御回路と、
前記ラッチ信号に応答してアドレス情報を取り込むラッチ回路と、
前記ラッチ回路から前記アドレス情報を受ける複数の第4の入力ノードと、前記ラッチ制御回路の前記第3の入力ノードに接続された第1の出力ノードと、第2の出力ノードとを有し、前記アドレス情報に応答して前記第1及び第2の論理レベル間で変化する更新ディセーブル信号を前記ラッチ制御回路の前記第3の入力ノードを駆動するよう前記第1の出力ノードに出力し、前記アドレス情報に応答して前記第2の出力ノードに動作信号を出力するよう構成された第1の回路と、
前記動作信号に応答して動作するよう構成された内部回路と、を備える装置。 - 前記第1の回路は、前記アドレス情報に応答して第1の内部信号を含む複数の内部信号を生成する第1のデコーダ回路と、ヒューズ素子を含みヒューズ出力信号を出力するよう構成されたヒューズ回路と、前記第1の内部信号と前記ヒューズ出力信号を用いた論理演算により前記更新ディセーブル信号を生成する論理回路とを備える、請求項16の装置。
- 前記第1のデコーダ回路は、前記アドレス情報が第1のコードを示している場合、前記第1の内部信号を活性化させ、前記複数の内部信号の残りを活性化させないよう構成されている、請求項17の装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010257774A JP5592238B2 (ja) | 2010-11-18 | 2010-11-18 | 半導体装置及びその制御方法 |
US13/292,834 US8745454B2 (en) | 2010-11-18 | 2011-11-09 | Semiconductor device having test mode and method of controlling the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010257774A JP5592238B2 (ja) | 2010-11-18 | 2010-11-18 | 半導体装置及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012108982A JP2012108982A (ja) | 2012-06-07 |
JP5592238B2 true JP5592238B2 (ja) | 2014-09-17 |
Family
ID=46065543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010257774A Expired - Fee Related JP5592238B2 (ja) | 2010-11-18 | 2010-11-18 | 半導体装置及びその制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8745454B2 (ja) |
JP (1) | JP5592238B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
KR102359370B1 (ko) * | 2015-10-05 | 2022-02-09 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20190048033A (ko) * | 2017-10-30 | 2019-05-09 | 에스케이하이닉스 주식회사 | 반도체 장치의 테스트 모드 설정 회로 및 방법 |
CN114882934B (zh) * | 2021-02-05 | 2024-06-21 | 长鑫存储技术有限公司 | 测试电路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06243676A (ja) * | 1993-02-12 | 1994-09-02 | Hitachi Ltd | ダイナミック型ram |
JP3786537B2 (ja) * | 1999-02-16 | 2006-06-14 | 富士通株式会社 | 半導体装置 |
JP2000243098A (ja) * | 1999-02-16 | 2000-09-08 | Fujitsu Ltd | 半導体装置 |
US6651196B1 (en) * | 1999-02-16 | 2003-11-18 | Fujitsu Limited | Semiconductor device having test mode entry circuit |
US6141276A (en) * | 1999-09-02 | 2000-10-31 | Micron Technology, Inc. | Apparatus and method for increasing test flexibility of a memory device |
JP2003228978A (ja) * | 2002-01-31 | 2003-08-15 | Fujitsu Ltd | 半導体記憶装置 |
KR100735575B1 (ko) * | 2004-06-11 | 2007-07-04 | 삼성전자주식회사 | 메모리의 테스트 모드 인터페이스 방법 및 장치 |
JP4591836B2 (ja) * | 2006-05-22 | 2010-12-01 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
JP4257342B2 (ja) | 2006-05-31 | 2009-04-22 | エルピーダメモリ株式会社 | 半導体記憶装置、メモリモジュール及びメモリモジュールの検査方法 |
JP2009020953A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 同期式半導体装置及びこれを有するデータ処理システム |
JP5115090B2 (ja) * | 2007-08-10 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリのテスト方法およびシステム |
JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Dll回路、および半導体装置 |
-
2010
- 2010-11-18 JP JP2010257774A patent/JP5592238B2/ja not_active Expired - Fee Related
-
2011
- 2011-11-09 US US13/292,834 patent/US8745454B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8745454B2 (en) | 2014-06-03 |
JP2012108982A (ja) | 2012-06-07 |
US20120131397A1 (en) | 2012-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100888833B1 (ko) | 반도체 메모리 | |
US9235487B2 (en) | Integrated circuit and memory device | |
US8743644B2 (en) | Semiconductor integrated circuit having array E-fuse and driving method thereof | |
US7457176B2 (en) | Semiconductor memory and memory module | |
JP5034379B2 (ja) | 半導体メモリおよびシステム | |
US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
US7251171B2 (en) | Semiconductor memory and system apparatus | |
US9455047B2 (en) | Memory device to correct defect cell generated after packaging | |
CN114446369B (zh) | 用于在行修复存储器中节能的系统及方法 | |
JP4822572B2 (ja) | 半導体記憶装置 | |
CN111650991B (zh) | 用于以时钟发射操作模式的设备和方法 | |
JP5592238B2 (ja) | 半導体装置及びその制御方法 | |
JP2008097696A (ja) | 半導体装置 | |
JP2010146649A (ja) | 半導体記憶装置 | |
US10068662B2 (en) | Semiconductor device including a roll call circuit for outputting addresses of defective memory cells | |
US6233183B1 (en) | Semiconductor memory device with high data access speed | |
US8274843B2 (en) | Semiconductor device having nonvolatile memory element and data processing system including the same | |
US9015463B2 (en) | Memory device, memory system including a non-volatile memory configured to output a repair data in response to an initialization signal | |
JP2008107897A (ja) | 半導体記憶装置 | |
US8395439B2 (en) | Semiconductor device having fuse circuit and control method thereof | |
US7755957B2 (en) | Semiconductor memory, method of controlling the semiconductor memory, and memory system | |
JP2006107664A (ja) | 半導体記憶装置 | |
US20090303816A1 (en) | Semiconductor memory apparatus and method of controlling redundancy thereof | |
KR20080061007A (ko) | 컬럼 선택 신호 발생 장치 및 이를 포함하는 반도체 메모리장치 | |
JP2013069393A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140715 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5592238 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |