JP2009020953A - 同期式半導体装置及びこれを有するデータ処理システム - Google Patents

同期式半導体装置及びこれを有するデータ処理システム Download PDF

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Abstract

【課題】チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。
【解決手段】入力バッファ１１０と、クロックＣＬＫに基づいてラッチ信号ＣＬＫ１を生成するラッチ信号生成回路１２０と、アドレス信号をラッチ信号ＣＬＫ１に応答してラッチするラッチ回路１３０と、アドレス信号をラッチ信号ＣＬＫ１に同期してラッチ回路１３０に供給するディレイ回路１４０と、入力バッファ１１０とディレイ回路１４０との間に設けられ、チップセレクト信号ＣＳＢの非活性化に応答してアドレス信号を非活性化させるＮＯＲゲート回路１５０とを備える。本発明によれば、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。
【選択図】図１

Description

本発明はクロックに同期して動作する同期式半導体装置に関し、特に、アドレス信号やコマンド信号を取り込む入力回路に関する。また、本発明は、このような同期式半導体装置を有するデータ処理システムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）など多くの半導体装置は、クロックに同期して動作するタイプが主流である。このような同期式半導体装置においては、クロックの周波数が高くなると、アドレス信号やコマンド信号を取り込む入力回路の消費電力が増大するため、非活性化時において入力回路の消費電力を低減する種々の提案がなされている（特許文献１〜３参照）。
例えば、特許文献１には、チップセレクト信号の非活性化に応答して、アドレス信号やコマンド信号を受ける入力バッファの動作を停止させる方法が記載されている。具体的には、チップセレクト信号が非活性化すると、入力バッファを構成する差動増幅回路のバイアス電流をカットし、これにより消費電力を低減している。しかしながら、差動増幅回路のバイアス電流をカットしてしまうと、差動増幅回路を再び動作可能とするために所定の時間が必要となることから、クロックの周波数が特に高い場合には、このような方法を採用することは困難である。
一方、特許文献２には、チップセレクト信号の非活性化に応答して、内部回路に対するクロックの供給自体を停止する方法が記載されている。しかしながら、内部クロックを停止させてしまうと、内部回路の復帰に時間がかかるため、チップセレクト信号に連動してクロック自体を停止させることは不適切であると考えられる。
さらに、特許文献３には、チップセレクト信号の非活性化に応答して、アドレス信号などをラッチするラッチ回路へのクロック供給を停止する方法が記載されている。しかしながら、入力バッファとラッチ回路との間には、タイミング調整のための遅延回路など、種々の回路が介在している。このため、ラッチ回路の動作を停止させても、遅延回路などが動作することによる充放電電流を削減することができない。
特開平７−２３０６８８号公報 特開平１１−１６３４９号公報 特開２００７−１２１２８号公報
したがって、本発明の目的は、チップセレクト信号の非活性化に応答して、入力回路部の消費電力を低減可能な改良された同期式半導体装置を提供することである。
また、本発明の他の目的は、チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供することである。
また、本発明のさらに他の目的は、チップセレクト信号の非活性化に応答して、入力バッファとラッチ回路との間で発生する消費電力を低減可能な同期式半導体装置を提供することである。
また、本発明のさらに他の目的は、チップセレクト信号の非活性化に応答して、アドレス信号やコマンド信号などのタイミング調整に用いる遅延回路の充放電電流を低減可能な同期式半導体装置を提供することである。
本発明による同期式半導体装置は、外部クロックに同期して動作する同期式半導体装置であって、外部入力信号及び外部クロックを受け、それぞれ内部入力信号及び内部クロックを生成する複数の入力バッファと、内部クロックに基づいてラッチ信号を生成するラッチ信号生成回路と、内部入力信号又はそのデコード信号をラッチ信号に応答してラッチする複数のラッチ回路と、内部入力信号又はそのデコード信号をラッチ信号に同期してラッチ回路に供給する複数のディレイ回路と、入力バッファとディレイ回路との間に設けられ、チップセレクト信号の非活性化に応答して内部入力信号又はそのデコード信号を非活性化させる複数のゲート回路と、を備えることを特徴とする。
また、本発明によるデータ処理システムは、このような同期式半導体装置を有することを特徴とする。
外部入力信号及び内部入力信号は、アドレス信号であっても構わないしコマンド信号であっても構わない。前者の場合、ラッチ回路はアドレス信号をラッチすることができ、後者の場合、ラッチ回路はコマンド信号のデコード結果をラッチすることができる。
このように、本発明によれば、チップセレクト信号の非活性化に応答して内部入力信号又はそのデコード信号を非活性化させるゲート回路を、充放電電流の大きいディレイ回路の前段に設けている。このため、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による同期式半導体装置の構成を示すブロック図である。
本実施形態による同期式半導体装置はシンクロナスＤＲＡＭであり、図１に示すように、メモリセルアレイ１０と、各種外部入力信号を受ける入力回路１２と、メモリセルアレイ１０に対するロウ系のアクセス及びカラム系のアクセスをそれぞれ実行するロウ系回路１４及びカラム系回路１６とを備えている。
メモリセルアレイ１０からデータを読み出す場合には、コマンド端子ＣＭＤを介してリードコマンド発行するとともに、アドレス端子ＡＤＤを介して読み出すべきアドレス信号を供給する。これにより、メモリセルアレイ１０から読み出されたデータがデータ入出力端子ＤＱを介して出力される。一方、メモリセルアレイ１０にデータを書き込む場合には、コマンド端子ＣＭＤを介してライトコマンド発行するとともに、アドレス端子ＡＤＤを介して書き込むべきアドレス信号を供給し、さらに、書き込むべきデータをデータ入出力端子ＤＱに入力する。これにより、入力したデータがメモリセルアレイ１０に書き込まれる。
図１に示すように、入力回路１２にはアドレスラッチ回路１００及びコマンドラッチ回路２００が含まれている。アドレスラッチ回路１００は、外部クロックに同期して入力されるアドレス信号をラッチする回路であり、コマンドラッチ回路２００は、外部クロックに同期して入力されるコマンド信号をデコードし、そのデコード結果（内部コマンド）をラッチする回路である。アドレスラッチ回路１００にラッチされた内部アドレスや、コマンドラッチ回路２００にラッチされた内部コマンドは、ロウ系回路１４及びカラム系回路１６に供給される。ロウ系回路１４及びカラム系回路１６は、供給された内部アドレスや内部コマンドに応じて、所定の動作を行う。ロウ系回路１４及びカラム系回路１６の構成及び動作については、本発明の主旨とは直接関係しないことから、説明は省略する。
図２は、入力回路１２に含まれるアドレスラッチ回路１００の一例を示す回路図である。
図２に示すように、アドレスラッチ回路１００は、クロックＣＬＫ、アドレス信号Ａ０〜ＢＡ２及びチップセレクト信号ＣＳＢを受ける複数の入力バッファ１１０を有している。アドレス信号Ａ０〜ＢＡ２は、図１に示したアドレス端子ＡＤＤを介して入力される信号であり、チップセレクト信号ＣＳＢは、図１に示したコマンド端子ＣＭＤを介して入力される信号の一つである。これらの信号については、入力バッファ１１０に供給される前の状態を外部信号、入力バッファ１１０を経由した状態を内部信号として区別する。例えば、入力バッファ１１０を供給される前のクロックについては外部クロックと呼び、入力バッファ１１０を経由したクロックについては内部クロックと呼ぶ。但し、対応する外部信号と内部信号には、原則として同じ符号を与えている。
アドレスラッチ回路１００は、さらに、入力バッファ１１０により生成された内部クロックＣＬＫに基づきラッチ信号ＣＬＫ１を生成するラッチ信号生成回路１２０と、入力バッファ１１０により生成された内部アドレス信号をラッチする複数のラッチ回路１３０とを有している。
ラッチ回路１３０は、ラッチ信号ＣＬＫ１に応答して、対応する内部アドレス信号をラッチする。このため、内部クロックＣＬＫが活性化してからラッチ回路１３０がラッチ動作を行うまでには、ラッチ信号生成回路１２０による遅延を含む信号伝達時間ｔ１が存在する。このため、内部アドレス信号をそのままラッチ回路１３０に供給すると、ラッチ信号ＣＬＫ１に対して内部アドレス信号の供給タイミングが早すぎることになる。このようなタイミング差を解消すべく、ラッチ回路１３０の前段には複数のディレイ回路１４０が設けられている。
さらに、アドレスラッチ回路１００は、入力バッファ１１０とディレイ回路１４０との間に設けられた複数のＮＯＲゲート回路１５０を有している。図２に示すように、これらＮＯＲゲート回路１５０は、対応する内部アドレス信号が一方の入力端にそれぞれ供給され、チップセレクト信号ＣＳＢが他方の入力端に共通に供給されている。チップセレクト信号ＣＳＢはローアクティブな信号であり、これがハイレベルになるとチップ全体が非選択の状態となる。
チップセレクト信号ＣＳＢがＮＯＲゲート回路１５０及びディレイ回路１４０を経由することによる信号伝達時間ｔ２は、上述した信号伝達時間ｔ１と実質的に等しく設定される。同様に、アドレス信号がＮＯＲゲート回路１５０及びディレイ回路１４０を経由することによる信号伝達時間ｔ３は、上述した信号伝達時間ｔ１と実質的に等しく設定される。つまり、ｔ１＝ｔ２＝ｔ３に設定することにより、内部アドレス信号は、ラッチ信号ＣＬＫ１に同期して正しくラッチ回路１３０に供給されることになる。
本実施形態のアドレスラッチ回路１００では、このようなチップセレクト信号ＣＳＢがＮＯＲゲート回路１５０に対して共通に供給されていることから、チップセレクト信号ＣＳＢがハイレベル（非アクティブ）になると、ＮＯＲゲート回路１５０の出力は全てローレベルに固定される。これにより、外部信号の変化によって充放電が発生する区間は、図２に示す区間Ａに制限される。しかも、外部信号の変化による充放電電流はディレイ回路１４０において特に多く発生するため、この区間における信号の論理を固定することにより、消費電力を効果的に低減することが可能となる。
また、チップセレクト信号ＣＳＢが非アクティブとなっても、入力バッファ１１０の動作や内部クロックＣＬＫは停止させていないことから、チップセレクト信号ＣＳＢがアクティブに変化した場合、直ちに動作を再開することが可能となる。
図３は、入力回路１２に含まれるコマンドラッチ回路２００の一例を示す回路図である。
図３に示すように、コマンドラッチ回路２００は、クロックＣＬＫ、コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ、及び、アドレス信号Ａ１０，Ａ１２を受ける複数の入力バッファ２１０を有している。クロックＣＬＫ、チップセレクト信号ＣＳＢ及びアドレス信号Ａ１０，Ａ１２を受ける入力バッファ２１０については、図２に示した入力バッファ１１０と共用することができる。
コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢは、図１に示したコマンド端子ＣＭＤを介して入力される信号である。これらのコマンド信号についても、入力バッファ２１０に供給される前の状態を外部信号、入力バッファ２１０を経由した状態を内部信号として区別するが、対応する外部信号と内部信号には原則として同じ符号を与えている。
コマンドラッチ回路２００は、アドレスラッチ回路１００と同様、複数のディレイ回路２４０と、入力バッファ２１０とディレイ回路２４０との間に設けられた複数のＮＯＲゲート回路２５０を有している。図３に示すように、これらＮＯＲゲート回路２５０は、対応する内部コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ及びアドレス信号Ａ１０，Ａ１２が一方の入力端にそれぞれ供給され、チップセレクト信号ＣＳＢが他方の入力端に共通に供給される。このため、チップセレクト信号ＣＳＢがハイレベル（非アクティブ）になると、ＮＯＲゲート回路１５０の出力は全てローレベルに固定される。
ディレイ回路２４０の後段には、相補信号を生成する相補信号生成部２６０が設けられている。相補信号生成部２６０は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢの相補信号を生成するとともに、これら相補信号のタイミングとのズレが生じないよう、アドレス信号Ａ１０，Ａ１２のタイミングを調整する。したがって、相補信号生成部２６０からの出力信号は合計１０本となる。
相補信号生成部２６０の後段には、複数のデコーダ回路２７０が設けられている。各デコーダ回路２７０は、３入力のＯＲゲート回路によって構成されている。具体的には、３つのコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードするための８つ（＝２３）のデコーダ回路２７０と、それぞれアドレス信号Ａ１０，Ａ１２のみに応答する２つのデコーダ回路２７０からなる合計１０個のデコーダ回路２７０によって構成される。
これらデコーダ回路２７０の出力であるデコード信号は、それぞれ対応するラッチ回路２３０に供給される。ラッチ回路２３０は、ラッチ信号ＣＬＫ１に応答して、対応するデコード信号をラッチする。ラッチ信号ＣＬＫ１を生成するラッチ信号生成回路１２０は、図２に示した入力バッファ１１０と共用することができる。
ラッチ回路２３０は、それぞれ対応するデコーダ回路２７０のデコード結果を受ける１０個のラッチ回路を含んでいる。さらに、アディティブレイテンシ（ＡＬ）が１以上である場合、ＡＬカウンタ２８１に設定されたアディティブレイテンシが経過した後にリードコマンドを出力するためのレイテンシ追加回路２８０が設けられており、このレイテンシ追加回路２８０内に１つのラッチ回路２３０が設けられている。図示しないが、ライトコマンド用のレイテンシ追加回路２８０も設けられており、このため、合計１２個のラッチ回路２３０が使用されることになる。
コマンドラッチ回路２００においても、チップセレクト信号ＣＳＢがＮＯＲゲート回路２５０、ディレイ回路２４０、相補信号生成部２６０及びデコーダ回路２７０を経由することによる信号伝達時間ｔ５は、内部クロックの信号伝達時間ｔ４と実質的に等しく設定される。同様に、コマンド信号がＮＯＲゲート回路２５０、ディレイ回路２４０、相補信号生成部２６０及びデコーダ回路２７０を経由することによる信号伝達時間ｔ６は、上述した信号伝達時間ｔ４と実質的に等しく設定される。つまり、ｔ４＝ｔ５＝ｔ６に設定することにより、デコード信号は、ラッチ信号ＣＬＫ１に同期して正しくラッチ回路２３０に供給されることになる。
本実施形態のコマンドラッチ回路２００では、このようなチップセレクト信号ＣＳＢがＮＯＲゲート回路２５０に対して共通に供給されていることから、チップセレクト信号ＣＳＢがハイレベル（非アクティブ）になると、ＮＯＲゲート回路２５０の出力は全てローレベルに固定される。これにより、外部信号の変化によって充放電が発生する区間は、図３に示す区間Ｂに制限される。このため、アドレスラッチ回路１００と同様、非活性化時における消費電力を効果的に低減することが可能となる。
図４は、図２に示したアドレスラッチ回路１００及び図３に示したコマンドラッチ回路２００の模式的なレイアウト図である。
図４に示すように、入力バッファ１１０及びＮＯＲゲート回路１５０からなる回路部分は、アドレス端子ＡＤＤに沿って配置されている。同様に、入力バッファ２１０及びＮＯＲゲート回路２５０からなる回路部分は、コマンド端子ＣＭＤに沿って配置されている。このため、レイアウト上、非アクティブ時におけるクロッキングにより充放電する区間を非常に短くすることが可能となる。但し、チップセレクト信号ＣＳＢがローレベル（アクティブ）になると、相補信号生成部２６０とデコーダ回路２７０とを結ぶ８本の信号線は、全て充放電することになる。
図５は、入力回路１２に含まれるコマンドラッチ回路２００の他の例を示す回路図である。
図５に示す例によるコマンドラッチ回路２００は、入力バッファ２１０とラッチ回路２３０との間に、相補信号生成部２６０、デコーダ回路２７０及びディレイ回路２４０がこの順に接続されている点において、図３に示す例によるコマンドラッチ回路２００と相違している。その他の点については、図３に示したコマンドラッチ回路２００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図５に示すコマンドラッチ回路２００では、各デコーダ回路２７０が４入力のＯＲゲート回路によって構成されており、各デコーダ回路２７０にはいずれもチップセレクト信号ＣＳＢが供給されている。このため、チップセレクト信号ＣＳＢがハイレベル（非アクティブ）であると、各デコーダ回路２７０の出力は全てハイレベルに固定されることになる。これにより、外部信号の変化によって充放電が発生する区間は、図５に示す区間Ｃに制限され、非活性化時における消費電力を効果的に低減することが可能となる。
このように、本例では、図３に示したＮＯＲゲート回路２５０の役割をデコーダ回路２７０が兼ね備えていることから、ＮＯＲゲート回路２５０を省略することが可能となる。これに伴い、ＮＯＲゲート回路２５０への入力において必要であったスキュー調整も不要となる。
また、デコーダ回路２７０とラッチ回路２３０を接続する１０本の信号線にはそれぞれディレイ回路２４０が接続されているが、この信号線を伝達するのはデコード信号であることから、活性化時においても１個〜３個のディレイ回路２４０が充放電するに過ぎない。このため、活性化時における充放電電流についても削減することが可能となる。
図６は、図２に示したアドレスラッチ回路１００及び図５に示したコマンドラッチ回路２００の模式的なレイアウト図である。
図６に示す例では、入力バッファ２１０がコマンド端子ＣＭＤに沿って配置されており、その近傍に、相補信号生成部２６０及びデコーダ回路２７０からなる回路部分が配置されている。このため、レイアウト上、非アクティブ時におけるクロッキングにより充放電する区間を非常に短くすることが可能となる。さらに、チップセレクト信号ＣＳＢがローレベル（アクティブ）となっても、デコーダ回路２７０とラッチ回路２３０を結ぶ１０本の信号線のうち、充放電を行うのは最大３本の信号線のみである。このため、入力バッファ２１０と相補信号生成部２６０とを結ぶ配線よりも、デコーダ回路２７０とラッチ回路２３０を結ぶ配線の方が長い場合であっても、活性化時における充放電電流を低減することが可能となる。
図７は、入力回路１２に含まれるコマンドラッチ回路２００のさらに他の例を示す回路図である。
図７に示す例によるコマンドラッチ回路２００は、図５に示したレイテンシ追加回路２８０に関する構成において、図５に示す例によるコマンドラッチ回路２００と相違している。その他の点については、図５に示したコマンドラッチ回路２００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図７に示すコマンドラッチ回路２００では、リードコマンド及びライトコマンドに対応して、ＯＲゲート付きディレイ回路２９０が設けられている。ＯＲゲート付きディレイ回路２９０は、リードコマンド又はライトコマンドを遅延させる遅延回路２９１と、遅延回路２９１の出力及びＡＬカウンタ２８１の出力を受けるＯＲゲート回路２９２によって構成されている。これにより、デコーダ回路２７０を介して供給されるリードコマンド又はライトコマンドと、ＡＬカウンタ２８１を介して供給されるリードコマンド又はライトコマンドが合成されることになる。
また、遅延回路２９１を経由するルートにおけるＯＲゲート付きディレイ回路２９０の遅延量は、他のディレイ回路２４０の遅延量と実質的に等しく設計される。これにより、本例によるコマンドラッチ回路２００は、図５に示したコマンドラッチ回路２００と全く同じ機能を実現することが可能となる。
しかも、本例では、リードコマンド及びライトコマンドに対して必要なラッチ回路２３０がそれぞれ１個で済むことから、合計１０個のラッチ回路２３０で足りる。このため、図５に示したコマンドラッチ回路２００に比べ、回路規模を縮小することが可能となる。
図８は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体記憶装置がＤＲＡＭである場合を示している。
図８に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図８においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図８には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図８に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、図２及び図３に示したアドレスラッチ回路１００及びコマンドラッチ回路２００では、アドレス信号及びコマンド信号のクロッキングを停止させるためにＮＯＲゲート回路１５０，２５０を用いているが、ゲート回路の種類についてはこれに限定されるものではない。同様に、デコーダ回路２７０についてもＯＲゲート回路である必要はなく、ＮＡＮＤゲートなど、他のゲート回路を用いることが可能である。
本発明の好ましい実施形態による同期式半導体装置の構成を示すブロック図である。 入力回路１２に含まれるアドレスラッチ回路１００の一例を示す回路図である。 入力回路１２に含まれるコマンドラッチ回路２００の一例を示す回路図である。 図２に示したアドレスラッチ回路１００及び図３に示したコマンドラッチ回路２００の模式的なレイアウト図である。 入力回路１２に含まれるコマンドラッチ回路２００の他の例を示す回路図である。 図２に示したアドレスラッチ回路１００及び図５に示したコマンドラッチ回路２００の模式的なレイアウト図である。 入力回路１２に含まれるコマンドラッチ回路２００のさらに他の例を示す回路図である。 本発明の好ましい実施形態によるデータ処理システム３００の構成を示すブロック図である。
符号の説明
１０ メモリセルアレイ
１２ 入力回路
１４ ロウ系回路
１６ カラム系回路
１００ アドレスラッチ回路
１１０ 入力バッファ
１２０ ラッチ信号生成回路
１３０ ラッチ回路
１４０ ディレイ回路
１５０ ＮＯＲゲート回路
２００ コマンドラッチ回路
２１０ 入力バッファ
２３０ ラッチ回路
２４０ ディレイ回路
２５０ ＮＯＲゲート回路
２６０ 相補信号生成部
２７０ デコーダ回路
２８０ レイテンシ追加回路
２８１ ＡＬカウンタ
２９０ ＯＲゲート付きディレイ回路
２９１ 遅延回路
２９２ ＯＲゲート回路
３００ データ処理システム
３１０ システムバス
３２０ データプロセッサ
３４０ ストレージデバイス
３５０ デバイス
ＣＳＢ チップセレクト信号

Claims (11)

  1. 外部クロックに同期して動作する同期式半導体装置であって、
    外部入力信号及び前記外部クロックを受け、それぞれ内部入力信号及び内部クロックを生成する複数の入力バッファと、
    前記内部クロックに基づいてラッチ信号を生成するラッチ信号生成回路と、
    前記内部入力信号又はそのデコード信号を前記ラッチ信号に応答してラッチする複数のラッチ回路と、
    前記内部入力信号又はそのデコード信号を前記ラッチ信号に同期して前記ラッチ回路に供給する複数のディレイ回路と、
    前記入力バッファと前記ディレイ回路との間に設けられ、チップセレクト信号の非活性化に応答して前記内部入力信号又はそのデコード信号を非活性化させる複数のゲート回路と、を備えることを特徴とする同期式半導体装置。
  2. 前記外部入力信号及び前記内部入力信号がアドレス信号であり、前記複数のラッチ回路は、前記アドレス信号をラッチすることを特徴とする請求項１に記載の同期式半導体装置。
  3. 前記外部入力信号及び前記内部入力信号がコマンド信号であり、
    前記ディレイ回路と前記ラッチ回路との間に設けられ、前記コマンド信号をデコードする複数のデコーダ回路をさらに備え、
    前記複数のラッチ回路は、前記デコーダ回路により生成された前記デコード信号をラッチすることを特徴とする請求項１に記載の同期式半導体装置。
  4. 前記複数のゲート回路がアドレス端子又はコマンド端子に沿って配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の同期式半導体装置。
  5. 前記外部入力信号及び前記内部入力信号がコマンド信号であり、
    前記複数のゲート回路は、前記コマンド信号をデコードするデコーダ機能を有しており、
    前記複数のラッチ回路は、前記ゲート回路により生成された前記デコード信号をラッチすることを特徴とする請求項１に記載の同期式半導体装置。
  6. 前記デコード信号にはリードコマンド及びライトコマンドの少なくとも一方が含まれており、
    前記複数のラッチ回路は、前記リードコマンド又はライトコマンドを第１のタイミングで取り込む第１のラッチ回路と、前記リードコマンド又はライトコマンドを第２のタイミングで取り込む第２のラッチ回路とを含んでいることを特徴とする請求項５に記載の同期式半導体装置。
  7. 前記デコード信号にはリードコマンド及びライトコマンドの少なくとも一方が含まれており、
    前記複数のラッチ回路に含まれる所定のラッチ回路に対し、前記リードコマンド又はライトコマンドを第１のタイミングで供給する第１の信号パスと、前記リードコマンド又はライトコマンドを第２のタイミングで供給する第２の信号パスとをさらに備えていることを特徴とする請求項５に記載の同期式半導体装置。
  8. 前記第１の信号パスを介して供給される前記リードコマンド又はライトコマンドと、前記第２の信号パスを介して供給される前記リードコマンド又はライトコマンドとを合成する合成回路をさらに備え、前記第１の信号パスを経由した前記合成回路の遅延量は、前記ディレイ回路の遅延量と実質的に等しいことを特徴とする請求項７に記載の同期式半導体装置。
  9. 前記複数の入力バッファと前記複数のゲート回路を接続する配線よりも、前記複数のゲート回路と前記複数のラッチ回路を結ぶ配線の方が長いことを特徴とする請求項５乃至８のいずれか一項に記載の同期式半導体装置。
  10. 外部より供給されるコマンド信号を受け付ける入力バッファと、前記入力バッファの出力をデコードするデコーダ回路と、前記デコーダ回路の出力であるデコード信号をラッチ信号に応答してラッチするラッチ回路と、前記デコーダ回路と前記ラッチ回路との間に設けられ、前記ラッチ信号との同期を取るためのディレイ回路とを備え、
    前記コマンド信号にはチップセレクト信号が含まれており、
    前記デコーダ回路は、前記チップセレクト信号の非活性化に応答して前記デコード信号の論理レベルを固定することを特徴とする同期式半導体装置。
  11. 請求項１乃至１０のいずれか一項に記載の同期式半導体装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009020953A (ja) * 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム
JP5592238B2 (ja) * 2010-11-18 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその制御方法
KR20130108823A (ko) * 2012-03-26 2013-10-07 에스케이하이닉스 주식회사 반도체 장치
US9159391B1 (en) * 2012-12-13 2015-10-13 Gsi Technology, Inc. Systems and methods of double/quad data rate memory involving input latching, self-timing and/or other features
US9431079B1 (en) * 2012-12-13 2016-08-30 Gsi Technology, Inc. Systems and methods of memory and memory operation involving input latching, self-timing and/or other features
KR102166524B1 (ko) * 2014-01-06 2020-10-15 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9959918B2 (en) 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
US9754650B2 (en) * 2015-10-20 2017-09-05 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
US10403335B1 (en) * 2018-06-04 2019-09-03 Micron Technology, Inc. Systems and methods for a centralized command address input buffer
CN113760181A (zh) * 2020-06-05 2021-12-07 美光科技公司 用于调谐命令/地址总线时序的方法以及使用所述方法的存储器装置及存储器系统
US11948661B2 (en) * 2020-06-05 2024-04-02 Micron Technology, Inc. Methods for tuning command/address bus timing and memory devices and memory systems using the same
JP6999791B1 (ja) * 2020-12-28 2022-01-19 華邦電子股▲ふん▼有限公司 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62143290A (ja) * 1985-12-18 1987-06-26 Fujitsu Ltd 半導体記憶装置の初段制御回路
JPH02113491A (ja) * 1988-10-21 1990-04-25 Seiko Epson Corp 半導体記憶装置
JPH07230688A (ja) * 1994-02-17 1995-08-29 Fujitsu Ltd 同期型半導体記憶装置
JP2002157883A (ja) * 2000-11-20 2002-05-31 Fujitsu Ltd 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法
JP2002279792A (ja) * 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2008071375A (ja) * 2006-09-12 2008-03-27 Toshiba Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
JP3724654B2 (ja) * 1995-07-06 2005-12-07 株式会社日立製作所 半導体集積回路装置
JP3986578B2 (ja) * 1996-01-17 2007-10-03 三菱電機株式会社 同期型半導体記憶装置
JPH1116349A (ja) 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
JP4446137B2 (ja) * 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
JP2002091933A (ja) * 2000-09-20 2002-03-29 Hitachi Ltd プロセッサシステム
JP2007012128A (ja) 2005-06-29 2007-01-18 Seiko Epson Corp 半導体記憶装置
JP2009020953A (ja) * 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62143290A (ja) * 1985-12-18 1987-06-26 Fujitsu Ltd 半導体記憶装置の初段制御回路
JPH02113491A (ja) * 1988-10-21 1990-04-25 Seiko Epson Corp 半導体記憶装置
JPH07230688A (ja) * 1994-02-17 1995-08-29 Fujitsu Ltd 同期型半導体記憶装置
JP2002157883A (ja) * 2000-11-20 2002-05-31 Fujitsu Ltd 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法
JP2002279792A (ja) * 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2008071375A (ja) * 2006-09-12 2008-03-27 Toshiba Corp 半導体装置

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