JP4707461B2

JP4707461B2 - 半導体記憶素子のクロック生成装置

Info

Publication number: JP4707461B2
Application number: JP2005158771A
Authority: JP
Inventors: 泰珍姜
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-12-28
Filing date: 2005-05-31
Publication date: 2011-06-22
Anticipated expiration: 2025-05-31
Also published as: KR20060075060A; US8705312B2; US20140226421A1; US20060140044A1; DE102005010906A1; KR100638747B1; TW200623125A; US7212465B2; USRE44230E1; US20130250705A1; TWI277977B; JP2006190434A

Description

本発明は、低電力用の半導体記憶素子に適したクロック生成装置に関する。

ＤＤＲＤＲＡＭでは、ＤＬＬ(Delay Locked Loop)が採用されており、ＤＤＬによって、半導体記憶素子で利用される内部クロックが生成される。このＤＬＬは、外部クロックとデータ、または外部クロックと内部クロックとの間のスキューを補償するためのクロック発生装置である。

一般に、クロックは、システムや回路の動作タイミングを合わせるためのリファレンスとして用いられており、誤差を生じることなく、より速い動作を保証するためにも用いられる。外部から入力されたクロックが半導体記憶素子の内部で用いられる場合、通常、内部回路に起因するクロックスキュー(clock skew)が発生する。ＤＤＬは、このクロックスキューを補償して、内部クロックが外部クロックと同じ位相を有するようにするために用いられている。すなわち、ＤＬＬは、外部クロックを利用し、センシングされたデータが、データ出力バッファを経て出力されるタイミングと、外部から入力されるクロックのタイミングとを一致させる働きをする。

図１は、従来の技術に係るＤＬＬを備えた半導体記憶素子の主要部の構成を示すブロック図である。従来の技術に係るＤＬＬは、クロックバッファ１１１、位相検出器１１２、遅延ライン制御器１１３、遅延ライン１１４および遅延モニタ１１５を備えている。

上記各ブロックの機能および動作を以下に説明する。
クロックバッファ１１１は、外部クロックＣＬＫを受信して内部クロックｉＣＬＫを生成する。位相検出器１１２は、内部クロックｉＣＬＫの位相とフィードバックされて印加されるフィードバッククロックの位相とを比較し、シフト制御信号ＳＲ、ＳＬを出力するか、遅延固定がなされたことを示す遅延固定信号ｄｌｌｌｏｃｋｂを出力する。遅延ライン制御器１１３は、位相検出器１１２から出力されるシフト制御信号ＳＲ、ＳＬに応じて遅延ライン１１４の遅延量を調節する。遅延モニタ１１５は、遅延ライン１１４の出力ｒｃｌｋｄｌｌが、実際のデータの経路における遅延条件と同じ遅延条件を経るように構成されている。ここで、遅延モニタ１１５は、ダミークロックバッファ、ダミー出力バッファおよびダミーロードを備え、レプリカ回路とも呼ばれる。

図２は、図１に示した各部におけるクロックおよびデータの位相関係を示すタイミングチャートである。ＤＬＬでは、外部クロックＣＬＫが印加されると、所定の時間だけ遅延した立ち上がりクロックｒｃｌｋｄｌｌと、立ち下がりクロックｆｃｌｋｄｌｌとが出力され、ＤＲＡＭコアから読み出されたデータが、データラッチによって、立ち上がりクロックｒｃｌｋｄｌｌおよび立ち下がりクロックｆｃｌｋｄｌｌに同期される。データラッチにより、立ち上がりクロックｒｃｌｋｄｌｌおよび立ち下がりクロックｆｃｌｋｄｌｌに同期され出力されたデータは、ドライバを経てデータ出力パッドＤＱパッドを介して外部に出力される。データがデータ出力パッドＤＱパッドを介して外部に出力される時には、外部クロックＣＬＫに同期した状態になる。

しかし、このようにＤＬＬを用いて内部で使用する立ち上がりクロックおよび立ち下がりクロックを生成する場合、データを出力するための立ち上がりクロックｒｃｌｋｄｌｌおよび立ち下がりクロックｆｃｌｋｄｌｌを必要としない時、すなわち、データを読み出す動作が不要な時にも、素子に電圧が印加されている。したがって、電圧が印加されている間、ＤＬＬが動作し続けるので、素子内における電力消費が大きいという欠点がある。

例えば、デスクトップコンピュータに、ＤＬＬを備えた半導体記憶素子が用いられる場合には、電力消費が大きいという問題が生じる。特に、低電力モバイル機器に用いられる場合には、バッテリの使用時間が短いため、ユーザに不便さを感じさせることになる。
特開２００３−１３２６８０号公報

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、データの出力に用いられる命令信号を利用することにより、所定の時間だけクロックを生成するように構成されたクロック生成装置を提供することにある。

上記目的を達成するため、本発明に係る半導体記憶素子に用いられるクロックの生成装置は、内部クロック信号を受信して、制御信号に制御されて、立ち上がりクロックおよび立ち下がりクロックを生成するクロック発生器と、リード命令、ライト命令および外部アドレスに応答して、前記制御信号を生成する制御部とを備え、さらに、前記制御部が、前記リード命令により活性化されたリード信号、前記ライト命令により活性化されたライト信号、データ出力オフ信号およびバンク活性化信号に応答して、前記制御信号を生成するクロック制御器と、前記リード命令および前記外部アドレスに応答して、前記データ出力オフ信号および前記バンク活性化信号を生成するモードレジスタとを備え、前記クロック制御器が、前記データ出力オフ信号と前記バンク活性化信号とを受信して、否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を反転させる第１インバータと、該第１インバータの出力と前記ライト信号とを受信して、否定論理和する第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力を所定時間遅延させる遅延器と、前記リード信号を反転させる第２インバータと、前記遅延器の出力と前記第２インバータの出力とを受信して、ラッチするラッチ部と、該ラッチ部の出力を反転させる第３インバータとを備えることを特徴としている。

本発明によれば、データの出力に用いられる命令信号を利用し、所定時間だけクロックを生成させることによって、半導体記憶素子で用いられる電力の消費を低減することができ、これによってモバイル機器などに適した低電力用の半導体記憶素子を提供することができるという効果が得られる。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図３は、本発明の実施の形態に係るクロック生成装置を備えた半導体記憶素子を示すブロック図である。図３に示されているように、半導体記憶素子は、信号レシーバ３１１、コマンドデコーダ３１２、モードレジスタ３１３、クロック制御器３１４、クロック発生器３１５を備えている。信号レシーバ３１１は、外部から外部クロックＣＬＫおよび複数の命令信号を受信して、内部クロックｉＣＬＫを生成し、複数の命令信号をコマンドデコーダ３１２に出力する。なお、本発明では、制御部は、モードレジスタ３１３およびクロック制御器３１４で構成されているものとする。表１に、上記複数の命令信号に応じた半導体記憶素子の動作を示す。

コマンドデコーダ３１２は、受信した複数の命令信号をデコードして、リード信号ｒｄｓおよびライト信号ｗｒｓを生成する。

半導体記憶素子内のコアからデータを読み出すために、外部から、リード命令、／ＣＳ：Ｌ、／ＲＡＳ：Ｈ、／ＣＡＳ：Ｌ、／ＷＥ：Ｈが、信号レシーバ３１１を介してコマンドデコーダ３１２に印加されると、コマンドデコーダ３１２は、パルス形のリード信号ｒｄｓを出力する。すなわち、リード信号ｒｄｓは、平常時は「Ｌ」状態を維持し、リード命令が印加されると所定の時間幅の「Ｈ」形パルスとなる。

半導体記憶素子内のコアにデータを書き込むために、コマンドデコーダ３１２に、外部からライト命令、／ＣＳ：Ｌ、／ＲＡＳ：Ｈ、／ＣＡＳ：Ｌ、／ＷＥ：Ｌが印加されると、コマンドデコーダ３１２は、ライト信号ｗｒｓを「Ｌ」状態から「Ｈ」状態に遷移させる。すなわち、ライト信号ｗｒｓは、ライト命令が印加されると、「Ｈ」状態に、リード命令が印加されると、「Ｌ」状態に遷移する。

半導体記憶素子内のコアを構成する複数のバンクのうち、所定のバンクを活性化させるために、活性化命令、／ＣＳ：Ｌ、／ＲＡＳ：Ｌ、／ＷＥ：Ｈ、ＢａｎｋＡｄｄｒｅｓｓＢＡ０、ＢＡ１が印加されると、モードレジスタ３１３で、バンク活性化信号ｂａｎｋＡが「Ｌ」状態に遷移する。すなわち、バンク活性化信号ｂａｎｋＡは、複数のバンクのうち１つ以上が活性化されると、「Ｌ」状態を維持し、１つでも活性化されなければ、「Ｈ」状態を維持する。

データ出力オフ信号ｄｑｏｆｆは、平常時には「Ｈ」状態を維持し、コマンドデコーダ３１２から印加されるリード命令と、外部から印加されるアドレス信号ＡＤＤＲとを利用し、予め決定されたＣＡＳレイテンシＣＬの後、バースト長(ＢＬ:Burst Length)の間「Ｌ」状態を維持する。データ出力オフ信号ｄｑｏｆｆが、「Ｌ」状態であるＢＬの間、半導体記憶素子内のコアからデータを読み出すことができる。ここで、ＢＬは、ライト動作やリード動作の際、連続して入出力できるデータ数を意味する。例えば、ＢＬ=４であれば、２クロックの間４つのデータを入出力するという意味である。

クロック制御器３１４は、リード信号ｒｄｓの立ち上がりエッジに同期し、「Ｌ」状態に遷移し、データ出力オフ信号ｄｑｏｆｆの「Ｈ」状態への遷移より所定の時間（ｄＴ）だけ遅延して「Ｈ」状態に遷移したクロックイネーブルバー信号／ｃｌｋｅｎを出力する。

クロック発生器３１５は、クロックイネーブルバー信号／ｃｌｋｅｎが「Ｌ」状態である間、立ち上がりクロックｒｃｌｋおよび立ち下がりクロックｆｃｌｋを出力する。

図４は、図３に示した各部におけるクロックおよびデータの位相関係を示すタイミングチャートである。

図５および図６は、それぞれ、図４に示した信号を発生させるためのクロック制御器３１４、クロック発生器３１５の実施の形態に係る回路を示す図である。

図５に示したように、クロック制御器３１４は、リード信号ｒｄｓを反転させるための第１インバータＮＶ１と、データ出力オフ信号ｄｑｏｆｆ、バンク活性化信号ｂａｎｋＡおよびライト信号ｗｒｓを受信して、論理演算を行うための論理演算部５００と、論理演算部５００の出力を所定時間ｄＴ遅延させるための遅延部５２０と、第１インバータＮＶ１および遅延部５２０の出力をラッチするためのラッチ部５４０と、ラッチ部５４０の出力を反転させて、クロックイネーブルバー信号／ｃｌｋｅｎを出力するための第２インバータＮＶ２とを備えている。

論理演算部５００は、データ出力オフ信号ｄｑｏｆｆとバンク活性化信号ｂａｎｋＡとを受信して、否定論理積するためのＮＡＮＤゲートＮＤ１、ＮＡＮＤゲートＮＤ１の出力を反転させるためのインバータＮＶ３、およびインバータＮＶ３の出力とライト信号ｗｒｓとを受信して、否定論理和するためのＮＯＲゲートＮＲ１を備えている。遅延部５２０は、論理演算部５００の出力を所定時間ｄＴ遅延させるために、偶数個のインバータで形成してもよい。特に限定されるものではないが、遅延部５２０での遅延量は、１／２クロックないし２クロック程度が好ましい。これは、追加の遅延時間が確保されない状態で所定の命令が印加された場合、出力データが正常に出力されないことがあるからである。例えば、半導体記憶素子内の全てのバンクが活性化されない状態でプリチャージオール（ｐｒｅｃｈａｒｇｅａｌｌ）命令が印加された場合、追加の遅延時間が確保されなければ、最後の出力データが正常に出力されないことがある。

上述のように構成された本発明の実施の形態に係るクロック制御器３１４の動作を以下に説明する。初期状態からライト信号ｗｒｓが「Ｈ」状態で、リード信号ｒｄｓが「Ｌ」状態であれば、ノードＮ２は「Ｌ」状態、ＮＡＮＤゲートＮＤ３の出力は「Ｈ」状態、ノードＮ１は「Ｈ」状態、ＮＡＮＤゲートＮＤ２の出力は「Ｌ」状態、そしてインバータＮＶ２の出力であるクロックイネーブルバー信号／ｃｌｋｅｎは「Ｈ」状態となる。この状態は、ＮＡＮＤゲートＮＤ２とＮＤ３とのラッチによって、他の状態の入力信号が印加されるまで維持される。

この時、活性化命令が入力されると、バンク活性化信号ｂａｎｋＡは「Ｌ」状態に遷移し、リード命令が印加されるとライト信号ｗｒｓが「Ｌ」状態、ノードＮ２が「Ｈ」状態に遷移する。そして、リード命令によって、「Ｈ」パルス形のリード信号ｒｄｓが印加されるため、インバータＮＶ１の出力は「Ｌ」状態、ノードＮ３は「Ｈ」状態、クロックイネーブルバー信号／ｃｌｋｅｎは「Ｌ」状態となる。この状態はまた、他の状態の入力信号が印加されるまで維持される。

一方、クロックイネーブルバー信号／ｃｌｋｅｎが、再度「Ｈ」状態に遷移するのは次の２つの場合である。１つの場合は、ライト命令が入力された場合である。この時、ライト信号ｗｒｓが「Ｈ」状態、ノードＮ２が「Ｌ」状態であり、ＮＡＮＤゲートＮＤ２の２つの入力信号が「Ｈ」状態であるため、クロックイネーブルバー信号／ｃｌｋｅｎが「Ｈ」状態に遷移する。もう１つの場合は、バンク活性化信号ｂａｎｋＡが「Ｈ」状態であり、またデータ出力オフ信号ｄｑｏｆｆが「Ｈ」状態の場合である。この時、いずれのバンクも活性化されずデータが出力されないため、クロックイネーブルバー信号／ｃｌｋｅｎが「Ｈ」状態に遷移する。

図６は、本発明の実施の形態に係るクロック発生器３１５を示す回路図である。上述のような状態を有するクロックイネーブルバー信号／ｃｌｋｅｎが、クロック発生器３１５に印加された場合、リード命令が印加されなければ、立ち上がりクロックｒｃｌｋと立ち下がりクロックｆｃｌｋとが「Ｌ」状態を維持する。一方、リード命令が印加されると、立ち上がりクロックｒｃｌｋと立ち下がりクロックｆｃｌｋとが出力される。

クロック発生器３１５は、立ち上がりクロック生成部３１５１と、立ち下がりクロック生成部３１５２とを備えている。立ち上がりクロック生成部３１５１は、内部クロックｉＣＬＫの立ち上がりエッジに応答して立ち上がりクロックを生成し、クロックイネーブルバー信号／ｃｌｋｅｎに制御されて、立ち上がりクロックｒｃｌｋを出力する。立ち下がりクロック生成部３１５２は、内部クロックの立ち下がりエッジに応答して立ち下がりクロックを生成し、クロックイネーブルバー信号／ｃｌｋｅｎに制御されて、立ち下がりクロックｆｃｌｋを出力する。

ここで、立ち下がりクロック生成部３１５２は、立ち上がりクロックｒｃｌｋと立ち下がりクロックｆｃｌｋとの位相遅延を一致させるために、立ち下がりクロック生成部３１５２内の信号伝達経路上に１つの伝達ゲートを備えている。一方、クロック発生器３１５から出力される立ち上がりｒｃｌｋクロックおよび立ち下がりクロックｆｃｌｋの「Ｈ」形パルス幅は、それぞれ第１遅延および第２遅延の遅延時間に相当する。

図７は、本発明の実施の形態に係るクロック生成装置における各信号を示すタイミングチャートである。クロックイネーブルバー信号／ｃｌｋｅｎは、「Ｈ」パルス形のリード信号ｒｄｓに応答して「Ｌ」状態に遷移し、「ＣＡＳレイテンシＣＬ＋バースト長ＢＬ＋所定時間ｄＴ」の間「Ｌ」状態を維持し、その後「Ｈ」状態に遷移する。

図７から、クロックイネーブルバー信号／ｃｌｋｅｎが「Ｌ」状態に維持される間、立ち上がりクロックｒｃｌｋと立ち下がりクロックｆｃｌｋとが出力されることが分かる。

なお、本発明は、上記の本実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るＤＬＬを備えた半導体記憶素子の主な構成を示すブロック図である。図１に示した各部におけるクロックおよびデータの位相関係を示すタイミングチャートである。本発明の実施の形態に係るクロック生成装置を備えた半導体記憶素子を示すブロック図である。図３に示した各部におけるクロックおよびデータの位相関係を示すタイミングチャートである。本発明の実施の形態に係るクロック制御器を示す回路図である。本発明の実施の形態に係るクロック発生器を示す回路図である。本発明の実施の形態に係るクロック生成装置における各信号を示すタイミングチャートである。

符号の説明

３１１信号レシーバ
３１２コマンドデコーダ
３１３モードレジスタ
３１４クロック制御器
３１５クロック発生器

Claims

半導体記憶素子に用いられるクロックの生成装置において、
内部クロック信号を受信し、制御信号に制御されて、立ち上がりクロックおよび立ち下がりクロックを生成するクロック発生器と、
リード命令、ライト命令および外部アドレスに応答して、前記制御信号を生成する制御部とを備え、さらに、
前記制御部が、
前記リード命令により活性化されたリード信号、前記ライト命令により活性化されたライト信号、データ出力オフ信号およびバンク活性化信号に応答して、前記制御信号を生成するクロック制御器と、
前記リード命令および前記外部アドレスに応答して、前記データ出力オフ信号および前記バンク活性化信号を生成するモードレジスタとを備え、
前記クロック制御器が、
前記データ出力オフ信号と前記バンク活性化信号とを受信して、否定論理積する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を反転させる第１インバータと、
該第１インバータの出力と前記ライト信号とを受信して、否定論理和する第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力を所定時間遅延させる遅延器と、
前記リード信号を反転させる第２インバータと、
前記遅延器の出力と前記第２インバータの出力とを受信して、ラッチするラッチ部と、
該ラッチ部の出力を反転させる第３インバータと
を備えることを特徴とするクロック生成装置。
前記制御信号が、前記リード命令により活性化され、少なくともＣＡＳレイテンシおよびバースト長の間、活性化状態に維持されることを特徴とする請求項１に記載のクロック生成装置。
前記クロック制御器から出力される前記制御信号が、パルス形の前記リード信号に応答して第１論理状態に遷移し、前記データ出力オフ信号と前記バンク活性化信号との論理結合に応答して、第２論理状態に遷移するように構成されていることを特徴とする請求項１に記載のクロック生成装置。
前記クロック制御器から出力される制御信号が、予め決定された前記ＣＡＳレイテンシの間およびバースト長の間以外に、少なくとも１／２クロックの間イネーブルされることを特徴とする請求項２に記載のクロック生成装置。
前記遅延器が、少なくとも１／２クロックだけ遅延させる機能を有することを特徴とする請求項１に記載のクロック生成装置。
前記ラッチ部が、
第２ＮＡＮＤゲート及び第３ＮＡＮＤゲートを備え、
前記第２インバータの出力と前記第３ＮＡＮＤゲートの出力とが前記第２ＮＡＮＤゲートに入力され、
前記遅延器の出力と前記第２ＮＡＮＤゲートの出力とが前記第３ＮＡＮＤゲートに入力されることを特徴とする請求項１に記載のクロック生成装置。
前記リード信号が、外部からリード命令が印加された場合に、前記半導体記憶素子内のコアからデータを読み出すために、パルス形の第２論理状態の信号に遷移するように構成されていることを特徴とする請求項４に記載のクロック生成装置。
前記ライト信号が、外部からライト命令が印加された場合に、前記半導体記憶素子内のコアにデータを書き込むために、論理状態が遷移するように構成されていることを特徴とする請求項４に記載のクロック生成装置。
前記バンク活性化信号が、前記半導体記憶素子内のコアを構成する複数のバンクのうち、１つ以上のバンクを活性化させるための活性化命令が印加された場合に、論理状態が遷移するように構成されていることを特徴とする請求項４に記載のクロック生成装置。
前記データ出力オフ信号が、前記リード命令と外部から印加される所定のアドレス信号とを利用して、予め決定された前記ＣＡＳレイテンシの後、バースト長の間、前記第１論理状態に維持されるように構成されていることを特徴とする請求項１に記載のクロック生成装置。
前記クロック発生器が、
前記内部クロックの立ち上がりエッジに応答して、前記立ち上がりクロックを生成し、前記制御信号に制御されて、前記立ち上がりクロックを出力する立ち上がりクロック生成部と、
前記内部クロックの立ち下がりエッジに応答して、前記立ち下がりクロックを生成し、前記制御信号に制御されて、前記立ち下がりクロックを出力する立ち下がりクロック生成部と
を備えることを特徴とする請求項１に記載のクロック生成装置。
前記立ち上がりクロック生成部が、
前記内部クロックを受信する直列に接続された第４および第５インバータと、
該第５インバータの出力を所定時間遅延させる第１遅延手段と、
該第１遅延手段の出力と前記制御信号の出力とを否定論理和する第２ＮＯＲゲートと、
前記第５インバータの出力と前記第２ＮＯＲゲートの出力とを否定論理積する第４ＮＡＮＤゲートと、
該第４ＮＡＮＤゲートの出力を反転させ、前記立ち上がりクロックを出力する第６インバータと
を備えることを特徴とする請求項１１に記載のクロック生成装置。
前記立ち下がりクロック生成部が、
前記内部クロックを受信する第７インバータと、
該第７インバータの出力を所定時間遅延させる第２遅延手段と、
該第２遅延手段の出力と前記制御信号の出力とを否定論理和する第３ＮＯＲゲートと、
前記第７インバータの出力と前記第３ＮＯＲゲートの出力とを否定論理積する第５ＮＡＮＤゲートと、
該第５ＮＡＮＤゲートの出力を反転させ、前記立ち下がりクロックを出力する第８インバータと
を備えることを特徴とする請求項１１に記載のクロック生成装置。
前記立ち下がりクロック生成部が、前記立ち上がりクロックと前記立ち下がりクロックとの位相遅延を考慮し、前記立ち下がりクロック生成部内の信号伝達経路上に、少なくとも１つの伝達ゲートを、さらに備えることを特徴とする請求項１３に記載のクロック生成装置。