JP2000311488A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 たとえ禁止されているコマンドの入力が行わ
れても、出力が確実にＨｉ−Ｚに戻り常に正常に動作す
る半導体記憶装置を消費電流を増加せずに実現。 【解決手段】 データの入出力を行う共通の端子を有
し、データの出力をクロックoutpz に同期して行う半導
体記憶装置であって、出力データDQの出力期間に応じて
クロックを発生する出力用クロック発生回路34,51 と、
出力データをクロックに応じて出力する出力回路36とを
備え、出力用クロック発生回路は、クロックの発生を出
力データの出力が終了した後更に２周期分以上行った後
停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの入出力が
共通の端子を介して行われ、データの出力をクロックに
同期して行う半導体記憶装置（メモリ）に関し、特に複
数バンク構成のメモリセルを有し、内部の動作を外部ク
ロックから発生されたクロックに同期して行うと共に、
データの出力をクロックに同期して行うシンクロナス・
ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡ
Ｍ）に関する。

【０００２】

【従来の技術】コンピュータのメイン・メモリとして高
速ページ・モード付きのＤＲＡＭが使用されているが、
より高速化を図るため各種のＤＲＡＭが提案されてい
る。例えば、非同期式のＤＲＡＭとしては高速ページ・
モードを改良したＥＤＯ(Extended Data Out) モードや
バーストＥＤＯモードなどがあり、同期式のＤＲＡＭと
してはＳＤＲＡＭなどがある。本発明は、同期式のメモ
リに関するもので、特にＳＤＲＡＭに関する。以下、Ｓ
ＤＲＡＭを例として説明を行う。

【０００３】図１は、ＳＤＲＡＭの概略構成を示すブロ
ック構成図である。図１に示すように、メモリセルを配
列したＤＲＡＭコアは４個のバンク１１−０〜１１−３
で構成されている。このように複数のバンク構成とする
のは、各バンクを交互にアクセスするインタリーブと呼
ばれる方法を行ってデータ転送速度を高めるためであ
る。クロックバッファ２１は、外部クロックを受けて内
部クロックｃｌｋｚを発生させ、各部に供給する。各部
はこの内部クロックｃｌｋｚに同期して動作する。コマ
ンドデコーダ２２は、外部から供給されるチップ選択信
号（／ＣＳ）、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの外部
制御信号から内部の制御に使用する信号を発生させる。
アドレスバッファ２３は、外部から入力されるアドレス
信号Ａｄｄを受ける回路である。バンクセレクト２４
は、アドレス信号Ａｄｄの一部からバンク選択信号ｂｎ
ｋ＃ｚを発生する。制御信号発生回路２５は、コマンド
デコーダ２２からの制御信号やバンク選択信号ｂｎｋ＃
ｚなどから、バンクに印加する制御信号を発生する。Ｓ
ＤＲＡＭには各種の動作モードがあり、外部制御信号が
所定の状態の時のアドレス信号でどのモードであるかが
指示される。モードレジスタ２６は、この時のアドレス
信号を記憶して、モードを指示する信号を出力する。ア
ドレス信号の一部のロウアドレスはそのままバンクのロ
ウアドレスとして供給される。ＳＤＲＡＭでは、あるア
ドレスから所定のワード数分（バースト長）だけ連続し
てデータを読み出すことが行われる。コラムアドレスカ
ウンタ２７、２８は、モードに応じて読み出し時に、ア
ドレス信号の残りのコラムアドレスを受けて、連続した
コラムアドレスを高速で発生させ、バンクのコラムアド
レスとして供給する。バースト長制御回路２９は、バー
ストモード時に、バースト長のデータを連続して読み出
す制御を行う。レイテンシ制御回路３０は、／ＣＡＳレ
イテンシ（ＣＬ）を制御する回路である。ＣＬは、／Ｃ
ＡＳが入力されてから最初のデータが読み出されるまで
のクロック数であり、ＳＤＲＡＭではこれが指定可能で
あり、レイテンシ制御回路３０は指示されたＣＬでデー
タ出力が開始されるように制御を行う。

【０００４】コラム系用バンク状態信号発生回路３１
は、コマンドデコーダ２２が発生する内部活性化信号ａ
ｃｔｐｚとバンク選択信号ｂｎｋ＃ｚ（＃はバンクの番
号を示す。以下同じ）から、コラム系の信号が活性化さ
れている状態であるかを示すコラム系用バンク状態信号
ｃｒａｓ＃ｚを発生する。また、リード状態信号発生回
路３２は、バースト長及びＣＬに応じて発生されるレイ
テンシ信号ｌｑ＃ｚに応じて、リード状態信号ｒｅａｄ
ｚを発生する。コラム系活性化信号発生回路３３は、ｃ
ｒａｓ＃ｚとｒｅａｄｚから出力用クロックｏｕｔｐｚ
を発生する期間を指示する出力期間信号ｃｓｅｘを発生
する。出力用クロックバッファ３４は、ｃｓｅｘ及び外
部から入力されるクロックＣＬＫから出力用クロックｏ
ｕｔｐｚを発生する。ＦＩＦＯ３５は、バンクから読み
出されたデータを一時的に保持する部分で、出力回路３
６はＦＩＦＯ３５に保持されたデータを出力用クロック
ｏｕｔｐｚに応じて順次出力する。出力ＤＱは書込みデ
ータが入力される端子と同じ端子に出力されるので、出
力回路３６の出力はデータの出力が終了するとハイ・イ
ンピーダンス（Ｈｉ−Ｚ）状態になる。

【０００５】以上は、一般的なＳＤＲＡＭの構成であ
り、ここではこれ以上の詳しい説明は省略するが、本発
明に関係するコラム系用バンク状態信号発生回路３１、
リード状態信号発生回路３２、コラム系活性化信号発生
回路３３、出力用クロックバッファ３４、ＦＩＦＯ３５
及び出力回路３６について、図面を参照して説明する。
図２は、コラム系用バンク状態信号発生回路３１の回路
図である。上記のように、ａｃｔｐｚはコマンドデコー
ダ２２が発生する内部活性化信号であり、ｂｎｋ＃ｚは
バンク選択信号である。ａｐｒｅ＃ｘは、オートプリチ
ャージコマンドに関係する信号であり、ｄａｃｐｚはＰ
ＲＥ及びＰＡＬＬコマンド信号と呼ばれる信号で、ａ１
０ｚと共に、リセット動作などに使用される。この回路
の出力であるコラム系用バンク状態信号ｃｒａｓ＃ｚ
は、ａｃｔｐｚとｂｎｋ＃ｚを受けて活性化され、バン
クアクティブ（活性化）期間中出力され続ける。オート
プリチャージ付きコマンドの場合、バースト読み出し処
理の終了後、又はバースト中の割り込み（インタラプ
ト）や他のバンクへのアクセスによるインタラプトによ
り、ａｐｒｅ＃ｘが「低」になるパルスが出力されて、
ラッチが反転してリセットが行われる。

【０００６】許されないコマンド入力であるが、プリチ
ャージ付き読み出し動作で、異なるバンクへの書込みコ
マンドでインタラプトされると、ａｐｒｅ＃ｘが「低」
になるため、ｃｒａｓ＃ｚは「低」になる。この時、他
のバンクのｃｒａｓ＃ｚも同様に「低」になる。図３
は、リード状態信号発生回路３２の回路図であり、図４
はその動作を示すタイムチャートである。信号ｃｍｃｐ
ｚはコラム系のクロックであり、信号ｓｔｔｘは起動時
にデバイスをリセットする信号であり、ｗｒｔｃｚは書
き込みコマンドが入力された時に「高」になる信号であ
る。ｌｑ０ｚ、ｌｑ１ｚは、ＣＬが２の時にはｌｑ０ｚ
のみが出力され、ＣＬが３の時にはｌｑ０ｚとｌｑ１ｚ
が出力される。ｌｑ０ｚ、ｌｑ１ｚは、バースト長の長
さ分の「高」期間を有する信号で、立ち上がりのタイミ
ングはそれぞれＣＬに対応している。ＣＬが２の時に
は、ｌｑ０ｚの立ち上がりに応じて出力のリード状態信
号ｒｅａｄｚが「高」になり、ｌｑ０ｚをＤ型フリップ
・フロップ４０で１クロック分遅らせ、その立ち下がり
に応じてｒｅａｄｚが「低」になる。ＣＬが３の時に
は、ｌｑ０ｚの立ち上がりに応じてｒｅａｄｚが「高」
になり、ｌｑ１ｚをＤ型フリップ・フロップ４０で１ク
ロック分遅らせ、その立ち下がりに応じてｒｅａｄｚが
「低」になる。従って、リード状態信号ｒｅａｄｚは、
データの出力期間より１クロック分長い期間を示す信号
である。

【０００７】図５は、ＦＩＦＯ回路３５の回路構成図で
ある。ＳＤＲＡＭでは、データの読み出しはパイプライ
ン処理で行われると共に、データの出力はクロックに同
期して行われる。そのため、バンクから読み出したデー
タを一旦格納して、先に格納したデータからクロックに
同期して順に出力するためＦＩＦＯ回路３５が設けられ
る。ｒｄｒｖ＃ｚは、リードデータバス駆動信号であ
り、ｉｒｄ＃ｘ／ｚはリードデータである。入力ポイン
タ用カウンタ４１は、リード状態信号ｒｅａｄｚが
「低」の時は入力ポインタをすべて「低」にリセット
し、カウンタも０番目にリセットする。ｒｅａｄｚが
「高」の時はポインタがイネーブル状態になる。出力ポ
インタ用カウンタ４２は、ｒｅａｄｚが「低」の時は出
力ポインタ用カウンタが０番目にリセットされ、ｒｅａ
ｄｚが「高」になるとカウンタがイネーブル状態にな
り、出力用クロックｏｕｔｐｚの立ち下がりエッジをト
リガとしてカウント値が遷移する。出力ポインタ信号発
生回路４３は、データラッチ４５にラッチされているデ
ータの選択信号発生回路であり、出力ポインタ用カウン
タ４２から出力される信号ｐｏｅｎ＃ｚに従って、信号
ｐｏ＃ｚを出力する。データマスクの制御もこの出力ポ
インタ信号発生回路４３が行う。データリセット回路４
４は、データラッチ４５にラッチされているデータをリ
セットする。ｒｅａｄｚが「高」の時にイネーブル状態
になる。データラッチ回路は、ＦＩＦＯにおけるデータ
ラッチ回路である。リードデータｉｒｄ＃ｘ／ｚは、ポ
インタ信号ｐｉ＃ｚによって選択されたラッチ回路に入
力される。ｉｒｄ＃ｘ／ｚの駆動が終了するとポインタ
が切り替わり、次のデータは次のラッチ回路に入力され
る。ラッチ回路にラッチされたデータの出力が終了する
と、データリセット信号ｄｒｓｔ＃ｘにより、ラッチ回
路がリセットされる。出力コントロール回路４６は、出
力ポインタ信号ｐｏ＃ｚによって選択されたデータｄｌ
＃ｘ／ｚを出力用クロックｏｕｔｐｚが「高」の間に出
力回路３６に転送する。

【０００８】以上のような構成により、ＦＩＦＯ回路３
５は、バンクから読み出したデータを一旦記憶して、デ
ータを順次出力する。データの出力が終了すると、出力
回路３６の出力がハイ・インピーダンス（Ｈｉ−Ｚ）に
なるようなハイ・インピーダンス・データを出力する。
図６は、コラム系活性化信号発生回路３３の回路図であ
る。図示のように、この回路は、コラム系用バンク状態
信号ｃｒａｓ＃ｚとリード状態信号ｒｅａｄｚが活性化
されている（アクティブ）間有効なコラム系活性化信号
ｃｓｅｘを出力する。従って、ｃｓｅｘはｒｅａｄｚよ
り早く有効となり、ｒｅａｄｚと同時に有効でなくな
る。すなわち、データの出力期間より早く有効となり、
データの出力期間が終了してから１クロック周期遅れて
有効でなくなる信号である。

【０００９】図７は、出力用クロックバッファ３４の回
路図である。この回路は、コラム系活性化信号ｃｓｅｘ
が有効な間、外部から入力されるクロックＣＬＫから出
力用クロックｏｕｔｐｚを発生させる。従って、出力用
クロックｏｕｔｐｚは、データの出力期間より早く発生
され、データの出力期間が終了してから１パルスだけ余
計に出力される。

【００１０】図８は、出力回路３６の回路図である。Ｆ
ＩＦＯ回路３５からの出力は、２組の相補信号ｐｕｅ０
０ｚとｐｕｅ００ｘ、及びｐｄｅ００ｚとｐｄｅ００ｘ
として出力される。例えば、出力データＤＱが「高」と
なる場合には、ｐｕｅ００ｚとｐｄｅ００ｚが「高」
で、ｐｕｅ００ｘとｐｄｅ００ｘが「低」である。ま
た、出力データＤＱが「低」となる場合には、ｐｕｅ０
０ｚとｐｄｅ００ｚが「低」で、ｐｕｅ００ｘとｐｄｅ
００ｘが「高」である。更に、出力データＤＱをハイ・
インピーダンスにする、すなわちハイ・インピーダンス
・データは、ｐｄｅ００ｚとｐｕｅ００ｘが「高」で、
ｐｕｅ００ｚとｐｄｅ００ｘが「低」である。ｐｕｅ０
０ｚとｐｕｅ００ｘ、及びｐｄｅ００ｚとｐｄｅ００ｘ
として出力データ又はハイ・インピーダンス・データが
セットされ、２個のフリップ・フロップが対応する状態
になった上で、出力用クロックｏｕｔｐｚの立ち上がり
エッジに応じて出力ＤＱの状態が変化し、ｏｕｔｐｚの
立ち下がりエッジに応じて出力ＤＱの状態が決定され
る。従って、たとえｐｕｅ００ｚとｐｕｅ００ｘ、及び
ｐｄｅ００ｚとｐｄｅ００ｘがセットされてもｏｕｔｐ
ｚが入力されない限り、出力ＤＱの状態は変化しない。

【００１１】上記のように、出力用クロックｏｕｔｐｚ
は、データの出力期間より早く発生され、データの出力
期間が終了してから１パルスだけ余計に出力されるの
で、ＦＩＦＯ回路３５が出力データをすべて出力した後
ハイ・インピーダンス・データが出力されると、出力Ｄ
ＱはＨｉ−Ｚになる。ＦＩＦＯ回路３５は次にデータの
出力を行うまでハイ・インピーダンス・データを出力す
るので、たとえデータの出力が終了した後もデータ出力
用クロックｏｕｔｐｚが発生されても、出力回路３６の
出力ＤＱはＨｉ−Ｚ状態が維持される。しかし、出力を
行わない時にも出力用クロックを出力するとその分電流
消費が生じる。そのため、上記のように、出力用クロッ
クｏｕｔｐｚは、データの出力期間が終了してから１パ
ルスだけ余計に発生された後は発生されないようにして
いる。

【００１２】

【発明が解決しようとする課題】以上のような構成によ
り、出力ＤＱはデータの出力が終了した後はＨｉ−Ｚに
なるようにしており、通常の動作では問題なく動作す
る。ＳＤＲＡＭでは、バーストモードでのデータの読み
出し後書込みを行う場合には出力ＤＱがＨｉ−Ｚになっ
た後、外部制御信号を所定の状態にすると共に書込みデ
ータを入力するように仕様が決められており、読み出し
直後に書込みコマンドを入力することは禁止されてい
る。

【００１３】しかし、電源投入時などの電源状態が不安
定な時には、コマンドデコーダ２２で読み出しの直ぐ後
に書込みコマンドが入力されたと判断される場合が生じ
ることがある。また、上記のように仕様で決められてい
ても、誤ってそのようなコマンドが入力される場合が想
定される。このような場合、書込み先が他のバンクであ
ると、出力用クロックの発生が停止され、出力ＤＱがＨ
ｉ−Ｚにならないという問題が発生する。図９はこの問
題の発生を説明する図である。

【００１４】バンク０がアクティブにされ、ｃｒａｓ０
ｚが立ち上がりコラム系活性化信号ｃｓｅｘが「低」に
立ち下がる。これに応じて出力用クロックｏｕｔｐｚの
発生が開始される。その後オートプリチャージ付きの読
み出し動作のためのコラムアドレスカウンタなどが動作
してリード状態信号ｒｅａｄｚが「高」に立ち上がり有
効になる。ここで、読み出し動作が終了しないうちにバ
ンク３への書込みコマンドが発生すると、オートプリチ
ャージを行うために、コラム系用バンク状態信号ｃｒａ
ｓ＃ｚも同様にすべて「低」になる。また、書込みコマ
ンドが入力されたために、リード状態信号ｒｅａｄｚは
「低」になり、非活性化される。そのため、コラム系活
性化信号ｃｓｅｘは「高」になり、データの出力が行わ
れた状態で、出力用クロックの発生が停止し、出力ＤＱ
はＨｉ−Ｚに戻らずに、データの出力が行われた状態が
維持されることになる。

【００１５】通常のシステムでは、電源投入後にリセッ
トコマンドを入力してデバイスを初期化するが、これで
もデバイスの出力をＨｉ−Ｚに戻すことができず、シス
テムが正常に動作しなくなるという問題が生じる。本発
明は、このような問題を解決するもので、たとえ禁止さ
れているコマンドの入力が行われても、出力がＨｉ−Ｚ
に戻り、常に正常に動作する半導体記憶装置の実現を目
的とする。

【００１６】

【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体記憶装置は、どのようなコマンドの
組合せに対しても、常に出力用クロックの発生を従来よ
り更に１パルス余計に行い、出力回路がハイ・インピー
ダンス・データを出力する状態になるようにする。

【００１７】すなわち、本発明の半導体記憶装置は、デ
ータの入出力を行う共通の端子を有し、データの出力を
クロックに同期して行う半導体記憶装置であって、出力
データの出力期間に応じてクロックを発生する出力用ク
ロック発生回路と、出力データをクロックに応じて出力
する出力回路とを備え、出力用クロック発生回路は、ク
ロックの発生を出力データの出力が終了した後更に２周
期分行った後停止することを特徴とする。

【００１８】従来は出力用クロックの発生は、出力デー
タの出力が終了した後１周期分余計に行っていただけで
ある。そのため、読み出し直後に書込みコマンドが入力
されると、出力回路がハイ・インピーダンス・データを
出力してＨｉ−Ｚになる前に出力クロックの発生が停止
して、出力回路がＨｉ−Ｚにならなかった。これに対し
て、本発明によれば、常に１周期分余計に、すなわち２
周期分余計に出力用クロックが発生し、上記のような場
合でも１周期余計にクロックが発生されるので、必ず出
力回路はハイ・インピーダンス・データを出力してＨｉ
−Ｚになる。出力クロックは従来に比べて１周期分余計
に発生されるので、その分消費電流は増加するが、１周
期分余計なだけであり、消費電流は十分に低減できる。

【００１９】本発明の半導体記憶装置は、これまで説明
したように、出力データの出力期間に相当する期間を、
終了時点がクロックの１周期分延長したリード状態信号
を発生するリード状態信号発生回路と、リード状態信号
が有効な間、出力データを一時的に保持して出力回路に
出力し、出力データの出力後出力回路の出力をハイ・イ
ンピーダンス状態にするハイ・インピーダンス・データ
を出力するＦＩＦＯ回路と、この半導体記憶装置のメモ
リセルへのアクセス信号とリード状態信号から、リード
状態信号と同じように終了時点が出力データの出力期間
よりクロックの１周期分延長した活性化信号を発生する
活性化信号発生回路とを備える。

【００２０】出力用クロック発生回路は、活性化信号を
クロックの１周期分更に延長する延長回路を備え、この
延長回路の出力が有効な間クロックを発生させることに
より、出力データの出力が終了した後更に２周期分クロ
ックを発生することにより実現できる。また、出力用ク
ロック発生回路は、活性化信号が有効な間クロックを発
生させるクロック発生回路と、発生したクロックを１周
期分遅延させる遅延回路とを備え、この遅延回路の出力
を出力回路にクロックとして供給することによっても実
現できる。

【００２１】半導体記憶装置は、例えば、メモリセルの
複数のバンクを有するシンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）であり、アク
セス信号は、複数のバンクのいずれかをアクセスするた
めに発生されるバンク活性化信号である。

【００２２】

【発明の実施の形態】図１０は、本発明の第１実施例の
ＳＤＲＡＭの出力に関係する部分の構成を示す図であ
る。他の部分は、図１に示した従来例と同じである。図
１と比較して明らかなように、コラム系活性化信号発生
回路３３と出力用クロックバッファ３４の間のコラム系
活性化信号延長回路５１を設け、コラム系活性化信号ｃ
ｓｅｘをクロック１周期分延長して、延長コラム系活性
化信号ｃｓｅｄｌｘとする点が従来と異なる。延長コラ
ム系活性化信号ｃｓｅｄｌｘは、コラム系活性化信号ｃ
ｓｅｘの替わりに出力用クロックバッファ３４に入力さ
れる。他の部分は、図１に示した構成と同じである。

【００２３】図１１は、コラム系活性化信号延長回路５
１の構成を示す図である。この回路では、内部クロック
ｃｌｋｚで動作するフリップ・フロップで、入力される
コラム系活性化信号ｃｓｅｘをｃｌｋｚの１周期分遅延
させ、ｃｓｅｘと合成することにより延長コラム系活性
化信号ｃｓｅｄｌｘを生成している。ｃｓｅｄｌｘは、
ｃｓｅｘと同じに立ち下がって有効となり、クロック１
周期分遅れて立ち上がって有効でなくなる信号である。

【００２４】図１２は、第１実施例における動作を示す
タイムチャートであり、図９に対応する図である。図示
のように、読み出しの途中でバンク３への書込みコマン
ドが発生すると、従来と同様にリード状態信号ｒｅａｄ
ｚは「低」になり、コラム系活性化信号ｃｓｅｘは
「高」になるが、延長コラム系活性化信号ｃｓｅｄｌｘ
は更に１周期「低」の状態を維持するので、出力用クロ
ックｏｕｔｐｚが１パルス余計に発生される。この時に
は、ＦＩＦＯ回路３５にはハイ・インピーダンス・デー
タが用意されているので、ｏｕｔｐｚの最後のパルスに
よりこのハイ・インピーダンス・データが出力回路３６
にセットされ、出力回路３６の出力ＤＱはＨｉ−Ｚにな
る。

【００２５】第１実施例では、コラム系活性化信号延長
回路５１はコラム系活性化信号ｃｓｅｘをｃｌｋｚの１
周期分延長したが、異常事態が発生しても出力ＤＱがよ
り確実にＨｉ−Ｚになるように、延長する長さを更に長
くしてもよい。図９に示すように、コラム系活性化信号
ｃｓｅｘは実際に出力ＤＱからの出力を行う２周期前か
ら有効になっており、出力用クロックｏｕｔｐｚの初め
の２個は実際には使用されていない。そこで、出力用ク
ロックｏｕｔｐｚを１周期分遅延させても特に問題は生
じない。第２実施例ではこの点を利用して簡単な回路
で、異常事態が発生しても出力ＤＱが確実にＨｉ−Ｚに
なるようにする。

【００２６】図１４は、本発明の第２実施例のＳＤＲＡ
Ｍの出力に関係する部分の構成を示す図である。他の部
分は、図１に示した従来例と同じである。従来例と比較
して明らかなように、出力用クロックバッファ３４の出
力する出力用クロックｏｕｔｐｚをクロックの１周期分
遅延させる出力クロック遅延回路５２を設けた点が異な
る。出力クロック遅延回路５２は、ｏｕｔｐｚを１周期
分遅延させた遅延出力クロックｄｏｕｔｐｚを発生させ
る。出力回路３６にはｏｕｔｐｚの替わりにｄｏｕｔｐ
ｚが入力され、ｄｏｕｔｐｚに同期して出力が変化す
る。ｄｏｕｔｐｚはｏｕｔｐｚを１周期分遅延さた信号
であるので、実質的に１パルス余計に出力用クロックが
発生されたのと同じである。従って、図１２で説明した
のと同様に、読み出しの途中でバンク３への書込みコマ
ンドが発生しても、この最後のパルスによりこのハイ・
インピーダンス・データが出力回路３６にセットされ、
出力回路３６の出力ＤＱはＨｉ−Ｚになる。なお、前述
のように、出力用クロックｏｕｔｐｚの初めの２個は実
際には使用されていないので、このような遅延を行って
も出力の開始における問題は発生しない。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
電源投入時や正規でないコマンドが入力された場合に
も、出力回路の出力を確実にハイ・インピーダンスにす
ることができ、しかも消費電流の増加は少なくできる。

【図面の簡単な説明】

【図１】シンクロナス・ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）の概略構成を示すブロック
図である。

【図２】コラム系バンク状態信号発生回路の回路図であ
る。

【図３】リード状態信号発生回路の回路図である。

【図４】リード状態信号発生回路の動作を示すタイムチ
ャートである。

【図５】ＦＩＦＯ回路の回路図である。

【図６】コラム系活性化信号発生回路の回路図である。

【図７】出力用クロックバッファの回路図である。

【図８】出力回路の回路図である。

【図９】従来例で異常事態に伴って発生する問題を説明
するタイムチャートである。

【図１０】本発明の第１実施例のブロック構成図であ
る。

【図１１】実施例のコラム系活性化信号延長回路の回路
図である。

【図１２】第１実施例の動作を示すタイムチャートであ
る。

【図１３】本発明の第２実施例のブロック構成図であ
る。

【符号の説明】

１１−０，１１−１…バンク（ＤＲＡＭコア） ３１…コラム系用バンク状態信号発生回路 ３２…リード状態信号発生回路 ３３…コラム系活性化信号発生回路 ３４…出力用クロックバッファ ３５…ＦＩＦＯ回路 ３６…出力回路 ５１…コラム系活性化信号延長回路 ５２…出力クロック遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 悟 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA03 BA21 BA29 CA11 CA16 5F083 AD00 GA11 LA07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データの入出力を行う共通の端子を有
   し、データの出力をクロックに同期して行う半導体記憶
   装置であって、 出力データの出力期間に応じて前記クロックを発生する
   出力用クロック発生回路と、 出力データを前記クロックに応じて出力する出力回路と
   を備え、 前記出力用クロック発生回路は、前記クロックの発生を
   前記出力データの出力が終了した後更に２周期分以上行
   った後停止することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置であっ
   て、 前記出力データの出力期間に相当する期間を、終了時点
   が前記クロックの１周期分延長したリード状態信号を発
   生するリード状態信号発生回路と、 前記リード状態信号が有効な間、前記出力データを一時
   的に保持して前記出力回路に出力し、前記出力データの
   出力後前記出力回路の出力をハイ・インピーダンス状態
   にするハイ・インピーダンス・データを出力するＦＩＦ
   Ｏ回路と、 当該半導体記憶装置のメモリセルへのアクセス信号と前
   記リード状態信号から、前記リード状態信号と同じよう
   に終了時点が前記出力データの出力期間より前記クロッ
   クの１周期分延長した活性化信号を発生する活性化信号
   発生回路とを備える半導体記憶装置。
3. 【請求項３】 請求項２に記載の半導体記憶装置であっ
   て、 前記出力用クロック発生回路は、前記活性化信号を前記
   クロックの１周期分以上更に延長する延長回路を備え、
   該延長回路の出力が有効な間前記クロックを発生させる
   半導体記憶装置。
4. 【請求項４】 請求項２に記載の半導体記憶装置であっ
   て、 前記出力用クロック発生回路は、前記活性化信号が有効
   な間前記クロックを発生させるクロック発生回路と、発
   生した前記クロックを１周期分以上遅延させる遅延回路
   とを備え、該遅延回路の出力を前記出力回路に前記クロ
   ックとして供給する半導体記憶装置。
5. 【請求項５】 請求項２に記載の半導体記憶装置であっ
   て、 当該半導体記憶装置は、メモリセルの複数のバンクを有
   するシンクロナス・ダイナミック・ランダム・アクセス
   ・メモリ（ＳＤＲＡＭ）であり、 前記アクセス信号は、前記複数のバンクのいずれかをア
   クセスするために発生されるバンク活性化信号である半
   導体記憶装置。