JP4864187B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有するメモリコアを備えた半導体集積回路に関し、特に、外部から供給されるコマンドに応じてメモリコアを動作させる半導体集積回路に関する。
また、本発明は、メモリコアおよびその制御回路を有する複数のバンクを備えた半導体集積回路に関する。
さらに、本発明は、クロック信号に同期してメモリコアを動作させる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。この格差を縮小するために、SDRAM（Synchronous DRAM）、FCRAM（Fast Cycle RAM）等の高速メモリが開発されている。SDRAM等のメモリは、外部から供給されるコマンド信号に応じて、読み出し動作、書き込み動作、あるいはリフレッシュ動作等を実行する。
【０００３】
図１２は、従来のSDRAMの主要部の一例を示している。
SDRAMは、外部からコマンド信号CMDを受ける入力バッファ１と、コマンド信号CMDを解読しコマンド制御信号CMDCONを生成するコマンドデコーダ２と、制御回路３およびメモリコア４を含むバンクBK0、BK1、BK2、BK3とを有している。メモリコア４は、図示しない複数のメモリセル、ワードデコーダ、センスアンプ、プリチャージ回路等を有している。
【０００４】
制御回路３は、コマンドデコーダ２から複数のコマンド制御信号CMDCONを受け、これら制御信号CMDCONに応じてメモリコア４の動作を制御する複数のタイミング信号TIMを出力している。制御回路３は、タイミング信号TIMをそれぞれ生成するタイミング信号生成回路３ａと、メモリコア４の動作状態に応じて所定のタイミング信号生成回路３ａの動作を制御する判定回路３ｂと、タイミング信号生成回路３ａおよび判定回路３ｂを制御する内部制御回路３ｃとを有している。各判定回路３ｂは、自身が制御するタイミング信号生成回路３ａの動作中に、新たなコマンド制御信号CMDCONの受け付けを禁止する機能を有している。ここで、受け付けが禁止されるコマンドは、一般にイリーガルコマンドと称されている。例えば、読み出し動作に関係するタイミング信号生成回路３ａを制御する判定回路３ｂは、このタイミング信号生成回路３ａの動作中、読み出しコマンドの受け付けを禁止する。この場合、イリーガルコマンドは、読み出し動作中に供給された読み出しコマンドになる。
【０００５】
どの動作状態のときにどのコマンドがイリーガルコマンドになるかは、SDRAMのデータシート等に記載されている。このため、イリーガルコマンドは、通常の動作ではSDRAMに供給されない。万一、イリーガルコマンドが供給されたときに誤動作を防止するため、判定回路３ｂは、タイミング信号生成回路３ａを制御している。
【０００６】
【発明が解決しようとする課題】
ところで、上述した制御回路３では、タイミング信号生成回路３ａごとに判定回路３ｂが形成され、これ等判定回路３ｂがタイミング信号生成回路３ａの実際の動作に基づいてイリーガルコマンドを個別に判定し、誤動作を防止している。制御回路３において、タイミング信号生成回路３ａは、図示した以外にも多数形成されており、イリーガルコマンドになる動作状態の組み合わせは多数ある。このため、全ての組み合わせを考慮してその判定回路３ｂを形成することは容易でない。また、多くの判定回路３ｂを形成することは、チップサイズが増大する要因になる。
【０００７】
また、図１２に示したSDRAMのように、複数のバンクを有するSDRAMにおいては、イリーガルコマンドの判定はより複雑になる。例えば、読み出し動作中に供給される読み出しコマンドは、同一のバンクに対する場合イリーガルコマンドになるが、異なるバンクに対する場合正常なコマンド（リーガルコマンド）になる。このため、従来、制御回路３は、各バンクBK0-BK3にそれぞれ形成され、個別にイリーガルコマンドを判定している。
【０００８】
また、新製品等の開発の際に、コマンド体系が変更されたり、新たな機能が追加される場合、その都度、イリーガルコマンドになる動作状態の組み合わせを考えなくてはならない。その結果、従来の制御回路３を単純に利用できず、設計工数が増大するという問題があった。
本発明の目的は、イリーガルコマンドを簡易かつ確実に判定できる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、複数のメモリセルを有するメモリコアとコマンドデコーダとマスク回路と制御回路とを備えている。コマンドデコーダは、外部から供給されるコマンド信号を解読し、コマンド制御信号を生成する。マスク回路は、コマンド制御信号を受けてその後のメモリコアの動作状態を把握し、新たに供給されるコマンド制御信号が受け付け不可能なときにマスク信号を活性化する。すなわち、マスク回路は、制御回路の動作状態からではなく、供給されるコマンド信号から制御回路およびメモリコアの動作を把握する。制御回路は、マスク信号の活性化時に、コマンド制御信号に応じるメモリコアの動作を禁止する。
【００１０】
イリーガルコマンドは、マスク回路のみで判定される。このため、制御回路には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作を、マスク回路を使用して簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路が本来実行する機能のみを行えばよく、設計効率が向上する。
【００１１】
本発明の半導体集積回路では、制御回路は入力回路を備えている。入力回路は、コマンド制御信号およびマスク信号を受け、マスク信号の活性化時にコマンド制御信号の取り込みを禁止する。すなわち、入力回路は、制御回路が受け付け可能なコマンドと、受け付け不可能なコマンドとを選別する。このため、制御回路の入口でイリーガルコマンドに対する制御ができ、制御回路をより簡易に構成できる。
【００１２】
本発明の半導体集積回路では、制御回路およびメモリコアは、クロック信号に同期してそれぞれ動作する。マスク回路は、クロック信号のクロック数に基づいてマスク信号を活性化する。このため、特に、クロック同期式の半導体集積回路において、正確なタイミングでマスク信号が生成される。
本発明の半導体集積回路は、メモリコアおよび制御回路を有する複数のバンクを備えている。マスク回路は、コマンド制御信号およびバンク選択信号を受け、その後の各バンクのメモリコアの動作状態をそれぞれ把握する。そして、マスク回路は、所定のバンクに対して新たに供給されるコマンド信号が受け付け不可能なときに、各バンクの制御回路に対応するマスク信号をそれぞれ活性化する。
【００１３】
したがって、複数のバンクを有する半導体集積回路においても、各バンクの制御回路は、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作をマスク回路を使用して簡易かつ確実に防止できる。
本発明の半導体集積回路は、読み出し動作または書き込み動作を連続して実行する回数であるバースト長が所定以上のときに、読み出し動作または書き込み動作をアドレスの連続する複数のバンクに対して順次に実行するインタリーブ機能を有する。インタリーブ機能を有する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。各図面において太線で示した信号線は、複数本で構成されている。太線が接続されたブロックの一部は、複数の回路で構成されている。以降の説明では、“クロック信号CLK”を“CLK信号”のように、信号名を略す場合がある。
【００１５】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用してSDRAMとして形成されている。
このSDRAMは、クロックバッファ１０と、入力バッファ１２、１４、１６と、コマンドデコーダ１８と、マスク回路２０と、制御回路２２およびメモリコア２４を有するバンクBK0、BK1、BK2、BK3とを有している。メモリコア２４は、図示しない複数のメモリセル、ワードデコーダ、センスアンプ、プリチャージ回路等を有している。なお、図１では、データ信号に対応する回路は示されていない。
【００１６】
クロックバッファ１０は、外部からクロック信号CLKを受け、受けたクロック信号CLKを内部クロック信号CLKMZとしてチップ内の各回路に出力している。入力バッファ１２は、外部からコマンド信号CMDを受け、受けた信号を内部コマンド信号CMD1として出力している。入力バッファ１４は、外部からバンクBK0-BK3を選択するバンクアドレス信号BADを受け、受けた信号を内部バンクアドレス信号IBADとして出力している。バンクアドレス信号BADは、２ビットで構成されている。入力バッファ１６は、外部からアドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。コマンドデコーダ１８は、CMD1信号を受け、受けた信号を解読し、解読結果に応じるコマンド制御信号CMD2を出力している。コマンド制御信号CMD2は、全てのバンクBK0-BK3に供給されている。
【００１７】
マスク回路２０は、CMD2信号およびIBAD信号を受け、各バンクBK0-BK3にマスク信号MSK0、MSK1、MSK2、MSK3をそれぞれ出力している。マスク回路２０は、CMD2信号、IBAD信号を受け、その後の各バンクBK0-BK3の動作状態を把握し、新たに供給されるCMD2信号、IBAD信号が受け付け不可能なときにマスク信号MSK0-MSK3を活性化する機能を有している。
【００１８】
制御回路２２は、CMD2信号およびMSKn信号（n:バンク番号）を入力回路２２ａで受け、CMD2信号応じる複数のタイミング信号TIMを生成しメモリコア２４に出力している。入力回路２２ａは、MSKn信号の活性化を受け、CMD2信号の取り込みを禁止する。すなわち、入力回路２２ａは、各バンクBK0-BK3の動作状態に応じて、制御回路２２が受け付け可能なコマンドと受け付け不可能なコマンドとを選別する。このため、制御回路２２には、イリーガルコマンドを判定する従来のような判定回路は不要である。その結果、制御回路２２は、メモリコア２４の動作に必要な回路のみで構成でき、その設計は容易になる。制御回路２２は、タイミング信号TIMとして、例えば、ワード線制御信号、コラム線制御信号、アドレスデコーダ制御信号、センスアンプ制御信号、プリチャージ制御信号等を出力する。
【００１９】
メモリコア２４は、タイミング信号TIMを受け、供給されたCMD信号に応じて読み出し動作、書き込み動作、あるいはリフレッシュ動作を実行する。
図２は、マスク回路２０の詳細を示している。
マスク回路２０は、各バンクBK0-BK3にそれぞれ対応するマスク信号発生回路２６と、全バンクBK0-BK3に対応する共通マスク信号発生回路２８と、４つのOR回路３０と、４つの出力回路３２とを有している。
【００２０】
マスク信号発生回路２６は、CLKMZ信号、CMD2信号（読み出しコマンド信号RD、書き込みコマンド信号WR）、およびIBADn信号（n:バンク番号）を受け、マスク信号BMnを出力している。共通マスク信号発生回路２８は、CLKMZ信号、CMD2信号（リフレッシュコマンド信号REF、モードレジスタ設定コマンド信号MRS）を受け、マスク信号BMAを出力している。
【００２１】
OR回路３０は、BMn信号とマスク信号BMAとのOR論理を出力回路３２に出力している。出力回路３２は、受けた信号をそれぞれマスク信号MSKn（n:バンク番号）として出力している。MSKn信号は、各バンクBK0-BK3の動作を禁止するときに活性化（高レベル）される信号である。
【００２２】
図３は、マスク信号発生回路２６の詳細を示している。ここでは、バンクBK0に対応するマスク信号発生回路２６について説明する。
マスク信号発生回路２６は、入力回路３４、フリップフロップ３６、制御ゲート３８、インバータ４０、マスクタイミング生成回路４２、制御ゲート４４、４６、４８を有している。
【００２３】
入力回路３４は、IBAD0信号の高レベル時（バンクBK0の選択時）に、WRコマンド信号またはRDコマンド信号をノードN1に伝達する回路である。フリップフロップ３６は、一方のNANDゲートでノードN1信号を受け、他方のNANDゲートでパワーオンリセット信号STTZの反転信号およびノードN7、N8の信号を受けている。パワーオンリセット信号STTZは、電源が供給された後、所定の期間高レベルにされ、その後低レベルにされる信号である。フリップフロップ３６は、STTZ信号の高レベル、ノードN7、N8の信号の低レベルを受けてBM0信号を非活性化（低レベル）し、ノードN1の信号の低レベルを受けてBM0信号を活性化（高レベル）する。
【００２４】
制御ゲート３８は、BM0信号の活性化時に、CLKMZ信号を反転してクロック信号/CLK2を生成している。インバータ４０は、/CLK2信号を反転してクロック信号CLK3を生成している。
マスクタイミング生成回路４２は、ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅをCMOS伝達ゲート４２ｆ、４２ｇ、４２ｈ、４２ｉを介して直列に接続し構成されている。ラッチ回路４２ａの入力には、CMOS伝達ゲート４２ｊが接続されている。各ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、インバータおよびNORゲートの入力と出力とを互いに接続して形成されている。各ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅの出力ノードN2、N3、N4、N5、N6のレベルは、STTZ信号の高レベル時およびBM0信号の低レベル時に、それぞれ、高レベル、低レベル、高レベル、低レベル、高レベルにリセットされる。CMOS伝達ゲート４２ｊ、４２ｇ、４２ｉは、/CLK2信号が高レベルのときにオンし、CMOS伝達ゲート４２ｆ、４２ｈは、/CLK2信号が低レベルのときにオンする。マスクタイミング生成回路４２は、/CLK2信号に同期するシフトレジスタとして動作する。
【００２５】
制御ゲート４４は、STTZ信号の高レベル時またはBM0信号の低レベル時に高レベルを出力する。制御ゲート４６は、レイテンシ信号LAT2Zの活性化時（高レベル）に、ノードN4のレベルをノードN7に伝達する。制御ゲート４８は、レイテンシ信号LAT3Zの活性化時（高レベル）に、ノードN6のレベルをノードN8に伝達する。レイテンシ信号LAT2Z、LAT3Zは、読み出しコマンドを受けてから読み出しデータが出力されるまでのクロック数、あるいは、書き込みコマンドが受けてから書き込みデータを受けるまでのクロック数に対応する信号である。
【００２６】
図４は、共通マスク信号発生回路２８の詳細を示している。
共通マスク信号発生回路２８は、リフレッシュコマンドREF用の制御回路５０と、モードレジスタ設定コマンドMRS用の制御回路５２と、OR回路５４を有している。制御回路５０は、ANDゲート５０ａと、カウンタ５０ｂと、フリップフロップ５０ｃとを有している。ANDゲート５０ａは、フリップフロップ５０ｃから帰還されるマスク信号MSAREFが高レベルのときにCLKMZ信号をカウンタ５０ｂに伝達する回路である。カウンタ５０ｂは、CLKMZ信号の所定数をカウント後、カウント終了信号CENDを活性化（高レベル）する回路である。フリップフロップ５０ｃは、一方のNORゲートでリフレッシュコマンド信号REFを受け、他方のNORゲートでSTTZ信号およびCEND信号を受けている。フリップフロップ５０ｃは、STTZ信号の高レベルまたはCEND信号の高レベルを受けてMSAREF信号を非活性化（低レベル）し、REFコマンド信号の高レベルを受けてMSAREF信号を活性化（高レベル）する。
【００２７】
制御回路５２は、MRSコマンド信号を受けた後、CLKMZ信号の所定数をカウントしている期間、マスク信号MSAMRSを高レベルにする回路である。OR回路５４は、高レベルのMSAREF信号および高レベルのMSAMRS信号を、マスク信号BMAとして出力している。
図５は、本実施形態のSDRAMの制御フローの概要を示している。
【００２８】
まず、ステップＳ１において、図１に示したコマンドデコーダ１８は、外部からコマンドを取り込む。
次に、ステップＳ２において、マスク回路２０は、取り込んだコマンドを受け入れ可能か判断する。受け入れ可能の場合、制御はステップＳ４に移行する。受け入れ不可能な場合、制御はステップＳ３に移行する。
【００２９】
ステップＳ３において、マスク回路２０は、マスク信号MSKn（n:バンク番号）を活性化する。この後、制御はステップＳ４に移行する。
ステップＳ４において、各バンクBK0-BK3の制御回路２２は、MSKn信号が活性化されているかそれぞれ判断する。MSKn信号が活性化されている場合、制御は終了する。すなわち、SDRAMに供給されたコマンドは無効にされる。MSKn信号が活性化されていない場合、制御はステップＳ５に移行する。
【００３０】
ステップＳ５において、制御回路２２は、メモリコア２４にタイミング信号TIMを出力する。
次に、ステップＳ６において、メモリコア２４は、タイミングTIM信号に従い動作する。そして、制御が終了する。
このように、制御回路２２は、イリーガルコマンドの判定をしない。
【００３１】
図６は、非動作状態のSDRAMが、バンクBK0の読み出し動作を実行する際のマスク回路２０の動作を示している。
まず、SDRAMは、CLK信号に同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込み、RD信号およびIBAD0信号を高レベルにする（図６(a)）。
図３に示した入力回路３４は、RD信号を反転した信号をノードN1に伝達する（図６(b)）。フリップフロップ３６は、ノードN1の低レベルを受けてセットされ、BM0信号を高レベルにする（図６(c)）。ここで、マスク信号発生回路２６は、BM0信号が低レベルになるまで、バンクBK0に対する新たな読み出しコマンドRDおよび書き込みコマンドWRを受け付けない。図２に示したOR回路３０および出力回路３２は、高レベルのBM0信号を受け、MSK0信号を高レベルにする（図６(d)）。
【００３２】
ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、BM0信号の高レベルを制御ゲート４４を介して受け、リセット状態を解除する。制御ゲート３８は、BM0信号の高レベルを受け活性化され、/CLK2信号を出力する（図６(e)）。
/CLK2信号およびCLK3信号は、マスクタイミング生成回路４２のCMOS伝達ゲート４２ｊ、４２ｆ、４２ｇ、４２ｈ、４２ｉのゲートに供給される。マスクタイミング生成回路４２は、シフト動作し、ノードN2、N3、N4に順次にBM0信号（またはその反転信号）を伝達する（図６(f)）。
【００３３】
なお、LAT2Z信号、LAT3Z信号は、予めモードレジスタ等の設定により、それぞれ高レベル、低レベルにされている。（図６(g)）。制御ゲート４６は、LAT2Z信号の高レベルおよびノードN4の低レベルを受けてノードN7を低レベルにする（図６(h)）。フリップフロップ３６は、ノードN7の低レベルを受けてリセットされ、BM0信号を低レベルにする（図６(i)）。ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、BM0信号の低レベルを制御ゲート４４を介して受け、リセットされる（図６(j)）。制御ゲート３８は、BM0信号の低レベルを受け非活性化され、/CLK2信号の出力を停止する（図６(k)）。OR回路３０および出力回路３２は、低レベルのBM0信号を受け、MSK0信号を低レベルにする（図６(l)）。
【００３４】
このように、マスク回路２０は、読み出しコマンドRDを受けた後、所定のクロック数の期間、MSK0信号を高レベルにする。図１に示したバンクBK0の入力回路２２ａは、高レベルのMSK0信号を受けている間、新たなCMD2信号の取り込みを禁止する。制御回路２２は、その間、直前に受けた読み出しコマンドRDに従い、読み出し動作を実行する。
【００３５】
図７は、非動作状態のSDRAMが、複数のバンクが動作する際のマスク回路２０の動作を示している。
まず、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図７(a)）。マスク回路２０は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図７(b)）。この期間中、バンクBK0に対する新たなコマンドは無効にされる。
【００３６】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンド信号RD）およびBAD信号（BK1）を取り込む（図７(c)）。マスク回路２０は、バンクBK1に対応するMSK1信号を約２クロックの期間、高レベルにする（図７(d)）。この期間中、バンクBK1に対する新たなコマンドは、無効にされる。
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（書き込みコマンド信号WR）およびBAD信号（BK0）を取り込む（図７(e)）。このとき、マスク回路２０は、MSK0信号を高レベルにしている。このため、この書き込みコマンド信号WRは、無効にされる（イリーガルコマンド）。
【００３７】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンド信号RD）およびBAD信号（BK0）を取り込む（図７(f)）。このとき、MSK0信号は、低レベルに変化している。マスク回路２０は、再び、MSK0信号を約２クロックの期間、高レベルにする（図７(g)）。
また、SDRAMは、別のCLK信号の立ち上がりに同期してCMD信号（リフレッシュコマンド信号REF）を取り込む（図７(h)）。この実施形態のSDRAMは、全バンクを同時にリフレッシュ動作する機能を有している。図４に示した共通マスク信号発生回路２８は、制御回路５０で所定のクロック数をカウントしている期間、マスク信号BMAを活性化（高レベル）する。所定のクロック数は、リフレッシュ動作に必要な期間に対応する。マスク回路２０は、BMA信号を受けて、全てのMSK0-MSK3信号を活性化する（図７(i)）。全てのバンクBK1-BK3に対するコマンドは、MSK0-MSK3信号が活性化されている期間、無効にされる。
【００３８】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK2）を取り込む（図７(j)）。しかし、この読み出しコマンドRDは、無効にされる（イリーガルコマンド）。
【００３９】
以上のように構成された半導体集積回路では、マスク回路２０は、コマンド制御信号CMD2を受けてその後のメモリコア２４の動作状態を把握し、新たに供給されるコマンド制御信号CMD2が受け付け不可能なときにマスク信号MSKnを活性化する。制御回路２２は、マスク信号MSKnの活性化時に、コマンド制御信号CMD2に応じるメモリコア２４の動作を禁止する。このため、イリーガルコマンドをマスク回路２０のみで判定できる。制御回路２２には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作をマスク回路２０のみで簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路２２が本来実行する機能のみを行えばよく、設計効率を向上できる。
【００４０】
制御回路２２に形成した入力回路２２ａは、受け付け可能なコマンドと、受け付け不可能なコマンドとを選別する。このため、制御回路２２の入口でイリーガルコマンドに対応する制御ができ、制御回路２２をより簡易に構成できる。
マスク回路２０は、マスクタイミング生成回路４２でクロック信号CLKをカウントし、そのクロック数に基づいてマスク信号MSKnを活性化する。クロック同期式の半導体集積回路において、正確なタイミングでマスク信号MSKnを生成できる。
【００４１】
マスク回路２０は、コマンド制御信号CMD2および内部バンクアドレス信号IBADを受け、所定のバンクBKnに対して新たに供給されるコマンド信号CMDが受け付け不可能なときに、各バンクBKnの制御回路２２に対応するマスク信号MSKnをそれぞれ活性化する。
したがって、複数のバンクBK0-BK3を有する半導体集積回路においても、マスク回路２０が各バンクBKnごとにイリーガルコマンドを判定でき、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００４２】
図８は、本発明の半導体集積回路の第２の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
【００４３】
この実施形態では、コマンドデコーダ５６、マスク回路５８、および制御回路６０が、第１の実施形態と相違している。また、内部コマンド発生回路６２が、新たに形成されている。その他の構成は、第１の実施形態と同一である。なお、図８では、データ信号に対応する回路は示されていない。この実施形態のSDRAMは、読み出し動作または書き込み動作をアドレスの連続する複数のバンクに対して順次に実行するインタリーブ機能を有している。
【００４４】
マスク回路５８は、第１の実施形態と同様に、各バンクBK0-BK3に対応するマスク信号発生回路６４（後述）および共通マスク信号発生回路２８（図示せず）を有している。
内部コマンド発生回路６２は、バースト長が“８”のときに、コマンドデコーダ５６からのコマンド制御信号を受け、コマンド制御信号CMD3を生成する。CMD3信号は、制御回路６０の入力回路６０ａに供給されている。制御回路６０は、コマンドデコーダ６０からのCMD2信号および内部コマンド発生回路６２からのCMD3信号に基づいてTIM信号を生成する。
【００４５】
ここで、バースト長は、読み出し動作または書き込み動作を連続して実行する回数であり、モードレジスタ等（図示せず）を使用して設定される。この実施形態では、バースト長は、“４”または“８”に設定される。
マスク回路５８は、CMD2信号、CMD3信号、およびIBAD信号を受け、MSK0-MSK3信号を出力している。
【００４６】
図９は、マスク回路５８におけるマスク信号発生回路６４の詳細を示している。
マスク信号発生回路６４は、第１の実施形態のマスク信号発生回路２６（図３）における入力回路３４と同一の入力回路３４ａ、３４ｂを有している。各入力回路の出力ノードN1、N9は、フリップフロップ３６ａの一方のNANDゲートに入力されている。その他の構成は、図３に示したマスク信号発生回路２６と同一である。
【００４７】
入力回路３４ａに供給される信号は、図３に示した入力回路と同一である。入力回路３４ｂは、内部バンクアドレス信号IBAD08の高レベル時（バンクBK0の選択時）に、書き込みコマンド信号WR8、読み出しコマンド信号RD8をノードN9に伝達する回路である。IBAD08信号、WR8信号、RD8信号は、バースト長に“８”が設定されている時、内部コマンド発生回路６２から出力される信号である。
【００４８】
図１０は、バースト長が“４”のときのSDRAMの読み出し動作を示している。基本の動作は、上述した図６および図７と同じである。
まず、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図１０(a)）。マスク回路５８は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図１０(b)）。この期間中、バンクBK0に対する新たなコマンドは、無効にされる。また、CLK信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ入出力端子DQ（図示せず）からバースト長に対応する読み出しデータQ0、Q1、Q2、Q3が順次に出力される。
【００４９】
図１１は、バースト長が“８”のときのSDRAMの読み出し動作を示している。
まず、図１０と同様に、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図１１(a)）。マスク回路５８は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図１１(b)）。この期間中、バンクBK0に対する新たなコマンドは、無効にされる。図８に示した内部コマンド発生回路６２は、コマンドデコーダ５６からのコマンド制御信号を受け、読み出しコマンドRDを取り込み後の２番目CLKMZ信号の立ち上がり同期してCMD3信号（読み出しコマンドRD8）を活性化（高レベル）する（図１１(d)）。マスク回路５８は、CMD3信号を受け、バンクBK1に対応するMSK1信号を約２クロックの期間、高レベルにする（図１１(d)）。この期間中、バンクBK1に対する新たなコマンドは、無効にされる。バンクBK0の制御回路６０は、CMD2信号およびMSK0信号を受けてメモリコア２４を制御し読み出し動作を実行する。引き続いて、バンクBK1の制御回路６０は、CMD3信号およびMSK1信号を受けてメモリコア２４を制御し読み出し動作を実行する。この結果、バースト長に対応して、バンクBK0からの読み出しデータQ0、Q1、Q2、Q3およびバンクBK1から読み出しデータQ4、Q5、Q6、Q7が、データ入出力端子DQから連続して出力される。すなわち、アドレスの連続する複数のバンクに対してインタリーブ動作が実行される。
【００５０】
この実施形態の半導体集積回路においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、マスク回路５８は、コマンドデコーダ５６からのコマンド制御信号CMD2およびインタリーブ動作において使用する内部コマンド派生回路６２からのコマンド制御信号CMD3を受け、アドレスの連続するバンクBKnのマスク信号MSKnを連続して活性化する。このため、インタリーブ機能を有する半導体集積回路においても、マスク回路５８は、イリーガルコマンドを判定でき、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００５１】
なお、上述した第１の実施形態では、本発明を４つのバンクBK0-BK3を有するSDRAMに適用した例について述べた。これに限定されず、本発明をバンクを有しないSDRAMに適用してもよい。
上述した第１の実施形態では、本発明をCLK信号に同期して動作するSDRAMに適用した例について述べた。これに限定されず、本発明をクロック非同期のDRAMに適用してもよい。
【００５２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５３】
【発明の効果】
本発明の半導体集積回路では、イリーガルコマンドをマスク回路のみで判定できる。このため、制御回路には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路が本来実行する機能のみを行えばよく、設計効率を向上できる。
【００５４】
本発明の半導体集積回路では、制御回路の入口でイリーガルコマンドに対応する制御ができ、制御回路をより簡易に構成できる。
本発明の半導体集積回路では、特に、クロック同期式の半導体集積回路において、正確なタイミングでマスク信号を生成できる。
本発明の半導体集積回路では、複数のバンクを揺する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００５５】
本発明の半導体集積回路では、インタリーブ機能を有する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【図面の簡単な説明】
【図１】第１の実施形態を示すブロック図である。
【図２】図１のマスク回路の詳細を示すブロック図である。
【図３】図２のマスク信号発生回路の詳細を示す回路図である。
【図４】図２の共通マスク信号発生回路の詳細を示す回路図である。
【図５】第１の実施形態におけるSDRAMの制御フローの概要を示すフローチャートである。
【図６】第１の実施形態におけるマスク回路の動作を示すタイミング図である。
【図７】第１の実施形態におけるマスク回路の動作を示すタイミング図である。
【図８】第２の実施形態を示すブロック図である。
【図９】図８のマスク信号発生回路の詳細を示す回路図である。
【図１０】第２の実施形態におけるマスク回路の動作を示すタイミング図である。
【図１１】第２の実施形態におけるマスク回路の動作を示すタイミング図である。
【図１２】従来のSDRAMを示すブロック図である。
【符号の説明】
１０ クロックバッファ
１２、１４、１６ 入力バッファ
１８ コマンドデコーダ
２０ マスク回路
２２ 制御回路
２４ メモリコア
２６ マスク信号発生回路
２８ 共通マスク信号発生回路
３０ OR回路
３２ 出力回路
３４ 入力回路
３６ フリップフロップ
３８ 制御ゲート
４０ インバータ
４２ マスクタイミング生成回路
４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅ ラッチ回路
４２ｆ、４２ｇ、４２ｈ、４２ｉ、４２ｊ CMOS伝達ゲート
４４、４６、４８ 制御ゲート
５０、５２ 制御回路
５４ OR回路
５６ コマンドデコーダ
５８ マスク回路
６０ 制御回路
６２ 内部コマンド発生回路
AD アドレス信号
BAD バンクアドレス信号
BK0、BK1、BK2、BK3 バンク
BM0、BM1、BM2、BM3 マスク信号
BMA マスク信号
CLK クロック信号
/CLK2、CLK3 クロック信号
CLKMZ 内部クロック信号
CMD コマンド信号
IBAD2 内部バンクアドレス信号
CMD1 内部コマンド信号
CMD2、CMD3 コマンド制御信号
IAD 内部アドレス信号
IBAD 内部バンクアドレス信号
LAT2Z、LAT3Z レイテンシ信号
MRS モードレジスタ設定コマンド信号
MSAMRS マスク信号
MSAREF マスク信号
MSK0、MSK1、MSK2、MSK3 マスク信号
N1、N2、N3、N4、N5、N6、N7、N8、N9 ノード
RD、RD8 読み出しコマンド
REF リフレッシュコマンド信号
STTZ パワーオンリセット信号
TIM タイミング信号
WR、WR8 書き込みコマンド
【発明の属する技術分野】
本発明は、メモリセルを有するメモリコアを備えた半導体集積回路に関し、特に、外部から供給されるコマンドに応じてメモリコアを動作させる半導体集積回路に関する。
また、本発明は、メモリコアおよびその制御回路を有する複数のバンクを備えた半導体集積回路に関する。
さらに、本発明は、クロック信号に同期してメモリコアを動作させる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。この格差を縮小するために、SDRAM（Synchronous DRAM）、FCRAM（Fast Cycle RAM）等の高速メモリが開発されている。SDRAM等のメモリは、外部から供給されるコマンド信号に応じて、読み出し動作、書き込み動作、あるいはリフレッシュ動作等を実行する。
【０００３】
図１２は、従来のSDRAMの主要部の一例を示している。
SDRAMは、外部からコマンド信号CMDを受ける入力バッファ１と、コマンド信号CMDを解読しコマンド制御信号CMDCONを生成するコマンドデコーダ２と、制御回路３およびメモリコア４を含むバンクBK0、BK1、BK2、BK3とを有している。メモリコア４は、図示しない複数のメモリセル、ワードデコーダ、センスアンプ、プリチャージ回路等を有している。
【０００４】
制御回路３は、コマンドデコーダ２から複数のコマンド制御信号CMDCONを受け、これら制御信号CMDCONに応じてメモリコア４の動作を制御する複数のタイミング信号TIMを出力している。制御回路３は、タイミング信号TIMをそれぞれ生成するタイミング信号生成回路３ａと、メモリコア４の動作状態に応じて所定のタイミング信号生成回路３ａの動作を制御する判定回路３ｂと、タイミング信号生成回路３ａおよび判定回路３ｂを制御する内部制御回路３ｃとを有している。各判定回路３ｂは、自身が制御するタイミング信号生成回路３ａの動作中に、新たなコマンド制御信号CMDCONの受け付けを禁止する機能を有している。ここで、受け付けが禁止されるコマンドは、一般にイリーガルコマンドと称されている。例えば、読み出し動作に関係するタイミング信号生成回路３ａを制御する判定回路３ｂは、このタイミング信号生成回路３ａの動作中、読み出しコマンドの受け付けを禁止する。この場合、イリーガルコマンドは、読み出し動作中に供給された読み出しコマンドになる。
【０００５】
どの動作状態のときにどのコマンドがイリーガルコマンドになるかは、SDRAMのデータシート等に記載されている。このため、イリーガルコマンドは、通常の動作ではSDRAMに供給されない。万一、イリーガルコマンドが供給されたときに誤動作を防止するため、判定回路３ｂは、タイミング信号生成回路３ａを制御している。
【０００６】
【発明が解決しようとする課題】
ところで、上述した制御回路３では、タイミング信号生成回路３ａごとに判定回路３ｂが形成され、これ等判定回路３ｂがタイミング信号生成回路３ａの実際の動作に基づいてイリーガルコマンドを個別に判定し、誤動作を防止している。制御回路３において、タイミング信号生成回路３ａは、図示した以外にも多数形成されており、イリーガルコマンドになる動作状態の組み合わせは多数ある。このため、全ての組み合わせを考慮してその判定回路３ｂを形成することは容易でない。また、多くの判定回路３ｂを形成することは、チップサイズが増大する要因になる。
【０００７】
また、図１２に示したSDRAMのように、複数のバンクを有するSDRAMにおいては、イリーガルコマンドの判定はより複雑になる。例えば、読み出し動作中に供給される読み出しコマンドは、同一のバンクに対する場合イリーガルコマンドになるが、異なるバンクに対する場合正常なコマンド（リーガルコマンド）になる。このため、従来、制御回路３は、各バンクBK0-BK3にそれぞれ形成され、個別にイリーガルコマンドを判定している。
【０００８】
また、新製品等の開発の際に、コマンド体系が変更されたり、新たな機能が追加される場合、その都度、イリーガルコマンドになる動作状態の組み合わせを考えなくてはならない。その結果、従来の制御回路３を単純に利用できず、設計工数が増大するという問題があった。
本発明の目的は、イリーガルコマンドを簡易かつ確実に判定できる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、複数のメモリセルを有するメモリコアとコマンドデコーダとマスク回路と制御回路とを備えている。コマンドデコーダは、外部から供給されるコマンド信号を解読し、コマンド制御信号を生成する。マスク回路は、コマンド制御信号を受けてその後のメモリコアの動作状態を把握し、新たに供給されるコマンド制御信号が受け付け不可能なときにマスク信号を活性化する。すなわち、マスク回路は、制御回路の動作状態からではなく、供給されるコマンド信号から制御回路およびメモリコアの動作を把握する。制御回路は、マスク信号の活性化時に、コマンド制御信号に応じるメモリコアの動作を禁止する。
【００１０】
イリーガルコマンドは、マスク回路のみで判定される。このため、制御回路には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作を、マスク回路を使用して簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路が本来実行する機能のみを行えばよく、設計効率が向上する。
【００１１】
本発明の半導体集積回路では、制御回路は入力回路を備えている。入力回路は、コマンド制御信号およびマスク信号を受け、マスク信号の活性化時にコマンド制御信号の取り込みを禁止する。すなわち、入力回路は、制御回路が受け付け可能なコマンドと、受け付け不可能なコマンドとを選別する。このため、制御回路の入口でイリーガルコマンドに対する制御ができ、制御回路をより簡易に構成できる。
【００１２】
本発明の半導体集積回路では、制御回路およびメモリコアは、クロック信号に同期してそれぞれ動作する。マスク回路は、クロック信号のクロック数に基づいてマスク信号を活性化する。このため、特に、クロック同期式の半導体集積回路において、正確なタイミングでマスク信号が生成される。
本発明の半導体集積回路は、メモリコアおよび制御回路を有する複数のバンクを備えている。マスク回路は、コマンド制御信号およびバンク選択信号を受け、その後の各バンクのメモリコアの動作状態をそれぞれ把握する。そして、マスク回路は、所定のバンクに対して新たに供給されるコマンド信号が受け付け不可能なときに、各バンクの制御回路に対応するマスク信号をそれぞれ活性化する。
【００１３】
したがって、複数のバンクを有する半導体集積回路においても、各バンクの制御回路は、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作をマスク回路を使用して簡易かつ確実に防止できる。
本発明の半導体集積回路は、読み出し動作または書き込み動作を連続して実行する回数であるバースト長が所定以上のときに、読み出し動作または書き込み動作をアドレスの連続する複数のバンクに対して順次に実行するインタリーブ機能を有する。インタリーブ機能を有する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。各図面において太線で示した信号線は、複数本で構成されている。太線が接続されたブロックの一部は、複数の回路で構成されている。以降の説明では、“クロック信号CLK”を“CLK信号”のように、信号名を略す場合がある。
【００１５】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用してSDRAMとして形成されている。
このSDRAMは、クロックバッファ１０と、入力バッファ１２、１４、１６と、コマンドデコーダ１８と、マスク回路２０と、制御回路２２およびメモリコア２４を有するバンクBK0、BK1、BK2、BK3とを有している。メモリコア２４は、図示しない複数のメモリセル、ワードデコーダ、センスアンプ、プリチャージ回路等を有している。なお、図１では、データ信号に対応する回路は示されていない。
【００１６】
クロックバッファ１０は、外部からクロック信号CLKを受け、受けたクロック信号CLKを内部クロック信号CLKMZとしてチップ内の各回路に出力している。入力バッファ１２は、外部からコマンド信号CMDを受け、受けた信号を内部コマンド信号CMD1として出力している。入力バッファ１４は、外部からバンクBK0-BK3を選択するバンクアドレス信号BADを受け、受けた信号を内部バンクアドレス信号IBADとして出力している。バンクアドレス信号BADは、２ビットで構成されている。入力バッファ１６は、外部からアドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。コマンドデコーダ１８は、CMD1信号を受け、受けた信号を解読し、解読結果に応じるコマンド制御信号CMD2を出力している。コマンド制御信号CMD2は、全てのバンクBK0-BK3に供給されている。
【００１７】
マスク回路２０は、CMD2信号およびIBAD信号を受け、各バンクBK0-BK3にマスク信号MSK0、MSK1、MSK2、MSK3をそれぞれ出力している。マスク回路２０は、CMD2信号、IBAD信号を受け、その後の各バンクBK0-BK3の動作状態を把握し、新たに供給されるCMD2信号、IBAD信号が受け付け不可能なときにマスク信号MSK0-MSK3を活性化する機能を有している。
【００１８】
制御回路２２は、CMD2信号およびMSKn信号（n:バンク番号）を入力回路２２ａで受け、CMD2信号応じる複数のタイミング信号TIMを生成しメモリコア２４に出力している。入力回路２２ａは、MSKn信号の活性化を受け、CMD2信号の取り込みを禁止する。すなわち、入力回路２２ａは、各バンクBK0-BK3の動作状態に応じて、制御回路２２が受け付け可能なコマンドと受け付け不可能なコマンドとを選別する。このため、制御回路２２には、イリーガルコマンドを判定する従来のような判定回路は不要である。その結果、制御回路２２は、メモリコア２４の動作に必要な回路のみで構成でき、その設計は容易になる。制御回路２２は、タイミング信号TIMとして、例えば、ワード線制御信号、コラム線制御信号、アドレスデコーダ制御信号、センスアンプ制御信号、プリチャージ制御信号等を出力する。
【００１９】
メモリコア２４は、タイミング信号TIMを受け、供給されたCMD信号に応じて読み出し動作、書き込み動作、あるいはリフレッシュ動作を実行する。
図２は、マスク回路２０の詳細を示している。
マスク回路２０は、各バンクBK0-BK3にそれぞれ対応するマスク信号発生回路２６と、全バンクBK0-BK3に対応する共通マスク信号発生回路２８と、４つのOR回路３０と、４つの出力回路３２とを有している。
【００２０】
マスク信号発生回路２６は、CLKMZ信号、CMD2信号（読み出しコマンド信号RD、書き込みコマンド信号WR）、およびIBADn信号（n:バンク番号）を受け、マスク信号BMnを出力している。共通マスク信号発生回路２８は、CLKMZ信号、CMD2信号（リフレッシュコマンド信号REF、モードレジスタ設定コマンド信号MRS）を受け、マスク信号BMAを出力している。
【００２１】
OR回路３０は、BMn信号とマスク信号BMAとのOR論理を出力回路３２に出力している。出力回路３２は、受けた信号をそれぞれマスク信号MSKn（n:バンク番号）として出力している。MSKn信号は、各バンクBK0-BK3の動作を禁止するときに活性化（高レベル）される信号である。
【００２２】
図３は、マスク信号発生回路２６の詳細を示している。ここでは、バンクBK0に対応するマスク信号発生回路２６について説明する。
マスク信号発生回路２６は、入力回路３４、フリップフロップ３６、制御ゲート３８、インバータ４０、マスクタイミング生成回路４２、制御ゲート４４、４６、４８を有している。
【００２３】
入力回路３４は、IBAD0信号の高レベル時（バンクBK0の選択時）に、WRコマンド信号またはRDコマンド信号をノードN1に伝達する回路である。フリップフロップ３６は、一方のNANDゲートでノードN1信号を受け、他方のNANDゲートでパワーオンリセット信号STTZの反転信号およびノードN7、N8の信号を受けている。パワーオンリセット信号STTZは、電源が供給された後、所定の期間高レベルにされ、その後低レベルにされる信号である。フリップフロップ３６は、STTZ信号の高レベル、ノードN7、N8の信号の低レベルを受けてBM0信号を非活性化（低レベル）し、ノードN1の信号の低レベルを受けてBM0信号を活性化（高レベル）する。
【００２４】
制御ゲート３８は、BM0信号の活性化時に、CLKMZ信号を反転してクロック信号/CLK2を生成している。インバータ４０は、/CLK2信号を反転してクロック信号CLK3を生成している。
マスクタイミング生成回路４２は、ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅをCMOS伝達ゲート４２ｆ、４２ｇ、４２ｈ、４２ｉを介して直列に接続し構成されている。ラッチ回路４２ａの入力には、CMOS伝達ゲート４２ｊが接続されている。各ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、インバータおよびNORゲートの入力と出力とを互いに接続して形成されている。各ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅの出力ノードN2、N3、N4、N5、N6のレベルは、STTZ信号の高レベル時およびBM0信号の低レベル時に、それぞれ、高レベル、低レベル、高レベル、低レベル、高レベルにリセットされる。CMOS伝達ゲート４２ｊ、４２ｇ、４２ｉは、/CLK2信号が高レベルのときにオンし、CMOS伝達ゲート４２ｆ、４２ｈは、/CLK2信号が低レベルのときにオンする。マスクタイミング生成回路４２は、/CLK2信号に同期するシフトレジスタとして動作する。
【００２５】
制御ゲート４４は、STTZ信号の高レベル時またはBM0信号の低レベル時に高レベルを出力する。制御ゲート４６は、レイテンシ信号LAT2Zの活性化時（高レベル）に、ノードN4のレベルをノードN7に伝達する。制御ゲート４８は、レイテンシ信号LAT3Zの活性化時（高レベル）に、ノードN6のレベルをノードN8に伝達する。レイテンシ信号LAT2Z、LAT3Zは、読み出しコマンドを受けてから読み出しデータが出力されるまでのクロック数、あるいは、書き込みコマンドが受けてから書き込みデータを受けるまでのクロック数に対応する信号である。
【００２６】
図４は、共通マスク信号発生回路２８の詳細を示している。
共通マスク信号発生回路２８は、リフレッシュコマンドREF用の制御回路５０と、モードレジスタ設定コマンドMRS用の制御回路５２と、OR回路５４を有している。制御回路５０は、ANDゲート５０ａと、カウンタ５０ｂと、フリップフロップ５０ｃとを有している。ANDゲート５０ａは、フリップフロップ５０ｃから帰還されるマスク信号MSAREFが高レベルのときにCLKMZ信号をカウンタ５０ｂに伝達する回路である。カウンタ５０ｂは、CLKMZ信号の所定数をカウント後、カウント終了信号CENDを活性化（高レベル）する回路である。フリップフロップ５０ｃは、一方のNORゲートでリフレッシュコマンド信号REFを受け、他方のNORゲートでSTTZ信号およびCEND信号を受けている。フリップフロップ５０ｃは、STTZ信号の高レベルまたはCEND信号の高レベルを受けてMSAREF信号を非活性化（低レベル）し、REFコマンド信号の高レベルを受けてMSAREF信号を活性化（高レベル）する。
【００２７】
制御回路５２は、MRSコマンド信号を受けた後、CLKMZ信号の所定数をカウントしている期間、マスク信号MSAMRSを高レベルにする回路である。OR回路５４は、高レベルのMSAREF信号および高レベルのMSAMRS信号を、マスク信号BMAとして出力している。
図５は、本実施形態のSDRAMの制御フローの概要を示している。
【００２８】
まず、ステップＳ１において、図１に示したコマンドデコーダ１８は、外部からコマンドを取り込む。
次に、ステップＳ２において、マスク回路２０は、取り込んだコマンドを受け入れ可能か判断する。受け入れ可能の場合、制御はステップＳ４に移行する。受け入れ不可能な場合、制御はステップＳ３に移行する。
【００２９】
ステップＳ３において、マスク回路２０は、マスク信号MSKn（n:バンク番号）を活性化する。この後、制御はステップＳ４に移行する。
ステップＳ４において、各バンクBK0-BK3の制御回路２２は、MSKn信号が活性化されているかそれぞれ判断する。MSKn信号が活性化されている場合、制御は終了する。すなわち、SDRAMに供給されたコマンドは無効にされる。MSKn信号が活性化されていない場合、制御はステップＳ５に移行する。
【００３０】
ステップＳ５において、制御回路２２は、メモリコア２４にタイミング信号TIMを出力する。
次に、ステップＳ６において、メモリコア２４は、タイミングTIM信号に従い動作する。そして、制御が終了する。
このように、制御回路２２は、イリーガルコマンドの判定をしない。
【００３１】
図６は、非動作状態のSDRAMが、バンクBK0の読み出し動作を実行する際のマスク回路２０の動作を示している。
まず、SDRAMは、CLK信号に同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込み、RD信号およびIBAD0信号を高レベルにする（図６(a)）。
図３に示した入力回路３４は、RD信号を反転した信号をノードN1に伝達する（図６(b)）。フリップフロップ３６は、ノードN1の低レベルを受けてセットされ、BM0信号を高レベルにする（図６(c)）。ここで、マスク信号発生回路２６は、BM0信号が低レベルになるまで、バンクBK0に対する新たな読み出しコマンドRDおよび書き込みコマンドWRを受け付けない。図２に示したOR回路３０および出力回路３２は、高レベルのBM0信号を受け、MSK0信号を高レベルにする（図６(d)）。
【００３２】
ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、BM0信号の高レベルを制御ゲート４４を介して受け、リセット状態を解除する。制御ゲート３８は、BM0信号の高レベルを受け活性化され、/CLK2信号を出力する（図６(e)）。
/CLK2信号およびCLK3信号は、マスクタイミング生成回路４２のCMOS伝達ゲート４２ｊ、４２ｆ、４２ｇ、４２ｈ、４２ｉのゲートに供給される。マスクタイミング生成回路４２は、シフト動作し、ノードN2、N3、N4に順次にBM0信号（またはその反転信号）を伝達する（図６(f)）。
【００３３】
なお、LAT2Z信号、LAT3Z信号は、予めモードレジスタ等の設定により、それぞれ高レベル、低レベルにされている。（図６(g)）。制御ゲート４６は、LAT2Z信号の高レベルおよびノードN4の低レベルを受けてノードN7を低レベルにする（図６(h)）。フリップフロップ３６は、ノードN7の低レベルを受けてリセットされ、BM0信号を低レベルにする（図６(i)）。ラッチ回路４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅは、BM0信号の低レベルを制御ゲート４４を介して受け、リセットされる（図６(j)）。制御ゲート３８は、BM0信号の低レベルを受け非活性化され、/CLK2信号の出力を停止する（図６(k)）。OR回路３０および出力回路３２は、低レベルのBM0信号を受け、MSK0信号を低レベルにする（図６(l)）。
【００３４】
このように、マスク回路２０は、読み出しコマンドRDを受けた後、所定のクロック数の期間、MSK0信号を高レベルにする。図１に示したバンクBK0の入力回路２２ａは、高レベルのMSK0信号を受けている間、新たなCMD2信号の取り込みを禁止する。制御回路２２は、その間、直前に受けた読み出しコマンドRDに従い、読み出し動作を実行する。
【００３５】
図７は、非動作状態のSDRAMが、複数のバンクが動作する際のマスク回路２０の動作を示している。
まず、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図７(a)）。マスク回路２０は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図７(b)）。この期間中、バンクBK0に対する新たなコマンドは無効にされる。
【００３６】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンド信号RD）およびBAD信号（BK1）を取り込む（図７(c)）。マスク回路２０は、バンクBK1に対応するMSK1信号を約２クロックの期間、高レベルにする（図７(d)）。この期間中、バンクBK1に対する新たなコマンドは、無効にされる。
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（書き込みコマンド信号WR）およびBAD信号（BK0）を取り込む（図７(e)）。このとき、マスク回路２０は、MSK0信号を高レベルにしている。このため、この書き込みコマンド信号WRは、無効にされる（イリーガルコマンド）。
【００３７】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンド信号RD）およびBAD信号（BK0）を取り込む（図７(f)）。このとき、MSK0信号は、低レベルに変化している。マスク回路２０は、再び、MSK0信号を約２クロックの期間、高レベルにする（図７(g)）。
また、SDRAMは、別のCLK信号の立ち上がりに同期してCMD信号（リフレッシュコマンド信号REF）を取り込む（図７(h)）。この実施形態のSDRAMは、全バンクを同時にリフレッシュ動作する機能を有している。図４に示した共通マスク信号発生回路２８は、制御回路５０で所定のクロック数をカウントしている期間、マスク信号BMAを活性化（高レベル）する。所定のクロック数は、リフレッシュ動作に必要な期間に対応する。マスク回路２０は、BMA信号を受けて、全てのMSK0-MSK3信号を活性化する（図７(i)）。全てのバンクBK1-BK3に対するコマンドは、MSK0-MSK3信号が活性化されている期間、無効にされる。
【００３８】
SDRAMは、次のCLK信号に立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK2）を取り込む（図７(j)）。しかし、この読み出しコマンドRDは、無効にされる（イリーガルコマンド）。
【００３９】
以上のように構成された半導体集積回路では、マスク回路２０は、コマンド制御信号CMD2を受けてその後のメモリコア２４の動作状態を把握し、新たに供給されるコマンド制御信号CMD2が受け付け不可能なときにマスク信号MSKnを活性化する。制御回路２２は、マスク信号MSKnの活性化時に、コマンド制御信号CMD2に応じるメモリコア２４の動作を禁止する。このため、イリーガルコマンドをマスク回路２０のみで判定できる。制御回路２２には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作をマスク回路２０のみで簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路２２が本来実行する機能のみを行えばよく、設計効率を向上できる。
【００４０】
制御回路２２に形成した入力回路２２ａは、受け付け可能なコマンドと、受け付け不可能なコマンドとを選別する。このため、制御回路２２の入口でイリーガルコマンドに対応する制御ができ、制御回路２２をより簡易に構成できる。
マスク回路２０は、マスクタイミング生成回路４２でクロック信号CLKをカウントし、そのクロック数に基づいてマスク信号MSKnを活性化する。クロック同期式の半導体集積回路において、正確なタイミングでマスク信号MSKnを生成できる。
【００４１】
マスク回路２０は、コマンド制御信号CMD2および内部バンクアドレス信号IBADを受け、所定のバンクBKnに対して新たに供給されるコマンド信号CMDが受け付け不可能なときに、各バンクBKnの制御回路２２に対応するマスク信号MSKnをそれぞれ活性化する。
したがって、複数のバンクBK0-BK3を有する半導体集積回路においても、マスク回路２０が各バンクBKnごとにイリーガルコマンドを判定でき、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００４２】
図８は、本発明の半導体集積回路の第２の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
【００４３】
この実施形態では、コマンドデコーダ５６、マスク回路５８、および制御回路６０が、第１の実施形態と相違している。また、内部コマンド発生回路６２が、新たに形成されている。その他の構成は、第１の実施形態と同一である。なお、図８では、データ信号に対応する回路は示されていない。この実施形態のSDRAMは、読み出し動作または書き込み動作をアドレスの連続する複数のバンクに対して順次に実行するインタリーブ機能を有している。
【００４４】
マスク回路５８は、第１の実施形態と同様に、各バンクBK0-BK3に対応するマスク信号発生回路６４（後述）および共通マスク信号発生回路２８（図示せず）を有している。
内部コマンド発生回路６２は、バースト長が“８”のときに、コマンドデコーダ５６からのコマンド制御信号を受け、コマンド制御信号CMD3を生成する。CMD3信号は、制御回路６０の入力回路６０ａに供給されている。制御回路６０は、コマンドデコーダ６０からのCMD2信号および内部コマンド発生回路６２からのCMD3信号に基づいてTIM信号を生成する。
【００４５】
ここで、バースト長は、読み出し動作または書き込み動作を連続して実行する回数であり、モードレジスタ等（図示せず）を使用して設定される。この実施形態では、バースト長は、“４”または“８”に設定される。
マスク回路５８は、CMD2信号、CMD3信号、およびIBAD信号を受け、MSK0-MSK3信号を出力している。
【００４６】
図９は、マスク回路５８におけるマスク信号発生回路６４の詳細を示している。
マスク信号発生回路６４は、第１の実施形態のマスク信号発生回路２６（図３）における入力回路３４と同一の入力回路３４ａ、３４ｂを有している。各入力回路の出力ノードN1、N9は、フリップフロップ３６ａの一方のNANDゲートに入力されている。その他の構成は、図３に示したマスク信号発生回路２６と同一である。
【００４７】
入力回路３４ａに供給される信号は、図３に示した入力回路と同一である。入力回路３４ｂは、内部バンクアドレス信号IBAD08の高レベル時（バンクBK0の選択時）に、書き込みコマンド信号WR8、読み出しコマンド信号RD8をノードN9に伝達する回路である。IBAD08信号、WR8信号、RD8信号は、バースト長に“８”が設定されている時、内部コマンド発生回路６２から出力される信号である。
【００４８】
図１０は、バースト長が“４”のときのSDRAMの読み出し動作を示している。基本の動作は、上述した図６および図７と同じである。
まず、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図１０(a)）。マスク回路５８は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図１０(b)）。この期間中、バンクBK0に対する新たなコマンドは、無効にされる。また、CLK信号の立ち上がりエッジおよび立ち下がりエッジに同期してデータ入出力端子DQ（図示せず）からバースト長に対応する読み出しデータQ0、Q1、Q2、Q3が順次に出力される。
【００４９】
図１１は、バースト長が“８”のときのSDRAMの読み出し動作を示している。
まず、図１０と同様に、SDRAMは、CLK信号の立ち上がりに同期してCMD信号（読み出しコマンドRD）およびBAD信号（BK0）を取り込む（図１１(a)）。マスク回路５８は、バンクBK0に対応するMSK0信号を約２クロックの期間、高レベルにする（図１１(b)）。この期間中、バンクBK0に対する新たなコマンドは、無効にされる。図８に示した内部コマンド発生回路６２は、コマンドデコーダ５６からのコマンド制御信号を受け、読み出しコマンドRDを取り込み後の２番目CLKMZ信号の立ち上がり同期してCMD3信号（読み出しコマンドRD8）を活性化（高レベル）する（図１１(d)）。マスク回路５８は、CMD3信号を受け、バンクBK1に対応するMSK1信号を約２クロックの期間、高レベルにする（図１１(d)）。この期間中、バンクBK1に対する新たなコマンドは、無効にされる。バンクBK0の制御回路６０は、CMD2信号およびMSK0信号を受けてメモリコア２４を制御し読み出し動作を実行する。引き続いて、バンクBK1の制御回路６０は、CMD3信号およびMSK1信号を受けてメモリコア２４を制御し読み出し動作を実行する。この結果、バースト長に対応して、バンクBK0からの読み出しデータQ0、Q1、Q2、Q3およびバンクBK1から読み出しデータQ4、Q5、Q6、Q7が、データ入出力端子DQから連続して出力される。すなわち、アドレスの連続する複数のバンクに対してインタリーブ動作が実行される。
【００５０】
この実施形態の半導体集積回路においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、マスク回路５８は、コマンドデコーダ５６からのコマンド制御信号CMD2およびインタリーブ動作において使用する内部コマンド派生回路６２からのコマンド制御信号CMD3を受け、アドレスの連続するバンクBKnのマスク信号MSKnを連続して活性化する。このため、インタリーブ機能を有する半導体集積回路においても、マスク回路５８は、イリーガルコマンドを判定でき、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００５１】
なお、上述した第１の実施形態では、本発明を４つのバンクBK0-BK3を有するSDRAMに適用した例について述べた。これに限定されず、本発明をバンクを有しないSDRAMに適用してもよい。
上述した第１の実施形態では、本発明をCLK信号に同期して動作するSDRAMに適用した例について述べた。これに限定されず、本発明をクロック非同期のDRAMに適用してもよい。
【００５２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５３】
【発明の効果】
本発明の半導体集積回路では、イリーガルコマンドをマスク回路のみで判定できる。このため、制御回路には、実際の動作状態に応じてイリーガルコマンドを個別に判定する回路を形成しなくてよい。したがって、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。設計時および回路変更時の検証は、制御回路が本来実行する機能のみを行えばよく、設計効率を向上できる。
【００５４】
本発明の半導体集積回路では、制御回路の入口でイリーガルコマンドに対応する制御ができ、制御回路をより簡易に構成できる。
本発明の半導体集積回路では、特に、クロック同期式の半導体集積回路において、正確なタイミングでマスク信号を生成できる。
本発明の半導体集積回路では、複数のバンクを揺する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【００５５】
本発明の半導体集積回路では、インタリーブ機能を有する半導体集積回路においても、マスク回路がイリーガルコマンドを判定することで、イリーガルコマンドによる誤動作を簡易かつ確実に防止できる。
【図面の簡単な説明】
【図１】第１の実施形態を示すブロック図である。
【図２】図１のマスク回路の詳細を示すブロック図である。
【図３】図２のマスク信号発生回路の詳細を示す回路図である。
【図４】図２の共通マスク信号発生回路の詳細を示す回路図である。
【図５】第１の実施形態におけるSDRAMの制御フローの概要を示すフローチャートである。
【図６】第１の実施形態におけるマスク回路の動作を示すタイミング図である。
【図７】第１の実施形態におけるマスク回路の動作を示すタイミング図である。
【図８】第２の実施形態を示すブロック図である。
【図９】図８のマスク信号発生回路の詳細を示す回路図である。
【図１０】第２の実施形態におけるマスク回路の動作を示すタイミング図である。
【図１１】第２の実施形態におけるマスク回路の動作を示すタイミング図である。
【図１２】従来のSDRAMを示すブロック図である。
【符号の説明】
１０ クロックバッファ
１２、１４、１６ 入力バッファ
１８ コマンドデコーダ
２０ マスク回路
２２ 制御回路
２４ メモリコア
２６ マスク信号発生回路
２８ 共通マスク信号発生回路
３０ OR回路
３２ 出力回路
３４ 入力回路
３６ フリップフロップ
３８ 制御ゲート
４０ インバータ
４２ マスクタイミング生成回路
４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅ ラッチ回路
４２ｆ、４２ｇ、４２ｈ、４２ｉ、４２ｊ CMOS伝達ゲート
４４、４６、４８ 制御ゲート
５０、５２ 制御回路
５４ OR回路
５６ コマンドデコーダ
５８ マスク回路
６０ 制御回路
６２ 内部コマンド発生回路
AD アドレス信号
BAD バンクアドレス信号
BK0、BK1、BK2、BK3 バンク
BM0、BM1、BM2、BM3 マスク信号
BMA マスク信号
CLK クロック信号
/CLK2、CLK3 クロック信号
CLKMZ 内部クロック信号
CMD コマンド信号
IBAD2 内部バンクアドレス信号
CMD1 内部コマンド信号
CMD2、CMD3 コマンド制御信号
IAD 内部アドレス信号
IBAD 内部バンクアドレス信号
LAT2Z、LAT3Z レイテンシ信号
MRS モードレジスタ設定コマンド信号
MSAMRS マスク信号
MSAREF マスク信号
MSK0、MSK1、MSK2、MSK3 マスク信号
N1、N2、N3、N4、N5、N6、N7、N8、N9 ノード
RD、RD8 読み出しコマンド
REF リフレッシュコマンド信号
STTZ パワーオンリセット信号
TIM タイミング信号
WR、WR8 書き込みコマンド
Claims (4)
- 複数のメモリセルを有するメモリコアと、
外部から供給されるコマンド信号を解読し、コマンド制御信号を生成するコマンドデコーダと、
前記コマンド信号が読み出しコマンド信号または書き込みコマンド信号のとき、前記コマンド制御信号に応答して、内部で計測される所定期間マスク信号を活性化するマスク回路と、
前記マスク信号の活性化中に新たに供給される読み出しコマンド信号または書き込みコマンド信号に対応する前記メモリコアの動作を禁止する制御回路と、
前記メモリコアおよび前記制御回路を有する複数のバンクとを備え、
前記マスク回路は、前記コマンド制御信号およびバンク選択信号を受け、前記各バンクの前記メモリコアの動作状態を把握し、前記各制御回路にそれぞれ対応する前記マスク信号を生成し、
半導体集積回路は、読み出し動作または書き込み動作を連続して実行する回数であるバースト長が所定以上のときに、前記読み出し動作または前記書き込み動作をアドレスの連続する複数の前記バンクに対して順次に実行するインタリーブ機能を有することを特徴とする半導体集積回路。 - 複数のメモリセルを有するメモリコアと、
外部から供給されるコマンド信号を解読し、コマンド制御信号を生成するコマンドデコーダと、
前記コマンド制御信号を受けて前記メモリコアの動作状態を把握し、新たに供給される該コマンド信号が受け付け不可能なときにマスク信号を活性化するマスク回路と、
前記マスク信号の活性化時に、前記コマンド制御信号に対応する前記メモリコアの動作を禁止する制御回路と、
前記メモリコアおよび前記制御回路を有する複数のバンクとを備え、
前記マスク回路は、前記コマンド制御信号およびバンク選択信号を受け、前記各バンクの前記メモリコアの動作状態を把握し、前記各制御回路にそれぞれ対応する前記マスク信号を生成し、
半導体集積回路は、読み出し動作または書き込み動作を連続して実行する回数であるバースト長が所定以上のときに、前記読み出し動作または前記書き込み動作をアドレスの連続する複数の前記バンクに対して順次に実行するインタリーブ機能を有することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記制御回路は、前記コマンド制御信号および前記マスク信号を受け、該マスク信号の活性化時に前記コマンド制御信号の取り込みを禁止する入力回路を備えたことを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記制御回路および前記メモリコアは、クロック信号に同期してそれぞれ動作し、
前記マスク回路は、前記クロック信号のクロック数に基づいて前記マスク信号を活性化することを特徴とする半導体集積回路。
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